TW202320175A - 半導體記憶體裝置 - Google Patents

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Abstract

本發明提供半導體記憶體裝置。半導體記憶體裝置包括：半導體基底，包含單元陣列區及周邊區；多個底部電極，位於單元陣列區上的半導體基底上；介電層，保形地覆蓋底部電極的側壁及頂部表面；以及頂部電極，位於介電層上且位於底部電極之間。頂部電極包含依序堆疊的第一金屬層、矽鍺層、第二金屬層以及矽層。矽鍺層中的硼的量大於矽層中的硼的量。

Description

半導體記憶體裝置
本發明概念涉及一種半導體記憶體裝置及其製造方法。 [相關申請案的交叉參考]
此申請案主張2021年11月5日在韓國智慧財產局申請的韓國專利申請案第10-2021-0151646號的優先權，所述申請案的揭露內容特此以全文引用的方式併入。
半導體記憶體裝置由於其較小尺寸、多功能性及/或低製造成本而在電子行業中為有益的。然而，隨著電子行業的顯著發展，半導體記憶體裝置正在進行高度整合。為了半導體記憶體裝置的高度整合，正在減小半導體記憶體裝置的圖案的線寬。然而，圖案的精細度需要新的曝光技術及/或昂貴的曝光技術，使得難以高度整合半導體記憶體裝置。因此，最近已對新的整合技術進行了各種研究。舉例而言，正在進行將字元線埋入DRAM記憶體裝置中的半導體基底內的研究。
本發明概念的一些實施例提供一種具有增加的可靠性的半導體記憶體裝置。
本發明概念的一些實施例提供一種製造半導體記憶體裝置的方法，此方法能夠防止製程缺陷且提高良率。
根據本發明概念的一些實施例，一種半導體記憶體裝置可包括：半導體基底，包含單元陣列區及周邊區；多個底部電極，位於單元陣列區上的半導體基底上；介電層，保形地覆蓋底部電極的側壁及頂部表面；以及頂部電極，位於介電層上且位於底部電極之間。頂部電極可包含依序堆疊的第一金屬層、矽鍺層、第二金屬層以及矽層。矽鍺層中的硼的量可大於矽層中的硼的量。
根據本發明概念的一些實施例，一種半導體記憶體裝置可包括：半導體基底，包含單元陣列區及周邊區；多個底部電極，位於單元陣列區上的半導體基底上；介電層，保形地覆蓋底部電極的側壁及頂部表面；以及頂部電極，位於介電層上且位於底部電極之間。頂部電極可包含依序堆疊的第一金屬層、矽鍺層、導電黏著層、第二金屬層以及矽層。
根據本發明概念的一些實施例，一種半導體記憶體裝置可包括：半導體基底，包含單元陣列區及周邊區；字元線，位於單元陣列區上的半導體基底中；第一雜質區，位於字元線的一側上的半導體基底中；第二雜質區，位於字元線的另一側上的半導體基底中；位元線，位於單元陣列區上的半導體基底上且連接至第一雜質區，位元線跨越字元線；底部電極，位於單元陣列區上的半導體基底上且連接至第二雜質區；介電層，保形地覆蓋底部電極的側壁及頂部表面；以及頂部電極，位於介電層上。頂部電極可包含依序堆疊的第一金屬層、矽鍺層、第二金屬層以及矽層。矽層的頂部表面處的表面粗糙度可等於或小於約10奈米均方根（root mean square；RMS）。矽層的側向表面處的表面粗糙度可大於約10奈米均方根（RMS），且等於或小於約1,000奈米均方根（RMS）。
根據本發明概念的一些實施例，一種製造半導體記憶體裝置的方法可包括：提供包含單元陣列區及周邊區的半導體基底；在單元陣列區上的半導體基底上形成多個底部電極；形成保形地覆蓋底部電極的側壁及頂部表面的介電層；在介電層上依序堆疊第一金屬層、矽鍺層、第二金屬層以及矽層；在矽層上形成第一層間介電層；以及通過研磨製程移除第一層間介電層的一部分以暴露矽層。
根據本發明概念的一些實施例，一種製造半導體記憶體裝置的方法可包括：提供包含單元陣列區及周邊區的半導體基底；在單元陣列區上的半導體基底上形成多個底部電極；形成保形地覆蓋底部電極的側壁及頂部表面的介電層；在介電層上依序堆疊第一金屬層及矽鍺層；自周邊區移除矽鍺層及第一金屬層；在矽鍺層上形成第一層間介電層；藉由利用研磨製程移除第一層間介電層的一部分來暴露矽鍺層；以及在矽鍺層上依序堆疊第二金屬層及矽層。
現將參考隨附圖式詳細地描述本發明概念的一些實施例以輔助清楚地解釋本發明概念。在本說明書中，如「第一」及「第二」的此類術語可用於簡單地區分彼此相同或類似的組件，且可根據提及的次序來改變此類術語的順序。在某些實施例中，術語「層」可與「圖案」替換或互換。
圖1示出繪示根據本發明概念的一些實施例的半導體記憶體裝置的平面圖。圖2示出沿著圖1的線K-K'及線J-J'截取的橫截面圖。圖3示出沿著圖1的線M-M'截取的橫截面圖。
參考圖1至圖3，根據本實施例的半導體記憶體裝置可為動態隨機存取記憶體（dynamic random access memory；DRAM）裝置。可提供包含單元陣列區CAR及周邊區PER的半導體基底301。周邊區PER可安置於單元陣列區CAR周圍。周邊區PER可包含用於驅動安置於單元陣列區CAR上的字元線WL及位元線BL的周邊電路。周邊區PER可稱為核心區或周邊電路區。
半導體基底301可在其中設置有界定單元活性區段ACTC及周邊活性區段ACTP的裝置隔離層302。裝置隔離層302可安置於溝渠TCH中。單元活性區段ACTC中的每一者可具有隔離形狀。當在平面圖中查看時，單元活性區段ACTC中的每一者可具有在第一方向X1上延長的桿形狀。半導體基底301可為例如單晶矽基底或絕緣體上矽（silicon-on-insulator；SOI）基底。裝置隔離層302可包含氧化物襯墊、氮化物襯墊以及內埋介電層。單元活性區段ACTC可在第一方向X1上彼此平行地配置及/或延伸，使得單元活性區段ACTC中的一者可具有鄰近於單元活性區段ACTC中的相鄰者的中心的末端。
字元線WL可跨越單元活性區段ACTC運行。字元線WL可安置於形成於裝置隔離層302及單元活性區段ACTC中的凹槽GR1中。字元線WL可平行於與第一方向X1相交的第二方向X2。舉例而言，字元線WL可在第二方向X2上延伸。字元線WL可內埋於半導體基底301中。
字元線WL可由導電材料形成。閘極介電層307可安置於字元線WL中的每一者與每一凹槽GR1的內部表面之間。儘管未繪示，但凹槽GR1可使其底部表面位於裝置隔離層302中相對較深，且位於單元活性區段ACTC中相對較淺。舉例而言，凹槽GR1的底部表面在裝置隔離層302中可比在單元活性區段ACTC中更深/更低。閘極介電層307可包含選自熱氧化物、氮化矽、氮氧化矽以及高k介電質中的至少一者。字元線WL可具有其彎曲底部表面。舉例而言，字元線WL在橫截面圖中可具有圓形底部表面。
第一雜質區3d可安置於一對字元線WL之間的單元活性區段ACTC中，且一對第二雜質區3b可安置於單元活性區段ACTC的相對邊緣部分中。第一雜質區3d及第二雜質區3b可摻雜有例如n型雜質。第一雜質區3d可對應於或可為共同汲極區，且第二雜質區3b可對應於或可為源極區。
電晶體可由字元線WL中的每一者及其鄰近的第一雜質區3d及第二雜質區3b構成。當字元線WL安置於凹槽GR1中時，字元線WL中的每一者可在其下具有通道區，所述通道區的長度在有限平面區域內增加。因此，可使短通道效應最小化。
字元線WL可使其頂部表面低於單元活性區段ACTC的頂部表面。字元線封蓋圖案310可安置於字元線WL中的每一者上。字元線封蓋圖案310可具有其沿著字元線WL的縱向方向延伸的線性形狀，且可覆蓋字元線WL的整個頂部表面。凹槽GR1可具有未由字元線WL佔據的內部空間，且字元線封蓋圖案310可填充凹槽的未佔據內部空間。字元線封蓋圖案310可由例如氮化矽層形成。
層間介電圖案305可安置於半導體基底301上。層間介電圖案305可由包含選自氧化矽層、氮化矽層以及氮氧化矽層中的至少一者的單個層或多個層形成。當在平面圖中查看時，多個層間介電圖案305可形成為具有彼此間隔開的島狀物形狀。層間介電圖案305可形成為同時覆蓋兩個鄰近單元活性區段ACTC的末端部分。舉例而言，一個層間介電圖案305可與兩個鄰近單元活性區段ACTC垂直地交疊。
可部分地凹陷半導體基底301、裝置隔離層302以及字元線封蓋圖案310的上部部分以形成第一凹部區R1。第一凹部區R1可具有與層間介電圖案305的側壁對準的側壁。舉例而言，第一凹部區R1的側壁的一部分及層間介電圖案305的側表面可形成於在垂直方向上延伸的相同平面上。
位元線BL可安置於層間介電圖案305上。位元線BL可橫跨字元線封蓋圖案310及字元線WL。位元線BL可平行於與第一方向X1及第二方向X2相交的第三方向X3。位元線BL中的每一者可包含依序堆疊的位元線多晶矽圖案330、位元線擴散終止圖案331以及位元線含金屬圖案332，或由其形成。位元線多晶矽圖案330可包含摻雜雜質的多晶矽，或由其形成。位元線擴散終止圖案331可包含諸如氮化鈦的金屬氮化物，或由其形成。位元線含金屬圖案332可包含選自金屬（例如，鎢、鈦或鉭）及導電金屬氮化物（例如，氮化鈦、氮化鉭或氮化鎢）中的至少一者。位元線封蓋圖案337可安置於位元線BL中的每一者上。位元線封蓋圖案337可由諸如氮化矽層的介電材料形成。
位元線接觸件DC可安置於與位元線BL相交的第一凹部區R1中。位元線接觸件DC可包含摻雜雜質的多晶矽或未摻雜雜質的多晶矽，或由其形成。位元線接觸件DC可具有與層間介電圖案305的側壁接觸的側壁。當在如圖1中所繪示的平面圖中查看時，位元線接觸件DC可具有與層間介電圖案305接觸的凹入側向表面。位元線接觸件DC可將第一摻雜區3d電連接至位元線BL。
第一凹部區R1可具有未由位元線接觸件DC佔據的空白空間（區域），且下部內埋介電圖案341可佔據第一凹部區R1的空白空間（未由位元線接觸件DC佔據的區域）。下部內埋介電圖案341可由包含選自氧化矽層、氮化矽層以及氮氧化矽層中的至少一者的單個層或多個層形成。
儲存節點接觸件BC可安置於一對相鄰位元線BL之間。儲存節點接觸件BC可彼此間隔開。儲存節點接觸件BC可包含摻雜雜質的多晶矽，或由其形成。儲存節點接觸件BC可具有其凹入頂部表面。位元線BL可在其間提供安置於儲存節點接觸件BC之間的介電圖案（未繪示）。
位元線間隔物BS可安置於儲存節點接觸件BC與位元線BL之間。位元線間隔物BS可包含跨越間隙區GP彼此間隔開的第一子間隔物321及第二子間隔物325。間隙區GP可稱為氣隙。第一子間隔物321可覆蓋位元線BL的側壁及位元線封蓋圖案337的側壁。第二子間隔物325可鄰近於儲存節點接觸件BC。第一子間隔物321及第二子間隔物325可包含相同材料，或由相同材料形成。舉例而言，第一子間隔物321及第二子間隔物325可包含氮化矽層，或由其形成。
第二子間隔物325可具有高度低於第一子間隔物321的頂部末端的高度的頂部末端。第一子間隔物321可延伸以覆蓋/接觸位元線接觸件DC的側壁，且亦覆蓋/接觸第一凹部區R1的側壁及底部表面。舉例而言，第一子間隔物321可插入於位元線接觸件DC與下部內埋介電圖案341之間、半導體基底301與下部內埋介電圖案341之間，以及裝置隔離層302與下部內埋介電圖案341之間。
儲存節點歐姆層309可安置於儲存節點接觸件BC上。儲存節點歐姆層309可包含金屬矽化物，或由其形成。舉例而言，儲存節點歐姆層309可包含矽化鈷，或由其形成。儲存節點歐姆層309、第一子間隔物321及第二子間隔物325以及位元線封蓋圖案337可保形地覆蓋有擴散終止圖案311a。擴散終止圖案311a可包含諸如氮化鈦層或氮化鉭層的金屬氮化物，或由其形成。著陸墊LP可安置於擴散終止圖案311a上。著陸墊LP可由含有諸如鎢的金屬的材料形成。著陸墊LP可具有覆蓋位元線封蓋圖案337的頂部表面的上部部分，且可具有比儲存節點接觸件BC的寬度更大的寬度。著陸墊LP的中心可在第二方向X2上自儲存節點接觸件BC的中心移位。位元線BL的一部分可與著陸襯墊LP垂直地交疊。位元線封蓋圖案337的上部側壁可與著陸墊LP交疊，且可覆蓋有第三子間隔物327。第二凹部區R2可形成於位元線封蓋圖案337的另一上部側壁上。
在位元線間隔物BS的上部部分上的第一子間隔物321及第三子間隔物327例如在第二方向X2上的寬度的總和可小於在位元線間隔物BS的下部部分上的第一子間隔物321、間隙區GP以及第二子間隔物325例如在第二方向X2上的寬度的總和。此配置可增加將在下文論述的著陸墊LP的形成邊沿。因此，可防止著陸墊LP及儲存節點接觸件BC彼此斷開連接。
著陸墊分離圖案LS可安置於第二凹部區R2中。著陸墊分離圖案LS可界定間隙區GP的頂部末端。著陸墊分離圖案LS可包含氮化矽層、氧化矽層、氮氧化矽層、碳氮化矽層或多孔層，或由其形成。著陸墊分離圖案LS可具有與著陸墊LP的頂部表面共面的頂部表面。著陸墊分離圖案LS可覆蓋有安置於將在下文論述的底部電極BE之間的蝕刻終止層EL。蝕刻終止層EL可包含諸如氮化矽層、氧化矽層或氮氧化矽層的介電材料，或由其形成。
底部電極BE可安置於對應著陸墊LP上。底部電極BE可包含選自摻雜雜質的多晶矽層、諸如氮化鈦層的金屬氮化物層，以及諸如鎢層、鋁層以及銅層的金屬層中的至少一者。底部電極BE可具有圓形柱形狀、空心圓柱形狀或杯體形狀。
支撐圖案SP可提供於底部電極BE的上部側壁上。支撐圖案SP可包含諸如氮化矽層、氧化矽層、氮氧化矽層或碳氮化矽層（SiCN）的介電材料，或由其形成。支撐圖案SP可接觸及連接底部電極BE側壁的至少部分。支撐圖案SP可在半導體記憶體裝置的製造製程期間防止底部電極BE的崩潰。支撐圖案SP可具有暴露底部電極BE的側壁的支撐孔。
支撐圖案SP可提供為位於一個層級處的單個層，如圖2中所繪示。替代地，支撐圖案SP可提供為多個層級處的多個層，如圖3中所繪示。舉例而言，支撐圖案SP可包含第一層級處的第一支撐圖案SP1及在高於第一層級的第二層級處的第二支撐圖案SP2。第二支撐圖案SP2可與底部電極BE的上部側壁接觸。第一支撐圖案SP1可與底部電極BE的中間側壁接觸。第一支撐圖案SP1可具有與第二支撐圖案SP2的側壁對準的側壁。舉例而言，第一支撐圖案SP1的側壁及第二支撐圖案SP2的側壁可形成於在垂直方向上延伸的相同平面上。第一支撐圖案SP1及第二支撐圖案SP2可使其邊緣鄰近於單元陣列區CAR與周邊區PER之間的邊界，此等邊緣可自最外部底部電極BE側向突出。儘管未繪示，但支撐圖案SP可包含位於與第一支撐圖案SP1及第二支撐圖案SP2的層級不同的層級處的第三支撐圖案。
介電層DL可保形地覆蓋底部電極BE的表面及支撐圖案SP（或支撐圖案SP1及支撐圖案SP2）的表面。介電層DL可包含介電常數大於氧化矽層的介電常數的諸如金屬氧化物的材料，或由其形成。介電層DL可具有由選自氧化鋁、氧化鋯、氧化鉿、氧化鑭、氧化銥以及氧化釕中的至少一者形成的單層或多層結構。介電層DL可覆蓋有頂部電極UE。電容器CAP可由底部電極BE、介電層DL以及頂部電極UE構成。
參考圖2及圖3，頂部電極UE可包含依序堆疊的第一金屬層ML1、矽鍺層SL1、第二金屬層ML2以及矽層SL2，或由其形成。矽鍺層SL1可稱為第一半導體層或摻雜雜質的第一半導體層。矽層SL2可稱為第二半導體層或摻雜雜質的第二半導體層。
第一金屬層ML1可由階梯覆蓋率極佳的金屬材料形成，且可保形地覆蓋底部電極BE的表面及支撐圖案SP（或支撐圖案SP1及支撐圖案SP2）的表面。第一金屬層ML1可包含例如氮化鈦，或由其形成。第一金屬層ML1可具有第一厚度T1。
矽鍺層SL1可定位於第一金屬層ML1上且與第一金屬層ML1接觸。矽鍺層SL1的一部分可插入至底部電極BE之間的空間以及第一支撐圖案SP1與第二支撐圖案SP2之間的空間，且填充所述空間。矽鍺層SL1可具有大於第一厚度T1的第二厚度T2。
第一金屬層ML1可為半導體記憶體裝置（或半導體基底301）提供第一應力。矽鍺層SL1可為半導體記憶體裝置（或半導體基底301）提供不同於第一應力的第二應力。第一應力的作用方向可不同於第二應力的作用方向。第一應力與第二應力之間的作用方向上的差異可防止/減小半導體記憶體裝置（或半導體基底301）的翹曲。
矽鍺層SL1可包含第一摻雜劑。矽鍺層SL1可摻雜有第一摻雜劑。第一摻雜劑可為n型雜質（例如磷或砷）或p型雜質（例如硼）。第一摻雜劑可為例如硼。如圖3中所繪示，矽鍺的晶粒可允許矽鍺層SL1在其頂部表面及側向表面具有不均勻結構。矽鍺層SL1的頂部表面處的表面粗糙度可與矽鍺層SL1的側向表面處的表面粗糙度相同或類似。矽鍺層SL1的頂部表面及側向表面處的表面粗糙度可具有大於約10奈米且等於或小於約1,000奈米的均方根（RMS）。
諸如「約」或「大致」的術語可反映僅以較小相對方式及/或以並不顯著地更改某些元件的操作、功能性或結構的方式變化的量、尺寸、定向或佈局。舉例而言，自「約0.1至約1」的範圍可涵蓋諸如0.1左右的0%至5%偏差及1左右的0%至5%偏差的範圍，尤其在此偏差維持與所列範圍相同的效應的情況下。
第二金屬層ML2可具有第三厚度T3。第三厚度T3可小於第二厚度T2。第二金屬層ML2可保形地形成於矽鍺層SL1上。舉例而言，第二金屬層ML2的第三厚度T3可為無關於位置的常數。第二金屬層ML2的表面可能不平坦，但可具有由矽鍺層SL1的表面處的輪廓的效應引起的不均勻結構。第二金屬層ML2可在其頂部表面及側向表面處具有相同或類似的表面粗糙度。第二金屬層ML2可在其頂部表面及側向表面處具有大於約10奈米且等於或小於約1,000奈米的均方根（RMS）表面粗糙度。
第二金屬層ML2可具有由一或多種金屬形成的單層或多層結構。舉例而言，第二金屬層ML2可具有由選自鈦、氮化鈦、鎢、鉭、氮化鉭、鋁、釕、鉬以及銥中的至少一者形成的單層或多層結構。在本實施例中，第二金屬層ML2可包含依序堆疊的第一子金屬層20及第二子金屬層22，或由其形成。第二子金屬層22可包含例如鎢，或由其形成。第一子金屬層20可增加第二子金屬層22與矽鍺層SL1之間的黏著力。因此，第一子金屬層20可減少或防止第二子金屬層22的剝離。第一子金屬層20可包含例如鈦，或由其形成。在此描述中，第一子金屬層20可稱為導電黏著層。在此描述中，第二子金屬層22可稱為第二金屬層。
矽層SL2可由其中摻雜或未摻雜第一摻雜劑（其中包含或未包含第一摻雜劑）的非晶形矽層形成。包含於矽鍺層SL1中的第一摻雜劑（例如硼）的量可大於包含於矽層SL2中的第一摻雜劑（例如硼）的量。舉例而言，包含於矽層SL2中的第一摻雜劑（例如硼）的量可小於包含於矽鍺層SL1中的第一摻雜劑（例如硼）的量。在此描述中，摻雜劑的量可稱為濃度或原子濃度。舉例而言，摻雜於矽鍺層SL1中的硼的量可在0.1原子%至約15原子%的範圍內。包含於第一矽層SL2中的第一摻雜劑（例如硼）的量可為包含於矽鍺層SL1中的第一摻雜劑（例如硼）的量的約0%至約90%。
矽層SL2可具有大於第三厚度T3的第四厚度T4。矽層SL2的頂部表面SL2_U可比矽層SL2的側向表面SL2_S更平坦/更平滑。矽層SL2的頂部表面SL2_U可具有小於矽層SL2的側向表面SL2_S的表面粗糙度的表面粗糙度。矽層SL2的頂部表面SL2_U可具有等於或小於約10奈米RMS的表面粗糙度。
第二金屬層ML2可為半導體記憶體裝置（或半導體基底301）提供第三應力。矽層SL2可為半導體記憶體裝置（或半導體基底301）提供不同於第三應力不同的第四應力。第三應力的作用方向可不同於第四應力的作用方向。第三應力與第四應力之間的作用方向上的差異可防止/減小半導體記憶體裝置（或半導體基底301）的翹曲。
在半導體基底301中，溝渠TCH可形成為置於裝置隔離層302中，且凹槽GR1可形成為具有其中安置字元線WL的凹槽GR1。溝渠TCH及凹槽GR1的內部側壁中可存在懸空鍵。當執行半導體記憶體裝置時，懸空鍵可引起洩漏電流，且可因此減小刷新特性。
矽層SL2可包含氫原子。氫原子可自矽層SL2朝向半導體基底301擴散，且可因此與溝渠TCH及凹槽GR1的內部側壁處的懸空鍵組合。因此，本實施例可有益於在半導體記憶體裝置的操作期間改良刷新特性。
周邊電晶體PTR可安置於周邊區PER上。周邊電晶體PTR可包含周邊閘極介電層Gox、周邊閘極電極GE、周邊封蓋圖案337r1以及周邊間隔物GS，所述周邊間隔物GS覆蓋周邊閘極介電層Gox、周邊閘極電極GE以及周邊封蓋圖案337r1的側壁。周邊電晶體PTR可更包含例如在平面圖中安置於周邊閘極介電層Gox的相對側上的半導體基底301中的周邊源極/汲極區3p。周邊區PER可覆蓋有第一層間介電層IL1。第一層間介電層IL1可包含例如氧化矽，或由其形成。第一層間介電層IL1可具有與周邊封蓋圖案337r1的頂部表面共面的頂部表面。第一介電層337r2可安置於第一層間介電層IL1上。第一介電層337r2及周邊封蓋圖案337r1可包含與位元線封蓋圖案337的材料相同的材料，或由其形成。第一介電層337r2及周邊封蓋圖案337r1可包含例如氮化矽，或由其形成。第一介電層337r2的最大厚度及周邊封蓋圖案337r1的厚度的總和可與位元線封蓋圖案337的厚度相同。
第一周邊接觸插塞PCT可穿透第一介電層337r2及第一層間介電層IL1以接觸周邊源極/汲極區3p。第一周邊接觸插塞PCT的一部分可突出至第一介電層337r2上。第二介電層LSr可安置於第一介電層337r2上。第二介電層LSr可包含與著陸墊分離圖案LS的材料相同的材料，或由其形成。第二介電層LSr的一部分可例如在垂直方向上延伸至第一介電層337r2中。舉例而言，第二介電層LSr可具有低於第一介電層337r2的頂部末端的底部表面。著陸墊LP、著陸墊分離圖案LS、第二介電層LSr以及第一周邊接觸插塞PCT可具有其彼此共面的頂部表面。
在周邊區PER上，第二層間介電層IL2可安置於第二介電層LSr上。第二層間介電層IL2可具有由選自氧化矽、氮化矽、氮氧化矽以及多孔介電質（例如SiOCH）中的至少一者形成的單層或多層結構。第二層間介電層IL2可與頂部電極UE的側向表面接觸。介電層DL、第一金屬層ML1、矽鍺層SL1、第二金屬層ML2以及矽層SL2可具有其鄰近於單元陣列區CAR與周邊區PER之間的邊界而彼此垂直對準的下部側壁。舉例而言，介電層DL、第一金屬層ML1、矽鍺層SL1、第二金屬層ML2以及矽層SL2的側壁可形成於在單元陣列區CAR與周邊區PER之間的邊界處或附近於垂直方向上延伸的相同平面上。第二層間介電層IL2可例如在單元陣列區CAR與周邊區PER之間的邊界處或附近與介電層DL、第一金屬層ML1、矽鍺層SL1、第二金屬層ML2以及矽層SL2的下部側壁接觸。第二層間介電層IL2可具有與頂部電極UE的頂部表面SL2_U共面的頂部表面。
第三層間介電層IL3可安置於頂部電極UE及第二層間介電層IL2上。第三層間介電層IL3可具有由選自氧化矽、氮化矽、氮氧化矽以及多孔介電質（例如SiOCH）中的至少一者形成的單層或多層結構。
在周邊區PER上，第二周邊接觸插塞MC1可穿透第三層間介電層IL3及第二層間介電層IL2以接觸對應第一周邊接觸插塞PCT。第二周邊接觸插塞MC1可各自包含第一接觸擴散終止圖案BM1及第一接觸金屬圖案MP1。
在單元陣列區CAR上，單元接觸插塞MC2可穿透第三層間介電層IL3以接觸頂部電極UE。單元接觸插塞MC2可各自包含第二接觸擴散終止圖案BM2及第二接觸金屬圖案MP2。第一接觸擴散終止圖案BM1及第二接觸擴散終止圖案BM2可各自包含諸如氮化鈦、氮化鉭以及氮化鎢的金屬氮化物，或由其形成。第一接觸金屬圖案MP1及第二接觸金屬圖案MP2可各自包含諸如鎢、鋁以及銅的金屬，或由其形成。在本實施例中，單元接觸插塞MC2可穿透矽層SL2以接觸第二金屬層ML2。在此情況下，矽層SL2可不包含硼。舉例而言，矽層SL2可不包含例如硼原子的硼。
第二周邊接觸插塞MC1可在其上提供有周邊線30。舉例而言，周邊線30可接觸第二周邊接觸插塞MC1。單元接觸插塞MC2可在其上提供有單元線32。舉例而言，單元線32可接觸單元接觸插塞MC2。
應理解，當元件稱為「連接至」或「耦接至」另一元件或「在」另一元件「上」時，元件可直接連接至或耦接至另一元件或在另一元件上，或可存在介入元件。相比之下，當元件稱為「直接連接」或「直接耦接」至另一元件或稱為「接觸」另一元件或「與」另一元件「接觸」時，在接觸點處不存在介入元件。
可摻雜硼以向包含於頂部電極UE中的半導體層提供導電性。硼具有兩個天然存在的原子量為11的同位素 11B及原子量為10的同位素 10B。同位素 10B佔據天然硼的約20%。當飛機用於將含有 10B的半導體記憶體裝置運輸至外國時，宇宙射線可分解包含於半導體記憶體裝置中的 10B原子，且因此可能損壞半導體記憶體裝置。此現象可稱為空氣缺陷。
在根據本實施例的半導體記憶體裝置中，頂部電極UE可包含第一金屬層ML1及第二金屬層ML2，且因此頂部電極UE可在其中具有減小的相對比例的半導體層（例如，矽鍺層及/或矽層）。因此，頂部電極UE可在其中具有減小的絕對量的硼。另外，矽層SL2中的硼的量可小於矽鍺層SL1中的硼的量，且因此頂部電極UE可在其中具有減小的絕對量的硼，例如相比於具有不具有第一金屬層ML1、第二金屬層ML2及/或矽層SL2的頂部電極UE的結構的裝置。因此，減少根據本發明概念的半導體記憶體裝置的空氣缺陷為可能的/有益的。
圖4A至圖4C示出繪示製造圖3的半導體記憶體裝置的方法的橫截面圖。
參考圖4A，可提供具有單元陣列區CAR及周邊區PER的半導體基底301。可執行典型製程以在半導體基底301上形成圖2及圖3的字元線WL、位元線BL、周邊電晶體PTR、底部電極BE以及支撐圖案SP1及支撐圖案SP2。
參考圖4B，介電層DL、第一金屬層ML1、矽鍺層SL1、第二金屬層ML2以及矽層SL2可依序堆疊於半導體基底301的整個表面上。介電層DL、第一金屬層ML1、矽鍺層SL1、第二金屬層ML2以及矽層SL2可各自藉由執行原子層沈積（atomic layer deposition；ALD）、化學氣相沈積（chemical vapor deposition；CVD）或物理氣相沈積（physical vapor deposition；PVD）而形成。當矽鍺層SL1形成時，矽鍺層SL1可原位摻雜有第一摻雜劑（例如硼）。矽層SL2可由非晶形矽層形成。當矽層SL2含有第一摻雜劑時，可原位摻雜第一摻雜劑（例如硼），同時形成矽層SL2。
矽鍺的晶粒可允許矽鍺層SL1具有不均勻表面。可轉移矽鍺層SL1的表面輪廓以允許第二金屬層ML2及矽層SL2亦具有其不均勻表面。
在單元陣列區CAR與周邊區PER之間的邊界上或周圍，第一支撐圖案SP1及第二支撐圖案SP2可自最外部底部電極BE的側壁朝外/側向突出。因此，下文將論述的頂部電極UE可具有朝向周邊區PER側向突出的上部側壁。
在形成矽鍺層SL1之後且在堆疊第二金屬層ML2之前，可另外執行退火製程以使矽鍺層SL1結晶。在此情況下，可在約550℃或低於550℃下執行退火製程，且因此可能不會對介電層DL造成損害。矽層SL2可不經歷用於結晶的退火製程。
隨後，罩幕圖案MK可形成於矽層SL2上。罩幕圖案MK可形成為覆蓋矽層SL2的頂部表面及側向表面。罩幕圖案MK可為例如光阻圖案或旋塗硬罩幕（spin-on-hardmask；SOH）圖案。罩幕圖案MK可覆蓋單元陣列區CAR且暴露周邊區PER。罩幕圖案MK可作為蝕刻罩幕用於自周邊區PER移除介電層Dl、第一金屬層ML1、矽鍺層SL1、第二金屬層ML2以及矽層SL2，使得可形成頂部電極UE，且可暴露第二介電層LSr。
參考圖4C，可移除罩幕圖案MK。可藉由採用使用氧氣的灰化製程移除罩幕圖案MK。在此步驟中，矽層SL2可充當用於防止第二金屬層ML2的氧化的保護罩幕。當矽層SL2不存在時，氧氣可使第二金屬層ML2氧化成金屬氧化物以顯著地增加電阻，且頂部電極UE可因此難以充當電極。
參考圖4C，可移除罩幕圖案MK以暴露頂部電極UE的頂部表面及側向表面。第二層間介電層IL2可形成於半導體基底301的整個表面上，從而覆蓋頂部電極UE。參考圖3，第二層間介電層IL2可經歷諸如化學機械研磨（chemical mechanical polishing；CMP）的研磨製程。研磨製程可暴露包含於頂部電極UE中的矽層SL2的頂部表面SL2_U。在此步驟中，矽層SL2可充當CMP終止層。由於矽層SL2充當CMP終止層，因此可不暴露第二金屬層ML2。因此，CMP設備可不被包含於第二金屬層ML2中的金屬污染。
研磨製程可使矽層SL2的頂部表面SL2_U平坦化。舉例而言，矽層SL2可在其頂部表面SL2_U處相對平坦且在側向表面SL2_S處相對不均勻。舉例而言，矽層SL2的頂部表面SL2_U可比矽層SL2的側向表面SL2_S更平滑。第二層間介電層IL2可覆蓋周邊區PER。第三層間介電層IL3可堆疊於第二層間介電層IL2及頂部電極UE上。可執行典型製程以形成第二周邊接觸插塞MC1、單元接觸插塞MC2、周邊線30以及單元線32。為了形成單元接觸插塞MC2，可蝕刻第三層間介電層IL3及矽層SL2以形成單元接觸孔CTH。在此步驟中，由於矽層SL2具有平坦頂部表面SL2_U，因此單元接觸孔CTH可形成為具有其均勻深度。因此，本實施例可有益於製造能夠防止製程缺陷且增加可靠性的半導體記憶體裝置。
圖5示出沿著圖1的線M-M'截取的橫截面圖。
參考圖5，根據本實施例的半導體記憶體裝置可配置為使得歐姆圖案OP可插入於單元接觸插塞MC2與矽層SL2之間。歐姆圖案OP可由諸如矽化鈦的金屬矽化物形成。單元接觸插塞MC2的第二接觸擴散終止圖案BM2可由包含鈦層及氮化鈦層的雙層形成。
以下將描述製造圖5的半導體記憶體裝置的方法。如上文所論述，單元接觸孔CTH可形成為穿透第三層間介電層IL3及矽層SL2且暴露第二金屬層ML2的頂部表面，且接著第二接觸擴散終止圖案BM2的鈦層及氮化鈦層可依序且保形地形成於單元接觸孔CTH中以及第三層間介電層IL3上。當鈦層沈積時，鈦層及矽層SL2可反應以形成歐姆圖案OP。歐姆圖案OP可與單元接觸插塞MC2的下部側壁接觸。其它製程可與上文關於其他實施例所論述的製程相同或類似。
圖6示出沿著圖1的線M-M'截取的橫截面圖。
參考圖6，根據本實施例的半導體記憶體裝置可配置為使得單元接觸插塞MC2可不與第二金屬層ML2接觸且可與第二金屬層ML2的頂部表面朝上間隔開。單元接觸插塞MC2可具有定位於矽層SL2中的底部表面。歐姆圖案OP可插入於單元接觸插塞MC2與矽層SL2之間。歐姆圖案OP可與單元接觸插塞MC2的下部側壁接觸。替代地，歐姆圖案OP可與單元接觸插塞MC2的底部表面接觸。在某些實施例中，歐姆圖案OP可與單元接觸插塞MC2的側壁的底部表面及下部部分接觸，如圖6中所繪示。不同地，歐姆圖案OP可不與第二金屬層ML2接觸。在本實施例中，矽層SL2可摻雜有硼。矽層SL2中摻雜的硼的量可小於矽鍺層SL1中摻雜的硼的量。舉例而言，矽層SL2中摻雜的硼的量可為矽鍺層SL1中摻雜的硼的量的約0.01%至約90%。歐姆圖案OP可由諸如矽化鈦的金屬矽化物形成。單元接觸插塞MC2的第二接觸擴散終止圖案BM2可由包含鈦層及氮化鈦層的雙層形成。其他配置可與上文所論述的配置相同或類似。
圖7示出沿著圖1的線M-M'截取的橫截面圖。
參考圖7，根據本實施例的半導體記憶體裝置可配置為使得頂部電極UE可例如在單元陣列區CAR與周邊區PER之間的邊界處具有傾斜側壁UE_S。第二金屬層ML2可暴露於頂部電極UE的側壁UE_S的上部部分上。第二金屬層ML2的第一子金屬層20及第二子金屬層22可同時暴露於頂部電極UE的側壁UE_S的上部部分上。舉例而言，第二金屬層ML2的第一子金屬層20及第二子金屬層22兩者可暴露於頂部電極UE的側壁UE_S的上部部分上。頂部電極UE的矽鍺層SL1可具有未覆蓋有矽層SL2的上部側壁。舉例而言，頂部電極UE的矽鍺層SL1的一部分可不與矽層SL2水平地交疊。其他配置可與參考圖3、圖5以及圖6中的一或多者所論述的配置相同或類似。
圖8示出繪示製造圖7的半導體記憶體裝置的方法的橫截面圖。
參考圖8，當罩幕圖案MK形成於圖4B的步驟中時，在單元陣列區CAR上，罩幕圖案MK可形成為覆蓋矽層SL2的頂部表面且暴露矽層SL2的側向表面。罩幕圖案MK可用作蝕刻罩幕以使得可依序蝕刻矽層SL2、第二金屬層ML2、矽鍺層SL1、第一金屬層ML1以及介電層DL以形成頂部電極UE且在周邊區PER上暴露第二介電層LSr。在蝕刻製程中，蝕刻目標層的深度的增加可能導致蝕刻劑難以進入，且因此頂部電極UE可形成為具有傾斜側壁。後續製程可與如上文關於其他實施例所論述的製程相同。因此可能有可能製造圖7的半導體記憶體裝置。
圖9示出沿著圖1的線M-M'截取的橫截面圖。
參考圖9，根據本實施例的半導體記憶體裝置可配置為使得第二金屬層ML2及矽層SL2可不覆蓋但暴露矽鍺層SL1的側壁。第二金屬層ML2的側壁ML2_S可與矽層SL2的側壁SL2_S垂直對準。舉例而言，第二金屬層ML2的側壁及矽層SL2的側壁SL2_S可位於在第三方向X3及垂直方向上延伸的相同平面上/在所述相同平面上延伸。第二金屬層ML2的側壁ML2_S及矽層SL2的側壁SL2_S可比矽鍺層SL1的上部側壁SL1_US例如在第二方向X2上更側向突出。第一金屬層ML1的下部側壁ML1_BS可與矽鍺層SL1的下部側壁SL1_BS垂直對準。舉例而言，第一金屬層ML1的下部側壁ML1_BS及矽鍺層SL1的下部側壁SL1_BS可位於在第三方向X3及垂直方向上延伸的相同平面上/在所述相同平面上延伸。第二金屬層ML2的側壁ML2_S及矽層SL2的側壁SL2_S可不與第一金屬層ML1的下部側壁ML1_BS及矽鍺層SL1的下部側壁SL1_BS垂直地交疊或對準。第一金屬層ML1的下部側壁ML1_BS及矽鍺層SL1的下部側壁SL1_BS可比第二金屬層ML2的側壁ML2_S及矽層SL2的側壁SL2_U例如在第二方向X2上更側向突出。矽鍺層SL1可在其頂部表面處為平坦的且在其側壁處為不均勻的。舉例而言，矽鍺層SL1的頂部表面可比矽鍺層SL1的側壁更平滑。第二金屬層ML2及矽層SL2可具有其相對平坦的頂部表面。舉例而言，第二金屬層ML2及矽層SL2的頂部表面可比矽鍺層SL1的側壁更平滑。其他配置可與上文在其他實施例中所論述的配置相同或類似。
圖10A至圖10C示出繪示製造圖9的半導體記憶體裝置的方法的橫截面圖。
參考圖10A，介電層DL、第一金屬層ML1以及矽鍺層SL1可在圖4A的狀態中依序堆疊於半導體基底301的整個表面上。當矽鍺層SL1形成時，矽鍺層SL1可原位摻雜有第一摻雜劑（例如硼）。罩幕圖案MK可形成於矽鍺層SL1上。罩幕圖案MK可形成為覆蓋矽鍺層SL1的頂部表面及側向表面。罩幕圖案MK可為例如光阻圖案或旋塗硬罩幕（SOH）圖案。罩幕圖案MK可覆蓋單元陣列區CAR且暴露周邊區PER。罩幕圖案MK可作為蝕刻罩幕用於自周邊區PER移除介電層DL、第一金屬層ML1以及矽鍺層SL1，使得可暴露第二介電層LSr。
參考圖10B，可移除罩幕圖案MK以暴露矽鍺層SL1的頂部表面及側向表面。可藉由採用使用氧氣的灰化製程移除罩幕圖案MK。在此步驟中，矽鍺層SL1可充當用於防止第一金屬層ML1的氧化的保護罩幕。當矽鍺層SL1不存在時，氧氣可使第一金屬層ML1氧化成金屬氧化物以顯著地增加電阻，且頂部電極UE可因此難以充當電極。第二層間介電層IL2可形成於半導體基底301的整個表面上，從而覆蓋矽鍺層SL1。
參考圖10C，第二層間介電層IL2可經歷諸如化學機械研磨（CMP）的研磨製程。研磨製程可暴露矽鍺層SL1的頂部表面。在此步驟中，矽鍺層SL1可充當CMP終止層。由於矽鍺層SL1充當CMP終止層，因此可不暴露第一金屬層ML1。因此，CMP設備可不被包含於第一金屬層ML1中的金屬污染。研磨製程可允許矽鍺層SL1的頂部表面變得平坦，如圖9中所示出。第二層間介電層IL2可例如在研磨製程之後保留以覆蓋周邊區PER。
第二金屬層ML2及矽層SL2可依序堆疊於矽鍺層SL1及第二層間介電層IL2上，且接著可執行蝕刻製程以自周邊區PER移除第二金屬層ML2及矽層SL2且暴露第二層間介電層IL2的頂部表面。第二金屬層ML2及矽層SL2可保留於單元陣列區CAR上，且頂部電極UE可由第一金屬層Ml1、矽鍺層SL1、第二金屬層ML2以及矽層SL2構成。
參考圖9，第三層間介電層IL3可堆疊於矽層SL2及第二層間介電層IL2上。可隨後執行上文所論述的製程以製造圖9的半導體記憶體裝置。
在本實施例中，蝕刻第一金屬層ML1及矽鍺層SL1的步驟可不同於蝕刻第二金屬層ML2及矽層SL2的步驟。舉例而言，第一金屬層ML1及矽鍺層SL1可藉由與形成如上文所論述的第二金屬層ML2及矽層SL2的微影製程不同的微影製程形成。因此，用於蝕刻第一金屬層ML1及矽鍺層SL1的罩幕圖案及用於蝕刻第二金屬層ML2及矽層SL2的罩幕圖案可彼此在不同步驟處形成。因此，第一金屬層ML1及矽鍺層SL1可具有其不與第二金屬層ML2及矽層SL2的側壁垂直地交疊或對準的側壁。
由於矽鍺層SL1具有平坦頂部表面，因此第二金屬層ML2及矽層SL2亦可形成為各自具有平坦頂部表面。因此，當形成單元接觸插塞MC2的單元接觸孔CTH時，單元接觸孔CTH可形成為具有其均勻深度。因此，本實施例可有益於製造能夠防止製程缺陷且增加可靠性的半導體記憶體裝置。如圖9中所繪示，單元接觸插塞MC2可具有與第二金屬層ML2（例如第二子金屬層22）接觸的底部表面。單元接觸插塞MC2可具有與矽層SL2接觸的下部側壁。
根據本發明概念的一些實施例的半導體記憶體裝置可包含頂部電極，所述頂部電極包含依序堆疊的第一金屬層、矽鍺層、第二金屬層以及矽層。此配置可降低頂部電極中的硼的絕對量，且因此可減少或防止空氣缺陷。另外，此配置可減小或防止半導體記憶體裝置的翹曲。頂部電極的矽層可包含氫原子以在半導體記憶體裝置的操作期間改良刷新特性。頂部電極可包含導電黏著層以最小化或防止第二金屬層的剝離。另外，當形成單元接觸插塞的單元接觸孔時，頂部電極可具有平坦頂部表面以減小深度的變化。因此，本揭露內容有益於為半導體記憶體裝置提供增加的可靠性。
在製造根據本發明概念的一些實施例的半導體記憶體裝置的方法中，在灰化製程中，頂部電極的矽層及/或矽鍺層可用於保護第二金屬層及/或第一金屬層。因此，可防止第二金屬層及/或第一金屬層的氧化。此外，頂部電極的矽層及/或矽鍺層可充當CMP終止層以防止CMP設施/設備的污染。此外，可執行CMP製程以允許頂部電極具有平坦頂部表面。當形成單元接觸插塞的單元接觸孔時，頂部電極的平坦頂部表面可有益於減小深度的變化，此可有益於防止製程缺陷且提高良率。
儘管已結合隨附圖式中所示出的本發明概念的一些實施例來描述本發明概念，但所屬領域中具有通常知識者將理解，可在不脫離本發明概念的技術精神及基本特徵的情況下進行各種改變及修改。所屬領域中具有通常知識者將顯而易見，可在不脫離本發明概念的範疇及精神的情況下對其進行各種替代、修改以及改變。圖1至圖10C的實施例可彼此組合。
3b:第二雜質區 3d:第一雜質區 3p:周邊源極/汲極區 20:第一子金屬層 22:第二子金屬層 30:周邊線 32:單元線 301:半導體基底 302:裝置隔離層 305:層間介電圖案 307:閘極介電層 309:儲存節點歐姆層 310:字元線封蓋圖案 311a:擴散終止圖案 321:第一子間隔物 325:第二子間隔物 327:第三子間隔物 330:位元線多晶矽圖案 331:位元線擴散終止圖案 332:位元線含金屬圖案 337:位元線封蓋圖案 337r1:周邊封蓋圖案 337r2:第一介電層 341:下部內埋介電圖案 ACTC:單元活性區段 ACTP:周邊活性區段 BC:儲存節點接觸件 BE:底部電極 BL:位元線 BM1:第一接觸擴散終止圖案 BM2:第二接觸擴散終止圖案 BS:位元線間隔物 CAP:電容器 CAR:單元陣列區 CTH:單元接觸孔 DC:位元線接觸件 DL:介電層 EL:蝕刻終止層 GE:周邊閘極電極 Gox:周邊閘極介電層 GP:間隙區 GR1:凹槽 GS:周邊間隔物 IL1:第一層間介電層 IL2:第二層間介電層 IL3:第三層間介電層 J-J'、K-K'、M-M':線 LP:著陸墊 LS:著陸墊分離圖案 LSr:第二介電層 MC1:第二周邊接觸插塞 MC2:單元接觸插塞 MK:罩幕圖案 ML1:第一金屬層 ML1_BS、SL1_BS:下部側壁 ML2:第二金屬層 ML2_S、UE_S:側壁 MP1:第一接觸金屬圖案 MP2:第二接觸金屬圖案 OP:歐姆圖案 PCT:第一周邊接觸插塞 PER:周邊區 PTR:周邊電晶體 R1:第一凹部區 R2:第二凹部區 SL1:矽鍺層 SL1_US:上部側壁 SL2:矽層 SL2_S:側向表面/側壁 SL2_U:頂部表面 SP:支撐圖案 SP1:第二支撐圖案 SP2:第二支撐圖案 T1:第一厚度 T2:第二厚度 T3:第三厚度 T4:第四厚度 TCH:溝渠 UE:頂部電極 WL:字元線 X1:第一方向 X2:第二方向 X3:第三方向
圖1示出繪示根據本發明概念的一些實施例的半導體記憶體裝置的平面圖。 圖2示出沿著圖1的線K-K'及線J-J'截取的橫截面圖。 圖3示出沿著圖1的線M-M'截取的橫截面圖。 圖4A至圖4C示出繪示製造圖3的半導體記憶體裝置的方法的橫截面圖。 圖5示出沿著圖1的線M-M'截取的橫截面圖。 圖6示出沿著圖1的線M-M'截取的橫截面圖。 圖7示出沿著圖1的線M-M'截取的橫截面圖。 圖8示出繪示製造圖7的半導體記憶體裝置的方法的橫截面圖。 圖9示出沿著圖1的線M-M'截取的橫截面圖。 圖10A至圖10C示出繪示製造圖9的半導體記憶體裝置的方法的橫截面圖。
3b:第二雜質區
3d:第一雜質區
3p:周邊源極/汲極區
20:第一子金屬層
22:第二子金屬層
30:周邊線
32:單元線
301:半導體基底
302:裝置隔離層
305:層間介電圖案
309:儲存節點歐姆層
337:位元線封蓋圖案
337r1:周邊封蓋圖案
337r2:第一介電層
BC:儲存節點接觸件
BE:底部電極
BL:位元線
BM1:第一接觸擴散終止圖案
BM2:第二接觸擴散終止圖案
BS:位元線間隔物
CAP:電容器
CAR:單元陣列區
CTH:單元接觸孔
DC:位元線接觸件
DL:介電層
GE:周邊閘極電極
Gox:周邊閘極介電層
GS:周邊間隔物
IL1:第一層間介電層
IL2:第二層間介電層
IL3:第三層間介電層
M-M':線
LP:著陸墊
LS:著陸墊分離圖案
LSr:第二介電層
MC1:第二周邊接觸插塞
MC2:單元接觸插塞
ML1:第一金屬層
ML2:第二金屬層
MP1:第一接觸金屬圖案
MP2:第二接觸金屬圖案
PCT:第一周邊接觸插塞
PER:周邊區
PTR:周邊電晶體
SL1:矽鍺層
SL2:矽層
SL2_S:側向表面/側壁
SL2_U:頂部表面
SP1:第二支撐圖案
SP2:第二支撐圖案
UE:頂部電極

Claims (20)

  1. 一種半導體記憶體裝置，包括： 半導體基底，包含單元陣列區及周邊區； 多個底部電極，在所述單元陣列區上的所述半導體基底上； 介電層，保形地覆蓋所述底部電極的側壁及頂部表面；以及 頂部電極，在所述介電層上且在所述底部電極之間， 其中所述頂部電極包含依序堆疊的第一金屬層、矽鍺層、第二金屬層以及矽層，且 其中所述矽鍺層中的硼的量大於所述矽層中的硼的量。
  2. 如請求項1所述的半導體記憶體裝置，其中所述矽層的頂部表面處的表面粗糙度小於所述矽層的側向表面處的表面粗糙度。
  3. 如請求項1所述的半導體記憶體裝置，其中所述第二金屬層包含面向所述矽鍺層的導電黏著層。
  4. 如請求項3所述的半導體記憶體裝置，其中所述導電黏著層由鈦形成。
  5. 如請求項1所述的半導體記憶體裝置，更包括： 層間介電層，覆蓋所述頂部電極；以及 第一接觸插塞，穿過所述層間介電層以接觸所述頂部電極， 其中所述第一接觸插塞的底部表面與所述第二金屬層接觸，且 其中所述矽層不包含硼。
  6. 如請求項5所述的半導體記憶體裝置，更包括： 歐姆圖案，在所述矽層與所述第一接觸插塞的側向表面之間。
  7. 如請求項1所述的半導體記憶體裝置，更包括： 層間介電層，覆蓋所述頂部電極的頂部表面；以及 第一接觸插塞，穿過所述層間介電層以接觸所述頂部電極， 其中所述第一接觸插塞的底部表面在所述矽層中，且 其中所述矽層包含硼。
  8. 如請求項7所述的半導體記憶體裝置，更包括： 歐姆圖案，在所述矽層與所述第一接觸插塞的所述底部表面之間。
  9. 如請求項1所述的半導體記憶體裝置，其中所述第一金屬層、所述矽鍺層、所述第二金屬層以及所述矽層的下部側壁鄰近於所述單元陣列區與所述周邊區之間的邊界而彼此垂直對準。
  10. 如請求項1所述的半導體記憶體裝置，更包括： 層間介電層，覆蓋所述頂部電極的側向表面， 其中所述第二金屬層的上部側壁在鄰近所述單元陣列區與所述周邊區之間的邊界的區域中接觸所述層間介電層。
  11. 如請求項1所述的半導體記憶體裝置，其中所述第二金屬層及所述矽層暴露所述矽鍺層的側向表面。
  12. 如請求項1所述的半導體記憶體裝置，其中所述第二金屬層及所述矽層的側向表面不與所述第一金屬層及所述矽鍺層的側向表面垂直地交疊。
  13. 一種半導體記憶體裝置，包括： 半導體基底，包含單元陣列區及周邊區； 多個底部電極，在所述單元陣列區上的所述半導體基底上； 介電層，保形地覆蓋所述底部電極的側壁及頂部表面；以及 頂部電極，在所述介電層上且在所述底部電極之間， 其中所述頂部電極包含依序堆疊的第一金屬層、矽鍺層、導電黏著層、第二金屬層以及矽層。
  14. 如請求項13所述的半導體記憶體裝置，其中所述矽鍺層中的硼的量大於所述矽層中的硼的量。
  15. 如請求項13所述的半導體記憶體裝置，更包括： 層間介電層，覆蓋所述頂部電極；以及 第一接觸插塞，穿過所述層間介電層以接觸所述頂部電極， 其中所述第一接觸插塞的底部表面與所述第二金屬層接觸，且 其中所述矽層不包含硼。
  16. 一種半導體記憶體裝置，包括： 半導體基底，包含單元陣列區及周邊區； 字元線，在所述單元陣列區上的所述半導體基底中； 第一雜質區，在所述字元線的一側上的所述半導體基底中； 第二雜質區，在所述字元線的另一側上的所述半導體基底中； 位元線，安置於所述單元陣列區上的所述半導體基底上且連接至所述第一雜質區，所述位元線跨越所述字元線； 底部電極，安置於所述單元陣列區上的所述半導體基底上且連接至所述第二雜質區； 介電層，保形地覆蓋所述底部電極的側壁及頂部表面；以及 頂部電極，在所述介電層上， 其中所述頂部電極包含依序堆疊的第一金屬層、矽鍺層、第二金屬層以及矽層， 其中所述矽層的頂部表面處的表面粗糙度等於或小於約10奈米均方根（RMS），且 其中所述矽層的側向表面處的表面粗糙度大於約10奈米均方根（RMS），且等於或小於約1,000奈米均方根（RMS）。
  17. 如請求項16所述的半導體記憶體裝置，其中所述矽鍺層中的硼的量大於所述矽層中的硼的量。
  18. 如請求項16所述的半導體記憶體裝置，更包括： 層間介電層，覆蓋所述頂部電極；以及 第一接觸插塞，穿過所述層間介電層以接觸所述頂部電極， 其中所述第一接觸插塞的底部表面與所述第二金屬層接觸，且 其中所述矽層不包含硼。
  19. 如請求項16所述的半導體記憶體裝置，其中所述頂部電極更包含在所述矽鍺層與所述第二金屬層之間的導電黏著層。
  20. 如請求項16所述的半導體記憶體裝置，其中所述第二金屬層及所述矽層的側向表面不與所述第一金屬層及所述矽鍺層的側向表面對準。
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KR20150038808A (ko) * 2013-09-30 2015-04-09 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11037931B2 (en) * 2018-12-14 2021-06-15 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Method for fabricating semiconductor device
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