KR101865236B1 - 메모리 어레이 내에 동일 평면상의 디지트 라인 콘택 및 스토리지 노드 콘택을 갖는 반도체 메모리 디바이스 및 그 제조 방법 - Google Patents

메모리 어레이 내에 동일 평면상의 디지트 라인 콘택 및 스토리지 노드 콘택을 갖는 반도체 메모리 디바이스 및 그 제조 방법 Download PDF

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Abstract

반도체 메모리 디바이스는 활성 영역 및 활성 영역 사이의 트렌치 분리 영역을 포함한다. 상기 활성 영역은 제1 방향을 따라 연장된다. 상기 반도체 기판 내에서 제2 방향을 따라 매립형 워드라인이 연장된다. 상기 매립형 워드 라인 중 두 개는 각각의 상기 활성 영역과 교차하여, 각각의 상기 활성 영역을 디지트 라인 콘택 영역과 두 개의 셀 콘택 영역으로 분리한다. 상기 제2 방향은 상기 제1 방향에 수직이 아니다. 상기 디지트 라인 콘택 영역 상에 디지트 라인 콘택이 배치된다. 상기 두 개의 셀 콘택 영역 각각 상에 스토리지 노드 콘택이 배치된다. 상기 디지트 라인 콘택과 상기 스토리지 노드 콘택은 동일 평면상에 있다. 상기 반도체 기판의 주면(main surface) 위로 제3 방향을 따라 하나 이상의 디지트 라인이 연장된다. 상기 디지트 라인은 상기 디지트 라인 콘택과 직접 접촉한다.

Description

메모리 어레이 내에 동일 평면상의 디지트 라인 콘택 및 스토리지 노드 콘택을 갖는 반도체 메모리 디바이스 및 그 제조 방법 {SEMICONDUCTOR MEMORY DEVICE HAVING COPLANAR DIGIT LINE CONTACTS AND STORAGE NODE CONTACTS IN MEMORY ARRAY AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것으로, 더욱 구체적으로는, 그 메모리 어레이 내에 동일 평면상의, 저저항 디지트 라인 콘택(low-resistance digit line contact) 및 스토리지 노드 콘택(storage node contact)을 갖는 반도체 메모리 디바이스 및 그 제조 방법에 관한 것이다.
해당 기술분야에 알려진 바와 같이, DRAM 디바이스는 많은 메모리 셀을 포함하고, 각 메모리 셀은 1비트의 정보를 저장한다. 메모리 셀은 전형적으로 커패시터와 액세스 트랜지스터(access transistor)로 구성된다. 액세스 트랜지스터의 소스 또는 드레인 영역은 커패시터 단자 중 하나에 연결된다. 다른 소스 또는 드레인 영역 및 트랜지스터 게이트 전극은 비트 라인(bit line)(또는 디지트 라인(digit line)) 및 워드 라인(word line)에 각각 연결된다. 또는 다른 하나의 커패시터 단자는 참조 전압(reference voltage)에 연결된다. 따라서, 작동을 위해 디바이스의 구성요소 간에 적절한 전기적 연결을 제공하는 것이 중요하다. 이러한 디바이스의 구성요소 간의 연결은 절연층에 형성된 콘택(contact)에 의해 이루어질 수 있다.
반도체 제조 기술의 최근의 진보와 더불어, 설계 규칙은 반도체 디바이스에 대해 점점 더 작아지고 있다. 그 결과, 특히, 밀접 배치된 전도성 라인들 사이의 콘택을 정렬할 때, 정렬 마진(alignment margin)을 확보하기 어렵다. 반도체 디바이스가 고집적화됨에 따라, 디지트 라인 콘택 플러그와 디지트 라인 콘택 영역 사이의 콘택 마진이 감소되었고, 오정렬(misalignment)이나, 예를 들어, 셀 콘택 대 디지트 라인 콘택 오버레이, 디지트 라인 대 디지트 라인 오버레이, 및 스토리지 노드 대 셀 콘택 오버레이와 같은, 오버레이(overlay) 문제 등의 제약을 초래하였다.
또한, 메모리 어레이 내의 활성 영역이 줄어들기 때문에 디지트 라인 콘택 및 셀 콘택을 형성하기 위한 랜딩 영역(landing area)이 점점 작아짐에 따라, 접촉 저항은, 특히 오정렬이 발생할 때, 극적으로 증가한다.
본 발명의 하나의 목적은 DRAM 디바이스의 메모리 어레이 내에 6F2의 효율적인 셀 크기 및 동일 평면상의, 저저항 디지트 라인 콘택 및 스토리지 노드 콘택을 갖는 복수의 메모리 셀로 구성되는 향상된 DRAM 디바이스를 제공하는 것이다.
본 발명의 다른 목적은 매립형 워드 라인(buried word line) 및 커패시터 오버 디지트 라인 구조(capacitor-over-digit line structure)를 갖는 향상된 DRAM 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 콘택 랜딩(contact landing)을 위한 향상된 마진을 갖는 메모리 어레이 내에 동일 평면상의, 저저항 디지트 라인 콘택 및 스토리지 노드 콘택을 갖는 DRAM 디바이스를 제조하는 방법을 제공하는 것이다.
본 발명의 일 측면에서, 반도체 메모리 디바이스는 활성 영역 및 상기 활성 영역 사이의 트렌치 분리 영역을 포함한다. 상기 활성 영역은 제1 방향을 따라 연장된다. 매립형 워드 라인은 상기 반도체 기판 내에서 제2 방향을 따라 연장된다. 상기 매립형 워드 라인 중 두 개는 각각의 상기 활성 영역과 교차하여, 각각의 상기 활성 영역을 세 부분: 디지트 라인 콘택 영역과 두 개의 셀 콘택 영역으로 분리한다. 상기 제2 방향은 상기 제1 방향에 수직이 아니다. 상기 디지트 라인 콘택 영역 상에 디지트 라인 콘택이 직접 배치된다. 상기 두 개의 셀 콘택 영역 각각 상에 스토리지 노드 콘택이 직접 배치된다, 상기 디지트 라인 콘택과 상기 스토리지 노드 콘택은 동일 평면상에 있다. 상기 반도체 기판의 주면(main surface) 위로 제3 방향을 따라 하나 이상의 디지트 라인이 연장된다. 상기 디지트 라인은 상기 디지트 라인 콘택과 직접 접촉한다.
상기 디지트 라인 콘택은 디지트 라인 콘택 플러그 및 상기 디지트 라인 콘택 플러그 바로 위의 제1 금속 플러그를 포함한다. 상기 디지트 라인 콘택 플러그의 표면적은 상기 디지트 라인 콘택 영역의 표면적보다 크다. 제1 환형 스페이서는 상기 디지트 라인 콘택 플러그 위로 상기 제1 금속 플러그를 둘러싼다.
상기 스토리지 노드 콘택은 셀 콘택 플러그 및 상기 셀 콘택 플러그 바로 위의 제2 금속 플러그를 포함한다. 상기 셀 접촉 플러그의 표면적은 상기 두 개의 셀 콘택 영역 각각의 표면적보다 크다. 제2 환형 스페이서는 상기 셀 콘택 플러그 위로 상기 제2 금속 플러그를 둘러싼다.
본 발명의 다른 측면에 따르면, 반도체 메모리 디바이스를 제조하는 방법이 개시된다. 반도체 기판이 제공된다. 활성 영역 및 상기 활성 영역을 서로 분리하는 트렌치 분리 영역이 형성된다. 상기 활성 영역은 제1 방향을 따라 연장된다. 상기 반도체 기판은 플러그 재료층으로 덮인다. 상기 플러그 재료 층은 상기 활성 영역과 직접 접촉한다. 제2 방향을 따라 매립형 워드 라인이 형성된다. 상기 매립형 워드 라인은 상기 플러그 재료층을 관통하여 상기 반도체 기판 내로 연장됨으로써, 상기 플러그 재료층을 상기 매립형 워드 라인 사이의 복수의 라인형(line-shaped) 플러그 패턴으로 자른다. 상기 매립형 워드 라인 중 두 개는 각각의 상기 활성 영역과 교차하여, 각각의 상기 활성 영역을 세 부분: 디지트 라인 콘택 영역과 두 개의 셀 콘택 영역으로 분리한다. 상기 제2 방향은 상기 제1 방향에 수직이 아니다. 상기 라인형 플러그 패턴 상에 그리고 상기 활성 영역 상에 상기 제1 방향을 따라 연장되는 라인형 포토레지스트 패턴을이 형성된다.
그 후, 에칭 프로세스가 수행되어 상기 라인형 포토레지스트 패턴에 의해 덮이지 않은 상기 라인형 플러그 패턴을 에칭하여, 상기 라인형 플러그 패턴을 상기 디지트 라인 콘택 영역 및 상기 셀 콘택 영역 바로 위의 디지트 라인 콘택 플러그와 셀 콘택 플러그로 각각 자른다. 상기 제2 방향을 따라 상기 디지트 라인 콘택 플러그와 상기 셀 콘택 플러그 사이에 오목형 트렌치(recessed trench)가 형성된다. 상기 디지트 라인 콘택 플러그와 상기 셀 콘택 플러그는 동일 평면상에 있다.
상기 라인형 플러그 패턴을 에칭하는 에칭 프로세스를 수행한 후, 상기 라인형 포토레지스트 패턴가 제거된다. 블랭킷 방식(blanket manner)으로 상기 반도체 기판 상에 절연층을 퇴적된다. 상기 절연층은 상기 오목형 트렌치를 채운다. 상기 디지트 라인 콘택 플러그 및 상기 셀 콘택 플러그의 상면을 노출시키기 위해 상기 오목형 트렌치 외부의 상기 절연층이 연마된다.
상기 오목형 트렌치 외부의 상기 절연층을 연마한 후에, 상기 디지트 라인 콘택 플러그 및 상기 셀 콘택 플러그가, 상기 절연층의 상면보다 낮은 미리 정해진 수준으로 오목하게 되거나 에칭되어, 상기 디지트 라인 콘택 플러그 및 상기 셀 콘택 플러그 각각의 바로 위에 오목형 영역(recessed area)이 형성된다.
상기 디지트 라인 콘택 플러그 상에 제1 환형 스페이서가, 그리고 상기 셀 콘택 플러그 상에 제2 환형 스페이서가 각각 형성된다.
상기 디지트 라인 콘택 플러그 및 상기 셀 콘택 플러그 각각 상에 환형 스페이서를 형성한 후에, 상기 디지트 라인 콘택 플러그 상에 제1 금속 플러그가, 그리고 상기 셀 콘택 플러그 상에 제2 금속 플러그가 각각 형성된다. 상기 디지트 라인 콘택 플러그 상의 상기 제1 금속 플러그를 전기적으로 연결하기 위해 제3 방향을 따라 연장되는 하나 이상의 디지트 라인이 형성된다. 상기 디지트 라인은 금속층, 상기 금속층 상의 마스크층, 및 상기 디지트 라인의 서로 반대되는 양쪽 측벽 상의 측벽 스페이서를 포함한다. 상기 금속층은 상기 제1 금속 플러그와 구조적으로 일체로 되어 있다. 각각의 상기 제1 환형 스페이서는 각각의 상기 제1 금속 플러그를 둘러싼다. 각각의 상기 제2 환형 스페이서는 각각의 상기 제2 금속 플러그를 둘러싼다.
본 발명의 이들 목적 및 다른 목적은 여러 도면에 나타나 있는 바람직한 실시예에 대한 이하의 상세한 설명을 읽고 나면 본 발명이 속하는 기술분야의 통상의 지식을 가진 자(이하, 당업자)에게 명백할 것이다.
첨부 도면은 실시예에 대한 이해를 더 제공하기 위해 포함되며, 본 명세서에 통합되어 본 명세서의 일부를 구성한다. 도면은 실시예 중 일부를 예시하며, 상세한 설명과 함께 그 원리를 설명하는 역할을 한다. 도면에서:
도 1 내지 도 29는 본 발명의 일 실시예에 따른 메모리 디바이스 제조 방법을 나타낸 개략도이다.
도 1은 본 발명의 일 실시예에 따른 매립형 워드 라인(buried word line, BWL)을 형성한 후의, 상기 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다.
도 2와 도 3은 각각, 도 1에서의 라인 I-I'와 II-II'를 따르는 개략 단면도이다.
도 2a와 도 3a는 본 발명의 다른 실시예에 따른 3차원 콘택 플러그를 제조하는 프로세스를 나타낸 개락도이며, 도 2a와 도 3a는 각각, 도 1에서의 라인 I-I'과 II-II'을 따르는 개략 단면도이다.
도 4 및 도 5는 각각, 본 발명의 일 실시예에 따른 메모리 디바이스의 제조 중에 캡층(cap layer)을 제거한 후의, 도 1에서의 라인 I-I'와 II-II'를 따르는 개략 단면도이다.
도 6은 본 발명의 일 실시예에 따른 기준 AA 방향을 따라 라인형 포토레지스트 패턴을 형성한 후의, 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다.
도 7과 도 8은 각각, 도 6에서의 라인 I-I'와 II-II'를 따르는 개략 단면도이다.
도 9는 본 발명의 일 실시예에 따른 라인형 포토레지스트 패턴에 의해 덮이지 않은 라인형 제1 플러그 패턴을 에칭한 후의 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다.
도 10과 도 11은 각각, 도 9에서의 라인 I-I'과 II-II'를 따르는 개략 단면도이다.
도 12와 도 13은 각각, 라인형 포토레지스터 패턴을 제거한 후와 오목형 트렌치를 절연층으로 채운 후의, 도 9에서의 라인 I-I'과 II-II'를 따르는 개략 단면도이다.
도 14는 본 발명의 일 실시예에 따른 디지트 라인 콘택 플러그 및 셀 콘택 플러그를 오목하게 한 후와 형성한 후의 메모리 디바이스의 메모리 어레이의 개략 레이아웃의 평면도이다.
도 15와 도 16은 각각, 도 14에서의 라인 I-I'과 II-II'를 따르는 개략 단면도이다.
도 17은 본 발명시의 일 실예에따른 기준 x축을 따라 디지트 라인 콘택 플러그에 전기적으로 연결된 디지트 라인 또는 비트 라인(bit line, BL)을 형성 한 후의, 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다.
도 18과 도 19는 각각, 도 17에서의 라인 I-I'과 II-II'를 따르는 개략인 단면도이다.
도 20은 본 발명의 일 실시예에 따른 측벽 스페이서 및 층간 유전체(ILD)층을 형성한 후의 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다.
도 21과 도 22는 각각, 도 20에서의 라인 I-I'와 II-II'를 따르는 개략 단면도이다.
도 23은 본 발명의 일 실시예에 따른 라인형 포토레지스트 패턴을 형성한 후의 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다.
도 24와 도 25는 각각, 도 23에서의 라인 I-I'와 II-II'를 따르는 개략 단면도이다.
도 26은 본 발명의 일 실시예에 따른 스토리지 노드 트렌치 내에 스토리지 노드를 형성한 후의 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다.
도 27과 도 28은 각각, 라인 I-I'와 II-II'를 따르는 개략적 단면도이다.
도 29 및 도 30은 각각의 스토리지 노드 상에 커패시터를 형성한 후의 메모리 디바이스를 나타내는, 도 26에서의 라인 I-I'와 II-II'를 따르는 개략 단면도이다.
도 29a와 도 30a는 본 발명의 다른 실시예에 따른 3차원(3D) 콘택 플러그를 제조하는 프로세스를 나타낸 개략도이며, 도 29a와 도 30a는 각각, 도 26에서의 라인 I-I'와 II-II'를 따르는 개략 단면도이다.
유의해야 할 것은, 이 모든 도면이 개략적이라는 것이다. 도면의 명료성과 편의성을 위해, 도면의 상대적 크기 및 부분들의 비율은 과장되거나 축소되어 나타나 있다. 동일한 참조 부호는 일반적으로 수정예 및 다른 실시예에서 대응하거나 유사한 특징부(feature)를 참조하는 데 사용된다.
이하의 본 발명의 상세한 설명에서는, 그 일부를 구성하고, 본 발명이 실시될 수 있는 특정 실시예로서 도시되어 있는 첨부도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명된다. 다른 실시 예들이 이용될 수도 있고, 본 발명의 범위를 벗어나지 않고 구조적 변경이 이루어질 수 있다.
따라서, 이하의 상세한 설명은 제한적인 의미로 해석되어서는 안 되고, 본 발명의 범위는, 청구범위가 권리를 부여받는 등가물의 전 범위와 함께, 첨부된 청구범위에 의해서만 정의된다. 본 발명의 하나 이상의 구현예를 이제 첨부 도면을 참조하여 설명할 것이며, 도면에서 유사한 참조 부호는 유사한 요소를 지칭하기 위해 사용되고, 예시된 구조는 반드시 비율에 맞추어 도시되는 것은 아니다.
본 명세서에서 사용되는 용어 "웨이퍼"와 "기판"은, 예를 들어, 직접 회로(IC) 구조를 형성하기 위해, 본 발명의 실시예에 따른 층이 위에 퇴적되는 노출된 표면을 가지는 임의의 구조를 포함한다. 용어 "기판"은 반도체 웨이퍼를 포함하는 것으로 이해된다. 용어 "기판"은 또한 처리 중의 반도체 구조체(semiconductor structure)를 지칭하는 데 사용되고, 그 위에 제조된 다른 층을 포함할 수 있다. 웨이퍼와 기판 둘 다는 도핑 및 미도핑 반도체, 베이스 반도체 또는 절연체에 의해 지지되는 에피택셜 반도체층뿐 아니라 당업자에게 잘 알려진 다른 반도체 구조를 포함한다.
본 명세서에서 사용되는 용어 "수평"은, 방향과 관계없이, 반도체 기판의 종래의 주 평면 또는 표면(major plane or surface)에 평행한 평면으로서 정의된다. 용어 "수직"은 방금 정의된 수평에 수직인 한 방향을 지칭한다.
"상에(on) ", "위에(above)", ""아래에(below)" "하부에(bottom)", "상부에(top)", "측(side)("측벽"에서와 같이), "더 높은" "더 낮은", "위로(over), 및 "밑에(under)" 등의 용어는 수평면에 대해 정의된다.
특징부(feature)의 폭은 라인의 CD 또는 최소 특징부 크기("F")로 지칭된다. CD는 전형적으로, 포토 리소그래피 등의 주어진 기술을 이용하여 IC를 제조하는 동안에 형성되는, 상호연결 라인, 또는 트렌치의 폭 등의, 최소의 기하학적 특징부이다.
본 발명은, 유효 셀 크기가 6F2인 복수의 메모리 셀(3×2 셀) 및 자체 정렬된, 동일 평면상의 셀 콘택 플러그와 비트 라인(또는 디지트 라인) 콘택 플래그로 구성되는 향상된 DRAM 디바이스에 관한 것이다. 본 발명에 따른 DRAM 디바이스의 DRAM 셀은 매립형 워드 라인(BWL) 구조 및 커패시터 오버 비트 라인(capacitor-over-bit line, COB) 구조를 갖는다. 비트 라인(BL)(또는 디지트 라인)은 각각의 디지트 라인 콘택 플러그 바로의 금속 플러그와 일체로 형성된다.
도 1∼도 30은 본 발명의 일 실시예에 따른 메모리 디바이스 제조 방법을 나타낸 개략도이다
도 1∼도 3을 참조하기 바란다. 도 1은 본 발명의 일 실시예에 따른 매립형 워드 라인(BWL)을 형성한 후의, 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 2와 도 3은 각각 도 1에서의 라인 I-I'와 II-II'를 따르는 개략 단면도이다.
먼저, 실리콘 기판 또는 실리콘 웨이퍼와 같은 반도체 기판(10)에 제공된다. 반도체 기판(10)은 주면(또는 상면)(10a)을 가진다. 복수의 가느다란, 섬형(island-shaped)의 활성 영역(active area, AA)(12)이 반도체 기판(10) 내에 형성된다. 얕은 트렌치 분리(shallow trench isolation, STI) 구조체(structurs)(14)가 활성 영역(12)들 사이에 제공되어 활성 영역(12)들을 서로 분리한다.
STI 구조체(14)의 형성은 해당 기술분야에서 공지되어 있다. 예를 들어, 종래의 리소그래피 프로세스를 사용하여, 포토레지스트 패턴(도시되지 않음)이 반도체 기판(10) 상에 형성될 수 있으며, 이는 반도체 기판(10) 내로 에칭될 트렌치 패턴을 정의한다. 포토레지스트 패턴을 하드 마스트로 사용하여, 드라이 에칭 프로세스를 수행하여 반도체 기판(10)을 에칭함으로써 STI 트렌치(140)를 형성한다. 포토레지스트 패턴을 제거한 후, STI 트렌치(140)를 실로콘 산화물 등의 절연 재료로 채움으로써, STI 구조체(14)를 형성한다. 화학 기계적 연마(chemical mechanical polishing, CMP) 등의 연마 프로세스를 수행하여 STI 트렌치(140) 외부의 과량의 절연 재료를 제거한다.
본 발명의 일 실시예에 따르면, 각각의 활성 영역(12)의 세로 방향(또는 길이 방향)은 기준 AA 방향을 따라 연장된다. 본 발명의 실시예에 따르면, 각각의 활성 영역(12)은 긴 변과 짧은 변을 갖는다. 긴 변은 각각의 활성 영역(12) 또는 기준 AA 방향의 세로 방향과 평행하다. 기준 AA 방향 및 기준 x축 방향 사이 θ 끼인각(예각)은 15°와 60°사이의 범위일 수 있지만, 이에 한정되지 않는다.
STI 구조체(14)를 형성한 후, 플러그 재료층(110) 및 캡층(112)이 블랭킷 방식으로 반도체 기판(10)의 상면(10a) 상에 형성된다. 캡층(112)은 플러그 재료층(110) 상에 직접 형성된다. 본 발명의 일 실시예에 따르면, 플러그 재료층(110)은 도핑된 폴리실리콘 또는 금속 등의, 바람직하게는, 도핑된 폴리실리콘 등의 전도성 재료를 포함할 수 있다. 예를 들어 플러그 재료층(110)은 균형 제어 퇴적(BCE) 방법을 사용하여 퇴적된 도핑된 폴리실리코층일 수 있지만, 이에 한정되지 않는다. 캡층(112)은 실리콘 산화물과 같은 절연 재료를 포함할 수 있다지만, 이에 한정되지 않는다.
본 발명의 일 실시예에 따르면, 플러그 재료층(110)을 퇴적하기 전에, 에칭 프로세스 또는 세정 프로세스를 수행하여 임의의 패드층(예컨대, 패드 산화물 또는 패드 질화물) 또는 자연 산화물(native oxide)을 반도체 기판(10)의 상면(10a)에서 제거하여 활성 영역(12)의 상면을 노출시킨다. 본 발명의 일 실시예에 따르면, 플러그 재료층(110)은 활성 영역(12)의 노출된 상면과 직접 접촉한다.
이어서, 도 1 및 도 2에서 가장 잘 보이는 바와 같이, 라인형의 매립형 워드 라인(BWL)(16)이 반도체 기판(10) 내에 제조된다. 라인형의 매립형 라인(BWL)(16)은 기준 y축을 따라 연장되고,
두 개의 매립형 워드 라인(16)은 각각의 활성 영역(12)과 교차하여, 각각의 활성 영역(12)을 세 부분: 디지트 라인 콘택 영역(12a)과 두 개의 셀 콘택 영역(또는 커패시터 랜딩 영역)(12b)으로 분리된다. 두 개의 셀 콘택 영역(12b)은 각각의 활성 영역(12)의 토우 말단부(tow distal end)에 위치하고, 디지트 라인 콘택 영역(12a)은 두 개의 라인형의 매립형 워드 라인(16) 사이에 위치한다.
매립형 라인(BWL)(16)을 형성하기 위해, 종래의 리소그래피 프로세스를 수행하여 캡층(112) 상에 포토레지스트 패턴(도시되지 않음)을 형성할 수 있다. 포토레지스트 패턴은 반도체 기판(10) 내로 에칭될 워드 라인 트렌치 패턴을 규정한다. 포토레지스트 패턴을 하드 마스크로 사용하여, 드라이 에칭 프로세스를 수행하여 플러그 재료층(110), 캡층(112), STI 구조체(14), 및 반도체 기판(10) 기반을 에칭함으로써 워드 라인 트렌치(160)를 형성한다. 라인형의 워드 라인 트렌치(160)의 열은 기준 y축을 따라 연장되어 활성 영역(12) 및 STI 구조체(14)를 관통한다.
라인형의 워드 라인 트렌치(160)를 형성할 때, 라인형의 플러그 패턴(110')이 또한 자기 정렬 방식(즉, 추가의 포토마스크 불필요함)으로 라인형의 워드 라인 트렌치(160)의 열들 사이에 간헐적으로 형성될 수 있다. 각각의 라인형의 플러그 패턴(110')은 기준 y축을 따라 디지트 라인 콘택 영역(12a) 및 셀 콘택 영역(12b)과 완전히 중첩된다. 각각의 라인형 플러그 패턴(110')은 기준 y축을 따라 디지트 라인 콘택 영역(12a) 및 셀 콘택 영역(12b)과 직접 접촉한다. 각각의 라인형 플러그 패턴(110')은 또한 간헐적으로 기준 y축을 따라 STI 구조체(14)와 직접 접촉한다.
도 2에서 가장 잘 볼 수 있듯이, 게이트 유전체층(164)은 각각의 워드 라인 트렌치(160)의 내면(interior surface) 상에 형성되고, 전도성 부분(162)은 각 워드 라인 트렌치(160)의 하부(lower potion)에 내장된다. 전도성 부분(162)은 금속층, 금속 복합물 또는 전도성 재료들의 층을 포함할 수 있다. 예를 들어, 전도성 재료(162)는, 티타튬 질화물(TiN), 티타늄/티타늄 질화물(Ti/TiN), 텅스텐 질화물(WmN), 텅스텐/텅스텐 질화물(W/WN), 탄탈륨 질화물(TaN), 탄탈륨/탄탈륨 질화물(Ta/TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 및 텅스텐 실리콘 질화물(WSiN), 또는 이들의 조합을 포함할 수 있다.
전도성 부분(162)은 각각의 워드 라인 트렌치(160)와 전도성 부분(162)의 상부에 위치한 절연층(166)의 내면을 라이닝(lining)하는 실리콘 산화물과 같은 게이트 유전체층(164)에 의해 봉입된다(encapsulated). 이 지점에서, 절연층(166)은 캡층(112)의 상면과 높이가 같은 상면을 가진다. 예를 들어, 절연층(166)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산 질화물(silicon oxy-nitride)을 포함할 수 있지만, 이에 한정되지 않는다. 본 실시예에 따르면, 라인형 플러그 패턴(110') 내의 도펀트(dopant)는 활성 영역(12) 내로 확산하여 소스 또는 드레인 영역을 형성할 수 있는데, 이는 간결함을 위해 도면에 도시되어 있지 않다.
도 2a와 도 3a를 참조하면, 본 발명의 다른 실시예에 따른 3차원(3D) 콘택 플러그를 제조하는 프로세스를 나타낸 개락도이다. 도 2a와 도 3a에 도시된 바와 같이, 본 발명의 일 실시예에 따르면, 플러그 재료층(110)을 퇴적하기 전에, 각각의 STI 구조체(14)의 상면은 각각의 활성 영역(12)의 상면보다 낮은 수평면에 대해 오목하게 되거나 에칭되어, STI 구조체(14)와 활성 영역(12) 사이에 0-500 옹스트롱의 계단 높이를 형성한다. 각각의 활성 영역(12)은 활성 영역(12)의 상면에서 약간 돌출되어 있다. 각 활성 영역(12)의 측벽(12c)은 노출되어 있다. STI 구조체(14)를 오목하게 한 후, 플러그 재료층(110)이 퇴적된다. 각각의 활성 영역(12)의 노출된 측벽(12c)은 플러그 재료층(110)과 직접 접촉한다. 따라서, 접촉 면적이 증가된다.
이어서, 라인형의 매립형 라인(BWL)(16)의 열이 반도체 기판(10) 내에 제조된다. 라인형의 매립형 라인(BWL)(16)의 열은 기준 y축을 따라 연장되고, 두 개의 매립형 라인(16)은 각각의 활성 영역(12)과 교차하여, 각각의 활성 영역(12)을 세 부분: 디지트 라인 콘택 영역(12a)과 두 개의 셀 콘택 영역(12b)으로 분리한다. 두 개의 셀 콘택 영역(12b)은 각각의 활성 영역(12)의 토우 말단부에 위치하고, 디지트 라인 콘택 영역(12a)은 두 개의 라인형의 매립형 워드 라인(16) 사이에 위치한다.
매립형 라인(BWL)(16)을 형성하기 위해, 종래의 리소그래피 프로세스를 수행하여 캡층(112) 상에 포토레지스트 패턴(도시되지 않음)을 형성할 수 있다. 포토레지스트 패턴은 반도체 기판(10) 내로 에칭될 워드 라인 트렌치 패턴을 규정한다. 포토레지스트 패턴을 하드 마스크로 사용하여, 드라이 에칭 프로세스를 수행하여 플러그 재료층(110), 캡층(112), STI 구조체(14), 및 반도체 기판(10) 기반을 에칭함으로써 워드 라인 트렌치(160)를 형성한다. 라인형의 워드 라인 트렌치(160)의 열은 기준 y축을 따라 연장되어 활성 영역(12) 및 STI 구조체(14)를 관통한다.
라인형의 워드 라인 트렌치(160)를 형성할 때, 라인형의 플러그 패턴(110')이 또한 자기 정렬 방식(즉, 추가의 포토마스크 불필요함)으로 라인형의 워드 라인 트렌치(160)의 열들 사이에 간헐적으로 형성될 수 있다. 각각의 라인형의 플러그 패턴(110')은 기준 y축을 따라 디지트 라인 콘택 영역(12a) 및 셀 콘택 영역(12b)과 완전히 중첩된다. 각각의 라인형 플러그 패턴(110')은 기준 y축을 따라 디지트 라인 콘택 영역(12a) 및 셀 콘택 영역(12b)과 직접 접촉한다. 각각의 라인형 플러그 패턴(110')은 또한 간헐적으로 기준 y축을 따라 STI 구조체(14)와 직접 접촉한다. 이하의 제조 단계는 도 4 내지 도 29를 통해 설명하는 것과 유사하다.
도 4 및 도 5를 참조한다. 도 4와 도 5는 각각, 본 발명의 일 실시예에 따른 메모리 디바이스의 제조 중에 캡층(112)을 제거한 후의, 도 1에서의 라인 I-I'와 II-II'를 따르는 개략 단면도이다. 도 4 및 도 5에 도시된 바와 같이, 각각의 전도성 부분(162)의 맨 위에 절연층(166)을 형성한 후, CMMP 프로세스 등의 연마 프로세스를 수행하여 캡층(112) 및 절연층(166)의 상부(upper portion)을 제거함으로써, 플러그 패턴(110')의 상면을 노출시킨다. 캡층(112)을 제거한 후, 플러그 패턴(110')의 노출된 상면은 절연층(166)의 상면과 높이가 같다.
도 6 내지 도 8을 참조하기 바란다. 도 6은 본 발명의 일 실시예에 따른 기준 AA 방향을 따라 라인형 포토레지스트 패턴을 형성한 후의, 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 7과 도 8은 각각, 도 6에서의 라인 I-I'와 II-II'를 따르는 개략 단면도이다. 도 6 내지 도 8에 도시된 바와 같이, CMP에 의해 캡층(112)을 제거한 후, 복수의 라인형 포토레지스트 패턴(202)이 플러그 패턴(110')의 상면 및 절연층(166)의 상면 상에 기준 AA 방향을 따라 형성된다. 각각의 라인형 포토레지스트 패턴(202)은 기준 AA 방향을 따라 정렬된 활성 영역(12)과 완전히 중첩된다.
도 9 내지 도 11을 참조하기 바란다. 도 9는 본 발명의 일 실시예에 따른 라인형 포토레지스트 패턴(202)에 의해 덮이지 않은 라인형 플러그 패턴(110')을 에칭한 후의 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 10과 도 11은 각각, 도 9에서의 라인 I-I'과 II-II'를 따르는 개략 단면도이다. 도 9 내지 도 11에 도시된 바와 같이, 기준 AA 방향을 따라 라인형 포토레지스트 패턴을 형성한 후, 비방성 드라이 에칭 프로세스를 수행하여 라인형 포토레지스트 패턴(202)에 의해 덮이지 않은 라인형 플러그 패턴(110')을 에칭하여, 라인형 플러그 패턴(110')을 디지트 라인 콘택 플러그(310)와 셀 콘택 플러그(410)으로 자른다. 라인형 포토레지스트 패턴(202)에 의해 덮이지 않은 라인형 플러그 패턴(110')을 에칭으로 제거한 후, STI 구조체(14)가 노출된다. 라인형 포토레지스트 패턴(202)에 의해 덮이지 않은 라인형 플러그 패턴(110')을 에칭으로 제거한 후, 라인형 포토레지스트 패턴(202)은 해당 기술분야의 공지의 방법을 사용하여 제거된다.
본 발명의 일 실시예에 따르면, 각각의 디지트 라인 콘택 영역(12a)은 각각의 디지트 라인 콘택 플러그(310)와 완전히 중첩된다. 각각의 셀 콘택 영역(12b)은 각각의 셀 콘택 플러그(410)와 완전히 중첩된다. 본 발명의 한 가지 기술적 특징은, 디지트 라인 콘택 플러그(310)과 셀 콘택 플러그(410)가 동일 평면상에 있고 동시에 형성된다는 것이다. 각각의 디지트 라인 콘택 플러그(310)는 상면(310a)과 하면(310b)을 가진다. 각각의 셀 콘택 플러그(410)는 상면(410a)과 하면(410b)를 가진다. 상면(310a)은 절연층(166)의 상면 및 상면(401a)와 높이가 같다. 하면(310b)은 하면 (410b)와 높이가 같다. 하면(310b), 하면(410b), 그리고 반도체 기판(10)의 상면(10a)은 동일 평면상에(실질적으로 동일한 수평면에) 있다.
도 9 및 도 11에 도시된 바와 같이, 라인형 포토레지스트 패턴(202)에 의해 덮이지 않은 라인형 플러그 패턴(110')을 에칭으로 제거한 후, 기준 y 축을 따라 간헐적으로 디지트 라인 콘택 플러그(310)과 셀 콘택 플러그(410) 사이에 오목형 트렌치(204)가 형성된다. 본 발명의 다른 특징은, 각각의 셀 콘택 플러그(410)의 표면적이 각각의 셀 콘택 영역(12b)의 표면적 보다 크고, 각각의 디지트 라인 콘택 플러그(310)의 표면적이 각각의 디지트 라인 콘택 영역(12a)의 표면보다 크다는 것이다.
도 12 내지 도 13을 참조하기 바란다. 도 12와 도 13은 각각, 라인형 포토레지스터 패턴(202)을 제거한 후와 오목형 트렌치(204)를 절연층으로 채운 후의, 도 9에서의 라인 I-I'과 II-II'를 따르는 개략 단면도이다. 도 12 내지 도 13에 도시된 바와 같이, 라인형 포토레지스터 패턴(202)을 제거한 후, 화학 기상 증착(chemical vapor deposition, CVD) 프로세스 또는 원자층 퇴적(atomic layer deposition, ALD) 프로세스를 수행하여, 블랭킥 방식으로 반도체 기판(10) 상에 절연층(206)을 퇴적할 수 있다. 절연층(206)은 실리콘 산화물을 포함할 수 있지만, 이에 한정되지 않는다. 절연층(206)은 오목형 트렌치(204)를 채운다. 오목형 트렌치(204) 외부의 과량의 절연층(206)을 CMP 방법으로 제거하여 디지트 라인 콘택 플러그(310)와 셀 콘택 플러그(410)의 상면을 노출시킬 수 있다. 이 때, 절연층(206)의 상면은 디지트 라인 콘택 플러그(310) 및 셀 콘택 플러그(410)의 상면과 높이가 같다.
도 14 내지 도 16을 참조하기 바란다. 도 14는 본 발명의 일 실시예에 따른 디지트 라인 콘택 플러그(310) 및 셀 콘택 플러그(410)를 오목하게 한 후와 환형 스페이서(520)를 형성한 후의 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 15와 도 16은 각각, 도 14에서의 라인 I-I'과 II-II'를 따르는 개략 단면도이다. 도 14 내지 도 16에 도시된 바와 같이, 오목형 트렌치(204)를 절연층(206)으로 채운 후, 디지트 라인 콘택 플러그(310) 및 셀 콘택 플러그(410)의 상면을 절연층(166)의 상면 및 절연층(206)의 상면보다 낮은 미리 정해진 수준으로 오목하게 함으로써, 디지트 라인 콘택 플러그(310) 및 셀 콘택 플러그(410) 각각의 바로 위에 오목형 영역(recessed area)(510)을 형성한다.
오목하게 하기 위해, 디지트 라인 콘택 플러그(310) 및 셀 콘택 플러그(410)의 상면은 디지트 라인 콘택 플러그(310) 및 셀 콘택 플러그(410)의 도핑된 폴리실리콘을 선택적으로 에칭하는 선택적 드라이 에칭 프로세스에 의해 미리 정해진 수준으로 오목될 수 있지만, 절연층(116) 및 절연층(206)의 주변 실리콘을 에칭하지는 않는다(또는 약간만 에칭한다). 본 발명의 일 실시예에 따르면, 디지트 라인 콘택 플러그(310) 및 셀 콘택 플러그(410)의 남은 두께는, 예를 들어 0 옹스트롱과 2000 옹스크롱 사이의 범위일 수 있다. 도 14에서 가장 잘 볼 수 있듯이, 각각의 오목형 영역(510)은 기준 AA 방향을 따라 절연층(116)의 서로 반대되는 양쪽 측벽(two opposite sidewall)과 기준 y 축을 따라 절연층(206)의 서로 반대되는 양쪽 측벽을 가지는 평행사변형이다.
본 발명의 일 실시예에 따르면, 각각의 디지트 라인 콘택 플러그(310)는 중간 금속층(310c)를 더 포함할 수 있다. 본 발명의 일 실시예에 따르면, 각각의 셀 콘택 플러그(410)은 중간 금속층(410c)를 더 포함할 수 있다. 예를 들어, 중간 금속층(310c)과 중간 금속층(410c)을 형성하기 위해, 텅스텐, 티타늄, 티타늄 질화물, 또는 코발트를 함유하지만 이에 한정되지 않는 금속층이 블랭킷 방식으로 퇴적될 수 있다. 금속층은 오목형 영역(510)을 완전히 채운다. 금속층은 그 후 에칭되어 절연층(166) 및 절연층(206)을 드러낸다. 마찬가지로, 금속층의 상면은 절연층(166)의 상면 및 절연층(206)의 상면보다 낮은 미리 정해진 수준으로 오목하게 된다.
각각의 디지트 라인 콘택 플러그(310) 및 셀 콘택 플러그(410) 바로 위에 오목형 영역(510)을 형성한 후, CVE 프로세스 또는 ALD 프로세스 등의 퇴적 프로세스를 수행하여, 블랭킷 방식으로 반도체 기판(10) 상에, 예를 들어, 실리콘 산화물층과 같은 스페이서 재료층(명시적으로 도시되지 않음) 등각적으로(conformally) 퇴적한다. 그 후 이방성 드라이 에칭 프로세스를 수행하여 중간 금속층(310c) 또는 중간 금속층(410c)가 노출될 때까지, 스페이서 재료층을 에칭함으로써, 각각의 오목형 영역(510) 내에 연속적인, 환형 스페이서(520)를 형성한다. 도 15 및 도 16에 도시된 바와 같이, 연속적인, 환형 스페이서(520)는 중간 금속층(310c) 또는 중간 금속층(410c)의 상면 상에 직접 형성된다.
도 17 내지 도 19를 참조하기 바란다. 도 17은 본 발명시의 일 실예에따른 기준 x축을 따라 디지트 라인 콘택 플러그(310)에 전기적으로 연결된 디지트 라인 또는 비트 라인(BL)을 형성 한 후의, 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 18과 도 19는 각각, 도 17에서의 라인 I-I'과 II-II'를 따르는 개략인 단면도이다. 도 17 내지 도 19에 도시된 바와 같이, 비트 라인(BL)의 행(row)이 형성된다. 각각의 비트 라인은 기준 x축을 따라 연장되고 동일한 행 내의 디지트 라인 콘택 플러그(310)에 전기적으로 연결된다. 각각의 비트 라인은 금속층(610)과 금속층(610) 바로 위치 위치한 마스크층(620)을 포함할 수 있다. 본 실시예에 따르면, 금속층(610)은 텅스텐, 티타늄, 티타늄 질화물 등을 포함할 수 있지만, 이에 한정되지 않는다.
비트 라인을 형성하기 위해, 종래의 CVD 프로세스, PVD 프로세스, 리소그래피 프로세스, 및 에칭 프로세스가 수행될 수 있다. 예로서, 먼저, 텅스텐과 같은 금속 필름을 블랭킷 방식으로 기준 AA 방향을 따라 상에 퇴적할 수 있다. 금속 필름은 오목형 영역(510)을 채운다. 실리콘 질화물층과 같은 하드 마스크층을 그 후 금속 필름 상에 퇴적한다. 그 후 리소그래피 프로세스를 수행하여, 하드 마스크프 상에 패터닝된 포토레지스트를 형성한다. 그 후 드라이 에칭 프로세스를 수행하여 절연층(166)의 상면이 노출될 때까지 하드 마스크층및 금속 필름을 에칭한다.
비트 라인을 형성할 때, 금속 플러그(612)와 금속 플러그(614)는 각각, 중간 금속층(310c)과 중간 금속층(410c)의 상면 위로 오목형 영역(510) 내에 동시에 형성된다. 금속 플러그(612)가 각각의 비트 라인(BL)의 금속층(610)과 일체로 형성된다는 것에 주목할 필요가 있다. 금속 플러그(612)는 오목형 영역(510) 내에만 내장되고 각각의 중간 금속층(310c)의 바로 위에만 위치한다. 금속 플러그(614)는 오목형 영역(510) 내에만 내장되고 각각의 중간 금속층(410c)의 바로 위에만 위치한다. 각각의 환형 스페이서(520)는 중간 금속층(310c) 및 중간 금속층(410c) 바로 위에서 각각의 금속 플러그(612) 및 금속 플러그(614)를 각각 들러싼다.
도 18 및 도 19에 도시된 바와 같이, 금속 플러그(612)는 중간 금속층(310c)와 직접 접촉하고, 금속 플러그(614)는 중간 금속층(40c)와 직접 접촉한다. 금속 플러그(612)와 중간 금속층(310c)는 동일한 재로 또는 상이한 재료로 구성될 수 있다. 금속 플러그(614)와 중간 금속층(410c)는 동일한 재로 또는 상이한 재료로 구성될 수 있다. 일부 실시예에서, 디지트 라인 콘택 플러그(310)와 셀 콘택 플러그(410) 둘 다가 폴리실리콘을 함유하는 경우, 금속 실리사이드층(명시적으로 도시하지 않음)이 중간 금속층(310c)과 디지트 라인 콘택 플러그(310) 사이 및 중간 금속층(410c)과 셀 콘택 플러그(410) 사이에 형성될 수 있다.
본 실시예에 따르면, 각각의 금속 플러그(614)의 상면은 절연층(166)의 상면 및 환형 스페이서(52)의 상면보다 낮아서 금속 플러그(614)와 금속 플러그(612)의 분리(seperation)를 보장할 수 있다. 본 실시예에 따르면, 금속 플러그(162)는 절연층(206) 및 환형 스페이서(520)에 의해 금속 플러그(614)와 분리된다. 본 실시예에 따르면, 금속 플러그(612) 및 금속 플러그(614)는 동일 평면상에 있고 동일 금속층으로 형성된다.
금속 플러그(612)와 디지트 라인 콘택 플러그(310)는 각각의 통합(integral) 비트 라인(BL)을 디지트 라인 콘택 영역(12a)과 전기적으로 연결하기 위한 저저항 디지트 라인 콘택(BC)을 구성한다. 금속 플러그(614)와 셀 콘택 플러그(410)는 각각의 커패시터의 스토리지 노드를 셀 콘택 영역(12b)과 전기적으로 연결하기 위한 저저항 스토리지 노드 콘택(storage node contact, SNC)을 구성한다. 디지트 라인 콘택과 스토리지 노드 콘택은 동일 평면상에 있다.
금속층과 폴리실리콘(즉, 디지트 라인 콘택 플러그(310)와 셀 콘택 플러그(410)) 사이에 최대화된 콘택 영역을 얻을 수 있고 콘택 저항이 감속되기 때문에, 중간 금속층(310c)과 중간 금속층(410c)을 통합하는 것이 유리하다. 일 실시예에 따르면, 하나의 구조적 특징은, 디지트 라인 콘택(BC)과 스토리지 노드 콘택(SNC) 둘 다가 하나의 폴리실리콘층(즉, 디지트 라인 콘택 플러그(310) 및 셀 콘택 플러그(410)) 및 두 개의 금속층(즉, 중간 금속층(310c) 및 금속 플러그(612)/중간 금속층(410c) 및 금속 플러그(614))을 포함한다는 것이다. 두 개의 금속층은 동일한 재료로 구성될 수 있거나, 또는 상이한 재료로 구성될 수 있다. 중간 금속층(310c)과 중간 금속층(410c)은 동일 평면상에 있다. 금속 플러그(612)와 금속 플러그(614)는 동일 평면상에 있다.
도 20 내지 도 22를 참조하기 바란다. 도 20은 본 발명의 일 실시예에 따른 측벽 스페이서(630) 및 층간 유전체(ILD)층(660)을 형성한 후의 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 21과 도 22는 각각, 도 20에서의 라인 I-I'와 II-II'를 각각 따르는 개략 단면도이다. 도 20 내지 도 22에 도시된 바와 같이, 디지트 라인 또는 비트 라인(BL) 및 금속 플러그(612, 614)를 형성한 후, 실리콘 질화물 스페이서와 같은 측벽 스페이서(630)를 각각의 비트 라인의 서로 반대되는 양쪽 측벽(opposite sidewalls) 상에 형성한다. 측벽 스페이서(630)를 형성하기 위해, 예를 들어 등각의(conformal) 실리콘 질화물층을 블랭킷 방식으로 반도체 기판(10) 상에 퇴적하고, 이어서 등각의 실리콘 질화물층을 드라이 에칭한다. 측벽 스페이서(630)는 비트 라인들을 절연한다.
이어서, 블랭킷 방식으로 반도체 기판(10) 상에 스핀온 유전체(spin-on dielectric, SOD)층 또는 TEOS 산화물층 등의 층간 유전체(ILD)층(660)을 형성한다. ILD층(660)은 비트 라인들 사이의 공간을 메우고 비트 라인들의 상면을 덮는다. 그 후 비트 라인, 즉 더욱 구체적으로는, 마스크층(620)의 상면이 노출될 때까지, CMP 프로세스 등의 연마 프로세스를 수행하여 ILD층(660)을 연마한다. ILD층(660)은 측벽 스페이서(630), 절연층(166), 환형 스페이서(520), 및 금속 플러그(614)를 덮고, 이들과 직접 접촉한다.
도 23 내지 도 25를 참조하기 바란다. 도 23은 본 발명의 일 실시예에 따른 라인형 포토레지스트 패턴(700)을 형성한 후의 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 24와 도 25는 각각, 도 23에서의 라인 I-I'와 II-II'를 따르는 개략 단면도이다. 도 23 내지 도 25에 도시된 바와 같이, ILD층(660)을 형성한 후, 기준 y축을 따라 연장되는 라인형 포토레지스트 패턴(700)을 ILD층(660) 및 마스크층(620) 상에 형성한다. 본 실시예에 따르면,
라인형 포토레지스트 패턴(700)은 매립형 워드 라인(BWL) 바로 위에 위치하고 매립형 워드 라인과 각각 정렬된다. 라인형 포토레지스트 패턴(700)들 사이에 라인형 개구(line-shaped opening)(702)가 형성되어 기준 y축을 따라 중간 ILD층(660) 및 마스크층(620)을 부분적으로 노출시킨다.
이어서, 라인형 포토레지스트 패턴(700), 마스크층(620), 및 측벽 스페이스(630)을 에칭 하드 마스크로 사용하여, 이방성 드라이 에칭 프로세스를 수행하여 라인형 포토레지스트 패턴(700)으로 덮이지 않은 ILD층(660)을 선택적으로 에칭함으로써, 자기 정렬 방식으로 ILD층(660) 내에 스토리지 노드 트렌치(710)를 형성한다. 각각의 스토리지 노드 트렌치(710)의 경계는 기본적으로 라인형 포토레지스트 패턴(700)과 측벽 스페이스(630)의 에지에 의해 규정된다. 각각의 스토리지 노드 트렌치(710)의 바닥(bottom)에, 금속 플러그(614)의 일부, 환형 스페이서(520)의 일부, 및 절연층(206)의 일부가 노출된다. 스토리지 노드 트렌치(710)를 형성한 후, 라인형 포토레지스트 패턴(700)을 해당 기술분야에 공지된 방법을 사용하여 제거한다.
일부 실시예에서, 노출된 환형 스페이서(520)의 상면과 절연층(206)의 노출된 부분의 상면은 각각의 스토리지 노드 트렌치(710)의 바닥에서 금속 플러그(614)의 노출된 부분의 상면보다 낮을 수 있어 금속 플러그(614)의 수직 측벽을 부분적으로 더욱 노출시킨다.
도 26 내지 도 28을 참조하기 바란다. 도 26은 본 발명의 일 실시예에 따른 스토리지 노드 트렌치(710) 내에 스토리지 노드(820)를 형성한 후의 메모리 디바이스의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 27과 도 28은 각각, 라인 I-I'와 II-II'를 따르는 개략적 단면도이다. 도 26 내지 도 28에 도시된 바와 같이, ILD층(660) 내에 스토리지 노드 트렌치(710)를 형성한 후에, 스토리지 노드 트렌치(710) 내에 스토리지 노드(820)를 각각 형성한다. 스토리지 노드(820)를 형성하기 위해, 예를 들어, 도핑된 폴리실리콘층 등의 폴리실리콘층을 블랭킷 방식으로 반도체 기판(10) 상에 퇴적한다. 폴리실리콘층은 스토리지 노드 트렌치(710)를 채우고 비트 라인을 덮는다. 그 후 CMP 프로세스 등의 연마 프로세스를 수행하여 스토리지 노드 트렌치(710) 외부의 과량의 폴리실리콘층을 제거하여 마스크층(620)의 상면을 드러낸다. 이 때, 스토리지 노드(820)의 상면은 마스크층(620)의 상면과 높이가 같이다. 스토리지 노드(820)는 금속 플러그(614)외 전기적으로 연결된다.
도 29 및 도 30은 각각의 스토리지 노드 상에 커패시터를 형성한 후의 메모리 디바이스를 나타내는, 도 26에서의 라인 I-I'와 II-II'를 따르는 개략 단면도이다. 도 29 및 도 30에 도시된 바와 같이, 스토리지 노드(820)를 형성한 후, 각각의 스토리지 노드(820) 상에 커패시터(900)을 제조한다. 본 도면에서 커패시터(900)의 구조는 설명을 위한 것일 뿐임을 알 것이다. 예를 들어, 커패시터(900)는 하부 전극(902), 커패시터 유전체층(904), 및 상부 전극(906)을 포함한다. 다른 유형의 커패시터 구조도 채용할 수 있음을 알 것이다.
도 29a와 도 30a는 본 발명의 다른 실시예에 따른 3차원(3D) 콘택 플러그를 제조하는 프로세스를 나타낸 개략도이며, 도 29a와 도 30a는 각각, 도 26에서의 라인 I-I'와 II-II'를 따르는 개략 단면도이며, 본 발명의 다른 실시예에 따라 각각의 스토리지 노드 상에 커패시터를 형성한 후의 메모리 디바이스를 나타낸다.
위의 도 2a 및 도 3a에서 설명한 바와 같이, STI 구조체(14)을 오목하게 한 후, 플러그 재료층(110)을 퇴적한다. 각각의 활성 영역(12)의 노출된 측벽(12c)은 플러그 재료층(110)과 직접 접촉한다. 도 29a 및 도 30a는 각각의 스토리지 노드(820) 상의 신규한 3D 콘택 구조를 나타낸다.
본 실시예에 따르면, 디지트 라인 콘택(BC)와 스토리지 노드 콘택(SNC)는 모두 3D 콘택이다. 각각의 디지트 라인 콘택 영역(12a) 및 각각의 셀 콘택 영역(12b)은 네 개의 측벽(12c)을 가질 수 있다. 디지트 라인 콘택 플러그(310)과 셀 콘택 플러그(410)은 각각, 디지트 라인 콘택 영역(12a)과 셀 콘택 영역(12b) 의 측벽(12c)과 직접 접촉한다. 3D 콘택 구조는 디지트 라인 콘택 플러그(310)와 디지트 라인 콘택 영역(12a) 사이의 접촉 면적 및 셀 콘택 플러그(410)와 셀 콘택 영역(12b) 사이의 접촉 면적을 증가시킨다.
해당 기술분야의 당업자는 본 발명의 교시를 유지하면서 본 발명의 디바이스 및 방법에 대한 많은 수정예 및 변경예가 이루어질 수 있다는 것을 쉽게 알 수 있을 것이다. 따라서, 이상의 본 발명은 첨부된 청구항들의 경계들 및 범위에 의해서만 한정되는 것으로 해석되어야 한다.

Claims (49)

  1. 반도체 메모리 디바이스로서,
    복수의 활성 영역 및 상기 복수의 활성 영역 사이의 트렌치 분리 영역을 그 위에 포함하는 반도체 기판 - 각각의 상기 활성 영역은 긴 변과 짧은 변을 가지고, 상기 긴 변은 제1 방향을 따라 연장됨 - ;
    상기 반도체 기판 내에서 제2 방향을 따라 연장되는 복수의 매립형 워드 라인 - 상기 매립형 워드 라인 중 두 개는 각각의 상기 활성 영역과 교차하여, 각각의 상기 활성 영역을 세 부분: 디지트 라인 콘택 영역과 두 개의 셀 콘택 영역으로 분리하며, 상기 제2 방향은 상기 제1 방향에 수직이 아님 -;
    상기 디지트 라인 콘택 영역 상에 직접 배치된 디지트 라인 콘택;
    상기 두 개의 셀 콘택 영역 각각 상에 직접 배치되고, 상기 디지트 라인 콘택과 동일 평면상에 있는 스토리지 노드 콘택; 및
    상기 반도체 기판의 주면(main surface) 위로 제3 방향을 따라 연장되고, 상기 디지트 라인 콘택과 직접 접촉하는 하나 이상의 디지트 라인
    을 포함하고,
    상기 스토리지 노드 콘택은 셀 콘택 플러그 및 상기 셀 콘택 플러그 바로 위의 제2 금속 플러그를 포함하고, 상기 셀 콘택 플러그의 표면적은 상기 두 개의 셀 콘택 영역 각각의 표면적보다 크며,
    상기 셀 콘택 플러그는 제2 폴리실리콘층 및 상기 제2 폴리실리콘층 상의 제2 중간 금속층을 포함하고,
    상기 제2 금속 플러그는 상기 제2 중간 금속층과 직접 접촉하는,
    반도체 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제3 방향은 상기 제2 방향에 실질적으로 수직인, 반도체 메모리 디바이스.
  3. 제1항에 있어서,
    상기 매립형 워드 라인은 상기 반도체 기판의 주면 아래에 내장되어 있는, 반도체 메모리 디바이스.
  4. 제1항에 있어서,
    상기 디지트 라인 콘택은 디지트 라인 콘택 플러그 및 상기 디지트 라인 콘택 플러그 바로 위의 제1 금속 플러그를 포함하는, 반도체 메모리 디바이스.
  5. 제4항에 있어서,
    상기 디지트 라인 콘택 플러그는 제1 폴리실리콘층 및 상기 제1 폴리실리콘층 상의 제1 중간 금속층을 포함하고, 상기 제1 금속 플러그는 상기 제1 중간 금속층과 직접 접촉하는, 반도체 메모리 디바이스.
  6. 제5항에 있어서,
    상기 제1 금속 플러그와 상기 제1 중간 금속층은 동일한 재료로 구성되는, 반도체 메모리 디바이스.
  7. 제5항에 있어서,
    상기 제1 금속 플러그와 상기 제1 중간 금속층은 상이한 재료로 구성되는, 반도체 메모리 디바이스.
  8. 제4항에 있어서,
    상기 디지트 라인 콘택 플러그의 표면적은 상기 디지트 라인 콘택 영역의 표면적보다 큰, 반도체 메모리 디바이스.
  9. 제4항에 있어서,
    상기 디지트 라인 콘택 플러그 위로 상기 제1 금속 플러그를 둘러싸는 제1 환형 스페이서를 더 포함하는, 반도체 메모리 디바이스.
  10. 제4항에 있어서,
    상기 디지트 라인은 금속층, 상기 금속층 상의 마스크층, 및 상기 디지트 라인의 서로 반대되는 양쪽 측벽 상의 측벽 스페이서를 포함하며, 상기 금속층은 상기 제1 금속 플러그와 구조적으로 일체로 되어 있는, 반도체 메모리 디바이스.
  11. 제10항에 있어서,
    상기 금속층 및 상기 제1 금속 플러그는 텅스텐을 함유하는, 반도체 메모리 디바이스.
  12. 제11항에 있어서,
    상기 디지트 라인 콘택 플러그는 폴리실리콘을 함유하는, 반도체 메모리 디바이스.
  13. 제1항에 있어서,
    상기 제2 금속 플러그와 상기 제2 중간 금속층은 동일한 재료로 구성되는, 반도체 메모리 디바이스.
  14. 제1항에 있어서,
    상기 제2 금속 플러그와 상기 제2 중간 금속층은 상이한 재료로 구성되는, 반도체 메모리 디바이스.
  15. 제1항에 있어서,
    상기 셀 콘택 플러그 위로 상기 제2 금속 플러그를 둘러싸는 제2 환형 스페이서를 더 포함하는 반도체 메모리 디바이스.
  16. 제1항에 있어서,
    상기 제2 금속 플러그는 텅스텐을 함유하는, 반도체 메모리 디바이스.
  17. 제16항에 있어서,
    상기 셀 콘택 플러그는 폴리실리콘을 함유하는, 반도체 메모리 디바이스.
  18. 제10항에 있어서,
    상기 스토리지 노드 콘택과 직접 접촉하는 스토리지 노드를 더 포함하는 반도체 메모리 디바이스.
  19. 제18항에 있어서,
    상기 스토리지 노드는 층간 유전체(interlayer dielectric, ILD)층에 내장되어 있으며, 상기 ILD층은 상기 마스크층의 상면(top surface)과 높이가 같은 상면을 가지는, 반도체 메모리 디바이스.
  20. 제19항에 있어서,
    상기 스토리지 노드는 상기 측벽 스페이서와 직접 접촉하는, 반도체 메모리 디바이스.
  21. 제1항에 있어서,
    상기 디지트 라인 콘택의 하면(bottom surface)은 상기 스토리지 노드 콘택의 하면과 동일 평면상에 있는, 반도체 메모리 디바이스.
  22. 제21항에 있어서,
    상기 디지트 라인 콘택의 하면, 상기 스토리지 노드 콘택의 하면, 및 상기 반도체 기판의 주면은 동일 평면인, 반도체 메모리 디바이스.
  23. 제1항에 있어서,
    각각의 상기 매립형 워드 라인은 상기 반도체 기판의 주면 아래에 내장된 도전부(conductive portion), 상기 도전부와 상기 반도체 기판 사이의 게이트 유전체층, 및 상기 도전부 상에 배치된 절연층을 포함하는, 반도체 메모리 디바이스.
  24. 제1항에 있어서,
    상기 트렌치 분리 영역의 상면은 상기 디지트 라인 콘택 영역의 상면 및 각각의 상기 셀 콘택 영역의 상면보다 낮고, 상기 디지트 라인 콘택은 상기 디지트 라인 콘택 영역의 측벽과 직접 접촉하고, 상기 스토리지 노드 콘택은 각각의 상기 셀 콘택 영역의 측벽과 직접 접촉하는, 반도체 메모리 디바이스.
  25. 반도체 메모리 디바이스 제조 방법으로서,
    제1 방향을 따라 연장되는 복수의 활성 영역 및 상기 복수의 활성 영역을 서로 분리하는 트렌치 분리 영역을 그 위에 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판을, 상기 활성 영역과 직접 접촉하는 플러그 재료층으로 덮는 단계;
    제2 방향을 따라 매립형 워드 라인을 형성하는 단계 - 상기 매립형 워드 라인은 상기 플러그 재료층을 관통하여 상기 반도체 기판 내로 연장됨으로써, 상기 플러그 재료층을 복수의 상기 매립형 워드 라인 사이의 복수의 라인형(line-shaped) 플러그 패턴으로 자르며, 상기 매립형 워드 라인 중 두 개는 각각의 상기 활성 영역과 교차하여, 각각의 상기 활성 영역을 세 부분: 디지트 라인 콘택 영역과 두 개의 셀 콘택 영역으로 분리하며, 상기 제2 방향은 상기 제1 방향에 수직이 아님 -;
    상기 라인형 플러그 패턴 상에 그리고 상기 활성 영역 상에 상기 제1 방향을 따라 연장되는 라인형 포토레지스트 패턴을 형성하는 단계;
    상기 라인형 포토레지스트 패턴에 의해 덮이지 않은 상기 라인형 플러그 패턴을 에칭하는 에칭 프로세스를 수행하여, 상기 라인형 플러그 패턴을 상기 디지트 라인 콘택 영역 및 상기 셀 콘택 영역 바로 위의 디지트 라인 콘택 플러그와 셀 콘택 플러그로 각각 자르는 단계 - 상기 제2 방향을 따라 상기 디지트 라인 콘택 플러그와 상기 셀 콘택 플러그 사이에는 오목형 트렌치(recessed trench)가 형성되고, 상기 셀 콘택 플러그의 표면적은 상기 두 개의 셀 콘택 영역 각각의 표면적보다 큼 - ; 및
    상기 셀 콘택 플러그 상에 제1 금속 플러그를 형성하는 단계
    를 포함하고,
    각각의 상기 셀 콘택 플러그는 폴리실리콘층 및 상기 폴리실리콘층 상의 제1 중간 금속층을 포함하고,
    각각의 상기 제1 금속 플러그는 상기 제1 중간 금속층과 직접 접촉하는,
    반도체 메모리 디바이스 제조 방법.
  26. 제25항에 있어서,
    상기 디지트 라인 콘택 플러그와 상기 셀 콘택 플러그는 동일 평면상에 있는, 반도체 메모리 디바이스 제조 방법.
  27. 제25항에 있어서,
    상기 라인형 플러그 패턴을 에칭하는 에칭 프로세스를 수행한 후, 상기 반도체 메모리 디바이스 제조 방법은,
    상기 라인형 포토레지스트 패턴을 제거하는 단계;
    블랭킷 방식(blanket manner)으로 상기 반도체 기판 상에 상기 오목형 트렌치를 채우는 절연층을 퇴적하는 단계; 및
    상기 오목형 트렌치 외부의 상기 절연층을 연마하여 상기 디지트 라인 콘택 플러그 및 상기 셀 콘택 플러그의 상면을 노출시키는 단계를 더 포함하는 반도체 메모리 디바이스 제조 방법.
  28. 제27항에 있어서,
    상기 오목형 트렌치 외부의 상기 절연층을 연마한 후에, 상기 반도체 메모리 디바이스 제조 방법은,
    상기 디지트 라인 콘택 플러그 및 상기 셀 콘택 플러그를 상기 절연층의 상면보다 낮은 미리 정해진 수준으로 오목하게 하여, 상기 디지트 라인 콘택 플러그 및 상기 셀 콘택 플러그 각각의 바로 위에 오목형 영역(recessed area)을 형성하는 단계; 및
    상기 셀 콘택 플러그 상에 제1 환형 스페이서를, 그리고 상기 디지트 라인 콘택 플러그 상에 제2 환형 스페이서를 각각 형성하는 단계를 더 포함하는 반도체 메모리 디바이스 제조 방법.
  29. 제27항에 있어서,
    각각의 상기 디지트 라인 콘택 플러그는 제2 중간 금속층을 포함하는, 반도체 메모리 디바이스 제조 방법.
  30. 제28항에 있어서,
    상기 셀 콘택 플러그 상에 제1 환형 스페이서를, 그리고 상기 디지트 라인 콘택 플러그 상에 제2 환형 스페이서를 각각 형성하는 단계 후에, 상기 반도체 메모리 디바이스 제조 방법은,
    상기 디지트 라인 콘택 플러그 상에 제2 금속 플러그를 형성하는 단계; 및
    상기 디지트 라인 콘택 플러그 상의 상기 제2 금속 플러그를 전기적으로 연결하기 위해 제3 방향을 따라 연장되는 하나 이상의 디지트 라인을 형성하는 단계를 더 포함하고, 상기 디지트 라인은 금속층, 상기 금속층 상의 마스크층, 및 상기 디지트 라인의 서로 반대되는 양쪽 측벽 상의 측벽 스페이서를 포함하며, 상기 금속층은 상기 제2 금속 플러그와 구조적으로 일체로 되어 있는, 반도체 메모리 디바이스 제조 방법.
  31. 제30항에 있어서,
    각각의 상기 제1 환형 스페이서는 각각의 상기 제1 금속 플러그를 둘러싸고, 각각의 상기 제2 환형 스페이서는 각각의 상기 제2 금속 플러그를 둘러싸는, 반도체 메모리 디바이스 제조 방법.
  32. 제25항에 있어서,
    상기 반도체 기판을 상기 플러그 재료층으로 덮기 전에, 각각의 얕은 트렌치 분리(shallow trench isolation, STI) 구조체의 상면은 각각의 상기 활성 영역의 상면보다 낮은 평면으로 오목하게 되며, 상기 플러그 재료층은 각각의 상기 활성 영역의 노출된 측벽과 직접 접촉하는, 반도체 메모리 디바이스 제조 방법.
  33. 반도체 메모리 디바이스로서,
    복수의 활성 영역 및 상기 복수의 활성 영역 사이의 트렌치 분리 영역을 그 위에 포함하는 반도체 기판 - 각각의 상기 활성 영역은 긴 변과 짧은 변을 가지고, 상기 긴 변은 제1 방향을 따라 연장됨 - ;
    상기 반도체 기판 내에서 제2 방향을 따라 연장되는 복수의 매립형 워드 라인 - 상기 매립형 워드 라인 중 두 개는 각각의 상기 활성 영역과 교차하여, 각각의 상기 활성 영역을 세 부분: 디지트 라인 콘택 영역과 두 개의 셀 콘택 영역으로 분리하고, 상기 제2 방향은 상기 제1 방향에 수직이 아니며, 상기 디지트 라인 콘택 영역은 상면 및 네 측벽을 가지고, 상기 두 개의 셀 콘택 영역 각각은 상면 및 네 측면을 가지며, 상기 디지트 라인 콘택 영역의 상면은 상기 두 개의 셀 콘택 영역 각각의 상면과 동일 평면상에 있음 -;
    상기 디지트 라인 콘택 영역 상에 직접 배치되고, 상기 디지트 라인 콘택 영역의 상면 및 네 측면과 직접 접촉하는 디지트 라인 콘택;
    상기 두 개의 셀 콘택 영역 각각 상에 직접 배치되고, 상기 두 개의 셀 콘택 영역 각각의 상면 및 네 측면과 직접 접촉하며, 상기 디지트 라인 콘택과 동일 평면상에 있는 스토리지 노드 콘택; 및
    상기 반도체 기판의 주면 위로 제3 방향을 따라 연장되고, 상기 디지트 라인 콘택과 직접 접촉하는 하나 이상의 디지트 라인
    을 포함하고,
    상기 스토리지 노드 콘택은 셀 콘택 플러그 및 상기 셀 콘택 플러그 바로 위의 제2 금속 플러그를 포함하고, 상기 셀 콘택 플러그의 표면적은 상기 두 개의 셀 콘택 영역 각각의 표면적보다 크며,
    상기 셀 콘택 플러그는 제2 폴리실리콘층 및 상기 제2 폴리실리콘층 상의 제2 중간 금속층을 포함하고,
    상기 제2 금속 플러그는 상기 제2 중간 금속층과 직접 접촉하는,
    반도체 메모리 디바이스.
  34. 제33항에 있어서,
    상기 디지트 라인 콘택은 디지트 라인 콘택 플러그 및 상기 디지트 라인 콘택 플러그 바로 위의 제1 금속 플러그를 포함하는, 반도체 메모리 디바이스.
  35. 제34항에 있어서,
    상기 디지트 라인 콘택 플러그는 제1 폴리실리콘층 및 상기 제1 폴리실리콘층 상의 제1 중간 금속층을 포함하고, 상기 제1 금속 플러그는 상기 제1 중간 금속층과 직접 접촉하는, 반도체 메모리 디바이스.
  36. 제35항에 있어서,
    상기 제1 금속 플러그와 상기 제1 중간 금속층은 동일한 재료로 구성되는, 반도체 메모리 디바이스.
  37. 제35항에 있어서,
    상기 제1 금속 플러그와 상기 제1 중간 금속층은 상이한 재료로 구성되는, 반도체 메모리 디바이스.
  38. 제34항에 있어서,
    상기 디지트 라인 콘택 플러그만이 상기 디지트 라인 콘택 영역의 상면 및 네 측벽과 직접 접촉하는, 반도체 메모리 디바이스.
  39. 제33항에 있어서,
    상기 제2 금속 플러그와 상기 제2 중간 금속층은 동일한 재료로 구성되는, 반도체 메모리 디바이스.
  40. 제33항에 있어서,
    상기 제2 금속 플러그와 상기 제2 중간 금속층은 상이한 재료로 구성되는, 반도체 메모리 디바이스.
  41. 제33항에 있어서,
    상기 셀 콘택 플러그만이 상기 두 개의 셀 콘택 영역 각각의 상면 및 네 측벽과 직접 접촉하는, 반도체 메모리 디바이스.
  42. 제33항에 있어서,
    상기 디지트 라인 콘택 플러그와 상기 셀 콘택 플러그는 동일 평면상에 있는, 반도체 메모리 디바이스.
  43. 제34항에 있어서,
    상기 제1 금속 플러그와 상기 제2 금속 플러그는 동일 평면상에 있는, 반도체 메모리 디바이스.
  44. 제33항에 있어서,
    상기 트렌치 분리 영역의 상면은 상기 디지트 라인 콘택 영역의 상면 및 각각의 상기 셀 콘택 영역의 상면보다 낮아서, 상기 디지트 라인 콘택은 상기 디지트 라인 콘택 영역의 네 측벽과 직접 접촉하고, 상기 스토리지 노드 콘택은 각각의 상기 셀 콘택 영역의 네 측벽과 직접 접촉하는, 반도체 메모리 디바이스.
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9881924B2 (en) 2016-05-11 2018-01-30 Micron Technology, Inc. Semiconductor memory device having coplanar digit line contacts and storage node contacts in memory array and method for fabricating the same
CN108269804B (zh) * 2016-12-30 2019-08-23 联华电子股份有限公司 半导体存储装置的制作方法
JP2019054213A (ja) * 2017-09-19 2019-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN107993952B (zh) * 2017-11-23 2020-04-14 长江存储科技有限责任公司 栅极线的对准测量方法
CN107994018B (zh) * 2017-12-27 2024-03-29 长鑫存储技术有限公司 半导体存储器件结构及其制作方法
CN110085574B (zh) * 2018-01-26 2020-11-03 联华电子股份有限公司 用于动态随机存取存储器的电阻器
KR101999917B1 (ko) * 2018-01-29 2019-07-12 도실리콘 씨오., 엘티디. 페이싱바를 이용한 디램셀 어레이 및 그의 제조 방법
US10720513B2 (en) 2018-03-09 2020-07-21 Globalfoundries Singapore Pte. Ltd. OTP-MTP on FDSOI architecture and method for producing the same
CN110299360B (zh) 2018-03-22 2022-04-26 联华电子股份有限公司 半导体结构及其制作方法
US10381218B1 (en) 2018-05-17 2019-08-13 Micron Technology, Inc. Methods of forming a semiconductor structure and methods of forming isolation structures
US10580791B1 (en) 2018-08-21 2020-03-03 Micron Technology, Inc. Semiconductor device structures, semiconductor devices, and electronic systems
US10593678B1 (en) 2018-08-24 2020-03-17 Micron Technology, Inc. Methods of forming semiconductor devices using aspect ratio dependent etching effects, and related semiconductor devices
US11158571B2 (en) 2018-12-20 2021-10-26 Micron Technology, Inc. Devices including conductive interconnect structures, related electronic systems, and related methods
US10770466B2 (en) 2019-01-25 2020-09-08 Micron Technology, Inc. Semiconductor devices comprising digit line contacts and related systems
US10756093B1 (en) * 2019-03-06 2020-08-25 Micron Technology, Inc. Methods of forming integrated assemblies
TWI695485B (zh) * 2019-03-12 2020-06-01 華邦電子股份有限公司 埋入式字元線結構
US10777562B1 (en) 2019-03-14 2020-09-15 Micron Technology, Inc. Integrated circuity, DRAM circuitry, methods used in forming integrated circuitry, and methods used in forming DRAM circuitry
US11088140B2 (en) * 2019-08-27 2021-08-10 Nanya Technology Corporation Multiple semiconductor elements with different threshold voltages
JP2021048167A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
US11107809B2 (en) * 2019-09-25 2021-08-31 Nanya Technology Corporation Semiconductor device with nanowire plugs and method for fabricating the same
US11201154B2 (en) 2019-12-27 2021-12-14 Micron Technology, Inc. Methods of forming an apparatus including device structures including pillar structures, and related memory devices, and electronic systems
CN113130491B (zh) * 2020-01-15 2023-10-17 华邦电子股份有限公司 存储装置及其制造方法
CN114078774A (zh) * 2020-08-13 2022-02-22 长鑫存储技术有限公司 半导体器件及其制备方法
CN114121880B (zh) 2020-08-27 2023-05-05 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法
US11961774B2 (en) 2020-09-04 2024-04-16 Changxin Memory Technologies, Inc. Semiconductor device and method for manufacturing same
CN114141641A (zh) * 2020-09-04 2022-03-04 长鑫存储技术有限公司 半导体器件及其制作方法
KR20220037170A (ko) * 2020-09-17 2022-03-24 삼성전자주식회사 반도체 장치
US11264391B1 (en) * 2020-10-15 2022-03-01 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
CN114792685A (zh) * 2021-01-26 2022-07-26 华邦电子股份有限公司 半导体存储器结构及其形成方法
KR20220116637A (ko) * 2021-02-15 2022-08-23 삼성전자주식회사 반도체 메모리 장치
US20220293608A1 (en) * 2021-03-15 2022-09-15 Nanya Technology Corporation Semiconductor structure having buried word lines and method of manufacturing the same
US11411006B1 (en) * 2021-04-16 2022-08-09 Nanya Technology Corporation Manufacturing method of memory structure
US20220375942A1 (en) * 2021-05-18 2022-11-24 Micron Technology, Inc. Microelectronic devices including memory cell structures, and related methods and electronic systems
CN113437070B (zh) * 2021-07-09 2023-05-23 福建省晋华集成电路有限公司 半导体装置及其形成方法
TWI825556B (zh) * 2021-11-17 2023-12-11 南亞科技股份有限公司 具有接觸增強側壁間隙子的記憶體陣列結構
US11785757B2 (en) 2021-11-17 2023-10-10 Nanya Technology Corporation Method for preparing memory array with contact enhancement sidewall spacers
KR20230076611A (ko) * 2021-11-24 2023-05-31 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20230105140A (ko) * 2022-01-03 2023-07-11 삼성전자주식회사 반도체 메모리 장치의 제조 방법
TWI830539B (zh) * 2022-12-15 2024-01-21 華邦電子股份有限公司 半導體結構及其形成方法
CN115942744B (zh) * 2023-02-15 2023-08-04 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
CN116171043B (zh) * 2023-04-24 2023-07-07 长鑫存储技术有限公司 半导体结构及其制备方法
CN116940120B (zh) * 2023-09-18 2024-01-05 上海领耐半导体技术有限公司 组对结构的nor闪存及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120059399A (ko) * 2010-11-30 2012-06-08 엘피다 메모리 가부시키가이샤 반도체 디바이스 및 그 형성 방법
KR20140086647A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 금속패드를 구비한 반도체장치 및 그 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1003219B1 (en) 1998-11-19 2011-12-28 Qimonda AG DRAM with stacked capacitor and buried word line
CN100544002C (zh) * 2006-09-08 2009-09-23 茂德科技股份有限公司 内存结构及其制备方法
KR101119774B1 (ko) 2009-08-11 2012-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR101598834B1 (ko) * 2010-02-17 2016-03-02 삼성전자주식회사 콘택 플러그를 구비한 반도체 소자 및 그 제조 방법
KR101194872B1 (ko) 2010-04-19 2012-10-25 에스케이하이닉스 주식회사 반도체 기억 장치
US8648414B2 (en) * 2011-07-01 2014-02-11 Micron Technology, Inc. Semiconductor structures including bodies of semiconductor material, devices including such structures and related methods
US8691680B2 (en) * 2011-07-14 2014-04-08 Nanya Technology Corp. Method for fabricating memory device with buried digit lines and buried word lines
KR102054834B1 (ko) 2013-03-15 2019-12-12 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US9881924B2 (en) 2016-05-11 2018-01-30 Micron Technology, Inc. Semiconductor memory device having coplanar digit line contacts and storage node contacts in memory array and method for fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120059399A (ko) * 2010-11-30 2012-06-08 엘피다 메모리 가부시키가이샤 반도체 디바이스 및 그 형성 방법
KR20140086647A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 금속패드를 구비한 반도체장치 및 그 제조 방법

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Publication number Publication date
CN110071108B (zh) 2024-03-08
KR20170127334A (ko) 2017-11-21
US10163909B2 (en) 2018-12-25
CN107369686A (zh) 2017-11-21
TWI615921B (zh) 2018-02-21
US9881924B2 (en) 2018-01-30
CN107369686B (zh) 2019-04-23
TW201740510A (zh) 2017-11-16
US20170330882A1 (en) 2017-11-16
CN110071108A (zh) 2019-07-30
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