CN110085574B - 用于动态随机存取存储器的电阻器 - Google Patents

用于动态随机存取存储器的电阻器 Download PDF

Info

Publication number
CN110085574B
CN110085574B CN201810076676.7A CN201810076676A CN110085574B CN 110085574 B CN110085574 B CN 110085574B CN 201810076676 A CN201810076676 A CN 201810076676A CN 110085574 B CN110085574 B CN 110085574B
Authority
CN
China
Prior art keywords
resistor
layer
metal layer
end parts
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810076676.7A
Other languages
English (en)
Other versions
CN110085574A (zh
Inventor
永井享浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd, United Microelectronics Corp filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN201810076676.7A priority Critical patent/CN110085574B/zh
Priority to US15/904,428 priority patent/US10840248B2/en
Publication of CN110085574A publication Critical patent/CN110085574A/zh
Application granted granted Critical
Publication of CN110085574B publication Critical patent/CN110085574B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0802—Resistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开一种用于动态随机存取存储器的电阻器，包含一基底，其上界定有存储单元区与周边区、以及一电阻器位于该基底的浅沟槽隔离结构上，该电阻器具有一绕线部位以及位于该绕线部位两端的端点部位，该端点部位分别经由接触结构与一上层金属层电连接，其中该端点部位由下而上包含一多晶硅层以及多个金属层。

Description

用于动态随机存取存储器的电阻器
技术领域
本发明涉及一种用于半导体元件的电阻器，更特定来说，其涉及一种用于动态随机存取存储器且可与存储器制作工艺整合的电阻器。
背景技术
半导体结构与半导体电路中除了晶体管、二极管以及电容以外也常会整合进电阻器。电阻器可在半导体电路中作为信号处理部件以及电阻负载部件。电阻器结构现在已广泛地施作在现今的极大型集成电路中，而多晶硅正是用来形成这类整合性电阻器的优良材料。特别是与金属材料相比之下，多晶硅电阻器具有较高的电阻，其较的金属电阻器结构可以减少要达成高电阻值的所需面积，也因此减少了该些结构的寄生电感。又因为多晶硅结构一般会与下方的硅基底介电绝缘，故多晶硅电阻一般又比扩散式电阻具有较低的寄生电容。所以多晶硅电阻器在电阻准确度、温度系数、以及寄生电容方面的表现都超出其它半导体电阻器，且不用考虑接面和反馈偏压等因素。
然而，要将多晶硅电阻器与金属栅极场效晶体管整合在单一IC晶片上会遇到多种问题，其中一解法是在沉积多晶硅电阻的同时也沉积虚置栅极等部位并在多晶硅电阻器上覆盖一层硬掩模，如硅化物掩模。然而，此作法要沉积额外的硬掩模层，复增加了制作工艺的复杂度与成本。
此外，在动态随机存取存储器(dynamic random access memory,DRAM)中，电阻器通常是以掺杂硅而非多晶硅制成的，形成这类电阻器的方法之一为在一个P型掺杂区中形成具有电阻性的N-掺杂区，如此就能使此N型掺杂区电性绝缘。然而，N型掺杂电阻器的效能比不上多晶硅电阻器，且其制作工艺也仍需要额外的掩模来用于N型掺杂区的布值。
故此，半导体业界需要改良的多晶硅电阻器结构，其还要能够与DRAM制作工艺整合，以解决上述问题。
发明内容
为了解决上述现有DRAM用电阻器效能不足的问题并整合电阻器与存储元件制作工艺，本发明提出了新颖的电阻器结构及其制作方法，其通过使用与存储元件相同的材料层以及光掩模来与存储元件制作工艺整合，并可制作出效能较好的多晶硅电阻器。
本发明的其一目的在于提出一种用于动态随机存取存储器的电阻器，其包含一基底，其上界定有存储单元区与周边区，以及一电阻器位于该基底的浅沟槽隔离结构上，该电阻器具有一绕线部位以及位于该绕线部位两端的端点部位，其中该端点部位分别经由接触结构来与一金属层电连接，且该端点部位由下而上包含一多晶硅层以及多个金属层。
本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后必然可变得更为明了显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示是描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1～图3为本发明一实施例电阻器结构在存储器制作工艺中的制作工艺步骤的示意图；
图4为本发明实施例电阻器结构的截面示意图；
图5为本发明实施例电阻器结构的顶视示意图；以及
图6～图9为本发明另一实施例中电阻器结构在存储器制作工艺中的制作工艺步骤的示意图。
需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
主要元件符号说明
100 基底
100a 存储单元区域
100b 周边区域
100c 电阻区域
100d 对位标记区域
102 浅沟槽绝缘结构
104 字符线结构
106 绝缘层
108 多晶硅层
110 凹槽
111 凹槽
112 金属层
114 金属层
116 硬掩模层
118 电阻器
118a 端点部位
118b 绕线部位
120 位线接触结构
122 逻辑门(逻辑闸)结构
124 内层介电层
124a 接触孔
126 双镶嵌凹槽
128 阻障层
129 金属填充材料
130 接触结构
132 上层金属层
134 位线
136 存储节点接触结构
P1/P2/P3/P4 蚀刻制作工艺
具体实施方式
在下文的本发明细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例描述方式来表示。这类的实施例会说明足够的细节使该领域的一般技术人士得以具以实施。为了图例清楚之故，图示中可能有部分元件的厚度会加以夸大。阅者需了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。
在说明优选实施例之前，通篇说明书中会使用特定的词汇来进行描述。例如文中所使用的「蚀刻」一词一般是用来描述图形化一材料的制作工艺，如此制作工艺完成后至少会有部分的该材料余留下来。需了解蚀刻硅材料的制作工艺都会牵涉到在硅材料上图形化一光致抗蚀剂层的步骤，并在之后移除未被光致抗蚀剂层保护的硅区域。如此，被光致抗蚀剂层保护的硅区域会在蚀刻制作工艺完成后保留下来。然而在其他例子中，蚀刻动作也可能指的是不使用光致抗蚀剂层的制作工艺，但其在蚀刻制作工艺完成后仍然会余留下来至少部分的目标材料层。由于在大部分的情况下光致抗蚀剂层在蚀刻制作工艺过后都会被移除，故除非有特别说明的必要，说明书的图示中都不会特别示出。
上述说明的用意在于区别「蚀刻」与「移除」两词。当蚀刻某材料时，制作工艺完成后至少会有部分的该材料于留下来。相较之下，当移除某材料时，基本上所有的该材料在该制作工艺中都会被移除。然而在某些实施例中，「移除」一词也可能会有含括蚀刻意涵的广义解释。
文中所说明的「基底」、「半导体基底」或「晶片」等词通常大多为硅基底或是硅晶片。然而，「基底」、或「晶片」等词也可能指的是任何半导体材质，诸如锗、砷化锗、磷化铟等种类的材料。在其他实施例中，「基底」、或「晶片」等词也可能指的是非导体类的玻璃或是蓝宝石基板等材料。
本实施例将说明如何在动态随机存取存储器(dynamic random access memory,DRAM)制作工艺中整合制作出多晶硅电阻器结构，其将有别于现有DRAM架构中使用掺杂硅来制作电阻器的作法，且由于与存储元件整合制作之故，其所制作出的硅电阻器结构会具有特定的特征。
图1～图2绘示出了根据本发明实施例中电阻器结构在存储器制作工艺中的制作工艺步骤。首先请参照图1。本发明的方法步骤包含提供一半导体基底100，如一硅晶片。在动态随机存取存储器(dynamic random access memory,DRAM)的架构中，基底100大致上可分为设置存储器元件的存储单元(cell)区域100a以及用来设置电路与互连结构的周边(peripheral)区域100b。此外，图中也表示出了用来形成电阻器的一电阻区域100c以及用来形成对位标记(alignment mark)的一对位标记区域100d，以表达出各区域在相同制作工艺中的态样变化。需注意电阻区域100c有可能是形成在存储单元区域100a中或是周边区域100b，对位标记区域100d则通常是形成在切割道(scribe line)区域中。
复参照图1，基底上的各个区域中已预先形成有浅沟槽绝缘结构(shallow trenchisolation,STI)102，其用以界定出各区域的主动区域，其用以设置如存储单元区域100a的各存储元件或是周边区域中的各逻辑元件。浅沟槽绝缘结构102的材料可为旋涂式介电材料(spin-on dielectric,SOD)，如氧化硅、氮化硅、或是氮氧化硅等，其具有极佳的填隙能力，可带来局部平坦化效果并形成极薄的绝缘层。浅沟槽绝缘结构102的外侧还可以形成有其他氧化层、氮化层与衬层等层结构，其功用在于修复沟槽壁的损伤缺陷并避免硅基底在后续的制作工艺中氧化，也可方便后续浅沟槽绝缘结构102的形成。需注意的是在电阻区域100c中，本发明多晶硅型态的电阻器是预定要形成在整片的浅沟槽绝缘结构102上而非主动区域上，以达成其电性阻绝的效果。
复参照图1，对于存储单元区域100a而言，其浅沟槽绝缘结构102中已预先形成有埋入式字符线结构104，其作为存储元件的栅极。字符线结构104是埋设在基底内并延伸穿过所界定出的各主动区域。为了图示简明以及避免模糊了本发明必要技术特征之故，文中将不对其细部特征与部位进行说明。图1中所界定出的各区域上都形成有一绝缘层106，其材料可为氧化硅、氮化硅、氮氧化硅、或是高介电常数(high-k)材料，如二氧化铪或是二氧化铝。在本发明实施例中，位于周边区域100b上的绝缘层106是作为栅极绝缘层之用，其厚度可能不一，例如周边区域100b左半部的绝缘层106较厚，右半部的绝缘层106较薄，而存储单元区域100a的绝缘层106下方可能还形成有其他层结构，文中将忽略其说明。
复参照图1，各区域的绝缘层106上都形成有一多晶硅层108。在本发明实施例中，存储单元区域100a上的多晶硅层108用来形成位线接触结构(bit line contact,BC)，周边区域100b上的多晶硅层108是用来形成逻辑门结构，而电阻区域100c上的多晶硅层108则是用来形成本发明的电阻器结构。如图1所示，存储单元区域100a上的多晶硅层108会向下伸入字符线结构104之间的凹槽110中而与硅基底达成电性接触，而电阻区域100c上的多晶硅层108也会向下延伸，填满浅沟槽绝缘结构102上所预先形成的电阻凹槽111。需注意在本发明实施例中，电阻区域100c上电阻凹槽111的深度比存储单元区域100a上接触结构的凹槽110深度，而各区域上的多晶硅层108顶面因为平坦化制作工艺之故是齐高的。
复参照图1，各区域的多晶硅层108上还依序形成有金属层112与114以及一硬掩模层116。金属层112,114的阻质比下方的多晶硅层108小，其中金属层112是作为导电性阻障层之用，其材料可为金属氮化物，如氮化钛、氮化钽、或氮化钨等，其中也可能包含过镀金属，如钛或钽。金属层114的材料则为普通的接触金属材料，如钨等，也可能是硅化钨。硬掩模层116是以绝缘材料形成，如氮化硅或氮氧化硅，其相对于下方的导电层而言具有蚀刻选择性。须注意在本发明实施例中上述各区域的层结构112,114,116都是齐高的。
接下来请参照图2。在形成上述的层结构后，接下来会进行一光刻蚀刻制作工艺P1来移除对位标记区域100d上的层结构以裸露出对位标记。在此步骤中，对位标记区域100d上的多晶硅层108、金属层112与114、以及硬掩模层116都会被完全移除，存储单元区域100a与周边区域100b中的层结构则完全不变，需特别注意的是电阻区域100c，其上的层结构被图案化，形成了如图2所示的结构。具体言之，在电阻区域100c上，多晶硅层108、金属层112与114、以及硬掩模层116这些层结构在超出电阻凹槽111的部位会被移除，除了凹槽两端的部位，该些层结构在该部位被保留而形成电阻器往上延伸的端点部位118a，其包含多晶硅层108以及金属层112与114，用来与后续要形成的接触结构电连接。电阻凹槽111中余留的多晶硅层108则形成了电阻器的绕线部位118b。电阻器的绕线部位118b与端点部位118a一体成形。
接下来请参照图3。在形成上述电阻器的端点部位118a与绕线部位118b后，接下来会再进行另一个光刻蚀刻制作工艺P2来图案化存储单元区域100a与周边区域100b上的层结构，形成位线、位线接触结构120以及逻辑门结构122。位线接触结构120以及逻辑门结构122都包含前述多晶硅层108以及金属层112与114等层结构。
上述步骤在本发明中的意义代表了电阻器118可以整合在DRAM制作工艺中形成(特别是制作位线接触结构的步骤)，其使用相同的层结构，不需要额外的制作工艺与材料花费。再者，由于存储单元区域100a上的位线接触结构120以及周边区域100b上的逻辑门结构122的材料本来就是使用多晶硅，这样整合的制作工艺也使得本发明得以制作出多晶硅类型而非现有掺杂硅的电阻器，其会具有较佳的电性表现。需注意在其他实施例中，图2电阻器118的图案化步骤也可以改成整合在图3的位线接触结构120/逻辑门结构122的图案化步骤中，并非一定要在移除对位标记区层结构的制作工艺中进行。
接下来请参照图4。在形成上述位线接触结构120以及逻辑门结构122后，接下来会进行各区域接触结构的制作。由于本发明的重点在于电阻器118的制作，图4中将不示出此阶段其他区域的态样。形成接触结构的步骤可包含在基底上形成一内层介电层(interlayer dielectric,ILD)124，如氧化硅层，其覆盖在电阻器118上并形成平坦的制作工艺表面。之后在电阻器118的两端点部位118a上的内层介电层124中形成双镶嵌凹槽126，双镶嵌凹槽126的底部会裸露出电阻器118的金属层114。之后在双镶嵌凹槽126形成阻障层128，如钛层或氮化钛层，并填入金属填充材料，如钨等，如此即形成了如图中所示的接触结构130以及上层金属层132(如M0金属层)等结构。电阻器118会经由接触结构130而与上方的上层金属层132电连接。需注意此步骤中也会同时在存储单元区域100a与周边区域100b形成接触结构。
请参照图5，其绘示出了根据本发明实施例电阻器结构的顶视示意图。在本发明实施例中，电阻器118的绕线部位118b实际上是蜿蜒曲折地分布在基底表面上，其长度视所欲的电阻值而定。电阻器118的绕线部位118b及其所连接的上层金属层132设置在绕线部位118b的两末端，如此即在动态随机存储器结构中完成了一多晶硅电阻器结构。
除了上述与DRAM的位线接触结构相关制作工艺整合的实施例外，本发明的电阻器制作工艺也可以其他部位的制作工艺整合。现在请参照图6～图9，其绘示出了根据本发明另一实施例中电阻器结构在存储器制作工艺中的制作工艺步骤。首先请参照图6。图6中大部分的结构与部件都于前述实施例相同，差别在于存储单元区域100a已经形成了位线与位线接触结构120、周边区域100b上已经形成了逻辑门结构122、电阻区域100c上的多晶硅层108是形成在位线134之间、对位标记区域100d上没有形成多晶硅层108，而是形成内层介电层124。
在此实施例中，存储单元区域100a上形成有多晶硅材质的存储节点接触结构(storage node contact,SC)136，且其顶面与电阻区域100c上的多晶硅层108顶面齐高。周边区域100b的逻辑门结构122周为同样形成有内层介电层124，且其内层介电层124中形成有接触孔124a通往下方的硅基底。
接下来请参照图7。与前述实施例相同，存储单元区域100a的存储节点接触结构136上以及电阻区域100c的多晶硅层108上同样会形成阻障层128并填入金属填充材料129，以在后续制作工艺中形成接触结构与上层金属层。金属填充材料129也会填入周边区域100b的接触孔124a中。与前述实施例不同的是，电阻区域100c的多晶硅层108在此阶段还并未被图形化界定出电阻器的绕线区域和端点区域。
接下来请参照图8。在形成阻障层128与金属填充材料129后，接下来会进行一光刻蚀刻制作工艺P3来移除对位标记区域100d上的阻障层128与金属填充材料129，以裸露出对位标记。在此实施例步骤中，对位标记区域100d上的阻障层128与金属填充材料129都会被完全移除，存储单元区域100a与周边区域100b中的层结构则完全不变，需特别注意的是电阻区域100c，其上的多晶硅层108与金属填充材料129被图案化，形成了如图8所示的结构。具体言之，电阻区域100c上除了凹槽两端的部位以外，其它部位所有的金属填充材料129以及部分的多晶硅层108会被移除，形成了电阻器118的绕线部位118b。凹槽两端的金属填充材料129以及多晶硅层108则被保留而形成电阻器118往上延伸的端点部位118a以及上方与其电连接的接触结构130与上层金属层132。
接下来请参照图9。在形成上述电阻器的端点部位118a与绕线部位118b后，接下来会再进行另一个光刻蚀刻制作工艺P2来图案化存储单元区域100a与周边区域100b上的阻障层128与金属填充材料129，形成存储单元区域100a与周边区域100b上的接触结构130与上层金属层132。
与先前的实施例相同，上述步骤在本发明中的意义代表了电阻器118可以整合在DRAM制作工艺中形成(特别是制作存储节点接触结构的步骤)，其使用相同的层结构，不需要额外的制作工艺与材料花费。再者，由于存储单元区域100a上的存储节点接触结构136的材料本来就是使用多晶硅，这样整合的制作工艺也使得本发明得以制作出多晶硅类型而非现有掺杂硅的电阻器，其会具有较佳的电性表现。须注意在其他实施例中，图8电阻器118的图案化步骤也可以改成整合在图9存储单元区域100a与周边区域100b上接触结构130与上层金属层132的图案化步骤中，并非一定要在移除对位标记区层结构的制作工艺中进行。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (10)

1.一种用于动态随机存取存储器的电阻器，其特征在于，包含：
基底，该基底上界定有存储单元区与周边区；以及
电阻器，位于该基底的浅沟槽隔离结构上，该电阻器具有绕线部位以及位于该绕线部位两端的端点部位，该端点部位分别经由接触结构与一金属层电连接，其中该端点部位由下而上包含多晶硅层以及多个金属层，该绕线部位的材质是多晶硅且与该端点部位的该多晶硅层一体成形，其中该存储单元区上具有位线接触结构，该位线接触结构具有与该电阻器的该端点部位相同且高度一致的该多晶硅层以及该多个金属层。
2.如权利要求1所述的用于动态随机存取存储器的电阻器，其中该电阻器的该绕线部位的底面低于该位线接触结构。
3.如权利要求1所述的用于动态随机存取存储器的电阻器，其中该周边区上具有逻辑门结构，该逻辑门结构具有与该电阻器的该端点部位相同且高度一致的该多晶硅层以及该多个金属层。
4.如权利要求3所述的用于动态随机存取存储器的电阻器，其中该电阻器的该绕线部位的底面低于该逻辑门结构。
5.如权利要求1-4中任一项所述的用于动态随机存取存储器的电阻器，其中该多个金属层包括第一金属层和第二金属层，该第一金属层的材料包含钛、钽、氮化钨或氮化钛，该第二金属层的材料包含钨或硅化钨。
6.如权利要求1-4中任一项所述的用于动态随机存取存储器的电阻器，其中该电阻器经由接触结构与一上层金属层电连接。
7.一种用于动态随机存取存储器的电阻器，其特征在于，包含：
基底，该基底上界定有存储单元区与周边区；以及
电阻器，位于该基底的浅沟槽隔离结构上，该电阻器具有绕线部位以及位于该绕线部位两端的端点部位，该端点部位分别经由接触结构与一金属层电连接，其中该端点部位由下而上包含多晶硅层以及多个金属层，该绕线部位的材质是多晶硅且与该端点部位的该多晶硅层一体成形，
其中该存储单元区上具有存储节点接触结构，该存储节点接触结构具有与该电阻器的该端点部位相同且高度一致的该多晶硅层以及该多个金属层。
8.如权利要求7所述的用于动态随机存取存储器的电阻器，其中该电阻器的该绕线部位的底面低于该存储节点接触结构。
9.如权利要求7或8所述的用于动态随机存取存储器的电阻器，其中该多个金属层包括第一金属层和第二金属层，该第一金属层的材料包含钛、钽、氮化钨或氮化钛，该第二金属层的材料包含钨或硅化钨。
10.如权利要求7或8所述的用于动态随机存取存储器的电阻器，其中该电阻器经由接触结构与一上层金属层电连接。
CN201810076676.7A 2018-01-26 2018-01-26 用于动态随机存取存储器的电阻器 Active CN110085574B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201810076676.7A CN110085574B (zh) 2018-01-26 2018-01-26 用于动态随机存取存储器的电阻器
US15/904,428 US10840248B2 (en) 2018-01-26 2018-02-26 Resistor for dynamic random access memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810076676.7A CN110085574B (zh) 2018-01-26 2018-01-26 用于动态随机存取存储器的电阻器

Publications (2)

Publication Number Publication Date
CN110085574A CN110085574A (zh) 2019-08-02
CN110085574B true CN110085574B (zh) 2020-11-03

Family

ID=67393679

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810076676.7A Active CN110085574B (zh) 2018-01-26 2018-01-26 用于动态随机存取存储器的电阻器

Country Status (2)

Country Link
US (1) US10840248B2 (zh)
CN (1) CN110085574B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3985724B1 (en) 2020-08-21 2023-06-07 Changxin Memory Technologies, Inc. Semiconductor device and method for forming same
CN114078854A (zh) * 2020-08-21 2022-02-22 长鑫存储技术有限公司 半导体器件及其形成方法
CN114420640A (zh) * 2020-10-28 2022-04-29 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107369686A (zh) * 2016-05-11 2017-11-21 美光科技公司 半导体存储器元件及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5126279A (en) 1988-12-19 1992-06-30 Micron Technology, Inc. Single polysilicon cross-coupled resistor, six-transistor SRAM cell design technique
KR100346841B1 (ko) * 2000-11-23 2002-08-03 삼성전자 주식회사 저항 소자를 구비하는 반도체 집적 회로 및 그의 제조 방법
KR100462878B1 (ko) * 2002-03-22 2004-12-17 삼성전자주식회사 길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법
KR100456700B1 (ko) * 2002-10-09 2004-11-10 삼성전자주식회사 저항 패턴을 가지는 반도체 장치 및 그 제조방법
US7498657B2 (en) 2002-10-10 2009-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical resistors and band-gap voltage reference circuits
US7314829B2 (en) 2004-08-16 2008-01-01 Intel Corporation Method and apparatus for polysilicon resistor formation
KR100568515B1 (ko) * 2004-12-06 2006-04-07 삼성전자주식회사 저항 소자를 구비한 반도체소자 및 그 제조방법
KR20080030252A (ko) 2006-09-29 2008-04-04 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR100760634B1 (ko) * 2006-10-02 2007-09-20 삼성전자주식회사 낸드형 비휘발성 기억 소자 및 그 형성 방법
US8193900B2 (en) 2009-06-24 2012-06-05 United Microelectronics Corp. Method for fabricating metal gate and polysilicon resistor and related polysilicon resistor structure
US8058125B1 (en) 2010-08-04 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Poly resistor on a semiconductor device
TWI490982B (zh) * 2011-08-16 2015-07-01 Maxchip Electronics Corp 半導體結構及其製造方法
US8779526B2 (en) * 2011-10-28 2014-07-15 United Microelectronics Corp. Semiconductor device
US9331136B2 (en) * 2014-05-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and method of fabricating the same
US20160260704A1 (en) * 2015-03-04 2016-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. High Voltage Device with a Parallel Resistor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107369686A (zh) * 2016-05-11 2017-11-21 美光科技公司 半导体存储器元件及其制作方法

Also Published As

Publication number Publication date
US10840248B2 (en) 2020-11-17
US20190237469A1 (en) 2019-08-01
CN110085574A (zh) 2019-08-02

Similar Documents

Publication Publication Date Title
US10566332B2 (en) Semiconductor devices
US10074655B2 (en) Memory device with manufacturable cylindrical storage node
KR100505658B1 (ko) ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
US9142557B2 (en) Cost effective method of forming embedded DRAM capacitor
US7242094B2 (en) Semiconductor device having capacitor formed in multilayer wiring structure
US11563012B2 (en) Semiconductor structure with capacitor landing pad and method of making the same
US7410892B2 (en) Methods of fabricating integrated circuit devices having self-aligned contact structures
KR100902581B1 (ko) 반도체 소자의 스택 커패시터 및 그의 형성방법
US9263384B2 (en) Programmable devices and methods of manufacture thereof
US7560795B2 (en) Semiconductor device with a capacitor
US6677205B2 (en) Integrated spacer for gate/source/drain isolation in a vertical array structure
CN109494192B (zh) 半导体元件以及其制作方法
KR20030001302A (ko) 반도체 기억 장치
US20100308380A1 (en) Dual damascene processing for gate conductor and active area to first metal level interconnect structures
CN110085574B (zh) 用于动态随机存取存储器的电阻器
US20060231956A1 (en) Semiconductor device and method of manufacturing the same
KR100592581B1 (ko) 집적 회로용 콘택의 제조 방법 및 상기 콘택을 가진반도체 소자
KR101302106B1 (ko) 트랜치 구조의 ｍｉｍ커패시터 및 그 제조 방법
KR20110001136A (ko) 반도체 소자의 제조 방법
US20020153544A1 (en) Semiconductor device and its manufacturing method
US6776622B2 (en) Conductive contact structure and process for producing the same
US20130299993A1 (en) Interconnection of semiconductor device and fabrication method thereof
KR20100076752A (ko) 반도체 장치 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant