KR20030001302A - 반도체 기억 장치 - Google Patents

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KR20030001302A
KR20030001302A KR1020020034970A KR20020034970A KR20030001302A KR 20030001302 A KR20030001302 A KR 20030001302A KR 1020020034970 A KR1020020034970 A KR 1020020034970A KR 20020034970 A KR20020034970 A KR 20020034970A KR 20030001302 A KR20030001302 A KR 20030001302A
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capacitor
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이노우에겐
아라이신따로
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닛본 덴기 가부시끼가이샤
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Abstract

반도체 기판에 형성된 트랜지스터 및 상기 트랜지스터의 상층에 형성되어 상기 트랜지스터에 전기적으로 접속되는 커패시터를 갖는 반도체 기억 장치에 있어서, 상기 트랜지스터를 덮는 제1 층간 절연막에 형성되고, 상기 트랜지스터에 전기적으로 접속되는 셀 컨택트; 상기 제1 층간 절연막 상의 제2 층간 절연막에 형성되고, 상기 셀 컨택트에 전기적으로 접속되는 비트 컨택트; 상기 제2 층간 절연막 상에 형성되고, 상기 비트 컨택트에 접속되는 비트선; 상기 비트선을 덮는 제3 층간 절연막 상에 형성된 커패시터; 상기 제3 및 제2 층간 절연막을 통해서 형성되고, 상기 커패시터와 상기 셀 컨택트를 접속하는 커패시터 컨택트; 및 상기 비트선의 표면에 형성된 상기 제2 및 제3 층간 절연막과 에칭 선택성을 갖는 측벽을 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치, 특히 주변 회로와 DRAM(Dynamic Random Access Memory)이 일체적으로 구성된 반도체 장치에 적용하기에 적합한 반도체 기억 장치에 관한 것이다.
주변 회로와 DRAM이 하나의 반도체 기판 상에 일체적으로 구성되어 있는 반도체 기억 장치, 특히 DRAM의 커패시터를 비트선보다도 상층에 배치한 COB (Capacitor On Bit line)에서는, 주변 회로에서의 소자와 금속 배선을 전기적으로 접속하는 컨택트 저항이 문제가 된다. 종래, 이러한 종류의 반도체 기억 장치는, 도 18의 개략의 단면도에 도시한 바와 같이, 실리콘 기판(101)의 메모리 셀 영역에 DRAM용 메모리 셀 트랜지스터 Tm을, 주변 회로(논리 회로) 영역에 주변 회로용 트랜지스터 Ts를 각각 형성하는 단계 후, 메모리 셀 영역의 층간 절연막(106) 상에 비트선(115)을 형성하는 단계, 이들 상부에 층간 절연막(110, 122)을 설치하여, 이 층간 절연막(122)에 형성된 오목부(recessed portion) 내에 하부 전극(124), 커패시터 절연막(125) 및 상부 전극(126)으로 구성되는 전하 축적용의 커패시터(127)를 형성하는 단계에 의해 준비된다. 그리고, 비트선(115)은 컨택트(112)를 통해 메모리 셀용 트랜지스터 Tm에 전기적으로 접속하고, 커패시터(127)은 컨택트(119)를 통해 메모리 셀용 트랜지스터 Tm에 전기적으로 접속한다. 또한, 층간 절연막(128)으로 커패시터(127)를 덮은 뒤에, 주변 회로 영역에 금속 배선(131)을 형성하여, 컨택트(130)에 의해 주변 회로용 트랜지스터 Ts에 전기적으로 접속한다. 그러나, 이 반도체 기억 장치에서, 주변 회로 영역에서의 비트선(l15)과 커패시터(127)를 덮는 층간 절연막의 전체의 막 두께는 크고, 이 두꺼운 막 두께의 층간 절연막을 통해서 주변 회로용 트랜지스터 Ts에까지 도달하는 깊은 컨택트(130)를 형성해야 한다. 이러한 반도체 기억 장치의 구성은 층간 절연막에 컨택트용의 개구 홀을 형성하는데 있어서의 어려움을 야기시켜, 컨택트의 제조가 곤란하게 된다.
한편, 종래의 개선된 반도체 장치에서는, 도 19의 단면도에 도시한 바와 같이, 메모리 셀용 트랜지스터 Tm과 주변 회로용 트랜지스터 Ts를 형성한 메모리 셀 영역 및 주변 회로 영역의 각각에 있어, 비트선(115)보다도 하층의 층간 절연막(106)에 컨택트(셀 컨택트라 칭함)(109)를 형성하여, 이 셀 컨택트(109)를 각 영역의 각 트랜지스터 Tm, Ts에 전기적으로 접속하는 구성이 취해지고 있다. 그리고, 메모리 셀 영역에서는 비트선(115)을 셀 컨택트(109)에 접속하는 한편, 셀 컨택트(106)의 상층의 층간 절연막(110)에 형성한 컨택트(커패시터 컨택트라 칭함)(119)를 통해 커패시터(127)를 셀 컨택트(106)에 전기적으로 접속한다. 또한, 주변 회로에서는 커패시터(127)보다도 상층의 층간 절연막(128) 상의 금속 배선(131)을 컨택트(금속 컨택트라 칭함)(130A)를 통해 셀 컨택트(109)에 전기적으로 접속한다. 이러한 개선된 종래 기술의 구성에 따라, 금속 컨택트(130A)에 대한 개구용 홀이 층간 절연막(128, 122, 110) 각각을 통해서만 형성된다. 도 18의 반도체 기억 장치에 비교하여, 컨택트 홀의 깊이를 감소시켜, 컨택트를 제조하는 공정이 단순해진다.
그러나, 이 개선된 반도체 장치에서는, 셀 컨택트(109)의 상단부가 층간 절연막(106)의 표면에 노출된다. 그러므로, 이 층간 절연막(106)의 상면에 비트선(115)을 형성할 때에, 포토리소그래피 기술의 결과로서 비트선(115)이 소정 위치로부터 어긋나게 된다. 따라서, 도 19에 "X"로 나타낸 바와 같이, 비트선(115)의 일부가 셀 컨택트(109)와 간섭하여, 비트선(115)과 셀 컨택트(109)가 단락한다. 특히, 도면에는 나타나지 않았지만, 셀 컨택트(109)는 통상의 컨택트홀과 마찬가지로 층간 절연막(106)을 선택적 에칭 기술을 이용함으로써 형성된다. 그러므로, 상측 개구가 하측 개구보다도 큰 직경이 되는 테이퍼형으로 형성된다. 즉, 셀 컨택트(109)의 상단부는 큰 직경이 되기 쉽고, 셀 컨택트(109)와 비트선(115)과의 사이에 단락이 쉽게 발생하게 된다. 그 때문에, 비트선(115)의 피치 치수에 제한이 생기어, 반도체 기억 장치의 고집적화가 곤란하게됨과 동시에, 제조 수율이 저하하는 요인으로 되어 있다.
또한, 커패시터(127)는 비트선(115)을 덮는 상층의 층간 절연막(122) 상에 설치한 오목부 내에 실린더 형상으로 형성되어 있다. 커패시터 치를 크게 하기 위해서, 하부 전극(124)과 상부 전극(126)과의 대향 면적을 증대할 필요가 있다. 이 경우, 층간 절연막(122)의 막 두께 치수를 크게 하여 커패시터의 막 두께 방향으로의 치수를 크게 하면, 셀 컨택트(109)를 설치하였음에도 불구하고, 주변 회로 영역에서의 금속 컨택트(130A)의 깊이가 더욱 깊게 된다. 따라서, 컨택트의 제조가 곤란해져서, 제조 수율을 감소시킨다. 또한, 커패시터(127)의 평면 방향의 면적을 크게 하면, 커패시터에 대응하는 메모리 셀의 고밀도화에 제한을 받아, 반도체 기억 장치의 고집적화가 곤란하게된다.
본 발명의 목적은, 메모리 셀로서 DRAM을 포함하는 반도체 기억 장치에 있어서의 고집적화를 도모함과 함께 제조 수율의 향상을 도모한 반도체 기억 장치를 제공하는 것이다.
반도체 기판에 형성된 트랜지스터 및 상기 트랜지스터의 상층에 형성되어 상기 트랜지스터에 전기적으로 접속되는 커패시터를 갖고, 상기 트랜지스터를 덮는 제1 층간 절연막에 형성되고, 상기 트랜지스터에 전기적으로 접속되는 셀 컨택트; 상기 제1 층간 절연막 상의 제2 층간 절연막에 형성되고, 상기 셀 컨택트에 전기적으로 접속되는 비트 컨택트; 상기 제2 층간 절연막 상에 형성되고, 상기 비트 컨택트에 접속되는 비트선; 상기 비트선을 덮는 제3 층간 절연막 상에 형성된 커패시터; 상기 제3 및 제2 층간 절연막을 통해서 형성되고, 상기 커패시터와 상기 셀 컨택트를 접속하는 커패시터 컨택트; 및 상기 비트선의 표면에 형성된 상기 제2 및 제3 층간 절연막과 에칭 선택성을 갖는 측벽을 포함하는 반도체 기억 장치가 제공된다.
도 1은 본 발명의 제1 실시 형태의 반도체 기억 장치의 단면도.
도 2는 제1 실시 형태의 반도체 기억 장치를 제조하기 위한 공정 중의 제1 단계를 도시한 단면도.
도 3은 제1 실시 형태의 반도체 기억 장치를 제조하기 위한 공정 중의 제2 단계를 도시한 단면도.
도 4는 제1 실시 형태의 반도체 기억 장치를 제조하기 위한 공정 중의 제3 단계를 도시한 단면도.
도 5는 제1 실시 형태의 반도체 기억 장치를 제조하기 위한 공정 중의 제4 단계를 도시한 단면도.
도 6은 제1 실시 형태의 반도체 기억 장치를 제조하기 위한 공정 중의 제5 단계를 도시한 단면도.
도 7은 제1 실시 형태의 반도체 기억 장치를 제조하기 위한 공정 중의 제6 단계를 도시한 단면도.
도 8은 제1 실시 형태의 반도체 기억 장치를 제조하기 위한 공정 중의 제7 단계를 도시한 단면도.
도 9는 제1 실시 형태의 반도체 기억 장치를 제조하기 위한 공정 중의 제8단계를 도시한 단면도.
도 10은 제1 실시 형태의 반도체 기억 장치를 제조하기 위한 공정의 제9 단계를 나타내는 단면도.
도 11은 제1 실시 형태의 변형예의 반도체 기억 장치의 단면도.
도 12는 제1 실시 형태의 다른 변형예의 반도체 기억 장치의 단면도.
도 13은 본 발명의 제2 실시 형태의 반도체 기억 장치의 단면도.
도 14는 제2 실시 형태의 반도체 기억 장치를 제조하기 위한 공정의 제1 단계를 나타내는 단면도.
도 15는 제2 실시 형태의 반도체 기억 장치를 제조하기 위한 공정의 제2 단계를 나타내는 단면도.
도 16은 제2 실시 형태의 반도체 기억 장치를 제조하기 위한 공정의 제3 단계를 나타내는 단면도.
도 17은 제2 실시 형태의 반도체 기억 장치를 제조하기 위한 공정의 제4 단계를 나타내는 단면도.
도 18은 한 종래 반도체 기억 장치의 단면도이다.
도 19는 다른 종래 반도체 기억 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : STI
3 : 게이트 절연막
4 : 게이트 전극
5 : 소스· 드레인 영역
6 : 제1 층간 절연막
9 : 셀 컨택트
10 : 제2 층간 절연막
12 : 비트 컨택트
15 : 비트선
16 : 측벽
17 : 제3 층간 절연막
18m, 18s : 컨택트 홀
19 : 커패시터 컨택트
20 : 하층 금속 컨택트
21 : 에칭 스토퍼막
22 : 제4 층간 절연막
23 : 실린더 오목부
24 : 하부 전극
25 : 커패시터 절연막
26 : 상부 전극
27 : 커패시터
28 : 제5 층간 절연막
30 : 상층 금속 컨택트
3l : 금속 배선
다음에, 본 발명의 실시 형태를 도면을 참조하여 설명한다.
도 1 및 도 2를 참조하여 반도체 기억 장치의 제조 공정이 설명된다. 이들도면에서, 도 1은 본 발명의 제1 실시예로서 제1 반도체 기억 장치의 종단면도이며, 고집적 반도체 장치를 실현하기 위해 비트선이 고밀도로 형성되고 있으며, 도 2는 이러한 반도체 기억 장치를 제조하기 위한 공정의 단계들 중 하나를 예시하고 있다.
먼저, 도 2에 도시된 바와 같이, 통상의 DRAM과 마찬가지로 실리콘 기판(1)내에 얕은 홈이 형성된다. 다음에, 이 홈을 절연 재료로 매설하여 소자 분리 절연막(STI; 2)을 형성함으로써, 메모리 셀 영역 내의 개개의 셀 영역을 구획함에 더하여 메모리 셀 영역과 주변 회로 영역을 구획한다. 그리고, 상기 실리콘 기판(1) 상에 주변 회로 영역에만 도시되어 있는 게이트 절연막(3), 게이트 전극(4)을 형성한다. 또한 상기 실리콘 기판(1)에 불순물을 도입하여 소스 드레인 영역(5)을 형성하여 MOS 트랜지스터를 형성함으로써, 이 MOS 트랜지스터에 의해 메모리 셀 영역에는 메모리 셀용 트랜지스터 Tm을, 주변 회로 영역에는 주변 회로용 트랜지스터 Ts를 각각 형성한다. 계속해서, 각 트랜지스터의 확산층과 게이트의 전면을 Co(코발트)로 실리사이드화하여 Co 실리사이드층(8)을 형성한다. 그 후, 상기 STI(2)의 표면을 포함하는 실리콘 기판(1)의 표면에는 상기 각 트랜지스터를 피복하는 실리콘 질화막(6)이 형성된다.
계속해서, 도 3에 도시된 바와 같이, 상기 메모리 셀 영역 및 주변 회로 영역의 각 트랜지스터를 덮도록 실리콘 산화막(6b)을 형성한다. 실리콘 산화막(6b)와 더불어 상기 실리콘 질화막(6a)으로부터 제1 층간 절연막(6)을 형성한다. 상기 메모리 셀 영역에서는, 메모리 셀용 트랜지스터 Tm을 비트선 및 커패시터와 접속하기 위한 컨택트 홀(7m)이 형성된다. 반면, 상기 주변 회로 영역에는, 주변 회로용 트랜지스터에 후술하는 금속 배선을 접속하기 위한 컨택트 홀(7s)이 형성된다. 이들 컨택트 홀은 각각 선택 에칭에 의해 형성될 수 있다. 다음에, CVD법에 의해 텅스텐(W)을 퇴적하여 각 컨택트 홀(7m, 7s)을 매설한다. 그 후 화학 기계 연마법(CMP)에 의해 제1 층간 절연막(6)의 표면을 평탄화하여 W를 각 컨택트 홀 내에만 잔류시켜 셀 컨택트(9)를 형성한다.
계속해서, 도 4에 도시된 바와 같이, 상기 셀 컨택트(9)의 표면이 노출되어 있는 상기 제1 층간 절연막의 표면 상에 실리콘 산화막으로 이루어지는 제2 층간 절연막(10)을 소요의 두께로 형성하여, 상기 셀 컨택트(9)의 표면을 피복한다. 제2 층간 절연막(10)에는, 상기 셀 컨택트(9) 중, 후술하는 비트선에 전기적으로 접속되는 셀 컨택트(9)의 바로 윗쪽 위치만 선택적으로 에칭하여 컨택트 홀(11)을 형성하여 상기 셀 컨택트(9)의 상면을 노출한다. 계속해서, 셀 컨택트의 경우와 마찬가지로, 컨택트 홀(11)을 매설할 때까지 W를 CVD법에 의해 퇴적하고, CMP법에 의해 표면을 평탄화하여 W를 컨택트 홀(11) 내에만 잔류시켜, 비트선에 접속하기 위한 비트 컨택트(12)를 형성한다.
다음에, 도 5에 도시된 바와 같이, 제2 층간 절연막의 표면 상에 비트선막(13)으로서 W와 TiN(질화 티탄)이 형성된다. 그 위에 하드 마스크막(14)으로서 실리콘 산화막과 실리콘 질화막의 적층막을 형성한다. 그리고, 도 6에 도시된 바와 같이, 포토레지스트 마스크(도시 생략)를 이용하여 상기 하드 마스크막(14)과 비트선막(13)을 비트선형 형상으로 패터닝함으로써 비트선(15)을형성한다. 이 때, 반도체 기억 장치의 평면 레이아웃을 나타내는 도 7에 도시된 바와 같이, 각 비트선(15)은 비트 컨택트(12) 위에서 연장한다. 비트선(15)은 해당 비트 컨택트(12)에 전기적으로 접속되며, 또한 셀 컨택트(9)를 통해 메모리 셀용 트랜지스터(Tm)에 전기적으로 접속된다. 한편, 비트선(15)에 접속되지 않은 셀 컨택트(9)는 제2 층간 절연막(10)에 의해 피복되어 있기 때문에, 비트선(15)이 소정 위치로부터 벗어나더라도 비트선(15)과 셀 컨택트(9)가 단락되는 일은 없다. 계속해서, 상기 비트선(15)을 덮는 전면에 실리콘 질화막을 소정 두께로 성장시키고, 또한 이 실리콘 질화막을 에치백하여 상기 비트선(15)의 측면만 남겨 측벽(16)을 형성한다. 도 7에 도시된 반도체 기억 장치의 구성은 예시화된 단면도이며, 상기 각 단면도에 대응하지는 않는다.
계속해서, 도 8에 도시된 바와 같이, 상기 비트선(15)을 덮도록 실리콘 산화막을 사용하여 제3 층간 절연막(17)을 형성한다. 그리고, 상기 셀 컨택트(9) 중, 후술하는 커패시터에 전기적으로 접속되는 셀 컨택트의 바로 윗쪽 위치, 및 주변 회로 영역의 후술하는 금속 배선에 전기적으로 접속되는 셀 컨택트의 바로 윗쪽 위치만 선택적으로 에칭하여 컨택트 홀(18m, 18s)을 형성한다. 이 때, 특히 메모리 셀 영역의 컨택트 홀(18m)이 소정 위치로부터 벗어날 수 있다. 해당 컨택트 홀(18m)의 일부와 비트선(15)이 중첩되는 위치에 컨택트 홀(18m)이 형성된 경우라도, 비트선(15)의 측면의 측벽(16)은 실리콘 질화막이고, 제3 층간 절연막(17)의 실리콘 산화막과의 에칭의 선택비에 의해 에칭되지는 않으며, 자기 정합으로 컨택트 홀(18m)이 형성된다. 따라서, 컨택트 홀(18m) 내에서 비트선(15)의비트선막(13)이 노출될 가능성은 없다. 셀 컨택트 또는 비트 컨택트의 경우와 마찬가지로, 컨택트 홀(18m, 18s)을 매설할 때까지 W를 CVD법에 의해 퇴적하고, CMP법에 의해 표면을 평탄화하여 W를 컨택트 홀 내에만 잔류시킨다. 또한, 메모리 셀 영역에서는, 커패시터에 접속하기 위한 커패시터 컨택트(19)를 형성한다. 주변 회로 영역에서는, 후술하는 금속 배선에 접속하기 위한 하층 금속 컨택트(20)를 형성한다.
계속해서, 도 9에 도시한 바와 같이, 전면에 실리콘 질화막으로 이루어지는 에칭 스토퍼막(21)을 형성하고, 그 위에 실리콘 산화막으로 이루어지는 제4 층간 절연막(22)을 형성하여 상기 커패시터 컨택트(19) 및 하층 금속 컨택트(20)를 피복한다. 또한, 포토레지스트 마스크(도시되지 않음)를 사용하여 커패시터 컨택트(19)의 바로 윗쪽 영역의 제4 층간 절연막(22) 및 에칭 스토퍼막(21)을 원형으로 에칭하여, 대직경의 실린더 오목부(23)가 형성된다. 그와 동시에, 상기 실린더 오목부(23)의 저면에 상기 커패시터 컨택트(19)의 상단면을 노출한다. 도 10에 도시된 바와 같이, 상기 실린더 오목부(23)의 내면을 포함하는 전면에 TiN 막을 형성한다. 실린더 오목부(23)의 영역만을 포토레지스트 마스크(도시되지 않음)로 덮은 후, 상기 TiN 막을 에치백하여 실린더 오목부(23) 내에만 남겨두어 하부 전극(24)을 형성한다. 또한, 상기 하부 전극(24)의 표면에 Ta 산화막 등의 절연막을 형성한 후, W와 TiN의 적층막을 형성한다. 그 후, 이들 적층막과 절연막을 희망 패턴으로 형성하여 상부 전극(26)과 커패시터 절연막(25)을 형성한다. 이에 따라, 실린더 형상의 커패시터(27)이 형성된다.
또한, 도 1에 도시한 바와 같이, 상기 커패시터(27)을 덮도록 제5 층간 절연막(28)을 형성하여, 상기 주변 회로 영역의 하층 금속 컨택트(20)의 바로 윗쪽에서 상기 제5 층간 절연막(28), 제4 층간 절연막(22)을 순차 선택 에칭한다. 또한, 하층의 에칭 스토퍼막(21)을 에칭하여 컨택트 홀(29)을 형성함으로써 하층 금속 컨택트의 상단면을 노출한다. 그 후, 상기 컨택트 홀(29)을 매설할 때까지 W를 CVD법에 의해 퇴적하고, 그 후 CMP 법에 의해 표면을 평탄화하여 W를 컨택트 홀(29) 내에만 남겨두어 상층 금속 컨택트(30)를 형성한다. 또한, 상기 제5 층간 절연막(28) 상에 Al(알루미늄) 막을 형성하여, 희망 패턴으로 금속 배선(31)을 형성한다. 이 금속 배선(31)은 상기 상층 금속 컨택트(30), 하층 금속 컨택트(20), 및 셀 컨택트(9)를 통해 상기 주변 회로용 트랜지스터 Ts에 전기적으로 접속된다.
결과적으로, 이상의 단계를 포함하는 공정에 의해 도 1에 나타낸 반도체 기억 장치가 제조된다. 제1 실시 형태의 반도체 기억 장치의 배치에서, 셀 컨택트(9)의 상단면을 제2 층간 절연막(10)으로 덮기 때문에, 메모리 셀 영역에서 제2 층간 절연막(10) 상에 형성된 비트선(15)에 위치 어긋남이 생긴 경우라도 희망하지 않은 셀 컨택트(9)와의 단락을 방지할 수 있다. 또한, 비트선(15) 상에 측벽(16)을 형성하고, 그 후 해당 측벽(16)과 제2 및 제3 층간 절연막(10 및 17)의 에칭 선택성을 이용하여 커패시터 컨택트(19)의 컨택트 홀을 형성하기 때문에, 커패시터 컨택트(19)에 위치 어긋남이 생긴 경우라도 비트선(15)과 커패시터 컨택트(19)와의 단락이 방지할 수 있다. 결과적으로, 비트선(15) 및 커패시터 컨택트(19)의 설계상의 배치 마진을 작게 하여, 비트선(15) 및 커패시터 컨택트(19)의 배치 밀도, 즉 커패시터(27)의 배치 밀도를 높이는 것이 가능하게 되어, 고집적의 DRAM 제조를 실현할 수 있다. 이러한 DRAM(메모리 셀)과 주변 회로를 일체로서 갖는 반도체 장치에서, 금속 배선에 대하여 트랜지스터를 전기적으로 접속하기 위한 컨택트 구조로서, 셀 컨택트(9), 하층 금속 컨택트(20), 및 상층 금속 컨택트(30)를 적층하여 있기 때문에, 각 컨택트의 깊이를 줄일 수 있고, 미세한 컨택트를 용이하게 제조할 수 있어서, 반도체 기억 장치의 고집적화를 도모하는 데에 있어서 유리해진다.
여기서, 제1 반도체 기억 장치의 변형예로서, 도 11에 도시한 바와 같이, 상기 셀 컨택트(9)의 상단면을 덮는 제2 층간 절연막(10A)을 얇은 실리콘 산화막에 형성해도 좋다. 이 경우, 제2 층간 절연막(10A)에 셀 컨택트(9)의 상단면이 형성되는 창(32)을 연 뒤에, 그 위에 비트선(15)을 형성하면, 비트선(15)과 셀 컨택트(9)를 전기적으로 접속하는 것이 가능하고, 비트 컨택트(12)를 형성하기 위한 CMP 공정 등이 불필요해져서, 제조 공정의 간략화가 가능해진다. 또한, 반도체 기억 장치의 전체 층간 절연막의 두께를 얇게 할 수 있다. 또한, 주변 회로 영역에서의 하층 금속 컨택트(20)의 제조를 용이하게 행할 수 있다.
상기 실시 형태에서, 커패시터 컨택트(19)를 형성할 때에, 비트선(15)의 측면에 측벽(16)을 형성하여, 이 측벽(16)과 제3 층간 절연막(17)과의 에칭 선택비를 이용한 자기 정합법에 의해 컨택트 홀(18m)을 형성할 수 있다. 이에 대한 대안으로, 자기 정합법을 이용하지 않고 포토레지스트 마스크를 이용한 에칭법이라도 이방성이 작은 에칭법에 의해 형성해도 좋다. 본 발명의 제2 반도체 기억 장치는 이러한 방법에 의해 형성된 것이다. 도 12에 도시한 바와 같이, 제3 층간 절연막(17)의 표면측에서 아래쪽으로 향하여 에칭하여 형성된 컨택트 홀(18m)에 기초하여 커패시터 컨택트(19A)가 형성되고, 해당 커패시터 컨택트(19A)는 비트선(15)에 근접되는 하단부의 직경 치수가 상단부보다도 작은 역테이퍼형으로 형성되기 때문에, 커패시터 컨택트(19A)에 위치 어긋남이 생긴 경우라도 커패시터 컨택트(19A)와 비트선(15) 간이 간섭하여 양자가 단락하는 것을 방지할 수 있다.
도 13을 참조할 때, 본 발명의 제2 실시 형태의 반도체 장치가 도시되어 있다. 도 14∼도 17 각각은 제2 실시 형태의 반도체 장치의 제조 방법을 공정순으로 나타낸 도면이다. 우선, 도 14에 도시된 바와 같이, 제1 실시 형태와 마찬가지로실리콘 기판(1)의 메모리 셀 영역에는 메모리 셀용 트랜지스터 Tm을, 주변 회로 영역에는 주변 회로용 트랜지스터 Ts를 각각 형성한다. 상기 메모리 셀 영역 및 주변 회로 영역의 각 트랜지스터 Tm, Ts를 덮도록 실리콘 질화막과 실리콘 산화막으로 이루어진 제1 층간 절연막(6)을 형성한다. 상기 메모리 셀 영역 및 주변 회로 영역 상에 각각의 트랜지스터 Tm, Ts에 접속하는 셀 컨택트(9)를 형성한다. 또한, 상기 제1 층간 절연막(6)의 표면 상에 실리콘 산화막으로 이루어진 제2 층간 절연막(10)을 희망 두께로 형성하여, 상기 셀 컨택트(10)의 일부에 연결되는 비트 컨택트(12)를 형성하고, 상기 비트 컨택트(12)에 연결되는 비트선(15)을 형성한다. 이 실시 형태에서는, 제1 실시 형태와 마찬가지로 비트선(15)의 측면에 측벽(16)을 형성하고 있지만, 비트선(15)의 배치 밀도에 의해 후술하는 커패시터 컨택트가 비트선(15)에 단락할 우려가 적은 경우에는 측벽(16)을 생략할 수 있다.
그 후, 도 15에 도시된 바와 같이, 상기 비트선을 덮는 제3 층간 절연막을 형성한 후, 이 제2 실시 형태에서는 커패시터 컨택트를 형성하지 않고, 제3 층간 절연막(17)의 표면 상에 실리콘 질화막의 에칭 스토퍼막(21)을 형성한다. 그 후, 포토레지스트 마스크(도시되지 않음)를 이용하여 커패시터를 형성하는 영역의 상기 셀 컨택트(9)의 바로 윗쪽 영역을 선택적으로 에칭하여, 개구창(21a)을 형성한다. 그 후, 도 16에 도시된 바와 같이, 상기 포토레지스트 마스크를 제거한 후, 상기 에칭 스토퍼막(21) 상에 제4 층간 절연막(22)을 형성한다. 포토레지스트 마스크(도시되지 않음)를 이용하여 상기 개구창(21a)을 포함한 원형 영역에서 제4 층간 절연막(22)을 선택 에칭하여 상기 에칭 스토퍼막(21)에 도달하는 대직경의 실린더 오목부(23)를 형성한다. 이 때, 실린더 오목부(23)의 저면에 에칭 스토퍼막(21)의 상기 개구창(21a)을 통해 바로 아래의 제3 층간 절연막(17)과 제2 층간 절연막(10)으로까지 에칭이 진행한다. 그 결과, 실린더 오목부(23)의 저면에 상기 셀 컨택트(9)의 상단면을 노출하는 컨택트 홀(18m)을 개구한다. 일반적으로, 실린더 오목부(23)의 직경은 400 ∼ 500㎚ 범위이며, 컨택트 홀(18m)의 직경은 약180㎚ 정도이다.
그러한 다음에, 도 17과 같이, 제4 층간 절연막(22)의 실린더 오목부(23)와, 제2 층간 절연막(10) 및 제3 층간 절연막(17)의 컨택트 홀을 포함하는 전면에 TiN막을 형성한다. 그 후, 실린더 오목부(23)의 외측 영역만을 포토레지스트 마스크(도시되지 않음)로 덮은 후, TiN 막을 에치백하여 실린더 오목부(23) 및 컨택트 홀(18m) 내에만 남겨 하부 전극(24)을 형성한다. 또한, 이 하부 전극(24)은 컨택트 홀(18m)의 저면에서 셀 컨택트(9)에 전기적으로 접속된다.
또한, 하부 전극(24)의 표면 상에 Ta 산화막 등의 절연막을 형성한 후, 실린더 오목부 및 컨택트 홀을 매립하도록 텅스텐(W)과 TiN의 적층막을 형성한다. 그 후, 이들 적층막과 절연막을 소정의 패턴으로 형성하여 상부 전극(26)과 캐패시터 절연막(25)을 형성한다. 이에 따라, 실린더 오목부(23) 및 컨택트 홀(18m)의 내면을 따라서 실린더 형상의 캐패시터(27)가 각각 형성된다. 하부 전극(24)은 셀 컨택트(9)를 통해 메모리 셀 트랜지스터(Tm)에 전기적으로 접속된다. 본 실시예에서는, 예를 들면, 하부 전극(24)의 막 두께를 10㎚, 캐패시터 절연막(25)의 막 두께를 6 ∼ 8 nm의 범위로 한다.
또한, 도 13에 도시한 바와 같이, 상기 캐패시터(27)을 덮도록 제5 층간 절연막(28)을 형성한다. 주변 회로 영역의 셀 컨택트(9)의 바로 윗쪽에서 제4 및 제5 층간 절연막(22, 28)을 선택적으로 에칭할 수 있다. 또한, 에칭 스토퍼막(21)을 에칭하고, 또한 제2 및 제3 층간 절연막(10, 17)을 선택적으로 에칭하여 컨택트 홀(29A)를 형성하여, 셀 컨택트(9)의 상단면이 컨택트 홀(29A)의 저면에 노출한다. 이후, 컨택트 홀(29A)를 매립하기 위해 텅스텐(W)을 CVD법으로 퇴적하고, CMP 법에 의해 표면을 평탄화하여 텅스텐(W)을 컨택트 홀(29A) 내에 남겨 금속 컨택트(30A)를 형성한다. 또한, 제5 층간 절연막(28) 상에 알루미늄(Al) 막을 형성하고, 소정의 패턴으로 형성하여 금속 배선(31)을 형성한다. 이 금속 배선(31)은 금속 컨택트(30A) 및 셀 컨택트(9)를 통해 주변 회로용 트랜지스터(Ts)에 전기적으로 접속될 수 있다.
결과적으로, 도 13에 나타낸 본 발명의 제3 반도체 기억 장치는 상술한 단계를 포함하는 공정에 의해 제조될 수 있다.
상술한 바와 같이, 제2 실시 형태에서는, 제4 층간 절연막(22)에 설치한 실린더 오목부(23) 내부 뿐만 아니라, 제2 층간 절연막(10) 및 제3 층간 절연막(17)에 걸쳐 형성한 컨택트 홀(18m) 내의 내면에 있어서 적층 상태의 하부 전극(24), 캐패시터 절연막(25), 상부 전극(26)에 의해 형성되는 캐패시터(27)가 구성된다.
따라서, 종래의 반도체 기억 장치와 비교하면, 컨택트 홀(18m)의 내면의 면적에 상당하는 만큼 캐패시터의 면적이 증대할 수 있다. 동일한 캐패시터 값을 얻기 위해, 제4 층간 절연막(22)의 막 두께를 저감하고, 또한 실린더 오목부(23)의 직경 치수를 축소하는 것이 가능하게 된다. 이에 따라, 제4 층간 절연막(22)의 막 두께에 의해 실린더 오목부(23)의 직경을 줄일 수 있다. 따라서, 제4 층간 절연막(22)의 막 두께의 저감 및 실린더 오목부(23)의 직경 치수의 감소가 가능하게 된다. 결과적으로, 제4 층간 절연막(22)의 막 두께가 감소함에 따라 전체 반도체 기억 장치의 막 두께를 저감할 수 있다. 이 경우, 특히 주변 회로 영역에서의 금속 컨택트(30A)를 형성하기 위한 컨택트 홀(29A)의 깊이를 저감하여, 반도체 기억 장치를 보다 용이하게 제조할 수 있다.
또한, 캐패시터(27)의 직경의 축소에 의해 고집적화가 가능하게 된다. 제2 층간 절연막(10) 및 제3 층간 절연막(17)에 걸쳐 설치한 컨택트 홀(18m) 내에 매설된 하부 전극(24)이 셀 컨택트(9)에 직접 접속되고 캐패시터 컨택트로서 기능하기 때문에, 캐패시터 컨택트를 형성하기 위한 텅스텐(W)의 CVD 공정과 CMP 공정이 불필요하게 되어, 공정 단계의 삭감이 가능하게 된다.
이상의 각 실시 형태에서는, 메모리 셀과, 논리 회로 등의 주변 회로를 반도체 기판 상에 일체로 형성한 DRAM에 대하여 설명하였다. 그러나, 본원 발명에 따르면, 상기 구성에 한정되지는 않는다. 본 기술 분야의 통상의 지식을 가진 자가 인식하는 바와 같이, 본원 발명은 본원 발명의 사상 및 범주를 벗어남이 없이 반도체 장치에 단지 메모리 셀이 형성되는 범용형 DRAM에도 적용할 수 있다. 본 기술 분야의 통상의 지식을 가진 자가 인식하는 바와 같이, 상기 각 실시 형태에 있어서의 층간 절연막이나 도전 재료는 본원 발명의 사상 및 범주를 벗어남이 없이 필요할 경우 다른 재료로 적절하게 변경할 수 있는 것은 물론이다.
이상에서 설명한 바와 같이, 본원 발명의 제1 및 제2 반도체 기억 장치는, 셀 컨택트를 제2 층간 절연막으로 덮고 있고, 셀 컨택트에 접속하는 부분에만 비트 컨택트를 형성하고 있기 때문에, 비트선에 위치 어긋남이 생긴 경우라도 셀 컨택트와의 단락이 방지될 수 있다. 또한, 캐패시터 컨택트이 소정의 위치에서 어긋날 경우라도, 비트선과의 단락이 방지될 수 있다. 이에 따라, 비트선 및 캐패시터 컨택트의 마진이 감소될 수 있다. 즉, 캐패시터의 배치 밀도를 높이는 것이 가능하게 되어, 고집적화된 DRAM의 제조를 실현할 수 있다.
또한, 본 발명의 제3 반도체 기억 장치에서는, 층간 절연막에 설치한 실린더 오목부의 내부에 부가하여 하층의 층간 절연막에 형성한 컨택트 홀 내의 내면에 있어서 적층 상태의 하부 전극, 캐패시터 절연막, 상부 전극에 의해 캐패시터가 구성된다. 따라서, 컨택트 홀의 내면 면적에 상당하는 만큼 캐패시터 면적이 증대할 수 있다. 그 결과, 캐패시터를 형성하기 위한 오목부가 설치되는 층간 절연막의 원하는 막 두께를 얻으면서 막 두께를 저감할 수 있다. 또한, 오목부의 직경 치수를 축소해도 원하는 캐패시터를 얻는 것이 가능하게 된다. 결과적으로, 층간 절연막의 전체 막 두께를 저감하고 그 후 금속 컨택트의 깊이를 저감하여, 고집적화를 실현할 수 있다.
본원 발명은 특정 실시예를 참조하여 설명되었더라도, 이러한 명세서는 한정하는 의도로 제작되지는 않았다. 개시된 실시예의 다양한 변형들은 본원 발명의 명세서를 참조할 경우 본 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다. 따라서, 첨부된 청구범위는 본원 발명의 진정한 범주 내에 해당되기 때문에 임의의 변형 또는 실시예들을 포함할 것이다.

Claims (8)

  1. 반도체 기판에 형성된 트랜지스터 및 상기 트랜지스터의 상층에 형성되어 상기 트랜지스터에 전기적으로 접속되는 커패시터를 갖는 반도체 기억 장치에 있어서,
    상기 트랜지스터를 덮는 제1 층간 절연막에 형성되고, 상기 트랜지스터에 전기적으로 접속되는 셀 컨택트;
    상기 제1 층간 절연막 상의 제2 층간 절연막에 형성되고, 상기 셀 컨택트에 전기적으로 접속되는 비트 컨택트;
    상기 제2 층간 절연막 상에 형성되고, 상기 비트 컨택트에 접속되는 비트선;
    상기 비트선을 덮는 제3 층간 절연막 상에 형성된 커패시터;
    상기 제3 및 제2 층간 절연막을 통해서 형성되고, 상기 커패시터와 상기 셀 컨택트를 접속하는 커패시터 컨택트; 및
    상기 비트선의 표면에 형성된 상기 제2 및 제3 층간 절연막과 에칭 선택성을 갖는 측벽
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 반도체 기판에 형성된 트랜지스터 및 상기 트랜지스터의 상층에 형성되어 상기 트랜지스터에 전기적으로 접속되는 커패시터를 포함하는 반도체 기억 장치에 있어서,
    상기 트랜지스터를 덮는 제1 층간 절연막에 형성되고, 상기 트랜지스터에 전기적으로 접속되는 셀 컨택트;
    상기 제1 층간 절연막 상의 제2 층간 절연막에 형성되고, 상기 셀 컨택트에 전기적으로 접속되는 비트 컨택트;
    상기 제2 층간 절연막 상에 형성되고, 상기 비트 컨택트에 접속되는 비트선;
    상기 비트선을 덮는 제3 층간 절연막 상에 형성된 커패시터; 및
    상기 제3 및 제2 층간 절연막을 통해서 형성되고, 상기 커패시터와 상기 셀 컨택트를 접속하는 커패시터 컨택트
    를 포함하고,
    상기 커패시터 컨택트는 하단부의 직경이 상단부의 직경보다 작은 상기 하단부 및 상기 상단부를 갖는
    것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 비트 컨택트는 상기 제2 층간 절연막을 통해 개구된 창을 갖고,
    상기 비트선은 상기 창을 통해서 상기 셀 컨택트에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 커패시터가 형성되는 제4 층간 절연막;
    상기 커패시터를 덮는 제5 층간 절연막;
    상기 제5 층간 절연막 상에 형성된 금속 배선; 및
    상기 제5 및 제3 층간 절연막에 걸쳐 형성되고, 상기 금속 배선과 전기적으로 접속되는 금속 컨택트
    를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 반도체 기판에 형성된 트랜지스터 및 상기 트랜지스터의 상층에 형성되어 상기 트랜지스터에 전기적으로 접속되는 커패시터를 갖는 반도체 기억 장치에 있어서,
    상기 커패시터는 상기 트랜지스터와 상기 커패시터를 접속하기 위한 컨택트홀 내에 연장되는 것을 특징으로 하는 반도체 기억 장치.
  6. 반도체 기판에 형성된 트랜지스터 및 상기 트랜지스터의 상층에 형성되어 상기 트랜지스터에 전기적으로 접속되는 커패시터를 갖는 반도체 기억 장치에 있어서,
    상기 트랜지스터를 덮는 제1 층간 절연막에 형성되고, 상기 트랜지스터에 전기적으로 접속되는 셀 컨택트;
    상기 제1 층간 절연막 상의 제2 층간 절연막에 형성되고, 상기 셀 컨택트에 전기적으로 접속되는 비트 컨택트;
    상기 제2 층간 절연막 상에 형성되고, 상기 비트 컨택트에 접속되는 비트선;및
    상기 비트선을 덮는 제3 층간 절연막 상에 형성된 제4 층간 절연막에 설치된 오목부 내에 형성된 커패시터
    를 포함하고,
    상기 커패시터와 상기 셀 컨택트 사이에 위치하는 상기 제3 및 제2 층간 절연막을 통해서 형성된 컨택트 홀 내에 상기 커패시터의 일부가 연장되고,
    상기 연장된 부분이 상기 셀 컨택트에 전기적으로 접속되는
    것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 제4 층간 절연막 내에 형성된 오목부와 상기 제3 및 제2 층간 절연막을 통해서 형성된 컨택트 홀이 서로 연결되고,
    상기 커패시터는 상기 오목부와 상기 컨택트 홀의 내면을 따라서 적층된 하부 전극, 커패시터 절연막, 및 상부 전극으로 이루어진 층 구조로 구성되고,
    상기 하부 전극은 상기 셀 컨택트에 전기적으로 접속되는
    것을 특징으로 하는 반도체 기억 장치.
  8. 제6항에 있어서,
    상기 커패시터를 덮는 제5 층간 절연막;
    상기 제5 층간 절연막 상에 형성된 금속 배선; 및
    상기 제5 층간 절연막에서 상기 제2 층간 절연막까지 형성된 금속 컨택트
    를 더 포함하고,
    상기 금속 배선과 상기 셀 컨택트는 상기 제5 층간 절연막, 상기 금속 배선 및 상기 금속 컨택트에 의해 서로 전기적으로 접속하는 것을 특징으로 하는 반도체 기억 장치.
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