JP2953369B2 - 半導体装置の構造およびその製造方法 - Google Patents
半導体装置の構造およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は耐熱性金属を利用し
た半導体装置の構造およびその製造方法に関し、特に強
誘電体薄膜を利用した不揮発性記憶装置の構造およびそ
の製造方法に関するものである。
た半導体装置の構造およびその製造方法に関し、特に強
誘電体薄膜を利用した不揮発性記憶装置の構造およびそ
の製造方法に関するものである。
【０００２】
【従来の技術】不揮発性記憶装置のうち、分極ヒステリ
シスを有する強誘電体薄膜を容量部に利用する強誘電体
メモりデバイスは、近年高密度が要求され、トランジス
タや配線や容量部の寸法の微細化あるいはコンタクトホ
ールの高アスペクト化が進行している。図８に、強誘電
体膜を用いた記憶容量セルの回路図を示す。記憶容量セ
ルは、１つのＮＭＯＳトランスファゲート１と強誘電体
薄膜が電荷蓄積電極２とプレート電極３との間に挟まれ
た強誘電体容量４から構成される。ＮＭＯＳＦＥＴのゲ
ート電極はワード線５に接続され、一方の拡散層はビッ
ト線６に、またゲート電極は挟んだ反対側の拡散層は強
誘電体容量の電荷蓄積電極２に接続されている。図９
に、一般的な強誘電体メモリデバイス（以後、ＦＲＡＭ
デバイスと呼ぶ）の回路ブロック図を示す。ＦＲＡＭデ
バイスは、記憶容量セルが縦横に配列された記憶回路部
７と各々の記憶容量セルからデータの読み書き動作を行
うためのＣＭＯＳ論理回路部８から構成される。
シスを有する強誘電体薄膜を容量部に利用する強誘電体
メモりデバイスは、近年高密度が要求され、トランジス
タや配線や容量部の寸法の微細化あるいはコンタクトホ
ールの高アスペクト化が進行している。図８に、強誘電
体膜を用いた記憶容量セルの回路図を示す。記憶容量セ
ルは、１つのＮＭＯＳトランスファゲート１と強誘電体
薄膜が電荷蓄積電極２とプレート電極３との間に挟まれ
た強誘電体容量４から構成される。ＮＭＯＳＦＥＴのゲ
ート電極はワード線５に接続され、一方の拡散層はビッ
ト線６に、またゲート電極は挟んだ反対側の拡散層は強
誘電体容量の電荷蓄積電極２に接続されている。図９
に、一般的な強誘電体メモリデバイス（以後、ＦＲＡＭ
デバイスと呼ぶ）の回路ブロック図を示す。ＦＲＡＭデ
バイスは、記憶容量セルが縦横に配列された記憶回路部
７と各々の記憶容量セルからデータの読み書き動作を行
うためのＣＭＯＳ論理回路部８から構成される。
【０００３】図８に示したように、記憶容量セルのトラ
ンスファゲートはＮＭＯＳＦＥＴから構成されることか
ら、記憶回路部内のシリコン基板に形成された拡散層は
ｎ+領域のみで構成される。一方、ＣＭＯＳ論理回路部
内のＰＭＯＳＦＥＴの拡散層はｐ+ 領域で、またＮＭＯ
ＳＦＥＴの拡散領域はｎ+ 領域である。すなわち、ＣＭ
ＯＳ論理回路部内のシリコン基板にはｐ+ 拡散領域とｎ
+ 拡散領域が混在した状態となっている。
ンスファゲートはＮＭＯＳＦＥＴから構成されることか
ら、記憶回路部内のシリコン基板に形成された拡散層は
ｎ+領域のみで構成される。一方、ＣＭＯＳ論理回路部
内のＰＭＯＳＦＥＴの拡散層はｐ+ 領域で、またＮＭＯ
ＳＦＥＴの拡散領域はｎ+ 領域である。すなわち、ＣＭ
ＯＳ論理回路部内のシリコン基板にはｐ+ 拡散領域とｎ
+ 拡散領域が混在した状態となっている。
【０００４】このようなＦＲＡＭデバイスの第１の従来
例として、大西らは１９９４年国際電子デバイス会議
（大西ら、ＩＥＤＭ １９９４、テクニカルダイジェス
ト、８４３〜８４６頁）でＦＲＡＭデバイスの製造方法
を公表した。図１０に、その断面工程図を示す。
例として、大西らは１９９４年国際電子デバイス会議
（大西ら、ＩＥＤＭ １９９４、テクニカルダイジェス
ト、８４３〜８４６頁）でＦＲＡＭデバイスの製造方法
を公表した。図１０に、その断面工程図を示す。
【０００５】まず、図１０（ａ）に示すように、記憶回
路部７に２つのＮＭＯＳＦＥＴが並んで配置された２つ
のトランスファゲート１とＣＭＯＳ回路部８のＰＭＯＳ
ＦＥＴ９およびＮＭＯＳＦＥＴ１０をシリコン基板１１
に形成する。各ＭＯＳＦＥＴは素子分離酸化膜３５で分
離されている。第１層間絶縁膜１２を成長し、第１の層
間絶縁膜を化学機械研磨法（ＣＭＰ）で平坦化した後、
記憶回路部内の第１の層間絶縁膜１２にＮＭＯＳＦＥＴ
トランスファゲートの拡散層ｎ+ 拡散層に至る開口部
（以後、容量コンタクトホールと呼ぶ）を形成する。該
容量コンタクトホールを埋め込みながら、第１の層間絶
縁膜上にＣＶＤ法でｎ+ ポリシリコン膜を成長し、ドラ
イエッチバック法で第１層間膜上のポリシリコン膜を除
去することで、容量コンタクトホールにｎ+ ポリシリコ
ンを埋め込んだｎ+ 容量プラグ１３を形成する。
路部７に２つのＮＭＯＳＦＥＴが並んで配置された２つ
のトランスファゲート１とＣＭＯＳ回路部８のＰＭＯＳ
ＦＥＴ９およびＮＭＯＳＦＥＴ１０をシリコン基板１１
に形成する。各ＭＯＳＦＥＴは素子分離酸化膜３５で分
離されている。第１層間絶縁膜１２を成長し、第１の層
間絶縁膜を化学機械研磨法（ＣＭＰ）で平坦化した後、
記憶回路部内の第１の層間絶縁膜１２にＮＭＯＳＦＥＴ
トランスファゲートの拡散層ｎ+ 拡散層に至る開口部
（以後、容量コンタクトホールと呼ぶ）を形成する。該
容量コンタクトホールを埋め込みながら、第１の層間絶
縁膜上にＣＶＤ法でｎ+ ポリシリコン膜を成長し、ドラ
イエッチバック法で第１層間膜上のポリシリコン膜を除
去することで、容量コンタクトホールにｎ+ ポリシリコ
ンを埋め込んだｎ+ 容量プラグ１３を形成する。
【０００６】次に、第１の層間絶縁膜全面にスパッタ法
で電荷蓄積電極にとしてＰｔ／ＴｉＮ／Ｔｉ膜を形成す
る。Ｐｂ、Ｔｉ，Ｚｒのアルコキシドからなる複合アル
コキシド溶液を、かかる電荷蓄積電極膜上にスピン塗布
した後、６００℃程度のアニールを施すことで、厚さ３
０００Ａ程度のＰＺＴ膜（Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ）を
成長し、ランプアニール法による６６０℃、３０秒加熱
でＰＺＴ膜を結晶化する。塩素系ガスによるＥＣＲ高密
度プラズマエッチングでＰＺＴ／Ｐｔ／ＴｉＮ／Ｔｉ膜
をパターニングすることで、Ｐｔ／ＴｉＮ／Ｔｉ膜から
なる電荷蓄積電極２上にＰＺＴ膜１４の形成された構造
を得る。次に、スパッタ法でＴｉＯ2 バリア膜（図示せ
ず）を成長し、さらにＣＶＤ法で第２層間絶縁膜１５で
あるＳｉＯ2 膜を成長する。第２の層間絶縁膜１５に、
該ＰＺＴ膜１４に至るコンタクトホール１６（以後、プ
レート電極ホールとよぶ）を開口する。スパッタ法で２
０００Ａ程度のＰｔ膜を成長と塩素系ガスによるドライ
エッチングで該Ｐｔ膜をパターニングすることで、Ｐｔ
膜からなるプレート電極３を形成する。この工程で図１
０（ｂ）に示すようなｎ+ 容量プラグ１３上にＰｔ／Ｔ
ｉＮ／Ｔｉ膜からなる電荷蓄積電極２とＰｔプレート電
極３との間にＰＺＴ膜１４が挟まれた構造の容量部を形
成する。
で電荷蓄積電極にとしてＰｔ／ＴｉＮ／Ｔｉ膜を形成す
る。Ｐｂ、Ｔｉ，Ｚｒのアルコキシドからなる複合アル
コキシド溶液を、かかる電荷蓄積電極膜上にスピン塗布
した後、６００℃程度のアニールを施すことで、厚さ３
０００Ａ程度のＰＺＴ膜（Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ）を
成長し、ランプアニール法による６６０℃、３０秒加熱
でＰＺＴ膜を結晶化する。塩素系ガスによるＥＣＲ高密
度プラズマエッチングでＰＺＴ／Ｐｔ／ＴｉＮ／Ｔｉ膜
をパターニングすることで、Ｐｔ／ＴｉＮ／Ｔｉ膜から
なる電荷蓄積電極２上にＰＺＴ膜１４の形成された構造
を得る。次に、スパッタ法でＴｉＯ2 バリア膜（図示せ
ず）を成長し、さらにＣＶＤ法で第２層間絶縁膜１５で
あるＳｉＯ2 膜を成長する。第２の層間絶縁膜１５に、
該ＰＺＴ膜１４に至るコンタクトホール１６（以後、プ
レート電極ホールとよぶ）を開口する。スパッタ法で２
０００Ａ程度のＰｔ膜を成長と塩素系ガスによるドライ
エッチングで該Ｐｔ膜をパターニングすることで、Ｐｔ
膜からなるプレート電極３を形成する。この工程で図１
０（ｂ）に示すようなｎ+ 容量プラグ１３上にＰｔ／Ｔ
ｉＮ／Ｔｉ膜からなる電荷蓄積電極２とＰｔプレート電
極３との間にＰＺＴ膜１４が挟まれた構造の容量部を形
成する。
【０００７】次に、第３の層間絶縁膜１７としてＳｉＯ
2 膜を成長する。しかる後、図１０（ｃ）に示すように
第１の層間絶縁膜１２と第２の層間絶縁膜１５と第３の
層間絶縁膜１７からなる積層膜に対し、記憶回路部のＮ
ＭＯＳＦＥＴ拡散層への開口部１８（以後、ビット・コ
ンタクトホール１８と呼ぶ）、ＣＭＯＳ回路部の拡散層
とゲート電極への開口部１９（以後、ＣＭＯＳコンタク
トホール１９と呼ぶ）を形成する。第３の層間絶縁膜１
７に対して、Ｐｔプレート電極３に至る開口部であるプ
レートコンタクトホール（図示せず）も同時に形成す
る。最後に、図１０（ｄ）に示すように、スパッタ法に
よるアルミ成膜とドライエッチングにより、記憶回路部
のビット線６およびＣＭＯＳ論理回路部８のアルミ配線
２０を一括して形成している。
2 膜を成長する。しかる後、図１０（ｃ）に示すように
第１の層間絶縁膜１２と第２の層間絶縁膜１５と第３の
層間絶縁膜１７からなる積層膜に対し、記憶回路部のＮ
ＭＯＳＦＥＴ拡散層への開口部１８（以後、ビット・コ
ンタクトホール１８と呼ぶ）、ＣＭＯＳ回路部の拡散層
とゲート電極への開口部１９（以後、ＣＭＯＳコンタク
トホール１９と呼ぶ）を形成する。第３の層間絶縁膜１
７に対して、Ｐｔプレート電極３に至る開口部であるプ
レートコンタクトホール（図示せず）も同時に形成す
る。最後に、図１０（ｄ）に示すように、スパッタ法に
よるアルミ成膜とドライエッチングにより、記憶回路部
のビット線６およびＣＭＯＳ論理回路部８のアルミ配線
２０を一括して形成している。
【０００８】以上一連の工程で、得られる第１の従来例
のＦＲＡＭデバイスでは、 ｎ+ 容量プラグ１３上に強誘電体容量が形成されてい
ること、 強誘電体容量４の上部にアルミ膜のビット線６が形成
されていること、さらに ｎ+ 拡散層やｐ+ 拡散層に対するビット・コンタクト
ホール１８やＣＭＯＳコンタクトホール１９がスパッタ
法によるアルミ膜で部分的に埋め込まれていることが特
徴である。
のＦＲＡＭデバイスでは、 ｎ+ 容量プラグ１３上に強誘電体容量が形成されてい
ること、 強誘電体容量４の上部にアルミ膜のビット線６が形成
されていること、さらに ｎ+ 拡散層やｐ+ 拡散層に対するビット・コンタクト
ホール１８やＣＭＯＳコンタクトホール１９がスパッタ
法によるアルミ膜で部分的に埋め込まれていることが特
徴である。
【０００９】第２の従来例として、田辺らは１９９５年
ＶＬＳＩ技術シンポジュームで、別形態のＦＲＡＭデバ
イス構造およびその製造方法を提示した（田辺ら、１９
９５年ＶＬＳＩ技術シンポジューム、テクニカルダイジ
ェスト、１２３〜１２４項）。図１１に、田辺らによる
ＦＲＡＭデバイスの製造工程断面図を示す。
ＶＬＳＩ技術シンポジュームで、別形態のＦＲＡＭデバ
イス構造およびその製造方法を提示した（田辺ら、１９
９５年ＶＬＳＩ技術シンポジューム、テクニカルダイジ
ェスト、１２３〜１２４項）。図１１に、田辺らによる
ＦＲＡＭデバイスの製造工程断面図を示す。
【００１０】まず、図１１（ａ）に示すように記憶回路
部７の２つのＮＭＯＳＦＥＴからなる２つのＮＭＯＳＦ
ＥＴトランスファゲート１とＣＭＯＳ倫理回路部８のＰ
ＭＯＳＦＥＴ９およびＮＭＯＳＦＥＴ１０をシリコン基
板１１に形成する。ＣＶＤ法で成長した第１の層間絶縁
膜１２の表面を化学機械研磨法（ＣＭＰ）で平坦化す
る。第１の層間絶縁膜１２にＮＭＯＳＦＥＴ１のｎ+ 拡
散層へ至る開口部（ビット・コンタクトホール１８）を
形成し、スパッタ法で成膜したタングステンシリサイド
（ＷＳｉx ）膜を、反応性ドライエッチングでパターニ
ングすることでビット線６を形成する。
部７の２つのＮＭＯＳＦＥＴからなる２つのＮＭＯＳＦ
ＥＴトランスファゲート１とＣＭＯＳ倫理回路部８のＰ
ＭＯＳＦＥＴ９およびＮＭＯＳＦＥＴ１０をシリコン基
板１１に形成する。ＣＶＤ法で成長した第１の層間絶縁
膜１２の表面を化学機械研磨法（ＣＭＰ）で平坦化す
る。第１の層間絶縁膜１２にＮＭＯＳＦＥＴ１のｎ+ 拡
散層へ至る開口部（ビット・コンタクトホール１８）を
形成し、スパッタ法で成膜したタングステンシリサイド
（ＷＳｉx ）膜を、反応性ドライエッチングでパターニ
ングすることでビット線６を形成する。
【００１１】次に、図１１（ｂ）のようにＣＶＤ法で成
長した第２の層間絶縁膜１５を化学機械研磨法で平坦化
した後、スパッタ法で下部容量電極膜４１であるＰｔ／
Ｔｉを成膜し、さらにゾル・ゲル法でＰＺＴ膜１４を成
長する。酸素中６００℃アニールで結晶化させた後、か
かるＰＺＴ膜１４／Ｐｔ／Ｔｉ膜をパターニングする。
しかる後、スパッタ法でＰｔ膜を成膜し、塩素系ガスを
用いたドライエッチングでＰＺＴ膜１４上に上部容量電
極４３を形成する。ここでは、Ｐｔ／Ｔｉの下部容量電
極膜がプレート電極３であり、上部容量電極４３が電荷
蓄積電極２である。第３の層間絶縁膜１７を成長した
後、記憶回路部７のＮＭＯＳＦＥＴの拡散層へ至る開口
部（以後、局所配線コンタクト６１と呼ぶ）及びＣＭＯ
Ｓ回路部８のＮＭＯＳＦＥＴ１０のｎ+ 拡散層とＰＭＯ
ＳＦＥＴ９のｐ+ 拡散層に至る開口部（ＣＭＯＳコンタ
クトホール１９）を形成する。
長した第２の層間絶縁膜１５を化学機械研磨法で平坦化
した後、スパッタ法で下部容量電極膜４１であるＰｔ／
Ｔｉを成膜し、さらにゾル・ゲル法でＰＺＴ膜１４を成
長する。酸素中６００℃アニールで結晶化させた後、か
かるＰＺＴ膜１４／Ｐｔ／Ｔｉ膜をパターニングする。
しかる後、スパッタ法でＰｔ膜を成膜し、塩素系ガスを
用いたドライエッチングでＰＺＴ膜１４上に上部容量電
極４３を形成する。ここでは、Ｐｔ／Ｔｉの下部容量電
極膜がプレート電極３であり、上部容量電極４３が電荷
蓄積電極２である。第３の層間絶縁膜１７を成長した
後、記憶回路部７のＮＭＯＳＦＥＴの拡散層へ至る開口
部（以後、局所配線コンタクト６１と呼ぶ）及びＣＭＯ
Ｓ回路部８のＮＭＯＳＦＥＴ１０のｎ+ 拡散層とＰＭＯ
ＳＦＥＴ９のｐ+ 拡散層に至る開口部（ＣＭＯＳコンタ
クトホール１９）を形成する。
【００１２】最後に図１１（ｃ）に示すように、スパッ
タ法でＴｉＮ／Ｔｉバリア膜（図示せず）を成長した
後、ＭＯＣＶＤ法でＴｉＮ膜（図示せず）およびアルミ
膜を成長する。反応性ドライエッチングでＡｌ／ＴｉＮ
／Ｔｉ膜をパターニングすることで、記憶回路部内のＮ
ＭＯＳＦＥＴ１の拡散層とＰｔ上部容量電極４３（電荷
蓄積電極２）とを接続する局所配線２１とＣＭＯＳ回路
間を接続するアルミ配線２０を形成している。
タ法でＴｉＮ／Ｔｉバリア膜（図示せず）を成長した
後、ＭＯＣＶＤ法でＴｉＮ膜（図示せず）およびアルミ
膜を成長する。反応性ドライエッチングでＡｌ／ＴｉＮ
／Ｔｉ膜をパターニングすることで、記憶回路部内のＮ
ＭＯＳＦＥＴ１の拡散層とＰｔ上部容量電極４３（電荷
蓄積電極２）とを接続する局所配線２１とＣＭＯＳ回路
間を接続するアルミ配線２０を形成している。
【００１３】かかる一連の工程で得られる第２の従来例
によるＦＲＡＭデバイスでは、 ビット線６上に強誘電体容量４が形成されているこ
と、 局所配線２１によりトランスファゲート１のＮＭＯＳ
ＦＥＴ拡散層（ｎ+ 拡散層）と上部容量電極４３（電荷
蓄積電極２）に形成されていること、 強誘電体容量部４形成後に層間絶縁膜１２、１５、１
７の開口部（局所配線コンタクト６１やＣＭＯＳコンタ
クトホール１９）に対してＭＯＣＶＤ法でアルミ膜を埋
め込んでいることが特徴である。
によるＦＲＡＭデバイスでは、 ビット線６上に強誘電体容量４が形成されているこ
と、 局所配線２１によりトランスファゲート１のＮＭＯＳ
ＦＥＴ拡散層（ｎ+ 拡散層）と上部容量電極４３（電荷
蓄積電極２）に形成されていること、 強誘電体容量部４形成後に層間絶縁膜１２、１５、１
７の開口部（局所配線コンタクト６１やＣＭＯＳコンタ
クトホール１９）に対してＭＯＣＶＤ法でアルミ膜を埋
め込んでいることが特徴である。
【００１４】またカングらは、１９９４年国際電子デバ
イス会議で、容量部形成前にＣＶＤ法によるタングステ
ン膜を成長し、ビット線として利用するＤＲＡＭデバイ
スの製造方法を提示している（１９９４ ＩＥＤＭ、テ
クニカルダイジェスト ６３５〜６３８項）。図１２
に、その製造工程断面図を示す。
イス会議で、容量部形成前にＣＶＤ法によるタングステ
ン膜を成長し、ビット線として利用するＤＲＡＭデバイ
スの製造方法を提示している（１９９４ ＩＥＤＭ、テ
クニカルダイジェスト ６３５〜６３８項）。図１２
に、その製造工程断面図を示す。
【００１５】まず、図１２（ａ）のように、シリコン基
板１１に記憶回路部７のＮＭＯＳＦＥＴトランスファゲ
ート１とＣＭＯＳ回路部８のＰＭＯＳＦＥＴ９とＮＭＯ
ＳＦＥＴ１０を形成し、ゲート電極２２に側壁絶縁膜を
形成する。層間絶縁間を成長した後、記憶回路部のＮＭ
ＯＳトランスファゲート１のｎ+ 拡散層に至る開口部を
形成し、ＣＶＤ法とエッチバック法とにより該開口部に
ｎ+ ポリシリコンプラグ２３を形成する。さらに、ＣＶ
Ｄ法で第１の層間絶縁膜１２を成長後ＣＭＰで平坦化
し、かかる第１の層間絶縁膜にｎ+ ポリシリコンプラグ
２３に至る開口部ビットコンタクトホール１８を形成す
る。スパッタ法でＴｉ膜（図示せず）を成長し、ランプ
アニールでＴｉとポリシリコンとの反応で該ｎ+ コンタ
クトプラグ２３の表面をチタンシリサイド化する（図示
せず）。さらに、反応性スパッタ法でＴｉＮバリア膜
（図示せず）を成長した後、ＣＶＤ法によるタングステ
ン膜２４を成長する。フォトレジストをマスクとする反
応性イオンエッチングでパターニングすることで、タン
グステン・ビット線２４を得ている。ただし、この際Ｃ
ＭＯＳ回路部へのタングステン・コンタクトプラグは形
成されていない。
板１１に記憶回路部７のＮＭＯＳＦＥＴトランスファゲ
ート１とＣＭＯＳ回路部８のＰＭＯＳＦＥＴ９とＮＭＯ
ＳＦＥＴ１０を形成し、ゲート電極２２に側壁絶縁膜を
形成する。層間絶縁間を成長した後、記憶回路部のＮＭ
ＯＳトランスファゲート１のｎ+ 拡散層に至る開口部を
形成し、ＣＶＤ法とエッチバック法とにより該開口部に
ｎ+ ポリシリコンプラグ２３を形成する。さらに、ＣＶ
Ｄ法で第１の層間絶縁膜１２を成長後ＣＭＰで平坦化
し、かかる第１の層間絶縁膜にｎ+ ポリシリコンプラグ
２３に至る開口部ビットコンタクトホール１８を形成す
る。スパッタ法でＴｉ膜（図示せず）を成長し、ランプ
アニールでＴｉとポリシリコンとの反応で該ｎ+ コンタ
クトプラグ２３の表面をチタンシリサイド化する（図示
せず）。さらに、反応性スパッタ法でＴｉＮバリア膜
（図示せず）を成長した後、ＣＶＤ法によるタングステ
ン膜２４を成長する。フォトレジストをマスクとする反
応性イオンエッチングでパターニングすることで、タン
グステン・ビット線２４を得ている。ただし、この際Ｃ
ＭＯＳ回路部へのタングステン・コンタクトプラグは形
成されていない。
【００１６】次に、図１２（ｂ）のように、第２の層間
絶縁膜１５を成長し、ｎ+ ポリシリコンプラグ２３に至
る開口部（容量コンタクトホール２５）を形成する。該
容量コンタクトホール上２５にｎ+ ポリシリコンのシリ
ンダー状電荷蓄積電極２を形成後、該シリンダー状電荷
蓄積電極２の表面に高誘電体であるＴａ2 Ｏ3 膜２６を
成長する。スパッタ法でＴｉＮバリア膜を成長した後、
ＣＶＤ法でｎ+ ポリシリコン・プレート電極３を形成す
る。かかる一連の工程で、ｎ+ ポリシリコンプラグ２３
上にＴａ2 Ｏ3 膜２６を容量膜とする容量部が形成され
る。
絶縁膜１５を成長し、ｎ+ ポリシリコンプラグ２３に至
る開口部（容量コンタクトホール２５）を形成する。該
容量コンタクトホール上２５にｎ+ ポリシリコンのシリ
ンダー状電荷蓄積電極２を形成後、該シリンダー状電荷
蓄積電極２の表面に高誘電体であるＴａ2 Ｏ3 膜２６を
成長する。スパッタ法でＴｉＮバリア膜を成長した後、
ＣＶＤ法でｎ+ ポリシリコン・プレート電極３を形成す
る。かかる一連の工程で、ｎ+ ポリシリコンプラグ２３
上にＴａ2 Ｏ3 膜２６を容量膜とする容量部が形成され
る。
【００１７】次に、図１２（ｃ）のように、ＣＶＤ法で
第３の層間絶縁膜１７を成長し、該第３の層間絶縁膜に
前記ｎ+ ポリシリコン・プレート電極３に至る開口部
（プレート・コンタクトホール２７）と、第１、第２お
よび第３の層間絶縁膜１２、１５、１７にＣＭＯＳ回路
部８の拡散層に至る開口部（ＣＭＯＳコンタクトホール
１９）を形成する。さらには、ビット線２４に至る開口
部を形成する。
第３の層間絶縁膜１７を成長し、該第３の層間絶縁膜に
前記ｎ+ ポリシリコン・プレート電極３に至る開口部
（プレート・コンタクトホール２７）と、第１、第２お
よび第３の層間絶縁膜１２、１５、１７にＣＭＯＳ回路
部８の拡散層に至る開口部（ＣＭＯＳコンタクトホール
１９）を形成する。さらには、ビット線２４に至る開口
部を形成する。
【００１８】最後に、図１２（ｄ）のように、コリメー
トスパッタ法でＴｉＮ／Ｔｉバリア膜（図示せず）を成
長後、リフロースパッタ法でＡｌを成膜することで、前
記ＣＭＯＳコンタクトホール１９や前記プレートコンタ
クトホール２７に対して一括してアルミを埋め込んでい
る。最後に、Ａｌ／ＴｉＮ／Ｔｉ膜を反応性エッチング
でアルミ配線２０を形成している。
トスパッタ法でＴｉＮ／Ｔｉバリア膜（図示せず）を成
長後、リフロースパッタ法でＡｌを成膜することで、前
記ＣＭＯＳコンタクトホール１９や前記プレートコンタ
クトホール２７に対して一括してアルミを埋め込んでい
る。最後に、Ａｌ／ＴｉＮ／Ｔｉ膜を反応性エッチング
でアルミ配線２０を形成している。
【００１９】
【発明が解決しようとする課題】しかしながら、従来の
ＦＲＡＭデバイスの構造およびその製造方法には、重大
な欠点がある。まず、大西らの提示した第１の従来例
（図１０（ｄ））では、ビット線６が強誘電体容量４の
上に形成されている。したがって、トランスファゲート
１へのビット・コンタクトホール１８は第１、第２およ
び第３の層間絶縁膜（１２、１５、１７）を貫く深いも
のとなっている。このような深いビット・コンタクトホ
ール１８を、スパッタ法でアルミ成膜で埋め込むことは
困難である。かかるビット・コンタクトホール１８の径
を広げることで、スパッタ法によるアルミの埋め込み性
を改善することは可能であるが、その結果記憶容量セル
の面積増大は避けられない。また、ビット・コンタクト
に埋め込まれたアルミと強誘電体容量４との静電カップ
リングが生じるため、ビット線６の容量が増大し、ビッ
ト線駆動能力に悪影響を与えている。
ＦＲＡＭデバイスの構造およびその製造方法には、重大
な欠点がある。まず、大西らの提示した第１の従来例
（図１０（ｄ））では、ビット線６が強誘電体容量４の
上に形成されている。したがって、トランスファゲート
１へのビット・コンタクトホール１８は第１、第２およ
び第３の層間絶縁膜（１２、１５、１７）を貫く深いも
のとなっている。このような深いビット・コンタクトホ
ール１８を、スパッタ法でアルミ成膜で埋め込むことは
困難である。かかるビット・コンタクトホール１８の径
を広げることで、スパッタ法によるアルミの埋め込み性
を改善することは可能であるが、その結果記憶容量セル
の面積増大は避けられない。また、ビット・コンタクト
に埋め込まれたアルミと強誘電体容量４との静電カップ
リングが生じるため、ビット線６の容量が増大し、ビッ
ト線駆動能力に悪影響を与えている。
【００２０】田辺らの提示した第２の従来例（図１１
（ｃ））では、ビット線６上に強誘電体容量４が形成さ
れたＣＯＢ（Capacitor On Bit-lines）構造となってお
り、ビット線容量低減がなされている。一方、ＣＯＢ構
造としてことでＮＭＯＳトランスファゲート１に至る局
所配線コンタクト６１やＣＭＯＳ回路部８のＰＮＭＯＳ
ＦＥＴ９やＮＭＯＳＦＥＴ１０の拡散層に至るへのＣＭ
ＯＳコンタクトホール１９が、少なくともビット線６の
厚さ分だけさらに深くなり、スパッタ法のみによるアル
ミ埋め込みを困難にし、ＭＯＣＶＤ法によるＡｌ膜成長
でコンタクトを埋め込む必然性が生じている。ところ
で、ＰＺＴ等の複合金属酸化物は水素等の還元雰囲気に
曝されると、酸素原子が放出され結晶内に酸素欠陥を生
じる。この酸素欠陥は残留分極値の低下やリーク電流の
増大を引き起こし、容量部の強誘電特性を劣化させる。
ＭＯＣＶＤ法によるＡｌ膜の成長では、キャリアガスに
水素ガスを用いている。このため、強誘電体容量部を形
成した後にＣＶＤ法でＡｌ膜を成長することは好ましく
ない。この強誘電体容量部を形成した後に、メタルＣＶ
Ｄ工程を採用できないは、ＤＲＡＭデバイスの製造方法
をＦＲＡＭデバイスにそのまま適用することに制限を与
えている。
（ｃ））では、ビット線６上に強誘電体容量４が形成さ
れたＣＯＢ（Capacitor On Bit-lines）構造となってお
り、ビット線容量低減がなされている。一方、ＣＯＢ構
造としてことでＮＭＯＳトランスファゲート１に至る局
所配線コンタクト６１やＣＭＯＳ回路部８のＰＮＭＯＳ
ＦＥＴ９やＮＭＯＳＦＥＴ１０の拡散層に至るへのＣＭ
ＯＳコンタクトホール１９が、少なくともビット線６の
厚さ分だけさらに深くなり、スパッタ法のみによるアル
ミ埋め込みを困難にし、ＭＯＣＶＤ法によるＡｌ膜成長
でコンタクトを埋め込む必然性が生じている。ところ
で、ＰＺＴ等の複合金属酸化物は水素等の還元雰囲気に
曝されると、酸素原子が放出され結晶内に酸素欠陥を生
じる。この酸素欠陥は残留分極値の低下やリーク電流の
増大を引き起こし、容量部の強誘電特性を劣化させる。
ＭＯＣＶＤ法によるＡｌ膜の成長では、キャリアガスに
水素ガスを用いている。このため、強誘電体容量部を形
成した後にＣＶＤ法でＡｌ膜を成長することは好ましく
ない。この強誘電体容量部を形成した後に、メタルＣＶ
Ｄ工程を採用できないは、ＤＲＡＭデバイスの製造方法
をＦＲＡＭデバイスにそのまま適用することに制限を与
えている。
【００２１】また、カングらの方法の場合はＤＲＡＭデ
バイス形成に対応するものであるが、Ｔａ2 Ｏ3 膜容量
部形成前にＣＶＤ法を利用したタングステン・ビット線
２４の形成がなされている点が特徴である。ただし、そ
の際にＣＭＯＳ回路部８への拡散層に至る開口部（ＣＭ
ＯＳコンタクトホール１９）に耐熱材料であるタングス
テンを埋め込んで耐熱性金属コンタクトプラグをも同時
に形成することは試みられていない。高誘電体であるＴ
ａ2 Ｏ3 膜を強誘電体膜（例えば、ＰＺＴ膜）に置き換
えたことで、カングらの方法をＦＲＡＭデバイス形成に
適用できる考えることもできる。しかしながら、ＣＭＯ
Ｓ論理回路部の拡散層に至る開口部（ＣＭＯＳコンタク
トホール１９）は、第１、第２および第３の層間絶縁膜
１２、１５、１７を貫く必要があり、非常に深いものと
なっている。このような深い開口部１９を埋め込むため
に、リフロースパッタ法を用いてアルミ膜を成長には、
４００℃以上の高温を必要とする。このスパッタの際の
熱（あるいは熱応力）で強誘電体膜にダメージは入り、
リーク電流の増大や残留分極値の低下をもたらす結果を
導いている。すなわち、カングらによるＤＲＡＭデバイ
スの形成方法をそのままＦＲＡＭデバイスの形成方法に
適用するには無理がある。
バイス形成に対応するものであるが、Ｔａ2 Ｏ3 膜容量
部形成前にＣＶＤ法を利用したタングステン・ビット線
２４の形成がなされている点が特徴である。ただし、そ
の際にＣＭＯＳ回路部８への拡散層に至る開口部（ＣＭ
ＯＳコンタクトホール１９）に耐熱材料であるタングス
テンを埋め込んで耐熱性金属コンタクトプラグをも同時
に形成することは試みられていない。高誘電体であるＴ
ａ2 Ｏ3 膜を強誘電体膜（例えば、ＰＺＴ膜）に置き換
えたことで、カングらの方法をＦＲＡＭデバイス形成に
適用できる考えることもできる。しかしながら、ＣＭＯ
Ｓ論理回路部の拡散層に至る開口部（ＣＭＯＳコンタク
トホール１９）は、第１、第２および第３の層間絶縁膜
１２、１５、１７を貫く必要があり、非常に深いものと
なっている。このような深い開口部１９を埋め込むため
に、リフロースパッタ法を用いてアルミ膜を成長には、
４００℃以上の高温を必要とする。このスパッタの際の
熱（あるいは熱応力）で強誘電体膜にダメージは入り、
リーク電流の増大や残留分極値の低下をもたらす結果を
導いている。すなわち、カングらによるＤＲＡＭデバイ
スの形成方法をそのままＦＲＡＭデバイスの形成方法に
適用するには無理がある。
【００２２】以上指摘した技術課題は、ＦＲＡＭデバイ
スの配線形成に関するものであるが、強誘電体容量部の
形成方法にも、技術的課題がある。強誘電体薄膜として
ＰＺＴを用いた場合、成膜後の結晶化アニールを酸素雰
囲気中で行う必要があるため、少なくともＰＺＴ薄膜下
に位置する下部容量電極に耐酸化性が要求される。この
ため、下部容量電極にはＰｔが用いられるが、ＰＺＴや
Ｐｔは共に難ドライエッチング材料である。図１３
（ａ）に示すように、フォトレジスト２８をマスクとし
てＰＺＴ１４とＰｔ下部容量電極膜４１からなる積層膜
２９のパターニングすると、レジストの側壁にＰＺＴと
Ｐｔを主成分とする側壁堆積膜３０が堆積する。図１３
（ｂ）に示すがごとく、レジストを酸素プラズマアッシ
ング工程で除去すると、ＰＺＴ／Ｐｔパターン上にウサ
ギの耳状側壁堆積膜３１が残る。このウサギの耳状側壁
堆積膜３１を、回転ブラシ３２による機械的処理で除去
する。この際、ＰＺＴ表面３３を回転ブラシ３２で擦る
ことになり、微細な傷や結晶欠陥が生じ、ＰＺＴ膜の強
誘電性劣化の一因となっていた。
スの配線形成に関するものであるが、強誘電体容量部の
形成方法にも、技術的課題がある。強誘電体薄膜として
ＰＺＴを用いた場合、成膜後の結晶化アニールを酸素雰
囲気中で行う必要があるため、少なくともＰＺＴ薄膜下
に位置する下部容量電極に耐酸化性が要求される。この
ため、下部容量電極にはＰｔが用いられるが、ＰＺＴや
Ｐｔは共に難ドライエッチング材料である。図１３
（ａ）に示すように、フォトレジスト２８をマスクとし
てＰＺＴ１４とＰｔ下部容量電極膜４１からなる積層膜
２９のパターニングすると、レジストの側壁にＰＺＴと
Ｐｔを主成分とする側壁堆積膜３０が堆積する。図１３
（ｂ）に示すがごとく、レジストを酸素プラズマアッシ
ング工程で除去すると、ＰＺＴ／Ｐｔパターン上にウサ
ギの耳状側壁堆積膜３１が残る。このウサギの耳状側壁
堆積膜３１を、回転ブラシ３２による機械的処理で除去
する。この際、ＰＺＴ表面３３を回転ブラシ３２で擦る
ことになり、微細な傷や結晶欠陥が生じ、ＰＺＴ膜の強
誘電性劣化の一因となっていた。
【００２３】以上述べたように、従来のＦＲＡＭデバイ
ス形成において、強誘電体容量部にダメージを与えるこ
となく拡散層への深いコンタクトホールに配線金属を埋
め込むことに苦慮しており、配線信頼性確保を困難なも
のとしていた。さらに、Ｐｔ等の下部電極膜上に形成さ
れた強誘電体膜をパターニングする際に発生する耳状側
壁堆積膜を除去する際に、強誘電体膜の表面層にダメー
ジを与えていた。これら２つの技術課題により、ＦＲＡ
Ｍデバイスの特性は劣化されていた。
ス形成において、強誘電体容量部にダメージを与えるこ
となく拡散層への深いコンタクトホールに配線金属を埋
め込むことに苦慮しており、配線信頼性確保を困難なも
のとしていた。さらに、Ｐｔ等の下部電極膜上に形成さ
れた強誘電体膜をパターニングする際に発生する耳状側
壁堆積膜を除去する際に、強誘電体膜の表面層にダメー
ジを与えていた。これら２つの技術課題により、ＦＲＡ
Ｍデバイスの特性は劣化されていた。
【００２４】本発明の第１の目的は、ＦＲＡＭデバイス
では記憶回路部やＣＭＯＳ論理回路部へのアスペクト比
の大きいコンタクトホールが存在するが、強誘電体薄膜
にダメージを与えることなく電気的導通をとる手段およ
びデバイス構造を提供するものである。第２の目的は、
強誘電体薄膜のパターニングの際に強誘電体薄膜表面に
機械的傷を発生させることなく側壁堆積膜を除去する方
法を提供するものである。
では記憶回路部やＣＭＯＳ論理回路部へのアスペクト比
の大きいコンタクトホールが存在するが、強誘電体薄膜
にダメージを与えることなく電気的導通をとる手段およ
びデバイス構造を提供するものである。第２の目的は、
強誘電体薄膜のパターニングの際に強誘電体薄膜表面に
機械的傷を発生させることなく側壁堆積膜を除去する方
法を提供するものである。
【００２５】
【課題を解決するための手段】本発明は、記憶容量部と
かかる記憶容量を選択するためのトランスファゲートト
ランジスタから構成される記憶セルが配列された記憶回
路部と、ＣＭＯＳトランジスタから構成されるＣＭＯＳ
論理回路部を有する半導体装置において、前記トランス
ファゲートトランジスタおよび前記ＣＭＯＳトランジス
タを覆う層間絶縁膜表面に至る耐熱コンタクトプラグで
前記トランスファゲートトランジスタおよび前記ＣＭＯ
Ｓトランジスタの導電層が引き上げられ、前記層間絶縁
膜上に下部容量電極膜と上部容量電極膜とに挟まれた金
属酸化物容量膜からなる記憶容量部が形成され、さらに
前記記憶容量部を覆うカバー膜を貫いて前記耐熱コンタ
クトプラグに至る開口部を介して接続される金属配線が
前記カバー膜上に形成されていることを特徴とする半導
体装置の構造である。また、前記の層間絶縁膜に、開口
部のみならず、開口部間を接続する溝部を設け、この開
口部と溝部とに耐熱性金属が埋め込まれた耐熱性配線プ
ラグが形成されていてもよい。ここで、記憶容量部に用
いた金属酸化物容量膜は強誘電体薄膜が好適である。
かかる記憶容量を選択するためのトランスファゲートト
ランジスタから構成される記憶セルが配列された記憶回
路部と、ＣＭＯＳトランジスタから構成されるＣＭＯＳ
論理回路部を有する半導体装置において、前記トランス
ファゲートトランジスタおよび前記ＣＭＯＳトランジス
タを覆う層間絶縁膜表面に至る耐熱コンタクトプラグで
前記トランスファゲートトランジスタおよび前記ＣＭＯ
Ｓトランジスタの導電層が引き上げられ、前記層間絶縁
膜上に下部容量電極膜と上部容量電極膜とに挟まれた金
属酸化物容量膜からなる記憶容量部が形成され、さらに
前記記憶容量部を覆うカバー膜を貫いて前記耐熱コンタ
クトプラグに至る開口部を介して接続される金属配線が
前記カバー膜上に形成されていることを特徴とする半導
体装置の構造である。また、前記の層間絶縁膜に、開口
部のみならず、開口部間を接続する溝部を設け、この開
口部と溝部とに耐熱性金属が埋め込まれた耐熱性配線プ
ラグが形成されていてもよい。ここで、記憶容量部に用
いた金属酸化物容量膜は強誘電体薄膜が好適である。
【００２６】このような構造は、半導体基板にトランジ
スタを形成する工程と、層間絶縁膜を成長する工程と、
前記層間絶縁膜を貫き前記トランジスタに至る開口部に
耐熱材料が埋め込まれた耐熱プラグを形成する工程と、
前記層間絶縁膜上に下部電極と上部電極との間に金属酸
化物の挟まれた記憶容量部を形成する工程と、前記記憶
容量部を覆うカバー膜を成長する工程と、前記カバー膜
を貫き耐熱プラグに至る開口部を形成する工程と、前記
開口部を介して前記耐熱プラグと接続する金属配線をカ
バー膜上に形成する工程とによって製造できる。
スタを形成する工程と、層間絶縁膜を成長する工程と、
前記層間絶縁膜を貫き前記トランジスタに至る開口部に
耐熱材料が埋め込まれた耐熱プラグを形成する工程と、
前記層間絶縁膜上に下部電極と上部電極との間に金属酸
化物の挟まれた記憶容量部を形成する工程と、前記記憶
容量部を覆うカバー膜を成長する工程と、前記カバー膜
を貫き耐熱プラグに至る開口部を形成する工程と、前記
開口部を介して前記耐熱プラグと接続する金属配線をカ
バー膜上に形成する工程とによって製造できる。
【００２７】さらに本発明は、前記した半導体装置の記
憶容量部の製造方法であって、下部容量電極膜を成長す
る工程と、強誘電体薄膜を成長する工程と、該強誘電体
薄膜上に薄い金属保護膜を成長する工程と、かかる下部
容量電極膜と強誘電体薄膜と金属保護膜からなる積層膜
をパターニングする工程と、回転ブラシにより側壁堆積
膜を除去する工程と、上部容量電極膜を成長する工程
と、該上部容量電極膜をパターニングする一連の工程を
特徴とする記憶容量部の製造方法を特徴としている。
憶容量部の製造方法であって、下部容量電極膜を成長す
る工程と、強誘電体薄膜を成長する工程と、該強誘電体
薄膜上に薄い金属保護膜を成長する工程と、かかる下部
容量電極膜と強誘電体薄膜と金属保護膜からなる積層膜
をパターニングする工程と、回転ブラシにより側壁堆積
膜を除去する工程と、上部容量電極膜を成長する工程
と、該上部容量電極膜をパターニングする一連の工程を
特徴とする記憶容量部の製造方法を特徴としている。
【００２８】拡散層に対する深い開口部に対しては、Ｃ
ＶＤ法による金属埋め込みを利用することが一般的であ
るが、容量部に強誘電体を用いた場合その使用が制限さ
れていた。そこで、容量部を形成する前に、かかる拡散
層に至る開口部に予め耐熱性金属プラグを形成しておく
ことで、かかる開口部の深さを低減することができる。
その結果、容量部にダメージを与えることなく、配線層
が形成できるのみならず、かかる配線の信頼性が向上す
る。
ＶＤ法による金属埋め込みを利用することが一般的であ
るが、容量部に強誘電体を用いた場合その使用が制限さ
れていた。そこで、容量部を形成する前に、かかる拡散
層に至る開口部に予め耐熱性金属プラグを形成しておく
ことで、かかる開口部の深さを低減することができる。
その結果、容量部にダメージを与えることなく、配線層
が形成できるのみならず、かかる配線の信頼性が向上す
る。
【００２９】また、予め記憶回路部とＣＭＯＳ論理回路
部から構成される半導体基板上の層間絶縁膜に、拡散層
に至る開口部のみならず該開口部間を結ぶ溝部を形成
し、該開口部と溝部とに一括して耐熱性金属を埋め込ん
だ耐熱性配線プラグを形成した後、該耐熱性配線プラグ
上の一部に強誘電体膜を用いた記憶容量部を形成するこ
とで、該記憶容量部にダメージを与えることなく拡散層
への配線形成を容易し、かかる耐熱性配線プラグを記憶
回路部のビット線やＣＭＯＳ回路部の局所配線として利
用することで、配線密度を向上させることができる。
部から構成される半導体基板上の層間絶縁膜に、拡散層
に至る開口部のみならず該開口部間を結ぶ溝部を形成
し、該開口部と溝部とに一括して耐熱性金属を埋め込ん
だ耐熱性配線プラグを形成した後、該耐熱性配線プラグ
上の一部に強誘電体膜を用いた記憶容量部を形成するこ
とで、該記憶容量部にダメージを与えることなく拡散層
への配線形成を容易し、かかる耐熱性配線プラグを記憶
回路部のビット線やＣＭＯＳ回路部の局所配線として利
用することで、配線密度を向上させることができる。
【００３０】さらに、強誘電体容量部の形成に関し、強
誘電体薄膜の表面に薄い貴金属保護を形成した後パター
ニングすることで、パターニングの際に形成される耳状
側壁堆積膜を機械的に除去する際、強誘電体膜表面に機
械的ダメージが導入されない。その結果、強誘電体膜の
リーク電流増大や残留分極値の低下といった強誘電体特
性劣化を回避することができる。
誘電体薄膜の表面に薄い貴金属保護を形成した後パター
ニングすることで、パターニングの際に形成される耳状
側壁堆積膜を機械的に除去する際、強誘電体膜表面に機
械的ダメージが導入されない。その結果、強誘電体膜の
リーク電流増大や残留分極値の低下といった強誘電体特
性劣化を回避することができる。
【００３１】
【発明の実施の形態】以下に、本発明の実施例について
図面を用いて説明する。
図面を用いて説明する。
【００３２】（実施例１）第１の実施例は、図２（ｃ）
に示すように記憶回路内のビット線６上に形成された強
誘電体容量部４において下部電極４１をプレート線と
し、上部電極４３を電荷蓄積電極とし、かかる上部電極
４１がアルミ局所配線２１とタングステンの埋め込まれ
た耐熱性金属プラグ４０でＮＭＯＳＦＥＴトランスファ
ゲート１の拡散層と接続され、かつＣＭＯＳ回路部の拡
散層に対しても該耐熱性金属プラグ４０を介してアルミ
配線２０が接続されている場合である。図１，２に、第
１の実施例を説明するための工程断面図を示す。
に示すように記憶回路内のビット線６上に形成された強
誘電体容量部４において下部電極４１をプレート線と
し、上部電極４３を電荷蓄積電極とし、かかる上部電極
４１がアルミ局所配線２１とタングステンの埋め込まれ
た耐熱性金属プラグ４０でＮＭＯＳＦＥＴトランスファ
ゲート１の拡散層と接続され、かつＣＭＯＳ回路部の拡
散層に対しても該耐熱性金属プラグ４０を介してアルミ
配線２０が接続されている場合である。図１，２に、第
１の実施例を説明するための工程断面図を示す。
【００３３】まず、図１（ａ）のように、ｐ型シリコン
基板１１のＣＭＯＳ論理回路部８のｐＭＯＳＦＥＴ９形
成領域に、リンのイオン注入と押し込み酸化によりｎウ
エル３４を形成する。窒化膜マスクを用いた熱酸化工程
で、６０００Ａの素子分離酸化膜３５を形成した後、か
かる素子分離酸化膜３５の内、記憶回路部７およびＣＭ
ＯＳ論理回路部８のＮＭＯＳＦＥＴ１、１０を分離する
素子分離酸化膜３５の底部に、ｐ- 層（ガードリングボ
ロン層：図示せず）を形成する。ディプレッション型Ｎ
ＭＯＳＦＥＴ（図示せず）領域に砒素をイオン注入した
後、ＮＭＯＳＦＥＴしきい値制御用のボロンを注入し、
ＮＭＯＳＦＥＴ１、１０形成領域のシリコン基板表面に
ｐ- 表面層（図示せず）を形成する。さらに、ｎウエル
３４内のＰＭＯＳＦＥＴ９形成領域にしきい値制御用の
ボロンをカウンタードープして、表面近傍にｎ- 領域
（図示せず）を形成する。１００Ａから２００Ａ程度の
ゲート酸化膜（図示せず）を成長後、ＣＶＤ法で３００
０Ａ程度のポリシリコンを成長する。かかるポリシリコ
ン膜のシート抵抗が１０Ω／□から２０Ω／□になるよ
うにリンを拡散し、ドライエッチングによりポリシリコ
ンゲート電極３６を形成する。記憶回路部内では、かか
るポリシリコンゲート電極３６はワード線５として利用
する。ゲート電極３に側壁膜（図示せず）を形成した
後、ＮＭＯＳＦＥＴ１、１０領域に砒素をイオン注入し
てｎ+ 拡散層を形成し、さらにＰＭＯＳＦＥＴ形成領域
にＢＦ2 をイオン注入してｐ+ 拡散層を形成する。ＣＶ
Ｄ法で２０００Ａ程度のシリコン酸化膜（図示せず）を
成長後、さらに第１の層間絶縁膜としてボロン・リン添
加シリカガラス（第１のＢＰＳＧ膜）３７を成長する。
８５０℃加熱でＢＰＳＧ膜をリフローさせた後、さらに
化学機械研磨法（ＣＭＰ）で平坦化を行う。ここでは、
粒径１００Ａ程度のコロイダルシリカをアンモニウム塩
の添加された水溶液に分散させた中性研磨液を用いる。
かかる中性研磨液を３５ｒｐｍで回転している研磨パッ
ドに滴下し、基板を回転ヘッドに保持した状態で研磨パ
ッドと接触させる。研磨圧力は０．４ｋｇ／cm2 程度と
した場合、シリコン酸化膜の研磨速度は１０００〜２０
００Ａ／ｍｉｎである。第１のＢＰＳＧ膜３７に、ＮＭ
ＯＳＦＥＴトランスファゲート１の拡散層に至る開口部
（ここでは、ビットコンタクトホール１８と称す）を形
成し、スパッタ法で２０００Ａのタングステンシリサイ
ド（ＷＳｉx ）を成長する。リンをイオン注入してビッ
トコンタクトホール１８底部にｎ+ 領域（図示せず）を
形成した後、ドライエッチングしてタングステンシリサ
イドのビット線６を形成する。
基板１１のＣＭＯＳ論理回路部８のｐＭＯＳＦＥＴ９形
成領域に、リンのイオン注入と押し込み酸化によりｎウ
エル３４を形成する。窒化膜マスクを用いた熱酸化工程
で、６０００Ａの素子分離酸化膜３５を形成した後、か
かる素子分離酸化膜３５の内、記憶回路部７およびＣＭ
ＯＳ論理回路部８のＮＭＯＳＦＥＴ１、１０を分離する
素子分離酸化膜３５の底部に、ｐ- 層（ガードリングボ
ロン層：図示せず）を形成する。ディプレッション型Ｎ
ＭＯＳＦＥＴ（図示せず）領域に砒素をイオン注入した
後、ＮＭＯＳＦＥＴしきい値制御用のボロンを注入し、
ＮＭＯＳＦＥＴ１、１０形成領域のシリコン基板表面に
ｐ- 表面層（図示せず）を形成する。さらに、ｎウエル
３４内のＰＭＯＳＦＥＴ９形成領域にしきい値制御用の
ボロンをカウンタードープして、表面近傍にｎ- 領域
（図示せず）を形成する。１００Ａから２００Ａ程度の
ゲート酸化膜（図示せず）を成長後、ＣＶＤ法で３００
０Ａ程度のポリシリコンを成長する。かかるポリシリコ
ン膜のシート抵抗が１０Ω／□から２０Ω／□になるよ
うにリンを拡散し、ドライエッチングによりポリシリコ
ンゲート電極３６を形成する。記憶回路部内では、かか
るポリシリコンゲート電極３６はワード線５として利用
する。ゲート電極３に側壁膜（図示せず）を形成した
後、ＮＭＯＳＦＥＴ１、１０領域に砒素をイオン注入し
てｎ+ 拡散層を形成し、さらにＰＭＯＳＦＥＴ形成領域
にＢＦ2 をイオン注入してｐ+ 拡散層を形成する。ＣＶ
Ｄ法で２０００Ａ程度のシリコン酸化膜（図示せず）を
成長後、さらに第１の層間絶縁膜としてボロン・リン添
加シリカガラス（第１のＢＰＳＧ膜）３７を成長する。
８５０℃加熱でＢＰＳＧ膜をリフローさせた後、さらに
化学機械研磨法（ＣＭＰ）で平坦化を行う。ここでは、
粒径１００Ａ程度のコロイダルシリカをアンモニウム塩
の添加された水溶液に分散させた中性研磨液を用いる。
かかる中性研磨液を３５ｒｐｍで回転している研磨パッ
ドに滴下し、基板を回転ヘッドに保持した状態で研磨パ
ッドと接触させる。研磨圧力は０．４ｋｇ／cm2 程度と
した場合、シリコン酸化膜の研磨速度は１０００〜２０
００Ａ／ｍｉｎである。第１のＢＰＳＧ膜３７に、ＮＭ
ＯＳＦＥＴトランスファゲート１の拡散層に至る開口部
（ここでは、ビットコンタクトホール１８と称す）を形
成し、スパッタ法で２０００Ａのタングステンシリサイ
ド（ＷＳｉx ）を成長する。リンをイオン注入してビッ
トコンタクトホール１８底部にｎ+ 領域（図示せず）を
形成した後、ドライエッチングしてタングステンシリサ
イドのビット線６を形成する。
【００３４】次に、図１（ｂ）のように、第２のＢＰＳ
Ｇ膜３９を成長し、リフローとＣＭＰで平坦化する。し
かる後、フォトレジスト２８をマスクとして、記憶回路
部７内のＮＭＯＳＦＥＴトランスファゲート１の拡散層
に対する開口部（ここでは、容量コンタクトホール２５
と称す）、ビット線に至る開口部（ここでは、ビット線
ビアホール３８）およびＣＭＯＳ回路部８のｐ+ 拡散層
およびｎ+ 拡散層とゲート電極に至る開口部（ここで
は、ＣＭＯＳコンタクトホール１９と称す）を形成す
る。その後必要に応じ、ＮＭＯＳＦＥＴ拡散層への開口
部の底部にｎ+ 層を形成するためのリンをイオン注入
し、またＰＭＯＳＦＥＴの拡散層に至る開口部の底部に
ｐ+ 層をボロンをイオン注入してもよい。
Ｇ膜３９を成長し、リフローとＣＭＰで平坦化する。し
かる後、フォトレジスト２８をマスクとして、記憶回路
部７内のＮＭＯＳＦＥＴトランスファゲート１の拡散層
に対する開口部（ここでは、容量コンタクトホール２５
と称す）、ビット線に至る開口部（ここでは、ビット線
ビアホール３８）およびＣＭＯＳ回路部８のｐ+ 拡散層
およびｎ+ 拡散層とゲート電極に至る開口部（ここで
は、ＣＭＯＳコンタクトホール１９と称す）を形成す
る。その後必要に応じ、ＮＭＯＳＦＥＴ拡散層への開口
部の底部にｎ+ 層を形成するためのリンをイオン注入
し、またＰＭＯＳＦＥＴの拡散層に至る開口部の底部に
ｐ+ 層をボロンをイオン注入してもよい。
【００３５】次に、図１（ｃ）のように、ＮＭＯＳＦＥ
Ｔトランスファゲート１のｎ+ 拡散層に対する開口部２
５（容量コンタクトホール２５）、ビット線に至る開口
部３８（ビット線ビアホール３８）およびＣＭＯＳ回路
部のｐ+ 拡散層およびｎ+ 拡散層とゲート電極に至る開
口部１９（ＣＭＯＳコンタクトホール１９）に耐熱性金
属であるタングステンを埋め込んだ耐熱金属プラグ４０
を形成する。ここでは、まずコリメートスパッタ法でＴ
ｉ（５００Ａ）をコリメートスパッタした後、ＴｉＮ膜
（５００Ａ）を連続スパッタすることでバリア膜（図示
せず）を成長した後、窒素雰囲気のランプアニール加熱
する。ここで肝要なことは、拡散層とバリア膜との界面
にシリサイド化反応を生じさせて、ＴｉＮ／ＴｉＳｉｘ
／拡散層（図示せず）とすることである。加熱条件は、
例えば６００℃、３０秒であるが、必要に応じ６００
℃、３０秒と７００℃、３０秒の２ステップアニールと
してもよい。次に、ブランケットＣＶＤ法でタングステ
ン（図示せず）を第２のＢＰＳＧ膜３９全面に成長す
る。タングステンの成長膜厚は開口部１９、３８の半径
の１．５倍程度が適当である。しかる後、５００〜２０
００Ａ程度のアルミナ微粒子を過酸化水素水を含むｐＨ
３程度の酸性水溶液に分散させた研磨液を用いた選択タ
ングステンＣＭＰで、第２のＢＰＳＧ膜３９上のタング
ステンを除去する。研磨圧力は０．２〜０．４ｋｇ／ｃ
ｍ2 、基板保持ヘッドおよび研磨定盤の回転速度は３５
〜５０ｒｐｍ程度が適当である。研磨液として、１００
〜５００Ａ程度のシリカ粒子を酸化剤（例えば、過酸化
水素水）とアンモニウム塩（たとえば、硝酸アンモニウ
ム）を含むｐＨ９程度の希アンモニア水に分散させたも
のを用いてもよい。ＣＭＰ後、スクラブ洗浄して研磨剤
粒子を除去することで、開口部１９、２５、３８にタン
グステンの埋め込まれた耐熱性金属プラグを得る。
Ｔトランスファゲート１のｎ+ 拡散層に対する開口部２
５（容量コンタクトホール２５）、ビット線に至る開口
部３８（ビット線ビアホール３８）およびＣＭＯＳ回路
部のｐ+ 拡散層およびｎ+ 拡散層とゲート電極に至る開
口部１９（ＣＭＯＳコンタクトホール１９）に耐熱性金
属であるタングステンを埋め込んだ耐熱金属プラグ４０
を形成する。ここでは、まずコリメートスパッタ法でＴ
ｉ（５００Ａ）をコリメートスパッタした後、ＴｉＮ膜
（５００Ａ）を連続スパッタすることでバリア膜（図示
せず）を成長した後、窒素雰囲気のランプアニール加熱
する。ここで肝要なことは、拡散層とバリア膜との界面
にシリサイド化反応を生じさせて、ＴｉＮ／ＴｉＳｉｘ
／拡散層（図示せず）とすることである。加熱条件は、
例えば６００℃、３０秒であるが、必要に応じ６００
℃、３０秒と７００℃、３０秒の２ステップアニールと
してもよい。次に、ブランケットＣＶＤ法でタングステ
ン（図示せず）を第２のＢＰＳＧ膜３９全面に成長す
る。タングステンの成長膜厚は開口部１９、３８の半径
の１．５倍程度が適当である。しかる後、５００〜２０
００Ａ程度のアルミナ微粒子を過酸化水素水を含むｐＨ
３程度の酸性水溶液に分散させた研磨液を用いた選択タ
ングステンＣＭＰで、第２のＢＰＳＧ膜３９上のタング
ステンを除去する。研磨圧力は０．２〜０．４ｋｇ／ｃ
ｍ2 、基板保持ヘッドおよび研磨定盤の回転速度は３５
〜５０ｒｐｍ程度が適当である。研磨液として、１００
〜５００Ａ程度のシリカ粒子を酸化剤（例えば、過酸化
水素水）とアンモニウム塩（たとえば、硝酸アンモニウ
ム）を含むｐＨ９程度の希アンモニア水に分散させたも
のを用いてもよい。ＣＭＰ後、スクラブ洗浄して研磨剤
粒子を除去することで、開口部１９、２５、３８にタン
グステンの埋め込まれた耐熱性金属プラグを得る。
【００３６】次に、図１（ｄ）のように、プレート電極
３である下部容量電極膜４１として、スパッタ法でＴｉ
（１００Ａ）を成長した後、Ｐｔ（２０００Ａ）をスパ
ッタ成膜する。窒素中４００〜５００℃のアニールでＰ
ｔ膜を結晶化させると同時に、Ｔｉと耐熱性金属プラグ
４０との界面にＴｉＷ耐酸化層（図示せず）を形成させ
る。この時、第２のＢＰＳＧ膜３９上Ｔｉ／Ｐｔ膜４１
のＴｉが窒化されてＴｉＮ層が形成される。したがっ
て、下部容量電極膜４１はＴｉＮ／Ｐｔ膜となってい
る。しかる後、強誘電体膜４２を成長する。強誘電体膜
の成長方法としては、ゾルゲル法、スパッタ法あるいは
ＣＶＤ法がある。例えば、ゾルゲル法によるジルコン・
チタン酸鉛膜成長の場合、まずジルコニアおよびチタン
のアルコキシドと酢酸鉛との化合物をメトキシエタノー
ル等の有機溶媒に溶解した複合アルコキシド液を、かか
る下部電極膜４１上にスピン塗布する。有機溶媒を蒸発
除去させた後、酸素雰囲気中で６００℃、１０分程度の
結晶化アニールを行う。スピン塗布の場合１回の塗布膜
厚は１０００Ａ程度であるため、例えば２０００ＡのＰ
ＺＴ膜が必要であればスピン塗布、有機溶媒除去、結晶
化アニールからなる工程を２回線り返す。ここでは、複
合アルコキシドの組成は化学量論組成よりも１０〜２０
ｍｏｌ％程度Ｐｂ過剰とし、結晶化アニール中にＰｂの
一部が蒸発した場合であってもＰＺＴ膜中のＰｂ不足が
生じないように配慮することが肝要である。なお、ＰＺ
Ｔの結晶化を酸素雰囲気中で５５０〜６５０℃、３０秒
のランプアニールで行うことも可能である。
３である下部容量電極膜４１として、スパッタ法でＴｉ
（１００Ａ）を成長した後、Ｐｔ（２０００Ａ）をスパ
ッタ成膜する。窒素中４００〜５００℃のアニールでＰ
ｔ膜を結晶化させると同時に、Ｔｉと耐熱性金属プラグ
４０との界面にＴｉＷ耐酸化層（図示せず）を形成させ
る。この時、第２のＢＰＳＧ膜３９上Ｔｉ／Ｐｔ膜４１
のＴｉが窒化されてＴｉＮ層が形成される。したがっ
て、下部容量電極膜４１はＴｉＮ／Ｐｔ膜となってい
る。しかる後、強誘電体膜４２を成長する。強誘電体膜
の成長方法としては、ゾルゲル法、スパッタ法あるいは
ＣＶＤ法がある。例えば、ゾルゲル法によるジルコン・
チタン酸鉛膜成長の場合、まずジルコニアおよびチタン
のアルコキシドと酢酸鉛との化合物をメトキシエタノー
ル等の有機溶媒に溶解した複合アルコキシド液を、かか
る下部電極膜４１上にスピン塗布する。有機溶媒を蒸発
除去させた後、酸素雰囲気中で６００℃、１０分程度の
結晶化アニールを行う。スピン塗布の場合１回の塗布膜
厚は１０００Ａ程度であるため、例えば２０００ＡのＰ
ＺＴ膜が必要であればスピン塗布、有機溶媒除去、結晶
化アニールからなる工程を２回線り返す。ここでは、複
合アルコキシドの組成は化学量論組成よりも１０〜２０
ｍｏｌ％程度Ｐｂ過剰とし、結晶化アニール中にＰｂの
一部が蒸発した場合であってもＰＺＴ膜中のＰｂ不足が
生じないように配慮することが肝要である。なお、ＰＺ
Ｔの結晶化を酸素雰囲気中で５５０〜６５０℃、３０秒
のランプアニールで行うことも可能である。
【００３７】次に、図２（ａ）のように、Ｐｔの下部容
量電極４１と上部容量電極４３との挟まれたＰＺＴ膜４
２からなる強誘電体容量４を形成する。この強誘電体容
量部形成工程を、より詳細に示したものが図３である。
まずＰＺＴ膜４２上に５００Ａ程度のＰｔ貴金属保護膜
６１成長した後、レジストマスク２８によるＡｒイオン
ミリングで、かかる貴金属保護膜６１とＰＺＴ膜４２と
下部容量電極膜４１とを一括加工する。この際、レジス
ト２８の側壁にはＰｔを主成分とする側壁堆積膜３０が
存在する（図３（ｂ））。これを酸素プラズマ剥離でレ
ジストマスクを除去すると耳状側壁堆積膜３１が残る
が、この耳状側壁堆積膜３１を回転ブラシ３２によるス
クラブ洗浄で除去する。この際、ＰＺＴ４２表面には前
記貴金属保護膜６１が形成されていることから、スクラ
ブ用の回転ブラシが直接ＰＺＴ膜４２の表面に接するこ
とはない。このため、ＰＺＴ膜４２表面に傷等のダメー
ジ層が入る恐れがない。次にスパッタ法で１０００Ａ程
度のＰｔ膜および反射防止膜として５００ＡのＴｉＮ膜
（図示せず）を成長し、エッチングマスク用のレジスト
２８を形成する（図３（ｄ））。Ｐｔ膜上に成膜される
ＴｉＮ膜は露光の際の反射防止膜として機能すると同時
に、強誘電体膜の特性劣化を誘発する水素の拡散バリア
としても機能する。次にＡｒイオンミリングで加工する
ことで、Ｐｔ膜と貴金属保護膜６１からなる上部容量電
極４３を形成する。この際、上部容量電極４３の幅を下
部容量電極４１よりも小さくしておく。上部容量電極４
３の加工後、レジスト２８の側壁にはＰｔを主成分とす
る側壁堆積膜が存在し、酸素プラズマによるアッシング
でレジストを除去すると、耳状側壁堆積膜３１が残る。
これを図３（ｆ）のように、回転ブラシ３２によるスク
ラブ洗浄で除去することで、Ｐｔの下部容量電極４１と
上部容量電極４３との挟まれたＰＺＴ膜４２からなる強
誘電体容量４を得る。なお、以後の図面には、ＰＺＴ膜
上に形成した貴金属保護膜６１は省略してある。
量電極４１と上部容量電極４３との挟まれたＰＺＴ膜４
２からなる強誘電体容量４を形成する。この強誘電体容
量部形成工程を、より詳細に示したものが図３である。
まずＰＺＴ膜４２上に５００Ａ程度のＰｔ貴金属保護膜
６１成長した後、レジストマスク２８によるＡｒイオン
ミリングで、かかる貴金属保護膜６１とＰＺＴ膜４２と
下部容量電極膜４１とを一括加工する。この際、レジス
ト２８の側壁にはＰｔを主成分とする側壁堆積膜３０が
存在する（図３（ｂ））。これを酸素プラズマ剥離でレ
ジストマスクを除去すると耳状側壁堆積膜３１が残る
が、この耳状側壁堆積膜３１を回転ブラシ３２によるス
クラブ洗浄で除去する。この際、ＰＺＴ４２表面には前
記貴金属保護膜６１が形成されていることから、スクラ
ブ用の回転ブラシが直接ＰＺＴ膜４２の表面に接するこ
とはない。このため、ＰＺＴ膜４２表面に傷等のダメー
ジ層が入る恐れがない。次にスパッタ法で１０００Ａ程
度のＰｔ膜および反射防止膜として５００ＡのＴｉＮ膜
（図示せず）を成長し、エッチングマスク用のレジスト
２８を形成する（図３（ｄ））。Ｐｔ膜上に成膜される
ＴｉＮ膜は露光の際の反射防止膜として機能すると同時
に、強誘電体膜の特性劣化を誘発する水素の拡散バリア
としても機能する。次にＡｒイオンミリングで加工する
ことで、Ｐｔ膜と貴金属保護膜６１からなる上部容量電
極４３を形成する。この際、上部容量電極４３の幅を下
部容量電極４１よりも小さくしておく。上部容量電極４
３の加工後、レジスト２８の側壁にはＰｔを主成分とす
る側壁堆積膜が存在し、酸素プラズマによるアッシング
でレジストを除去すると、耳状側壁堆積膜３１が残る。
これを図３（ｆ）のように、回転ブラシ３２によるスク
ラブ洗浄で除去することで、Ｐｔの下部容量電極４１と
上部容量電極４３との挟まれたＰＺＴ膜４２からなる強
誘電体容量４を得る。なお、以後の図面には、ＰＺＴ膜
上に形成した貴金属保護膜６１は省略してある。
【００３８】強誘電体容量４を得た後、図２（ｂ）のよ
うに１０００Ａ程度のスピン・オン・グラス膜（ＳＯＧ
膜）を成膜し、酸素中３５０℃でアニールを行った後、
テトラエトキシオルソシリケイト（ＴＥＯＳ）を原料ガ
スとするオゾンＴＥＯＳ−ＣＶＤ法で３０００Ａ程度の
シリコン酸化膜を成長し、かかるＳＯＧ膜とシリコン酸
化膜の積層膜からなるカバー膜４４を成長する。レジス
トマスク２８で、かかるカバー膜４４に上部容量電極４
３および耐熱性金属プラグ４０に至る開口部（ここで
は、ビアホール４５と称す）を形成する。
うに１０００Ａ程度のスピン・オン・グラス膜（ＳＯＧ
膜）を成膜し、酸素中３５０℃でアニールを行った後、
テトラエトキシオルソシリケイト（ＴＥＯＳ）を原料ガ
スとするオゾンＴＥＯＳ−ＣＶＤ法で３０００Ａ程度の
シリコン酸化膜を成長し、かかるＳＯＧ膜とシリコン酸
化膜の積層膜からなるカバー膜４４を成長する。レジス
トマスク２８で、かかるカバー膜４４に上部容量電極４
３および耐熱性金属プラグ４０に至る開口部（ここで
は、ビアホール４５と称す）を形成する。
【００３９】最後に、図２（ｃ）のように、スパッタ法
で前記ビアホール４５を埋め込みながらＴｉ（５００
Ａ）／ＴｉＮ（５００Ａ）／Ａｌ（４０００Ａ）／Ｔｉ
Ｎ（３００Ａ）を成膜し、Ｃｌ２とＢＣｌ３混合ガスを
用いるドライエッチングでアルミ配線２０および局所配
線２１を形成する。かかる一連の工程で、下部容量電極
４１からなるプレート電極３と上部容量電極４３からな
る電荷蓄積電極２とに挟まれたＰＺＴ膜４２がビット線
６上に形成され、かかる上部容量電極４３が局所配線２
１と耐熱性金属プラグ４０でＮＭＯＳＦＥＴトランスフ
ァゲート１の拡散層と接続され、かつＣＭＯＳ論理回路
部８のトランジスタ間も耐熱性金属プラグ４０を介した
アルミ配線２０で接続された構造を特徴とするＦＲＡＭ
デバイスが得られる。
で前記ビアホール４５を埋め込みながらＴｉ（５００
Ａ）／ＴｉＮ（５００Ａ）／Ａｌ（４０００Ａ）／Ｔｉ
Ｎ（３００Ａ）を成膜し、Ｃｌ２とＢＣｌ３混合ガスを
用いるドライエッチングでアルミ配線２０および局所配
線２１を形成する。かかる一連の工程で、下部容量電極
４１からなるプレート電極３と上部容量電極４３からな
る電荷蓄積電極２とに挟まれたＰＺＴ膜４２がビット線
６上に形成され、かかる上部容量電極４３が局所配線２
１と耐熱性金属プラグ４０でＮＭＯＳＦＥＴトランスフ
ァゲート１の拡散層と接続され、かつＣＭＯＳ論理回路
部８のトランジスタ間も耐熱性金属プラグ４０を介した
アルミ配線２０で接続された構造を特徴とするＦＲＡＭ
デバイスが得られる。
【００４０】かかるＦＲＡＭデバイスにおいて、強誘電
体容量４形成前に形成された耐熱性金属プラグ４０を介
してアルミ配線２０、２１が接続されていることが特徴
である。拡散層へ至る深い開口部には予めタングステン
の埋め込まれた耐熱性金属プラグ４０が存在するため、
スパッタ法によるアルミ膜２０、２１でも十分に電気的
導通が確保される。なお、還元雰囲気を必要とするメタ
ルＣＶＤによる耐熱性金属プラグ形成工程は、強誘電体
容量部４形成前に行っている。このため、強誘電体膜が
還元雰囲気に曝されることによる強誘電体容量の特性劣
化が生じるえない。ここでは耐熱性コンタクトプラグと
して、ＣＶＤ法によるタングステンの場合を示したが、
ＣＶＤ法による窒化チタン、酸化ルテニウム、酸化イリ
ジウム等の導電性無機材料でも良い。さらに、ここでは
容量膜に強誘電体であるＰＺＴを用いた場合を示した
が、還元雰囲気で酸素欠陥により誘電特性が劣化する
（Ｓｒ、Ｂａ）ＴｉＯ3 膜等の高誘電体複合金属酸化物
を用いたＤＲＡＭデバイスにも、容量部形成前に耐熱性
金属プラグを形成しておく本発明の方法が有効であるこ
とは自明である。
体容量４形成前に形成された耐熱性金属プラグ４０を介
してアルミ配線２０、２１が接続されていることが特徴
である。拡散層へ至る深い開口部には予めタングステン
の埋め込まれた耐熱性金属プラグ４０が存在するため、
スパッタ法によるアルミ膜２０、２１でも十分に電気的
導通が確保される。なお、還元雰囲気を必要とするメタ
ルＣＶＤによる耐熱性金属プラグ形成工程は、強誘電体
容量部４形成前に行っている。このため、強誘電体膜が
還元雰囲気に曝されることによる強誘電体容量の特性劣
化が生じるえない。ここでは耐熱性コンタクトプラグと
して、ＣＶＤ法によるタングステンの場合を示したが、
ＣＶＤ法による窒化チタン、酸化ルテニウム、酸化イリ
ジウム等の導電性無機材料でも良い。さらに、ここでは
容量膜に強誘電体であるＰＺＴを用いた場合を示した
が、還元雰囲気で酸素欠陥により誘電特性が劣化する
（Ｓｒ、Ｂａ）ＴｉＯ3 膜等の高誘電体複合金属酸化物
を用いたＤＲＡＭデバイスにも、容量部形成前に耐熱性
金属プラグを形成しておく本発明の方法が有効であるこ
とは自明である。
【００４１】（実施例２）第２の実施例は、図５（ｂ）
のように、記憶回路内のビット線６上に形成された強誘
電体薄膜容量部４において、下部容量電極４１を電荷蓄
積電極２とし、上部容量電極４３をプレート電極３とし
た場合であって、記憶回路部７内の下部容量電極４１が
耐熱性金属プラグ４０でＮＭＯＳＦＥＴトランスファゲ
ート１の拡散層と接続され、かつＣＭＯＳ論理回路部８
内のトランジスタ９、１０の拡散層に対しても耐熱性金
属プラグ４０が形成されており、かかる耐熱性金属プラ
グ４０に対して、アルミ配線２０が形成されている。図
４，５に、第２の実施例を説明すための工程断面図を示
す。
のように、記憶回路内のビット線６上に形成された強誘
電体薄膜容量部４において、下部容量電極４１を電荷蓄
積電極２とし、上部容量電極４３をプレート電極３とし
た場合であって、記憶回路部７内の下部容量電極４１が
耐熱性金属プラグ４０でＮＭＯＳＦＥＴトランスファゲ
ート１の拡散層と接続され、かつＣＭＯＳ論理回路部８
内のトランジスタ９、１０の拡散層に対しても耐熱性金
属プラグ４０が形成されており、かかる耐熱性金属プラ
グ４０に対して、アルミ配線２０が形成されている。図
４，５に、第２の実施例を説明すための工程断面図を示
す。
【００４２】まず、前記した第１の実施例と同じ工程
で、ｐ型シリコン基板１１の記憶回路部７のＮＭＯＳＦ
ＥＴ１およびＣＭＯＳ論理回路部８のＮＭＯＳＦＥＴ１
０およびＰＭＯＳＦＥＴ９を形成する。ＣＭＰで平坦化
された第１のＢＰＳＧ膜３７に、ＮＭＯＳＦＥＴトラン
スファゲート１の拡散に至る開口部１８（ここでは、ビ
ットコンタクトホール１８と称す）を形成し、スパッタ
法で２０００Ａのタングステンシリサイド（ＷＳｉx ）
を成長する。リンをイオン注入してビットコンタクトホ
ール底部にｎ+ 領域（図示せず）を形成した後、ドライ
エッチングしてタングステンシリサイドのビット線６を
形成する（図４（ａ））。
で、ｐ型シリコン基板１１の記憶回路部７のＮＭＯＳＦ
ＥＴ１およびＣＭＯＳ論理回路部８のＮＭＯＳＦＥＴ１
０およびＰＭＯＳＦＥＴ９を形成する。ＣＭＰで平坦化
された第１のＢＰＳＧ膜３７に、ＮＭＯＳＦＥＴトラン
スファゲート１の拡散に至る開口部１８（ここでは、ビ
ットコンタクトホール１８と称す）を形成し、スパッタ
法で２０００Ａのタングステンシリサイド（ＷＳｉx ）
を成長する。リンをイオン注入してビットコンタクトホ
ール底部にｎ+ 領域（図示せず）を形成した後、ドライ
エッチングしてタングステンシリサイドのビット線６を
形成する（図４（ａ））。
【００４３】次に、ビット線６上に第２のＢＰＳＧ膜３
９を成長し、ＣＭＰで平坦化した後、ＮＭＯＳＦＥＴト
ランスファゲート１の拡散層にいたる開口部２５（ここ
では、容量コンタクトホール２５と称す）とＣＭＯＳ論
理回路部の拡散層とゲート電極に至る開口部１９（ここ
では、ＣＭＯＳコンタクトホール１９と称す）を形成す
る。Ｔｉ／ＴｉＮバリア膜（図示せず）をスパッタ法で
成膜し、さらにブランケットＣＶＤ法で開口部１９、２
５を埋め込みながらタングステン膜を成長する。ＣＭＰ
で、第２のＢＰＳＧ膜３９上のタングステン膜およびＴ
ｉ／ＴｉＮバリア膜を除去することで、開口部１９、２
５に耐熱性金属であるタングステンを埋め込んだ耐熱性
金属プラグ４０を形成する（図４（ｂ））。
９を成長し、ＣＭＰで平坦化した後、ＮＭＯＳＦＥＴト
ランスファゲート１の拡散層にいたる開口部２５（ここ
では、容量コンタクトホール２５と称す）とＣＭＯＳ論
理回路部の拡散層とゲート電極に至る開口部１９（ここ
では、ＣＭＯＳコンタクトホール１９と称す）を形成す
る。Ｔｉ／ＴｉＮバリア膜（図示せず）をスパッタ法で
成膜し、さらにブランケットＣＶＤ法で開口部１９、２
５を埋め込みながらタングステン膜を成長する。ＣＭＰ
で、第２のＢＰＳＧ膜３９上のタングステン膜およびＴ
ｉ／ＴｉＮバリア膜を除去することで、開口部１９、２
５に耐熱性金属であるタングステンを埋め込んだ耐熱性
金属プラグ４０を形成する（図４（ｂ））。
【００４４】次に、スパッタ法で下部容量電極膜４１と
してＴｉ（２００Ａ）／Ｐｔ（１０００Ａ）膜を成長
し、４００℃〜６００℃程度のアニールを行う。この
際、Ｔｉ膜と耐熱性金属プラグ４０の表面でタングステ
ンとＴｉとの反応で生じ、耐熱性金属プラグ表面にＴｉ
Ｗ耐酸化層（図示せず）が形成される。しかる後、ＲＦ
スパッタ法で２０００Ａ程度のＳｒＢｉ2 Ｔａ2 Ｏ9 膜
４６を成長する。ここで、２０％程度のＯ2 ガスを含む
Ａｒガスを用い、かかるスパッタ膜中の酸素欠損を防止
することが肝要である。得られたＳｒＢｉ2 Ｔａ2 Ｏ9
膜４６を酸素を含む意雰囲気中で７００℃、３０秒のラ
ンプアニールすることで結晶化させる。ＳｒＢｉ2 Ｔａ
2 Ｏ9 膜表面には、表面保護膜（図示せず）として５０
０Ａ程度のＰｔを成長しておく（図４（ｃ））。
してＴｉ（２００Ａ）／Ｐｔ（１０００Ａ）膜を成長
し、４００℃〜６００℃程度のアニールを行う。この
際、Ｔｉ膜と耐熱性金属プラグ４０の表面でタングステ
ンとＴｉとの反応で生じ、耐熱性金属プラグ表面にＴｉ
Ｗ耐酸化層（図示せず）が形成される。しかる後、ＲＦ
スパッタ法で２０００Ａ程度のＳｒＢｉ2 Ｔａ2 Ｏ9 膜
４６を成長する。ここで、２０％程度のＯ2 ガスを含む
Ａｒガスを用い、かかるスパッタ膜中の酸素欠損を防止
することが肝要である。得られたＳｒＢｉ2 Ｔａ2 Ｏ9
膜４６を酸素を含む意雰囲気中で７００℃、３０秒のラ
ンプアニールすることで結晶化させる。ＳｒＢｉ2 Ｔａ
2 Ｏ9 膜表面には、表面保護膜（図示せず）として５０
０Ａ程度のＰｔを成長しておく（図４（ｃ））。
【００４５】次に、レジストマスクによるＡｒイオンミ
リングで、ＳｒＢｉ2 Ｔａ2 Ｏ9 膜４６とＰｔ下部容量
電極膜４１とを一括加工する。酸素プラズマ剥離でレジ
ストマスクを除去した後、スクラブ洗浄でレジスト側壁
に堆積していた耳状側壁堆積膜を除去する。パターニン
グされたＳｒＢｉ2 Ｔａ2 Ｏ9 膜上に、ＳＯＧ膜（１０
００Ａ）とオゾンＴＥＯＳ−ＣＶＤ法による酸化膜（１
０００Ａ）からなる第１カバー膜４７を成長し、各上部
容量電極膜４１に至る開口部１６（ここでは、プレート
・電極ホール１６と称す）を形成する。酸素中あるいは
窒素中の４００℃程度のアニールを行った後、スパッタ
法でＰｔ（２０００Ａ）からなる上部容量電極４３であ
るところのプレート電極３を成膜する。しかる後、Ｃｌ
2 −ＢＣｌ3 の混合ガスを用いた反応性イオンエッチン
グで、かかるプレート電極３をパターニングする。レジ
ストマスクを酸素プラズマでアッシング除去した後、必
要に応じてブラシスクラブ洗浄により側壁堆積物を除去
する。なお、プレート電極のパターニングに、実施例１
で述べたＡｒイオンミリングを用いてもよい。
リングで、ＳｒＢｉ2 Ｔａ2 Ｏ9 膜４６とＰｔ下部容量
電極膜４１とを一括加工する。酸素プラズマ剥離でレジ
ストマスクを除去した後、スクラブ洗浄でレジスト側壁
に堆積していた耳状側壁堆積膜を除去する。パターニン
グされたＳｒＢｉ2 Ｔａ2 Ｏ9 膜上に、ＳＯＧ膜（１０
００Ａ）とオゾンＴＥＯＳ−ＣＶＤ法による酸化膜（１
０００Ａ）からなる第１カバー膜４７を成長し、各上部
容量電極膜４１に至る開口部１６（ここでは、プレート
・電極ホール１６と称す）を形成する。酸素中あるいは
窒素中の４００℃程度のアニールを行った後、スパッタ
法でＰｔ（２０００Ａ）からなる上部容量電極４３であ
るところのプレート電極３を成膜する。しかる後、Ｃｌ
2 −ＢＣｌ3 の混合ガスを用いた反応性イオンエッチン
グで、かかるプレート電極３をパターニングする。レジ
ストマスクを酸素プラズマでアッシング除去した後、必
要に応じてブラシスクラブ洗浄により側壁堆積物を除去
する。なお、プレート電極のパターニングに、実施例１
で述べたＡｒイオンミリングを用いてもよい。
【００４６】最後に図５（ｂ）に示すように、第２カバ
ー膜４８としてオゾンＴＥＯＳ−ＣＶＤ法で３０００Ａ
程度の酸化膜を成長する。レジストマスクで、かかる第
２カバー膜４８にプレート電極に至る開口部（プレート
・コンタクトホール２７）と耐熱性金属プラグ４０に至
る開口部４５（ここでは、ビアホール４５と称す）を形
成し、Ｔｉ（５００Ａ）／ＴｉＮ（５００Ａ）／Ａｌ
（４０００Ａ）／ＴｉＮ（３００Ａ）をスパッタし、Ｃ
ｌ2 とＢＣｌ3 混合ガスを用いるドライエッチングでア
ルミ配線２０を形成する。
ー膜４８としてオゾンＴＥＯＳ−ＣＶＤ法で３０００Ａ
程度の酸化膜を成長する。レジストマスクで、かかる第
２カバー膜４８にプレート電極に至る開口部（プレート
・コンタクトホール２７）と耐熱性金属プラグ４０に至
る開口部４５（ここでは、ビアホール４５と称す）を形
成し、Ｔｉ（５００Ａ）／ＴｉＮ（５００Ａ）／Ａｌ
（４０００Ａ）／ＴｉＮ（３００Ａ）をスパッタし、Ｃ
ｌ2 とＢＣｌ3 混合ガスを用いるドライエッチングでア
ルミ配線２０を形成する。
【００４７】かかる一連の工程で、下部容量電極４１で
ある電荷蓄積電極２と上部容量電極４３であるプレート
電極３に挟まれたＳｒＢｉ2 Ｔａ2 Ｏ9 膜４６からなる
強誘電体容量部４がビット線６上に形成され、かかる電
荷蓄積電極２が耐熱性金属プラグ４０でＮＭＯＳＦＥＴ
トランスファゲート１の拡散層と接続され、かつＣＭＯ
Ｓ論理回路部のトランジスタ９、１０の拡散層に対して
耐熱性金属プラグ４０を介してアルミ配線２０で接続さ
れたＦＲＡＭデバイスが得られる。
ある電荷蓄積電極２と上部容量電極４３であるプレート
電極３に挟まれたＳｒＢｉ2 Ｔａ2 Ｏ9 膜４６からなる
強誘電体容量部４がビット線６上に形成され、かかる電
荷蓄積電極２が耐熱性金属プラグ４０でＮＭＯＳＦＥＴ
トランスファゲート１の拡散層と接続され、かつＣＭＯ
Ｓ論理回路部のトランジスタ９、１０の拡散層に対して
耐熱性金属プラグ４０を介してアルミ配線２０で接続さ
れたＦＲＡＭデバイスが得られる。
【００４８】かかる第２の実施例によるＦＲＡＭデバイ
スでは、拡散層へ至る深い開口部には、強誘電体容量部
形成工程前に作られた耐熱性金属プラグ４０が存在する
ため、スパッタ法によるアルミ膜２０、２１でも十分に
電気的導通が確保される。さらに、第２の実施例による
ＦＲＡＭデバイスでは、耐熱性金属プラグ４０を介し
て、トランスファゲート１の拡散層上に強誘電体容量部
４が形成されているため、第１の実施例に見られた局所
配線２１を必要としない。このため、容量セルの面積を
小さくでき高密度な記憶回路部の形成を可能としてい
る。
スでは、拡散層へ至る深い開口部には、強誘電体容量部
形成工程前に作られた耐熱性金属プラグ４０が存在する
ため、スパッタ法によるアルミ膜２０、２１でも十分に
電気的導通が確保される。さらに、第２の実施例による
ＦＲＡＭデバイスでは、耐熱性金属プラグ４０を介し
て、トランスファゲート１の拡散層上に強誘電体容量部
４が形成されているため、第１の実施例に見られた局所
配線２１を必要としない。このため、容量セルの面積を
小さくでき高密度な記憶回路部の形成を可能としてい
る。
【００４９】（実施例３）第３の実施例は、図７（ｄ）
に示すように、記憶回路内のビット線上に形成された強
誘電体容量部において、拡散層に至る開口部とその開口
部間を接続する溝部とに耐熱性金属が一括して埋め込ま
れた耐熱性配線プラグ２１によって、記憶回路部のビッ
ト線６とＣＭＯＳ回路部の局所配線２１が形成されてい
る場合である。図６，７に、第３の実施例を説明するた
めの工程断面図を示す。
に示すように、記憶回路内のビット線上に形成された強
誘電体容量部において、拡散層に至る開口部とその開口
部間を接続する溝部とに耐熱性金属が一括して埋め込ま
れた耐熱性配線プラグ２１によって、記憶回路部のビッ
ト線６とＣＭＯＳ回路部の局所配線２１が形成されてい
る場合である。図６，７に、第３の実施例を説明するた
めの工程断面図を示す。
【００５０】まず、図６（ａ）のように、前記した第１
の実施例と同じ工程で、ｐ型シリコン基板１１の記憶回
路部７のＮＭＯＳＦＥＴトランスファゲート１およびＣ
ＭＯＳ論理回路部８のＮＭＯＳＦＥＴ１０およびＰＭＯ
ＳＦＥＴ９を形成する。ＣＭＰで平坦化された第１のＢ
ＰＳＧ膜３７を形成する。かかる第１のＢＰＳＧ膜３７
上に、第１のシリコン窒化膜（５００Ａ）４９、シリコ
ン酸化膜（４０００Ａ）５０、第２のシリコン窒化膜
（５００Ａ）５１を成長する。
の実施例と同じ工程で、ｐ型シリコン基板１１の記憶回
路部７のＮＭＯＳＦＥＴトランスファゲート１およびＣ
ＭＯＳ論理回路部８のＮＭＯＳＦＥＴ１０およびＰＭＯ
ＳＦＥＴ９を形成する。ＣＭＰで平坦化された第１のＢ
ＰＳＧ膜３７を形成する。かかる第１のＢＰＳＧ膜３７
上に、第１のシリコン窒化膜（５００Ａ）４９、シリコ
ン酸化膜（４０００Ａ）５０、第２のシリコン窒化膜
（５００Ａ）５１を成長する。
【００５１】次にレジスト２８をマスクとしてＣＨＦ3
等のフッ素系ガスで第２のシリコン窒化膜５１をエッチ
ングした後、ＣＨＦ3 とＣＯとを１：３で混合した混合
ガスを使用した反応性イオンエッチングでシリコン酸化
膜５０をエッチングする。かかるＣＯ入り反応ガスを用
いることで第１のシリコン窒化膜４９が現れると、選択
的にシリコン窒化膜上にカーボンが堆積されエッチング
速度が著しく低下する。すなわち、第１のシリコン窒化
膜４９はシリコン酸化膜５０のエッチングストッパー層
として機能する。再び、エッチングガスをフッ素系ガス
として、第１のシリコン窒化膜４９をエッチングし、酸
素プラズマでフォトレジスト２８を除去する。かかる一
連の工程で、第１のシリコン窒化膜４９とシリコン酸化
膜５０と第２のシリコン窒化膜からなる積層構造層間絶
縁膜に、ビット線用の溝部５２、ＣＭＯＳ論理回路部の
局所配線用の溝部５３、および容量コンタクトホール用
の開口部５４（ここでは、第１の容量コンタクトホール
５４と称す）を形成する（図６（ｂ））。
等のフッ素系ガスで第２のシリコン窒化膜５１をエッチ
ングした後、ＣＨＦ3 とＣＯとを１：３で混合した混合
ガスを使用した反応性イオンエッチングでシリコン酸化
膜５０をエッチングする。かかるＣＯ入り反応ガスを用
いることで第１のシリコン窒化膜４９が現れると、選択
的にシリコン窒化膜上にカーボンが堆積されエッチング
速度が著しく低下する。すなわち、第１のシリコン窒化
膜４９はシリコン酸化膜５０のエッチングストッパー層
として機能する。再び、エッチングガスをフッ素系ガス
として、第１のシリコン窒化膜４９をエッチングし、酸
素プラズマでフォトレジスト２８を除去する。かかる一
連の工程で、第１のシリコン窒化膜４９とシリコン酸化
膜５０と第２のシリコン窒化膜からなる積層構造層間絶
縁膜に、ビット線用の溝部５２、ＣＭＯＳ論理回路部の
局所配線用の溝部５３、および容量コンタクトホール用
の開口部５４（ここでは、第１の容量コンタクトホール
５４と称す）を形成する（図６（ｂ））。
【００５２】しかる後、図６（ｃ）に示すように、レジ
スト２８をマスクとし、前記した溝部５２、５３の底部
および開口部５４底部より、第１のＢＰＳＧ膜３７を貫
きトランジスタ層の拡散層とゲート電極に至る開口部１
８、２５、１９を形成する。ここまでの一連の工程で、
第１のＢＰＳＧ膜に形成されたトランジスタ拡散層に至
る開口部１８、１９が、前記積層構造層間絶縁膜に形成
された溝部５２、５３で接続された構造を得る。さら
に、１のＢＰＳＧ膜に形成された開口部２５と第１の容
量コンタクトホール５４とからなる積層開口部が形成さ
れる。
スト２８をマスクとし、前記した溝部５２、５３の底部
および開口部５４底部より、第１のＢＰＳＧ膜３７を貫
きトランジスタ層の拡散層とゲート電極に至る開口部１
８、２５、１９を形成する。ここまでの一連の工程で、
第１のＢＰＳＧ膜に形成されたトランジスタ拡散層に至
る開口部１８、１９が、前記積層構造層間絶縁膜に形成
された溝部５２、５３で接続された構造を得る。さら
に、１のＢＰＳＧ膜に形成された開口部２５と第１の容
量コンタクトホール５４とからなる積層開口部が形成さ
れる。
【００５３】レジスト２８を除去した後、図６（ｄ）の
ように、コリメートスパッタ法でＴｉ／ＴｉＮバリア膜
（図示せず）を成膜し、ブランケットＣＶＤ法でタング
ステン膜を成長し、ＣＭＰで第２のシリコン窒化膜５１
上のタングステン膜およびＴｉ／ＴｉＮバリア膜を除去
することで、開口部１８、１９、２５、５４と溝部５
２、５３とに一括して耐熱性金属であるタングステンを
埋め込んだ耐熱性配線プラグ５５を得る。
ように、コリメートスパッタ法でＴｉ／ＴｉＮバリア膜
（図示せず）を成膜し、ブランケットＣＶＤ法でタング
ステン膜を成長し、ＣＭＰで第２のシリコン窒化膜５１
上のタングステン膜およびＴｉ／ＴｉＮバリア膜を除去
することで、開口部１８、１９、２５、５４と溝部５
２、５３とに一括して耐熱性金属であるタングステンを
埋め込んだ耐熱性配線プラグ５５を得る。
【００５４】次に、図７（ａ）に示すように、層間絶縁
膜５６を成長し、かかる層間絶縁膜５６に前記耐熱性配
線プラグ５５に至る開口部５７、５８（ここでは、容量
ビアホール５７、ＣＭＯＳビアホール５８と称す）を形
成する。コリメートスパッタ法でＴｉ／ＴｉＮバリア膜
（図示せず）を成膜し、ブランケットＣＶＤ法でタング
ステン膜を成長し、ＣＭＰでかかるタングステン膜およ
びＴｉ／ＴｉＮバリア膜を除去することで、開口部５
７、５８にタングステンの埋め込まれた第２耐熱性金属
プラグ５９を形成する。
膜５６を成長し、かかる層間絶縁膜５６に前記耐熱性配
線プラグ５５に至る開口部５７、５８（ここでは、容量
ビアホール５７、ＣＭＯＳビアホール５８と称す）を形
成する。コリメートスパッタ法でＴｉ／ＴｉＮバリア膜
（図示せず）を成膜し、ブランケットＣＶＤ法でタング
ステン膜を成長し、ＣＭＰでかかるタングステン膜およ
びＴｉ／ＴｉＮバリア膜を除去することで、開口部５
７、５８にタングステンの埋め込まれた第２耐熱性金属
プラグ５９を形成する。
【００５５】次に、スパッタ法でＴｉ（２００Ａ）／Ｐ
ｔ（２０００Ａ）膜の下部容量電極４１を成長する。４
００〜６００℃アニールで第２耐熱性金属プラグ５９の
表面にＴｉＷ耐酸化層（図示せず）を形成させる。しか
る後、ＲＦスパッタ法で２０００Ａ程度のＢｉ4 Ｔｉ3
Ｏ12膜６０を成長する。ここで、２０％程度のＯ2 ガス
を含むＡｒガスを用い、かかるスパッタ膜中の酸素欠損
を防止することが肝要である。しかる後、酸素を含む雰
囲気中で４００℃から６００℃、３０秒のランプアニー
ルすることで結晶化させる。Ｂｉ4 Ｔｉ3 Ｏ12膜６０表
面には、表面保護膜（図示せず）として５００Ａ程度の
Ｐｔを成長しておく（図７（ｂ））。
ｔ（２０００Ａ）膜の下部容量電極４１を成長する。４
００〜６００℃アニールで第２耐熱性金属プラグ５９の
表面にＴｉＷ耐酸化層（図示せず）を形成させる。しか
る後、ＲＦスパッタ法で２０００Ａ程度のＢｉ4 Ｔｉ3
Ｏ12膜６０を成長する。ここで、２０％程度のＯ2 ガス
を含むＡｒガスを用い、かかるスパッタ膜中の酸素欠損
を防止することが肝要である。しかる後、酸素を含む雰
囲気中で４００℃から６００℃、３０秒のランプアニー
ルすることで結晶化させる。Ｂｉ4 Ｔｉ3 Ｏ12膜６０表
面には、表面保護膜（図示せず）として５００Ａ程度の
Ｐｔを成長しておく（図７（ｂ））。
【００５６】次に、図７（ｃ）に示すように、レジスト
マスクによるＡｒイオンミリングで、Ｂｉ4 Ｔｉ3 Ｏ12
膜６０とＰｔ下部容量電極４１とを一括加工する。酸素
プラズマ剥離でレジストマスクを除去した後、スクラブ
洗浄でレジスト側壁に堆積していた側壁膜を除去する。
パターニングされた強誘電体膜であるところのＢｉ4Ｔ
ｉ3 Ｏ12膜６０上に、ＳＯＧ膜（１０００Ａ）とオゾン
ＴＥＯＳ−ＣＶＤ法による酸化膜（１０００Ａ）からな
る第１カバー膜４７を成長し、各Ｂｉ4 Ｔｉ3Ｏ12膜容
量部に至る開口部１６（ここでは、プレート電極ホール
１６）を形成し、スパッタ法でＰｔ（２０００Ａ）／Ｔ
ｉＮ（５００Ａ）からなる上部容量電極４３であるプレ
ート電極を成膜する。しかる後、Ｃｌ2 −ＢＣｌ3 の混
合ガスを用いた反応性イオンエッチングでパターニング
することで、かかるプレート電極膜３を得る。なお、必
要に応じてレジストマスクを酸素プラズマでアッシング
除去した後、耳状側壁堆積物を除去する。
マスクによるＡｒイオンミリングで、Ｂｉ4 Ｔｉ3 Ｏ12
膜６０とＰｔ下部容量電極４１とを一括加工する。酸素
プラズマ剥離でレジストマスクを除去した後、スクラブ
洗浄でレジスト側壁に堆積していた側壁膜を除去する。
パターニングされた強誘電体膜であるところのＢｉ4Ｔ
ｉ3 Ｏ12膜６０上に、ＳＯＧ膜（１０００Ａ）とオゾン
ＴＥＯＳ−ＣＶＤ法による酸化膜（１０００Ａ）からな
る第１カバー膜４７を成長し、各Ｂｉ4 Ｔｉ3Ｏ12膜容
量部に至る開口部１６（ここでは、プレート電極ホール
１６）を形成し、スパッタ法でＰｔ（２０００Ａ）／Ｔ
ｉＮ（５００Ａ）からなる上部容量電極４３であるプレ
ート電極を成膜する。しかる後、Ｃｌ2 −ＢＣｌ3 の混
合ガスを用いた反応性イオンエッチングでパターニング
することで、かかるプレート電極膜３を得る。なお、必
要に応じてレジストマスクを酸素プラズマでアッシング
除去した後、耳状側壁堆積物を除去する。
【００５７】最後に、図７（ｄ）に示すように、第２カ
バー膜４８としてオゾンＴＥＯＳ−ＣＶＤ法で３０００
Ａ程度の酸化膜を成長する。レジストマスクで、かかる
第２カバー膜４８に第２耐熱性金属プラグに至る開口部
４５（ここでは、ビアホール４５と称す）およびプレー
ト電極３に至る開口部（ここでは、プレート・コンタク
トホール２７と称す）を形成し、Ｔｉ（５００Ａ）／Ｔ
ｉＮ（５００Ａ）／Ａｌ（４０００Ａ）／ＴｉＮ（３０
０Ａ）をスパッタし、Ｃｌ2 とＢＣｌ3 混合ガスを用い
るドライエッチングでアルミ配線２０を形成する。
バー膜４８としてオゾンＴＥＯＳ−ＣＶＤ法で３０００
Ａ程度の酸化膜を成長する。レジストマスクで、かかる
第２カバー膜４８に第２耐熱性金属プラグに至る開口部
４５（ここでは、ビアホール４５と称す）およびプレー
ト電極３に至る開口部（ここでは、プレート・コンタク
トホール２７と称す）を形成し、Ｔｉ（５００Ａ）／Ｔ
ｉＮ（５００Ａ）／Ａｌ（４０００Ａ）／ＴｉＮ（３０
０Ａ）をスパッタし、Ｃｌ2 とＢＣｌ3 混合ガスを用い
るドライエッチングでアルミ配線２０を形成する。
【００５８】かかる第３の実施例によるＦＲＡＭデバイ
スでは、拡散層へ至る深い開口部とかかる開口部間を接
続する溝部とに耐熱性金属の埋め込まれた耐熱性配線プ
ラグを有していることが特徴である。本実施例において
も、強誘電体容量部形成工程前に作られた耐熱性配線プ
ラグが存在するため、拡散層への深い開口部を埋め込む
必要がなく、耐熱性配線プラグを介することでスパッタ
法によるアルミ膜２０、２１でも十分に電気的導通が確
保される。さらに、実施例２と同じく、耐熱性配線プラ
グ４０を介して、トランスファゲート１の拡散層上に強
誘電体容量部４が形成されているため、第１の実施例に
見られた局所配線２１を必要としない。このため、容量
セルの面積を小さくでき高密度な記憶回路部の形成を可
能としている。
スでは、拡散層へ至る深い開口部とかかる開口部間を接
続する溝部とに耐熱性金属の埋め込まれた耐熱性配線プ
ラグを有していることが特徴である。本実施例において
も、強誘電体容量部形成工程前に作られた耐熱性配線プ
ラグが存在するため、拡散層への深い開口部を埋め込む
必要がなく、耐熱性配線プラグを介することでスパッタ
法によるアルミ膜２０、２１でも十分に電気的導通が確
保される。さらに、実施例２と同じく、耐熱性配線プラ
グ４０を介して、トランスファゲート１の拡散層上に強
誘電体容量部４が形成されているため、第１の実施例に
見られた局所配線２１を必要としない。このため、容量
セルの面積を小さくでき高密度な記憶回路部の形成を可
能としている。
【００５９】第３の実施例の特徴は、実施例１および実
施例２では、拡散層への開口部に耐熱性金属（ここで
は、タングステン）の埋め込まれた耐熱性金属プラグ４
０を有するのみで、かかる耐熱性金属プラグ４０間はア
ルミ配線２０を介して接続されている。第３の実施例で
は、耐熱性金属プラグ間を同じく耐熱性金属で埋め込ま
れた溝部を介して接続する耐熱性配線プラグを有し、か
かる耐熱性配線プラグをＣＭＯＳ論理回路部８の局所配
線や記憶回路部のビット線に利用できる。その結果、配
線引き回しに自由度が増し、特に強誘電体容量を有する
記憶回路部とＣＭＯＳ論理回路、さらにはＦＲＡＭブロ
ックとＣＭＯＳロジック回路とのデータ処理速度差を補
うためのＣＭＯＳ・ＳＲＡＭキャッシュメモリとが混載
されたマイクロプロセッサーを形成する場合において、
特に有効となる。
施例２では、拡散層への開口部に耐熱性金属（ここで
は、タングステン）の埋め込まれた耐熱性金属プラグ４
０を有するのみで、かかる耐熱性金属プラグ４０間はア
ルミ配線２０を介して接続されている。第３の実施例で
は、耐熱性金属プラグ間を同じく耐熱性金属で埋め込ま
れた溝部を介して接続する耐熱性配線プラグを有し、か
かる耐熱性配線プラグをＣＭＯＳ論理回路部８の局所配
線や記憶回路部のビット線に利用できる。その結果、配
線引き回しに自由度が増し、特に強誘電体容量を有する
記憶回路部とＣＭＯＳ論理回路、さらにはＦＲＡＭブロ
ックとＣＭＯＳロジック回路とのデータ処理速度差を補
うためのＣＭＯＳ・ＳＲＡＭキャッシュメモリとが混載
されたマイクロプロセッサーを形成する場合において、
特に有効となる。
【００６０】
【発明の効果】本発明では容量部を形成する前に、記憶
回路部のＮＭＯＳＦＥＴとＣＭＯＳ論理回路部のトラン
ジスタの拡散層に対して同時・一括して予め耐熱性金属
プラグを形成する。このため、水素雰囲気等の還元雰囲
気に対して弱い強誘電体膜を用いた記憶回路部を含む集
積回路であっても、かかる記憶回路の特性劣化させるこ
となく、拡散層に対する電気導通を確実に取ることがで
きる。さらに、拡散層に対する開口部と開口部間を接続
する溝部に耐熱性金属を埋め込んだ耐熱性配線プラグを
形成した後、強誘電体容量を形成することで拡散層に対
する電気導通を確実に取ることができるのみならず、配
線自由度が向上する。その結果、配線層の自由度が強く
要求される記憶回路とＣＭＯＳ回路の混載された多機能
・半導体集積回路の形成を容易にするといった効果もあ
る。
回路部のＮＭＯＳＦＥＴとＣＭＯＳ論理回路部のトラン
ジスタの拡散層に対して同時・一括して予め耐熱性金属
プラグを形成する。このため、水素雰囲気等の還元雰囲
気に対して弱い強誘電体膜を用いた記憶回路部を含む集
積回路であっても、かかる記憶回路の特性劣化させるこ
となく、拡散層に対する電気導通を確実に取ることがで
きる。さらに、拡散層に対する開口部と開口部間を接続
する溝部に耐熱性金属を埋め込んだ耐熱性配線プラグを
形成した後、強誘電体容量を形成することで拡散層に対
する電気導通を確実に取ることができるのみならず、配
線自由度が向上する。その結果、配線層の自由度が強く
要求される記憶回路とＣＭＯＳ回路の混載された多機能
・半導体集積回路の形成を容易にするといった効果もあ
る。
【図１】本発明による第１の実施例を説明するための工
程断面図である。
程断面図である。
【図２】本発明による第１の実施例を説明するための工
程断面図である。
程断面図である。
【図３】本発明による第１の実施例を説明するための工
程断面図である。
程断面図である。
【図４】本発明による第２の実施例を説明するための工
程断面図である。
程断面図である。
【図５】本発明による第２の実施例を説明するための工
程断面図である。
程断面図である。
【図６】本発明による第３の実施例を説明するための工
程断面図である。
程断面図である。
【図７】本発明による第３の実施例を説明するための工
程断面図である。
程断面図である。
【図８】記憶容量セルの回路図である。
【図９】強誘電体メモリデバイスの回路ブロック図であ
る。
る。
【図１０】第１の従来技術によるＦＲＡＭデバイスの製
造方法を説明する工程断面図である。
造方法を説明する工程断面図である。
【図１１】第２の従来技術によるＦＲＡＭデバイスの製
造方法を説明する工程断面図である。
造方法を説明する工程断面図である。
【図１２】第３の従来技術によるＤＲＡＭデバイスの製
造方法を説明する工程断面図である。
造方法を説明する工程断面図である。
【図１３】従来の方法による下部電極と強誘電体膜の加
工工程を説明する断面図である。
工工程を説明する断面図である。
１ トランスファゲート ２ 電荷蓄積電極 ３ プレート電極 ４ 強誘電体容量 ５ ワード線 ６ ビット線 ７ 記憶回路部 ８ ＣＭＯＳ回路部 ９ ＰＭＯＳＦＥＴ １０ ＮＭＯＳＦＥＴ １１ シリコン基板 １２ 第１の層間絶縁膜 １３ 容量プラグ １４ ＰＺＴ膜 １５ 第２の層間絶縁膜 １６ プレート電極ホール １７ 第３の層間絶縁膜 １８ ビット・コンタクトホール １９ ＣＭＯＳコンタクトホール ２０ アルミ配線 ２１ 局所配線 ２２ ゲート電極 ２３ ポリシリコンプラグ ２４ タングステン・ビット線 ２５ 容量コンタクトホール ２６ Ｔａ2 Ｏ3 膜 ２７ プレートコンタクトホール ２８ フォトレジスト ２９ ＰＺＴ／Ｐｔ積層膜 ３０ 側壁堆積膜 ３１ 耳状側壁堆積膜 ３２ 回転ブラシ ３３ ＰＺＴ表面 ３４ ｎウエル ３５ 素子分離酸化膜 ３６ ポリシリコンゲート ３７ 第１のＢＰＳＧ膜 ３８ ビット線ビアホール ３９ 第２のＢＰＳＧ膜 ４０ タングステン・コンタクトプラグ ４１ 下部容量電極膜 ４２ 強誘電体膜（ＰＺＴ膜） ４３ 上部容量電極 ４４ カバー膜 ４５ ビアホール ４６ ＳｒＢｉ2 Ｔａ2 Ｏ9 膜 ４７ 第１カバー膜 ４８ 第２カバー膜 ４９ 第１のシリコン窒化膜 ５０ シリコン酸化膜 ５１ 第２のシリコン窒化膜 ５２ ビット線用配線溝 ５３ 局所配線溝 ５４ 第１の容量コンタクトホール ５５ タングステン・配線プラグ ５６ 層間絶縁膜 ５７ 容量ビアホール ５８ ＣＭＯＳビアホール ５９ 第２耐熱性金属プラグ ６０ Ｂｉ4 Ｔｉ3 Ｏ12
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092 29/788 29/792 (72)発明者 齋藤 忍 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平８−23079（ＪＰ，Ａ) 特開 平８−97382（ＪＰ，Ａ) 特開 平９−162369（ＪＰ，Ａ)
Claims (7)
- 【請求項１】記憶容量部とかかる記憶容量を選択するた
めのトランスファゲートトランジスタから構成される記
憶容量セルが配列された記憶回路部と、ＣＭＯＳトラン
ジスタから構成されるＣＭＯＳ論理回路部を有する半導
体装置において、 前記トランスファゲートトランジスタおよび前記ＣＭＯ
Ｓトランジスタを覆う層間絶縁膜表面に至る耐熱コンタ
クトプラグで前記トランスファゲートトランジスタおよ
び前記ＣＭＯＳトランジスタの導電層が引き上げられ、
前記層間絶縁膜上に下部容量電極膜と上部容量電極膜と
に挟まれた金属酸化物容量膜からなる記憶容量部が形成
され、さらに前記記憶容量部を覆うカバー膜を貫いて前
記耐熱コンタクトプラグに至る開口部を介して接続され
る金属配線が前記カバー膜上に形成されていることを特
徴とする半導体装置の構造。 - 【請求項２】前記下部容量電極膜が前記耐熱コンタクト
プラグ上に形成されていることを特徴とする請求項１に
記載の半導体装置の構造。 - 【請求項３】記憶容量部とかかる記憶容量を選択するた
めのトランスファゲートトランジスタから構成される記
憶容量セルが配列された記憶回路部と、ＣＭＯＳトラン
ジスタから構成されるＣＭＯＳ論理回路部を有する半導
体装置において、 前記トランスファゲートトランジスタおよび前記ＣＭＯ
Ｓトランジスタを覆う積層構造層間絶縁膜に前記トラン
ジスタに至る開口部と該開口部を接続する溝とに一括し
て埋め込まれた耐熱配線プラグにより記憶回路部内のビ
ット線とＣＭＯＳ論理回路部内の局所配線が同一層に形
成され、前記積層構造層間絶縁膜を覆う層間絶縁膜上に
下部電極膜と上部電極膜とに挟まれた金属酸化物容量膜
からなる記憶容量部が形成され、さらに前記記憶容量部
を覆うカバー膜を貫く開口部を介して接続する金属配線
が形成されていることを特徴とする半導体装置の構造。 - 【請求項４】前記金属酸化物容量膜が強誘電体薄膜であ
ることを特徴とする請求項１〜３のいずれかに記載の半
導体装置の構造。 - 【請求項５】半導体基板にトランジスタを形成する工程
と、 層間絶縁膜を成長する工程と、 前記層間絶縁膜を貫き前記トランジスタに至る開口部に
耐熱材料が埋め込まれた耐熱プラグを形成する工程と、 前記層間絶縁膜上に下部電極と上部電極との間に金属酸
化物の挟まれた記憶容量部を形成する工程と、 前記記憶容量部を覆うカバー膜を成長する工程と、 前記カバー膜を貫き耐熱プラグに至る開口部を形成する
工程と、 前記開口部を介して前記耐熱プラグと接続する金属配線
をカバー膜上に形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項６】半導体基板にトランジスタを形成する工程
と、 積層構造層間絶縁膜を成長する工程と、 前記積層構造層間絶縁膜を貫き前記トランジスタに至る
開口部と前記開口部を接続する溝に耐熱材料が埋め込ま
れた耐熱配線プラグを形成する工程と、 前記積層構造層間絶縁膜を覆う層間絶縁膜を形成する工
程と、 前記層間絶縁膜上に下部電極と上部電極との間に金属酸
化物の挟まれた記憶容量部を形成する工程と、 前記記憶容量部を覆うカバー膜を成長する工程と、 前記カバー膜を貫き耐熱プラグに至る開口部を介して前
記耐熱プラグと接続する金属配線をカバー膜上に形成す
る工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項７】請求項５または６に記載した記憶容量部の
製造方法であって、 下部容量電極膜を成長する工程と、 強誘電体薄膜を成長する工程と、 該強誘電体薄膜上に薄い金属保護膜を成長する工程と、 かかる下部容量電極膜と強誘電体薄膜と金属保護膜から
なる積層膜をパターニングする工程と、 回転ブラシにより側壁堆積膜を除去する工程と、 上部容量電極膜を成長する工程と、 該上部容量電極膜をパターニングする一連の工程と、 を含むことを特徴とする記憶容量部の製造方法。
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