CN1150624C - 半导体集成电路器件及其制造方法 - Google Patents

半导体集成电路器件及其制造方法 Download PDF

Info

Publication number
CN1150624C
CN1150624C CNB961213566A CN96121356A CN1150624C CN 1150624 C CN1150624 C CN 1150624C CN B961213566 A CNB961213566 A CN B961213566A CN 96121356 A CN96121356 A CN 96121356A CN 1150624 C CN1150624 C CN 1150624C
Authority
CN
China
Prior art keywords
film
manufacture method
oxide film
semiconductor substrate
deposit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB961213566A
Other languages
English (en)
Other versions
CN1158007A (zh
Inventor
田丸刚
ƽ
饭岛晋平
横山夏树
֮
中田昌之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN1158007A publication Critical patent/CN1158007A/zh
Application granted granted Critical
Publication of CN1150624C publication Critical patent/CN1150624C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/18—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metallo-organic compounds
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • General Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

半导体集成电路器件制造方法包括：(a)在半导体衬底第一主表面上的下电极上形成主要由氧化钽构成的电容器绝缘膜；(b)退火电容器绝缘膜；然后(c)在电容器绝缘膜上淀积主要由氮化钛构成的上电极，步骤(c)包括下列子步骤：(i)在子步骤(ii)之前，在已将半导体衬底引入到反应室中的条件下，使含钛源气体流过质量流量控制器；(ii)在将含钛源气体通过质量流量控制器引入反应室的同时将含氮还原气体引入到反应室中，从而淀积构成上电极的氮化钛膜；(iii)在子步骤(i)之前或同时，将惰性气体引入到含有半导体衬底的反应室中。通过在向反应室中引入还原气体前流过钛源气体和惰性气体，能够获得薄膜特性优良的氮化钛膜而不会破坏下电容器绝缘膜。

Description

半导体集成电路器件及其制造方法
本发明涉及半导体集成电路器件及其制造技术，更具体地讲，涉及一种能有效地应用于具有存储单元的半导体集成电路器件的技术，该存储单元是通过制作强介电材料的电容性元件(电容器)的电容器绝缘膜来形成的。
近年来的大容量DRAM(动态随机存取存储器)中，为了补偿电容性元件聚集的电荷的减少，这起因于存储单元的微型化，已经采用了叠层电容器结构，其中在存储单元选择MISFET之上设置电容性元件。此外，通过把其下电极(存储电极)构形为翅片状或圆筒状，使电容性元件的表面积扩大，而且用具有强介电常数的材料制做电容器绝缘膜。具体地，该介电材料之一的氧化钽(Ta2O5)具有高达20-25的介电常数，而且与已有技术的DRAM工艺能具有好的匹配，因而DRAM应用于电容性元件正得以提倡。
当电容性元件的电容器绝缘膜是由氧化钽制做的时候，作为将在电容器绝缘膜上形成的上电极(或板极)材料，必须选用能防止氧化钽的膜质量劣化的材料。此上电极材料适合的例子有难熔金属，例如W(钨)、Pt(铂)或Mo(钼)，或者其氮化物如TiN(氮化钛)。
在Jpn.J.Appl.Phys.Vol.33(1994)Pt.1，No.3A中，对电极材料在退火工序前后泄漏电流对氧化钽膜的影响做了研究。其已做的报导是基于如下实验结果，亦即氧化钽膜的电特性是由电极材料的功函数和上电极与氧化钽之间的界面的稳定性所决定的，对于低温(约400℃)退火，最适宜的材料是TiN，对于高温(约800℃)退火，最适宜的材料是Mo或MoN(氮化钼)。
如上所述，由于DRAM的电容性元件的下电极具有复杂的表面形状，当在下电极上淀积氧化钽膜时，必须采用台阶覆盖优异的CVD(化学汽相淀积)方法，而不是溅射方法。但是，由于用CVD方法淀积的氧化钽膜不能达到所期望的介电常数，所以在形成之后必须在高达700-800℃左右的温度下退火。然而，通过此退火在与衬底的下电极材料(多晶硅膜)的界面形成氧化膜，以此降低电容器绝缘膜的有效介电常数。另一问题是氧化钽膜中的氧不足以致降低了该膜的击穿电压，从而提高了泄漏电流。
日本专利申请公开3548/1986已公开了一种技术，用于因利用CVD法在半导体衬底上淀积的氧化钽膜中的氧空位而产生的缺陷的修正，从而通过在干燥氧气氛中对膜表面退火，来改善膜的绝缘击穿电压。
在“1992年固态器件与材料国际会议”(PP.521-523)中，公开了一种技术，用于在将要淀积氧化钽膜时，通过在NH3(氨)气氛中对多晶硅膜退火，在多晶硅膜表面上形成氮化物膜，从而避免构成电容性元件下电极的多晶硅膜表面上形成氧化膜。
在日本专利申请66300/1995公开的DRAM中，采用CVD法淀积由氧化钽、钛酸锶(SrTiO3)或钛酸钡制成的电容性元件的电容器绝缘膜，用CVD法或者溅射法淀积由W、Pt或TiN制成的上电极。此外，下电极由呈现强抗氧化性的材料如氧化锌(ZnO)或氧化锡(SnO2)制成，从而在电容器绝缘膜退火时，可以防止在与下电极的界面处形成任何氧化膜。
在日本专利申请公开66369/1995中公开的DRAM中，由CVD法淀积的氧化钽制成电容性元件的电容器绝缘膜。通过在低于晶化的温度(约600℃以下)对此形成的膜退火，使膜保持在非晶结构。另外，抑制会为泄漏电流形成通路的晶界，裂纹或微缺陷的出现，可以改善泄漏电流特性。
在日本专利申请公开222469/1989中公开的DRAM中，由CVD法淀积的氧化钽或氧化铪(HfO2)制成电容性元件的电容器绝缘膜，在氧化钽(或氧化铪)与多晶硅的电极(上电极和下电极)之间形成TiN阻挡膜，以此防止硅与氧化钽之间的反应。
在日本专利申请232344/1994中公开的DRAM中，由CVD法淀积的氧化钽或氧化铪制成电容性元件的电容器绝缘膜，由TiN制成上电极。通过在TiN上形成多晶硅的非金属缓冲膜，在电容性元件上淀积的BPSG(掺硼的磷硅酸玻璃)膜进行热回流处理(约在850℃30分钟)时，可防止电容性元件变坏。
我们在半导体衬底上淀积了多晶硅的导电膜，然后在其上淀积氧化钽膜，通过CVD法，采用含钛源气体如TiCl4(四氯化钛)、TDMAT(四(二甲氨基)钛(Tetraxy Di-Methyl AminoTitanium))或者TDEAT(四(二乙氨基)钛(Tetraxy Di-EthylAmino Titanium))和含氮还原气体如NH3或MMH(单甲基肼)，在氧化钽膜上淀积TiN膜。之后，把这些膜构图成为电容性元件，检测电容器绝缘膜(氧化钽膜)的击穿电压，可观察到击穿电压变劣和泄漏电流增大的现象。
此现象的原因尚未明了，但我们认为此原因如下，亦即如果氧化钽膜表面是热的并与还原气体接触，膜中的氧(O)原子部分地与还原气体反应，并被释放，膜中的Ta或O的悬挂键增多。
本发明的目的是提供一种能避免如下缺点的技术，即利用含还原性气体的还原气体，通过CVD法，在电容器绝缘膜上淀积上电极材料时，由强介电材料如氧化钽制成的电容器绝缘膜的击穿电压会变劣的缺点。
从本发明的说明及附图将可了解本发明的上述及其它目的和新特征。
以下将概括地说明这里公开的本发明的代表例。
根据本发明，提供了一种半导体集成电路器件的制造方法，包括以下步骤：
(a)在半导体衬底第一主表面上的下电极上形成主要由氧化钽构成的电容器绝缘膜；
(b)退火电容器绝缘膜；然后
(c)在电容器绝缘膜上淀积主要由氮化钛构成的上电极，
步骤(c)包括下列子步骤：
(i)在子步骤(ii)之前，在已将半导体衬底引入到反应室中的条件下，使含钛源气体流过质量流量控制器；
(ii)在将含钛源气体通过质量流量控制器引入反应室的同时将含氮还原气体引入到反应室中，从而淀积构成上电极的氮化钛膜；
(iii)在子步骤(i)之前或同时，将惰性气体引入到含有半导体衬底的反应室中。
在本发明的半导体集成电路器件的制造方法中，淀积上电极使用化学汽相淀积法。
在本发明的半导体集成电路器件的制造方法中，在子步骤(ii)中还向反应室中引入惰性气体。
在本发明的半导体集成电路器件的制造方法中，步骤(c)还包括以下子步骤：(iv)在子步骤(ii)之后，将惰性气体引入到含有半导体衬底的反应室中，既不引入含氮还原气体，也不引入含钛源气体。
在本发明的半导体集成电路器件的制造方法中，惰性气体为选自氮、氦和氩中的一种气体或其混合气体。
在本发明的半导体集成电路器件的制造方法中，下电极具有圆筒部分并且与电容器绝缘膜和上电极一起构成存储电容器。
通过本发明的IC制造方法，在向反应室中引入还原气体前流过钛源气体和惰性气体，能够获得薄膜特性优良的氮化钛膜而不会破坏下电容器绝缘膜。
图1是半导体衬底主要部分的剖面图，展示了根据本发明的一个实施例的DRAM的制造方法。
图2是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图3是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图4是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图5是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图6是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图7是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图8是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图9是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图10是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图11是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图12是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图13是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图14是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图15是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图16是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图17是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图18是制造本发明实施例的DRAM所用CVD设备的主要部分的结构图。
图19是根据本发明的另一个实施例的DRAM的方框图。
图20是根据本发明的实施例的DRAM的存储阵列和读出放大器的电路图。
图21是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图22是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图23是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图24是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图25是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图26是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图27是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图28是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图29是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图30是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图31是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图32是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图33是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图34是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图35是形成用于上电极的TiN膜的步骤的曲线图。
图36是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图37是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图38是展示代表含钛源气体和含氮还原气体之间的反应的化学式的视图。
图39是形成用于上电极的TiN膜的步骤的曲线图。
图40是形成用于上电极的TiN膜的步骤的曲线图。
图41是展示钝化膜和TiN膜的形成温度与氧化钽膜的场强之间关系的曲线图。
图42是展示钝化膜和TiN膜的形成温度与氧化钽膜的场强之间关系的曲线图。
图43是展示钝化膜和TiN膜的形成温度与引入各膜的氯化物浓度之间关系的曲线图。
图44是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图45是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图46是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
图47是半导体衬底主要部分的剖面图，展示了根据本发明的实施例的DRAM的制造方法。
以下，将参考附图结合实施例详细说明本发明。顺便提及，在所有解释实施例的附图中，具有相同功能的部分和部件将用共同的标号来代表，将省略重复的说明。
实施例1
本发明用于具有位线上电容器(COB)结构的存储单元的DRAM，其中位线布置在存储单元选择MISFET上，数据存储电容性元件布置在位线上。
为了形成这种存储单元，首先，用P型杂质(硼)离子对P型单晶硅制成的半导体衬底1的主表面(第一主表面)掺杂，形成P型阱2，如图1所示。之后，利用公知的LOCOS法在P型阱2表面上，形成元件隔离场氧化膜3和栅氧化膜4。接着，用P型杂质(硼)离子对P型阱2并包括场氧化膜3的下部进行掺杂，形成元件隔离P型沟道阻塞层5。
然后，在P型阱2上形成存储单元选择MISFET的栅电极6(以及将与栅极6集成的字线WL)，如图2所示。这些栅电极6起存储单元的字线WL的作用。按如下方法形成栅电极6，采用CVD法在P型阱2上淀积多晶硅膜(包括多晶硅膜和难熔金属硅化物膜的多种硅化物膜)和硅氧化物膜7，然后对这些膜采用以光刻胶为掩模的腐蚀法进行构图。
接着，用n型杂质(磷)对P型阱2掺杂，形成存储单元选择MISFET的n型半导体区8(源区和漏区)，如图3所示。随后，使用CVD法在栅电极6(字线WL)的侧壁上形成侧壁隔离层9，如图4所示，并淀积硅氧化物膜10。通过利用反应离子腐蚀方法，对由CVD法淀积的硅氧化物膜进行构图，从而形成侧壁隔离层9。
之后，把位于存储单元选择MISFET的源区和漏区(n型半导体区8)中之一上面的硅氧化物膜10和栅氧化膜4开口，形成连接孔11，如图5所示。此后，采用CVD法在硅氧化物膜10上淀积n型多晶硅膜12，然后构图，如图6所示。
接着，把由CVD法淀积的BPSG膜13进行回流处理，使其表面平坦，如图7所示。随后，把位于存储单元选择MISFET的源区和漏区(n型半导体区8)中的另一个之上的BPSG膜13、硅氧化物膜10和栅氧化膜4开口，形成连接孔14。
随后，对由CVD法淀积在BPSG膜13上的n型多晶硅膜构图，形成通过连接孔14与n型半导体区8连接的位线BL，如图8所示。位线BL可以由溅射法淀积的TiN膜和W膜的多层膜制作。
之后，采用CVD法在BPSG膜13上，顺序淀积硅氧化物膜15，氮化硅膜16和硅氧化物膜17，如图9所示。随后，使位于n型半导体区8之上的硅氧化物膜17、氮化硅膜16和硅氧化物膜15开口，形成到达多晶硅膜12的连接孔18，如图10所示。
然后，采用CVD法在硅氧化物膜17上淀积n型多晶硅膜19，如图11所示，然后由CVD法在多晶硅膜19上淀积硅氧化物膜20。随后把硅氧化物膜20构图成为圆柱形，仅留下在连接孔18之内及之上的部分，如图12所示，然后由CVD法淀积n型多晶硅膜21。
随后，采用反应离子腐蚀法对多晶硅膜21构图，使其仅保留在圆柱形硅氧化物膜20的侧壁上，如图13所示。对多晶硅膜19和下面的多晶硅膜12构图，仅保留硅氧化物膜20和形成前者的侧壁的多晶硅膜21之下的部分。
采用湿法腐蚀液体例如氢氟酸水溶液去除硅氧化物膜20和下硅氧化物膜17。此时，硅氧化物膜17之下的氮化硅膜16起腐蚀阻挡作用，以使硅氧化物膜15或者氮化硅膜16之下的BPSG膜13不被去除。结果，获得了圆筒状(冠状)存储电极22，每个电极具有三层多晶硅膜12、19和21。
随后，采用CVD法在存储电极22上，稀薄地淀积氮化硅膜23，如图15所示。然后，采用CVD法在氮化硅膜23表面上淀积氧化钽薄膜24，形成由氮化硅膜23和氧化钽膜24的多层膜组成的，用于数据存储电容性元件的电容器绝缘膜25。使用Ta(OC2H5)5(乙氧基钽)作为反应气体，在约400℃温度(第一温度)淀积此氧化钽膜24，然后使用电炉或者灯退火设备，在约700-1000℃温度(第二温度)退火。由于氮化硅膜形成在氧化钽膜24与存储电极之间，所以在氧化钽膜24与下电极22(多晶硅膜)之间的界面不形成在高温退火时因它们的反应可能会产生的氧化物。
之后把半导体衬底1送到CVD设备40的反应室41，如图18所示，以便在电容器绝缘膜25上形成数据存储电容性元件。
如同一图所示，此CVD设备40具有如下结构，其中通过不同的气体供给管，把含钛源气体如TiC14、TDMAT或TDEAT，含氮还原气体如NH3或MMH，其Ti和N的组成比例接近1∶1，以及惰性气体如He(氦)、Ar(氩)或N2(氮)分别引进反应室41。借助此结构，可以避免气体在各个供气管内反应，以致反应物沉淀在各管的内壁上这样的缺点。
该CVD设备是这样构成的，通过控制安装在供气管的阀门42和43的开/闭，仅使含氮还原气体或者惰性气体能选择地引入反应室41。
此外，在此CVD设备40中，用于调节反应室41内真空度的真空泵45而不是真空泵44与用于把含氮还原气体引入反应室41的供气管部位相接。借助此结构，供气管内的气体在含氮还原气体被引入反应室的初始阶段部分地被真空泵45排出，从而可以避免过量的含氮还原气体立即被引入反应室41。
本实施例中，半导体衬底1被送入上述CVD设备40的反应室41。之后，由真空泵44把室41内抽至预定的真空度。接着，以预定的流速把含钛源气体和惰性气体引入反应室41，以使含钛源气体在300-600℃左右热分解，在400-450℃左右(第三温度)更好，从而在氧化钽膜24表面上淀积非晶Ti薄膜26，如图16所示。顺便提及，当使用N2气或N2和另一惰性气体的混合气体作为惰性气体时，可以形成含部分非晶TiN的非晶Ti膜26，即便如此也无问题。
接着，以预定的流速把含钛源气体、含氮还原气体和惰性气体引入CVD设备40的反应室41，以使含钛源气体和含氮还原气体反应，如图17所示，在非晶Ti膜26上淀积TiN膜27，从而形成上电极28，用于由非晶Ti膜26和TiN膜27组成的多层膜的数据存储电容性元件。
根据至此所说明的方法，氧化钽膜24表面由非晶Ti膜26所覆盖，以使含氮还原气体避免与氧化钽膜24接触。结果，氧化钽膜的击穿强度可以可靠地防止因含氮还原气体而变劣。通过由真空泵45在含氮还原气体引入反应室41的初始阶段，使供气管内的气体部分地排出，从而防止过量的含氮还原气体立即进入反应室41，可使TiN膜27中的Ti和N的组成接近最佳值(Ti∶N＝1∶1)。
因此，根据本实施例，当在构成数据存储电容性元件的电容器绝缘膜25的氧化钽膜24上，由CVD法淀积TiN膜27，从而形成上电极28时，首先在氧化钽膜24表面上形成含氮还原气体不能透过的非晶Ti膜26，以便能可靠地防止氧化钽膜24的击穿强度(泄漏电流增大)变劣。结果，可以实现恢复特性得以改进的DRAM。
实施例2
图19是本实施例的框图，图20是此DRAM的存储阵列和读出放大器的电路图。
本实施例的DRAM基本上具有占据了半导体衬底主表面的主要部分的存储阵列MARY。如图20所示，该存储阵列MARY包括在图纵向并联布置的(m+1)条字线(W0-Wm)以及在水平方向并联布置的(n+1)条互补位线(非倒相位线BOT-BNT和倒相位线BOB-BNB)。在这些字线与互补位线的交点处，设置了具有数据存储电容性元件(Cs)和存储单元选择MISFET Qa的栅格状(m+1)×(n+1)个存储单元。
布置在存储阵列MARY的同一列的(m+1)个存储单元选择MISFET Qa的漏区，按预定的规则交替地与对应的互补位线的非倒相或倒相信号线耦合。此外，布置在存储阵列MARY的同一行的(n+1)个存储单元的存储单元选择MISFET Qa的栅电极与对应的字线集成耦合。预定的极板电压VP公共地馈给构成存储阵列MARY的所有存储单元的数据存储电容性元件(Cs)的其它电极。
构成存储阵列MARY的字线(W0-Wm)与其下面的X地址解码器XD耦合，其中之一被定为被选状态。X地址解码器XD被馈以来自X地址缓冲寄存器XB的(i+1)位的内部地址信号(X0-Xi)，并被馈以来自计时发生器TG的内部控制信号SDG。通过地址输入端(A0-Ai)，X地址信号(XA0-XAi)和来自计时发生器TG的内部控制信号XL，按时间划分方式馈给X地址缓冲寄存器XB。
X地址缓冲寄存器XB根据内部控制信号XL收集通过地址输入端(A0-Ai)馈给的X地址信号(XA0-XAi)并保持它们。基于这些X地址信号，X地址缓冲寄存器X B产生内部地址信号(X0-Xi)并馈至X地址解码器XD。此X地址解码器XD与内部控制信号XDG的高电平对应地选择运行对内部地址信号(X0-Xi)的解码，并使存储阵列MARY的对应字线(W0-Wm)选择地进入高电平的选择状态。
构成存储阵列MARY的互补位线(BOT-BNT和BOB-BNB)与读出放大器SA耦合，并由此与互补公共数据线CD选择地连接。此读出放大器SA被馈以来自Y地址解码器YD的(n+1)位的位线选择信号(YS0-YSn)，并被馈以来自时标发生器TG的内部控制信号PA。Y地址解码器YD被馈以来自Y地址缓冲寄存器YB的(i+1)位的内部地址信号(Y0-Yi)，还被馈以来自时标发生器TG的内部控制信号YDG。此外，Y地址缓冲寄存器YB通过地址输入端(A0-Ai)以时间划分方式被馈以Y地址信号(AY0-AYi)，还被馈以来自计时发生器TG的内部控制信号YL。
Y地址缓冲器YB根据内部控制信号YL，收集通过地址输入端(A0-Ai)供给的Y地址信号(YA0-YAi)，并保持它们。基于这些Y地址信号，Y地址缓冲器YB发生内部地址信号(Y0-Yi)并供给Y地址解码器YD。Y地址解码器YD对应于内部控制信号YDG的高电平，选择地对内部地址信号(Y0-Yi)解码，并选择地使相应的位线选择信号(YS0-YSn)进入高电平的选择状态。
读出放大器SA包括(n+1)个单元电路，它们被对应于存储阵列MARY的互补位线而设置。这些单元电路中的每一个如图20所示一般包括：位线预充电电路，布置在互补位线的非倒相与倒相信号线之间，并具有一对n沟道MISFET N5和N6；单元放大器，具有含P沟道MISFET P1和n沟道MISFET N1的CMOS倒相器，并具有与前一个倒相器交叉连接的含P沟道MISFET P2和n沟道MISFETN2的CMOS倒相器，但并不一定限于此。其中，构成每个单元电路的位线预充电电路的公共耦合的n沟道MISFET N5和N6的源区，被共同馈以内部电压HV，其栅电极被共同馈以内部控制信号PC。顺便提及，内部电压HV是电路的电源电压与地电位之间的中间电位。当存储单元未被选择时，内部控制信号PC选择地成为高电平。结果，当存储单元未被选择但内部控制信号PC被设在高电平时，n沟道MISFET N5和N6被一起选择地导通，使存储阵列MARY的对应的互补位线的非倒相和倒相信号线预充电至内部电压HV。
构成每个单元电路的单元放大器的P沟道MISFET P1和P2的源区，共同耦合至公共源线SP。此公共源线SP通过P沟道驱动MISFET P3与电路的电源电压耦合，该MISFET P3在其栅电极接收倒相的内部控制信号PAB，亦即由倒相器V1使内部控制信号PA倒相后的信号。类似地，构成每个单元电路的单元放大器的n沟道MISFET N1和N2的源区，共同地与公共源线SN耦合。此公共源线SN通过n沟道驱动MISFET N7与电路的地电位耦合，该MISFET N7在其栅电极接收内部控制信号PA。结果，当内部控制信号PA设定为高电平，而倒相的内部控制信号PAB设定为低电平时，各单元放大器被选择地一起工作，对由通过相应的互补位线与存储阵列MARY的选择的字线耦合的(n+1)个存储单元输出的瞬时读出信号进行放大，从而产生高或低电平的二进制读出信号。
读出放大器SA的每个单元电路还包括一对设置在单元放大器的非倒相及倒相输入/输出结点与互补公共数据线CD之  间的n沟道开关MISFETN3和N4。这些成对的开关MISFET的栅电极共同耦合，以致它们被逐一地馈以来自Y地址解码器YD的位线选择信号(YS0-YSn)。结果，当相应的位线选择信号(YS0-YSn)设定为高电平时，每个单元电路的开关MISFET N3和N4被选择地导通，使读出放大器SA的相应单元放大器，亦即存储阵列MARY互补位线的相应对选择地与互补公共数据线CD连接。
与存储阵列MARY的互补位线的选定对连接的此互补公共数据线CD，与数据输入/输出电路IO耦合。此数据输入/输出电路IO包括写入放大器，主放大器，数据输入缓冲器和数据输出缓冲器，但这些并未示出。其中，写入放大器的输出端和主放大器的输入端共同与互补公共数据线CD耦合。写入放大器的输入端与数据输入缓冲器的输出端耦合，该缓冲器的输入端与数据输入端Din耦合。此外，主放大器的输出端与数据输出缓冲器的输入端耦合，该缓冲器的输出端与数据输出端Dout耦合。
当存储单元处于写入模式的选择状态时，数据输入/输出电路IO的数据输入缓冲器对通过数据输入端Din提供的写入数据进行收集，并把此数据传送给写入放大器。这些写入数据由写入放大器改变为预定的互补写入信号，并通过互补公共数据线CD写入存储阵列MARY的一个选定有储单元。当存储单元处于读出模式的选择状态时，数据输入/输出电路IO的主放大器还对通过互补公共数据线CD由存储阵列MARY的选定存储单元输出的二进制读出信号予以放大，并把放大的信号传送到数据输出缓冲器。这些读出数据通过数据输出端Dout从数据输出缓冲器发送出。
计时发生器TG根据行地址选通信号RASB、列地址选通信号CASB和作为起动控制信号由外部供给的可写入信号WEB，选择地产生上述各种内部控制信号，并把所产生的内部控制信号馈给DRAM的各部分。
参看图21至47，这里将说明本实施例的DRAM的制造方法。
为了制造此DRAM，首先使P型单晶硅的半导体衬底1的表面氧化，如图21所示，形成硅氧化物薄膜53。之后，在硅氧化物膜53上采用CVD法淀积氮化硅膜54。接着，以光刻胶为掩模，腐蚀氮化硅膜54，除去元件隔离区的氮化硅膜54。
之后，以氮化硅膜54为掩模，对半导体衬底1退火，如图22所示，形成场氧化膜3。然后除去氮化硅膜54，用P型杂质(硼(B))的离子对将要形成存储阵列和外围电路的n沟道MISFET的半导体衬底1的区域掺杂，形成P型阱2，如图23所示。将要形成外围电路的P沟道MISFET的半导体衬底1的区域，也用n-型杂质(磷(P))的离子掺杂，形成n-型阱55。随后，用P型杂质(B)的离子对P型阱2掺杂，形成P沟道阻塞层5，用n-型杂质(P)离子对n-型阱55掺杂，形成n-型沟道阻塞层6。之后，对由场氧化膜3确定的P型阱2和n-型阱55的各个源区表面进行热氧化，形成栅氧化膜4。
接着，形成存储单元选择MISFET的栅电极6A(字线WL)、外围电路的n沟道MISFET的栅电极6B和P沟道MISFET的栅电极6C，如图24所示。采用CVD法在半导体衬底1上淀积钨(W)膜、采用等离子CVD法在W膜上淀积氮化硅膜57，然后以光刻胶为其掩模，通过腐蚀法对这些膜构图，从而同时形成栅电极6A(字线WL)和栅电极6B和6C。
随后，用n-型杂质(P)离子对P型阱2掺杂，用P型杂质(B)离子对n-型阱55掺杂，如图25所示。通过后续的退火工序，n-型杂质(P)形成存储单元选择MISFET的n-型半导体区8(源区和漏区)以及外围电路的n沟道MISFET的n-型半导体区58，P型杂质(B)形成外围电路的P沟道MISFET的P型半导体区59。
接着，在栅电极6A(字线WL)和栅电极6B和6C的各侧壁上形成侧壁隔离层9，如图26所示。之后，用n-型杂质(P)的离子对外围电路的P型阱2掺杂，用P型杂质(B)离子对n-型阱55掺杂。采用等离子CVD法在半导体衬底1上淀积氮化硅膜，并采用各向异性腐蚀法对氮化硅膜处理，由此形成侧壁隔离层9。
之后，在氮气氛中对半导体衬底1退火，使上述n-型杂质(P)和P型杂质扩散，如图27所示，由此形成存储单元选择MISFET的n-型半导体区8(源区和漏区)，以及外围电路的n沟道型MISFET的n-型半导体区58和n-型半导体区60与P沟道MISFET的P-型半导体区59和P-型半导体区61。外围电路的n沟道MISFET的源区和漏区分别具有LDD(轻微掺杂漏区)结构，该结构具有n-型半导体区58和n-型半导体区60，P沟道MISFET的源区和漏区分别具有LDD结构，该结构具有P-型半导体区59和P-型半导体区61。
随后，采用等离子CVD法，在存储单元选择MISFET与外围电路的n沟道MISFET和P沟道MISFET上，淀积硅氧化物膜62，如图28所示，并通过化学-机械抛光(CMP)方法，对表面做抛光整平。之后，利用光刻胶作为掩膜，对硅氧化物膜62和栅氧化膜4蚀刻，在存储单元选择MISFET的n型半导体区8(源区和漏区)上制作连接孔63和64，在外围电路的n沟道型MISFET的n-型半导体区60(源区和漏区)上制作连接孔65和66，在P沟道型MISFET的P-型半导体区61(源区和漏区)上制作连接孔67和68。
此时，形成于存储单元选择MISFET的栅电极6A(字线WL)之上的氮化硅膜57和形成于侧壁之上的氮化硅侧壁隔离层9被轻微腐蚀，从而以自对准方式形成连接孔63和64。同样，形成于外围电路的n沟道MISFET的栅电极6B和P沟道MISFET的栅电极6C之上的氮化硅膜57，形成于侧壁之上的侧壁隔离层9被轻微腐蚀，从而以自对准方式形成连接孔65至68。
淀积在存储单元选择MISFET以及外围电路的n沟道MISFET和P沟道MISFET之上绝缘膜的例子不仅可以是上述的硅氧化物膜62，而且也可以是由CVD法淀积的臭氧(O3)-BPSG膜，或者是由CVD法淀积的臭氧-TEOS(四乙氧基硅烷)。采用化学-机械抛光(CMP)方法，与硅氧化物膜62一样地对绝缘膜表面整平。
随后，在连接孔63至68中填埋由TiN和W的多层膜制成的塞69，如图29所示。这些塞69的形成是在硅氧化物膜62之上，采用溅射法在衬底与W膜之间淀积TiN膜粘结层，然后用CVD法在TiN膜上淀积W膜，再反向腐蚀(etching back)W膜和TiN膜。
此时，可以在连接孔63-68的底部上形成硅化钛(TiSi2)层，以便降低塞69与衬底之间的接触电阻。通过溅射法在硅氧化物膜62上淀积Ti膜，通过在约800℃退火，使Ti膜与在连接孔63-68的底部上的衬底相互反应，然后通过湿法腐蚀方法除去留在硅氧化物膜62上的未反应的Ti膜，从而形成硅化钛层。之后，对淀积在硅氧化物膜62上的TiN膜和W膜反向腐蚀，形成塞69。
接着，在硅氧化物膜62上形成外围电路的位线BL1和BL2，以及写入线70A和70B，如图30所示。采用等离子CVD法在硅氧化物膜62上淀积W膜，接着用CVD法在W膜上淀积氮化硅膜71，然后用光刻胶作为掩模，通过腐蚀法对这些膜构图，由此同时形成这些位线BL1和BL2以及写入线70A和70B。
位线BL1通过连接孔63与存储单元选择MISFET的源区和漏区之一(n-型半导体区8)电连接。位线BL2通过连接孔65与外围电路的n沟道型MISFET的源区和漏区之一(n+型半导体区60)电连接。
外围电路的写入线70A的一个端通过连接孔66与n沟道MISFET的源区和漏区中另一个(或n+型半导体区60)电连接，另一端通过连接孔67与P沟道MISFET的源区和漏区之一(P+型半导体区61)电连接。写入线70B通过连接孔68与P沟道MISFET的源区和漏区中的另一个(P-型半导体区61)电连接。
随后，在位线BL1和BL2以及写入线70A和70B的各个侧壁上形成侧壁隔离层72，如图31所示。采用等离子CVD法在硅氧化物膜62之上淀积氮化硅膜，然后用各向异性腐蚀法处理氮化硅膜，从而形成这些侧壁隔离层72。
接着，在形成于存储单元选择MISFET的n型半导体区8(源区和漏区)中的一个之上的上述连接孔64上面，按下列方式形成连接孔74，如图32所示，亦即采用等离子CVD法在各个位线BL1和BL2及写入线70A和70B上淀积硅氧化物膜73，随后采用化学—机械抛光(CMP)法对硅氧化物膜73抛光，使其表面平整，再用光刻胶为掩模，腐蚀硅氧化物膜73。此时，形成于位线BL1上的氮化硅膜71以及形成于侧壁的氮化硅侧壁隔离层72被轻微腐蚀，从而按自对准方式形成连接孔74。
在位线BL1和BL2以及写入线70A和70B上形成的绝缘膜的例子不仅可以是上述硅氧化物膜73，而且还可以是上述臭氧-BPSG膜或者臭氧-TEOS膜，或者是玻璃上旋涂膜(SOG)。当采用臭氧-BPSG膜或臭氧-TEOS膜时，与硅氧化物膜73的抛光类似地，采用化学-机械抛光(CMP)法对表面抛光整平。
然后，在连接孔74内填充钨塞75，如图33所示，然后在连接孔74上形成数据存储电容性元件的下电极(存储电极)76。通过由CVD法在硅氧化物膜73上淀积W膜，然后再反向腐蚀W膜，从而形成钨塞75。通过由CVD法在硅氧化物膜73上淀积钨膜，然后用光刻胶为掩模由腐蚀法对钨膜构图，从而形成下电极76。
在下电极76上再淀积氧化钽膜77，如图34所示。采用台阶覆盖性优异的CVD法淀积氧化钽膜77。采用例如TA(OC2H5)作为还原气体，在约400℃的温度(第一温度)淀积氧化钽77，然后采用电炉或者灯退火设备，在约700-1000℃的温度(第二温度)退火。
使用上述第一实施例1所采用的CVD设备，在氧化钽膜77上淀积用于上电极的导电膜。此时所用的含钛源气体的例子是TiCl4、TDMAT或TDEAT；含氮还原气体的例子是NH3或MMH，或者其它混合气体；惰性气体的例子是He、Ar、N2或者是其混合气体。
在本实施例中，根据图35所示的工序，把这些气体引入CVD设备的反应室。具体地讲，把反应室抽至预定的真空度，然后在提高衬底温度的同时引入惰性气体。当衬底温度基本稳定后，引入含钛源气体，并经过热分解，在氧化钽膜77表面上，形成主要由Ti制成的钝化膜78，而且其厚度小至30-50埃左右，如图36所示。随后，引入含氮还原气体于反应室，与含钛气体反应，从而在钝化膜78表面上淀积TiN膜79，如图37所示。此时在含钛源气体与含氮还原气体之间的有代表性的反应如图38所示。
含钛源气体可以在衬底升温时与惰性气体基本同步地引入，如图39所示，或者仅在引入含氮还原气体之前引入，如图40所示。在此两种情况，含钛源气体都在含氮还原气体引入之前引入。然后，通过含钛源气体的热分解，在氧化钽膜77表面上形成钝化膜78，避免后面引入的含氮还原气体与氧化钽膜77接触，从而防止氧化钽膜77的变劣。
当在氧化钽膜77上淀积钝化膜78和TiN膜79时，在这种膜形成温度条件下，钝化膜78的阻挡层抵抗含氮还原气体的渗透的能力足够强。具体地，在低于晶化温度的温度施行膜形成工序，形成非晶或多晶钝化膜78，其中气体渗透通路少于结晶膜。
形成钝化膜78和TiN膜79的最佳温度，根据所用的含钛源气体和含氮还原气体的种类及其组合而有所不同，当含氮还原气体的例子是NH3时，最佳温度通常是550℃以下(第三温度)，以500℃以下为好，当使用MMH时以450℃以下更好。
图41和42是实验结果的曲线，即钝化膜78的膜形成温度与氧化钽膜77的场强之间的关系。图41展示了在TiN膜79构成的上电极施加正(+)电压时的10-8A/cm2的场强，图42展示了当在相同的上电极施加负(-)电压时的10-8A/cm2的场强。这些图中：空心圆(○)代表在图35所示工序(惰性气体＝He+Ar，含钛源气体＝TiCl4，含氮还原气体＝NH3)形成膜时的场强；实心圆(●)代表在图39所示工序(惰性气体＝He+Ar，含钛源气体＝TiCl4，含氮还原气体＝NH3)形成膜时的场强；空心方形(□)代表在图40所示工序(惰性气体＝He+Ar，含钛源气体＝TiCl4，含氮还原气体＝NH3)形成膜时的场强；实心方形(■)代表在图40所示工序(惰性气体＝He+Ar，含钛源气体＝TiCl4，含氮还原气体＝NH3+MMH)形成膜时的场强。
由上述实施结果已经发现，当钝化膜78和TiN膜79的膜形成温度较低时，氧化钽膜77的场强通常增大，而且电容器绝缘膜的泄漏击穿电压得以改善。在上述膜形成工艺中顺带地，由含钛源气体(TiCl4)的分解而产生的氯气被包含于膜中。随膜形成温度的降低此氯气浓度提高，如图43所示。如果高浓度氯气被收集于构成上电极的导电膜，则当金属布线形成于上电极时，此氯原子还会通过连接上电极与金属布线的连接孔进入含铝(Al)的金属布线，以致引起布线腐蚀的电位提高。因此，决定钝化膜78和TiN膜79的膜形成温度的下限时必须考虑此电位的提高。
在TiN膜79上淀积高选择比例膜80，如图44所示。之后，以光刻胶为掩模，采用干腐蚀方法对高选择比例膜80、TiN膜79、钝化膜78和氧化钽膜77构图，形成上电极(板电极)90和电容器绝缘膜(氧化钽膜77)，从而制成数据存储电容性元件Cs。与此同时，还形成了外围电路的金属布线81和82。高选择比例膜80当在后续工序中硅氧化物膜和氮化硅膜被腐蚀时，起阻塞腐蚀的作用，而且如果由硅氧化物膜或氮化硅膜这样的具有高腐蚀选择比例的材料制成，则可起绝缘膜或导电膜作用。
接着，在数据存储电容性元件Cs和金属布线81和82上淀积硅氧化物膜83，如图45所示。此后，以光刻胶为掩模，对硅氧化物膜83进行干式腐蚀，在数据存储电容性元件Cs的上电极90之上形成连接孔84，在金属布线81之上形成连接孔85。与此同时，对形成有金属布线82的区域中的硅氧化物膜83，对硅氧化物膜73和氮化硅膜71腐蚀，在外围电路的金属布线70B上形成连接孔86。此时，上电极90和金属布线81和82被高选择比例膜80所覆盖，以致它们不被腐蚀和变薄。
随后，对覆盖上电极90和金属布线81和82的高选择比例膜80进行腐蚀，如图46所示，暴露出金属布线81在连接孔85的部分和金属布线82在连接孔86的一端。
随后，在连接孔84、85和86中埋填TiN(或W)塞87，如图47所示。此后，在硅氧化物膜83之上形成由Al和TiN多层膜制成的金属布线88A、88B和88C。结果，外围电路的金属布线81通过金属布线88C和82与底金属布线70B连接。
因此，根据本实施例，通过低温CVD法，在构成数据存储电容性元件的电容器绝缘膜的氧化钽膜77上，淀积TiN膜79，形成上电极90，在氧化钽膜73表面上预先形成可渗透含氮还原气体的钝化膜78，从而可以容易地防止氧化钽膜77的击穿电压(泄漏电流的增大)变劣。结果，可以实现更新性能得以改善的DRAM。
虽然结合实施例对本发明做了具体说明，但并不限于此，在不脱离其要点的条件下理所当然地可以各种方式做出改进。
上述实施例已经对电容性元件的上电极由TiN制成的情形做了说明，但本发明也可应用于上电极由TiN以外的材料，例如TaN制成的半导体集成电路器件。当采用CVD法在氧化钽膜上淀积TaN膜时，例如，所使用的方法中，Ta(OC2H5)与含氮还原气体如NH3或MMH还原。因此，通过在形成TaN膜之前，于氧化钽膜表面上，形成钝化膜，可以防止因与含氮还原气体接触而会引起的氧化钽膜击穿电压的变劣。
本发明还可应用于DRAM或永久性存储器，其中电容性元件的电容器绝缘膜由强介电性膜或除氧化钽之外的铁电膜如BaSrTiO3、SrTiO3、BaTiO3、PZT，或者由硼(B)或氟(F)掺杂的ZnO制成。
以下简要说明这里所公开的本发明的代表例的效果。
根据本发明，当在构成电容性元件的电容器绝缘膜的氧化钽膜上淀积TiN膜，形成上电极时，预先在氧化钽膜表面上形成钝化膜，以致可以防止含氮还原气体与氧化钽膜接触，形成击穿电压特性得以改善的电容性元件。
根据本发明，通过构成具有强介电常数的电容性元件的电容器绝缘膜，可以增多电容性元件的聚集电荷。

Claims (6)

1.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)在第一温度下，在半导体衬底第一主表面上的下电极上形成主要由氧化钽构成的电容器绝缘膜；
(b)在高于所述第一温度的第二温度下退火所述电容器绝缘膜；然后
(c)在所述电容器绝缘膜上以低于所述第二温度的第三温度淀积主要由氮化钛构成的上电极，
所述步骤(c)包括下列子步骤：
(i)在已将所述半导体衬底引入到反应室中的条件下，开始使含钛源气体流过质量流量控制器并引入到所述反应室中；
(ii)在继续引入含钛源气体的状态下，将含氮还原气体引入到所述反应室中，从而淀积构成所述上电极的氮化钛膜；
(iii)在子步骤(i)之前或同时，将惰性气体引入到含有所述半导体衬底的所述反应室中。
2.权利要求1的半导体集成电路器件的制造方法，其特征在于，淀积所述上电极使用化学汽相淀积法。
3.权利要求2的半导体集成电路器件的制造方法，其特征在于，在子步骤(ii)中还向所述反应室中引入所述惰性气体。
4.权利要求3的半导体集成电路器件的制造方法，其特征在于，步骤(c)还包括以下子步骤：
(iv)在子步骤(ii)之后，将所述惰性气体引入到含有所述半导体衬底的所述反应室中，既不引入所述含氮还原气体，也不引入所述含钛源气体。
5.权利要求4的半导体集成电路器件的制造方法，其特征在于，所述惰性气体为选自氮、氮和氩中的一种气体或其混合气体。
6.权利要求5的半导体集成电路器件的制造方法，其特征在于，所述下电极具有圆筒部分并且与所述电容器绝缘膜和所述上电极一起构成存储电容器。
CNB961213566A 1995-12-08 1996-12-06 半导体集成电路器件及其制造方法 Expired - Fee Related CN1150624C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP320596/95 1995-12-08
JP32059695 1995-12-08
JP320596/1995 1995-12-08

Publications (2)

Publication Number Publication Date
CN1158007A CN1158007A (zh) 1997-08-27
CN1150624C true CN1150624C (zh) 2004-05-19

Family

ID=18123186

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB961213566A Expired - Fee Related CN1150624C (zh) 1995-12-08 1996-12-06 半导体集成电路器件及其制造方法

Country Status (5)

Country Link
US (1) US6103566A (zh)
KR (1) KR970053977A (zh)
CN (1) CN1150624C (zh)
SG (1) SG54398A1 (zh)
TW (1) TW347566B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998028795A1 (fr) * 1996-12-20 1998-07-02 Hitachi, Ltd. Dispositif memoire a semi-conducteur et procede de fabrication associe
JP3257587B2 (ja) * 1997-05-23 2002-02-18 日本電気株式会社 誘電体膜を用いた半導体装置の製造方法
JP3599548B2 (ja) * 1997-12-18 2004-12-08 株式会社日立製作所 半導体集積回路装置の製造方法
KR100310825B1 (ko) * 1999-01-29 2001-10-17 김영환 반도체장치의 캐패시터 및 그 제조방법
JP2000307084A (ja) * 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6661048B2 (en) * 1999-06-17 2003-12-09 Hitachi, Ltd. Semiconductor memory device having self-aligned wiring conductor
KR100482753B1 (ko) * 1999-11-09 2005-04-14 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
DE10085212B4 (de) * 1999-11-30 2008-11-20 Intel Corporation, Santa Clara Dielektrische Schicht, integrierte Schaltung und Verfahren zu deren Herstellung
KR100618683B1 (ko) * 2000-06-01 2006-09-06 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
JP2003007854A (ja) * 2001-06-22 2003-01-10 Nec Corp 半導体記憶装置及びその製造方法
US6979623B2 (en) * 2003-12-17 2005-12-27 Texas Instruments Incorporated Method for fabricating split gate transistor device having high-k dielectrics
US7732307B2 (en) * 2004-06-14 2010-06-08 Aviza Technology Limited Method of forming amorphous TiN by thermal chemical vapor deposition (CVD)
KR100578976B1 (ko) 2004-10-15 2006-05-12 삼성에스디아이 주식회사 접착력이 우수한 다층 박막 및 이의 제조방법
US20060175664A1 (en) * 2005-02-07 2006-08-10 Micron Technology, Inc. Semiconductor constructions, and methods of forming metal silicides
US7737612B1 (en) * 2005-05-25 2010-06-15 Maxim Integrated Products, Inc. BAW resonator bi-layer top electrode with zero etch undercut
KR100870178B1 (ko) * 2005-08-10 2008-11-25 삼성전자주식회사 엠아이엠 커패시터를 구비하는 반도체 소자들 및 그제조방법들

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01222469A (ja) * 1988-03-01 1989-09-05 Fujitsu Ltd 半導体記憶装置とその製造方法
JP3141553B2 (ja) * 1992-08-06 2001-03-05 日本電気株式会社 半導体装置の製造方法
KR960000953B1 (ko) * 1992-12-10 1996-01-15 삼성전자주식회사 반도체 메모리장치 및 그 제조방법
US5383088A (en) * 1993-08-09 1995-01-17 International Business Machines Corporation Storage capacitor with a conducting oxide electrode for metal-oxide dielectrics
JPH0766369A (ja) * 1993-08-26 1995-03-10 Nec Corp 半導体装置の製造方法
KR0155785B1 (ko) * 1994-12-15 1998-10-15 김광호 핀형 커패시터 및 그 제조방법

Also Published As

Publication number Publication date
TW347566B (en) 1998-12-11
US6103566A (en) 2000-08-15
KR970053977A (ko) 1997-07-31
CN1158007A (zh) 1997-08-27
SG54398A1 (en) 1998-11-16

Similar Documents

Publication Publication Date Title
CN1150624C (zh) 半导体集成电路器件及其制造方法
CN1220257C (zh) 半导体器件及其制造方法
US7206215B2 (en) Antifuse having tantalum oxynitride film and method for making same
CN1228850C (zh) 半导体装置及其制造方法
CN1129171C (zh) 半导体器件的电容器的形成方法
CN1158708C (zh) 半导体集成电路及其制造方法
CN100397594C (zh) 半导体器件及其制造方法
US6707088B2 (en) Method of forming integrated circuitry, method of forming a capacitor, method of forming DRAM integrated circuitry and DRAM integrated category
CN1518112A (zh) 半导体器件及其制造方法
CN1162845A (zh) 半导体集成电路装置及其制造方法
CN1187810C (zh) 半导体器件的电容器的制造方法
CN1808717A (zh) 具有铁电电容器的半导体器件及其制造方法
CN1638131A (zh) 具有阶梯状柱形结构的电容器的半导体器件及其制造方法
JP3597328B2 (ja) 半導体集積回路装置の製造方法
CN1925160A (zh) 铁电存储器件及其制造方法和半导体器件的制造方法
CN100343976C (zh) 铁电随机存取存储器的制作方法
JP2005183842A (ja) 半導体装置の製造方法
CN1264220C (zh) 强电介质存储装置及其制造方法
US7531422B2 (en) Method for fabricating capacitor in semiconductor device using hafnium terbium oxide dielectric layer
CN1201393C (zh) 半导体装置及其制造方法
CN1649156A (zh) 半导体器件及其制造方法
CN1244155C (zh) 半导体器件及其制造方法
CN1293623C (zh) 电容器及其制备方法
CN1162900C (zh) 制造微电子器件的方法和微电子器件
JP2001177057A (ja) アナログ回路用キャパシタ及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: HITACHI, LTD.

Effective date: 20121109

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121109

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan

Patentee before: Hitachi Ltd.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040519

Termination date: 20121206