CN1925160A - 铁电存储器件及其制造方法和半导体器件的制造方法 - Google Patents

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Abstract

本发明提供铁电存储器件及其制造方法和半导体器件的制造方法。该铁电存储器件包括：形成在半导体衬底上的场效应晶体管；形成在半导体衬底上的层间绝缘膜，用以覆盖场效应晶体管；导电塞，其形成在层间绝缘膜中并与第一扩散区相接触；以及铁电电容器，其形成在层间绝缘膜上并与导电塞相接触，其中，所述铁电电容器包括铁电膜以及分别从上面和下面将铁电膜夹在中间的上电极和下电极，下电极与导电塞电连接；含氧层，其插入在导电塞与下电极之间；含氮层，其插入在含氧层与下电极之间；自对准层，其插入在含氮层与下电极之间。

Description

铁电存储器件及其制造方法和半导体器件的制造方法
相关申请的参考
本申请基于在2005年9月1日申请的日本在先申请No.2005-253909，在此通过参考的方式援引其全部内容。
技术领域
本发明总的涉及一种半导体器件，更特别地涉及一种具有铁电电容器的半导体器件及其制造方法。
背景技术
铁电存储器是一种非易失性电压驱动的半导体存储器件，并且其特点在于具有高运行速度、低耗电量以及即使在关闭电源时也能保持其内部信息的非易失性的优点。铁电存储器已经应用于IC卡和其它便携式电子设备中。
参考文献
专利文献1日本特许公开2004-153031专利公报
图1是示出称作叠置类型器件的铁电存储器件10的结构的横截面图。
参照图1，铁电存储器件10是所谓的1T1C器件，并且包括两个存储单元晶体管，它们形成在硅衬底11上由器件隔离区11I限定的器件区11A中，从而两个存储单元晶体管共享一条位线。
更具体地，在硅衬底11中形成有n型阱作为器件区11A，其中在器件区11A上经由各栅极绝缘膜12A和12B形成有具有多晶硅栅极13A的第一MOS晶体管和具有多晶硅栅极13B的第二MOS晶体管。
此外，在硅衬底11中对应于栅极13A的各侧壁形成有p-型LDD区11a和11b。类似地，在硅衬底11中对应于栅极13B的各侧壁形成有p-型LDD区11c和11d。由此，第一和第二MOS晶体管共同形成在器件区11A中，这样，相同的p-型扩散区被用作LDD区11b和LDD区11c。
在多晶硅栅极13A上，形成有硅化物层14A，而在多晶硅栅极13B上，形成有硅化物层14B。此外，在多晶硅栅极13A和13B的侧壁表面上均形成各自的侧壁绝缘膜。
此外，在栅极13A的侧壁绝缘膜各外侧的硅衬底11中形成有p+型扩散区11e和11f，并且在栅极13B的侧壁绝缘膜各外侧的硅衬底11中形成有p+型扩散区11g和11h。由此，相同的p+型扩散区被共同用于扩散区11f和11g。
此外，在硅衬底11上形成有SiON膜15，以覆盖包括硅化物层14A和栅极13A的侧壁绝缘膜的栅极13A以及覆盖包括硅化物层14B和栅极13B上的侧壁绝缘膜的栅极13B，并且在SiON膜15上形成有SiO2层间绝缘膜16。
此外，在层间绝缘膜16中形成接触孔16A、16B和16C以分别暴露扩散区11e、扩散区11f(扩散区11g)和扩散区11h，其中经由粘附层17a、17b和17c而在各接触孔16A、16B和16C中形成W(钨)制成的通路塞(via-plug)17A、17B和17C，其中，通过Ti膜和TiN膜的叠层形成每个粘附层17a、17b和17c。
此外，在层间绝缘膜16上形成有第一铁电电容器C1，在该第一铁电电容器C1中，下电极18A、多晶铁电膜19A和上电极20A被叠置并与钨塞17A接触。类似地，通过与钨塞17C接触的下电极18C、多晶铁电膜19C和上电极20C的叠置，在层间绝缘膜16上形成第二铁电电容器C2。
此外，在层间绝缘膜16上形成Al2O3的氢阻挡膜21，以覆盖铁电电容器C1和C2，并且在氢阻挡膜21上还形成下一个层间绝缘膜22。
此外，在层间绝缘膜22中，形成有暴露铁电电容器C1的上电极20A的接触孔22A、暴露通路塞17B的接触孔22B以及暴露铁电电容器C2的上电极20C的接触孔22C，其中经由通过Ti膜和TiN膜的叠层而形成的各粘附层23a、23b和23c，分别利用钨塞23A、23B和23C形成接触孔22A-22C。
此外，在分别对应于钨塞23A、23B和23C的层间绝缘膜22中利用具有Ti/TiN叠层结构的阻挡金属膜形成Al互连图案24A、24B和24C。
在这种铁电存储器件中，铁电电容器C1和C2中的铁电膜19A和19C的晶体取向很重要。
诸如PZT(Pb(Zr，Ti)O3)的所谓钙钛矿膜属于四方晶系，并且由于晶格中Zr或者Ti原子在c轴方向的位移造成以自发极化为特征的铁电现象。在通过使用这种多晶钙钛矿膜形成铁电电容器的电容器绝缘膜时，理想的是：构成铁电膜的各晶粒具有各自的c轴，这些c轴在与施加电场的方向平行的方向上对准，由此垂直于电容器绝缘膜的表面(取向(001))。与此相反，当c轴在电容器绝缘膜的平面内方向(取向100)上对准时，即使对电容器施加驱动电压也无法引发期望的自发极化。
但是，在钙钛矿膜中c轴和a轴之间的差异很小，在通过常用制造方法形成PZT膜时，会出现这样的情况：取向(001)的晶粒和取向(100)的晶粒或多或少具有相同比例。此外，考虑到可能出现其它方向的晶粒的情况，有助于铁电电容器运行的晶粒比例很小。
在这些情况下，现有铁电存储器中能够以主要取向(111)膜的形式形成每个铁电膜19A和19C。因此，晶粒的c轴在方向<111>上对准，并且保证很大的开关电荷QSW。
为了实现这种铁电膜的取向控制，非常重要的是控制下电极18A和18C的晶体取向，这样，在下电极18A和18C中使用具有很强自组织对准特性的Ti膜作为取向控制膜。因此，在这种取向控制膜上形成诸如Ir膜、Pt膜、IrOx膜、RuOx膜等之类的取向(111)的金属或者导电氧化膜。自取向Ti膜显示为取向(002)。
但是，当将Ti膜用作取向控制膜时会出现一种问题，即，当在如图1的实例中所示的二氧化硅膜的情况下，在暴露氧原子的表面上发生Ti膜的沉积时，在如图2所示的膜表面上由此沉积的高度活性Ti原子与氧原子立刻形成强键(strong bond)，由于无法使得Ti原子在膜表面上自由移动，阻碍了期望的Ti膜自对准。因此，在由此获得的Ti膜中具有期望取向(002)的晶粒的比例减小。
此外，会出现这样的情况：构成Ti膜的晶粒的c轴相对于图2中示意性示出的氧化膜16的主表面倾斜对准，并且形成具有除取向(002)之外其它取向的大量晶粒。
因而，专利文献1记载一种通过利用NH3等离子体加工层间绝缘膜16的表面而在如图4所示的层间绝缘膜16的表面上通过某一时间段来使NH基团与氧原子结合的技术，在该时间段内图1的结构一直形成到具有图3中所示的接触塞17A-17C。
根据这种结构，与图4所示的情况相反，沉积在层间绝缘膜上的Ti原子不会被氧原子捕获，并且Ti原子可在层间绝缘膜的表面上自由移动。因此，在层间绝缘膜16上形成具有取向(002)的Ti自组织膜。
因而，通过在由此形成的Ti膜上形成下电极18A和18C并且在其上进一步形成铁电膜19A或者19C，便能够获得其中晶粒主要在取向(111)上的铁电膜。
但是，在专利文献1的技术中，下电极18A或者18C直接形成在W塞17A或者17C上，这样不能屏蔽由构成塞17A和17C表面的晶体的晶体取向带来的影响。应当注意的是，塞17A和17C由诸如多晶钨等之类的多晶金属形成。这意味着在铁电膜19A和19C的大部分中，不能有效地通过自对准Ti膜实现取向控制。
发明内容
在第一方案中，本发明提供一种铁电存储器件，包括：
半导体衬底；
场效应晶体管，其形成在所述半导体衬底上，所述场效应晶体管包括第一和第二扩散区；
层间绝缘膜，其形成在所述半导体衬底上，用以覆盖所述场效应晶体管；
导电塞，其形成在所述层间绝缘膜中并与所述第一扩散区相接触；
铁电电容器，其形成在所述层间绝缘膜上并与所述导电塞相接触，所述铁电电容器包括铁电膜以及分别从上面和下面将所述铁电膜夹在中间的上电极和下电极，所述下电极与所述导电塞电连接，
含氧层，其插入在所述导电塞与所述下电极之间，
含氮层，其插入在所述含氧层与所述下电极之间，以及
自对准层，其插入在所述含氮层与所述下电极之间。
在另一方案中，本发明提供一种制造铁电存储装置的方法，该方法包括如下步骤：
在其上形成有晶体管的半导体衬底上形成层间绝缘膜，以覆盖所述晶体管；
在所述层间绝缘膜中形成导电塞，并使其与所述晶体管的所述扩散区相接触；以及
通过连续叠置下电极、铁电膜和上电极而在所述导电塞上形成铁电电容器，
其中，在形成所述导电塞的所述步骤之后而在形成所述下电极的所述步骤之前，设置如下步骤：在所述层间绝缘膜上和所述导电塞的表面上形成含氧层；在所述含氧层的表面上形成含氮层；以及在所述含氮层上形成自对准膜。
在另一方案中，本发明提供一种制造具有功能膜的半导体器件的方法，包括如下步骤：
在其上形成有晶体管的半导体衬底上形成层间绝缘膜，以覆盖所述晶体管；
在所述层间绝缘膜中形成导电塞，并使其与所述晶体管的所述扩散区相接触；以及
在所述导电塞上形成功能膜，
其中，在形成所述导电塞的所述步骤之后而在形成所述功能膜的所述步骤之前，设置如下步骤：在所述层间绝缘膜上和所述导电塞的表面上形成含氧层；在所述含氧层的表面上形成含氮层；以及在所述含氮层上形成自对准膜。
根据本发明，利用在导电塞上具有通常为多晶状态的功能膜诸如铁电电容器的半导体器件，可以屏蔽由构成导电塞的晶粒的晶体取向带来的影响。此外，通过含氮层覆盖含氧层，可以成功克服这种问题，即诸如构成自对准层的Ti之类的元素被含氧层中的氧原子捕获从而自对准层不再形成期望的自对准，并且甚至改善了位于导电塞正上方的部分中自对准层的对准程度。借此，改善了诸如形成在自对准层上的铁电电容器之类的功能膜的对准。
从结合附图的下述详细说明中，本发明的其它目的和更多特征将变得更为清楚。
附图说明
图1是示出传统铁电存储器件的结构的示意图；
图2是说明传统技术的问题的示意图；
图3是说明本发明相关技术的示意图；
图4是说明图3的相关技术原理的示意图；
图5是示出根据本发明第一实施例的铁电存储器件的结构的示意图；
图6A-6M是示出图5的铁电存储器件的制造工艺的示意图；
图7是示出图6E的工艺实例的流程图；
图8是示出实现图6E的工艺的另一实例的流程图；
图9是示出图6E的工艺的又一实例的示意图；
图10是说明图6F的工艺的示意图；
图11是说明图6F的工艺的另一示意图；
图12是示出利用图6I的工艺形成的PZT膜的X射线衍射图案的示意图；
图13是示出图5的铁电存储器件使用的铁电电容器的开关电荷的示意图；
图14是示出图5的铁电存储器件使用的铁电电容器的压印特征的示意图；
图15是示出图6F的工艺步骤的处理条件的示意图；
图16是示出图6F的工艺步骤的处理条件的另一示意图；
图17是示出根据本发明第二实施例的铁电存储器件的结构的示意图；以及
图18是示出图17的铁电存储器件的改型的示意图。
具体实施方式
图5示出根据本发明第一实施例的铁电存储器40的结构。
参照图5，铁电存储器件40是所谓的1T1C型器件，并且包括两个存储单元晶体管，它们形成在硅衬底41上由STI(浅沟槽隔离)型的器件隔离区41I限定的器件区41A中，从而共享一条位线。
更具体地，在硅衬底41中形成n型阱作为器件区41A，其中在器件区41A上分别经由栅极绝缘膜42A和栅极绝缘膜42B形成有具有多晶硅栅极43A的第一MOS晶体管和具有多晶硅栅极43B的第二MOS晶体管。
在硅衬底41中，对应于栅极43A的各侧壁形成有p-型LDD区41a和41b，并且对应于栅极43B的各侧壁还形成有p-型LDD区41c和41d。这里应当注意的是，由于第一和第二MOS晶体管共同形成在器件区41A中，所以相同的p-型扩散区被用作LDD区41b和LDD区41c。
在多晶硅栅极43A上，形成有硅化物层44A，而在多晶硅栅极43B上，形成有硅化物层44B，并且在多晶硅栅极43A的各侧壁表面上形成侧壁绝缘膜。类似地，在多晶硅栅极43B的各侧壁表面上形成侧壁绝缘膜。
此外，在栅极43A的侧壁绝缘膜各外侧的硅衬底41中形成有p+型扩散区41e和41f，并且在栅极43B的侧壁绝缘膜各外侧的硅衬底41中形成有p+型扩散区41g和41h。这里应当注意的是，由相同的p+型扩散区形成扩散区41f和41g。
此外，在硅衬底41上形成有SiON膜45，以覆盖硅化物层44A和包括其上形成的侧壁绝缘膜的栅极43A，以及覆盖硅化物层44B和包括其上形成的侧壁绝缘膜的栅极43B。
在SiON膜45上依序形成SiO2层间绝缘膜46、SiN或者SiON第一抗氧化膜47和TEOS层间绝缘膜48。
此外，穿过层间绝缘膜46、48以及抗氧化膜47形成接触孔46A和46C以暴露扩散区41e和扩散区41h，并且经由粘附层47a和47c分别在接触孔46A和46C中形成W(钨)通路塞47A和47C，其中，通过Ti膜和TiN膜的叠层形成粘附层47a和47c。此外，在层间绝缘膜46中形成接触孔46B，以暴露扩散区41f并因而暴露扩散区41g，其中经由粘附层47b在接触孔46B中形成W通路塞47B，其中，与粘附层47a和47c类似，通过Ti膜和TiN膜的叠层形成粘附层47b。
此外，在层间绝缘膜48上形成第一铁电电容器Q1，并使其与钨塞47A接触，其中，由下电极形成该第一铁电电容器Q1，在该下电极中，100nm厚的TiAlN膜52A和100nm厚的Ir膜53A叠置，并且其上形成有120nm厚的PZT多晶铁电膜54A。此外，在铁电膜54A上形成有200nm厚的IrO2上电极55A。
类似地，形成与钨塞47C接触的第二铁电电容器Q2，以使第二铁电电容器Q2由下电极形成，在该下电极中，100nm厚的TiAlN膜52C和100nm厚的Ir膜53C叠置，并且其上形成有120nm厚的PZT多晶铁电膜54C。此外，在铁电膜54C上形成有200nm厚的IrO2上电极55C。
因此，在本实施例中的导电塞47A与下电极(TiAlN层52A)之间插入包含Si和氧并且具有一个或者多个分子层但不超过10nm厚度的绝缘层49A，从而绝缘层49A具有主要是SiO2的合成物，在绝缘层49A上还形成有包含氮原子的层50A，以使层50A中的氮原子与绝缘层49A中的氧原子形成键(bond)。此外，在本实施例中的这种包含氮的层50A上形成具有取向(002)且厚度为20nm的Ti膜51A。
类似地，在导电塞47B与构成下电极的TiAlN层52C之间插入包含Si和氧并且具有一个或者多个分子层但不超过10nm厚度的绝缘层49C，使得绝缘层49C具有主要是SiO2的合成物，在绝缘层49C上形成有包含氮原子的层50C，以使层50C中的氮原子与绝缘层49C中的氧原子形成键。此外，在本实施例中的这种包含氮的层50C上形成具有取向(002)且厚度为20nm的Ti膜51C。
利用这种结构，在取向(002)的Ti膜51A上形成的下电极52A和53A的取向在方向<111>上对准，由此，其上形成的PZT膜54A具有在方向<111>上对准的取向。类似地，在取向(002)的Ti膜51C上形成的下电极52C和53C的取向在方向<111>上对准，由此，其上形成的PZT膜54C具有在方向<111>上对准的取向。因此，铁电电容器Q1和Q2具有很大的开关电荷QSW。
此外，在层间绝缘膜48上形成具有10nm膜厚的Al2O3的氢阻挡膜57，以覆盖铁电电容器Q1和Q2，并且在氢阻挡膜57上形成下一个层间绝缘膜58。
此外，在层间绝缘膜58中，形成有暴露铁电电容器Q1的上电极55A上的氢阻挡金属膜56A的接触孔58A、暴露通路塞46B的接触孔58B以及暴露铁电电容器Q2的上电极55C上的氢阻挡金属膜56C的接触孔58C，其中经由粘附层59a(在该粘附层59a内叠置Ti膜和TiN膜)，在接触孔58A中形成钨塞59A；经由粘附层59b(在该粘附层59b内叠置Ti膜和TiN膜)，在接触孔58B中形成钨塞59B；并且经由粘附层59c(在该粘附层59c内叠置Ti膜和TiN膜)，在接触孔58C中形成钨塞59C。
此外，对应于钨塞59A、59B和59C，在层间绝缘膜58上形成均具有Ti/TiN叠层结构的对应阻挡金属膜的Al互连图案60A、60B和60C。
在本实施例中，导电类型显然可以改变。
下面将参照图6A-6M说明图5的铁电存储器件40的制造工艺。
参照图6A，衬底41是p型或者n型硅衬底，并且在衬底41中通过STI器件隔离结构41I限定n型阱形式的器件区41A。
在器件区41A上，经由各栅极绝缘膜42A和42B形成第一MOS晶体管的多晶硅栅极43A和第二MOS晶体管的多晶硅栅极43B。
此外，在硅衬底41中，通过进行离子注入处理同时使用栅极43A和43B作为自对准掩模，对应于栅极43A的各侧壁形成p-型LDD区41a和41b，并且对应于栅极43B的各侧壁形成p-型LDD区41c和41d。
因为第一和第二MOS晶体管共同形成在器件区41A中，所以由相同的p-型扩散区形成LDD区41b和LDD区41c。
在多晶硅栅极43A和43B上分别形成硅化物层44A和44B，并且分别在多晶硅栅极43A的侧壁表面和多晶硅栅极43B的侧壁表面上还形成侧壁绝缘膜。
此外，在硅衬底41中，通过进行离子注入处理并且将栅极43A和43B以及各侧壁绝缘膜用作自对准掩模，在栅极43A的侧壁绝缘膜的各外侧形成p+型扩散区41e和41f，并且在栅极43B的侧壁绝缘膜的各外侧形成p+型扩散区41g和41h。因而，应当注意的是，由相同的p+型扩散区形成扩散区41f和41g。
下一步，在图6B的步骤中，通过等离子体CVD工艺，在图6A的结构上形成大约200nm厚的SiON膜45。
下一步，在图6C的步骤中，通过等离子体CVD工艺，在图6B的结构上依序沉积20nm厚的二氧化硅膜、80nm厚的氮化硅膜以及1000nm厚的二氧化硅膜，并且通过CMP工艺进一步平坦化由此形成的结构，以使层间绝缘膜46具有700nm的厚度。
此外，在图6C的步骤中，层间绝缘膜46形成有直径为0.25μm的接触孔46B，以暴露扩散区41f(41g)，并且接触孔46B形成有W塞47B以与扩散区41f(41g)电接触，其中，通过经由粘附膜47b进行CVD，在接触孔46B中填充W膜来形成W塞47B，在所述粘附膜47b中叠置有30nm厚的Ti膜与20nm厚的TiN膜。随后，进行CMP工艺以除去多余的W膜。
下一步，在图6D的步骤中，例如通过等离子体CVD工艺而在图6C的结构上形成130nm膜厚的SiON第一抗氧化膜47，并且例如通过将TEOS用作原材料进行等离子体CVD工艺，在第一抗氧化膜47上进一步形成130nm膜厚的二氧化硅膜48。
此外，在图6D的结构中形成接触孔46A和46C，并使其穿透层间绝缘膜48和46以及SiON膜47，从而露出扩散区41e和41h，并且如W塞47B的情况一样，在接触孔46A中形成W塞47A以经由与粘附层47b类似的粘附层47a与扩散区41e电接触。此外，如W塞47B的情况一样，在接触孔46C中形成W塞47C以经由与粘附层47b类似的粘附层47c与扩散区41h电接触。
现在，当在图6D的结构上形成铁电电容器Q1和Q2时，本发明通过进行图6E的工艺可屏蔽W塞47A和47C的晶体取向对铁电电容器Q1和Q2施加的影响。
这样，在图6E的步骤中，如图7的步骤1中所示，通过溅射工艺在图6D的结构上形成例如10-15nm厚的含Si层。此外，在图7的步骤2中通过对由此形成的层进行氧等离子体处理，将含Si层转换成大约2nm厚的二氧化硅膜49。例如在1-2Pa气压、室温至350℃的衬底温度的Ar环境下同时使用Si靶并且提供0.5-1千瓦的溅射功率来执行这种溅射工艺。在这种情况下，衬底与靶之间的距离被设定为60mm。因此，不必将Si层形成为连续的膜，Si层可包含针孔或者可为呈岛状结构的不连续膜。
如从前面参照图5描述的结构一样，这种二氧化硅膜49往往导致随后形成的铁电电容器Q1和Q2的接触电阻的增大。因此，优选形成10nm厚或更薄的二氧化硅膜49，以便形成电子隧道。
可选地，通过所谓的ALD(原子层气相沉积)工艺能够进行图6E的步骤。
在这种情况下，在图8的步骤1中将图6D的结构引入到ALD处理设备的处理容器中，并且在1-1.013×105Pa的气压以及50-400℃的衬底温度条件下将该结构保持在处理容器中，其中选择发生ALD现象的衬底温度。随后，如图8的步骤2所示，诸如SiH2Cl2这种包含Si的源气体与氢气一起被引入处理容器中，并且会引起化学吸收，使得每隔几秒钟源气体的分子就被吸收到层间绝缘膜48的表面中。
随后，如图8的步骤3所示，通过进行清洗步骤从反应容器中除去多余的源气体分子，并且在图8的步骤4中，还将氧基引入到处理容器中。因此，由此被吸收到层间绝缘膜48的表面中的源气体分子经历氧化，并且在层间绝缘膜48的表面上以及导电塞47A和47B的表面上形成一个分子层厚度的SiO2膜49。
在形成SiO2膜49之后，通过如图8的步骤5中所示的清洗步骤从处理容器中除去多余的氧气。
应当注意的是，根据上述图8的流程图，通过控制供气顺序和排气顺序能够在通常的等离子体CVD工艺中执行这种ALD工艺。
利用这种ALD工艺，能够形成其中通过多次重复执行图8的工艺，多次交替地重复叠置Si原子层和氧原子层以形成具有一个分子层厚度到任意厚度的SiO2膜作为二氧化硅膜49。此外，利用这种ALD工艺，在图8的步骤4中可替代氧等离子体而将氧化气体引入到处理容器中。
此外，在图6D的步骤中，能够使氧基与W塞47A和47C的表面直接反应以由氧原子层覆盖这些塞的表面。在这种情况下，在膜49处形成氧原子层，并且通过进一步进行随后将说明的等离子体氮化处理，在W塞47A和47C的表面上形成图9中示意性示出的W-O-N-H键。
因此，应当注意的是，通过在导电塞47A和47C的表面上仅覆盖至少一个分子层的SiO2或者至少一个原子层的氧，就足以屏蔽导电塞47A和47C的晶体取向带来的影响。
下一步，在本发明的步骤中，在图6F的步骤中将氨(NH3)等离子体应用至图6E的结构，并且形成氮化膜50，该氮化膜50形成参照图4说明的Si-O-N-H键。
可在下述条件下在具有相对于待处理衬底大约9mm(350mils)距离的反向电极的平行板型等离子体处理设备中进行这种氨等离子体处理，即，266Pa(2托)的气压以及400℃的衬底温度、同时持续60秒提供350sccm流速的氨气并且将13.53MHz频率的高频功率提供至100W的待处理衬底以及将350kHz频率的高频功率提供至具有55W功率的反向电极。
利用这种氨等离子体处理，等离子体中形成NH基，由于NH基在氧化膜49的表面上反应，所以在如参照图4所述的氢结尾的状态下，在氧化膜49的表面上形成氮化膜50。因此相信一个原子层的氮化膜50便足以覆盖氧化膜的表面，从而实现本发明的目的。
可选地，可将氮气和氢气分开提供至上述等离子体处理设备中，并且通过氮基和氢基处理氧化膜49的表面。
此外，图6F的氮化处理不限于平行板等离子体处理设备，还可以通过例如远距离等离子体处理设备来进行。
图10示出由此获得的氧化膜49和氮化膜50的FTIR波谱。
参照图10，可以观察到在图6E的状态的氧化膜49中与O-H伸缩振动相关联的吸收峰值，同时观察到在图6F的状态的氮化膜50中与N-H伸缩振动相关联的吸收峰值。这表示氧化膜49的氢结尾表面被转换为氢结尾氮化膜50。特别地，在这种以原子层级形成的氧化膜49和氮化膜50的叠置结构中，可视为叠层结构形成了在底部具有富含氧的合成物而在表面部分具有富含氮的合成物的氧氮化膜。
下一步，在图6G的步骤中，通过诸如溅射工艺的低温工艺，在图6F的氮化膜50上沉积大约20nm厚的Ti膜51，使其不会破坏氧化膜49与氮化膜50之间的O-N键。
例如，在待处理的衬底与靶之间的距离被设定为60mm的溅射设备中，在0.15Pa气压的Ar环境以及20℃的衬底温度的条件下，同时持续提供7秒钟2.6kW的溅射直流功率，能够进行这种Ti膜51的溅射。
图11示出在利用上述氨等离子体氮化处理而处理的二氧化硅膜上形成的Ti膜的衍射强度与氮化时间之间的关系，其中应当注意图11的试验是这样进行的：在上述等离子体氮化的条件下，对硅衬底上形成的500nm厚的等离子体TEOS膜的表面进行等离子体氮化处理，进而在上述溅射条件下，在利用等离子体氮化处理得到的TEOS膜表面上溅射Ti膜。
参照图11可以看出：在氨等离子体处理时间为零的情况下，Ti(002)衍射具有非常弱的峰值，而Ti(002)衍射的强度随氨等离子体处理的时间增加而增强，这表明Ti膜的取向(002)程度增大。
在前面参照图6F所述的氨等离子体氮化处理中，氮化处理进行了60秒，而图11表明：在形成Ti膜51之前，在图6F的步骤中氮化处理的持续时间越长，Ti膜51便获得越大的取向(002)程度。另一方面，当处理时间超过60秒时，取向(002)程度增大的速度开始减慢。
因此，在氮化膜50上形成的Ti膜表现出强取向(002)时，相信会反映出这样的情况：在下面的氧化膜49被氮化膜50覆盖，并且沉积的Ti原子能够在氮化膜的表面上相对自由地移动，而不会被氧化膜的表面处暴露的氧原子捕获。
还是在图6G的结构中，在氮化膜50上形成的Ti膜51表现出强取向(002)，同时应当注意的是，在本实施例中，氮化膜50不仅形成在层间绝缘膜48上，而且还形成在导电塞47A和47C上，因此，Ti膜51在导电塞47A和47C上面的部分中也表现出强取向(002)。由此，因为在氮化膜50与导电塞47A之间以及氮化膜50与导电塞47B之间插入氧化膜49，所以构成导电塞47A或者47C的晶粒的晶体取向不会造成对Ti膜51的取向(002)的影响。
在图6G的步骤中，应当注意的是在300℃或者更低的温度如20℃下进行Ti膜51的沉积。因此，在沉积Ti膜51时，不会发生构成氮化膜50的氮原子去偶(decouple)的情况。
下一步，在图6H的步骤中，通过反应溅射工艺，在图6G的结构上形成100nm厚的TiAlN膜作为第一下电极膜52，其中该反应溅射工艺是在253.3Pa的气压以及400℃的衬底温度下在40sccmAr和10sccm氮的混合环境中使用Ti与Al的合金靶，同时施加1.0kW的溅射功率。随后，在0.11Pa的气压以及500℃的衬底温度下的Ar环境中同时施加0.5kW的溅射功率，在TiAlN膜52上沉积100nm厚的Ir膜作为第二下电极膜53。
此外，可以使用诸如Pt之类的铂族金属的导电氧化膜或者诸如PtO、IrOx、SrRuO3之类的导电氧化物替代Ir膜53。此外，下电极膜53可以是上述金属或者金属氧化膜的叠层膜。
下一步，在图6I的步骤中，通过MOCVD工艺在图6H的结构上形成PZT膜作为铁电膜54。
更特别地，分别在0.3摩尔/升浓度的THF溶剂中溶解Pb(DPM)2、Zr(dmhd)4和Ti(O-iOr)2(DPM)2，制备Pb、Zr和Ti液体源。通过分别以0.326毫升/分钟、0.200毫升/分钟以及0.200毫升/分钟的流速将这些液体源连同0.474毫升/分钟流速的THF溶剂一起提供至MOCVD设备的蒸发器中来进行蒸发，形成Pb、Zr和Ti源气体。
此外，在图6I的步骤中，在665Pa(5托)的气压以及620℃的衬底温度下，将图6H的结构保持在MOCVD设备中，并且持续620秒将Pb、Zr和Ti源气体提供给MOCVD设备中的图6H的结构。借此，在下电极层53上形成120nm厚的期望PZT膜54。
下一步，在图6J的步骤中，将图6I的结构保持在室温下，并且在0.8Pa的气压下的Ar环境中通过持续79秒使用1.0kW的溅射功率来在图6I的结构上溅射200nm厚的氧化铱膜55。此外，在550℃的衬底温度下，在氧环境中持续260秒退火由此获得的结构，以使PZT膜54结晶。由此补偿PZT膜54中的氧不足。这里应当注意的是，氧化铱膜55具有近似IrO2的理想配比成分的合成物。由此，不会引起氢的催化作用，并且成功地抑制氢基团使铁电膜54还原的问题。因此，提高电容器Q1和Q2对氢的抵抗力。
此外，在图6K的步骤中，通过在1Pa的气压下的Ar环境中进行溅射工艺同时使用1.0kW的溅射功率，在图6J的结构上沉积100nm厚的Ir膜56作为氢阻挡膜。这里，应当注意的是，对于氢阻挡膜56来说还可以使用Pt膜或者SrRuO3膜。
下一步，在图6L的步骤中，图案化层49-56，由此获得层50A-56A的叠层的铁电电容器Q1和层50B-56B的叠层的铁电电容器Q2。
下一步，在图6M的步骤中，起初通过溅射工艺在图6L的结构上形成20nm厚的Al2O3膜，以覆盖层间绝缘膜48和铁电电容器Q1和Q2，随后在600℃氧环境中进行热退火工艺，以补偿由于上述图案化工艺造成铁电电容器Q1和Q2中的氧不足。随后，通过CVD工艺形成大约20nm厚的Al2O3膜57。
此外，在图6M的步骤之后，通过高密度等离子体CVD工艺，在Al2O3膜57上沉积图5所示的层间绝缘膜58以覆盖铁电电容器Q1和Q2，并且在通过CMP工艺进行平坦化处理之后，经由各个接触孔58A、58B和58C而形成通路塞59A、59B和59C，其分别与铁电电容器Q1的上电极56A、通路塞47B和铁电电容器Q2的上电极56C接触。这里，应当注意的是通路塞59A、59B和59C分别形成有Ti/TiN结构的粘附层59a、59b和59c。
虽然没有示出，但是应当注意的时，首先通过形成接触孔58A和58C以暴露用于覆盖铁电电容器Q1和Q2上电极的氢阻挡膜56A和56C，从而在层间绝缘膜58中形成接触孔58A-58C，并且在550℃的氧环境中进行热退火工艺，以恢复在形成接触孔58A和58C时在PZT膜54A和54C中造成的氧不足。在接触孔58A和58B中形成导电塞59A和59B之后，形成接触孔58B。
当在接触孔58A、58B和58C中形成导电塞59A、59B和59C时，优选地在接触孔58A、58B和58C的表面上形成TiN膜以作为粘附层59a、59b和59c，从而仅形成TiN膜用于上述粘附膜。当然，也可以通过溅射工艺形成Ti膜之后再通过MOCVD工艺形成TiN膜来形成粘附层59a、59b和59c。在这种方法中，可以在氮和氢的混合气体等离子体中进行处理以从TiN膜中除去碳，同时在本实施例中，在上电极55A和55C上形成氢阻挡膜56A和56C，这样不会出现上电极被还原的问题。
此外，在层间绝缘膜58上分别对应于通路塞59A、59B和59C而形成互连图案60A、60B和60C。
图12示出由此形成的PZT膜54的X射线衍射图案。
参照图12，通过在导电塞47A与Ti膜51A之间插入氧化膜49A和氮化膜50A、并且在导电塞47C与Ti膜51C之间插入氧化膜49C和氮化膜50C，能够在包括紧接在导电塞47A和47B上的那些区域的层间绝缘膜48上形成基本取向(111)的PZT膜，作为铁电膜54A和54C，其中从X射线衍射图案将注意到：对应于PZT的表面(111)，由此获得的PZT膜表现出强衍射峰值，而对应于PZT的表面(100)或者(101)，则表现出很小的衍射。
图13示出与随机取向的PZT膜相比具有取向(111)的PZT膜的开关电荷Qsw，其中应当注意的是：通过形成1.5×1.0μm尺寸的铁电电容器来进行开关电荷Qsw的测量。
参照图13可以发现：与具有随机取向的PZT膜相比，PZT膜具有取向(111)时，开关电荷Qsw显著增大。
图14示出与随机取向的PZT膜相比具有取向(111)的PZT膜的压印(imprinting)特征，其中应当注意的是：也是通过形成1.5×1.0μm尺寸的铁电电容器来进行压印特征的测量。
参照图14可以发现：即使在经过100小时之后，取向(111)的PZT膜的开关电荷Qsw的降低量也未超过20％，而在随机取向的PZT膜中，开关电荷随时间急剧下降。
如上所述，本发明通过在图6F的步骤中，在具有取向(002)的自对准Ti膜51下面插入氮化膜50来实现电特性的提高，从而使Ti膜51中的Ti原子不会与氧化膜49中的氧原子形成强键。
这里，虽然在图6F的步骤中，在600℃的衬底温度下进行氮化处理，但是本发明不限于这种特定的温度，而可在如图15所示的350-450℃温度下进行氮化处理。
此外，在氮化处理时，可在如图16所示的100-500W的范围内改变等离子体功率。
第二实施例
图17示出根据本发明第二实施例的铁电存储器件60的结构，其中利用相同的附图标记来指定对应于上述那些组件的图17的那些组件，并且省略其说明。
参照图17，除了形成有使用通过溅射工艺形成的PZT膜64A和64C的铁电电容器Q11和Q12之外，铁电存储器件60具有与参照图5所述的铁电存储器件40类似的结构。
借此，通过100nm厚的Ir膜62Al、20nm厚的IrOx膜62A2、20nm厚的PtOx膜62A3以及100nm厚的Pt膜62A4的叠层，在铁电电容器Q11中形成下电极。
类似地，通过100nm厚的Ir膜62Cl、20nm厚的IrOx膜62C2、20nm厚的PtOx膜62C3以及100nm厚的Pt膜62C4的叠层，在铁电电容器Q12中形成下电极。
这里，通过溅射工艺形成膜62Al-62A4以及膜62Cl-62C4，其中在1Pa气压的Ar环境中同时提供等离子体功率，通过使用PZT靶来形成PZT膜64A和64B的溅射工艺，在PZT靶中，Pb/(Zr+Ti)比率被设为1.03，并且其包含浓度分别为1-2％浓度的Ca和La。
与上述实施例补偿氧不足的处理类似，在氧化环境中对由此形成的铁电电容器Q11和Q12反复退火。
同样在本实施例中，在导电塞47A和47C的表面上形成氧化膜49A和49C，并且在其上进一步形成氮化膜50A和50C。因此，导电塞47A和47C的晶体取向不影响Ti自对准膜51A和51C的取向，并且Ti膜51A和51C表现出理想的取向(002)。
借此，Ti膜51A和51C上形成的Ir膜、Pt膜和PZT膜表现出强取向(111)。
此外，可以如图18所示来修改图17的铁电电容器60的结构，其中偏离紧接在导电塞47A和47B之上的区域来沉积铁电电容器Q11和Q12。
在这种情况下，铁电电容器Q11的上电极55A经由层间绝缘膜58上的互连图案60A、导电塞47A以及插置固定塞60a而与存储单元晶体管的扩散区41e电连接。
类似地，铁电电容器Q12的上电极55C经由层间绝缘膜58上的互连图案60C、导电塞47C以及插置固定塞60c而与存储单元晶体管的扩散区41h电连接。
利用这种结构，在铁电电容器的正下方的区域中不存在导电塞，因此绝缘膜49A和49C不是必要的。因此，通过在氮化层间绝缘膜48的表面而得到的氮化膜50A和50C上形成Ti膜，可以控制Ti膜51A和51C的取向(002)。
借此，还能够控制图18的铁电存储器件60A中的PZT膜64A和64C具有取向(111)。
虽然在上述实施例中说明由Ti膜形成自对准膜51A和51C，但是还可以使用诸如Ir膜、Pt膜、PZT膜、SrRuO3膜、Ru膜、TiN膜、TiAlN膜、Cu膜、IrOx膜等之类的其它自取向膜。
此外，虽然在上述实施例中说明导电塞47A-47C和59A-59C是W塞，但是还可以使用多晶硅、Ti、TiN、TiAlN、Al、Cu、Ru、SrRuO3等制成导电塞47A-47C和59A-59C。
此外，虽然在上述每个实施例中说明由PZT膜形成铁电膜54A和54C，但是还可以使用诸如PLZT膜的其它PZT固溶体合成物的膜。此外，还可以使用其它钙钛矿膜诸如BaTiO3、(Bi1/2Na1/2)TiO3、KNbO3、NaNbO3、LiNbO3等用于铁电膜54A和54C。
此外，除了铁电存储器件之外，本发明还用于制造具有其他利用晶体取向的功能膜的半导体器件。
此外，虽然上面参照优选实施例说明本发明，但是本发明决不限于特定实施例，而是在不脱离本发明的范围内可以进行各种变化和修改。

Claims (20)

1、一种铁电存储器件，包括：
半导体衬底；
场效应晶体管，其形成在所述半导体衬底上，所述场效应晶体管包括第一和第二扩散区；
层间绝缘膜，其形成在所述半导体衬底上，用以覆盖所述场效应晶体管；
导电塞，其形成在所述层间绝缘膜中，并与所述第一扩散区相接触；
铁电电容器，其形成在所述层间绝缘膜上，并与所述导电塞相接触，所述铁电电容器包括铁电膜以及分别从上面和下面将所述铁电膜夹在中间的上电极和下电极，所述下电极与所述导电塞电连接，
含氧层，其插入在所述导电塞与所述下电极之间，
含氮层，其插入在所述含氧层与所述下电极之间，以及
自对准层，其插入在所述含氮层与所述下电极之间。
2、如权利要求1所述的铁电存储器件，其中所述含氧层至少包括一层氧原子层。
3、如权利要求1所述的铁电存储器件，其中所述含氧层包括二氧化硅膜。
4、如权利要求3所述的铁电存储器件，其中所述二氧化硅膜的厚度等于或大于一个SiO2分子层的厚度，但不超过10nm。
5、如权利要求1所述的铁电存储器件，其中所述含氮层至少包含一层氮原子层。
6、如权利要求1所述的铁电存储器件，其中所述含氧层和所述含氮层形成氧氮化膜。
7、如权利要求6所述的铁电存储器件，其中所述氧氮化膜是其中叠置至少一层氧原子层和至少一层氮原子层的膜。
8、如权利要求1所述的铁电存储器件，其中所述含氮层的表面以氢结尾。
9、如权利要求1所述的铁电存储器件，其中所述铁电膜具有取向(111)。
10、如权利要求1所述的铁电存储器件，其中所述自对准层由从Ti、Ir、Pt、PZT、SrRuO3、Ru、TiN、TiAlN、Al、Cu和IrOx组成的集合中选择的一种或者多种物质形成。
11、如权利要求1所述的铁电存储器件，其中所述导电塞包括从由Si、Ti、TiN、TiAlN、W、Al、Cu、Ru和SrRuO3组成的集合中选择的一种或者多种物质。
12、一种制造铁电存储装置的方法，包括如下步骤：
在其上形成有晶体管的半导体衬底上形成层间绝缘膜，以覆盖所述晶体管；
在所述层间绝缘膜中形成导电塞，并其与所述晶体管的所述扩散区相接触；以及
通过连续叠置下电极、铁电膜和上电极，在所述导电塞上形成铁电电容器，
其中，在形成所述导电塞的所述步骤之后而在形成所述下电极的所述步骤之前，设置如下步骤：
在所述层间绝缘膜上和所述导电塞的表面上形成含氧层；在所述含氧层的表面上形成含氮层；以及在所述含氮层上形成自对准膜。
13、如权利要求12所述的方法，其中形成所述含氧层的所述步骤包括如下步骤：在所述接触塞的所述表面上沉积含Si层；以及使氧基团与所述含Si层反应。
14、如权利要求12所述的方法，其中形成所述含氧层的所述步骤包括如下步骤：将Si化合物提供至容置所述层间绝缘膜和所述接触塞的所述表面的处理空间中，以使所述Si化合物被吸附到所述表面中；除去保留在所述处理空间中的所述Si化合物；将氧化剂提供至所述处理空间中，并且使氧原子与吸附到所述表面中的所述Si化合物反应；以及除去保留在所述处理空间中的所述氧化剂。
15、如权利要求12所述的方法，其中形成所述含氧层的所述步骤包括使氧基团与所述接触塞的所述表面反应的步骤。
16、如权利要求12所述的方法，其中形成所述含氮层的所述步骤包括使NH基团与所述含氧层的表面反应的步骤。
17、如权利要求12所述的方法，其中形成所述含氮层的所述步骤包括使氮基团和氢基团与所述含氧层的表面反应的步骤。
18、如权利要求12所述的方法，其中形成所述自对准膜的所述步骤在300℃或者更低的温度下进行。
19、如权利要求12所述的方法，其中形成所述自对准膜的所述步骤包括通过溅射工艺沉积Ti膜的步骤。
20、一种制造具有功能膜的半导体器件的方法，包括如下步骤：
在其上形成有晶体管的半导体衬底上形成层间绝缘膜，以覆盖所述晶体管；
在所述层间绝缘膜中形成导电塞，并使其与所述晶体管的所述扩散区相接触；以及
在所述导电塞上形成功能膜，
其中，在形成所述导电塞的所述步骤之后而在形成所述功能膜的所述步骤之前，设置如下步骤：
在所述层间绝缘膜上和所述导电塞的表面上形成含氧层；在所述含氧层的表面上形成含氮层；以及在所述含氮层上形成自对准膜。
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JP4702550B2 (ja) * 2006-01-27 2011-06-15 セイコーエプソン株式会社 半導体装置の製造方法
JP4802777B2 (ja) * 2006-03-13 2011-10-26 セイコーエプソン株式会社 半導体装置及びその製造方法
JP4797717B2 (ja) * 2006-03-14 2011-10-19 セイコーエプソン株式会社 強誘電体メモリ装置、強誘電体メモリ装置の製造方法
JP4683224B2 (ja) * 2006-03-15 2011-05-18 セイコーエプソン株式会社 強誘電体メモリの製造方法
JP5140935B2 (ja) * 2006-03-28 2013-02-13 富士通セミコンダクター株式会社 マグネトロンスパッタ成膜装置、及び半導体装置の製造方法
US8247855B2 (en) * 2006-09-12 2012-08-21 Texas Instruments Incorporated Enhanced local interconnects employing ferroelectric electrodes
JP2008235815A (ja) * 2007-03-23 2008-10-02 Toshiba Corp 不揮発性記憶装置
JP4479770B2 (ja) 2007-09-14 2010-06-09 セイコーエプソン株式会社 強誘電体メモリの製造方法
JP5440493B2 (ja) 2008-03-31 2014-03-12 富士通セミコンダクター株式会社 強誘電体メモリとその製造方法、及び強誘電体キャパシタの製造方法
US20100245617A1 (en) * 2009-03-31 2010-09-30 Gary Stephen Shuster Automated white balancing in digital photography
JP2010278074A (ja) * 2009-05-26 2010-12-09 Fujitsu Semiconductor Ltd 電子装置およびその製造方法
US8395196B2 (en) 2010-11-16 2013-03-12 International Business Machines Corporation Hydrogen barrier liner for ferro-electric random access memory (FRAM) chip
JP5690207B2 (ja) * 2011-05-11 2015-03-25 ルネサスエレクトロニクス株式会社 半導体装置
US9184260B2 (en) * 2013-11-14 2015-11-10 GlobalFoundries, Inc. Methods for fabricating integrated circuits with robust gate electrode structure protection
US10090360B2 (en) 2015-02-13 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor structure including a plurality of trenches
US20170092753A1 (en) * 2015-09-29 2017-03-30 Infineon Technologies Austria Ag Water and Ion Barrier for III-V Semiconductor Devices
US10062630B2 (en) 2015-12-31 2018-08-28 Infineon Technologies Austria Ag Water and ion barrier for the periphery of III-V semiconductor dies
CN112582398A (zh) * 2019-09-30 2021-03-30 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US20210408117A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Company Limited Multi-gate selector switches for memory cells and methods of forming the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5443030A (en) * 1992-01-08 1995-08-22 Sharp Kabushiki Kaisha Crystallizing method of ferroelectric film
JPH0660635A (ja) * 1992-08-06 1994-03-04 Olympus Optical Co Ltd 強誘電体メモリ装置
JPH08250488A (ja) * 1995-01-13 1996-09-27 Seiko Epson Corp プラズマ処理装置及びその方法
JPH09260600A (ja) * 1996-03-19 1997-10-03 Sharp Corp 半導体メモリ素子の製造方法
JP2002280523A (ja) * 2001-03-16 2002-09-27 Nec Corp 半導体記憶装置とその製造方法
KR100432881B1 (ko) * 2001-09-21 2004-05-22 삼성전자주식회사 강유전성 메모리 장치 및 그 제조방법
US6802322B2 (en) * 2002-03-25 2004-10-12 Macronix International Co., Ltd. Method of fabricating a stringerless flash memory
US6825126B2 (en) * 2002-04-25 2004-11-30 Hitachi Kokusai Electric Inc. Manufacturing method of semiconductor device and substrate processing apparatus
KR100505668B1 (ko) * 2002-07-08 2005-08-03 삼성전자주식회사 원자층 증착 방법에 의한 실리콘 산화막 형성 방법
JP2004071932A (ja) * 2002-08-08 2004-03-04 Toshiba Corp 半導体装置
US6830983B2 (en) * 2002-08-29 2004-12-14 Micron Technology, Inc. Method of making an oxygen diffusion barrier for semiconductor devices using platinum, rhodium, or iridium stuffed with silicon oxide
US6888200B2 (en) * 2002-08-30 2005-05-03 Micron Technology Inc. One transistor SOI non-volatile random access memory cell
JP3991315B2 (ja) * 2002-09-17 2007-10-17 キヤノンアネルバ株式会社 薄膜形成装置及び方法
JP3961399B2 (ja) * 2002-10-30 2007-08-22 富士通株式会社 半導体装置の製造方法
JP4409163B2 (ja) * 2002-11-11 2010-02-03 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7084076B2 (en) * 2003-02-27 2006-08-01 Samsung Electronics, Co., Ltd. Method for forming silicon dioxide film using siloxane
US6897501B2 (en) * 2003-02-28 2005-05-24 Infineon Technologies Aktiengesellschaft Avoiding shorting in capacitors
JP2004296682A (ja) * 2003-03-26 2004-10-21 Seiko Epson Corp 半導体装置およびその製造方法
JP2004356464A (ja) * 2003-05-30 2004-12-16 Oki Electric Ind Co Ltd 強誘電体素子の製造方法、強誘電体素子及びＦｅＲＡＭ
US7399388B2 (en) * 2003-07-25 2008-07-15 Applied Materials, Inc. Sequential gas flow oxide deposition technique
CN100377357C (zh) * 2003-10-22 2008-03-26 松下电器产业株式会社 半导体装置及其制造方法
JP2005217203A (ja) * 2004-01-29 2005-08-11 Seiko Epson Corp 配線パターンの形成方法及び強誘電体メモリの製造方法、強誘電体メモリ
JP2005268288A (ja) * 2004-03-16 2005-09-29 Toshiba Corp 半導体装置及びその製造方法
EP1628327A2 (en) * 2004-08-20 2006-02-22 Matsushita Electric Industrial Co., Ltd. Dielectric memory device and method for fabricating the same
KR100964834B1 (ko) * 2005-09-01 2010-06-24 후지쯔 세미컨덕터 가부시키가이샤 강유전체 메모리 장치 및 그 제조 방법, 반도체장치의 제조방법
JP2007096178A (ja) * 2005-09-30 2007-04-12 Toshiba Corp 半導体装置およびその製造方法
JP2008078390A (ja) * 2006-09-21 2008-04-03 Fujitsu Ltd 半導体装置およびその製造方法
JP5109395B2 (ja) * 2007-02-14 2012-12-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法

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