JP5109395B2

JP5109395B2 - 半導体装置及びその製造方法

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Publication number: JP5109395B2
Application number: JP2007033251A
Authority: JP
Inventors: 修武松浦
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-02-14
Filing date: 2007-02-14
Publication date: 2012-12-26
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Description

本発明は、半導体装置及びその製造方法に関し、より詳しくは、不揮発性記憶素子等に用いられる強誘電体キャパシタを備えた半導体装置及びその製造方法に関する。

揮発性記憶素子であるＤＲＡＭ(Dynamic Random Access memory)、ＳＲＡＭ、不揮発性記憶素子であるＦＬＡＳＨメモリが種々の分野で使用されている。

一方、ＤＲＡＭが持つ高速で低電圧動作という性質と、ＦＬＡＳＨメモリが持つ不揮発性という性質の双方を兼ね備えたメモリとしてＦｅＲＡＭ(Ferro-electric Random Access Memory)、ＭＲＡＭ(Magnetoresistive Random Access Memory)、ＰＲＡＭ(phase change Random Access Memory)等が有望視され研究開発がすすみ、一部については量産化がされている。

それらのうちＦｅＲＡＭは、強誘電体層を下部電極と上部電極により挟んだ構造の強誘電体キャパシタを基板上に有し、強誘電体材料が持つ分極電荷量と電圧の関係におけるヒステリシス特性を利用して情報を書き込み、読み出しする素子である。

そのような強誘電体キャパシタは、その下部電極とトランジスタの接続構造の違いによってプレーナ型とスタック型に分けられる。プレーナ型は、下部電極の上面に接続される配線を介してトランジスタのソース／ドレインの一方に電気的に接続される構造であり、また、スタック型は、下部電極の下面に接続される導電プラグを介してトランジスタのソース／ドレインの一方に電気的に接続される構造である。

スタック型の強誘電体キャパシタは、図１７に示すような工程により形成されることが例えば下記の特許文献１に記載されている。

図１７（ａ）において、ＦｅＲＡＭを構成するトランジスタｔｒはシリコン基板（シリコンウェハ）１０１に形成されている。このトランジスタｔｒは、シリコン基板１０１上にゲート絶縁膜１０２を介して形成されるゲート電極１０３と、ゲート電極１０３の両側でシリコン基板１０１内に形成されたソース／ドレイン不純物拡散領域１０４ａ，１０４ｂとを有し、それらの上には層間絶縁膜１０５が形成されている。そして、トランジスタｔｒの一方のソース／ドレイン不純物拡散層１０４ａ上では層間絶縁膜１０５にコンタクトホール１０６が形成され、さらにコンタクトホール１０６内にはポリシリコンよりなる導電プラグ１０７ａ、１０７ｂが形成されている。

このような状態で、層間絶縁膜１０５及び導電プラグ１０７ａ，１０７ｂの上に、バリアメタル層１０８、Ｉｒ下部電極層１０９、ＴｉＯ_x核付け層１１０ａ、非晶質ＰＺＴ層１１０ｂを形成した後に、図１７（ｂ）に示すように、酸素含有雰囲気中でアニールすることによってＴｉＯ_x核付け層１１０ａ及び非晶質ＰＺＴ層１１０ｂをＰＺＴ結晶層１１０とする。

さらに、図１７（ｃ）に示すようにＰＺＴ結晶層１１０の上にＩｒ上部電極層１１１を形成した後に、Ｉｒ上部電極層１１１上にマスク（不図示）を形成してから、Ｉｒ上部電極層１１１からバリアメタル層１０８までを連続してエッチングし、マスクの下に残されたＩｒ上部電極層１１１からバリアメタル層１０８までをキャパシタ１１２とする。

Ｉｒ下部電極層１０９の下に形成されるバリアメタル層１０８は、導電プラグ１０７ａ，１０７ｂとＩｒ下部電極層１０８の反応を防止するために形成されていて、その材料として特許文献１にはＴｉＮ、ＲｕＯ₂が記載され、その他にＴｉＡｌＮが使用されている。ＴｉＡｌＮは、耐酸化性にも優れており、薄い膜厚で酸素バリア層として機能する。
特開平１０−１２８３２号公報

ところで、ＦｅＲＡＭは、略円形状のシリコンウェハ上に複数作成された後に、シリコンウェハの分割によりチップ状にされる。

一方、ＦｅＲＡＭを構成するＩｒ下部電極層１０９は、シャドウリング（不図示）を使用することにより、図１８（ａ）に示すように、シリコンウェハ１０１の外周縁部上で形成されないように調整される。また、Ｉｒ下部電極層１０９は、シリコンウェハ１０１の外周縁部上で薄くなるように調整され、外周縁部での膜剥がれ防止のためにエッチングにより除去されることもある。

これにより、シリコンウェハ１０１の外周縁部上にＩｒ下部電極層１０９が存在せず、且つ、バリアメタル層１０８としてＴｉＡｌＮ層を形成する場合には、図１８（ｂ）に示すように、シリコンウェハ１０１の外周縁部上でＰＺＴ結晶層１１０とバリアメタル層１０８が接触することになる。

しかし、ＴｉＡｌＮのバリアメタル層１０８とＰＺＴ結晶層１１０は密着性が悪く、ＰＺＴ結晶層１１０が部分的に浮いたり、剥がれたりする。これは、ＰＺＴ結晶層１１０の結晶化時の温度で、ＴｉＡｌＮのバリアメタル層１０８がＰＺＴ結晶層１１０内のＰｂと反応して膨張することに起因すると考えられる。

このようにＰＺＴ結晶層１１０がシリコンウェハ１０１の外周縁部上から剥がれると、その後の工程での汚染源となって半導体記憶素子の歩留まり低下の原因となる。

本発明の目的は、半導体ウェハの外周縁部上における強誘電体層の浮きや剥がれを防止することができる半導体装置及びその製造方法を提供することにある。

上記の課題を解決するための本発明に係る半導体装置に従えば、半導体ウェハの外周縁部を含む領域上で絶縁膜上に形成されて金属を含有する酸素バリア層と、半導体ウェハの外周縁部上にエッジカットを有し且つ酸素バリア層上に形成されたキャパシタ下部電極層と、半導体ウェハの外周縁部上でキャパシタ下部電極層の下から側方にはみ出している酸素バリア層上に形成された金属酸化物層と、キャパシタ下部電極層上と金属酸化物層上に形成された強誘電体層と、強誘電体層上に形成されたキャパシタ上部電極層とを有している。これにより、酸素バリア層と強誘電体層は金属酸化物層により直接に接触することが回避される。

その酸素バリア層と強誘電体層の間に金属酸化物層を形成する方法としては、例えば、半導体ウェハの外周縁部上でキャパシタ下部電極層の下から側方にはみ出した酸素バリア層の表面を酸化して金属酸化物層を形成する第１の方法と、酸素バリア層上に形成された金属層を半導体ウェハの外周縁部上で下部電極層の下から側方にはみ出させた状態で金属層を酸化して金属酸化物層を形成する第２の方法と、酸素バリア層上に形成された薄い金属酸化物層を半導体ウェハの外周縁部上でキャパシタ下部電極層の下から側方にからはみ出させる第３の方法がある。また、キャパシタ下部電極層からはみ出した酸素バリア層又は金属層を酸化する際に、キャパシタ下部電極層の上を酸化防止膜で覆った状態にしてもよい。

本発明によれば、半導体ウェハのうち半導体メモリセルが形成されない外周縁部の上で、酸素バリア層と強誘電体層の間に金属酸化物層を介在して酸素バリア層と強誘電体層が直接に接触することを回避している。そして、金属酸化物層として、酸素バリア層と強誘電体層の双方に密着性の良い材料を選択することにより、外周縁部の上で強誘電体層が酸素バリア層から浮いたり剥がれたりすることを防止できる。
これにより、外周縁部上からの強誘電体層の剥がれを防止して、その剥がれによる半導体ウェハの汚染源の発生を防止できる。

以下に本発明の実施の形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１〜図５は、本発明の第１実施形態に係る半導体装置の製造工程における半導体ウェハのメモリセル領域を示す断面図、図６、図７は、本発明の第１実施形態に係る半導体装置の製造工程におけるシリコンウェハの外周縁部を示す断面図である。

まず、図１（ａ）、（ｂ）を参照してシリコン（半導体）ウェハの一面にメモリセルトランジスタを形成するまでの工程を説明する。
図１（ａ）に示すように、素子分離領域に形成された溝内に二酸化シリコンを埋め込んだ構造のシャロートレンチアイソレーション２をシリコン基板（シリコンウェハ）１内に形成する。なお、シャロートレンチアイソレーション２の代わりに、ＬＯＣＯＳ法により素子分離絶縁膜を形成してもよい。

さらに、シリコン基板１のうちシャロートレンチアイソレーション２に囲まれたトランジスタ形成領域に、例えばボロンをイオン注入してＰウェル３を形成する。なお、シリコン基板１には、特に図示しないが、砒素、リン等のイオン注入により形成されるＮウェルも存在する。

続いて、熱酸化法によりシリコン基板１の表面を酸化することにより、トランジスタ形成領域上にシリコン酸化膜よりなるゲート絶縁膜４を形成する。さらに、ゲート絶縁膜４上に、例えば化学気相成長（ＣＶＤ）法により、多結晶シリコン膜５とシリコン窒化膜６とを堆積する。多結晶シリコン膜５は、不純物がドープにより導電性を有している。

続いて、シリコン窒化膜６及び多結晶シリコン膜５を同一形状にパターニングすることにより、上面がシリコン窒化膜６に覆われた多結晶シリコン膜５よりなるゲート電極７を形成する。なお、１つのＰウェル３上には、間隔をおいて２つのゲート電極７が形成されている。

次に、ゲート電極７及びシリコン窒化膜６をマスクにしてＰウェル３にｎ型ドーパント、例えば砒素又はリンをイオン注入することにより、ゲート電極７の両側にｎ型不純物拡散領域８ａを形成する。

次いで、全面に例えばＣＶＤ法によりシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックすることにより、図１（ｂ）に示すように、シリコン窒化膜をサイドウォール絶縁膜９としてゲート電極７及びシリコン窒化膜６の側壁に残す。

さらに、ゲート電極７及びサイドウォール絶縁膜９をマスクとしてシリコン基板１にｎ型ドーパントイオンを注入し、ゲート電極１０の両側のＰウェル３内に浅いｎ型不純物拡散領域８ｂを形成する。これにより、ＬＤＤ構造のｎ型不純物拡散領域８ａ，８ｂよりなるソース／ドレイン領域８を形成する。

以上の工程により、ゲート電極７及びソース／ドレイン領域８を有するメモリセルトランジスタＴが形成される。
次に、図１（ｃ）を参照してソース／ドレイン領域８上にプラグを形成する工程を説明する。

まず、メモリセルトランジスタＴが形成されたシリコン基板１上に、第１の層間絶縁膜１３として、プラズマＣＶＤ法により、膜厚２０ｎｍのシリコン窒化膜１１と、膜厚７００ｎｍのシリコン酸化膜１２とを成長する。シリコン酸化膜１２のソースガスとして例えば、シラン（ＳｉＨ4）又はＴＥＯＳ(tetra-ethoxy-silane)等を使用する。続いて、化学機械研磨（ＣＭＰ）法によりシリコン酸化膜１２の表面を平坦化する。

次いで、フォトレジストとドライエッチングを用いるリソグラフィーにより第１の層間絶縁膜１３をパターニングして、Ｐウェル３内の３つのソース／ドレイン領域８のそれぞれに達する複数のコンタクトホール１４を第１の層間絶縁膜１３に形成する。

さらに、コンタクトホール１４内と第１の層間絶縁膜１３の上面全面に、例えば膜厚２０ｎｍのチタン（Ｔｉ）膜と、膜厚１０ｎｍの窒化チタン（ＴｉＮ）膜と、膜厚３００ｎｍのタングステン（Ｗ）膜とを順に成長する。Ｔｉ膜、ＴｉＮ膜は例えばスパッタ又はＣＶＤ法により形成され、Ｗ膜は六フッ化タングステン（ＷＦ₆）を用いるＣＶＤ法により成長される。

さらに、ＣＭＰ法により、第１の層間絶縁膜１３の上面が露出するまでタングステン膜、窒化チタン膜、チタン膜を研磨し、コンタクトホール１４に埋め込まれたＷ／ＴｉＮ／Ｔｉ構造の積層構造よりなる第１のプラグ１５を形成する。

次に、強誘電体キャパシタの形成工程を説明する。
まず、図２（ａ）に示すように、第１の層間絶縁膜１３上にＴｉ層を２０ｎｍの厚さにスパッタにより形成した後に、６５０℃の窒素（Ｎ₂）雰囲気中でＴｉ層を高速アニール（ＲＴＡ(Rapid Thermal Annealing)）により加熱してＴｉＮ層１６を形成する。ＴｉＮ層１６は、その上に形成される層の結晶の配向性を向上するために形成される。

続いて、ＴｉＮ層１６上に、厚さ１００ｎｍのＴｉＡｌＮからなる酸素バリア層１７をスパッタ法により形成する。さらに、厚さ１００ｎｍのＩｒの下部電極層１８をスパッタにより順に形成する。なお、酸素バリア層１７は、窒化物であり、或いは金属を含有する材料から構成される。

この状態では、図６（ａ）に示すように、シリコンウェハ１のうちＦｅＲＡＭが形成されない外周縁部１ａでは、ＴｉＮ層１６、ＴｉＡｌＮ酸素バリア層１７、下部電極層１８が順に積層されている。

この場合、下部電極層１８の形成時においてシリコンウェハ１の外周縁部１ａ上にシャドウリング（不図示）が配置されて、外周縁部１ａの上で下部電極層１８にエッジカットが生じている。

従って、シリコンウェハ１の外周縁から中心に向けた４ｍｍ以内、例えば３．５ｍｍの幅で縁取られた外周縁部１ａ上では、それより内側の領域に比べて薄くなる条件で下部電極層１８が形成される。

その外周縁部１ａ上で薄くなる下部電極層１８は、ウェハ内側領域に比べて剥がれ易い場合には、外周縁部１ａ上から除去されることがある。その除去の工程を次のようである。

即ち、図２（ａ）、図６（ａ）に示すように、下部電極層１８の形成に続いてその上にアルミナ層（Ａｌ₂Ｏ₃）１９をスパッタにより２０ｎｍの厚さに形成する。
続いて、アルミナ層１９の上にレジストを塗布し、これを露光、現像することにより、図６（ｂ）に示すように、シリコンウェハ１の外周縁部１ａ上にあるアルミナ層１９を露出させるレジストパターン２０を形成する。

さらに、レジストパターン２０をマスクにして、外周縁部１ａ上に存在するアルミナ層１９をエッチングして除去する。その後に、外周縁部１ａ上で部分的にエッチングされたアルミナ層１９をハードマスクに使用して、ハードマスクに覆われない外周縁部１ａ上の下部電極層１８を反応性イオンエッチング（ＲＩＥ）法により除去する。この場合、ＲＩＥ装置の減圧されたチャンバ内にはエッチングガスとして塩素含有ガスが導入される。

これにより、図６（ｃ）に示すように、シリコンウェハ１の外周縁部１ａ上からはＴｉＡｌＮ酸素バリア層１７が露出する。また、外周縁部１ａ上において下部電極層１８に極めて薄い部分があれば、そこでＴｉＡｌＮ酸素バリア層１７もエッチングされてＴｉＮ層１６の一部が露出することもある。パターニングを終えたレジストパターン２０はエッチング後に除去される。

なお、外周縁部１ａ上の下部電極層１８のエッジカット部分に剥がれが生じるおそれがない場合には、エッチングを省略してもよく、この場合には図６（ａ）の状態を経ずに初めから図６（ｃ）に示すような状態となる。

次に、外周縁部１ａ上で露出されたＴｉＡｌＮ酸素バリア層１７を例えば５５０℃の酸素雰囲気中に４０分間曝す。これにより、図７（ａ）に示すように、ＴｉＡｌＮ酸素バリア層１７の表層ではその構成元素であるＴｉとＡｌがそれぞれ酸素と結合して酸化物層２１が形成される。なお、シリコンウェハ１の外周縁部１ａ上では、ＴｉＡｌＮ酸素バリア層１７の下のＴｉＮ層１６が部分的に露出することもあるが、この場合でも、ＴｉＮ層１６を構成するＴｉが酸素と結合してその一部が酸化物層２１の一部となる。

この酸化処理では下部電極層１８を構成するＩｒ層の酸化はアルミナ層１９によって阻止されるので、下部電極層１８の結晶配向の劣化は防止される。

続いて、シリコンウェハ１の外周縁部１ａ上の酸化物層２１をフォトレジスト（不図示）で覆いながら、図７（ｂ）に示すようにアルミナ層１９をエッチングして除去する。この場合のエッチング法として反応性イオンエッチング（ＲＩＥ）法を使用し、ＲＩＥ装置の減圧されたチャンバ内には、エッチングガスとして例えばＣ₄Ｆ₈とＯ₂とＡｒの混合ガスが導入される。

なお、薄いフッ酸溶液を用いて、チタンとアルミニウムの酸化物層２１が残るようにアルミナ層１９のみを除去してもよい。この場合、シリコンウェハ１の外周縁部１ａをフォトレジストで覆わなくてもよい。
さらに、シリコンウェハ１の外周縁部１ａ上では、フォトレジストの除去により酸化物層２１が露出し、さらにそれよりもウェハ内側の領域では下部電極層１８が露出する。

次に、図２（ｂ）、図７（ｃ）に示すように、下部電極層１８と酸化物層２１の上に、強誘電体材料であるＰｂ（Ｚｒ，Ｔｉ）Ｏ₃からなる一層目のＰＺＴ層２２を有機金属成長（ＭＯＣＶＤ）法により５ｎｍの厚さに成長した後に、一層目のＰＺＴ層２２の上に連続して強誘電体材料であるＰｂ（Ｚｒ，Ｔｉ）Ｏ₃からなる二層目のＰＺＴ層２３をＭＯＣＶＤ法により１１５ｎｍの厚さに成長する。ＭＯＣＶＤ法では、基板温度は例えば６２０℃に設定され、その成長雰囲気の圧力は約６６６Ｐａに設定される。一層目、二層目のＰＺＴ層２２、２３は強誘電体層である。

この状態では、図７（ｃ）に示すように、シリコンウェハ１の外周縁部１ａ上において、酸化物層２１上に一層目のＰＺＴ層２２が直に形成され、その上にさらに二層目のＰＺＴ層２３が積層される。
次に、図２（ｃ）に示すように、二層目のＰＺＴ層２３上に、厚さ１５０ｎｍのＩｒＯ₂層２４ａと厚さ５０ｎｍのＩｒ層２４ｂを順にスパッタにより形成し、これらの層２４ａ，２４ｂを上部電極層２４とする。

その後に、上部電極層２４の成膜によりＰＺＴ層２２、２３が受けた結晶のダメージを元の結晶状態に回復するための回復アニールを施す。回復アニールとして、例えば、アニール炉内の常圧、酸素が導入される５５０℃の雰囲気にシリコンウェハ１を入れて６０分間加熱する方法が採用される。

次いで、図３（ａ）に示すように、上部電極層２４の強誘電体キャパシタ領域上にマスク２５を形成する。強誘電体キャパシタ領域は、Ｐウェル３上に形成された３つの第１のプラグ１５のうち両側寄りの２つの第１のプラグ１５及びその周辺の領域である。また、マスク２５として、例えば、Ｔｉ層と二酸化シリコン層をパターニングしたハード膜が使用される。

そして、マスク２５から露出した上部電極層２４、ＰＺＴ層２２，２３、下部電極層１８、ＴｉＡｌＮ酸素バリア層１７、ＴｉＮ層１６を連続してエッチングする。そのエッチングとして、例えばプラズマエッチング法が使用される。この場合のエッチングガスは、ＨＢｒ、Ｏ₂、ＣＦ₄の混合ガスを使用する。

これによりパターニングされた、上部電極２４、ＰＺＴ層２２，２３及び下部電極層１８は、図３（ｂ）に示すように、強誘電体キャパシタ２６となり、そのうち下部電極層１８は、パターニングされたＴｉＡｌＮ酸素バリア層１７、ＴｉＮ層１６、第１のプラグ１５を介してソース／ドレイン領域８に電気的に接続される。

なお、シリコンウェハ１の外周縁部１ａ上に形成された上部電極層２４、ＰＺＴ層２２，２３、下部電極層１８、ＴｉＡｌＮ酸素バリア層１７、ＴｉＮ層１６はエッチングされても良いし、残されてもよい。

次いで、図３（ｃ）に示すように、第１の層間絶縁膜１３と強誘電体キャパシタ２６の全面を覆うように、例えばスパッタ法により、キャパシタ保護膜２７を形成する。キャパシタ保護膜２７として、アルミナ層、ＰＺＴ層等が例えば４０ｎｍ程度の厚さに形成される。

続いて、図４（ａ）に示すように、キャパシタ保護膜２７上に、ＳｉＨ₄，Ｏ₂，Ａｒの混合ガスを使用して高密度プラズマ（High Density Plasma：ＨＤＰ）ＣＶＤによりに、膜厚１１５００ｎｍの酸化シリコンよりなる第２の層間絶縁膜２８を形成する。さらに、ＣＭＰ法により第２の層間絶縁膜２８の表面を研磨して平坦化する。その平坦化では、強誘電体キャパシタ２６の上で第２の層間絶縁膜２８の厚さが例えば３００ｎｍ程度となるように、研磨条件が設定される。

次に、第２の層間絶縁膜２８上にレジストパターン（不図示）を形成し、Ｐウェル３中央の第１のプラグ１５と強誘電体キャパシタ２６のそれぞれの上の第２の層間絶縁膜２８及びキャパシタ保護膜２７を部分的にエッチングすることにより、図４（ｂ）に示すように、第１、第２のビアホール２９，３１を形成する。
続いて、第２の層間絶縁膜２８上と第１、第２のビアホール２９、３１内に、膜厚３０ｎｍのＴｉ層と、膜厚２０ｎｍのＴｉＮ層と、膜厚３００ｎｍのＷ層とを順に形成する。

さらに、図５（ａ）に示すように、ＣＭＰ法により、第２の層間絶縁膜２８の表面が露出するまでＷ層、ＴｉＮ層、Ｔｉ層を研磨し第１、２のビアホール２９、３１内にそれぞれ残されたＷ／ＴｉＮ／Ｔｉ構造を第２、第３のプラグ３０，３２とする。

次に、第２の層間絶縁膜２８の全面に、スパッタ法により、例えば膜厚６０ｎｍのＴｉ層と、膜厚３０ｎｍのＴｉＮ層と、膜厚４００ｎｍのアルミニウム銅（ＡｌＣｕ）層と、膜厚５ｎｍのＴｉ層と、膜厚７０ｎｍのＴｉＮ層とを順次堆積する。

そして、第２の層間絶縁膜２８上のそれらの導電膜をパターニングすることにより、図５（ｂ）に示すように、Ｐウェル３中央の第１のプラグ１５とその上の第２のプラグ３０を介してその下のソース／ドレイン不純物拡散領域８に電気的に接続される第１の配線３３と、強誘電体キャパシタ２６の上部電極層２４に第３のプラグ３２を介して電気的に接続される第２の配線３４と、その他の配線（不図示）とを形成する。この後に多層配線が形成され、さらにシリコンウェハ１は、スクライブラインに沿って複数のＦｅＲＡＭに分割される。

こうして、１つのセル領域に２つのトランジスタＴと２つのキャパシタ２６を有する１Ｔ１Ｃ型の強誘電体メモリが製造される。
以上述べたように本実施形態によれば、シリコンウェハ１の外周縁部１ａ上においてＩｒの下部電極層１８をエッチングして除去することなどによって、ＰＺＴ層２２，２３の形成時にはＴｉＡｌＮ酸素バリア層１７が露出している。

しかし、ＴｉＡｌＮ酸素バリア層１７の露出面には酸化処理によって酸化物層２１が形成されるので、その後に形成されるＰＺＴ層２２，２３は酸化物層２１によりＴｉＡｌＮ酸素バリア層１７に接することが妨げられる。しかも、酸化物層２１は、ＴｉＡｌＮ酸素バリア層１７を構成する元素を酸化して形成されるので、ＴｉＡｌＮ酸素バリア層１７との密着性は良好であり、さらに、同じ酸素を含むＰＺＴ層２２，２３とも密着性は良好である。

従って、下部電極層１８が除去されたシリコンウェハ１の外周縁部１ａ上でＰＺＴ層２２，２３の剥がれは阻止され、膜剥がれによるウェハ汚染源の発生は防止される。

ところで、従来技術に従って、ＴｉＡｌＮ層の上に直接にＰＺＴ層を形成したところ、図８（ａ）、（ｂ）のようになり、ＰＺＴ層の浮きや剥がれが発生した。図８（ａ）は、そのＰＺＴ層の表面を金属顕微鏡により観察した写真に基づいて描かられた上面図で、大きな丸の部分は膜の浮きや剥がれが生じた状態を示している。また、図８（ｂ）は、図８（ａ）の波線で囲んだ部分のＳＥＭ写真に基づいて描かれた図で、▽で示した部分では膜の浮きや剥がれが生じている。

これに対し、本実施形態のように、ＴｉＡｌＮ層の表面を酸化して薄い酸化物層を形成し、その上にＰＺＴ層を形成したところ、図９（ａ）、（ｂ）のようになり、ＰＺＴ層の浮きや剥がれは生じなかった。図９（ａ）は、ＰＺＴ層の表面を撮影した金属顕微鏡写真に基づいて描かられた図であり、小さな丸に示すように膜の凹凸は生じているが、膜の浮きや剥がれは観察されなかった。また、図９（ｂ）は、ＳＥＭ写真に基づいて描かれた図で、ＰＺＴ層の表面に凹凸は生じているものの、浮きや剥がれは見られなかった。なお、ＴｉＡｌＮ層の表面に形成される酸化物層は極めて薄いために、ＳＥＭ写真では観察されなかった。

（第２の実施の形態）
図１０、図１１は、本発明の第２実施形態に係る半導体装置の製造工程におけるウェハのメモリセル形成領域を示す断面図、図１２は、本発明の第２実施形態に係る半導体装置の製造工程におけるシリコンウェハの外周縁部を示す断面図である。なお、図１０〜図１２において、図１〜図７と同じ符号は同じ要素を示している。

まず、第１実施形態と同様な工程によって、シリコン基板１にトランジスタＴを形成し、さらに、トランジスタを覆う第１の層間絶縁膜１３を形成した後に、トランジスタＴのソース／ドレイン不純物拡散領域８に接続される第１のプラグ１５を第１の層間絶縁膜１３内に形成する。

次に、図１０（ａ）に示すように、第１実施形態と同様な条件及び方法により、第１の層間絶縁膜１３上にＴｉＮ層１６、ＴｉＡｌＮ酸素バリア層１７を形成する。

続いて、アルミナ層、酸化チタン層、チタンアルミニウム酸化物等の酸化物層３５を約１０ｎｍの厚さにスパッタ等により形成する。さらに、厚さ１００ｎｍのＩｒの下部電極層１８をスパッタにより順に形成する。この状態では、酸化物層３５は極めて薄く形成されているので、下部電極層１８とＴｉＡｌＮ酸素バリア層１７の間では電荷は酸化物層３５をトンネルで通過できる状態となる。

これにより、図１２（ａ）に示すように、シリコンウェハ１のうちＦｅＲＡＭが形成されない外周縁部１ａ上では、ＴｉＮ層１６、ＴｉＡｌＮ酸素バリア層１７、酸化物層３５、下部電極層１８が順に積層された状態となる。また、シリコンウェハ１の外周縁から中心に向けた４ｍｍ以内の領域にある外周縁部１ａ上では、第１実施形態と同様に下部電極層１８にエッジカットが発生している。

そして、外周縁部１ａ上で下部電極層１８に剥がれが生じ易い膜厚分布となっている場合には、下部電極層１８が外周縁部１ａ上から除去される必要がある。その除去の方法として、フォトレジストパターン（不図示）を用いて外周縁部１ａ上において下部電極層１８をＲＩＥ法により除去する。この場合、ＲＩＥ装置の減圧されたチャンバ内にはエッチングガスとして塩素含有ガスが導入される。

なお、外周縁部１ａ上でエッジカットのある下部電極層１８が剥がれるおそれがない場合には、下部電極層１８のエッチングはなされない。
これにより、図１２（ｂ）に示すように、シリコンウェハ１の外周縁部１ａ上では下部電極層１８の下の酸化物層３５が露出した状態となる。

次に、図１０（ｂ）に示すように、第１実施形態と同様な方法によりＰｂ（Ｚｒ，Ｔｉ）Ｏ₃からなるＰＺＴ層２２、２３を形成して、ＰＺＴ層２２，２３により下部電極層１８と酸化物層３５を覆う。この状態では、図１２（ｃ）に示すように、シリコンウェハ１の外周縁部１ａ上では、酸化物層３５上に一層目のＰＺＴ層２２が直に形成され、その上にさらに二層目のＰＺＴ層２３が積層されている。

次に、図１０（ｃ）に示すように、二層目のＰＺＴ層２３上に、第１実施形態と同様な方法により、ＩｒＯ₂層２４ａとＩｒ層２４ｂを順に形成し、これらの層２４ａ，２４ｂを上部電極層２４とする。

その後に、第１実施形態と同様な方法により、上部電極層２４の成膜によりＰＺＴ層２２、２３が受けた結晶のダメージを元の結晶状態に回復するための回復アニールを施す。
次いで、第１実施形態と同様な方法により、上部電極層２４、ＰＺＴ層２２，２３、下部電極層１８、酸化物層３５、ＴｉＡｌＮ酸素バリア層１７、ＴｉＮ層１６をパターニングして、図１１（ａ）に示すような強誘電体キャパシタ３６を形成する。そのうち下部電極層１８は、酸化物層３５、ＴｉＡｌＮ酸素バリア層１７、ＴｉＮ層１６、第１のプラグ１５を介してＰウェル３の両側寄りのソース／ドレイン不純物拡散領域８に電気的に接続される。

なお、シリコンウェハ１の外周縁部１ａ上に形成された上部電極層２４、ＰＺＴ層２２，２３、下部電極層１８、酸化物層３５、ＴｉＡｌＮ酸素バリア層１７、ＴｉＮ層１６はエッチングされても良いし、残されてもよい。

次に、図１１（ｂ）に示すように、第１実施形態と同様な方法によって、強誘電体キャパシタ３６と第１の層間絶縁膜１３の全面を覆うアルミナ層、ＰＺＴ層等のキャパシタ保護膜２７と、キャパシタ保護膜２７を覆う第２の層間絶縁膜２８を形成する。さらに、ＣＭＰ法により第２の層間絶縁膜２８の表面を研磨して平坦化した後に、第２の層間絶縁膜２８及びキャパシタ保護膜２７を部分的にエッチングすることにより、Ｐウェル３中央の第１のプラグ１５の上と強誘電体キャパシタ３６の上のそれぞれに第１、第２のビアホール２９，３１を形成する。

続いて、第１実施形態と同様な方法によって第１、第２のビアホール２９、３１内に第２、第３のプラグ３０，３２とする。さらに、Ｐウェル３中央の第１のプラグ１５とその上の第２のプラグ３０を介してその下のソース／ドレイン不純物拡散領域８に電気的に接続される第１の配線３３と、強誘電体キャパシタ２６の上部電極層２４に第３のプラグ３２を介して電気的に接続される第２の配線３４と、その他の配線（不図示）とを形成する。この後に多層配線が形成され、さらにシリコンウェハ１は、スクライブラインに沿って複数のＦｅＲＡＭに分割される。

以上述べたように本実施形態によれば、形成後であってＩｒの下部電極層１８の形成前に、シリコンウェハ１の外周縁部１ａ上を含むＴｉＡｌＮ酸素バリア層１７の全面をアルミナ、酸化チタン、酸化アルミニウムチタン等の酸化物層３５により覆った後に、外周縁部１ａ上で酸化物層３５を露出する領域にエッジカット部を有する下部電極１８を形成している。

従って、酸化物層３５によってＰＺＴ層２２，２３はＴｉＡｌＮ酸素バリア層１７に接しない状態となる。しかも、酸化物層３５は、ＴｉＡｌＮ酸素バリア層１７との密着性は良好であり、さらに、ＰＺＴ層２２，２３とも密着性は良好である。特に、酸化物層３５の材料として、ＴｉＡｌＮ酸素バリア層１７を構成する元素を酸化した材料、例えば酸化アルミ、酸化チタン等を含む材料を選択すると、酸化物層３５はＴｉＡｌＮ酸素バリア層１７との密着性もさらに向上する。

これにより、下部電極層１８が除去されたシリコンウェハ１の外周縁部１ａ上でＰＺＴ層２２，２３の剥がれが阻止され、膜剥がれによるウェハ汚染源の発生は防止される。

ところで、本実施形態のように、ＴｉＡｌＮ層の上に薄い酸化物層を形成し、その上にＰＺＴ層を形成したところ、図１３（ａ）、（ｂ）のようになり、ＰＺＴ層の浮きや剥がれは生じなかった。図１３（ａ）は、ＰＺＴ層の表面を撮影した金属顕微鏡写真に基づいて描かられた図であり、極めて平坦であった。また、図１３（ｂ）は、ＳＥＭ写真に基づいて描かれた図で、ＰＺＴ層の表面は平坦で且つ浮きや剥がれは見られなかった。

（第３の実施の形態）
図１４、図１５は、本発明の第３実施形態に係る半導体装置の製造工程におけるウェハのメモリセル領域を示す断面図、図１６は、本発明の第２実施形態に係る半導体装置の製造工程におけるシリコンウェハの外周縁部を示す断面図である。なお、図１４〜図１６において、図１〜図７と同じ符号は同じ要素を示している。

次に、図１４（ａ）に示すように、第１実施形態と同様な条件及び方法により、第１の層間絶縁膜１３上にＴｉＮ層１６、ＴｉＡｌＮ酸素バリア層１７を形成する。
続いて、アルミニウム層、チタン層、チタンアルミニウム合金等の酸化され易い金属層４０を約２０ｎｍの厚さにスパッタ等により形成する。さらに、厚さ１００ｎｍのＩｒの下部電極層１８をスパッタにより順に形成する。

下部電極層１８は、図１６（ａ）に示すように、シリコンウェハ１の外周縁から中心に向けた４ｍｍ以内の領域にある外周縁部１ａ上では、第１、第２実施形態と同様にエッジカットが発生している。

そして、外周縁部１ａ上で下部電極層１８に剥がれが生じ易い膜厚分布となっている場合には、下部電極層１８が外周縁部１ａ上から除去される必要がある。その除去の方法として、第２実施形態と同様に、フォトレジストパターン（不図示）を用いて外周縁部１ａ上にある下部電極層１８をＲＩＥ法により除去する。

なお、外周縁部１ａ上でエッジカットのある下部電極層１８が剥がれるおそれがない場合には、下部電極層１８のエッチングはなされない。
これにより、図１６（ｂ）に示すように、シリコンウェハ１の外周縁部１ａ上では、下部電極層１８の下の金属層４０が露出した状態となる。

次に、シリコンウェハ１をＯ₂雰囲気の加熱炉内に置いて下部電極層１８から露出している金属層４０を例えば温度３５０℃、時間４０分の条件で酸化し、これにより図１６（ｃ）に示すように、金属層４０の露出部分を酸化して酸化物層４０ａを形成する。金属層４０がアルミニウムの場合には酸化物層４０ａはアルミナであり、チタンの場合には酸化物層４０ａは酸化チタンであり、アルミニウムチタンの場合には酸化物層４０ａは酸化アルミニウムチタンとなる。

金属層４０は、例えば３５０℃程度の低い温度で酸化されるため、この時に下部電極層１８を構成するＩｒは殆ど酸化されず、その面配向は殆ど変化しない。また、金属層４０のうち下部電極層１８に覆われた部分も酸化されない。

次に、図１４（ｂ）に示すように、第１実施形態と同様な方法によりＰｂ（Ｚｒ，Ｔｉ）Ｏ₃からなるＰＺＴ層２２、２３を形成して、ＰＺＴ層２２，２３により下部電極層１８と酸化物層３５を覆う。この状態では、図１６（ｄ）に示すように、シリコンウェハ１の外周縁部１ａ上において酸化物層４０上に一層目のＰＺＴ層２２が直に形成され、その上にさらに二層目のＰＺＴ層２３が積層されている。

次に、図１４（ｃ）に示すように、二層目のＰＺＴ層２３上に、第１実施形態と同様な方法により、ＩｒＯ₂層２４ａとＩｒ層２４ｂを順に形成し、これらの層２４ａ，２４ｂを上部電極層２４とする。

その後に、第１実施形態と同様な方法により、上部電極層２４の成膜によりＰＺＴ層２２、２３が受けた結晶のダメージを元の結晶状態に回復するための回復アニールを施す。回復アニールとして、例えば、アニール炉内の常圧、酸素が導入される５５０℃の雰囲気にシリコンウェハ１を入れて６０分間加熱する方法が採用される。

この条件では、下部電極層１８の下の薄い金属層４０はＴｉＡｌＮ酸素バリア層１７と相互拡散して一体化して殆ど残らない。

次いで、第１実施形態と同様な方法により、上部電極層２４、ＰＺＴ層２２，２３、下部電極層１８、金属層４０、ＴｉＡｌＮ酸素バリア層１７、ＴｉＮ層１６をパターニングして、図１５（ａ）に示すような強誘電体キャパシタ４１を形成する。そのうち下部電極層１８は、金属層４０、ＴｉＡｌＮ酸素バリア層１７、ＴｉＮ層１６、第１のプラグ１５を介してＰウェル３の両側寄りのソース／ドレイン不純物拡散領域８に電気的に接続される。

なお、シリコンウェハ１の外周縁部１ａ上に形成された上部電極層２４、ＰＺＴ層２２，２３、下部電極層１８、酸化物層４０ａ、ＴｉＡｌＮ酸素バリア層１７、ＴｉＮ層１６はエッチングされても良いし、残されてもよい。

次に、図１５（ｂ）に示すように、第１実施形態と同様な方法によって、強誘電体キャパシタ４１と第１の層間絶縁膜１３の全面を覆うアルミナ層、ＰＺＴ層等のキャパシタ保護膜２７と、キャパシタ保護膜２７を覆う第２の層間絶縁膜２８を形成する。さらに、ＣＭＰ法により第２の層間絶縁膜２８の表面を研磨して平坦化した後に、第２の層間絶縁膜２８及びキャパシタ保護膜２７を部分的にエッチングすることにより、Ｐウェル３中央の第１のプラグ１５の上と強誘電体キャパシタ２６の上のそれぞれに第１、第２のビアホール２９，３１を形成する。

以上述べたように本実施形態によれば、Ｉｒからなる下部電極層１８の形成前に、シリコンウェハ１の外周縁部１ａ上の領域を含むＴｉＡｌＮ酸素バリア層１７の全面をアルミニウム、チタン、アルミニウムチタン等のように酸化され易い金属層４０により覆っている。そして、シリコンウェハ１の外周縁部１ａにおいて下部電極層１８から露出される金属層４０を酸化して酸化物層４０ａを形成している。

従って、酸化物層４０によってＰＺＴ層２２，２３はＴｉＡｌＮ酸素バリア層１７に接しない状態となる。しかも、酸化物層４０ａは、ＴｉＡｌＮ酸素バリア層１７との密着性は良好であり、さらに、ＰＺＴ層２２，２３とも密着性は良好である。特に、酸化物層４０ａの材料として、ＴｉＡｌＮ酸素バリア層１７を構成する元素を酸化した材料、例えば酸化アルミ、酸化チタン等を含む材料を選択すると、酸化物層４０ａはＴｉＡｌＮ酸素バリア層１７との密着性もさらに向上する。

従って、下部電極層１８が除去されたシリコンウェハ１の外周縁部１ａ上でＰＺＴ層２２，２３の剥がれが阻止され、膜剥がれによるウェハ汚染源の発生は防止される。

なお、上記の実施形態では、スタック型の強誘電体キャパシタについて説明したが、プレーナ型の強誘電体キャパシタの場合でも、強誘電体キャパシタとその下の層間絶縁膜の間にＡｌＴｉＮ層やＴｉＮ層を形成する場合にも、シリコンウェハの外周縁部上で下部電極層にエッジカットを生じさせて、下部電極層から露出するＡｌＴｉＮ層又はＴｉＮ層の上に酸化物層を形成するようにしてもよい。

また、上記した各実施形態における強誘電体膜の形成方法は、その他に、ＭＯＣＶＤに限られるものではなく、ゾル・ゲル法、スパッタ法、ＭＯＤ(metal organic deposition)法、などがある。また、強誘電体膜の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi₂Ta₂O₉、SrBi₂(Ta,Nb)₂O₉等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。また、高誘電体キャパシタを形成しようとする場合には、強誘電体の代わりに、Ba_zSr_1-xTiO₃、SrTiO₃、ＰＬＺＴなどの高誘電体酸化膜が形成される。

（付記１）半導体ウェハ上に形成された絶縁膜と、前記半導体ウェハの外周縁部を含む領域上で前記絶縁膜上に形成されて金属を含有するバリア層と、前記半導体ウェハの前記外周縁部上にエッジカットを有し且つ前記バリア層上に形成されたキャパシタ下部電極層と、前記外周縁部上で前記下部電極層からはみ出している前記バリア層上に形成された酸化物層と、前記下部電極層上と前記酸化物層上に形成された強誘電体層と、前記強誘電体層上に形成されたキャパシタ上部電極層とを有することを特徴とする半導体装置。
（付記２）前記強誘電体層は酸素を含み、前記酸化物層は前記バリア層を構成する前記金属を含むことを特徴とする付記１に記載の半導体装置。
（付記３）前記強誘電体層は、ＰＺＴであることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記酸化物層は、アルミニウム酸化物、チタン酸化物、アルミニウムチタン酸化物のいずれかの層であることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記バリア層は、チタンアルミニウム窒化物であることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
（付記６）前記バリア層と前記絶縁膜の間には、結晶配向の基礎となる下地層が形成されていることを特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置。
（付記７）前記バリア層はチタンアルミニウム窒化物であり、前記下地層はチタン窒化物層であることを特徴とする付記６に記載の半導体装置。
（付記８）前記酸化物層は、電荷が通過する厚さで前記キャパシタ下部電極層と前記バリア層の間にも形成されていることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置。
（付記９）前記酸化物層はアルミニウム酸化物層であり前記厚さは１０ｎｍ以下であることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
（付記１０）半導体ウェハ上に絶縁膜を形成する工程と、前記半導体ウェハの外周縁部を含む領域上で前記絶縁膜上に金属を含有するバリア層を形成する工程と、前記半導体ウェハの前記外周縁部上でエッジカットを有するキャパシタ下部電極層を前記バリア層上に形成する工程と、前記キャパシタ下部電極層を形成する前と後のいずれかに、前記キャパシタ下部電極層からはみ出す前記バリア層の上に酸化物層を形成する工程と、前記キャパシタ下部電極層及び前記酸化物層の上に強誘電体層を形成する工程と、前記強誘電体層上にキャパシタ上部電極層を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記１１）前記強誘電体層は酸素を含み、前記酸化物層は前記バリア層を構成する前記金属を含むことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）前記キャパシタ下部電極層を形成した後に、前記外周縁部内で前記キャパシタ下部電極層からはみ出た前記バリア層を酸化することにより前記酸化物層を形成する工程を有することを特徴とする付記１０又は付記１１に記載の半導体装置の製造方法。
（付記１３）前記バリア層を酸化する前に、前記キャパシタ下部電極層の上に酸化防止層を形成する工程を有することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）前記外周縁部上において前記キャパシタ下部電極層を露出するハードマスクとして前記酸化防止層をパターニングする工程と、前記ハードマスクからはみ出した前記キャパシタ下部電極層をエッチングにより除去して前記エッジカットを形成する工程とを有することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）前記キャパシタ下部電極層の前記エッジカットは、前記キャパシタ下部電極層を形成すると同時に形成されることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）前記酸化物層は、前記キャパシタ下部電極層を形成する前に、前記外周縁部を含む領域上で前記バリア層の上に形成されることを特徴とする付記１０又は付記１１に記載の半導体装置の製造方法。
（付記１７）前記酸化物層は、前記キャパシタ下部電極層と前記バリア層の間で電荷が通過する厚さを有していることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）前記酸化物層はアルミニウム酸化物層であり前記厚さは１０ｎｍ以下であることを特徴とする付記１６又は付記１７に記載の半導体装置の製造方法。
（付記１９）前記外周縁部上で前記キャパシタ下部電極層からはみ出され且つ前記外周縁部から内側の領域で前記バリア層と前記キャパシタ下部電極層に挟まれる金属層を前記バリア層上に形成する工程と、前記キャパシタ下部電極層からはみ出た前記金属層を酸化して前記酸化物層を形成する工程とをさらに有することを特徴とする付記１０又は付記１１に記載の半導体装置の製造方法。
（付記２０）前記金属層は、前記バリア層を構成する前記金属から構成されるか、前記バリア層を構成する前記金属を含む材料から構成されることを特徴とする付記１９に記載の半導体装置の製造方法。

図１は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。図２は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。図３は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。図４は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。図５は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。図６は、本発明の第１実施形態に係る半導体装置の製造工程におけるシリコンウェハの外周縁部を示す断面図（その１）である。図７は、本発明の第１実施形態に係る半導体装置の製造工程におけるシリコンウェハの外周縁部を示す断面図（その２）である。図８は、従来技術に係るシリコンウェハの外周縁部の複数層の積層状態を金属顕微鏡、ＳＥＭにより観察した写真に基づいて描かれた図である。図９は、本発明の第１実施形態に係るシリコンウェハの外周縁部の複数層の積層状態を金属顕微鏡、ＳＥＭにより観察した写真に基づいて描かれた図である。図１０は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その１）である。図１１は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その２）である。図１２は、本発明の第２実施形態に係る半導体装置の製造工程におけるシリコンウェハの外周縁部を示す断面図である。図１３は、本発明の第２実施形態に係るシリコンウェハの外周縁部の複数層の積層状態を金属顕微鏡、ＳＥＭにより観察した写真に基づいて描かれた図である。図１４は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その１）である。図１５は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その２）である。図１６は、本発明の第３実施形態に係る半導体装置の製造工程におけるシリコンウェハの外周縁部を示す断面図である。図１７は、従来技術に係る半導体装置の製造工程を示す断面図である。図１８は、従来技術に係る半導体装置の製造工程におけるシリコンウェハの外周縁部を示す断面図である。

符号の説明

１シリコン基板（シリコンウェハ）
１ａ外周縁部、
２シャロートレンチアイソレーション、
３Ｐウェル、
４ゲート絶縁膜、
５ポリシリコン、
６シリコン窒化膜、
７ゲート電極、
８ソース／ドレイン拡散領域、
９サイドウォール、
Ｔメモリセルトランジスタ、
１３層間絶縁膜、
１４コンタクトホール、
１５プラグ、
１６ＴｉＮ層、
１７ＴｉＡｌＮ酸素バリア層、
１８下部電極層、
１９アルミナ層、
２０レジストパターン、
２１酸化物層、
２２，２３ＰＺＴ層、
２４上部電極層、２５…マスク、
２６強誘電体キャパシタ、
２７キャパシタ保護膜、
２８層間絶縁膜、
２９，３１ビアホール、
３０，３２プラグ、
３３，３４配線、
３５酸化物層、
３６強誘電体キャパシタ

Claims

半導体ウェハ上に形成された絶縁膜と、
前記半導体ウェハの外周縁部を含む領域上で前記絶縁膜上に形成されて金属を含有する酸素バリア層と、
前記半導体ウェハの前記外周縁部上にエッジカットを有し且つ前記酸素バリア層上に形成されたキャパシタ下部電極層と、
前記外周縁部上で前記キャパシタ下部電極層からはみ出している前記酸素バリア層上に形成された金属酸化物層と、
前記キャパシタ下部電極層上と前記金属酸化物層上に形成された強誘電体層と、
前記強誘電体層上に形成されたキャパシタ上部電極層と
を有することを特徴とする半導体装置。
前記酸素バリア層と前記絶縁膜の間には、結晶配向の基礎となる下地層が形成されていることを特徴とする請求項１に記載の半導体装置。
前記金属酸化物層は、電荷が通過する厚さで前記キャパシタ下部電極層と前記酸素バリア層の間にも形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
半導体ウェハ上に絶縁膜を形成する工程と、
前記半導体ウェハの外周縁部を含む領域上で前記絶縁膜上に金属を含有する酸素バリア層を形成する工程と、
前記半導体ウェハの前記外周縁部上でエッジカットを有するキャパシタ下部電極層を前記酸素バリア層上に形成する工程と、
前記キャパシタ下部電極層を形成する前と後のいずれかに、前記キャパシタ下部電極層からはみ出す前記酸素バリア層の上に金属酸化物層を形成する工程と、
前記キャパシタ下部電極層及び前記金属酸化物層の上に強誘電体層を形成する工程と、
前記強誘電体層上にキャパシタ上部電極層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
前記強誘電体層は酸素を含み、前記金属酸化物層は前記酸素バリア層を構成する前記金属を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
前記キャパシタ下部電極層を形成した後に、前記外周縁部内で前記キャパシタ下部電極層からはみ出た前記酸素バリア層を酸化することにより前記金属酸化物層を形成する工程を有することを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
前記酸素バリア層を酸化する前に、前記キャパシタ下部電極層の上に酸化防止層を形成する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
前記外周縁部上において前記キャパシタ下部電極層を露出するハードマスクとして前記酸化防止層をパターニングする工程と、前記ハードマスクからはみ出した前記キャパシタ下部電極層をエッチングにより除去して前記エッジカットを形成する工程と
を有することを特徴とする請求項７に記載の半導体装置の製造方法。
前記金属酸化物層は、前記キャパシタ下部電極層を形成する前に、前記外周縁部を含む領域上で前記酸素バリア層の上に形成されることを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
前記外周縁部上で前記キャパシタ下部電極層からはみ出され且つ前記外周縁部から内側の領域で前記酸素バリア層と前記キャパシタ下部電極層に挟まれる金属層を前記酸素バリア層上に形成する工程と、
前記キャパシタ下部電極層からはみ出た前記金属層を酸化して前記金属酸化物層を形成する工程と
をさらに有することを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。