KR101718356B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법에서, 반도체 소자는, 기판 상에, 실린더 형상을 갖고 각 실린더의 위치별로 높이 차이를 갖는 하부 전극들이 구비된다. 상기 하부 전극의 실린더 높이가 상대적으로 높은 부위와 접촉하면서 상기 하부 전극들을 서로 지지하는 지지막 패턴이 구비된다. 상기 하부 전극들 및 지지막 패턴 상에 유전막이 구비된다. 상기 유전막 상에는 평탄한 상부면을 갖는 상부 전극이 구비된다. 상기 상부 전극 상에는 금속간 절연막이 구비된다. 상기 금속간 절연막을 관통하면서 상기 상부 전극과 접촉하고, 상기 하부 전극의 실린더 높이가 상대적으로 낮은 부위와 수직 방향으로 대향하는 금속 콘택이 구비된다. 상기 반도체 소자는 불량 발생이 감소된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 커패시터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
메모리 소자 중에서 디램은 셀을 선택하기 위한 MOS 트랜지스터와 커패시터를 단위 셀로 하고 있으며, 상기 커패시터에 저장되어 있는 전하에 의해 상기 셀의 데이터를 구분한다. 또한, 낮은 전원 전압으로 메모리 소자를 구동시키기 위하여, 페리 영역에도 높은 정전 용량을 갖는 커패시터들이 요구된다. 따라서, 페리 영역에도 셀 영역과 동일한 구조의 커패시터들이 일부 사용되고 있다. 그러나, 상기 페리 영역에서 고 용량의 커패시터를 형성할 때 상부 금속 콘택들과의 브릿지 불량 또는 커패시터의 누설 전류 불량 등이 빈번하게 발생되고 있다.
본 발명의 목적은 동작 불량이 감소되고 높은 신뢰성을 갖는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에, 실린더 형상을 갖고 각 실린더의 위치별로 높이 차이를 갖는 하부 전극들이 구비된다. 상기 하부 전극의 실린더 높이가 상대적으로 높은 부위와 접촉하면서 상기 하부 전극들을 서로 지지하는 지지막 패턴이 구비된다. 상기 하부 전극들 및 지지막 패턴 상에 유전막이 구비된다. 상기 유전막 상에는 평탄한 상부면을 갖는 상부 전극이 구비된다. 상기 상부 전극 상에는 금속간 절연막이 구비된다. 상기 금속간 절연막을 관통하면서 상기 상부 전극과 접촉하고, 상기 하부 전극의 실린더 높이가 상대적으로 낮은 부위와 수직 방향으로 대향하는 금속 콘택이 구비된다.
본 발명의 일 실시예에 따르면, 상기 기판 상에, 상기 하부 전극들의 저면과 접촉하는 도전성 라인이 구비된다.
본 발명의 일 실시예에 따르면, 상기 금속 콘택과 대향하는 부위의 하부 전극의 상부면은 상기 지지막 패턴 저면보다 낮게 위치할 수 있다.
본 발명의 일 실시예에 따르면, 상기 지지막 패턴은 홀을 포함하는 패턴 형상을 갖고, 상기 금속 콘택은 상기 홀 내부와 대향하도록 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 지지막 패턴은 라인 형상을 갖고, 상기 금속 콘택은 상기 지지막 패턴들 사이의 라인 형상의 갭 부위와 대향하도록 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 하부 전극, 유전막, 상부 전극 및 지지막 패턴을 포함하는 커패시터는 기판의 페리 영역에 위치할 수 있다.
본 발명의 일 실시예에 따르면, 기판의 셀 영역에, 실린더형의 하부 전극, 유전막, 상부 전극 및 지지막 패턴을 포함하는 커패시터가 더 포함될 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 콘택과 대향하는 부위에는 상기 하부 전극이 구비되지 않을 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 콘택과 대향하는 부위에는 상기 지지막 패턴이 구비되지 않을 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에, 실린더 형상을 갖는 예비 하부 전극들 및 예비 하부 전극들의 상부 측벽을 지지하는 지지막을 형성한다. 상기 지지막 및 예비 하부 전극 상부를 일부 식각하여, 실린더 위치에 따라 높이가 다른 하부 전극들 및 상기 하부 전극들의 실린더 높이가 상대적으로 높은 부위와 접촉하는 지지막 패턴을 형성한다. 상기 하부 전극들 및 지지막 패턴 상에 유전막을 형성한다. 상기 유전막 상에 평탄한 상부면을 갖는 상부 전극을 형성한다. 상기 상부 전극 상에 금속간 절연막을 형성한다. 또한, 상기 금속간 절연막을 관통하면서 상기 상부 전극과 접촉하고, 상기 하부 전극의 실린더 높이가 상대적으로 낮은 부위와 수직 방향으로 대향하는 금속 콘택을 형성한다.
본 발명의 일 실시예에 따르면, 상기 기판 상에, 상기 하부 전극들의 저면과 접촉하는 도전성 라인을 형성하는 공정을 더 수행할 수 있다.
본 발명의 일 실시예에 따르면, 상기 지지막 패턴을 형성하는 단계에서, 상기 금속 콘택과 대향하는 부위의 지지막 및 하부 전극의 일부를 제거할 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 콘택은 상기 지지막 패턴들 사이의 갭 부위와 대향하게 배치되도록 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 예비 하부 전극들 및 예비 하부 전극들의 상부 측벽을 지지하는 지지막을 형성하기 위하여, 기판 상에 제1 몰드막, 지지막 및 제2 몰드막을 형성한다. 상기 제2 몰드막, 지지막 및 제1 몰드막의 일부를 식각하여 개구부들을 형성한다. 또한, 상기 개구부 내부면에 실린더 형상의 하부 전극들을 형성한다.
본 발명의 일 실시예에 따르면, 상기 하부 전극이 형성된 개구부 내부 및 상기 제2 몰드막 상에 캡핑막을 형성하는 공정을 더 포함할 수 있다. 또한, 상기 지지막 패턴을 형성한 후, 상기 캡핑막, 제1 및 제2 몰드막을 제거하는 공정을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 지지막 패턴은 홀을 포함하는 패턴 형상 또는 라인 형상을 갖도록 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 하부 전극, 유전막, 상부 전극 및 지지막 패턴을 포함하는 커패시터는 기판의 페리 영역에 형성할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 셀 및 페리 영역의 기판 상에, 실린더 형상을 갖는 예비 하부 전극들 및 예비 하부 전극들의 상부 측벽을 지지하는 지지막을 형성한다. 상기 지지막 및 예비 하부 전극 상부를 일부 식각하여, 상기 셀 및 페리 영역에 각각 실린더 위치에 따라 높이가 다른 제1 및 제2 하부 전극들을 형성하고, 상기 제1 및 제2 하부 전극들의 실린더 높이가 상대적으로 높은 부위와 접촉하는 지지막 패턴을 형성한다. 상기 제1 및 제2 하부 전극들 및 지지막 패턴 상에 유전막을 형성한다. 상기 유전막 상에 평탄한 상부면을 갖는 각각 제1 및 제2 상부 전극을 형성한다. 상기 제1 및 제2 상부 전극 상에 각각 제1 및 제2 금속간 절연막을 형성한다. 또한, 상기 제1 금속간 절연막을 관통하면서 상기 제1 상부 전극과 접촉하는 제1 금속 콘택 및 상기 제2 금속간 절연막을 관통하면서 상기 제2 상부 전극과 접촉하고 상기 하부 전극의 실린더 높이가 상대적으로 낮은 부위와 수직 방향으로 대향하는 제2 금속 콘택을 각각 형성한다.
본 발명의 일 실시예에 따르면, 상기 제2 금속간 절연막은 상기 제1 금속간 절연막보다 낮은 높이를 가질 수 있다.
설명한 것과 같이, 본 발명에 따른 반도체 소자는 금속 콘택 형성 부위의 하부면과 대향하는 부위에는 커패시터 하부 전극이 구비되지 않거나 하부 전극의 두께가 낮다. 그러므로, 금속 콘택과 하부 전극간의 브릿지 불량이 감소되며, 이로인해 반도체 소자의 누설 전류 발생을 억제할 수 있다. 따라서, 본 발명에 따른 반도체 소자는 동작 불량이 감소되고 높은 신뢰성을 갖는다.
도 1은 본 발명의 실시예 1에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2는 도 1에 도시된 반도체 소자의 평면도이다.
도 3은 도 1에 도시된 반도체 소자에서 페리 영역의 커패시터들을 포함하는 회로이다.
도 4는 도 1에 도시된 반도체 소자에서 하부 전극의 사시도이다.
도 5a 내지 도 5j는 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예 2에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 7은 도 6에 도시된 반도체 소자에서 하부 전극의 사시도이다.
도 8은 본 발명의 실시예 3에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 9는 도 8에 도시된 반도체 소자의 평면도이다.
도 10a 내지 도 10d는 도 8에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 실시예 4에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 12는 도 11에 도시된 반도체 소자의 평면도이다.
도 13a 내지 도 13d는 도 11에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 실시예 5에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 15는 도 14에 도시된 반도체 소자의 평면도이다.
도 16a 내지 도 16d는 도 15에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 일 실시예에 따라 제조되는 반도체 소자를 포함하는 장치를 도시한다.
도 18은 일 실시예에 따라 제조되는 반도체 소자를 포함하는 장치를 도시한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 반도체 소자를 설명하기 위한 단면도이다. 본 실시예에 따른 반도체 소자는 커패시터를 포함하는 디램 소자이다. 도 2는 도 1에 도시된 반도체 소자의 평면도이다. 도 3은 도 1에 도시된 반도체 소자에서 페리 영역의 커패시터들을 포함하는 회로이다. 도 4는 도 1에 도시된 반도체 소자에서 하부 전극의 사시도이다.
도 1 및 도 2를 참조하면, 소자가 형성되기 위한 반도체 기판(100)이 마련된다. 상기 기판(100)은 메모리 셀들이 형성되기 위한 셀 영역과, 상기 메모리 셀들을 구동시키기 위한 주변 회로들이 구비되는 페리 영역으로 구분된다. 상기 페리 영역에서, 저전압으로 회로들을 구동하기 위한 부위에는 복수의 커패시터들이 병렬 연결되어 있다. 상기 주변 회로 영역의 커패시터 형성 영역에는 상기 메모리 셀에서 형성되는 것과 동일하게 실린더형 커패시터들이 구비된다.
셀 영역의 기판(100)에는 MOS 트랜지스터가 구비된다. 상기 MOS 트랜지스터를 덮는 제1 층간 절연막(116)을 형성한다. 상기 제1 층간 절연막(116)을 관통하여, 상기 MOS 트랜지스터에 포함된 불순물 영역들(112)과 각각 접촉하는 제1 및 제2 콘택 패드들(118a, 118b)이 구비된다. 상기 제1 층간 절연막(116) 상에는 제2 층간 절연막(120)이 구비된다. 상기 제2 층간 절연막(120)을 관통하여 상기 제2 콘택 패드(118a)와 접촉하는 비트 라인 콘택(122)이 구비된다. 또한, 상기 비트 라인 콘택(122)과 접촉하면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인(124)이 구비된다. 상기 제2 층간 절연막(120) 상에는 상기 비트 라인(124)을 덮는 제3 층간 절연막(126)이 구비된다. 상기 제3 층간 절연막(126) 및 제2 층간 절연막(120)을 관통하여 상기 제1 콘택 패드(118b)와 접촉하는 스토리지 노드 콘택(128a)이 구비된다. 상기 스토리지 노드 콘택(128a)의 상부면에는 셀 커패시터들이 구비된다. 상기 셀 커패시터들은 제1 하부 전극(140a)을 지지하기 위한 지지막 패턴(134a)들을 포함하는 실린더형 커패시터일 수 있다.
페리 영역의 기판에는 도 3에 도시된 회로들이 구성된다.
이를 위하여, 상기 페리 영역의 기판(100)에는 페리 회로용의 MOS 트랜지스터와 제1 내지 제3 층간 절연막들(116, 120, 126)과 제1 및 제2 콘택 플러그(118c, 128b)들이 포함된다. 상기 제3 층간 절연막(126) 상부면에 노출되는 제2 콘택 플러그(128b)는 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
도시된 것과 같이, 상기 제3 층간 절연막(126) 상에는 식각 저지막 패턴(130)이 구비된다. 상기 식각 저지막 패턴(130)은 상기 스토리지 노드 콘택(128a) 및 페리 영역의 제2 콘택 플러그(128b)들 상부면을 선택적으로 노출하는 형상을 갖는다. 상기 제2 콘택 플러그(128b)의 상부면에는 저전압용 커패시터들이 구비된다. 상기 저전압용 커패시터들은 지지막 패턴(134a)들에 의해 제2 하부 전극(140b)이 지지되는 형상의 실린더형 커패시터일 수 있다. 상기 저전압용 커패시터들은 상기 셀 영역의 기판(100)과 인접한 페리 영역의 기판(100)에 배치된다.
상기 셀 커패시터는 실린더 형상의 제1 하부 전극(140a), 유전막(146) 및 상부 전극(148)을 포함한다. 또한, 저전압용 커패시터는 실린더 형상의 제2 하부 전극(140b), 유전막(146) 및 상부 전극(148)을 포함한다. 상기 제1 및 제2 하부 전극(140a, 140b)의 상부 측벽의 일부에는 지지막 패턴(134a, 134b)이 구비될 수 있다. 이하에서, 셀 영역의 지지막 패턴을 제1 지지막 패턴(134a)이라 하고, 페리 영역의 지지막 패턴을 제2 지지막 패턴(134b)이라 한다.
도 4를 참조하면, 실린더 형상의 제1 및 제2 하부 전극(140a, 140b)은 상부면이 균일하지 않고 각 실린더 부위별로 그 높이가 다를 수 있다. 구체적으로, 상기 제1 및 제2 하부 전극(140a, 140b)에서 상기 제1 및 제2 지지막 패턴(134a, 134b)과 접촉되어 있는 부위는 상대적으로 그 높이가 높고, 상기 제1 및 제2 지지막 패턴(134a, 134b)과 접촉되지 않는 부위는 상대적으로 그 높이가 낮다. 따라서, 상기 제1 및 제2 지지막 패턴(134a, 134b)의 형상에 따라 상기 제1 및 제2 하부 전극의 높이가 서로 다르게 된다.
본 실시예에서, 상기 셀 커패시터에 포함되는 제1 지지막 패턴(134a)은 규칙적으로 배치된 제1 하부 전극(140a)의 상부 측벽을 일부분을 둘러싸도록 콘택 형상의 제1 홀들을 포함하는 하나의 패턴 형상을 가질 수 있다. 상기 제1 하부 전극(140a)에서 제1 홀들과 겹쳐지는 부위는 상대적으로 낮은 높이를 갖는다.
또한, 본 실시예에서, 상기 저전압용 커패시터에 포함되는 제2 지지막 패턴(134b)은 규칙적으로 배치된 제2 하부 전극(140b) 상부 측벽을 일부분을 둘러싸도록 콘택 형상의 제2 홀들을 포함하는 하나의 패턴 형상을 가질 수 있다. 상기 제2 홀들은 상기 제1 홀들과 동일한 크기를 가질 수도 있고, 상기 제1 홀들보다 큰 크기를 가질 수도 있다. 상기 제2 하부 전극(140b)에서 상기 제2 홀들과 겹쳐지는 부위는 상대적으로 낮은 높이를 갖는다.
상기 제1 및 제2 하부 전극(140a, 140b)은 금속 물질을 포함할 수 있다. 상기 유전막(146)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 또한, 상기 상부 전극(148)은 금속 물질 및 폴리실리콘 물질을 포함할 수 있다. 즉, 상기 유전막(146) 상에 얇게 금속이 덮혀지고, 상기 금속 물질 상에 상기 제1 및 제2 하부 전극(140a, 140b)의 실린더 내부를 채우면서 상기 제1 및 제2 하부 전극(140a, 140b)의 실린더 위를 덮도록 폴리실리콘 물질이 형성될 수 있다. 상기 상부 전극(148)의 상부면은 평탄면을 가질 수 있다.
상기 셀 영역 및 페리 영역의 상부 전극(148) 상에는 각각 제1 및 제2 금속간 절연막(150a, 150b)이 구비된다. 상기 제1 금속간 절연막(150a)을 관통하여 상기 상부 전극(148)과 접촉하는 제1 금속 콘택(152a)이 구비된다. 또한, 상기 제2 금속간 절연막(150b)을 관통하여 상기 상부 전극(148)과 접촉하는 제2 금속 콘택(152b)이 구비된다. 상기 제2 금속간 절연막(150b)은 상기 제1 금속간 절연막(150a)에 비해 낮은 높이를 가질 수 있다. 이는 셀 영역과 페리 영역 간의 전체 패턴 밀집도 차이로 인해, 상기 제1 및 제2 금속간 절연막(150a, 150b)상부면 평탄도의 차이가 있기 때문이다.
상기 제1 금속 콘택(152a)은 규칙적으로 배치되며, 그 위치가 한정되지는 않는다. 상기 셀 영역의 제1 금속간 절연막(150a)은 두께가 상대적으로 두꺼우므로, 제1 금속 콘택(152a)의 위치를 특정하지 않더라도 상기 제1 금속 콘택(152a)과 상기 제1 하부 전극(140a)이 접촉되는 불량이 거의 발생되지 않는다. 일 예로, 상기 제1 금속 콘택(152a)은 상기 제1 홀 내부와 수직으로 대향하게 위치할 수 있다. 이와는 다른 예로, 상기 제1 금속 콘택(152a)은 상기 제1 홀을 벗어난 위치와 수직으로 대향하도록 위치할 수 있다.
상기 제2 금속 콘택(152b)은 상기 제2 지지막 패턴(134b)의 제2 홀 부위 내부와 대향하도록 상기 제2 하부 전극(140b)의 높이가 상대적으로 낮은 위치에 위치한다. 즉, 상기 제2 금속 콘택(152b)과 대향하는 부위에는 상기 제2 지지막 패턴(134b)이 위치하지 않는다. 상기 제2 금속 콘택(152b)과 대향하는 부위의 제2 하부 전극(140b)의 상부면은 상기 제2 지지막 패턴(134b) 저면보다 낮게 위치할 수 있다. 이와같이, 상기 제2 금속 콘택(152b)을 상기 제2 하부 전극(140b)의 높이가 낮은 부위와 대향하게 위치시킴으로써, 상기 제2 금속 콘택(152b) 상부면과 상기 제2 하부 전극(140b)과의 거리가 멀어진다. 이로인해 상기 제2 금속 콘택(152b)과 상기 제2 하부 전극(140b)이 서로 접촉되어 발생하는 브릿지 불량 및 누설 전류 발생과 같은 불량이 감소된다.
상기 제1 및 제2 금속간 절연막(150a, 150b) 상에는 상기 제1 및 제2 금속 콘택(152a, 152b)과 전기적으로 접촉하는 배선 라인(154)이 구비된다.
도 5a 내지 도 5j는 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 셀 영역 및 페리 영역으로 구분되는 기판(100)에 트렌치 소자 분리 공정을 수행하여 소자 분리막 패턴(104)을 형성한다. 즉, 상기 기판(100)의 일 부분을 식각하여 트렌치를 형성하고, 상기 트렌치 내부에 소자 분리막 패턴(104)을 형성한다. 이로써, 상기 기판(100)은 필드 영역 및 액티브 영역으로 구분된다.
이어서, 상기 액티브 영역의 표면에 열 산화법으로 게이트 절연막(106a)을 형성하고, 도전 물질로 이루어지는 게이트 전극막 및 하드 마스크막을 형성한다. 상기 하드 마스크막 및 상기 게이트 전극막을 패터닝한다. 이로써, 셀 영역의 기판에 게이트 절연막(106a), 게이트 전극(106b) 및 하드 마스크 패턴(108)을 포함하는 제1 게이트 구조물을 형성한다. 또한, 페리 영역의 기판에도 동일한 적층 구조를 갖는 제2 게이트 구조물(114)을 형성한다.
상기 제1 및 제2 게이트 구조물 양측에는 실리콘 질화물로 이루어진 스페이서(110)를 형성한다. 상기 스페이서(110) 양 측에 노출된 기판으로 불순물을 이온 주입한다. 이로써, 셀 영역의 기판에는 소스/드레인으로 제공되기 위한 제1 및 제2 불순물 영역(112)들을 형성한다. 또한, 페리 영역의 기판에는 제3 불순물 영역(도시안함)들을 형성한다. 여기서, 상기 액티브 영역의 양 측 가장자리에 형성된 불순물 영역을 제1 불순물 영역이라 하고, 상기 액티브 영역의 중심에 형성된 불순물 영역을 제2 불순물 영역이라 한다.
상기 설명한 공정을 수행함으로써, 상기 셀 영역에는 셀 트랜지스터가 형성되고, 상기 페리 영역에는 저전압용 트랜지스터가 형성된다.
상기 제1 및 제2 게이트 구조물을 덮는 제1 층간 절연막(116)도시되지 않음)을 형성하고, 제1 및 제2 불순물 영역과 각각 전기적으로 접속하는 제1 콘택 패드(118a) 및 제2 콘택 패드(118b)들을 각각 형성한다. 또한, 상기 제3 불순물 영역과 전기적으로 접촉하는 제1 콘택 플러그(118c)도 함께 형성한다.
도 5b를 참조하면, 상기 제1 및 제2 콘택 패드(118a, 118b)와 상기 제1 층간 절연막(116) 상에 제2 층간 절연막(120)을 형성한다. 상기 제2 층간 절연막(120)을 관통하면서 상기 제2 콘택 패드(118b)와 접촉하는 비트 라인 콘택(122)을 형성한다. 또한, 상기 제2 층간 절연막(120) 상에 비트 라인 콘택(122)과 접촉하는 비트 라인(124)을 형성한다. 상기 비트 라인 콘택(122) 및 비트 라인(124)은 1회의 증착 공정을 통해 동시에 형성할 수도 있고, 별도의 증착 공정을 통해 각각 형성할 수도 있다.
상기 비트 라인(124)을 덮는 제3 층간 절연막(126)을 형성한다.
상기 제2 층간 절연막(120) 및 제3 층간 절연막(126)의 일부 영역을 식각하여 상기 제1 콘택 패드(118a)의 상부면을 노출시키는 콘택홀들을 형성한다. 상기 콘택홀 내에 도전 물질을 매립하고 상기 도전 물질을 연마하여 스토리지 노드 콘택(128a)들을 형성한다. 상기 스토리지 노드 콘택(128a)들을 형성할 때, 상기 페리 영역에는 라인 형상을 갖는 제2 콘택 플러그(128b)들을 형성한다.
도 5c를 참조하면, 제3 층간 절연막(126), 스토리지 노드 콘택(128a) 및 제2 콘택 플러그(128b) 상에 식각 저지막을 형성한다. 상기 식각 저지막 상에 제1 몰드막, 지지막 및 제2 몰드막을 순차적으로 형성한다.
제1 몰드막은 제1 실리콘 산화물을 사용하여 형성될 수 있다. 상기 제1 실리콘 산화물은 불순물이 도핑된 실리콘 산화물일 수 있다. 본 발명의 실시예들에 따르면, 제1 몰드막은 불소(F), 붕소(B) 및 인(P) 중 적어도 하나을 포함하는 실리콘 산화물을 사용하여 형성될 수 있다. 예를 들면, 제1 몰드막은 BPSG (borophophosilicate glass), FSG (Flourosilicated galss) 또는 PSG (phosphosilicate glass)를 사용하여 형성될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
상기 지지막은 제1 몰드막에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 지지막은 실리콘 질화물로 형성될 수 있다. 다른 예로, 상기 지지막은 상기 제1 실리콘 산화물과의 식각 선택비가 높은 실리콘 산화물로 형성될 수도 있다.
상기 제2 몰드막은 상기 지지막과의 식각 선택비가 높은 물질로 형성할 수 있다. 예를 들면, 상기 제2 몰드막은 상기 제1 몰드막과 실질적으로 동일 또는 유사한 특성을 갖는 물질을 사용하여 형성할 수 있다.
상기 제2 몰드막, 지지막, 제1 몰드막 및 식각 저지막의 일부를 순차적으로 식각하여 상기 셀 영역 및 페리 영역에 각각 제1 개구부(138a) 및 제2 개구부(138b)를 형성한다. 상기 식각 공정을 통해, 식각 저지막 패턴(130), 제1 몰드막 패턴(132), 예비 지지막 패턴(134) 및 제2 몰드막 패턴(136)을 형성한다. 상기 제1 개구부(138a)는 저면에 상기 스토리지 노드 콘택(128a)가 노출되도록 형성된다. 또한, 상기 제2 개구부(138b)는 저면에 상기 제2 콘택 플러그(128b)가 노출되도록 형성된다. 상기 제1 및 제2 개구부(138a, 138b)는 규칙적으로 배열될 수 있다.
도 5d를 참조하면, 상기 제1 및 제2 개구부들(138a, 138b)의 측벽 및 저면과, 상기 제2 몰드막 패턴(136)의 상부면을 따라 균일하게 도전막(도시안함)을 형성한다. 상기 도전막은 폴리실리콘, 금속 또는 금속 질화물로 형성될 수 있으며, 화학 기상 증착(Chemical vapor deposition, CVD) 공정에 의해 형성될 수 있다. 본 발명의 실시예들에 따르면, 도전막은 티타늄 또는 티타늄 질화물을 사용하여 형성될 수 있다.
상기 도전막이 형성되어 있는 상기 개구부 내부를 충분히 매립하도록 희생막(도시안함)을 형성한다. 상기 희생막은 스핀 코팅에 의해 형성되고, 에싱 공정을 통해 용이하게 제거되는 물질로 형성될 수 있다.
이 후, 상기 제2 몰드막 패턴(136)의 상부면이 노출되도록 상기 희생막 및 도전막을 제거하여 실린더형의 하부 전극(140a, 140b)을 형성한다. 이하에서, 상기 셀 영역에 형성된 하부 전극은 제1 하부 전극(140a)이라 하고, 페리 영역에 형성된 하부 전극은 제2 하부 전극(140b)이라 한다. 상기 제거는 전면 에치백 공정을 통해 수행될 수 있다.
도 5e를 참조하면, 실린더 형상의 제1 및 제2 하부 전극(140a, 140b) 상부와 상기 제2 몰드막 패턴(136) 상부를 덮는 캡핑막(142)을 형성한다. 상기 캡핑막(142)은 상기 제1 및 제2 하부 전극(140a, 140b) 내부에 남아있는 희생막 상에 형성된다. 상기 캡핑막(142)은 식각 가스 또는 식각액에 용이하게 제거될 수 있는 물질로 형성한다. 일 예로, 상기 캡핑막(142)은 TEOS로 형성할 수 있다.
도 5f를 참조하면, 상기 캡핑막(142) 상에 포토레지스트막을 코팅하고, 이를 노광 및 현상함으로써 셀 및 페리 영역에 각각 제1 및 제2 식각 마스크 패턴(144a, 144b)을 형성한다. 상기 제1 및 제2 식각 마스크 패턴(144a, 144b)은 제1 및 제2 지지막 패턴이 형성될 부위를 선택적으로 덮는 형상을 갖는다. 본 실시예에서, 상기 제1 및 제2 식각 마스크 패턴(144a, 144b)은 홀을 포함하는 형상을 갖는다.
일 예로, 상기 셀 영역에 형성되는 제1 식각 마스크 패턴(144a)과 상기 페리 영역에 형성되는 제2 식각 마스크 패턴(144b)의 형상은 동일하거나 또는 서로 다를 수 있다. 또한, 상기 제1 및 제2 식각 마스크 패턴(144a, 144b)의 형상은 동일하지만, 각 마스크 패턴 내에 형성되어 있는 홀의 크기가 서로 다를 수도 있다. 바람직하게는, 상기 제2 식각 마스크 패턴(144b)에 포함되는 홀의 크기가 더 클 수 있다.
도 5g를 참조하면, 상기 제1 및 제2 식각 마스크 패턴(144a, 144b)을 이용하여 상기 캡핑막(142) 및 예비 지지막 패턴(134)을 식각한다. 이로써, 도 2에 도시된 것과 같이, 셀 및 페리 영역에 각각 제1 및 제2 지지막 패턴(134a, 134b)이 형성된다. 상기 제1 및 제2 지지막 패턴(134a, 134b)을 형성하기 위한 식각 공정을 수행할 때, 상기 식각되는 예비 지지막 패턴과 인접하여 있는 하부 전극이 다소 식각되어 상부가 제거된다. 따라서, 상기 제1 및 제2 지지막 패턴(134a, 134b)이 형성되지 않는 부위의 하부 전극은 상기 제1 및 제2 지지막 패턴(134a, 134b)에 의해 지지되어 있는 부위의 하부 전극보다 낮은 높이를 갖는다.
도 5h를 참조하면, 상기 캡핑막(142), 제1 및 제2 몰드막 패턴(132, 136)을 제거한다. 상기 제거는 식각액 또는 식각 가스를 이용한 등방성 식각을 통해 수행되는 것이 바람직하다. 상기 제거 공정 시에 상기 제1 및 제2 지지막 패턴(134a, 134b)은 제거되지 않고 남아있도록 한다. 이 후, 에싱 공정을 수행하여, 남아있는 희생막 및 식각 잔류물들을 완전하게 제거한다. 상기 공정을 통해, 상기 제1 및 제2 하부 전극(140a, 140b)의 실린더 표면이 외부에 노출된다.
도 5i를 참조하면, 상기 제1 및 제2 하부 전극(140a, 140b)의 표면 과 상기 식각 저지막 패턴(130)을 따라 유전막(146) 및 상부 전극(148)을 형성한다. 상기 유전막(146)은 실리콘 산화물 또는 고유전율 물질을 사용하여 형성될 수 있다. 상부 전극(148)은 불순물 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성될 수 있다. 예를들어, 상기 상부 전극(148)은 금속 또는 금속 질화물을 얇은 두께로 형성하고, 상기 제1 및 제2 하부 전극(140a, 140b)의 실린더 내부를 완전하게 채우도록 폴리실리콘을 증착시켜 형성할 수 있다. 상기 상부 전극(148)의 상부면은 평탄면을 갖는 것이 바람직하다. 상기 공정을 통해, 셀 영역에는 셀 커패시터가 형성되고, 페리 영역에는 저전압용 커패시터가 형성된다.
도 5j를 참조하면, 상기 상부 전극(148) 상에 절연막을 형성하고 평탄화함으로써 제1 및 제2 금속간 절연막(150a, 150b)을 형성한다. 셀 영역은 하부의 패턴들의 밀집도가 매우 높고, 페리 영역은 셀 영역에 비해 하부 패턴들 간의 밀집도가 낮다. 그러므로, 상기 연마 공정을 수행하고 난 후, 상기 페리 영역의 제2 금속간 절연막(150b)은 셀 영역의 제1 금속간 절연막(150a)에 비해 낮은 높이를 갖게된다.
상기 제1 및 제2 금속간 절연막(150a, 150b)의 일부분을 식각하여 상기 셀 영역의 상부 전극(148)을 노출하는 제1 콘택홀들 및 페리 영역의 상부 전극(148)을 노출하는 제2 콘택홀들을 각각 형성한다.
상기 제2 콘택홀들은 상기 제2 하부 전극(140b)에서 상대적으로 높이가 낮은 부위, 즉 제2 지지막 패턴(134b)이 형성되어 있지 않은 부위에 위치하면서 규칙적으로 형성한다. 그러므로, 상기 제2 콘택홀들을 형성할 때 상기 제2 금속간 절연막(150b) 및 상부 전극(148)이 과도하게 식각되더라도 상기 제2 콘택홀 저면에 상기 제2 하부 전극(140b)이 노출되는 등의 불량이 거의 발생되지 않는다. 특히, 상기 페리 영역에는 상기 제2 금속간 절연막(150b)이 얇게 형성되므로 상기 과도 식각에 의해 제2 하부 전극(140b)이 노출되는 불량이 빈번히 발생되지만, 상기 제2 콘택홀이 형성되는 부위를 상기 제2 지지막 패턴(134b)이 형성되지 않는 부위와 대향하도록 함으로써 상기 불량을 억제할 수 있다. 또한, 상기 페리 영역에는 상기 제2 지지막 패턴(134b)이 형성되지 않는 부위가 셀 영역에 비해 더 넓게 되도록 함으로써, 상기 제2 콘택홀 형성 부위를 충분히 확보할 수 있다.
상기 셀 영역의 제1 금속간 절연막(150a)이 상대적으로 두꺼우므로 상기 제1 콘택홀들은 위치를 한정하지 않고 규칙적으로 형성할 수 있다. 그러나, 상기 제1 콘택홀의 경우에도 상기 제2 콘택홀과 같이 상기 제1 하부 전극(140a)에서 상대적으로 높이가 낮은 부위, 즉 제1 지지막 패턴(134a)이 형성되어 있지 않은 부위에 위치하면서 규칙적으로 형성할 수도 있다.
상기 제1 및 제2 콘택홀 내부에 금속막을 형성함으로써, 제1 금속 콘택 및 제2 금속 콘택(152a, 152b)을 각각 형성한다. 또한, 상기 제1 및 제2 금속간 절연막(150a, 150b) 상에는 상기 제1 및 제2 금속 콘택(152a, 152b)과 전기적으로 접촉하는 배선 라인(154)을 형성한다.
본 발명에 따르면, 페리 영역에서 빈번하게 발생하는 금속 콘택과 하부 전극이 서로 브릿지되는 불량을 억제할 수 있다. 이로인해, 고성능의 반도체 소자를 제조할 수 있다.
실시예 2
도 6은 본 발명의 실시예 2에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 7은 도 6에 도시된 반도체 소자에서 하부 전극의 사시도이다.
본 실시예에 따른 반도체 소자는 제1 및 제2 지지막 패턴의 형상과 이에 따른 제2 금속 콘택의 위치를 제외하고, 실시예 1의 구조와 동일하다.
도 6 및 도 7을 참조하면, 셀 커패시터에 포함되는 제1 지지막 패턴(160a)은 이웃하고 있는 하부 전극의 일 측을 사선 방향으로 서로 연결시키는 라인 형상을 가질 수 있다. 또한, 저전압용 커패시터에 포함되는 제2 지지막 패턴(160b)은 상기 제1 지지막 패턴(160a)과 동일하게 이웃하고 있는 하부 전극의 일 측을 사선 방향으로 서로 연결시키는 라인 형상을 가질 수 있다. 그러나, 상기 제2 지지막 패턴(160b)은 상기 제1 지지막 패턴(160a)에 비해 좁은 폭을 가짐으로써, 상기 제2 지지막 패턴(160b) 간의 갭(d2)이 상기 제1 지지막 패턴(160a) 간의 갭(d1)보다 더 넓을 수 있다.
상기 제1 및 제2 지지막 패턴(160a, 160b)에 의해 지지되는 부위의 하부 전극(141a, 141b)은 상대적으로 높이가 더 높고, 상기 제1 및 제2 지지막 패턴(160a, 160b)에 의해 지지되지 않는 부위의 하부 전극(141a, 141b)은 상대적으로 높이가 낮다.
상기 셀 및 저전압용 커패시터를 덮는 제1 및 제2 금속간 절연막(150a, 150b)이 구비된다. 상기 셀 영역의 상기 제1 금속간 절연막(150a)을 관통하여 상기 상부 전극(148)과 접촉하는 제1 금속 콘택(162a)이 구비된다. 또한, 상기 페리 영역의 제2 금속간 절연막(150b)을 관통하여 상기 상부 전극(148)과 접촉하는 제2 금속 콘택(162b)이 구비된다.
상기 제1 금속간 절연막(150a)은 두께가 상대적으로 두꺼우므로 제1 금속 콘택(162a)의 위치를 특정하지 않는다. 일 예로, 도시된 것과 같이, 상기 제1 금속 콘택(162a)은 상기 제1 지지막 패턴(160a) 사이의 갭 부위와 수직 대향하게 위치할 수 있다. 이와는 다른 예로, 상기 제1 금속 콘택(162a)은 상기 제1 지지막 패턴(160a) 위치와 상관없이 규칙적으로 배치될 수 있다.
상기 페리 영역의 제2 금속 콘택(162b)은 상기 제2 지지막 패턴(160a)의 갭 부위와 대향하도록 위치한다. 따라서, 상기 제2 금속 콘택(162b)은 상기 제2 하부 전극(141b)의 높이가 상대적으로 낮은 위치와 대향하게 배치된다.
상기 실시예 2의 반도체 소자는 실시예 1과 동일한 공정을 통해 형성할 수 있다. 다만, 제1 및 제2 지지막 패턴(160a, 160b)과 제2 금속 콘택(162b)의 위치가 실시예 1과 다르다. 따라서, 도 5f를 참조로 설명한 공정에서 식각 마스크 패턴의 노출 부위와 도 5j를 참조로 설명한 공정에서 콘택홀 형성 시의 식각 마스크 패턴의 노출 부위가 실시예 1과 다르다.
실시예 3
도 8은 본 발명의 실시예 3에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 9는 도 8에 도시된 반도체 소자의 평면도이다.
본 실시예에 따른 반도체 소자에서, 커패시터보다 아래에 위치하는 각 구조물들은 실시예 1과 동일하다.
도 8 및 도 9를 참조하면, 상기 셀 커패시터 및 저전압용 커패시터는 실린더 형상의 하부 전극, 유전막 및 상부 전극을 포함한다.
본 실시예에서, 상기 셀 커패시터에 포함되는 제1 지지막 패턴(134a)은 규칙적으로 배치된 제1 하부 전극(140a) 상부 측벽을 일부분을 둘러싸도록 콘택 형상의 제1 홀들을 포함하는 하나의 패턴 형상을 가질 수 있다. 상기 제1 홀들 부위의 제1 하부 전극(140a)은 낮은 높이를 갖는다.
또한, 본 실시예에서, 상기 저전압용 커패시터에 포함되는 제2 지지막 패턴(172)은 이웃하는 하부 전극의 측벽들을 서로 연결하면서 일 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제2 지지막 패턴(172)들 사이의 갭 부위도 라인 형상을 가질 수 있다. 본 실시예의 경우, 제2 금속 콘택(152b)이 형성되는 부위 및 제2 금속 콘택(152b) 부위와 인접한 부위가 상기 제2 지지막 패턴(172)들 사이의 갭과 대향하게 되도록 상기 제2 지지막 패턴(172)이 형성된다.
상기 셀 영역 및 페리 영역의 상부 전극 상에는 각각 제1 및 제2 금속간 절연막(150a, 150b)이 구비된다. 상기 페리 영역에 구비된 제2 금속간 절연막(150b)은 상기 셀 영역에 구비된 제1 금속간 절연막(150a)에 비해 낮은 높이를 가질 수 있다.
상기 셀 영역에는 상기 상부 전극(148)과 접촉하는 제1 금속 콘택(152a)들이 구비된다. 상기 제1 금속 콘택(152a)은 규칙적으로 배치되며, 그 위치가 한정되지는 않는다. 일 예로, 도시된 것과 같이, 상기 제1 금속 콘택(152a)은 상기 제1 홀 내부와 대향하게 위치할 수 있다.
상기 페리 영역에는 상기 상부 전극(148)과 접촉하는 제2 금속 콘택(152b)들이 구비된다. 상기 제2 금속 콘택(152b)은 상기 제2 지지막 패턴(172) 사이의 갭 부위와 대향하면서 규칙적으로 배치된다. 즉, 상기 제2 금속 콘택(152b)의 아래에 위치하는 제2 하부 전극(170)들에는 제2 지지막 패턴이 구비되지 않는다. 또한, 상기 제2 금속 콘택(152b) 아래의 제2 하부 전극(170)들은 제2 지지막 패턴에 의해 지지되어 있는 다른 하부 전극들에 비해 낮은 높이를 가진다. 상기 제2 금속 콘택(152b)과 대향하는 부위의 제2 하부 전극(170)의 상부면은 상기 제2 지지막 패턴(172) 저면보다 낮게 위치할 수 있다.
이와같이, 상기 제2 금속 콘택 아래에 위치하는 일정 영역 내의 제2 하부 전극들에는 제2 지지막 패턴이 구비되지 않아서, 제2 금속 콘택과 상기 하부 전극이 서로 접촉되어 발생하는 브릿지 불량 및 누설 전류 발생과 같은 불량이 감소된다.
도 10a 내지 도 10d는 도 8에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 5a 내지 도 5e를 참조로 설명한 공정을 동일하게 수행하여, 도 5e에 도시된 구조를 형성한다.
도 10a를 참조하면, 상기 캡핑막 상에 포토레지스트막을 코팅하고, 이를 노광 및 현상함으로써 식각 마스크 패턴(164)을 형성한다. 상기 식각 마스크 패턴(164)은 제1 및 제2 지지막 패턴이 형성될 부위를 선택적으로 덮는 형상을 갖는다. 본 실시예에서, 셀 영역에는 홀을 포함하는 형상을 갖는 식각 마스크 패턴이 형성되고, 페리 영역에는 제2 금속 콘택이 형성될 부위와 대향하는 영역을 모두 노출시키는 형상을 갖는 식각 마스크 패턴이 형성된다. 상기 노출 부위는 라인 형상을 가질 수 있다.
도 10b를 참조하면, 상기 식각 마스크 패턴(164)을 이용하여 상기 캡핑막(142) 및 예비 지지막 패턴(134)을 식각한다. 이로써, 도 9에 도시된 것과 같은 형상을 갖는 제1 및 제2 지지막 패턴(134a, 172)이 형성된다. 상기 제1 및 제2 지지막 패턴(134a, 172)을 형성하기 위한 식각 공정을 수행할 때, 상기 식각되는 예비 지지막 패턴(134)과 인접한 제1 및 제2 하부 전극이 다소 식각되어 상부가 제거된다.
따라서, 상기 제1 지지막 패턴(134a)이 형성되지 않는 부위의 제1 하부 전극(140a)은 상기 제1 지지막 패턴(134a)에 의해 지지되어 있는 부위의 제1 하부 전극(140)보다 낮은 높이를 갖는다. 또한, 상기 제2 금속 콘택이 형성될 부위와 대향하는 라인 형상의 영역에는 제2 지지막 패턴(172)이 형성되지 않는다. 그러므로, 상기 영역에 형성되는 제2 하부 전극(170)은 상대적으로 낮은 높이를 갖는다.
도 10c를 참조하면, 상기 캡핑막(142), 제1 및 제2 몰드막 패턴(132, 136)을 제거한다. 상기 제거는 식각액 또는 식각 가스를 이용한 등방성 식각을 통해 수행되는 것이 바람직하다. 상기 제거 공정 시에 상기 제1 및 제2 지지막 패턴(134a, 172)은 제거되지 않고 남아있도록 한다. 이 후, 에싱 공정을 수행하여, 남아있는 희생막 및 식각 잔류물들을 완전하게 제거한다. 상기 공정을 통해, 상기 제1 및 제2 하부 전극(140a, 170)의 실린더 표면이 외부에 노출된다.
도 10d를 참조하면, 상기 제1 및 제2 하부 전극(140a, 170)의 표면 및 상기 식각 저지막 패턴(130)을 따라 유전막(146) 및 상부 전극(148)을 형성한다. 상기 공정을 통해, 셀 영역에는 셀 커패시터가 형성되고, 페리 영역에는 저전압용 커패시터가 형성된다.
상기 상부 전극(148) 상에 절연막을 형성하고 이를 연마하여 제1 및 제2 금속간 절연막(150a, 150b)을 형성한다. 상기 페리 영역에 구비된 제2 금속간 절연막(150b)은 셀 영역에 구비된 제1 금속간 절연막(150a)에 비해 낮은 높이를 가질 수 있다. 상기 제1 및 제2 금속간 절연막(150a, 150b)에 제1 금속 콘택(152a) 및 제2 금속 콘택(152b)을 각각 형성한다. 상기 제2 금속 콘택(152b)은 상기 제2 지지막 패턴이 형성되지 않아서 제2 하부 전극(170)들의 높이가 상대적으로 낮은 부위에 형성한다.
이로써, 페리 영역의 제2 하부 전극과 제2 금속 콘택이 브릿지되는 불량을 감소시킬 수 있다.
실시예 4
도 11은 본 발명의 실시예 4에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 12는 도 11에 도시된 반도체 소자의 평면도이다.
본 실시예에 따른 반도체 소자에서, 커패시터보다 아래에 위치하는 각 구조물들은 실시예 1과 동일하다.
도 11 및 도 12를 참조하면, 상기 셀 커패시터는 실린더 형상의 제1 하부 전극(140a), 유전막(146) 및 상부 전극(148)을 포함한다. 또한, 저전압용 커패시터는 실린더 형상의 제2 하부 전극(180), 유전막(146) 및 상부 전극(148)을 포함한다.
본 실시예에서, 제2 금속 콘택(152b)이 형성되는 부위와 대향하는 부위에는 상기 제2 하부 전극(180)이 구비되지 않는다. 즉, 상기 제2 하부 전극(180)은 규칙적인 배열을 가지면서 형성되지만, 상기 제2 금속 콘택(152b)이 형성되는 부위와 대향하는 부위에는 하부 전극이 빠져있는 형상을 갖는다.
상기 셀 커패시터에 포함되는 제1 지지막 패턴(134a)은 규칙적으로 배치된 제1 하부 전극(140a) 상부 측벽을 일부분을 둘러싸도록 콘택홀 형상의 제1 홀들을 포함하는 하나의 패턴 형상을 가질 수 있다. 상기 제1 홀들 내에 위치하는 제1 하부 전극(140a)은 낮은 높이를 갖는다.
또한, 상기 저전압용 커패시터에 포함되는 제2 지지막 패턴(182)은 상기 제2 하부 전극(180)이 형성되어 있지 않은 부위에 제2 홀들을 포함하는 하나의 패턴 형상을 가질 수 있다.
상기 셀 영역 및 페리 영역의 상부 전극(148) 상에는 제1 및 제2 금속간 절연막(150a, 150b)이 구비된다. 상기 페리 영역의 제2 금속간 절연막(150b)은 상기 셀 영역의 제1 금속간 절연막(150a)에 비해 낮은 높이를 가질 수 있다.
상기 셀 영역에는 상기 상부 전극(148)과 접촉하는 제1 금속 콘택(152a)들이 구비된다. 상기 제1 금속 콘택(152a)은 규칙적으로 배치되며, 그 위치가 한정되지는 않는다. 일 예로, 도시된 것과 같이, 상기 제1 금속 콘택(152a)은 제1 하부 전극(140a)들과 대향하게 위치할 수도 있다.
상기 페리 영역에는 상기 상부 전극(148)과 접촉하는 제2 금속 콘택(152b)들이 구비된다. 상기 제2 금속 콘택(152b)은 상기 제2 하부 전극(180)들이 형성되어 있지 않은 부위와 대향하면서 규칙적으로 배치된다. 즉, 상기 제2 금속 콘택(152b)의 아래에는 제2 하부 전극(180)들이 구비되지 않기 때문에, 제2 금속 콘택(152b)과 상기 제2 하부 전극(180)이 서로 접촉되어 발생하는 브릿지 불량 및 누설 전류 발생과 같은 불량이 발생되지 않는다.
도 13a 내지 도 13d는 도 11에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 5a 및 도 5b를 참조로 설명한 공정을 동일하게 수행하여, 도 5b에 도시된 구조를 형성한다.
도 13a를 참조하면, 제3 층간 절연막(126), 스토리지 노드 콘택(128a) 및 제2 콘택 플러그(128b) 상에 식각 저지막을 형성한다. 상기 식각 저지막 상에 제1 몰드막, 지지막 및 제2 몰드막을 순차적으로 형성한다.
상기 제2 몰드막, 지지막, 제1 몰드막 및 식각 저지막의 일부를 순차적으로 식각하여 상기 셀 영역 및 페리 영역에 각각 제1 개구부(139a) 및 제2 개구부(139b)를 형성한다. 상기 식각 공정을 통해, 식각 저지막 패턴(130), 제1 몰드막 패턴(132), 예비 지지막 패턴(134) 및 제2 몰드막 패턴(136)을 형성한다.
이 때, 상기 제2 개구부(139b)는 제2 금속 콘택(152b) 형성 부위와 대향하는 부위에는 형성되지 않는다. 즉, 상기 제2 개구부(139b)는 규칙적으로 배열하되, 상기 제2 금속 콘택(152b) 형성 부위에서는 상기 제2 개구부(139b)를 형성하지 않는다.
반면에, 상기 제1 개구부(139a)는 규칙적으로 배열되도록 형성한다.
도 13b를 참조하면, 상기 제1 및 제2 개구부들(139a, 139b)의 측벽 및 저면과, 상기 제2 몰드막 패턴(136)의 상부면을 따라 균일하게 도전막(도시안함)을 형성한다. 상기 도전막이 형성되어 있는 상기 개구부 내부를 충분히 매립하도록 희생막(도시안함)을 형성한다. 이 후, 상기 제2 몰드막 패턴(136)의 상부면이 노출되도록 상기 희생막 및 도전막을 제거하여 실린더형의 제1 및 제2 하부 전극(140a, 180)을 형성한다. 페리 영역에는 상기 제2 금속 콘택(152b)과 대향하는 부위에 제2 하부 전극(180)이 형성되지 않는다.
실린더 형상의 제1 및 제2 하부 전극(140a, 180) 상부와 상기 제2 몰드막 패턴(136) 상부를 덮는 캡핑막(176)을 형성한다. 상기 캡핑막(176)은 상기 제1 및 제2 하부 전극(140a, 180) 내부에 남아있는 희생막 상에 형성될 수 있다.
상기 캡핑막(176) 상에 포토레지스트막을 코팅하고, 이를 노광 및 현상함으로써 셀 및 페리 영역에 각각 제1 및 제2 식각 마스크 패턴(176a, 176b)을 형성한다. 상기 제1 및 제2 식각 마스크 패턴(176a, 176b)은 제1 및 제2 지지막 패턴이 형성될 부위를 선택적으로 덮는 형상을 갖는다. 본 실시예에서, 상기 제1 식각 마스크 패턴(176a)은 제1 홀을 포함하는 형상을 갖는다. 또한, 상기 제2 식각 마스크 패턴(176b)은 상기 제2 하부 전극(180)이 형성되지 않는 부위를 노출시키는 제2 홀을 포함하는 형상을 갖는다.
도 13c를 참조하면, 상기 제1 및 제2 식각 마스크 패턴(176a, 176b)을 이용하여 상기 캡핑막(142) 및 예비 지지막 패턴(134)을 식각한다. 이로써, 도 12에 도시된 것과 같은 형상을 갖는 제1 및 제2 지지막 패턴(134a, 182)이 형성된다.
상기 캡핑막(142), 제1 및 제2 몰드막 패턴(132, 136)을 제거한다. 상기 공정을 통해, 상기 제1 및 제2 하부 전극(140a, 180)의 실린더 표면이 외부에 노출된다.
도 13d를 참조하면, 상기 제1 및 제2 하부 전극(140a, 180)의 표면 및 상기 식각 저지막 패턴(130)을 따라 유전막(146) 및 상부 전극(148)을 형성한다. 상기 공정을 통해, 셀 영역에는 셀 커패시터가 형성되고, 페리 영역에는 저전압용 커패시터가 형성된다.
상기 상부 전극(148) 상에 절연막을 형성하고 연마하여 셀 및 페리 영역에 각각 제1 및 제2 금속간 절연막(150a, 150b)을 형성한다. 상기 페리 영역의 상기 제2 금속간 절연막(150b)은 셀 영역의 제1 금속간 절연막(150a)에 비해 낮은 높이를 가질 수 있다. 상기 제1 및 제2 금속간 절연막(150a, 150b)에 상기 상부 전극(148)과 접촉하는 제1 금속 콘택(152a) 및 제2 금속 콘택(152b)을 각각 형성한다. 상기 제2 금속 콘택(152b)은 상기 제2 하부 전극(180)이 형성되지 않은 부위에 형성한다. 이로써, 페리 영역의 제2 하부 전극과 제2 금속 콘택이 브릿지되는 불량을 억제할 수 있다.
실시예 5
도 14는 본 발명의 실시예 5에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 15는 도 14에 도시된 반도체 소자의 평면도이다.
본 실시예에 따른 반도체 소자에서, 커패시터보다 아래에 위치하는 각 구조물들은 실시예 1과 동일하다.
도 14 및 도 15를 참조하면, 상기 셀 커패시터는 실린더 형상의 제1 하부 전극(140a), 유전막(146) 및 상부 전극(148)을 포함한다. 또한, 저전압용 커패시터는 실린더 형상의 제2 하부 전극(190), 유전막(146) 및 상부 전극(148)을 포함한다.
본 실시예에서, 제2 금속 콘택(152b)이 형성되는 부위와 대향하는 부위에는 상기 제2 하부 전극(190)이 구비되지 않는다. 즉, 상기 제2 하부 전극들은 규칙적인 배열을 가지면서 형성되지만, 상기 제2 금속 콘택(152b)이 형성되는 부위와 대향하는 부위에는 제2 하부 전극(190)이 빠져있는 형상을 갖는다.
상기 셀 커패시터에 포함되는 제1 지지막 패턴(134a)은 규칙적으로 배치된 제1 하부 전극(140a) 상부 측벽을 일부분을 둘러싸도록 콘택 형상의 제1 홀들을 포함하는 하나의 패턴 형상을 가질 수 있다. 상기 제1 홀들 부위의 제1 하부 전극(140a)은 낮은 높이를 갖는다.
또한, 상기 저전압용 커패시터에 포함되는 제2 지지막 패턴(192)은 상기 제2 하부 전극(190)이 형성되어 있지 않은 부위 양 측으로 라인 형상을 가지면서 상기 제2 하부 전극(190)들을 지지하는 형상을 갖는다. 즉, 상기 제2 지지막 패턴(192) 사이에는 라인 형상의 갭이 구비되고, 상기 갭 부위에 제2 금속 콘택(152b)들이 대향하도록 배치될 수 있다. 또한, 상기 제2 하부 전극(190)들이 형성되어 있지 않은 부위에는 상기 제2 지지막 패턴(192)이 필요하지 않기 때문에, 상기 제2 하부 전극(190)들이 형성되어 있지 않은 부위에 상기 갭이 위치하게 된다.
상기 셀 영역 및 페리 영역의 상부 전극(148) 상에는 각각 제1 및 제2 금속간 절연막(150a, 150b)이 구비된다. 상기 페리 영역의 제2 금속간 절연막(150b)은 상기 셀 영역의 제1 금속간 절연막(150a)에 비해 낮은 높이를 가질 수 있다.
상기 셀 영역에는 상기 상부 전극(148)과 접촉하는 제1 금속 콘택(152a)들이 구비된다. 상기 제1 금속 콘택(152a)은 규칙적으로 배치되며, 그 위치가 한정되지는 않는다. 일 예로, 도시된 것과 같이, 상기 제1 금속 콘택(152a)은 제1 하부 전극(140a)들과 대향하게 위치할 수도 있다.
상기 페리 영역에는 상기 상부 전극(148)과 접촉하는 제2 금속 콘택(152b)들이 구비된다. 상기 제2 금속 콘택(152b)은 상기 제2 하부 전극(190)들이 형성되어 있지 않은 부위와 대향하면서 규칙적으로 배치된다. 또한, 상기 제2 금속 콘택(152b)들은 상기 갭 부위와 대향하게 배치된다. 즉, 상기 제2 금속 콘택의 아래에는 제2 하부 전극들이 구비되지 않기 때문에, 제2 금속 콘택과 상기 제2 하부 전극이 서로 접촉되어 발생하는 브릿지 불량 및 누설 전류 발생과 같은 불량이 발생되지 않는다.
도 16a 내지 도 16d는 도 15에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 5a 및 도 5b를 참조로 설명한 공정을 동일하게 수행하여, 도 5b에 도시된 구조를 형성한다.
도 16a를 참조하면, 제3 층간 절연막(126), 스토리지 노드 콘택(128a) 및 제2 콘택 플러그(128b) 상에 식각 저지막을 형성한다. 상기 식각 저지막 상에 제1 몰드막, 지지막 및 제2 몰드막을 순차적으로 형성한다.
상기 제2 몰드막, 지지막, 제1 몰드막 및 식각 저지막의 일부를 순차적으로 식각하여 상기 셀 영역 및 페리 영역에 각각 제1 개구부(139a) 및 제2 개구부(139b)를 형성한다. 상기 식각 공정을 통해, 식각 저지막 패턴(130), 제1 몰드막 패턴(132), 예비 지지막 패턴(134) 및 제2 몰드막 패턴(136)을 형성한다.
이 때, 상기 제2 개구부(139b)는 제2 금속 콘택(152b) 형성 부위와 대향하는 부위에는 형성되지 않는다. 즉, 상기 제2 개구부(139b)는 규칙적으로 배열하되, 상기 제2 금속 콘택(152b) 형성 부위에서는 상기 제2 개구부(139b)를 형성하지 않는다.
반면에, 상기 제1 개구부(139a)는 규칙적으로 배열되도록 형성한다.
도 16b를 참조하면, 상기 제1 및 제2 개구부들(139a, 139b)의 측벽 및 저면과, 상기 제2 몰드막 패턴(136)의 상부면을 따라 균일하게 도전막(도시안함)을 형성한다. 상기 도전막이 형성되어 있는 상기 개구부 내부를 충분히 매립하도록 희생막(도시안함)을 형성한다. 이 후, 상기 제2 몰드막 패턴(136)의 상부면이 노출되도록 상기 희생막 및 도전막을 제거하여 실린더형의 제1 및 제2 하부 전극(140a, 190)을 형성한다. 페리 영역에는 상기 제2 금속 콘택(152b)과 대향하는 부위에 제2 하부 전극(190)이 형성되지 않는다.
실린더 형상의 제1 및 제2 하부 전극(140a, 190) 상부와 상기 제2 몰드막 패턴(136) 상부를 덮는 캡핑막(176)을 형성한다. 상기 캡핑막(176)은 상기 제1 및 제2 하부 전극(140a, 180) 내부에 남아있는 희생막 상에 형성될 수 있다.
상기 캡핑막 상에 포토레지스트막을 코팅하고, 이를 노광 및 현상함으로써 셀 및 페리 영역에 식각 마스크 패턴(178)을 형성한다. 상기 식각 마스크 패턴(178)은 제1 및 제2 지지막 패턴이 형성될 부위를 선택적으로 덮는 형상을 갖는다. 본 실시예에서, 셀 영역의 식각 마스크 패턴(178)은 제1 홀을 포함하는 형상을 갖는다. 또한, 페리 영역의 식각 마스크 패턴(178)은 상기 제2 하부 전극(190)이 형성되지 않는 부위를 노출시키는 라인 형상을 갖는다.
도 16c를 참조하면, 상기 식각 마스크 패턴(178)을 이용하여 상기 캡핑막(142) 및 예비 지지막 패턴(134)을 식각한다. 이로써, 도 16에 도시된 것과 같은 형상을 갖는 제1 및 제2 지지막 패턴(134a, 192)을 형성된다.
상기 캡핑막(142), 제1 및 제2 몰드막 패턴(132, 136)을 제거한다. 상기 공정을 통해, 상기 제1 및 제2 하부 전극(140a, 190)의 실린더 표면이 외부에 노출된다.
도시된 것과 같이, 페리 영역에서 제2 금속 콘택과 대향하는 부위에는 제2 하부 전극(190) 및 제2 지지막 패턴(192)이 구비되지 않는다.
도 16d를 참조하면, 상기 제1 및 제2 하부 전극(140a, 190)의 표면 및 상기 식각 저지막 패턴(130)을 따라 유전막(146) 및 상부 전극(148)을 형성한다. 상기 공정을 통해, 셀 영역에는 셀 커패시터가 형성되고, 페리 영역에는 저전압용 커패시터가 형성된다.
상기 상부 전극(148) 상에 절연막을 형성하고 연마하여 셀 및 페리 영역에 각각 제1 및 제2 금속간 절연막(150a, 150b)을 형성한다. 상기 페리 영역의 상기 제2 금속간 절연막(150b)은 셀 영역의 제1 금속간 절연막(150a)에 비해 낮은 높이를 가질 수 있다. 상기 제1 및 제2 금속간 절연막(150a, 150b)에 상기 상부 전극(148)과 접촉하는 제1 금속 콘택(152a) 및 제2 금속 콘택(152b)을 각각 형성한다. 상기 제2 금속 콘택(152b)은 상기 제2 하부 전극(180)이 형성되지 않은 부위에 형성한다. 이로써, 페리 영역의 제2 하부 전극과 제2 금속 콘택이 브릿지되는 불량을 억제할 수 있다.
도 17은 일 실시예에 따라 제조되는 반도체 소자를 포함하는 장치를 도시한다. 본 실시예의 장치에 따르면, 메모리(610)는 상술한 본 발명의 실시예들에 따른 방법으로 제조되는 디램 소자를 포함할 수 있다. 또한, 도시된 것과 같이, 메모리(610)는 컴퓨터 시스템(800) 내의 중앙처리장치(CPU)(810)에 연결될 수 있다.
예를들어 컴퓨터 시스템(800)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트(assistant) 등일 수 있다. 메모리(610)는 중앙처리장치(810)에 버스(bus)를 통해서 연결될 수 있다.
도 18은 일 실시예에 따라 제조되는 반도체 소자를 포함하는 장치를 도시한다. 도시된 바와 같이 본 실시예에 따른 장치(900)는 컨트롤러(910), 키보드, 디스플레이 등의 입출력 장치(920), 메모리(610), 인터페이스(930)를 포함할 수 있다. 본 실시예에서 장치의 각 구성은 버스(950)를 통해서 서로 연결될 수 있다. 컨트롤러(910)는 하나 이상의 마이크로프로세서, 디지털 프로세서, 마이크로컨트롤러, 또는 프로세서를 포함할 수 있다. 메모리(610)는 데이터 그리고/또는 컨트롤러(910)에 의해 실행된 명령을 저장할 수 있다. 인터페이스(930)는 다른 시스템 예를들어 통신 네트워크로부터 또는 통신 네트워크로 데이터를 전송하는 데 사용될 수 있다. 장치(900)는 PDA 같은 모바일 시스템, 휴대용 컴퓨터, 웹 타블렛(Web tablet), 무선 전화기, 모바일 전화기, 디지털 음악 재생기, 메모리 카드 또는 정보를 송신 그리고/또는 수신할 수 있는 다른 시스템일 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 하부 전극과 금속 콘택의 브릿지로 인해 발생되는 누설 전류 불량이 감소될 수 있다. 이로인해, 고성능을 가지면서도 고집적화된 디램 소자를 제공할 수 있다.
100 : 기판 116 : 제1 층간 절연막
118a : 제1 콘택 패드 118b : 제2 콘택 패드
118c : 제1 콘택 플러그 128b : 제2 콘택 플러그
120 : 제2 층간 절연막 122 : 비트 라인 콘택
124 : 비트 라인 126 : 제3 층간 절연막
128a : 스토리지 노드 콘택 130 : 식각 저지막 패턴
132 : 제1 몰드막 패턴 134 : 예비 지지막 패턴
136 : 제2 몰드막 패턴 134a, 160a : 제1 지지막 패턴
134b, 160b, 172, 182, 192 : 제2 지지막 패턴
138a, 139a : 제1 개구부 138b, 139b : 제2 개구부
140a, 141a : 제1 하부 전극
140b, 141b, 170, 180, 190 : 제2 하부 전극
142 : 캡핑막 144a, 176a : 제1 식각 마스크 패턴
144b, 176b : 제2 식각 마스크 패턴 164, 178 : 식각 마스크 패턴
146 : 유전막 148 : 상부 전극
150a : 제1 금속간 절연막 150b : 제2 금속간 절연막
152a : 제1 금속 콘택 152b : 제2 금속 콘택
154 : 배선 라인 164 : 식각 마스크 패턴

Claims (10)

  1. 기판 상에, 실린더 형상을 갖고 각 실린더의 위치별로 높이 차이를 갖는 하부 전극들;
    상기 하부 전극의 실린더 높이가 상대적으로 높은 부위와 접촉하면서 상기 하부 전극들을 서로 지지하는 지지막 패턴;
    상기 하부 전극들 및 지지막 패턴 상에 구비되는 유전막;
    상기 유전막 상에 구비되고, 평탄한 상부면을 갖는 상부 전극;
    상기 상부 전극 상에 구비되는 금속간 절연막; 및
    상기 금속간 절연막을 관통하면서 상기 상부 전극과 접촉하고, 상기하부 전극의 실린더 높이가 상대적으로 낮은 부위와 수직 방향으로 대향하는 금속 콘택을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 기판 상에, 상기 하부 전극들의 저면과 접촉하는 도전성 라인을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 금속 콘택과 대향하는 부위의 하부 전극의 상부면은 상기 지지막 패턴 저면보다 낮게 위치하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 지지막 패턴은 홀을 포함하는 패턴 형상을 갖고, 상기 금속 콘택은 상기 홀 내부와 대향하도록 배치된 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 지지막 패턴은 라인 형상을 갖고, 상기 금속 콘택은 상기 지지막 패턴들 사이의 라인 형상의 갭 부위와 대향하도록 배치된 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 하부 전극, 유전막, 상부 전극 및 지지막 패턴을 포함하는 커패시터는 기판의 페리 영역에 위치하는 것을 특징으로 하는 반도체 소자.
  7. 기판 상에, 실린더 형상을 갖는 예비 하부 전극들 및 예비 하부 전극들의 상부 측벽을 지지하는 지지막을 형성하는 단계;
    상기 지지막 및 예비 하부 전극 상부를 일부 식각하여, 실린더 위치에 따라 높이가 다른 하부 전극들 및 상기 하부 전극들의 실린더 높이가 상대적으로 높은 부위와 접촉하는 지지막 패턴을 형성하는 단계;
    상기 하부 전극들 및 지지막 패턴 상에 유전막을 형성하는 단계;
    상기 유전막 상에 평탄한 상부면을 갖는 상부 전극을 형성하는 단계;
    상기 상부 전극 상에 금속간 절연막을 형성하는 단계; 및
    상기 금속간 절연막을 관통하면서 상기 상부 전극과 접촉하고, 상기하부 전극의 실린더 높이가 상대적으로 낮은 부위와 수직 방향으로 대향하는 금속 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 기판 상에, 상기 하부 전극들의 저면과 접촉하는 도전성 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서, 상기 지지막 패턴을 형성하는 단계에서, 상기 금속 콘택과 대향하는 부위의 지지막 및 하부 전극의 일부를 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서, 상기 금속 콘택은 상기 지지막 패턴들 사이의 갭 부위와 대향하게 배치되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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