JPH10270651A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10270651A JPH10270651A JP9070999A JP7099997A JPH10270651A JP H10270651 A JPH10270651 A JP H10270651A JP 9070999 A JP9070999 A JP 9070999A JP 7099997 A JP7099997 A JP 7099997A JP H10270651 A JPH10270651 A JP H10270651A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 本発明は、エピタキシャル効果を利用して強
誘電性を発現した強誘電体薄膜、あるいはエピタキシャ
ル効果により強誘電性が強化された強誘電体薄膜を使用
した半導体メモリ等において、作成方法が容易で、かつ
比較的高集積化が可能なキャパシタセルを提供する。 【解決手段】 半導体基板１上にトランジスタとキャパ
シタから構成されるメモリセルをマトリックス状に配列
したメモリセルアレイを有する半導体記憶装置におい
て、前記トランジスタのソースあるいはドレイン電極６
上またはその延長の導電層上に作製したコンタクトホー
ル内に、基板側から順にバリア金属層１２、下部電極層
１３、および誘電体膜１４がそれぞれエピタキシャル成
長ないしは配向成長することにより前記キャパシタを構
成していることを特徴とする。
誘電性を発現した強誘電体薄膜、あるいはエピタキシャ
ル効果により強誘電性が強化された強誘電体薄膜を使用
した半導体メモリ等において、作成方法が容易で、かつ
比較的高集積化が可能なキャパシタセルを提供する。 【解決手段】 半導体基板１上にトランジスタとキャパ
シタから構成されるメモリセルをマトリックス状に配列
したメモリセルアレイを有する半導体記憶装置におい
て、前記トランジスタのソースあるいはドレイン電極６
上またはその延長の導電層上に作製したコンタクトホー
ル内に、基板側から順にバリア金属層１２、下部電極層
１３、および誘電体膜１４がそれぞれエピタキシャル成
長ないしは配向成長することにより前記キャパシタを構
成していることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ペロブスカイト型
結晶構造などを有する誘電性材料からなる誘電体膜を具
備した薄膜キャパシタを用いた半導体記憶装置に関す
る。
結晶構造などを有する誘電性材料からなる誘電体膜を具
備した薄膜キャパシタを用いた半導体記憶装置に関す
る。
【０００２】
【従来の技術】最近、記憶媒体として強誘電体薄膜を用
いた記憶装置（強誘電体メモリ）の開発が行われてお
り、一部にはすでに実用化されている。強誘電体メモリ
は不揮発性であり、電源を落とした後も記憶内容が失わ
れない、しかも膜厚が十分薄い場合には自発分極の反転
が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可
能であるなどの特徴を持つ。また、１ビットのメモリセ
ルを一つのトランジスタと一つの強誘電体キャパシタで
作成することができるため、大容量化にも適している。
いた記憶装置（強誘電体メモリ）の開発が行われてお
り、一部にはすでに実用化されている。強誘電体メモリ
は不揮発性であり、電源を落とした後も記憶内容が失わ
れない、しかも膜厚が十分薄い場合には自発分極の反転
が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可
能であるなどの特徴を持つ。また、１ビットのメモリセ
ルを一つのトランジスタと一つの強誘電体キャパシタで
作成することができるため、大容量化にも適している。
【０００３】強誘電体メモリに適した強誘電体薄膜に
は、残留分極が大きいこと、残留分極の温度依存性が小
さいこと、残留分極の長時間保持が可能であること（リ
テンション）などが必要である。
は、残留分極が大きいこと、残留分極の温度依存性が小
さいこと、残留分極の長時間保持が可能であること（リ
テンション）などが必要である。
【０００４】現在、強誘電体材料としては、主としてジ
ルコン酸チタン酸鉛（ＰＺＴ）が用いられている。ＰＺ
Ｔは、ジルコン酸鉛とチタン酸鉛の固溶体であるが、ほ
ぼ１：１のモル比で固溶したものが自発分極が大きく、
低い電界でも反転することができ、記憶媒体として優れ
ていると考えられている。ＰＺＴは、強誘電体相と常誘
電体層の転移温度（キュリー温度）が３００℃以上と比
較的高いため、通常の電子回路が使用される温度範囲
（１２０℃以下）では、記憶された内容が熱によって失
われる心配は少ない。
ルコン酸チタン酸鉛（ＰＺＴ）が用いられている。ＰＺ
Ｔは、ジルコン酸鉛とチタン酸鉛の固溶体であるが、ほ
ぼ１：１のモル比で固溶したものが自発分極が大きく、
低い電界でも反転することができ、記憶媒体として優れ
ていると考えられている。ＰＺＴは、強誘電体相と常誘
電体層の転移温度（キュリー温度）が３００℃以上と比
較的高いため、通常の電子回路が使用される温度範囲
（１２０℃以下）では、記憶された内容が熱によって失
われる心配は少ない。
【０００５】しかしながら、ＰＺＴの良質な薄膜は作成
が難しいことが知られている。第一に、ＰＺＴの主成分
である鉛は５００℃以上で蒸発しやすく、そのため組成
の正確な制御が難しい。第二に、ＰＺＴがペロブスカイ
ト型結晶構造を形成したときにはじめて強誘電性が現れ
るが、このペロブスカイト型結晶を持つＰＺＴは得るの
が難しく、パイロクロアと呼ばれる結晶構造のほうが容
易に得られるという問題がある。また、シリコンデバイ
スに応用した場合には、主成分である鉛のシリコン中へ
の拡散を防ぐことが難しいという問題もある。
が難しいことが知られている。第一に、ＰＺＴの主成分
である鉛は５００℃以上で蒸発しやすく、そのため組成
の正確な制御が難しい。第二に、ＰＺＴがペロブスカイ
ト型結晶構造を形成したときにはじめて強誘電性が現れ
るが、このペロブスカイト型結晶を持つＰＺＴは得るの
が難しく、パイロクロアと呼ばれる結晶構造のほうが容
易に得られるという問題がある。また、シリコンデバイ
スに応用した場合には、主成分である鉛のシリコン中へ
の拡散を防ぐことが難しいという問題もある。
【０００６】ＰＺＴ以外ではチタン酸バリウム（ＢａＴ
ｉＯ3 ）が代表的な強誘電体として知られている。チタ
ン酸バリウムはＰＺＴと同じくペロブスカイト型結晶を
持ち、キュリー温度は約１２０℃であることが知られて
いる。Ｐｂと比べるとＢａは蒸発しにくいので、チタン
酸バリウムの薄膜作成においては、組成の制御が比較的
容易である。また、チタン酸バリウムが結晶化した場合
は、ペロブスカイト型以外の結晶構造をとることはほと
んどない。
ｉＯ3 ）が代表的な強誘電体として知られている。チタ
ン酸バリウムはＰＺＴと同じくペロブスカイト型結晶を
持ち、キュリー温度は約１２０℃であることが知られて
いる。Ｐｂと比べるとＢａは蒸発しにくいので、チタン
酸バリウムの薄膜作成においては、組成の制御が比較的
容易である。また、チタン酸バリウムが結晶化した場合
は、ペロブスカイト型以外の結晶構造をとることはほと
んどない。
【０００７】これらの長所にもかかわらず、チタン酸バ
リウムの薄膜キャパシタが強誘電体メモリの記憶媒体と
してさほど検討されていない理由として、ＰＺＴと比べ
て残留分極が小さく、しかも残留分極の温度依存性が大
きいことが挙げられる。この原因は、チタン酸バリウム
のキュリー温度が低い（１２０℃）ことにあり、このた
め強誘電体メモリを作成した場合、１００℃以上の高温
にさらされた場合に記憶内容が失われる恐れがあるばか
りではなく、通常電子回路が使用される温度範囲（８５
℃以下）でも残留分極の温度依存性が大きく、動作が不
安定である。したがって、チタン酸バリウムからなる強
誘電体薄膜を使用した薄膜キャパシタは、強誘電体メモ
リの記憶媒体としての用途に適さないと考えられてい
た。
リウムの薄膜キャパシタが強誘電体メモリの記憶媒体と
してさほど検討されていない理由として、ＰＺＴと比べ
て残留分極が小さく、しかも残留分極の温度依存性が大
きいことが挙げられる。この原因は、チタン酸バリウム
のキュリー温度が低い（１２０℃）ことにあり、このた
め強誘電体メモリを作成した場合、１００℃以上の高温
にさらされた場合に記憶内容が失われる恐れがあるばか
りではなく、通常電子回路が使用される温度範囲（８５
℃以下）でも残留分極の温度依存性が大きく、動作が不
安定である。したがって、チタン酸バリウムからなる強
誘電体薄膜を使用した薄膜キャパシタは、強誘電体メモ
リの記憶媒体としての用途に適さないと考えられてい
た。
【０００８】
【発明が解決しようとする課題】本発明者らは、新しい
強誘電体薄膜として、下部電極（例えばルテニウム酸ス
トロンチウム（ＳｒＲｕＯ3 、以下ＳＲＯと呼ぶ。）の
（１００）面）の格子定数に比較的近くやや大きな格子
定数を持つ誘電材料（例えば、Ｂａx Ｓｒ1-x ＴｉＯ
3 ）を選択し、かつまたＲＦマグネトロン・スパッタ法
という成膜過程でミスフィット転位が比較的入りにくい
成膜方法を採用して、分極軸であるｃ軸方向にエピタキ
シャル成長させることにより、膜厚２００ｎｍ以上の比
較的厚い膜厚をもつ薄膜においても、エピタキシャル効
果により本来の誘電体の格子定数よりも膜厚方向（ｃ
軸）に格子定数が伸び、面内方向（ａ軸）の格子定数が
縮んだ状態を保つことができることを見いだした。
強誘電体薄膜として、下部電極（例えばルテニウム酸ス
トロンチウム（ＳｒＲｕＯ3 、以下ＳＲＯと呼ぶ。）の
（１００）面）の格子定数に比較的近くやや大きな格子
定数を持つ誘電材料（例えば、Ｂａx Ｓｒ1-x ＴｉＯ
3 ）を選択し、かつまたＲＦマグネトロン・スパッタ法
という成膜過程でミスフィット転位が比較的入りにくい
成膜方法を採用して、分極軸であるｃ軸方向にエピタキ
シャル成長させることにより、膜厚２００ｎｍ以上の比
較的厚い膜厚をもつ薄膜においても、エピタキシャル効
果により本来の誘電体の格子定数よりも膜厚方向（ｃ
軸）に格子定数が伸び、面内方向（ａ軸）の格子定数が
縮んだ状態を保つことができることを見いだした。
【０００９】その結果、強誘電キュリー温度を高温側に
シフトさせ、室温領域で大きな残留分極を示し、かつ８
５℃程度まで温度を上げても十分大きな残留分極を保持
できる強誘電体薄膜が実現可能であることを確認してい
る。
シフトさせ、室温領域で大きな残留分極を示し、かつ８
５℃程度まで温度を上げても十分大きな残留分極を保持
できる強誘電体薄膜が実現可能であることを確認してい
る。
【００１０】例えば、下部電極として導電性ペロブスカ
イト結晶であるＳＲＯ（格子定数ａ：０．３９３）を使
用し、誘電体としてチタン酸バリウムストロンチウム
（Ｂａx Ｓｒ1-x ＴｉＯ3 、以下ＢＳＴと呼ぶ。組成領
域０．３０≦ｘ≦０．９０。）を用いることにより、本
来室温では強誘電性を示さないはずの組成領域（ｘ≦
０．７）でも強誘電性が発現し、またもともと室温で強
誘電性を示す組成領域（ｘ＞０．７）においては、本来
室温以上にあるキュリー温度がさらに上昇するという、
実用上好ましい強誘電体特性を実現できることを実験的
に確認している。
イト結晶であるＳＲＯ（格子定数ａ：０．３９３）を使
用し、誘電体としてチタン酸バリウムストロンチウム
（Ｂａx Ｓｒ1-x ＴｉＯ3 、以下ＢＳＴと呼ぶ。組成領
域０．３０≦ｘ≦０．９０。）を用いることにより、本
来室温では強誘電性を示さないはずの組成領域（ｘ≦
０．７）でも強誘電性が発現し、またもともと室温で強
誘電性を示す組成領域（ｘ＞０．７）においては、本来
室温以上にあるキュリー温度がさらに上昇するという、
実用上好ましい強誘電体特性を実現できることを実験的
に確認している。
【００１１】このエピタキシャル成長させた強誘電体薄
膜を使用した薄膜キャパシタを用いて、不揮発性の半導
体メモリを構成することができる。エピタキシャル薄膜
キャパシタは，以下に述べるような種々の構造で作成す
ることが可能である。 （１） トランジスタの電極上に、選択エピタキシャル
成長ないしは固相エピタキシャル成長により単結晶Siプ
ラグを作製し、その上にエピタキシャル薄膜キャパシタ
を作成する方法（特願平7-082091）。 （２） トランジスタを覆う層間絶縁膜上に、一端がSi
基板に接しているシード部分からの成長による単結晶SO
I （Silicon On Insulator）層を作製し、その上にエピ
タキシャル薄膜キャパシタを作成し、予めSOI 層の下に
形成したコンタクトプラグによりトランジスタの電極の
一つとキャパシタを接続する方法（特願H7-22509）。 （３） トランジスタを覆う層間絶縁膜上に、グラフォ
エピタキシー法により単結晶Si層を作製し、その上にエ
ピタキシャル薄膜キャパシタを作成し、さらにコンタク
トプラグを形成してトランジスタの電極の一つとキャパ
シタの電極の一つを接続する方法（特願平7-22509 ）。 （４） Si基板上にエピタキシャル薄膜キャパシタを作
製し、別個に並置して作製したトランジスタの電極と配
線により接続する方法（特願平8-034867）。
膜を使用した薄膜キャパシタを用いて、不揮発性の半導
体メモリを構成することができる。エピタキシャル薄膜
キャパシタは，以下に述べるような種々の構造で作成す
ることが可能である。 （１） トランジスタの電極上に、選択エピタキシャル
成長ないしは固相エピタキシャル成長により単結晶Siプ
ラグを作製し、その上にエピタキシャル薄膜キャパシタ
を作成する方法（特願平7-082091）。 （２） トランジスタを覆う層間絶縁膜上に、一端がSi
基板に接しているシード部分からの成長による単結晶SO
I （Silicon On Insulator）層を作製し、その上にエピ
タキシャル薄膜キャパシタを作成し、予めSOI 層の下に
形成したコンタクトプラグによりトランジスタの電極の
一つとキャパシタを接続する方法（特願H7-22509）。 （３） トランジスタを覆う層間絶縁膜上に、グラフォ
エピタキシー法により単結晶Si層を作製し、その上にエ
ピタキシャル薄膜キャパシタを作成し、さらにコンタク
トプラグを形成してトランジスタの電極の一つとキャパ
シタの電極の一つを接続する方法（特願平7-22509 ）。 （４） Si基板上にエピタキシャル薄膜キャパシタを作
製し、別個に並置して作製したトランジスタの電極と配
線により接続する方法（特願平8-034867）。
【００１２】このうち、（１）の方法はトランジスタの
直上に積層して薄膜キャパシタを作製することができる
ため構造上は最も高集積化には適するが、単結晶Siプラ
グを作製する工程のプロセスウィンドが狭く、一つのメ
モリデバイスの中に数十メガ個以上の数のプラグを作製
する歩留まりを考慮すると、クリアすべき技術課題が大
きい。
直上に積層して薄膜キャパシタを作製することができる
ため構造上は最も高集積化には適するが、単結晶Siプラ
グを作製する工程のプロセスウィンドが狭く、一つのメ
モリデバイスの中に数十メガ個以上の数のプラグを作製
する歩留まりを考慮すると、クリアすべき技術課題が大
きい。
【００１３】また（２）および（３）の方法は、キャパ
シタを作製する土台となる単結晶Ｓｉ層の作製に、それ
ぞれＳＯＩ法およびグラフォエピタキシャル法を採用し
ているが、どちらも再溶融・凝固などの高温の熱処理過
程を含み、技術的に確立された方法であるとはいえず、
やはりクリアすべき技術課題が大きい。
シタを作製する土台となる単結晶Ｓｉ層の作製に、それ
ぞれＳＯＩ法およびグラフォエピタキシャル法を採用し
ているが、どちらも再溶融・凝固などの高温の熱処理過
程を含み、技術的に確立された方法であるとはいえず、
やはりクリアすべき技術課題が大きい。
【００１４】また（４）の方法は、技術的な問題は少な
いが、キャパシタとトランジスタをＳｉ基板上に別個に
並置して作るためにスペース効率が悪くなり、高集積化
したメモリ素子を作るのが困難であるという別の問題点
がある。
いが、キャパシタとトランジスタをＳｉ基板上に別個に
並置して作るためにスペース効率が悪くなり、高集積化
したメモリ素子を作るのが困難であるという別の問題点
がある。
【００１５】なお、以上の説明では強誘電性を有する誘
電体薄膜について述べたが、高誘電率を有する常誘電性
の誘電体薄膜についても同様な問題がある。本発明は、
エピタキシャル効果を利用して強誘電性を発現した誘電
体薄膜、あるいはエピタキシャル効果により強誘電性又
は常誘電性が強化された誘電体薄膜を使用した半導体メ
モリにおいて、作成方法が容易で、かつ比較的高集積化
が可能なキャパシタセルを提供するためになされたもの
である。
電体薄膜について述べたが、高誘電率を有する常誘電性
の誘電体薄膜についても同様な問題がある。本発明は、
エピタキシャル効果を利用して強誘電性を発現した誘電
体薄膜、あるいはエピタキシャル効果により強誘電性又
は常誘電性が強化された誘電体薄膜を使用した半導体メ
モリにおいて、作成方法が容易で、かつ比較的高集積化
が可能なキャパシタセルを提供するためになされたもの
である。
【００１６】
【課題を解決するための手段】前述した問題を解決する
ために本発明は、半導体基板上に、トランジスタとキャ
パシタから構成されるメモリセルを、マトリックス状に
配列したメモリセルアレイを有する半導体記憶装置であ
って、前記トランジスタのゲート電極配線の側部及び上
部には該ゲート電極配線を覆うように絶縁膜が形成さ
れ、前記トランジスタのソースあるいはドレイン電極上
に、前記トランジスタのゲート電極配線側部の前記絶縁
膜上から、該ゲート電極配線に隣接して配設されたゲー
ト電極配線側部の前記絶縁膜上へかけて、連続して形成
された前記キャパシタの下部電極層と、この下部電極層
上に設けられた前記キャパシタの誘電体膜と、この誘電
体膜上に設けられた前記キャパシタの上部電極層とを有
し、前記下部電極層及び前記誘電体膜は、少なくとも前
記ソースあるいはドレイン電極上において、前記ソース
あるいはドレイン電極の結晶方位を引き継いでエピタキ
シャル成長若しくは配向成長していることを特徴とする
半導体記憶装置を提供する。
ために本発明は、半導体基板上に、トランジスタとキャ
パシタから構成されるメモリセルを、マトリックス状に
配列したメモリセルアレイを有する半導体記憶装置であ
って、前記トランジスタのゲート電極配線の側部及び上
部には該ゲート電極配線を覆うように絶縁膜が形成さ
れ、前記トランジスタのソースあるいはドレイン電極上
に、前記トランジスタのゲート電極配線側部の前記絶縁
膜上から、該ゲート電極配線に隣接して配設されたゲー
ト電極配線側部の前記絶縁膜上へかけて、連続して形成
された前記キャパシタの下部電極層と、この下部電極層
上に設けられた前記キャパシタの誘電体膜と、この誘電
体膜上に設けられた前記キャパシタの上部電極層とを有
し、前記下部電極層及び前記誘電体膜は、少なくとも前
記ソースあるいはドレイン電極上において、前記ソース
あるいはドレイン電極の結晶方位を引き継いでエピタキ
シャル成長若しくは配向成長していることを特徴とする
半導体記憶装置を提供する。
【００１７】かかる発明において、以下の態様が好まし
い。 （１）前記ソースあるいはドレイン電極と前記下部電極
層との間にはバリア金属層が形成され、このバリア金属
層は、前記ソースあるいはドレイン電極の結晶方位を引
き継いでエピタキシャル成長ないしは配向成長している
こと。
い。 （１）前記ソースあるいはドレイン電極と前記下部電極
層との間にはバリア金属層が形成され、このバリア金属
層は、前記ソースあるいはドレイン電極の結晶方位を引
き継いでエピタキシャル成長ないしは配向成長している
こと。
【００１８】（２）前記キャパシタの上部電極層が、前
記ソースあるいはドレイン電極上においてエピタキシャ
ル成長若しくは配向成長している前記誘電体膜の部分に
のみ接していること。
記ソースあるいはドレイン電極上においてエピタキシャ
ル成長若しくは配向成長している前記誘電体膜の部分に
のみ接していること。
【００１９】（３）前記上部電極層が前記誘電体膜と接
する部分以外の領域に、前記上部電極層と前記下部電極
層との間を埋めるように、前記誘電体膜とは別に埋め込
み絶縁膜が形成されていること。
する部分以外の領域に、前記上部電極層と前記下部電極
層との間を埋めるように、前記誘電体膜とは別に埋め込
み絶縁膜が形成されていること。
【００２０】（４）前記ゲート電極配線側部の前記絶縁
膜上における前記下部電極層の上端部と、前記上部電極
層の上端部とは概略同一平面内にあること。 （５）前記メモリセルアレイのうちの複数のメモリセル
には、そのキャパシタの上部電極層同志をお互いに電気
的に接続するための接続電極配線層が設けられているこ
と。
膜上における前記下部電極層の上端部と、前記上部電極
層の上端部とは概略同一平面内にあること。 （５）前記メモリセルアレイのうちの複数のメモリセル
には、そのキャパシタの上部電極層同志をお互いに電気
的に接続するための接続電極配線層が設けられているこ
と。
【００２１】（６）前記誘電体膜の本来のキュリー温度
が２００℃以下であることを特徴とする請求項１乃至６
記載の半導体記憶装置。上記した本発明においては以下
に示す有利な作用効果がある。
が２００℃以下であることを特徴とする請求項１乃至６
記載の半導体記憶装置。上記した本発明においては以下
に示す有利な作用効果がある。
【００２２】すなわち，従来の強誘電体膜として使用さ
れている低融点の鉛を含むPb(Zr,Ti)O3 (PZT) や，ビス
マスを含むSrBi2 Ta2 O 9 (SBT) では、Ｓｉ基板中への
拡散の問題が厳しいために，トランジスタから遠く離し
て形成する必要があった。しかしながら、本発明にかか
るエピタキシャルＢＳＴ誘電体膜を使用したキャパシタ
においては、低融点金属を含まず拡散速度が遅いこと
と、粒界を持たずにバリア性の高いエピタキシャル成長
したバリアメタルを使用することが可能になったため
に、トランジスタの１つの電極ないしはその延長のＳｉ
電極の上に直接強誘電体キャパシタや高誘電率のキャパ
シタを形成することが初めて可能になった。
れている低融点の鉛を含むPb(Zr,Ti)O3 (PZT) や，ビス
マスを含むSrBi2 Ta2 O 9 (SBT) では、Ｓｉ基板中への
拡散の問題が厳しいために，トランジスタから遠く離し
て形成する必要があった。しかしながら、本発明にかか
るエピタキシャルＢＳＴ誘電体膜を使用したキャパシタ
においては、低融点金属を含まず拡散速度が遅いこと
と、粒界を持たずにバリア性の高いエピタキシャル成長
したバリアメタルを使用することが可能になったため
に、トランジスタの１つの電極ないしはその延長のＳｉ
電極の上に直接強誘電体キャパシタや高誘電率のキャパ
シタを形成することが初めて可能になった。
【００２３】この発明によって、例えば前述の従来例
（１）に比較して選択エピタキシャルＣＶＤ成長法など
による単結晶Ｓｉプラグが不要になり、単にスパッタ法
によりバリアメタル、下部電極、誘電体膜などをコンフ
ォーマルにエピタキシャル成長させればよいため、技術
的にはるかに容易になる。
（１）に比較して選択エピタキシャルＣＶＤ成長法など
による単結晶Ｓｉプラグが不要になり、単にスパッタ法
によりバリアメタル、下部電極、誘電体膜などをコンフ
ォーマルにエピタキシャル成長させればよいため、技術
的にはるかに容易になる。
【００２４】また、トランジスタの一つの電極ないしは
その延長上に形成された、絶縁膜に開けられたコンタク
トホール内に、スパッタ法によってコンフォーマルなエ
ピタキシャル成長によりキャパシタを形成するために
は、コンタクトホールの高さに比べて幅が十分に広く、
アスペクト比が0.5 以下であることが望ましい。
その延長上に形成された、絶縁膜に開けられたコンタク
トホール内に、スパッタ法によってコンフォーマルなエ
ピタキシャル成長によりキャパシタを形成するために
は、コンタクトホールの高さに比べて幅が十分に広く、
アスペクト比が0.5 以下であることが望ましい。
【００２５】また，前記コンタクトホール内の底面のＳ
ｉ基板に接して形成されたキャパシタの部分がエピタキ
シャル成長して強誘電性を持ち，一方コンタクトホール
内の側面の絶縁膜に接して形成されたキャパシタの部分
は常誘電性であるか弱い強誘電性であるため、キャパシ
タの上部電極は誘電体膜の基板に対向した部分、若しく
は配向成長している部分にのみ接していることが望まし
い。
ｉ基板に接して形成されたキャパシタの部分がエピタキ
シャル成長して強誘電性を持ち，一方コンタクトホール
内の側面の絶縁膜に接して形成されたキャパシタの部分
は常誘電性であるか弱い強誘電性であるため、キャパシ
タの上部電極は誘電体膜の基板に対向した部分、若しく
は配向成長している部分にのみ接していることが望まし
い。
【００２６】また、誘電体固有のキュリー温度を２００
℃以下と規定した理由は、キュリー温度が２００℃以上
と高いものは、ペロブスカイト結晶を構成する元素に低
融点金属である鉛かビスマスを含むため、これらの誘電
体は本発明のプロセスに適さないためである。
℃以下と規定した理由は、キュリー温度が２００℃以上
と高いものは、ペロブスカイト結晶を構成する元素に低
融点金属である鉛かビスマスを含むため、これらの誘電
体は本発明のプロセスに適さないためである。
【００２７】本発明によれば、シリコンプロセスに適合
するのに困難な低融点金属である鉛やビスマスを含むこ
とを避け、エピタキシャル成長時に導入される歪により
誘起された強誘電体膜を、トランジスタの一つの電極な
いしはその延長上に容易に形成することが可能となり、
信頼性の高い超高集積化した半導体記憶素子を作成する
ことが可能になる。
するのに困難な低融点金属である鉛やビスマスを含むこ
とを避け、エピタキシャル成長時に導入される歪により
誘起された強誘電体膜を、トランジスタの一つの電極な
いしはその延長上に容易に形成することが可能となり、
信頼性の高い超高集積化した半導体記憶素子を作成する
ことが可能になる。
【００２８】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しつつ説明する。図１は、本発明の一実施形態にか
かる工程を示す工程断面図である。１は第１導電型半導
体基板、２は素子間分離酸化膜、３はゲート酸化膜、４
はワード線（ゲート電極配線）、５ａはゲート電極配線
の周囲を取り囲む絶縁膜、５ｂ、１０ａ、１０ｂは層間
絶縁膜、６は第２導電型不純物拡散層、８はビット線、
９はビット線のコンタクトプラグ、１１はコンタクトホ
ール底部領域、１２はバリア金属、１３は下部電極、１
４は誘電体薄膜、１５ａ、１５ｂは上部電極、１６はド
ライブ線である。
参照しつつ説明する。図１は、本発明の一実施形態にか
かる工程を示す工程断面図である。１は第１導電型半導
体基板、２は素子間分離酸化膜、３はゲート酸化膜、４
はワード線（ゲート電極配線）、５ａはゲート電極配線
の周囲を取り囲む絶縁膜、５ｂ、１０ａ、１０ｂは層間
絶縁膜、６は第２導電型不純物拡散層、８はビット線、
９はビット線のコンタクトプラグ、１１はコンタクトホ
ール底部領域、１２はバリア金属、１３は下部電極、１
４は誘電体薄膜、１５ａ、１５ｂは上部電極、１６はド
ライブ線である。
【００２９】図１(a) は、メモリセルのトランジスタ部
および層間絶縁膜５ｂを形成し、化学的機械的研磨（Ｃ
ＭＰ）法により平坦化した後、トランジスタの一つの電
極およびその延長部にコンタクトホール１１を開口した
ところである。このとき、その後のスパッタにより電極
や誘電体膜がＳｉ基板上にエピタキシャル成長できるよ
うに、コンタクトホールの深さと幅のアスペクト比を0.
4 に設定した。また、コンタクトホールの開口にはＲＩ
Ｅ法でおよそ８０％の深さまでエッチングした後、さら
にフッ酸を使用した湿式選択エッチングによりＳｉの清
浄表面を出した。
および層間絶縁膜５ｂを形成し、化学的機械的研磨（Ｃ
ＭＰ）法により平坦化した後、トランジスタの一つの電
極およびその延長部にコンタクトホール１１を開口した
ところである。このとき、その後のスパッタにより電極
や誘電体膜がＳｉ基板上にエピタキシャル成長できるよ
うに、コンタクトホールの深さと幅のアスペクト比を0.
4 に設定した。また、コンタクトホールの開口にはＲＩ
Ｅ法でおよそ８０％の深さまでエッチングした後、さら
にフッ酸を使用した湿式選択エッチングによりＳｉの清
浄表面を出した。
【００３０】次に同図(b) に示すように、バリアメタル
１２として反応性スパッタ法（Ｔｉターゲット使用。）
若しくは通常のスパッタ法（ＴｉＮターゲット使用。）
により６００℃でＴｉＮを積層し、マスクを用いたＲＩ
Ｅによりコンタクトホール及びその周辺以外の不要部を
除去した。かかる両スパッタ法における雰囲気は、例え
ばＡｒとＮ2 の混合ガス雰囲気とし、混合比は例えばＡ
ｒ：Ｎ2 ＝１０：１とし、全圧は例えば数ミリＴｏｒｒ
とした。このとき、コンタクトホールの底のＳｉ基板に
接した部分は（００１）方向に配向した単結晶のＴｉＮ
であったが、側壁の絶縁膜に接した部分は、多結晶のＴ
ｉＮであった。
１２として反応性スパッタ法（Ｔｉターゲット使用。）
若しくは通常のスパッタ法（ＴｉＮターゲット使用。）
により６００℃でＴｉＮを積層し、マスクを用いたＲＩ
Ｅによりコンタクトホール及びその周辺以外の不要部を
除去した。かかる両スパッタ法における雰囲気は、例え
ばＡｒとＮ2 の混合ガス雰囲気とし、混合比は例えばＡ
ｒ：Ｎ2 ＝１０：１とし、全圧は例えば数ミリＴｏｒｒ
とした。このとき、コンタクトホールの底のＳｉ基板に
接した部分は（００１）方向に配向した単結晶のＴｉＮ
であったが、側壁の絶縁膜に接した部分は、多結晶のＴ
ｉＮであった。
【００３１】次に同図(c) に示すように、引き続き下部
電極１３としてスパッタ法により６００℃で白金薄膜
と、導電性ペロブスカイト膜、例えばＳＲＯ膜を、さら
にＢａのモル分率７０％のＢＳＴ薄膜１４をスパッタ法
により６００℃で４０ｎｍの厚さに成長させた。白金薄
膜の成膜の場合はＡｒガス雰囲気を用い、ＳＲＯ膜及び
ＢＳＴ薄膜の成膜の場合はＡｒとＯ2 の混合ガス雰囲気
（例えばＡｒ：Ｏ2 ＝４：１。）を用いた。このとき、
コンタクトホールの底の単結晶のＴｉＮの上には白金お
よびＳＲＯからなる下部電極、ＢＳＴ誘電体膜すべて
（００１）方位にエピタキシャル成長していたが、側面
の部分や絶縁膜の上では全て多結晶膜であった。さらに
全体に層間絶縁膜７により被覆した。
電極１３としてスパッタ法により６００℃で白金薄膜
と、導電性ペロブスカイト膜、例えばＳＲＯ膜を、さら
にＢａのモル分率７０％のＢＳＴ薄膜１４をスパッタ法
により６００℃で４０ｎｍの厚さに成長させた。白金薄
膜の成膜の場合はＡｒガス雰囲気を用い、ＳＲＯ膜及び
ＢＳＴ薄膜の成膜の場合はＡｒとＯ2 の混合ガス雰囲気
（例えばＡｒ：Ｏ2 ＝４：１。）を用いた。このとき、
コンタクトホールの底の単結晶のＴｉＮの上には白金お
よびＳＲＯからなる下部電極、ＢＳＴ誘電体膜すべて
（００１）方位にエピタキシャル成長していたが、側面
の部分や絶縁膜の上では全て多結晶膜であった。さらに
全体に層間絶縁膜７により被覆した。
【００３２】その後、図２(a) に示すように、ワード線
の上部に形成されたＴｉＮ膜１２をストッパーとして用
いたＣＭＰ法による加工により、コンタクトホール内部
以外の部分の下部電極および誘電体膜を除去した。
の上部に形成されたＴｉＮ膜１２をストッパーとして用
いたＣＭＰ法による加工により、コンタクトホール内部
以外の部分の下部電極および誘電体膜を除去した。
【００３３】次に図２(b) に示すように、コンタクトホ
ール内の層間絶縁膜７をフォトリソグラフィーおよびＲ
ＩＥ法によりパターニングし、上部電極１５ａとしてＳ
ＲＯ膜を成膜温度６００℃でスパッタ法により形成し、
さらにＡｌ電極１５ｂを室温でスパッタ法により形成
後、ＣＭＰ法によりコンタクトホール内部以外の部分の
上部電極を除去した。また、トランジスタのキャパシタ
したとは接続しない他の電極上には，周知の方法により
ポリシリコンからなるビット線用のコンタクトプラグ９
を作製した。
ール内の層間絶縁膜７をフォトリソグラフィーおよびＲ
ＩＥ法によりパターニングし、上部電極１５ａとしてＳ
ＲＯ膜を成膜温度６００℃でスパッタ法により形成し、
さらにＡｌ電極１５ｂを室温でスパッタ法により形成
後、ＣＭＰ法によりコンタクトホール内部以外の部分の
上部電極を除去した。また、トランジスタのキャパシタ
したとは接続しない他の電極上には，周知の方法により
ポリシリコンからなるビット線用のコンタクトプラグ９
を作製した。
【００３４】次に図２(c) に示すように、ドライブ線１
６およびビット線８を形成した。このようにして形成し
た強誘電体薄膜キャパシタの特性を測定したところ、残
留分極量として０．４２Ｃ／ｍ2 と大きな値が得られ、
強誘電体キャパシタとして機能することが確かめられ
た。
６およびビット線８を形成した。このようにして形成し
た強誘電体薄膜キャパシタの特性を測定したところ、残
留分極量として０．４２Ｃ／ｍ2 と大きな値が得られ、
強誘電体キャパシタとして機能することが確かめられ
た。
【００３５】なお、本発明は上記実施形態に限定される
ものではない。スパッタリング法としてはマグネトロン
スパッタリング法を用いることも可能である。例えば、
層間絶縁膜７をパターニングする方法として、リソグラ
フィによる方法を示したが、全面に形成した層間絶縁膜
７を全面異方性エッチングによりエッチバックすること
により、コンタクトホールの側壁（ゲート電極配線の周
囲を取り囲む絶縁膜５ａの側壁部）に層間絶縁膜７を選
択的に残す方法を用いても良い。
ものではない。スパッタリング法としてはマグネトロン
スパッタリング法を用いることも可能である。例えば、
層間絶縁膜７をパターニングする方法として、リソグラ
フィによる方法を示したが、全面に形成した層間絶縁膜
７を全面異方性エッチングによりエッチバックすること
により、コンタクトホールの側壁（ゲート電極配線の周
囲を取り囲む絶縁膜５ａの側壁部）に層間絶縁膜７を選
択的に残す方法を用いても良い。
【００３６】また、誘電体膜の製造工程としては、層間
絶縁膜７のパターニングの前に予め形成しておく方法を
示したが、層間絶縁膜７のパターニングの後に埋め込み
形成する方法や、層間絶縁膜７のパターニングの前に予
め一層目を形成しておき、当該膜７のパターニングの後
にさらに二層目を形成する方法を採用しても良い。
絶縁膜７のパターニングの前に予め形成しておく方法を
示したが、層間絶縁膜７のパターニングの後に埋め込み
形成する方法や、層間絶縁膜７のパターニングの前に予
め一層目を形成しておき、当該膜７のパターニングの後
にさらに二層目を形成する方法を採用しても良い。
【００３７】また、例えば、ＲＩＥ等のエッチング工程
やＣＭＰ工程により、ＳＲＯ等の導電性ペロブスカイト
からなる電極に損傷層が形成された場合には、硝酸セリ
ウムアンモニウムと過塩素酸とを含む混合溶液を用いて
損傷層を除去することが可能である。また、ＢＳＴ等の
ペロブスカイトからなる誘電体層に上記工程により損傷
層が形成された場合には、ＥＤＴＡ（エチレンジアミン
テトラアセテート）、過酸化水素水、及びアンモニアを
含む混合溶液を用いて損傷層を除去することが可能であ
る。
やＣＭＰ工程により、ＳＲＯ等の導電性ペロブスカイト
からなる電極に損傷層が形成された場合には、硝酸セリ
ウムアンモニウムと過塩素酸とを含む混合溶液を用いて
損傷層を除去することが可能である。また、ＢＳＴ等の
ペロブスカイトからなる誘電体層に上記工程により損傷
層が形成された場合には、ＥＤＴＡ（エチレンジアミン
テトラアセテート）、過酸化水素水、及びアンモニアを
含む混合溶液を用いて損傷層を除去することが可能であ
る。
【００３８】また、バリア絶縁膜としてはＴｉＮ膜の他
にＴｉＡｌＮ膜を用いても良いし、場合によっては省略
することも可能である。ＴｉＡｌＮ膜の成膜条件は、ま
ずＳｉ基板を１％ＨＦ溶液で３分間エッチングした後、
超純水にて３０分間リンスする。ここで、ＨＦ洗浄後に
ＨＣｌとＨ2 Ｏとの混合溶液に１分つける方法を用いる
ことも可能である。次に、成膜室内１×１０-7Ｔｏｒｒ
以下で８５０℃に加熱する。さらに、基板温度を６００
℃にし、イオンビーム反応性成膜にてＴｉＡｌＮ膜を成
膜速度約０．０３ｎｍ／分で成膜した。蒸着源としては
ＴｉはＥＢ蒸着、ＡｌはＫ−ｃｅｌｌ（Ｋｎｕｎｄｓｅ
ｎｃｅｌｌ）を用いた。またＮ2 + イオンを１００ｅＶ
に加速して基板に照射した。
にＴｉＡｌＮ膜を用いても良いし、場合によっては省略
することも可能である。ＴｉＡｌＮ膜の成膜条件は、ま
ずＳｉ基板を１％ＨＦ溶液で３分間エッチングした後、
超純水にて３０分間リンスする。ここで、ＨＦ洗浄後に
ＨＣｌとＨ2 Ｏとの混合溶液に１分つける方法を用いる
ことも可能である。次に、成膜室内１×１０-7Ｔｏｒｒ
以下で８５０℃に加熱する。さらに、基板温度を６００
℃にし、イオンビーム反応性成膜にてＴｉＡｌＮ膜を成
膜速度約０．０３ｎｍ／分で成膜した。蒸着源としては
ＴｉはＥＢ蒸着、ＡｌはＫ−ｃｅｌｌ（Ｋｎｕｎｄｓｅ
ｎｃｅｌｌ）を用いた。またＮ2 + イオンを１００ｅＶ
に加速して基板に照射した。
【００３９】さらに、上記実施形態では強誘電体膜を形
成してＦＲＡＭを形成する方法を示したが、高誘電率常
誘電体膜を形成してＤＲＡＭを形成する方法や、ＦＲＡ
ＭとＤＲＡＭが混在したメモリーデバイスを形成する方
法に適用することが可能である。この場合、ＤＲＡＭの
絶縁膜としてＢＳＴを用いる場合、ストロンチウムの含
有比率を大きくしたもの（例えばストロンチウム８０
％、バリウム２０％。）を用いることが可能である。そ
の他、本発明の趣旨を逸脱しない範囲で種々変形して実
施することが可能である。
成してＦＲＡＭを形成する方法を示したが、高誘電率常
誘電体膜を形成してＤＲＡＭを形成する方法や、ＦＲＡ
ＭとＤＲＡＭが混在したメモリーデバイスを形成する方
法に適用することが可能である。この場合、ＤＲＡＭの
絶縁膜としてＢＳＴを用いる場合、ストロンチウムの含
有比率を大きくしたもの（例えばストロンチウム８０
％、バリウム２０％。）を用いることが可能である。そ
の他、本発明の趣旨を逸脱しない範囲で種々変形して実
施することが可能である。
【００４０】
【発明の効果】以上詳述したように本発明によれば、シ
リコンプロセスに適合するのに困難な低融点金属である
鉛やビスマスを含むことを避け、エピタキシャル成長時
に導入される歪により誘起された強誘電体膜若しくは常
誘電体膜を半導体基板上に容易なプロセスで作製するこ
とができ，信頼性の高い超高集積化した半導体記憶素子
の実現が可能になり、本発明の工業的価値は極めて大き
い。
リコンプロセスに適合するのに困難な低融点金属である
鉛やビスマスを含むことを避け、エピタキシャル成長時
に導入される歪により誘起された強誘電体膜若しくは常
誘電体膜を半導体基板上に容易なプロセスで作製するこ
とができ，信頼性の高い超高集積化した半導体記憶素子
の実現が可能になり、本発明の工業的価値は極めて大き
い。
【図１】 本発明の一実施形態のメモリセルを製造する
工程を示した工程断面図。
工程を示した工程断面図。
【図２】 図１に続く本発明の一実施形態のメモリセル
を製造する工程を示した工程断面図。
を製造する工程を示した工程断面図。
１…第１導電型半導体基板 ２…素子間分離酸化膜 ３…ゲート酸化膜 ４…ワード線（ゲート電極配線） ５ａ…ゲート電極配線の周囲を取り囲む絶縁膜 ５ｂ、１０ａ、１０ｂ…層間絶縁膜 ６…第２導電型不純物拡散層 ７…層間絶縁膜 ８…ビット線 ９…ビット線のコンタクトプラグ １１…コンタクトホール底部領域 １２…バリア金属 １３…下部電極 １４…誘電体薄膜 １５ａ、１５ｂ…上部電極 １６…ドライブ線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 阿部 和秀 神奈川県川崎市幸区柳町70番地 株式会社 東芝柳町工場内 (72)発明者 小松 周一 神奈川県川崎市幸区柳町70番地 株式会社 東芝柳町工場内
Claims (7)
- 【請求項１】 半導体基板上に、トランジスタとキャパ
シタから構成されるメモリセルを、マトリックス状に配
列したメモリセルアレイを有する半導体記憶装置であっ
て、前記トランジスタのゲート電極配線の側部及び上部
には該ゲート電極配線を覆うように絶縁膜が形成され、
前記トランジスタのソースあるいはドレイン電極上に、
前記トランジスタのゲート電極配線側部の前記絶縁膜上
から、該ゲート電極配線に隣接して配設されたゲート電
極配線側部の前記絶縁膜上へかけて、連続して形成され
た前記キャパシタの下部電極層と、この下部電極層上に
設けられた前記キャパシタの誘電体膜と、この誘電体膜
上に設けられた前記キャパシタの上部電極層とを有し、
前記下部電極層及び前記誘電体膜は、少なくとも前記ソ
ースあるいはドレイン電極上において、前記ソースある
いはドレイン電極の結晶方位を引き継いでエピタキシャ
ル成長若しくは配向成長していることを特徴とする半導
体記憶装置。 - 【請求項２】 前記ソースあるいはドレイン電極と前記
下部電極層との間にはバリア金属層が形成され、このバ
リア金属層は、前記ソースあるいはドレイン電極の結晶
方位を引き継いでエピタキシャル成長ないしは配向成長
していることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記キャパシタの上部電極層が、前記ソ
ースあるいはドレイン電極上においてエピタキシャル成
長若しくは配向成長している前記誘電体膜の部分にのみ
接していることを特徴とする請求項１又は２記載の半導
体記憶装置。 - 【請求項４】 前記上部電極層が前記誘電体膜と接する
部分以外の領域において、前記上部電極層と前記下部電
極層との間を埋めるように、前記誘電体膜とは別に埋め
込み絶縁膜が形成されていることを特徴とする請求項３
記載の半導体記憶装置。 - 【請求項５】 前記ゲート電極配線側部の前記絶縁膜上
における前記下部電極層の上端部と、前記上部電極層の
上端部とは概略同一平面内にあることを特徴とする請求
項１乃至４記載の半導体記憶装置。 - 【請求項６】 前記メモリセルアレイのうちの複数のメ
モリセルには、そのキャパシタの上部電極層同志をお互
いに電気的に接続するための接続電極配線層が設けられ
ていることを特徴とする請求項１乃至５記載の半導体記
憶装置。 - 【請求項７】 前記誘電体膜の本来のキュリー温度が２
００℃以下であることを特徴とする請求項１乃至６記載
の半導体記憶装置。
Priority Applications (1)
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|---|---|---|---|
| JP07099997A JP3604253B2 (ja) | 1997-03-25 | 1997-03-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07099997A JP3604253B2 (ja) | 1997-03-25 | 1997-03-25 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH10270651A true JPH10270651A (ja) | 1998-10-09 |
| JP3604253B2 JP3604253B2 (ja) | 2004-12-22 |
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ID=13447779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07099997A Expired - Fee Related JP3604253B2 (ja) | 1997-03-25 | 1997-03-25 | 半導体記憶装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3604253B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396450B1 (ko) * | 1999-06-11 | 2003-09-02 | 샤프 가부시키가이샤 | 물결무늬 ＦｅＲＡＭ 셀 구조 및 그의 제조방법 |
| KR100487392B1 (ko) * | 1999-07-02 | 2005-05-03 | 샤프 가부시키가이샤 | 액정 표시장치 및 그 제조방법 |
| JP2008047931A (ja) * | 2007-09-18 | 2008-02-28 | Toshiba Corp | 半導体装置の製造方法 |
| US7354861B1 (en) | 1998-12-03 | 2008-04-08 | Kabushiki Kaisha Toshiba | Polishing method and polishing liquid |
-
1997
- 1997-03-25 JP JP07099997A patent/JP3604253B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7354861B1 (en) | 1998-12-03 | 2008-04-08 | Kabushiki Kaisha Toshiba | Polishing method and polishing liquid |
| KR100396450B1 (ko) * | 1999-06-11 | 2003-09-02 | 샤프 가부시키가이샤 | 물결무늬 ＦｅＲＡＭ 셀 구조 및 그의 제조방법 |
| KR100487392B1 (ko) * | 1999-07-02 | 2005-05-03 | 샤프 가부시키가이샤 | 액정 표시장치 및 그 제조방법 |
| JP2008047931A (ja) * | 2007-09-18 | 2008-02-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP4533919B2 (ja) * | 2007-09-18 | 2010-09-01 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3604253B2 (ja) | 2004-12-22 |
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