JP3604254B2

JP3604254B2 - 半導体記憶装置の製造方法

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Publication number: JP3604254B2
Application number: JP07100097A
Authority: JP
Inventors: 隆川久保; 伸福島; 巌國島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-03-25
Filing date: 1997-03-25
Publication date: 2004-12-22
Anticipated expiration: 2017-03-25
Also published as: JPH10270652A

Description

【０００１】
【発明の属する技術分野】
本発明は、ペロブスカイト型結晶構造などを有する誘電性材料からなる誘電体膜を具備した薄膜キャパシタを用いた半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
最近、記憶媒体として強誘電体薄膜を用いた記憶装置（強誘電体メモリ）の開発が行われており、一部にはすでに実用化されている。強誘電体メモリは不揮発性であり、電源を落とした後も記憶内容が失われない。しかも、膜厚が十分薄い場合には自発分極の反転が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可能であるなどの特徴を持つ。また、１ビットのメモリセルを一つのトランジスタと一つの強誘電体キャパシタで作成することができるため、大容量化にも適している。
【０００３】
強誘電体メモリに適した強誘電体薄膜には、残留分極が大きいこと、残留分極の温度依存性が小さいこと、残留分極の長時間保持が可能であること（リテンション）などが必要である。
【０００４】
現在強誘電体材料としては、主としてジルコン酸チタン酸鉛（ＰＺＴ）が用いられている。ＰＺＴは、ジルコン酸鉛とチタン酸鉛の固溶体であるが、ほぼ１：１のモル比で固溶したものが、自発分極が大きく、低い電界でも反転することができ、記憶媒体として優れていると考えられている。ＰＺＴは、強誘電体相と常誘電体層の転移温度（キュリー温度）が３００℃以上と比較的高いため、通常の電子回路が使用される温度範囲（１２０℃以下）では、記憶された内容が熱によって失われる心配は少ない。
【０００５】
しかしながら、ＰＺＴの良質な薄膜は作成が難しいことが知られている。第一に、ＰＺＴの主成分である鉛は５００℃以上で蒸発しやすく、そのため組成の正確な制御が難しい。第二に、ＰＺＴがペロブスカイト型結晶構造を形成したときにはじめて強誘電性が現れるが、このペロブスカイト型結晶を持つＰＺＴが得にくく、パイロクロアと呼ばれる結晶構造のほうが容易に得られやすいという問題がある。また、シリコンデバイスに応用した場合には、主成分である鉛のシリコン中への拡散を防ぐことが難しいという問題もある。
【０００６】
ＰＺＴ以外ではチタン酸バリウム（ＢａＴｉＯ_３）が代表的な強誘電体として知られている。チタン酸バリウムはＰＺＴと同じくペロブスカイト型結晶を持ち、キュリー温度は約１２０℃であることが知られている。Ｐｂと比べるとＢａは蒸発しにくいので、チタン酸バリウムの薄膜作成においては、組成の制御が比較的容易である。また、チタン酸バリウムが結晶化した場合は、ペロブスカイト型以外の結晶構造をとることはほとんどない。
【０００７】
これらの長所にもかかわらず、チタン酸バリウムの薄膜キャパシタが強誘電体メモリの記憶媒体としてさほど検討されていない理由として、ＰＺＴと比べて残留分極が小さく、しかも残留分極の温度依存性が大きいことが挙げられる。
【０００８】
この原因は、チタン酸バリウムのキュリー温度が低い（１２０℃）ことにあり、このため強誘電体メモリを作成した場合１００℃以上の高温にさらされた場合に記憶内容が失われる恐れがあるばかりではなく、通常電子回路が使用される温度範囲（８５℃以下）でも残留分極の温度依存性が大きく、動作が不安定である。したがって、チタン酸バリウムからなる強誘電体薄膜を使用した薄膜キャパシタは、強誘電体メモリの記憶媒体としての用途に適さないと考えられていた。
【０００９】
【発明が解決しようとする課題】
本発明者らは、新しい強誘電体薄膜として、下部電極（例えばルテニウム酸ストロンチウム、ＳｒＴｉＯ_３、以下ＳＲＯと略称。）の（１００）面の格子定数に比較的近く、やや大きな格子定数を持つ誘電材料（例えば、チタン酸バリウムストロンチウム、Ｂａ_ｘＳｒ_１−ｘＴｉＯ_３、以下ＢＳＴと略称。）を選択し、かつまたＲＦマグネトロン・スパッタ法という成膜過程でミスフィット転位が比較的入りにくい成膜方法を採用して、分極軸であるｃ軸方向にエピタキシャル成長させた。
【００１０】
これにより、膜厚２００ｎｍ以上の比較的厚い膜厚をもつ薄膜においても、エピタキシャル効果により本来の誘電体の格子定数よりも膜厚方向（ｃ軸）に格子定数が伸び、面内方向（ａ軸）の格子定数が縮んだ状態を保つことができることを見いだした。
【００１１】
その結果、強誘電体のキュリー温度を高温側にシフトさせ、室温領域で大きな残留分極を示し、かつ８５℃程度まで温度を上げても十分大きな残留分極を保持できる強誘電体薄膜が実現可能であることを確認している。
【００１２】
例えば、下部電極として導電性ペロブスカイト結晶であるＳＲＯ（格子定数ａ：０．３９３）を使用し、誘電体としてＢａ_ｘＳｒ_１−ｘＴｉＯ_３（組成領域０．３０≦ｘ≦０．９０）を用いることにより、本来室温では強誘電性を示さないはずの組成領域（ｘ≦０．７）でも強誘電性が発現し、またもともと室温で強誘電性を示す組成領域（ｘ＞０．７）においては、本来室温以上にあるキュリー温度がさらに上昇するという、実用上好ましい強誘電体特性を実現できることを実験的に確認している。
【００１３】
（１）このエピタキシャル成長させた強誘電体薄膜を使用した薄膜キャパシタを用いて、不揮発性の半導体メモリを構成することができる。予めトランジスタを形成したＳｉ基板上に、以下に述べるような種々の方法でエピタキシャル薄膜キャパシタを作成することが可能である。トランジスタを覆う層間絶縁膜にトランジスタ電極上に開口部（コンタクトホールを設け、開口部内に気相からの選択エピタキシャル成長ないしは非晶質からの固相エピタキシャル成長により単結晶Ｓｉプラグを作製し、その上にエピタキシャル薄膜キャパシタを作成する方法（特願平７−０８２０９１）。
【００１４】
（２）トランジスタを覆う層間絶縁膜上に、シード部分からの成長により、一端がＳｉ基板に接している単結晶ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｅｒ）層を作製し、その上にエピタキシャル薄膜キャパシタを作成し、予めＳＯＩ層の下に形成したコンタクトプラグによりトランジスタの電極の一つとキャパシタを接続する方法（特願平７−０２２５０９）。
【００１５】
（３）トランジスタを覆う層間絶縁膜上に、グラフォエピタキシー法により単結晶Ｓｉ層を作製し、その上にエピタキシャル薄膜キャパシタを作成し、さらにコンタクトプラグを形成してトランジスタの電極の一つとキャパシタの電極の一つを接続する方法（特願平７−０２２５０９）。
【００１６】
（４）Ｓｉ基板上にエピタキシャル薄膜キャパシタを作製し、別個に並置して作製したトランジスタの電極と配線により接続する方法（特願平８−０３４８６７）。
このうち、（１）の方法はトランジスタの電極直上に積層してエピタキシャル薄膜キャパシタを作製することができるため、構造上は最も高集積化には適する。しかしながら、高集積化した半導体記憶装置においては、トランジスタの電極上に形成したコンタクトホールの深さと幅のアスペクト比が大きくなる。大きなアスペクト比を持つコンタクトホールの底面のみから単結晶シリコンプラグを選択エピタキシャル成長ないしは固相エピタキシャル成長させるためのプロセスウィンドが狭くなり、一つのメモリデバイスの中に数十メガ個以上の数のプラグを作製する際の歩留まりを考慮すると、クリアすべき技術課題が大きい。
【００１７】
また（２）および（３）の方法は、キャパシタを作製する土台となる単結晶Ｓｉ層の作製に、それぞれＳＯＩ法およびグラフエピタキシャル法を採用しているが、どちらも再溶融・凝固などの高温の熱処理過程を含み、技術的に確立された方法であるとはいえず、やはりクリアすべき技術課題が大きい。
【００１８】
また（４）の方法は、技術的な問題は少ないが、キャパシタとトランジスタをＳｉ基板上に別個に並置して作るためにスペース効率が悪くなり、高集積化したメモリ素子を作るのが困難であるという別の問題点がある。
【００１９】
本発明は、エピタキシャル効果を利用して強誘電性を発現した強誘電体薄膜、あるいはエピタキシャル効果により強誘電性若しくは常誘電性が強化された誘電体薄膜を使用した半導体記憶装置であって、作成方法が容易で、かつ高集積化が可能な半導体記憶装置を製造する方法を提供するためになされたものである。
【００２０】
【課題を解決するための手段】
上述した問題を解決するために本発明は、半導体基板上に、トランジスタとキャパシタから構成されるメモリセルを、マトリックス状に配列したメモリセルアレイを有し、かつ前記キャパシタの誘電体膜としてエピタキシャル成長若しくは配向成長した誘電体物質を用いた半導体記憶装置を製造する方法であって、前記半導体基板上に前記トランジスタを形成する工程と、前記トランジスタのソース電極及びドレイン電極の少なくとも一つから前記半導体基板の結晶方位を引き継いで、該基板全面にエピタキシャル成長若しくは配向成長した半導体層を形成する工程と、この半導体層にパターニングにより溝を設ける工程と、前記溝内に絶縁膜を埋め込むことにより、前記トランジスタのソース電極及びドレイン電極の少なくとも一つの上に、前記半導体層の一部からなる絶縁分離した半導体プラグを形成する工程と、この半導体プラグ上に該半導体プラグと導通する前記キャパシタを形成する工程とを具備し、リソグラフィーにより作製した同一のマスクを用いて、前記キャパシタの上部電極層、誘電体膜、若しくは下部電極層から、前記半導体層までを順にエッチング加工することを特徴とする半導体記憶装置の製造方法を提供する。
【００２１】
かかる発明において、以下の態様が望ましい。
（１）リソグラフィーにより作製した同一のマスクを用いて、前記キャパシタの上部電極層、誘電体膜、若しくは下部電極層から、前記半導体層までを順にエッチング加工すること。
【００２２】
（２）前記キャパシタの上部電極層、誘電体膜、若しくは下部電極層のパターンをマスクとして用いて、前記半導体層をエッチング加工すること。
（３）前記キャパシタの下部電極層が、凹状若しくは凸状の立体形状を有していること。
【００２３】
（４）前記キャパシタの下部電極層が、立方晶結晶若しくは正方晶結晶の（１００）面、（１１０）面、若しくは（１１１）面の低指数面で構成された凹状若しくは凸状の立体形状を有していること。
【００２４】
（５）前記キャパシタの下部電極層と半導体プラグとの間にバリア金属層を形成すること。
（６）前記バリア金属層をマスクとして前記半導体層をエッチング加工すること。
【００２５】
（７）前記キャパシタのバリア金属層が、立方晶結晶若しくは正方晶結晶の（１００）面、（１１０）面、若しくは（１１１）面の低指数面で構成された凹状若しくは凸状の立体形状を有していること。
【００２６】
（８）前記エピタキシャル成長若しくは配向成長した半導体層を形成する工程は、複数に分けて行うこと。
（９）前記半導体層を形成する複数の工程の間に、成長した該半導体層の一部を除去すること。
【００２７】
上記した本発明によれば、以下に示す有利な作用効果がある。
すなわち、従来のコンタクトプラグの形成方法では、予めトランジスタを形成した基板を一旦層間絶縁膜で覆い、次にトランジスタの電極上の絶縁膜の部分を開口してコンタクトホールを形成し、このコンタクトホールを選択エピタキシャル成長あるいは固相エピタキシャル成長により埋め込むという工程を使用していた。
【００２８】
これに対し、本発明の方法によれば、基板上に予め作製したワード線の周囲を選択的に絶縁膜で覆っておき、その他の部分に層間絶縁膜を形成する前の段階で、Ｓｉ（主に単結晶Ｓｉ）層のエピタキシャル成長を行い、その後に溝を形成して絶縁膜を埋め込むことにより各コンタクトプラグを分離絶縁する。
【００２９】
このように後からＳｉ層の加工を行うため、上部に作製するキャパシタの上部電極、下部電極、あるいは誘電体膜とＳｉ層の加工を同時に行ったり，また上部電極、下部電極、あるいは誘電膜をマスクとしてＳｉ層の加工を行うといった、いわゆるセルフアラインプロセスを取り入れることが可能になった。
【００３０】
また、キャパシタをさらにビット線上に形成する場合、いわゆるＣＯＢ（ＣａｐａｃｉｔｏｒＯｖｅｒＢｉｔｌｉｎｅ）ないしはＦＣＯＢ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＣａｐａｃｉｔｏｒＯｖｅｒＢｉｔｌｉｎｅ）構造の場合は、前述した方法でまず１段目の単結晶コンタクトプラグを形成し、その上にビット線を形成する。その後は１段目と同様に、ビット線の周囲の部分を選択的に絶縁膜で覆っておき、その他の部分に層間絶縁膜を形成する前の段階で、単結晶Ｓｉのエピタキシャル成長を行って２段目の単結晶Ｓｉ層を形成し、その後は前述した方法と同様の方法によりエピタキシャルキャパシタを形成することができる。
【００３１】
従来の方法と比較すると、いくつかの大きな長所がある。
まず第１点として、従来方法では絶縁膜に形成したコンタクトホールの底部のＳｉ面から選択エピタキシャル成長を生じさせる必要があるが、本発明ではまず先にＳｉ層を形成するため、エピタキシャル成長をさせる際のＳｉ面の面積と絶縁膜の表面積の比がはるかに大きくとれることである。このために、特に高集積化が進んでコンタクトホールのアスペクト比がますます大きくなった場合に、選択破れによって歩留まりが低下する問題点を回避できるという大きなメリットがある。
【００３２】
第２点として、絶縁膜で覆う前に単結晶Ｓｉの選択エピタキシャル成長を行うため、成長時において基板表面に沿った方向への成長を最大限使用することにより、単結晶Ｓｉ層の面積を大きくとれ、その上に作製するエピタキシャルキャパシタの面積もリソグラフィー法によって決まる限界まで大きくとれるというメリットがある。
【００３３】
第３点として、後から単結晶Ｓｉ層の加工を行うため、上部に作製するキャパシタの上部電極、下部電極、あるいは誘電体膜と単結晶Ｓｉ層との加工を同時に行ったり、また上部電極、下部電極、あるいは誘電体膜をマスクとして単結晶Ｓｉ層の加工を行うといった、いわゆるセルフアラインプロセスを取り入れることが可能になり、リソグラフィーおよびエッチング加工工程数が少なくなるというメリット、さらにはＳｉプラグとキャパシタの下部電極を別々に加工する場合に必要になる、リソグラフィー時のマスクの合わせ誤差がなくなるために、やはりキャパシタ面積を限界まで大きくとれるというメリットがある。
【００３４】
一方、単結晶Ｓｉプラグ先端の電荷蓄積ノードの形状を凹状ないしは凸状に加工することにより、立体形状のエピタキシャルキャパシタを作成することも可能である。またその際に、湿式エッチングなどを用いて、蓄積ノードの先端をＳｉ結晶の（１００）面、（１１０）面、あるいは（１１１）面などの低指数面で構成することにより、その上に形成するバリア金属層、下部電極層、誘電体層などのエピタキシャル成長をより容易にすることもできる。
【００３５】
また、エピタキシャル成長時の不整合歪みを利用して誘電体膜を歪ませることにより強誘電体化した誘電膜を使用したＦＲＡＭの例について主として述べてきたが、例えばＢＳＴＯ膜においてＢａ分率を少なくすることにより、歪ませた状態でキュリー温度を室温近辺に設定し、高い誘電率を持つ誘電体膜を使用したＤＲＡＭを作製することも可能である。
【００３６】
本発明によれば、シリコンプロセスに適合するのに困難な低融点金属である鉛やビスマスを含まず、エピタキシャル成長した誘電体膜を使用したキャパシタを、予めトランジスタを作製したＳｉ基板上に高度に集積することが可能になり、信頼性の高い超高集積化した半導体記憶素子を作成することが可能になる。
【００３７】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しつつ詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。１は第１導電型半導体基板、２は素子間分離酸化膜、３はゲート酸化膜、４ａ、４ｂはワード線、５は単結晶Ｓｉエピタキシャル成長層、６は第２導電型不純物拡散層、７、９ａ、９ｂは層間絶縁膜、８はビット線、１１はコンタクトプラグ、１２はバリア金属層、１３は下部電極、１４は誘電体薄膜、１５は上部電極、１６はドライブ線、１７はヴィアプラグである。
【００３８】
図１（ａ）は、メモリセルのトランジスタ部を形成した後、単結晶Ｓｉ層５の選択エピタキシャル成長を行い、化学的機械的研磨（ＣＭＰ）法により平坦化したところである。このとき、ワード線４ａ、４ｂの周囲を囲む絶縁膜として酸化シリコン膜を用いたが、窒化シリコン膜を用いることも可能である。また、Ｓｉ基板上の電極に対して、ＲＩＥ工程で生じた表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングを行った後、そのまま真空中でＣＶＤ室に搬送し、１ｍＴｏｒｒの圧力のＳｉＨ_４ガスとドナーとして加えた０．１ｍＴｏｒｒのＡｓＨ_３ガスを使用して７５０ ℃で選択エピタキシャル成長を行った。
次に同図（ｂ）に示すように、単結晶Ｓｉ層に対して、ＣＭＰ工程で生じた表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングを行った後、バリア金属層１２として反応性スパッタ法（Ｔｉターゲットを使用。）若しくは通常のスパッタ法（ＴｉＮターゲットを使用。）により６００℃でＴｉＮを積層した。かかる両スパッタ法における雰囲気は、例えばＡｒとＮ_２の混合ガス雰囲気とし、混合比は例えばＡｒ：Ｎ_２＝１０：１とし、全圧は例えば数ミリＴｏｒｒとした。
【００３９】
引き続き下部電極１３としてスパッタ法により６００℃で白金薄膜と、導電性ペロブスカイト膜、例えばＳＲＯ膜を積層した。白金薄膜の成膜の場合はＡｒガス雰囲気を用い、ＳＲＯ膜の成膜の場合はＡｒとＯ_２の混合ガス雰囲気（例えばＡｒ：Ｏ_２＝４：１。）を用いた。
【００４０】
次に、既知のリソグラフィーおよびＲＩＥ法により、同一のマスクを用いて下部電極膜１３、バリア金属層１２、および単結晶Ｓｉ層５のパターニングを行った。単結晶Ｓｉ層５のエッチングを行うときに、酸化膜４ａ、４ｂをエッチング・ストッパとして用いた。
【００４１】
次に同図（ｃ）に示すように、パターニングした溝内にＴＥＯＳを原料ガスとして使用したプラズマＣＶＤ法により酸化シリコン絶縁膜７を埋め込み、下部電極１３であるＳＲＯ層をストッパーとして用いたＣＭＰ法により平坦化を行った。
【００４２】
その後、同図（ｄ）に示すように、まずＳＲＯ電極の表面に対して、ＣＭＰによって生じた損傷層を除去するため、逆スパッタを行った後、Ｂａのモル分率７０％のＢＳＴ薄膜１４をスパッタ法により６００℃で４０ｎｍの厚さに成長させた。この成膜は、ＡｒとＯ_２の混合ガス雰囲気（例えばＡｒ：Ｏ_２＝４：１。）を用いた。
【００４３】
その後、キャパシタ誘電体膜１４上には、上部電極１５としてＳＲＯ膜を上記した条件と同様に成膜温度６００℃でスパッタ法により形成し、さらにドライブ線１６としてＡｌ電極を室温でスパッタ法により形成後、パターニングを行った。また、既知の方法でヴィアプラグ１７およびビット線８を作製した。
このような工程で作成した結果、下部電極１３とその下のバリア金属層１２及びコンタクトプラグ１１を同一形状かつ最大限の大きさで作製でき、さらに上部電極１５を下部電極１３よりやや大きめに作製することにより、下部電極との合わせ誤差を吸収することができた。また、セル面積に対する有効強誘電体キャパシタ面積を２９％と大きくとることができた。
【００４４】
さらに、Ｘ線回折装置により膜方位を測定したところ、ＴｉＮバリア金属層１２、ＳＲＯおよび白金電極膜１３、ＢＳＴ誘電体膜１４すべてが（００１）方位にエピタキシャル成長していた。また、形成した強誘電体薄膜キャパシタの誘電特性を測定したところ、残留分極量として０．４２Ｃ／ｍ^２と大きな値が得られ、強誘電体キャパシタとして機能することが確かめられた。
【００４５】
（比較例１）
図２は、本発明の比較例として従来の半導体記憶装置の製造方法を示す工程断面図である。１は第１導電型半導体基板、２は素子間分離酸化膜、３はゲート酸化膜、４ａ、４ｂはワード線、６は第２導電型不純物拡散層、２７、２９ａ、２９ｂ、２９ｃは層間絶縁膜、８はビット線、２１は単結晶Ｓｉコンタクトプラグ、２２はバリア金属層、２３は下部電極、２４は誘電体薄膜、２５は上部電極、２６はドライブ線、１７はヴィアプラグである。
【００４６】
図２（ａ）は、メモリセルのトランジスタ部および層間絶縁膜２７を形成し、ＣＭＰ法により平坦化した後、トランジスタの電極上にコンタクトホールを開口したところである。このとき、コンタクトホールの開口は、ＲＩＥ法でおよそ８０％の深さまでエッチングした後、さらにフッ酸を使用した湿式選択エッチングによりＳｉの清浄表面を出した。
【００４７】
次に同図（ｂ）に示すように、ＳｉＨ_４ガスとドナーとして加えたＡｓＨ_３ガスを使用して、７５０ ℃で単結晶Ｓｉプラグ２１の選択エピタキシャル成長を行ない、再びＣＭＰ法により平坦化を行った。
【００４８】
次に同図（ｃ）に示すように、上記した方法を用いて反応性スパッタ法によりバリア金属層２２として６００℃でＴｉＮ層を積層し、引き続き下部電極２３としてスパッタ法により６００℃で白金薄膜とＳＲＯ膜を積層し、既知のリソグラフィーおよびＲＩＥ法により、下部電極膜２３およびバリア金属層２２のパターニングを行った。
【００４９】
次に同図（ｄ）に示すように、ＴＥＯＳを原料ガスとして使用したプラズマＣＶＤ法により酸化シリコン絶縁膜２９ａを埋め込み、下部電極２３であるＳＲＯ層をストッパーとして用いたＣＭＰ法により平坦化を行った。その後、ＳＲＯ電極の表面に対して、ＣＭＰによって生じた損傷層を除去するため、逆スパッタを行った後、上記した方法を用いてＢａのモル分率７０％のＢＳＴ薄膜２４をスパッタ法により６００℃で４０ｎｍの厚さに成長させた。
【００５０】
その後、キャパシタ誘電体膜２４上には、上部電極２５としてＳＲＯ膜を成膜温度６００℃でスパッタ法により形成し、さらにドライブ線２６としてＡｌ電極を室温でスパッタ法により形成後、パターニングを行った。また、既知の方法でヴィアプラグ１７およびビット線８を作製した。
【００５１】
このような工程で作成した結果、まず図２（ｃ）に示すように、一番リソグラフィーの寸法制約が厳しいＢ−Ｂ´断面において、下部電極２３とその下のコンタクトプラグ２１に不可避的に合わせ誤差が生じた。さらに、上部電極２５もＳｉプラグ２１の上にエピタキシャル成長している誘電体膜２４の部分に合わせる必要があるので、下部電極より大きめに作製することができず、やはり下部電極との合わせ誤差を生じた。これらの理由により、第１の実施形態とほぼ同様のレイアウトにしたにも拘わらず、セル面積に対する有効強誘電体キャパシタ面積は１８％にとどまった。
【００５２】
（第２の実施形態）
図３及び図４は、ビット線上に凹状の形状の強誘電体キャパシタを形成した、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。１は第１導電型半導体基板、２は素子間分離酸化膜、３はゲート酸化膜、４ａ、４ｂはワード線（ポリＳｉと高融点金属の積層構造。以下の実施形態も同様。）、５、３５は単結晶Ｓｉエピタキシャル成長層、６は第２導電型不純物拡散層、７、３９ａ、３９ｂは層間絶縁膜、３８はビット線、１１はコンタクトプラグ、４２はバリア金属層、４３は下部電極、４４は誘電体薄膜、４５は上部電極、４６はドライブ線、１７はヴィアプラグ、３９ａは窒化シリコン膜である。
【００５３】
図３（ａ）は、メモリセルのトランジスタ部を形成した後、単結晶Ｓｉ層５の選択エピタキシャル成長を行い、ＣＭＰ法により平坦化したところである。このとき、ワード線４ａ、４ｂの絶縁膜として酸化シリコン膜を用いたが窒化シリコンを用いることもできる。また、Ｓｉ基板１上の電極表面に対して、ＲＩＥ工程で生じた表面の損傷層を取り除くため、フッ酸水溶液を用いた湿式エッチングを行った後、ＣＦ_４とＯ_２ガスを用いたケミカルドライエッチング（ＣＤＥ）を行い、そのまま真空中でＣＶＤ室に搬送し、ＳｉＨ_２Ｃｌ_２ガスとドナーとして加えたＡｓＨ_３ガスを使用して８００℃で選択エピタキシャル成長を行った。
【００５４】
次に同図（ｂ）に示すように、既知の方法により単結晶Ｓｉ層のパターニングを行い、パターニングした溝内にＴＥＯＳを原料ガスとして使用したプラズマＣＶＤ法により酸化シリコン絶縁膜７を埋め込み、ＣＭＰ法により平坦化を行った。続いて、既知の方法によりビット線３８および周囲の酸化シリコン膜若しくは窒化シリコン膜からなる絶縁膜を形成した。
【００５５】
次に同図（ｃ）に示すように、再び単結晶Ｓｉ層３５の選択エピタキシャル成長を行い、ＣＭＰ法により平坦化し、３０ｍＴｏｒｒの圧力のＨＢｒガスを用いて室温でＲＩＥ加工を行い、キャパシタを形成するための順テーパー状のホールを作製した。
【００５６】
なおここで、順テーパー状のホールの底を深さにおいて制御性良く形成するために以下の方法を用いることもできる。即ち、単結晶Ｓｉ層３５を２段に分けて形成し、底となるべき下層の単結晶Ｓｉ層３５の部分の上に選択的に酸化シリコン膜等の絶縁膜を形成しておき、この上に全面に再度上層の単結晶Ｓｉ層３５を形成する。この方法により、当該絶縁膜上の単結晶Ｓｉ層３５の部分をエッチング除去するときに、当該絶縁膜がエッチングストッパーとなって、深さの制御された順テーパー状のホールを形成することができる。
【００５７】
次に同図（ｄ）に示すように、上記した方法を用いてバリア金属層４２として反応性スパッタ法により６００℃でＴｉＮを積層し、引き続き下部電極４３としてスパッタ法により６００℃で白金薄膜とＳＲＯ膜を積層し、さらに窒化シリコン膜３９ａをプラズマＣＶＤ法により積層した後、ＣＭＰ法により平坦化を行った。
【００５８】
次に図４（ａ）に示すように、窒化シリコン膜３９ａおよび下部電極４３のＳＲＯ膜をマスクとして使用し、ＳＦ_６およびＯ_２ガスを用いたＲＩＥ法により、単結晶Ｓｉ層３５を選択的にエッチングして溝を形成した。
【００５９】
次に同図（ｂ）に示すように、パターニングした溝内にＴＥＯＳを原料ガスとして使用したプラズマＣＶＤ法により酸化シリコン絶縁膜４１を埋め込み、ＣＭＰ法により平坦化を行い，次にＣＦ_４ガスを用いたＲＩＥにより、キャパシタ電極内に形成された窒化シリコン膜を選択的にエッチングして除去した。
【００６０】
次に同図（ｃ）に示すように、まずＳＲＯ電極の表面に対して、ＣＭＰによって生じた損傷層を除去するため、逆スパッタを行った後、上記した方法を用いてＢａのモル分率７０％のＢＳＴ薄膜４４をスパッタ法により６００℃で４０ｎｍの厚さに成長させた。その後、上記した方法により上部電極４５としてＳＲＯ膜を成膜温度６００℃でスパッタ法により形成し、さらにドライブ線４６としてＡｌ電極を室温でスパッタ法により形成し、この後パターニングを行った。
【００６１】
このような工程で作成した結果、キャパシタ下部電極４３とその下のコンタクトプラグ４１を同一形状かつ最大限の大きさで作製でき、セル面積に対するキャパシタの基板面投影面積で３５％、立体形状を加味した有効キャパシタ面積で９０％と非常に大きな強誘電体キャパシタを作製することができた。また、形成した強誘電体薄膜キャパシタの誘電特性を測定したところ、残留分極量として０．３８Ｃ／ｍ^２と大きな値が得られ、強誘電体キャパシタとして機能することが確かめられた。
【００６２】
（第３の実施形態）
図５及び図６は、ビット線上に凸状の形状の強誘電体キャパシタを形成した、本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。１は第１導電型半導体基板、２は素子間分離酸化膜、３はゲート酸化膜、４ａ、４ｂはワード線、５５ａは単結晶Ｓｉエピタキシャル成長層、６は第２導電型不純物拡散層、７、５９は層間絶縁膜、５８はビット線、５５ａ、５５ｂはコンタクトプラグ、６２はバリア金属層、６３は下部電極、６４は誘電体薄膜、６５は上部電極、６６はドライブ線である。
【００６３】
図５（ａ）は、第２の実施形態の図３（ｂ）と同一であり、同様の方法でメモリセルのトランジスタ部、コンタクトプラグ１１、ビット線５８および周囲の酸化シリコン膜若しくは窒化シリコン膜からなる絶縁膜を形成したところである。
【００６４】
次に同図（ｂ）に示すように、再び単結晶Ｓｉ層５５ａの選択エピタキシャル成長を行い、ＣＭＰ法により平坦化し、３０ｍＴｏｒｒの圧力のＨＢｒガスを用いて室温でＲＩＥ加工を行い、キャパシタを形成するための突起部５５ｂを作製した。なおここで、第２の実施形態で用いた方法を応用して、単結晶Ｓｉ層５５ａを２層に分けて形成し、下層の単結晶Ｓｉ層５５ａの突起部形成部以外の部分の上に選択的に絶縁膜を形成しておき、同様に選択エピタキシャル成長及びエッチングを行い、制御性良くキャパシタを形成することも可能である。
【００６５】
次に同図（ｃ）に示すように、上記した方法を用いてバリア金属層６２として反応性スパッタ法により６００℃でＴｉＮを積層し、引き続き下部電極６３としてスパッタ法により６００℃で白金薄膜とＳＲＯ膜を積層した。
【００６６】
次に同図（ａ）に示すように、下部電極６３上に作製したレジストマスクおよび下部電極６３の側壁をマスクとして使用し、ＲＩＥ法により単結晶Ｓｉ層５５ａのエッチングを行った。
【００６７】
次に同図（ｂ）に示すように、パターニングした溝内にプラズマＣＶＤ法により酸化シリコン絶縁膜５９を埋め込み、ＲＩＥ法によりエッチバックを行って平坦化を行った。このエッチバックにより酸化シリコン絶縁膜５９の上面は、単結晶Ｓｉ層５５ａの突起部５５ｂ側壁の下部電極６３の部分に位置させるようにした。
【００６８】
次に同図（ｃ）に示すように、まずＳＲＯ電極の表面に対して、ＣＭＰによって生じた損傷層を除去するため、逆スパッタを行った後、上記した方法を用いてＢａのモル分率７０％のＢＳＴ薄膜６４をスパッタ法により６００℃で４０ｎｍの厚さに成長させた。引き続き上部電極６５としてＳＲＯ膜を成膜温度６００℃でスパッタ法により形成し、さらにドライブ線６６としてＡｌ電極を室温でスパッタ法により形成し、この後、既知の方法でパターニングを行った。
【００６９】
このような工程で作成した結果、キャパシタ下部電極６３とその下のコンタクトプラグ５５ａを同一形状かつ最大限の大きさで作製でき、セル面積に対するキャパシタの基板面投影面積で３７％、立体形状を加味した有効キャパシタ面積で８６％と非常に大きな強誘電体キャパシタを作製することができた。また、形成した強誘電体薄膜キャパシタの誘電特性を測定したところ、残留分極量として０．３６Ｃ／ｍ^２と大きな値が得られ、強誘電体キャパシタとして機能することが確かめられた。
【００７０】
（第４の実施形態）
図７、図８、及び図９は、ビット線上に平面形状の強誘電体キャパシタを形成し、またコンタクトプラグ埋め込みに多層の単結晶シリコンの選択成長プロセスを用いた、本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。１は第１導電型半導体基板、２は素子間分離酸化膜、３はゲート酸化膜、４ａ、４ｂはワード線、７５、８１ｃ、８１ｄは単結晶Ｓｉエピタキシャル成長層、６は第２導電型不純物拡散層、７７ａ、７７ｂ、７９は層間絶縁膜、７８はビット線、８１ａ、８１ｂ、８１ｃ、８１ｄはコンタクトプラグ、９２はバリア金属層、９３は下部電極、９４は誘電体薄膜、９５は上部電極、９６はドライブ線である。
図７（ａ）は、メモリセルのトランジスタ部を形成し、Ｂ −Ｂ ´断面図に示すようにコンタクトプラグ８１ａ間の絶縁膜７７ａを形成した後、単結晶Ｓｉ層８１ａの選択エピタキシャル成長を行い、ワード線４ａ、４ｂの周囲に形成された絶縁膜の上面を停止層として用いて、化学的機械的研磨（ＣＭＰ）法により平坦化したところである。このとき、ワード線４ａ、４ｂの周囲の絶縁膜およびプラグ８１ａ間の絶縁膜として窒化シリコン膜若しくは酸化シリコン膜を用いた。単結晶Ｓｉ層８１ａの選択エピタキシャル成長後には、ワード線４ａ、４ｂの周囲に形成された絶縁膜上にもシリコンの結晶核が発生していたが、ＣＭＰ法により取り除くことができた。
【００７１】
次に同図（ｂ）に示すように、再び単結晶Ｓｉ層７５の選択エピタキシャル成長を行ってウェハ全面にＳｉ層を形成し、ＣＭＰ法により平坦化した。
次に同図（ｃ）に示すように、コンタクトプラグを絶縁するための溝をパターニングにより形成し、絶縁膜７７ｂを埋め込み、ＣＭＰ法により平坦化を行い、さらに既知の方法によりビット線７８を形成した。
【００７２】
次に同図（ｄ）に示すように、三度目の単結晶Ｓｉ層８１ｃの選択エピタキシャル成長を行い、ビット線の周囲に形成された絶縁膜の上面を停止層として用いて、化学的機械的研磨（ＣＭＰ）法により平坦化した。このとき、ビット線４ａ、４ｂの周囲の絶縁膜として窒化シリコン膜若しくは酸化シリコン膜を用いた。単結晶Ｓｉ層８１ｃの選択エピタキシャル成長後には、ビット線７８の周囲に形成された絶縁膜上にもシリコンの結晶核が発生していたが、ＣＭＰ法により取り除くことができた。
【００７３】
次に図８（ａ）に示すように、四度目の単結晶Ｓｉ層８１ｄの選択エピタキシャル成長を行ってウェハ全面にＳｉ層を形成し、ＣＭＰ法により平坦化した。
次に同図（ｂ）に示すように、上記した方法を用いてバリア金属層９２として反応性スパッタ法により６００℃でＴｉＮを積層し、引き続き下部電極９３としてスパッタ法により６００℃で白金薄膜とＳＲＯ膜を積層した。さらに下部電極９３上に作製したレジストマスクを使用し、ＲＩＥ法により下部電極９３、バリア金属層９２、および単結晶Ｓｉ層８１ｄのエッチングを行った。
【００７４】
次に同図（ｃ）に示すように、パターニングした溝内にプラズマＣＶＤ法により酸化シリコン絶縁膜７９を埋め込み、ＲＩＥ法によりエッチバックを行って平坦化を行った。
【００７５】
次に図９に示すように、まずＳＲＯ電極の表面に対して、ＣＭＰによって生じた損傷層を除去するために、逆スパッタを行った後、上記した方法を用いてＢａのモル分率７０％のＢＳＴ薄膜９をスパッタ法により６００℃で４０ｎｍの厚さに成長させた。引き続き上部電極９５としてＳＲＯ膜を成膜温度６００℃でスパッタ法により形成し、さらにドライブ線９６としてＡｌ電極を室温でスパッタ法により形成し、この後、既知の方法でパターニングを行った。
【００７６】
このような工程で作成した結果、キャパシタ下部電極９３とその下のコンタクトプラグ８１ｄを同一形状かつ最大限の大きさで作製でき、セル面積に対する有効キャパシタ面積で５２％と非常に大きな強誘電体キャパシタを作製することができた。また、形成した強誘電体薄膜キャパシタの誘電特性を測定したところ、残留分極量として０．３８Ｃ／ｍ^２と大きな値が得られ、強誘電体キャパシタとして機能することが確かめられた。
【００７７】
（第５の実施形態）
第５の実施形態は、第１の実施形態と構造および工程は同様であるが、誘電体膜としてＢａのモル分率７０％のＢＳＴ薄膜の代わりに、Ｂａのモル分率２０％のＢＳＴ薄膜を用い、また膜厚を４０ｎｍから２０ｎｍに減少させたものである。ＳＲＯ電極にエピタキシャル成長させた結果、強誘電体膜の代わりに常誘電体膜が得られ、その誘電率は７００と非常に大きな値が得られ、酸化シリコンに換算したときの膜厚も０．１２ｎｍが得られた。この誘電体膜を使用したキャパシタによりＤＲＡＭの動作が確認された。
なお、本発明は上記実施形態に限定されることはない。例えば、スパッタリング法として、マグネトロンスパッタリング法を用いることが可能である。
【００７８】
また、例えばＲＩＥ等のエッチング工程やＣＭＰ工程により、ＳＲＯ等の導電性ペロブスカイトからなる電極に損傷層が形成された場合には、硝酸セリウムアンモニウムと過塩素酸とを含む混合溶液を用いて損傷層を除去することが可能である。また、ＢＳＴ等のペロブスカイトからなる誘電体層に上記工程により損傷層が形成された場合には、ＥＤＴＡ（エチレンジアミンテトラアセテート）、過酸化水素、及びアンモニアを含む混合溶液を用いて損傷層を除去することが可能である。
【００７９】
さらに、ＴｉＮ膜の他にＴｉＡｌＮ膜を用いても良いし、場合によっては省略することも可能である。
ＴｉＡｌＮ膜の成膜条件は、まずＳｉ基板を１％ＨＦ溶液で３分間エッチングした後、超純水にて３０分間リンスする。ここで、ＨＦ洗浄後にＨＣｌとＨ_２Ｏとの混合溶液に１分間つける方法を用いることも可能である。次に、成膜室内圧力１×１０^−７Ｔｏｒｒ以下で８５０℃に加熱する。さらに、基板温度を６００℃にして、イオンビーム反応性成膜にてＴｉＡｌＮ膜を成膜速度約０．０３ｎｍ／分で成膜した。蒸着源としてはＴｉはＥＢ蒸着、ＡｌはＫ−ｃｅｌｌ（Ｋｎｕｎｄｓｅｎｃｅｌｌ）を用いた。またＮ_２イオンを１００ｅＶに加速して基板に照射した。
【００８０】
また、単結晶Ｓｉ層のパターニングを行う際に、Ｓｉ基板をも所定の深さまでエッチングした後、パターニングした溝内に、ＴＥＯＳを原料ガスとして使用したプラズマＣＶＤ法等により酸化シリコン絶縁膜等を埋め込むことにより、Ｓｉ基板表面に同時に素子分離絶縁膜の一部を形成することが可能である。
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施可能である。
【００８１】
【発明の効果】
以上詳述したように本発明によれば、シリコンプロセスに適合するのに困難な低融点金属である鉛やビスマスを避け、エピタキシャル成長により形成された強誘電体膜や常誘電体膜を使用したキャパシタを半導体基板上に高密度に作製することができる。したがって、信頼性の高い超高集積化した半導体記憶素子の実現が可能になり、本発明の工業的価値は極めて大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図２】従来の半導体記憶装置の製造方法を示す工程断面図。
【図３】本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図４】図３に続く本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図５】本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図６】図５に続く本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図７】本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図８】図７に続く本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図９】図８に続く本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【符号の説明】
１…半導体基板
２…素子間分離絶縁膜
３…ゲート酸化膜
４ａ、４ｂ…ワード線
５…単結晶シリコンエピタキシャル成長層
６…不純物拡散層
７…層間絶縁膜
８…ビット線
９ａ、９ｂ…層間絶縁膜
１１…コンタクトプラグ
１２…バリア金属層
１３…下部電極
１４…誘電体薄膜
１５…上部電極
１６…ドライブ線
１７…ヴィアプラグ

Claims

半導体基板上に、トランジスタとキャパシタから構成されるメモリセルを、マトリックス状に配列したメモリセルアレイを有し、かつ前記キャパシタの誘電体膜としてエピタキシャル成長若しくは配向成長した誘電体物質を用いた半導体記憶装置を製造する方法であって、前記半導体基板上に前記トランジスタを形成する工程と、前記トランジスタのソース電極及びドレイン電極の少なくとも一つから前記半導体基板の結晶方位を引き継いで、該基板全面にエピタキシャル成長若しくは配向成長した半導体層を形成する工程と、この半導体層にパターニングにより溝を設ける工程と、前記溝内に絶縁膜を埋め込むことにより、前記トランジスタのソース電極及びドレイン電極の少なくとも一つの上に、前記半導体層の一部からなる絶縁分離した半導体プラグを形成する工程と、この半導体プラグ上に該半導体プラグと導通する前記キャパシタを形成する工程とを具備し、リソグラフィーにより作製した同一のマスクを用いて、前記キャパシタの上部電極層、誘電体膜、若しくは下部電極層から、前記半導体層までを順にエッチング加工することを特徴とする半導体記憶装置の製造方法。
前記キャパシタの下部電極層が、凹状若しくは凸状の立体形状を有していることを特徴とする請求項１記載の半導体記憶装置の製造方法。
前記キャパシタの下部電極層が、立方晶結晶若しくは正方晶結晶の（１００）面、（１１０）面、若しくは（１１１）面の低指数面で構成された凹状若しくは凸状の立体形状を有していることを特徴とする請求項２記載の半導体記憶装置の製造方法。
前記エピタキシャル成長若しくは配向成長した半導体層を形成する工程は、複数に分けて行うことを特徴とする請求項１乃至３記載の半導体記憶装置の製造方法。
前記半導体層を形成する複数の工程の間に、成長した該半導体層の一部を除去することを特徴とする請求項４記載の半導体記憶装置の製造方法。