JPH1197638A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH1197638A JPH1197638A JP9251543A JP25154397A JPH1197638A JP H1197638 A JPH1197638 A JP H1197638A JP 9251543 A JP9251543 A JP 9251543A JP 25154397 A JP25154397 A JP 25154397A JP H1197638 A JPH1197638 A JP H1197638A
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Abstract
(57)【要約】
【課題】 エピタキシャル成長した誘電体膜を有するキ
ャパシタを使用した半導体メモリにおいて、信頼性が高
くかつ超高集積化が可能なメモリセルを提供すること。 【解決手段】 シリコン基板１表面に形成された溝の(1
00) 方位の内壁面に形成した、(100) 方位を持つ第一の
電極３、誘電膜４、第二の電極５から構成されたキャパ
シタと、絶縁膜６を介して前記キャパシタの上部に形成
されたシリコン層７に形成されたトランジスタとを有す
る半導体記憶装置。
ャパシタを使用した半導体メモリにおいて、信頼性が高
くかつ超高集積化が可能なメモリセルを提供すること。 【解決手段】 シリコン基板１表面に形成された溝の(1
00) 方位の内壁面に形成した、(100) 方位を持つ第一の
電極３、誘電膜４、第二の電極５から構成されたキャパ
シタと、絶縁膜６を介して前記キャパシタの上部に形成
されたシリコン層７に形成されたトランジスタとを有す
る半導体記憶装置。
Description
【０００１】
【発明の属する技術分野】本発明は、ペロブスカイト型
結晶構造などを有する誘電性材料からなる誘電体膜を具
備したキャパシタを用いた半導体記憶装置及びその製造
方法に関する。
結晶構造などを有する誘電性材料からなる誘電体膜を具
備したキャパシタを用いた半導体記憶装置及びその製造
方法に関する。
【０００２】
【従来の技術】最近、記憶媒体として強誘電体薄膜を用
いた記憶装置（強誘電体メモリ）の開発が行われてお
り、一部にはすでに実用化されている。強誘電体メモリ
は不揮発性であり、電源を落とした後も記憶内容が失わ
れない、しかも膜厚が十分薄い場合には自発分極の反転
が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可
能であるなどの特徴を持つ。また、１ビットのメモリセ
ルを一つのトランジスタと一つの強誘電体キャパシタで
作成することができるため、大容量化にも適している。
いた記憶装置（強誘電体メモリ）の開発が行われてお
り、一部にはすでに実用化されている。強誘電体メモリ
は不揮発性であり、電源を落とした後も記憶内容が失わ
れない、しかも膜厚が十分薄い場合には自発分極の反転
が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可
能であるなどの特徴を持つ。また、１ビットのメモリセ
ルを一つのトランジスタと一つの強誘電体キャパシタで
作成することができるため、大容量化にも適している。
【０００３】強誘電体メモリに適した強誘電体薄膜に
は、残留分極が大きいこと、残留分極の温度依存性が小
さいこと、残留分極の長時間保持が可能であること（リ
テンション）などが必要である。
は、残留分極が大きいこと、残留分極の温度依存性が小
さいこと、残留分極の長時間保持が可能であること（リ
テンション）などが必要である。
【０００４】現在強誘電体材料としては、主としてジル
コン酸チタン酸鉛（ＰＺＴ）が用いられている。ＰＺＴ
は、ジルコン酸鉛とチタン酸鉛の固溶体であるが、ほぼ
１：１のモル比で固溶したものが自発分極が大きく、低
い電界でも反転することができ、記憶媒体として優れて
いると考えられている。ＰＺＴは、強誘電体相と常誘電
体層の転移温度（キュリー温度）が３００℃以上と比較
的高いため、通常の電子回路が使用される温度範囲（１
２０℃以下）では、記憶された内容が熱によって失われ
る心配は少ない。
コン酸チタン酸鉛（ＰＺＴ）が用いられている。ＰＺＴ
は、ジルコン酸鉛とチタン酸鉛の固溶体であるが、ほぼ
１：１のモル比で固溶したものが自発分極が大きく、低
い電界でも反転することができ、記憶媒体として優れて
いると考えられている。ＰＺＴは、強誘電体相と常誘電
体層の転移温度（キュリー温度）が３００℃以上と比較
的高いため、通常の電子回路が使用される温度範囲（１
２０℃以下）では、記憶された内容が熱によって失われ
る心配は少ない。
【０００５】しかしながら、ＰＺＴの良質な薄膜は作成
が難しいことが知られている。第一に、ＰＺＴの主成分
である鉛は５００℃以上で蒸発しやすく、そのため組成
の正確な制御が難しい。第二に、ＰＺＴはペロブスカイ
ト型結晶構造を形成したときにはじめて強誘電性が現れ
るが、このペロブスカイト型結晶を持つＰＺＴが得にく
く、パイロクロアと呼ばれる結晶構造のほうが容易に得
られやすいという問題がある。また、シリコンデバイス
に応用した場合には、主成分である鉛のシリコン中への
拡散を防ぐことが難しいという問題もある。
が難しいことが知られている。第一に、ＰＺＴの主成分
である鉛は５００℃以上で蒸発しやすく、そのため組成
の正確な制御が難しい。第二に、ＰＺＴはペロブスカイ
ト型結晶構造を形成したときにはじめて強誘電性が現れ
るが、このペロブスカイト型結晶を持つＰＺＴが得にく
く、パイロクロアと呼ばれる結晶構造のほうが容易に得
られやすいという問題がある。また、シリコンデバイス
に応用した場合には、主成分である鉛のシリコン中への
拡散を防ぐことが難しいという問題もある。
【０００６】ＰＺＴ以外ではチタン酸バリウム（ＢａＴ
ｉＯ3 ）が代表的な強誘電体として知られている。チタ
ン酸バリウムはＰＺＴと同じくペロブスカイト型結晶を
持ち、キュリー温度は約１２０℃であることが知られて
いる。Ｐｂと比べるとＢａは蒸発しにくいので、チタン
酸バリウムの薄膜作成においては、組成の制御が比較的
容易である。また、チタン酸バリウムが結晶化した場合
は、ペロブスカイト型以外の結晶構造をとることはほと
んどない。
ｉＯ3 ）が代表的な強誘電体として知られている。チタ
ン酸バリウムはＰＺＴと同じくペロブスカイト型結晶を
持ち、キュリー温度は約１２０℃であることが知られて
いる。Ｐｂと比べるとＢａは蒸発しにくいので、チタン
酸バリウムの薄膜作成においては、組成の制御が比較的
容易である。また、チタン酸バリウムが結晶化した場合
は、ペロブスカイト型以外の結晶構造をとることはほと
んどない。
【０００７】これらの長所にもかかわらず、チタン酸バ
リウムの薄膜キャパシタが強誘電体メモリの記憶媒体と
してさほど検討されていない理由として、ＰＺＴと比べ
て残留分極が小さく、しかも残留分極の温度依存性が大
きいことが挙げられる。
リウムの薄膜キャパシタが強誘電体メモリの記憶媒体と
してさほど検討されていない理由として、ＰＺＴと比べ
て残留分極が小さく、しかも残留分極の温度依存性が大
きいことが挙げられる。
【０００８】この原因は、チタン酸バリウムのキュリー
温度が低い（１２０℃）ことにあり、このため強誘電体
メモリを作成した場合１００℃以上の高温にさらされた
場合に記憶内容が失われる恐れがあるばかりではなく、
通常電子回路が使用される温度範囲（８５℃以下）でも
残留分極の温度依存性が大きく、動作が不安定である。
したがって、チタン酸バリウムからなる強誘電体薄膜を
使用した薄膜キャパシタは、強誘電体メモリの記憶媒体
としての用途に適さないと考えられていた。
温度が低い（１２０℃）ことにあり、このため強誘電体
メモリを作成した場合１００℃以上の高温にさらされた
場合に記憶内容が失われる恐れがあるばかりではなく、
通常電子回路が使用される温度範囲（８５℃以下）でも
残留分極の温度依存性が大きく、動作が不安定である。
したがって、チタン酸バリウムからなる強誘電体薄膜を
使用した薄膜キャパシタは、強誘電体メモリの記憶媒体
としての用途に適さないと考えられていた。
【０００９】
【発明が解決しようとする課題】本発明者らは、新しい
強誘電体薄膜として、下部電極（例えばルテニウム酸ス
トロンチウム、ＳｒＲｕＯ3 、以下ＳＲＯと略称。）の
（１００）面の格子定数に比較的近くやや大きな格子定
数を持つ誘電材料（例えば、チタン酸バリウムストロン
チウム、Ｂａx Ｓｒ1-x ＴｉＯ3 、以下ＢＳＴと略
称。）を選択し、かつまたＲＦマグネトロン・スパッタ
法という成膜過程でミスフィット転位が比較的入りにく
い成膜方法を採用して、分極軸であるｃ軸方向にエピタ
キシャル成長させることにより、膜厚２００ｎｍ以上の
比較的厚い膜厚をもつ薄膜においても、エピタキシャル
効果により本来の誘電体の格子定数よりも膜厚方向（ｃ
軸）に格子定数が伸び面内方向（ａ軸）の格子定数が縮
んだ状態を保つことができることを見いだした。
強誘電体薄膜として、下部電極（例えばルテニウム酸ス
トロンチウム、ＳｒＲｕＯ3 、以下ＳＲＯと略称。）の
（１００）面の格子定数に比較的近くやや大きな格子定
数を持つ誘電材料（例えば、チタン酸バリウムストロン
チウム、Ｂａx Ｓｒ1-x ＴｉＯ3 、以下ＢＳＴと略
称。）を選択し、かつまたＲＦマグネトロン・スパッタ
法という成膜過程でミスフィット転位が比較的入りにく
い成膜方法を採用して、分極軸であるｃ軸方向にエピタ
キシャル成長させることにより、膜厚２００ｎｍ以上の
比較的厚い膜厚をもつ薄膜においても、エピタキシャル
効果により本来の誘電体の格子定数よりも膜厚方向（ｃ
軸）に格子定数が伸び面内方向（ａ軸）の格子定数が縮
んだ状態を保つことができることを見いだした。
【００１０】その結果、強誘電キュリー温度を高温側に
シフトさせ、室温領域で大きな残留分極を示し、かつ８
５℃程度まで温度を上げても十分大きな残留分極を保持
できる強誘電体薄膜が実現可能であることを確認してい
る。例えば、下部電極として導電性ペロブスカイト結晶
であるＳＲＯ（格子定数ａは０．３９３。）を使用し、
誘電体としてＢａx Ｓｒ1-x ＴｉＯ3 を組成領域ｘ＝
０．３０〜０．９０で用いることにより、本来室温では
強誘電性を示さないはずの組成領域（ｘ≦０．７）でも
強誘電性が発現し、またもともと室温で強誘電性を示す
組成領域（ｘ＞０．７）においては、本来室温以上にあ
るキュリー温度がさらに上昇するという、実用上好まし
い強誘電体特性を実現できることを実験的に確認してい
る。
シフトさせ、室温領域で大きな残留分極を示し、かつ８
５℃程度まで温度を上げても十分大きな残留分極を保持
できる強誘電体薄膜が実現可能であることを確認してい
る。例えば、下部電極として導電性ペロブスカイト結晶
であるＳＲＯ（格子定数ａは０．３９３。）を使用し、
誘電体としてＢａx Ｓｒ1-x ＴｉＯ3 を組成領域ｘ＝
０．３０〜０．９０で用いることにより、本来室温では
強誘電性を示さないはずの組成領域（ｘ≦０．７）でも
強誘電性が発現し、またもともと室温で強誘電性を示す
組成領域（ｘ＞０．７）においては、本来室温以上にあ
るキュリー温度がさらに上昇するという、実用上好まし
い強誘電体特性を実現できることを実験的に確認してい
る。
【００１１】また同様に、下部電極として導電性ペロブ
スカイト結晶であるＳＲＯを使用し、誘電体としてＢａ
x Ｓｒ1-x ＴｉＯ3 を組成領域ｘ＝０．１０〜０．４０
で用いることにより、多結晶膜でキャパシタを作成した
ときの誘電率（例えば膜厚20nmで誘電率200 程度。）の
数倍の800 以上に達する誘電率を持つキャパシタが作成
できるという、ＤＲＡＭとして非常に好ましい誘電特性
を実現できることを実験的に確認している。
スカイト結晶であるＳＲＯを使用し、誘電体としてＢａ
x Ｓｒ1-x ＴｉＯ3 を組成領域ｘ＝０．１０〜０．４０
で用いることにより、多結晶膜でキャパシタを作成した
ときの誘電率（例えば膜厚20nmで誘電率200 程度。）の
数倍の800 以上に達する誘電率を持つキャパシタが作成
できるという、ＤＲＡＭとして非常に好ましい誘電特性
を実現できることを実験的に確認している。
【００１２】このエピタキシャル成長させた誘電体薄膜
を使用した薄膜キャパシタ用いて、ＦＲＡＭやＤＲＡＭ
などの半導体メモリを構成することができる。代表的な
従来例として、予めトランジスタを形成したＳｉ基板上
に、トランジスタを覆う層間絶縁膜にトランジスタの電
極上に開口部（コンタクトホール）を設け、開口部内に
気相からの選択エピタキシャル成長又は非晶質からの固
相エピタキシャル成長により単結晶Siプラグを作製し、
その上にエピタキシャル薄膜キャパシタを作成する方法
（特願平7-082091）が挙げられる。
を使用した薄膜キャパシタ用いて、ＦＲＡＭやＤＲＡＭ
などの半導体メモリを構成することができる。代表的な
従来例として、予めトランジスタを形成したＳｉ基板上
に、トランジスタを覆う層間絶縁膜にトランジスタの電
極上に開口部（コンタクトホール）を設け、開口部内に
気相からの選択エピタキシャル成長又は非晶質からの固
相エピタキシャル成長により単結晶Siプラグを作製し、
その上にエピタキシャル薄膜キャパシタを作成する方法
（特願平7-082091）が挙げられる。
【００１３】この方法は、トランジスタの電極直上に積
層してエピタキシャル薄膜キャパシタを作製することが
できるため、構造上最も高集積化に適した方法である。
しかしながら、高集積化した半導体記憶装置において
は、トランジスタの電極上に形成したコンタクトホール
の深さと幅のアスペクト比が大きくなる。大きなアスペ
クト比を持つコンタクトホールの底面のみから単結晶シ
リコンプラグを選択エピタキシャル成長または固相エピ
タキシャル成長により形成するためのプロセスウィンド
は狭いものとなり、一つのメモリデバイスの中に数十メ
ガ個以上の数のプラグを作製する際の歩留まりを考慮す
ると、クリアすべき技術課題は大きい。
層してエピタキシャル薄膜キャパシタを作製することが
できるため、構造上最も高集積化に適した方法である。
しかしながら、高集積化した半導体記憶装置において
は、トランジスタの電極上に形成したコンタクトホール
の深さと幅のアスペクト比が大きくなる。大きなアスペ
クト比を持つコンタクトホールの底面のみから単結晶シ
リコンプラグを選択エピタキシャル成長または固相エピ
タキシャル成長により形成するためのプロセスウィンド
は狭いものとなり、一つのメモリデバイスの中に数十メ
ガ個以上の数のプラグを作製する際の歩留まりを考慮す
ると、クリアすべき技術課題は大きい。
【００１４】本発明は、エピタキシャル効果を利用して
強誘電性を発現した強誘電体薄膜、あるいはエピタキシ
ャル効果により誘電率を増大させた高誘電率薄膜を使用
した半導体メモリにおいて、作成方法が容易で、かつ高
集積化が可能な半導体記憶装置及びその製造方法を提供
することを目的とする。
強誘電性を発現した強誘電体薄膜、あるいはエピタキシ
ャル効果により誘電率を増大させた高誘電率薄膜を使用
した半導体メモリにおいて、作成方法が容易で、かつ高
集積化が可能な半導体記憶装置及びその製造方法を提供
することを目的とする。
【００１５】
【課題を解決するための手段】前述した問題を解決する
ために本発明の第１は、シリコン基板表面に形成され、
シリコンの｛１００｝面で構成された内面を有する溝
と、この溝の内部にエピタキシャル成長により形成され
た第１の電極と、この第１の電極を覆うように前記溝の
内部にエピタキシャル成長により形成された誘電体膜
と、この誘電体膜上に形成された第２の電極とから構成
されているキャパシタと、このキャパシタに対して電気
的に接続されたトランジスタとを備えたことを特徴とす
る半導体記憶装置を提供する。
ために本発明の第１は、シリコン基板表面に形成され、
シリコンの｛１００｝面で構成された内面を有する溝
と、この溝の内部にエピタキシャル成長により形成され
た第１の電極と、この第１の電極を覆うように前記溝の
内部にエピタキシャル成長により形成された誘電体膜
と、この誘電体膜上に形成された第２の電極とから構成
されているキャパシタと、このキャパシタに対して電気
的に接続されたトランジスタとを備えたことを特徴とす
る半導体記憶装置を提供する。
【００１６】この本発明の第１において、以下の態様が
好ましい。 （１）前記トランジスタは前記キャパシタ上に絶縁膜を
介して形成され、前記トランジスタのソース及びドレイ
ン電極の一方は前記キャパシタの前記第２の電極と電気
的に接続されていること。
好ましい。 （１）前記トランジスタは前記キャパシタ上に絶縁膜を
介して形成され、前記トランジスタのソース及びドレイ
ン電極の一方は前記キャパシタの前記第２の電極と電気
的に接続されていること。
【００１７】（２）前記キャパシタの前記第１の電極の
少なくとも一部が、立方晶結晶の｛１００｝面又は正方
晶結晶の｛００１｝面で構成されていること。 （３）前記キャパシタの前記誘電体膜の少なくとも一部
が、立方晶ペロブスカイト結晶の｛１００｝面又は正方
晶若しくは層状ペロブスカイト結晶の｛００１｝面で構
成されていること。
少なくとも一部が、立方晶結晶の｛１００｝面又は正方
晶結晶の｛００１｝面で構成されていること。 （３）前記キャパシタの前記誘電体膜の少なくとも一部
が、立方晶ペロブスカイト結晶の｛１００｝面又は正方
晶若しくは層状ペロブスカイト結晶の｛００１｝面で構
成されていること。
【００１８】（４）前記誘電体膜が一般式ＡＢＯ3 で表
され、ＡはＢａ、Ｓｒ、Ｃａからなる群より選ばれた少
なくとも１種であり、ＢはＴｉ、Ｚｒ、Ｈｆ、Ｓｎ、
（Ｍｇ1/3 Ｎｂ2/3 ）、（Ｍｇ1/3 Ｔａ2/3 ）、（Ｚｎ
1/3 Ｎｂ2/3 ）、（Ｚｎ1/3 Ｔａ2/3 ）、（Ｍｇ1/2 Ｔ
ｅ1/2 ）、（Ｃｏ1/2 Ｗ1/2 ）、（Ｍｇ1/2 Ｗ1/2 ）、
（Ｍｎ1/2 Ｗ1/2 ）、（Ｓｃ1/2 Ｎｂ1/2 ）、（Ｍｎ
1/2 Ｎｂ1/2 ）、（Ｓｃ1/2 Ｔａ1/2 ）、（Ｆｅ1/2 Ｎ
ｂ1/2 ）、（Ｉｎ1/2 Ｎｂ1/2 ）、（Ｆｅ1/2 Ｔａ
1/2 ）、（Ｃｄ1/3 Ｎｂ2/3 ）、（Ｃｏ1/3 Ｎｂ
2/3 ）、（Ｎｉ1/3 Ｎｂ2/3 ）、（Ｃｏ1/3 Ｔａ
2/3 ）、（Ｎｉ1/3 Ｔａ2/3 ）からなる群より選ばれた
少なくとも１種であるペロブスカイト型結晶からなるこ
と。
され、ＡはＢａ、Ｓｒ、Ｃａからなる群より選ばれた少
なくとも１種であり、ＢはＴｉ、Ｚｒ、Ｈｆ、Ｓｎ、
（Ｍｇ1/3 Ｎｂ2/3 ）、（Ｍｇ1/3 Ｔａ2/3 ）、（Ｚｎ
1/3 Ｎｂ2/3 ）、（Ｚｎ1/3 Ｔａ2/3 ）、（Ｍｇ1/2 Ｔ
ｅ1/2 ）、（Ｃｏ1/2 Ｗ1/2 ）、（Ｍｇ1/2 Ｗ1/2 ）、
（Ｍｎ1/2 Ｗ1/2 ）、（Ｓｃ1/2 Ｎｂ1/2 ）、（Ｍｎ
1/2 Ｎｂ1/2 ）、（Ｓｃ1/2 Ｔａ1/2 ）、（Ｆｅ1/2 Ｎ
ｂ1/2 ）、（Ｉｎ1/2 Ｎｂ1/2 ）、（Ｆｅ1/2 Ｔａ
1/2 ）、（Ｃｄ1/3 Ｎｂ2/3 ）、（Ｃｏ1/3 Ｎｂ
2/3 ）、（Ｎｉ1/3 Ｎｂ2/3 ）、（Ｃｏ1/3 Ｔａ
2/3 ）、（Ｎｉ1/3 Ｔａ2/3 ）からなる群より選ばれた
少なくとも１種であるペロブスカイト型結晶からなるこ
と。
【００１９】（５）前記第２の電極は前記誘電体膜上に
エピタキシャル成長により形成されていること。 （６）前記キャパシタの前記第２の電極の少なくとも一
部が、立方晶結晶の｛１００｝面又は正方晶結晶の｛０
０１｝面で構成されていること。
エピタキシャル成長により形成されていること。 （６）前記キャパシタの前記第２の電極の少なくとも一
部が、立方晶結晶の｛１００｝面又は正方晶結晶の｛０
０１｝面で構成されていること。
【００２０】また本発明の第２は、｛１００｝面で構成
された表面を有するシリコン基板上にエピタキシャル成
長により形成され、立方晶結晶の｛１００｝面又は正方
晶結晶の｛００１｝面で構成された側面を有する第１の
電極と、この第１の電極の側面を覆うようにエピタキシ
ャル成長により形成された誘電体膜と、この誘電体膜を
介して前記第１の電極に隣接して形成された第２の電極
とから構成されているキャパシタと、このキャパシタに
対して電気的に接続されたトランジスタとを備えたこと
を特徴とする半導体記憶装置を提供する。
された表面を有するシリコン基板上にエピタキシャル成
長により形成され、立方晶結晶の｛１００｝面又は正方
晶結晶の｛００１｝面で構成された側面を有する第１の
電極と、この第１の電極の側面を覆うようにエピタキシ
ャル成長により形成された誘電体膜と、この誘電体膜を
介して前記第１の電極に隣接して形成された第２の電極
とから構成されているキャパシタと、このキャパシタに
対して電気的に接続されたトランジスタとを備えたこと
を特徴とする半導体記憶装置を提供する。
【００２１】この本発明の第２において、以下の態様が
好ましい。 （１）前記トランジスタは前記キャパシタ上に絶縁膜を
介して形成され、 前記トランジスタのソース及びドレ
イン電極の一方は前記キャパシタの前記第１又は第２の
電極と電気的に接続されていること。
好ましい。 （１）前記トランジスタは前記キャパシタ上に絶縁膜を
介して形成され、 前記トランジスタのソース及びドレ
イン電極の一方は前記キャパシタの前記第１又は第２の
電極と電気的に接続されていること。
【００２２】（２）前記第２の電極は、前記誘電体膜を
介して前記第１の電極に隣接してエピタキシャル成長に
より形成されていること。 （３）前記キャパシタの前記第２の電極の少なくとも一
部が、立方晶結晶の｛１００｝面又は正方晶結晶の｛０
０１｝面で構成されていること。
介して前記第１の電極に隣接してエピタキシャル成長に
より形成されていること。 （３）前記キャパシタの前記第２の電極の少なくとも一
部が、立方晶結晶の｛１００｝面又は正方晶結晶の｛０
０１｝面で構成されていること。
【００２３】なお、上記本発明の第２においても、前述
した本発明の第１における誘電体膜を用いることが好ま
しい。また本発明の第３は、第１のシリコン基板表面
に、シリコンの｛１００｝面で構成された内面を有する
溝を形成する工程と、この溝の内部にエピタキシャル成
長により第１の電極を形成する工程と、全面にエピタキ
シャル成長により誘電体膜を形成する工程と、この誘電
体膜上に第２の電極を形成する工程と、前記第１の電
極、誘電体膜、及び第２の電極から構成されているキャ
パシタに対して電気的に接続されたトランジスタを形成
する工程とを備えたことを特徴とする半導体記憶装置の
製造方法を提供する。
した本発明の第１における誘電体膜を用いることが好ま
しい。また本発明の第３は、第１のシリコン基板表面
に、シリコンの｛１００｝面で構成された内面を有する
溝を形成する工程と、この溝の内部にエピタキシャル成
長により第１の電極を形成する工程と、全面にエピタキ
シャル成長により誘電体膜を形成する工程と、この誘電
体膜上に第２の電極を形成する工程と、前記第１の電
極、誘電体膜、及び第２の電極から構成されているキャ
パシタに対して電気的に接続されたトランジスタを形成
する工程とを備えたことを特徴とする半導体記憶装置の
製造方法を提供する。
【００２４】この本発明の第３において、以下の態様が
好ましい。 （１）前記第１のシリコン基板及び該基板とは別に準備
した第２のシリコン基板を、両基板の間に絶縁膜が位置
するように貼り合わせる工程と、前記第２のシリコン基
板を前記第１のシリコン基板と反対の側から削り、前記
第２のシリコン基板を薄くする工程と、薄くした前記第
２のシリコン基板にトランジスタを形成するとともに、
このトランジスタと前記第２の電極とを電気的に接続す
るための接続孔を前記絶縁膜に開孔し、該接続孔に接続
電極を埋め込み形成する工程とを備えたこと。
好ましい。 （１）前記第１のシリコン基板及び該基板とは別に準備
した第２のシリコン基板を、両基板の間に絶縁膜が位置
するように貼り合わせる工程と、前記第２のシリコン基
板を前記第１のシリコン基板と反対の側から削り、前記
第２のシリコン基板を薄くする工程と、薄くした前記第
２のシリコン基板にトランジスタを形成するとともに、
このトランジスタと前記第２の電極とを電気的に接続す
るための接続孔を前記絶縁膜に開孔し、該接続孔に接続
電極を埋め込み形成する工程とを備えたこと。
【００２５】（２）前記第２の電極を前記誘電体膜上に
エピタキシャル成長により形成すること。 また本発明の第４は、第１のシリコン基板表面に、シリ
コンの｛１００｝面で構成された内面を有する第１の溝
を形成する工程と、この溝の内部を埋め込むようにエピ
タキシャル成長により、前記第１の溝の前記シリコンの
｛１００｝面で構成された内面に対向する面が立方晶結
晶の｛１００｝面又は正方晶結晶の｛００１｝面となる
ように、第１の電極を形成する工程と、この第１の電極
をマスクとして前記第１のシリコン基板をエッチングす
ることにより、該基板に第２の溝を形成する工程と、全
面にエピタキシャル成長により誘電体膜を形成する工程
と、この誘電体膜上に第２の電極を前記第２の溝を埋め
込むように形成する工程と、前記第１の電極、誘電体
膜、及び第２の電極から構成されているキャパシタに対
して電気的に接続されたトランジスタを形成する工程と
を備えたことを特徴とする半導体記憶装置の製造方法を
提供する。
エピタキシャル成長により形成すること。 また本発明の第４は、第１のシリコン基板表面に、シリ
コンの｛１００｝面で構成された内面を有する第１の溝
を形成する工程と、この溝の内部を埋め込むようにエピ
タキシャル成長により、前記第１の溝の前記シリコンの
｛１００｝面で構成された内面に対向する面が立方晶結
晶の｛１００｝面又は正方晶結晶の｛００１｝面となる
ように、第１の電極を形成する工程と、この第１の電極
をマスクとして前記第１のシリコン基板をエッチングす
ることにより、該基板に第２の溝を形成する工程と、全
面にエピタキシャル成長により誘電体膜を形成する工程
と、この誘電体膜上に第２の電極を前記第２の溝を埋め
込むように形成する工程と、前記第１の電極、誘電体
膜、及び第２の電極から構成されているキャパシタに対
して電気的に接続されたトランジスタを形成する工程と
を備えたことを特徴とする半導体記憶装置の製造方法を
提供する。
【００２６】この本発明の第４において、以下の態様が
好ましい。 （１）前記第１のシリコン基板及び該基板とは別に準備
した第２のシリコン基板を、両基板の間に絶縁膜が位置
するように貼り合わせる工程と、前記第２のシリコン基
板を前記第１のシリコン基板と反対の側から削り、前記
第２のシリコン基板を薄くする工程と、薄くした前記第
２のシリコン基板にトランジスタを形成するとともに、
このトランジスタと前記第１又は第２の電極とを電気的
に接続するための接続孔を前記絶縁膜に開孔し、該接続
孔に接続電極を埋め込み形成する工程とを備えたこと。
好ましい。 （１）前記第１のシリコン基板及び該基板とは別に準備
した第２のシリコン基板を、両基板の間に絶縁膜が位置
するように貼り合わせる工程と、前記第２のシリコン基
板を前記第１のシリコン基板と反対の側から削り、前記
第２のシリコン基板を薄くする工程と、薄くした前記第
２のシリコン基板にトランジスタを形成するとともに、
このトランジスタと前記第１又は第２の電極とを電気的
に接続するための接続孔を前記絶縁膜に開孔し、該接続
孔に接続電極を埋め込み形成する工程とを備えたこと。
【００２７】（２）前記第２の電極を前記誘電体膜上に
エピタキシャル成長により形成すること。 なお、上記した本発明において、第１の電極がプレート
電極（ドライブ線）、第２の電極が電荷蓄積電極となる
場合、及びその反対に第１の電極が電荷蓄積電極、第２
の電極がプレート電極（ドライブ線）となる場合が典型
的な例である。
エピタキシャル成長により形成すること。 なお、上記した本発明において、第１の電極がプレート
電極（ドライブ線）、第２の電極が電荷蓄積電極となる
場合、及びその反対に第１の電極が電荷蓄積電極、第２
の電極がプレート電極（ドライブ線）となる場合が典型
的な例である。
【００２８】以上述べた本発明により、ギガビット以上
の超高集積化したＦＲＡＭあるいはＤＲＡＭをも製造工
程を複雑にすることなく実現できる。すなわち、従来例
においては、予めトランジスタを形成した基板の上に単
結晶のSiコンタクトプラグを形成し、さらにその上にエ
ピタキシャルキャパシタを形成するという工程を経てい
た。このために、まず単結晶Siコンタクトプラグを形成
する工程が困難であり、さらにその上にキャパシタを作
成する際には、トランジスタの温度条件に制約されて高
温のＣＶＤなどの工程が採用できず、立体的なキャパシ
タを作成するのが困難であるという問題点があった。
の超高集積化したＦＲＡＭあるいはＤＲＡＭをも製造工
程を複雑にすることなく実現できる。すなわち、従来例
においては、予めトランジスタを形成した基板の上に単
結晶のSiコンタクトプラグを形成し、さらにその上にエ
ピタキシャルキャパシタを形成するという工程を経てい
た。このために、まず単結晶Siコンタクトプラグを形成
する工程が困難であり、さらにその上にキャパシタを作
成する際には、トランジスタの温度条件に制約されて高
温のＣＶＤなどの工程が採用できず、立体的なキャパシ
タを作成するのが困難であるという問題点があった。
【００２９】このような従来例の方法と比較して、本発
明の方法によればいくつかの大きな長所がある。まず第
１点として、Si基板上に最初にキャパシタを作成するこ
とができるため、トランジスタの耐熱温度を考慮するこ
となく、エピタキシャル電極膜や誘電体膜の作成に比較
的高温が必要なCVD 法を使用することができ、したがっ
てアスペクト比の大きな立体形状のキャパシタでも作成
できる。
明の方法によればいくつかの大きな長所がある。まず第
１点として、Si基板上に最初にキャパシタを作成するこ
とができるため、トランジスタの耐熱温度を考慮するこ
となく、エピタキシャル電極膜や誘電体膜の作成に比較
的高温が必要なCVD 法を使用することができ、したがっ
てアスペクト比の大きな立体形状のキャパシタでも作成
できる。
【００３０】第２点として、キャパシタとトランジスタ
の接続部分に、工程の複雑な単結晶のSiコンタクトプラ
グを使わずに済み、多結晶のＳｉプラグでも十分である
ために工程の簡略化を図ることができる。
の接続部分に、工程の複雑な単結晶のSiコンタクトプラ
グを使わずに済み、多結晶のＳｉプラグでも十分である
ために工程の簡略化を図ることができる。
【００３１】以上のように本発明によれば、エピタキシ
ャル成長時に導入される歪等により誘起された強誘電体
膜や高誘電率膜を使用したキャパシタとトランジスタと
を簡単な工程で高度に集積することができ、信頼性の高
い超高集積化したＦＲＡＭやＤＲＡＭを容易に作成する
ことが可能になる。
ャル成長時に導入される歪等により誘起された強誘電体
膜や高誘電率膜を使用したキャパシタとトランジスタと
を簡単な工程で高度に集積することができ、信頼性の高
い超高集積化したＦＲＡＭやＤＲＡＭを容易に作成する
ことが可能になる。
【００３２】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しつつ詳細に説明する。 第１の実施形態 図１乃至図３は、本発明の第１の実施形態であるＤＲＡ
Ｍの製造工程を示す断面図である。これらの図におい
て、１は第１導電型半導体基板、２はバリア金属層、３
は下部電極、４は誘電体薄膜、５は上部電極、６は貼り
合わせ用絶縁膜、７は貼り合わせ用基板、９は素子間分
離絶縁膜、１０、１１はキャパシタの上部電極とトラン
ジスタのソース／ドレイン電極とを接続するためのコン
タクトプラグ、１２は側壁拡散層、１３はソース／ドレ
イン不純物拡散層、１４はゲート絶縁膜（酸化膜）、１
５ａ、１５ｂはワード線（例えば１５ａはシリコン層、
１５ｂはタングステンシリサイド層やタングステン
層。）、１５ｃはワード線のキャップ絶縁膜（例えばシ
リコンナイトライド層。）、１５ｄはワード線の側壁絶
縁膜（例えばシリコンナイトライド層。）、１６ａはビ
ット線とトランジスタのソース／ドレイン電極とを接続
するためのコンタクトプラグ、１６ｂはビット線、１６
ｃはビット線のキャップ絶縁膜（例えばシリコンナイト
ライド層。）、１６ｄはビット線の側壁絶縁膜（例えば
シリコンナイトライド層。）、１７、１８は層間絶縁膜
である。
参照しつつ詳細に説明する。 第１の実施形態 図１乃至図３は、本発明の第１の実施形態であるＤＲＡ
Ｍの製造工程を示す断面図である。これらの図におい
て、１は第１導電型半導体基板、２はバリア金属層、３
は下部電極、４は誘電体薄膜、５は上部電極、６は貼り
合わせ用絶縁膜、７は貼り合わせ用基板、９は素子間分
離絶縁膜、１０、１１はキャパシタの上部電極とトラン
ジスタのソース／ドレイン電極とを接続するためのコン
タクトプラグ、１２は側壁拡散層、１３はソース／ドレ
イン不純物拡散層、１４はゲート絶縁膜（酸化膜）、１
５ａ、１５ｂはワード線（例えば１５ａはシリコン層、
１５ｂはタングステンシリサイド層やタングステン
層。）、１５ｃはワード線のキャップ絶縁膜（例えばシ
リコンナイトライド層。）、１５ｄはワード線の側壁絶
縁膜（例えばシリコンナイトライド層。）、１６ａはビ
ット線とトランジスタのソース／ドレイン電極とを接続
するためのコンタクトプラグ、１６ｂはビット線、１６
ｃはビット線のキャップ絶縁膜（例えばシリコンナイト
ライド層。）、１６ｄはビット線の側壁絶縁膜（例えば
シリコンナイトライド層。）、１７、１８は層間絶縁膜
である。
【００３３】まず図１（ａ）に示すように、第一のSi(1
00) 基板１を用いて、キャパシタを埋め込むための(10
0) 方位で囲まれたトレンチ１ａを公知のエッチング方
法により形成した。このとき、必要に応じて、トレンチ
の底部に深さ0.1 μm 程度の不純物拡散層を形成して、
プレート電極の一部としても良い。
00) 基板１を用いて、キャパシタを埋め込むための(10
0) 方位で囲まれたトレンチ１ａを公知のエッチング方
法により形成した。このとき、必要に応じて、トレンチ
の底部に深さ0.1 μm 程度の不純物拡散層を形成して、
プレート電極の一部としても良い。
【００３４】次に、同図（ｂ）に示すように、バリア金
属層２としてＭＯＣＶＤ法により（Ｔｉ,Al ）Ｎをコン
フォーマルにエピタキシャル成長した。成膜温度を１０
００℃として、ソースガスとして、Ａｌ（ＣＨ3 ）3 、
ＴｉＯ（Ｃ2 Ｈ5 ）2 およびＮＨ3 を使用して、膜厚10
nmで形成した。
属層２としてＭＯＣＶＤ法により（Ｔｉ,Al ）Ｎをコン
フォーマルにエピタキシャル成長した。成膜温度を１０
００℃として、ソースガスとして、Ａｌ（ＣＨ3 ）3 、
ＴｉＯ（Ｃ2 Ｈ5 ）2 およびＮＨ3 を使用して、膜厚10
nmで形成した。
【００３５】引き続き、下部電極３として、ＭＯＣＶＤ
法によりＳＲＯをコンフォーマルにエピタキシャル成長
した。成膜温度を８００℃として、ソースガスとして、
Ｓｒ（ＴＨＤ）2 (THDは2,2,6,6-Thetramethyl,3,5-Hep
tadionate)、ＲｕＯ（Ｃ2 Ｈ5 ）2 を使用し、酸化剤と
してＯ2 を使用した。膜厚は20nmである。さらにＢａの
モル分率３０％のＢＳＴＯ薄膜４をＭＯＣＶＤ法により
コンフォーマルにエピタキシャル成長した。成膜温度を
８００℃として、ソースガスとして、Ｓｒ（ＴＨＤ）
2 、Ｂａ（ＴＨＤ）2 、ＴｉＯ（ＴＨＤ）2 を使用し、
膜厚を20nmとした。酸化剤としてＯ2 を使用した。
法によりＳＲＯをコンフォーマルにエピタキシャル成長
した。成膜温度を８００℃として、ソースガスとして、
Ｓｒ（ＴＨＤ）2 (THDは2,2,6,6-Thetramethyl,3,5-Hep
tadionate)、ＲｕＯ（Ｃ2 Ｈ5 ）2 を使用し、酸化剤と
してＯ2 を使用した。膜厚は20nmである。さらにＢａの
モル分率３０％のＢＳＴＯ薄膜４をＭＯＣＶＤ法により
コンフォーマルにエピタキシャル成長した。成膜温度を
８００℃として、ソースガスとして、Ｓｒ（ＴＨＤ）
2 、Ｂａ（ＴＨＤ）2 、ＴｉＯ（ＴＨＤ）2 を使用し、
膜厚を20nmとした。酸化剤としてＯ2 を使用した。
【００３６】次に、図２（ａ）に示すように、上部電極
5 としてＭＯＣＶＤ法によりＳＲＯをエピタキシャル成
長させてトレンチ１ｂ内を埋め込んだ後、ＢＳＴＯ薄膜
４をストッパ層として化学的機械的研磨法（ＣＭＰ）に
よりＳＲＯを研磨して平坦化した。ＳＲＯの成膜温度は
８００℃とし、ソースガスとして、Ｓｒ（ＴＨＤ）2、
ＴｉＯ（ＴＨＤ）2 、ＲｕＯ（Ｃ2 Ｈ5 ）2 およびＯ2
を使用して、膜厚20nmで形成した。
5 としてＭＯＣＶＤ法によりＳＲＯをエピタキシャル成
長させてトレンチ１ｂ内を埋め込んだ後、ＢＳＴＯ薄膜
４をストッパ層として化学的機械的研磨法（ＣＭＰ）に
よりＳＲＯを研磨して平坦化した。ＳＲＯの成膜温度は
８００℃とし、ソースガスとして、Ｓｒ（ＴＨＤ）2、
ＴｉＯ（ＴＨＤ）2 、ＲｕＯ（Ｃ2 Ｈ5 ）2 およびＯ2
を使用して、膜厚20nmで形成した。
【００３７】次に，図２（ｂ）に示すように、貼り合わ
せ用絶縁膜としてＢＰＳＧ層６ａを例えば500nm 程度形
成し、例えばＣＭＰ法などにより平坦化した。さらに、
別途表面にＢＰＳＧ層６ｂを形成し平坦化した第二のSi
基板７を用意し、第一と第二のSi基板１、７を、平坦化
したＢＰＳＧ層６ａ、６ｂ同士を突き合わせて接着し
た。ＢＰＳＧ層６ａ、６ｂは６となる。接着には、公知
の方法、例えば９００℃程度の熱処理を用いた。
せ用絶縁膜としてＢＰＳＧ層６ａを例えば500nm 程度形
成し、例えばＣＭＰ法などにより平坦化した。さらに、
別途表面にＢＰＳＧ層６ｂを形成し平坦化した第二のSi
基板７を用意し、第一と第二のSi基板１、７を、平坦化
したＢＰＳＧ層６ａ、６ｂ同士を突き合わせて接着し
た。ＢＰＳＧ層６ａ、６ｂは６となる。接着には、公知
の方法、例えば９００℃程度の熱処理を用いた。
【００３８】次に、図３（ａ）に示すように、第二のSi
基板の裏面から研磨していき、例えば150nm 程度の厚み
として、SOI 基板を形成する。この他、スマートカット
等の接着、研磨（エッチング）によるＳＯＩ基板の形成
方法を用いても良い。もちろんＳＯＩ基板のシリコン層
７の表面は、後のトランジスタ形成工程に耐えるように
鏡面研磨されている。
基板の裏面から研磨していき、例えば150nm 程度の厚み
として、SOI 基板を形成する。この他、スマートカット
等の接着、研磨（エッチング）によるＳＯＩ基板の形成
方法を用いても良い。もちろんＳＯＩ基板のシリコン層
７の表面は、後のトランジスタ形成工程に耐えるように
鏡面研磨されている。
【００３９】次に、例えば反応性イオンエッチング（Ｒ
ＩＥ）法を用いてＳＯＩ基板のシリコン層７に溝を掘
り、その溝に絶縁膜（ＳｉＯ2 層）を埋め込み平坦化し
て、いわゆるトレンチ分離型の素子間分離絶縁膜（ＳＴ
Ｉ）９を形成する。
ＩＥ）法を用いてＳＯＩ基板のシリコン層７に溝を掘
り、その溝に絶縁膜（ＳｉＯ2 層）を埋め込み平坦化し
て、いわゆるトレンチ分離型の素子間分離絶縁膜（ＳＴ
Ｉ）９を形成する。
【００４０】次に、通常のフォトリソグラフィー法とＲ
ＩＥ法などのプラズマエッチングを用いて接続孔を開口
する。このときのエッチング条件としては、ＳＯＩ層の
シリコン層７及びＳＴＩのＳｉＯ2 層９をともにエッチ
ングする条件を用い、さらに貼り合わせ用絶縁膜（ＢＰ
ＳＧ層）６をもエッチングした。このエッチングは、上
部電極のＳＲＯ膜５や誘電体薄膜のＢＳＴＯ膜４をスト
ッパーとして用いて選択的にストップさせると良い。
ＩＥ法などのプラズマエッチングを用いて接続孔を開口
する。このときのエッチング条件としては、ＳＯＩ層の
シリコン層７及びＳＴＩのＳｉＯ2 層９をともにエッチ
ングする条件を用い、さらに貼り合わせ用絶縁膜（ＢＰ
ＳＧ層）６をもエッチングした。このエッチングは、上
部電極のＳＲＯ膜５や誘電体薄膜のＢＳＴＯ膜４をスト
ッパーとして用いて選択的にストップさせると良い。
【００４１】次に、全面に例えばＮ+ 型不純物を含んだ
ポリＳｉ膜を約200nm 程度の膜厚で堆積し、全面をＣＭ
Ｐなどの方法でエッチバックすることにより、接続孔に
Ｎ+ポリＳｉ層からなる埋込み層（コンタクトプラグ）
１０、１１を形成する。この後、ＲＴＡ（Rapid Therma
l Anneal）法で800 ℃程度、20秒、窒素雰囲気でアニー
ルすることにより、Ｎ+ 側壁拡散層１２を形成する次
に、図３（ｂ）に示すように、公知のプロセスを使用し
て、ソース／ドレイン不純物拡散層１３、ゲート絶縁膜
１４、ワード線１５ａ、１５ｂは、ワード線のキャップ
絶縁膜１５ｃ、ワード線の側壁絶縁膜１５ｄを形成して
トランジスタを作製した。さらに、層間絶縁膜１７、ビ
ット線とトランジスタのソース／ドレイン電極とを接続
するためのコンタクトプラグ１６ａ、ビット線１６ｂ、
ビット線のキャップ絶縁膜１６ｃ、ビット線の側壁絶縁
膜、層間絶縁膜１８を形成してＤＲＡＭを完成する。
ポリＳｉ膜を約200nm 程度の膜厚で堆積し、全面をＣＭ
Ｐなどの方法でエッチバックすることにより、接続孔に
Ｎ+ポリＳｉ層からなる埋込み層（コンタクトプラグ）
１０、１１を形成する。この後、ＲＴＡ（Rapid Therma
l Anneal）法で800 ℃程度、20秒、窒素雰囲気でアニー
ルすることにより、Ｎ+ 側壁拡散層１２を形成する次
に、図３（ｂ）に示すように、公知のプロセスを使用し
て、ソース／ドレイン不純物拡散層１３、ゲート絶縁膜
１４、ワード線１５ａ、１５ｂは、ワード線のキャップ
絶縁膜１５ｃ、ワード線の側壁絶縁膜１５ｄを形成して
トランジスタを作製した。さらに、層間絶縁膜１７、ビ
ット線とトランジスタのソース／ドレイン電極とを接続
するためのコンタクトプラグ１６ａ、ビット線１６ｂ、
ビット線のキャップ絶縁膜１６ｃ、ビット線の側壁絶縁
膜、層間絶縁膜１８を形成してＤＲＡＭを完成する。
【００４２】このような構成により、キャパシタの上部
電極と接続孔とを自己整合的に形成できるため、製品の
歩留まりが向上する。また、下地としてＳｉ基板の（10
0 ）面が使用できるため、Ｓｉ基板の上に(100) 配向し
た(Ti,Al)Nバリアメタル、(100) 配向したＳｒＲｕＯ3
電極、さらに(100) 配向した(Ba,Sr)TiO3 誘電膜などを
安定して作成することができ、誘電体キャパシタの誘電
率のばらつきやリーク電流のばらつきを抑えることがで
きる。
電極と接続孔とを自己整合的に形成できるため、製品の
歩留まりが向上する。また、下地としてＳｉ基板の（10
0 ）面が使用できるため、Ｓｉ基板の上に(100) 配向し
た(Ti,Al)Nバリアメタル、(100) 配向したＳｒＲｕＯ3
電極、さらに(100) 配向した(Ba,Sr)TiO3 誘電膜などを
安定して作成することができ、誘電体キャパシタの誘電
率のばらつきやリーク電流のばらつきを抑えることがで
きる。
【００４３】また、キャパシタがトランジスタの下にあ
るので、配線層の形成時においてキャパシタによる段差
がなくなり、コンタクトや配線形成工程が容易になり、
工程の簡略化や平坦化工程の簡略化を達成できる。さら
にまた、キャパシタがトランジスタの下部領域に立体化
されているので、トランジスタの下の領域まで立体化さ
れたキャパシタ領域として使用でき、メモリ領域におけ
るキャパシタの占める面積をメモリ面積を大きくせずに
大きくできる。その結果、蓄積電荷量を大きくでき、メ
モリセル動作マージンを大きくすることができ、製品の
歩留まりを向上できる。
るので、配線層の形成時においてキャパシタによる段差
がなくなり、コンタクトや配線形成工程が容易になり、
工程の簡略化や平坦化工程の簡略化を達成できる。さら
にまた、キャパシタがトランジスタの下部領域に立体化
されているので、トランジスタの下の領域まで立体化さ
れたキャパシタ領域として使用でき、メモリ領域におけ
るキャパシタの占める面積をメモリ面積を大きくせずに
大きくできる。その結果、蓄積電荷量を大きくでき、メ
モリセル動作マージンを大きくすることができ、製品の
歩留まりを向上できる。
【００４４】第２の実施形態 図４及び図５は、本発明の第２の実施形態であるＦＲＡ
Ｍの製造工程を示す断面図である。これらの図におい
て、１は第１導電型半導体基板、２はバリア金属層、３
は下部電極、４は誘電体薄膜、５は上部電極、６は貼り
合わせ用絶縁膜、７は貼り合わせ用基板、８、９は素子
間分離絶縁膜、１０、１１はキャパシタの上部電極とト
ランジスタのソース／ドレイン電極とを接続するための
コンタクトプラグ、１２は側壁拡散層、１３はソース／
ドレイン不純物拡散層、１４はゲート絶縁膜（酸化
膜）、１５ａ、１５ｂはワード線（例えば１５ａはシリ
コン層、１５ｂはタングステンシリサイド層やタングス
テン層。）、１５ｃはワード線のキャップ絶縁膜（例え
ばシリコンナイトライド層。）、１５ｄはワード線の側
壁絶縁膜（例えばシリコンナイトライド層。）、１６ａ
はビット線とトランジスタのソース／ドレイン電極とを
接続するためのコンタクトプラグ、１６ｂはビット線、
１６ｃはビット線のキャップ絶縁膜（例えばシリコンナ
イトライド層。）、１６ｄはビット線の側壁絶縁膜（例
えばシリコンナイトライド層。）、１７、１８は層間絶
縁膜である。
Ｍの製造工程を示す断面図である。これらの図におい
て、１は第１導電型半導体基板、２はバリア金属層、３
は下部電極、４は誘電体薄膜、５は上部電極、６は貼り
合わせ用絶縁膜、７は貼り合わせ用基板、８、９は素子
間分離絶縁膜、１０、１１はキャパシタの上部電極とト
ランジスタのソース／ドレイン電極とを接続するための
コンタクトプラグ、１２は側壁拡散層、１３はソース／
ドレイン不純物拡散層、１４はゲート絶縁膜（酸化
膜）、１５ａ、１５ｂはワード線（例えば１５ａはシリ
コン層、１５ｂはタングステンシリサイド層やタングス
テン層。）、１５ｃはワード線のキャップ絶縁膜（例え
ばシリコンナイトライド層。）、１５ｄはワード線の側
壁絶縁膜（例えばシリコンナイトライド層。）、１６ａ
はビット線とトランジスタのソース／ドレイン電極とを
接続するためのコンタクトプラグ、１６ｂはビット線、
１６ｃはビット線のキャップ絶縁膜（例えばシリコンナ
イトライド層。）、１６ｄはビット線の側壁絶縁膜（例
えばシリコンナイトライド層。）、１７、１８は層間絶
縁膜である。
【００４５】図４（ａ）は、第１の実施形態の図２
（ａ）までの工程と同様の工程を行った後のキャパシタ
セル部分を示す断面図である。ただし、誘電膜としてＢ
ａのモル分率３０％のＢＳＴＯ薄膜の代わりに、Ｂａの
モル分率８０％のＢＳＴＯ薄膜を用いて強誘電体膜を作
成した。
（ａ）までの工程と同様の工程を行った後のキャパシタ
セル部分を示す断面図である。ただし、誘電膜としてＢ
ａのモル分率３０％のＢＳＴＯ薄膜の代わりに、Ｂａの
モル分率８０％のＢＳＴＯ薄膜を用いて強誘電体膜を作
成した。
【００４６】次に、図４（ｂ）に示すように、さらにＣ
ＭＰ法を使用して、バリアメタル(Ti,Al)Nをストッパー
として、誘電膜４、下部電極３をキャパシタ以外の所で
は研磨して取り除いた。この時、上部電極５も上面が一
部除去される。
ＭＰ法を使用して、バリアメタル(Ti,Al)Nをストッパー
として、誘電膜４、下部電極３をキャパシタ以外の所で
は研磨して取り除いた。この時、上部電極５も上面が一
部除去される。
【００４７】次に、図５（ａ）に示すように、既知のリ
ソグラフィー法、及びＳＲＯ電極および誘電体膜をマス
クとするセルフアラインプロセスを併用して、ＲＩＥ法
により(Ti,Al)N膜およびＳｉ基板をエッチングした。さ
らに、プラズマＣＶＤ法等により素子間分離絶縁膜（酸
化膜）８を埋め込み、これを平坦化した。このプロセス
により下部電極３を分離絶縁し、ドライブ線（ＤＲＡＭ
ではプレート線に相当）を形成することができた。
ソグラフィー法、及びＳＲＯ電極および誘電体膜をマス
クとするセルフアラインプロセスを併用して、ＲＩＥ法
により(Ti,Al)N膜およびＳｉ基板をエッチングした。さ
らに、プラズマＣＶＤ法等により素子間分離絶縁膜（酸
化膜）８を埋め込み、これを平坦化した。このプロセス
により下部電極３を分離絶縁し、ドライブ線（ＤＲＡＭ
ではプレート線に相当）を形成することができた。
【００４８】次に、図５（ｂ）に示すように、第一の実
施形態と同様に第二のSi基板と接着を行い、コンタクト
プラグ１０、１１を形成し、ＳＯＩ基板中にトランジス
タおよび上部配線を形成した。
施形態と同様に第二のSi基板と接着を行い、コンタクト
プラグ１０、１１を形成し、ＳＯＩ基板中にトランジス
タおよび上部配線を形成した。
【００４９】その結果、キャパシタ膜として常誘電体膜
の代わりに強誘電体膜が得られ、その残留分極は60Ｃ／
ｍ2 と非常に大きな値が得られた。この強誘電体膜を使
用したキャパシタによりＦＲＡＭの動作が確認された。
また、本実施形態によれば、第１の実施形態と同様の効
果が得られることはいうまでもない。
の代わりに強誘電体膜が得られ、その残留分極は60Ｃ／
ｍ2 と非常に大きな値が得られた。この強誘電体膜を使
用したキャパシタによりＦＲＡＭの動作が確認された。
また、本実施形態によれば、第１の実施形態と同様の効
果が得られることはいうまでもない。
【００５０】第３の実施形態 図６乃至図８は、本発明の第３の実施形態であるＤＲＡ
Ｍの製造工程を示す断面図である。これらの図におい
て、６１は第１導電型半導体基板、６２はバリア金属
層、６３はプレート電極、６４は誘電体薄膜、６５は電
荷蓄積電極、６は貼り合わせ用絶縁膜、７は貼り合わせ
用基板、８、９は素子間分離絶縁膜、１０、１１はキャ
パシタの上部電極とトランジスタのソース／ドレイン電
極とを接続するためのコンタクトプラグ、１２は側壁拡
散層、１３はソース／ドレイン不純物拡散層、１４はゲ
ート絶縁膜（酸化膜）、１５ａ、１５ｂはワード線（例
えば１５ａはシリコン層、１５ｂはタングステンシリサ
イド層やタングステン層。）、１５ｃはワード線のキャ
ップ絶縁膜（例えばシリコンナイトライド層。）、１５
ｄはワード線の側壁絶縁膜（例えばシリコンナイトライ
ド層。）、１６ａはビット線とトランジスタのソース／
ドレイン電極とを接続するためのコンタクトプラグ、１
６ｂはビット線、１６ｃはビット線のキャップ絶縁膜
（例えばシリコンナイトライド層。）、１６ｄはビット
線の側壁絶縁膜（例えばシリコンナイトライド層。）、
１７、１８は層間絶縁膜である。
Ｍの製造工程を示す断面図である。これらの図におい
て、６１は第１導電型半導体基板、６２はバリア金属
層、６３はプレート電極、６４は誘電体薄膜、６５は電
荷蓄積電極、６は貼り合わせ用絶縁膜、７は貼り合わせ
用基板、８、９は素子間分離絶縁膜、１０、１１はキャ
パシタの上部電極とトランジスタのソース／ドレイン電
極とを接続するためのコンタクトプラグ、１２は側壁拡
散層、１３はソース／ドレイン不純物拡散層、１４はゲ
ート絶縁膜（酸化膜）、１５ａ、１５ｂはワード線（例
えば１５ａはシリコン層、１５ｂはタングステンシリサ
イド層やタングステン層。）、１５ｃはワード線のキャ
ップ絶縁膜（例えばシリコンナイトライド層。）、１５
ｄはワード線の側壁絶縁膜（例えばシリコンナイトライ
ド層。）、１６ａはビット線とトランジスタのソース／
ドレイン電極とを接続するためのコンタクトプラグ、１
６ｂはビット線、１６ｃはビット線のキャップ絶縁膜
（例えばシリコンナイトライド層。）、１６ｄはビット
線の側壁絶縁膜（例えばシリコンナイトライド層。）、
１７、１８は層間絶縁膜である。
【００５１】まず図６（ａ）に示すように、第一のSi(1
00) 基板６１を用いて、キャパシタを埋め込むための(1
00) 方位で囲まれたトレンチを公知の方法により形成し
た。このとき、必要に応じて、トレンチの底部に深さ0.
1 μm 程度の不純物拡散層を形成して、プレート電極の
一部としても良い。
00) 基板６１を用いて、キャパシタを埋め込むための(1
00) 方位で囲まれたトレンチを公知の方法により形成し
た。このとき、必要に応じて、トレンチの底部に深さ0.
1 μm 程度の不純物拡散層を形成して、プレート電極の
一部としても良い。
【００５２】次に、バリア金属層６２としてＭＯＣＶＤ
法により（Ti,Al ）Ｎをコンフォーマルにエピタキシャ
ル成長した。成膜温度を１０００℃とし、ソースガスと
して、Ａｌ（ＣＨ3 ）3 、ＴｉＯ（Ｃ2 Ｈ5 ）2 および
ＮＨ3 を使用し、膜厚は10nmとした。引き続き、プレー
ト電極３として、ＭＯＣＶＤ法によりＳＲＯをエピタキ
シャル成長させてトレンチ内に埋め込んだ後、（Ti,Al
）Ｎをストッパ層として化学的機械的研磨法（ＣＭ
Ｐ）によりＳＲＯを研磨して平坦化した。ＳＲＯの成膜
温度は８００℃とし、ソースガスとして、Ｓｒ（ＴＨ
Ｄ）2 、ＲｕＯ（Ｃ2Ｈ5 ）2 及びＯ2 を使用し、膜厚
は20nmとした。
法により（Ti,Al ）Ｎをコンフォーマルにエピタキシャ
ル成長した。成膜温度を１０００℃とし、ソースガスと
して、Ａｌ（ＣＨ3 ）3 、ＴｉＯ（Ｃ2 Ｈ5 ）2 および
ＮＨ3 を使用し、膜厚は10nmとした。引き続き、プレー
ト電極３として、ＭＯＣＶＤ法によりＳＲＯをエピタキ
シャル成長させてトレンチ内に埋め込んだ後、（Ti,Al
）Ｎをストッパ層として化学的機械的研磨法（ＣＭ
Ｐ）によりＳＲＯを研磨して平坦化した。ＳＲＯの成膜
温度は８００℃とし、ソースガスとして、Ｓｒ（ＴＨ
Ｄ）2 、ＲｕＯ（Ｃ2Ｈ5 ）2 及びＯ2 を使用し、膜厚
は20nmとした。
【００５３】次に、図６（ｂ）に示すように、公知のＲ
ＩＥ法により、ＳＲＯプレート電極６３をマスクとし
て、(Ti,Al)Nバリアメタル６２およびＳｉ層をエッチン
グして、再びトレンチ６１ａを形成した。
ＩＥ法により、ＳＲＯプレート電極６３をマスクとし
て、(Ti,Al)Nバリアメタル６２およびＳｉ層をエッチン
グして、再びトレンチ６１ａを形成した。
【００５４】次に、図７（ａ）に示すように、Ｂａのモ
ル分率３０％のＢＳＴＯ薄膜６４をＭＯＣＶＤ法により
コンフォーマルに成長した。成膜温度は８００℃とし、
ソースガスとして、Ｓｒ（ＴＨＤ）2 、Ｂａ（ＴＨＤ）
2 、ＴｉＯ（ＴＨＤ）2 及びＯ2 を使用して、膜厚を20
nmとした。このとき、ＳＲＯプレート電極６３のトレン
チ側壁部分においては、ＢＳＴＯ薄膜６４は（100 ）方
位でエピタキシャル成長した。トレンチの底部のＳｉ結
晶上には、成膜中に形成された酸化膜を介して多結晶の
ＢＳＴＯ膜６４が形成された。
ル分率３０％のＢＳＴＯ薄膜６４をＭＯＣＶＤ法により
コンフォーマルに成長した。成膜温度は８００℃とし、
ソースガスとして、Ｓｒ（ＴＨＤ）2 、Ｂａ（ＴＨＤ）
2 、ＴｉＯ（ＴＨＤ）2 及びＯ2 を使用して、膜厚を20
nmとした。このとき、ＳＲＯプレート電極６３のトレン
チ側壁部分においては、ＢＳＴＯ薄膜６４は（100 ）方
位でエピタキシャル成長した。トレンチの底部のＳｉ結
晶上には、成膜中に形成された酸化膜を介して多結晶の
ＢＳＴＯ膜６４が形成された。
【００５５】次に、電荷蓄積電極６５としてＭＯＣＶＤ
法によりＳＲＯをエピタキシャル成長させてトレンチ内
を埋め込んだ後、ＢＳＴＯ膜６４をストッパ層として化
学的機械的研磨法（ＣＭＰ）によりＳＲＯ膜６５を研磨
して平坦化した。ＳＲＯの成膜温度は８００℃として、
ソースガスとして、Ｓｒ（ＴＨＤ）2 、ＲｕＯ（Ｃ2Ｈ5
）2 及びＯ2 を使用して、膜厚を20nmとした。
法によりＳＲＯをエピタキシャル成長させてトレンチ内
を埋め込んだ後、ＢＳＴＯ膜６４をストッパ層として化
学的機械的研磨法（ＣＭＰ）によりＳＲＯ膜６５を研磨
して平坦化した。ＳＲＯの成膜温度は８００℃として、
ソースガスとして、Ｓｒ（ＴＨＤ）2 、ＲｕＯ（Ｃ2Ｈ5
）2 及びＯ2 を使用して、膜厚を20nmとした。
【００５６】次に、図７（ｂ）に示すように、貼り合わ
せ用絶縁膜としてＢＰＳＧ層６ａを例えば500nm 程度形
成し、例えばＣＭＰ法などにより平坦化した。さらに別
途表面にＢＰＳＧ層６ｂを形成し平坦化した第二のSi基
板７を用意し、第一と第二のSi基板６１、７を平坦化し
たＢＰＳＧ層同士を突き合わせて接着した。ＢＰＳＧ層
６ａ、６ｂは６となる。接着には、公知の方法、例えば
９００℃程度の熱処理を用いた。
せ用絶縁膜としてＢＰＳＧ層６ａを例えば500nm 程度形
成し、例えばＣＭＰ法などにより平坦化した。さらに別
途表面にＢＰＳＧ層６ｂを形成し平坦化した第二のSi基
板７を用意し、第一と第二のSi基板６１、７を平坦化し
たＢＰＳＧ層同士を突き合わせて接着した。ＢＰＳＧ層
６ａ、６ｂは６となる。接着には、公知の方法、例えば
９００℃程度の熱処理を用いた。
【００５７】次に、図８（ａ）に示すように，第二のSi
基板７の裏面から研磨していき，例えば150nm 程度の厚
さとして、SOI 基板を形成する。この他、スマートカッ
ト等の接着、研磨（エッチング）によるＳＯＩ基板の形
成方法を用いても良い。もちろん、ＳＯＩ基板のシリコ
ン層７の表面は後のトランジスタ形成工程に耐えるよう
に鏡面研磨されている。
基板７の裏面から研磨していき，例えば150nm 程度の厚
さとして、SOI 基板を形成する。この他、スマートカッ
ト等の接着、研磨（エッチング）によるＳＯＩ基板の形
成方法を用いても良い。もちろん、ＳＯＩ基板のシリコ
ン層７の表面は後のトランジスタ形成工程に耐えるよう
に鏡面研磨されている。
【００５８】次に、例えば反応性イオンエッチング（Ｒ
ＩＥ）法を用いてＳＯＩ基板のシリコン層７に溝を掘
り、その溝に絶縁膜（ＳｉＯ2 層）を埋め込み平坦化し
て、いわゆるトレンチ分離型の素子間分離絶縁膜（ＳＴ
Ｉ）９を形成する。次に、通常のフォトリソグラフィー
法とＲＩＥ法などのプラズマエッチングを用いて接続孔
を開口する。このときのエッチング条件としては、ＳＯ
Ｉ層のシリコン層７とＳＴＩのＳｉＯ2 層９をともにエ
ッチングする条件を用い、さらにＢＰＳＧ層６をエッチ
ングする。この時、電荷蓄積電極のＳＲＯ膜６５や誘電
体薄膜のＢＳＴＯ膜６４をストッパーとして用いて選択
的にエッチングをストップさせると良い。
ＩＥ）法を用いてＳＯＩ基板のシリコン層７に溝を掘
り、その溝に絶縁膜（ＳｉＯ2 層）を埋め込み平坦化し
て、いわゆるトレンチ分離型の素子間分離絶縁膜（ＳＴ
Ｉ）９を形成する。次に、通常のフォトリソグラフィー
法とＲＩＥ法などのプラズマエッチングを用いて接続孔
を開口する。このときのエッチング条件としては、ＳＯ
Ｉ層のシリコン層７とＳＴＩのＳｉＯ2 層９をともにエ
ッチングする条件を用い、さらにＢＰＳＧ層６をエッチ
ングする。この時、電荷蓄積電極のＳＲＯ膜６５や誘電
体薄膜のＢＳＴＯ膜６４をストッパーとして用いて選択
的にエッチングをストップさせると良い。
【００５９】次に、全面に例えばＮ+ 型不純物を含んだ
ポリＳｉ膜を約200nm 程度の膜厚で堆積し、全面をＣＭ
Ｐなどの方法でエッチバックすることにより、接続孔に
Ｎ+ポリＳｉ層からなる埋込み層（コンタクトプラグ）
１０、１１を形成する。この後、ＲＴＡ（Rapid Therma
l Anneal）法で800 ℃程度、20秒、窒素雰囲気でアニー
ルすることにより、Ｎ+ 側壁拡散層１２を形成する次
に、図８（ｂ）に示すように、第１の実施形態と同様に
して公知のプロセスを使用し、トランジスタのソース／
ドレイン不純物拡散層１３、ゲート絶縁膜１４、ワード
線１５ａ、１５ｂからなるトランジスタや、ビット線１
６ｂ等を形成した。
ポリＳｉ膜を約200nm 程度の膜厚で堆積し、全面をＣＭ
Ｐなどの方法でエッチバックすることにより、接続孔に
Ｎ+ポリＳｉ層からなる埋込み層（コンタクトプラグ）
１０、１１を形成する。この後、ＲＴＡ（Rapid Therma
l Anneal）法で800 ℃程度、20秒、窒素雰囲気でアニー
ルすることにより、Ｎ+ 側壁拡散層１２を形成する次
に、図８（ｂ）に示すように、第１の実施形態と同様に
して公知のプロセスを使用し、トランジスタのソース／
ドレイン不純物拡散層１３、ゲート絶縁膜１４、ワード
線１５ａ、１５ｂからなるトランジスタや、ビット線１
６ｂ等を形成した。
【００６０】このような構成により、第１の実施形態と
同様な効果が期待できる。さらに、キャパシタ・セルの
断面がプレート電極、誘電体、電荷蓄積電極、誘電体の
繰り返しのみの究極の構造で構成されているために、メ
モリセルのデザインルールが０．１μｍ以下に小さくな
ったときも対応が可能になるという大きな特徴がある。
同様な効果が期待できる。さらに、キャパシタ・セルの
断面がプレート電極、誘電体、電荷蓄積電極、誘電体の
繰り返しのみの究極の構造で構成されているために、メ
モリセルのデザインルールが０．１μｍ以下に小さくな
ったときも対応が可能になるという大きな特徴がある。
【００６１】第４の実施形態 図９乃至図１０は、本発明の第４の実施形態であるＤＲ
ＡＭの製造工程を示す断面図である。これらの図におい
て、９１は第１導電型半導体基板、９２はバリア金属
層、９３は電荷蓄積電極、９４は誘電体薄膜、９５はプ
レート電極、６は貼り合わせ用絶縁膜、７は貼り合わせ
用基板、８、９は素子間分離絶縁膜、１００、１０１は
キャパシタの上部電極とトランジスタのソース／ドレイ
ン電極とを接続するためのコンタクトプラグ、１２は側
壁拡散層、１３はソース／ドレイン不純物拡散層、１４
はゲート絶縁膜（酸化膜）、１５ａ、１５ｂはワード線
（例えば１５ａはシリコン層、１５ｂはタングステンシ
リサイド層やタングステン層。）、１５ｃはワード線の
キャップ絶縁膜（例えばシリコンナイトライド層。）、
１５ｄはワード線の側壁絶縁膜（例えばシリコンナイト
ライド層。）、１６ａはビット線とトランジスタのソー
ス／ドレイン電極とを接続するためのコンタクトプラ
グ、１６ｂはビット線、１６ｃはビット線のキャップ絶
縁膜（例えばシリコンナイトライド層。）、１６ｄはビ
ット線の側壁絶縁膜（例えばシリコンナイトライド
層。）、１７、１８は層間絶縁膜である。
ＡＭの製造工程を示す断面図である。これらの図におい
て、９１は第１導電型半導体基板、９２はバリア金属
層、９３は電荷蓄積電極、９４は誘電体薄膜、９５はプ
レート電極、６は貼り合わせ用絶縁膜、７は貼り合わせ
用基板、８、９は素子間分離絶縁膜、１００、１０１は
キャパシタの上部電極とトランジスタのソース／ドレイ
ン電極とを接続するためのコンタクトプラグ、１２は側
壁拡散層、１３はソース／ドレイン不純物拡散層、１４
はゲート絶縁膜（酸化膜）、１５ａ、１５ｂはワード線
（例えば１５ａはシリコン層、１５ｂはタングステンシ
リサイド層やタングステン層。）、１５ｃはワード線の
キャップ絶縁膜（例えばシリコンナイトライド層。）、
１５ｄはワード線の側壁絶縁膜（例えばシリコンナイト
ライド層。）、１６ａはビット線とトランジスタのソー
ス／ドレイン電極とを接続するためのコンタクトプラ
グ、１６ｂはビット線、１６ｃはビット線のキャップ絶
縁膜（例えばシリコンナイトライド層。）、１６ｄはビ
ット線の側壁絶縁膜（例えばシリコンナイトライド
層。）、１７、１８は層間絶縁膜である。
【００６２】まず図９（ａ）に示すように、第一のSi(1
00) 基板９１を用いて、キャパシタを埋め込むための(1
00) 方位で囲まれたトレンチを公知の方法により形成し
た。このとき、必要に応じて、トレンチの底部に深さ0.
1 μm 程度の不純物拡散層を形成して、プレート電極の
一部としても良い。
00) 基板９１を用いて、キャパシタを埋め込むための(1
00) 方位で囲まれたトレンチを公知の方法により形成し
た。このとき、必要に応じて、トレンチの底部に深さ0.
1 μm 程度の不純物拡散層を形成して、プレート電極の
一部としても良い。
【００６３】次に、バリア金属層９２としてＭＯＣＶＤ
法により（Ti,Al ）Ｎをコンフォーマルにエピタキシャ
ル成長した。成膜温度を１０００℃とし、ソースガスと
して、Ａｌ（ＣＨ3 ）3 、ＴｉＯ（Ｃ2 Ｈ5 ）2 および
ＮＨ3 を使用し、膜厚は10nmとした。引き続き、電荷蓄
積電極９３として、ＭＯＣＶＤ法によりＳＲＯをエピタ
キシャル成長させてトレンチ内に埋め込んだ後、（Ti,A
l ）Ｎをストッパ層として化学的機械的研磨法（ＣＭ
Ｐ）によりＳＲＯを研磨して平坦化した。ＳＲＯの成膜
温度は８００℃とし、ソースガスとして、Ｓｒ（ＴＨ
Ｄ）2 、ＲｕＯ（Ｃ2 Ｈ5 ）2 及びＯ2 を使用し、膜厚
は20nmとした。
法により（Ti,Al ）Ｎをコンフォーマルにエピタキシャ
ル成長した。成膜温度を１０００℃とし、ソースガスと
して、Ａｌ（ＣＨ3 ）3 、ＴｉＯ（Ｃ2 Ｈ5 ）2 および
ＮＨ3 を使用し、膜厚は10nmとした。引き続き、電荷蓄
積電極９３として、ＭＯＣＶＤ法によりＳＲＯをエピタ
キシャル成長させてトレンチ内に埋め込んだ後、（Ti,A
l ）Ｎをストッパ層として化学的機械的研磨法（ＣＭ
Ｐ）によりＳＲＯを研磨して平坦化した。ＳＲＯの成膜
温度は８００℃とし、ソースガスとして、Ｓｒ（ＴＨ
Ｄ）2 、ＲｕＯ（Ｃ2 Ｈ5 ）2 及びＯ2 を使用し、膜厚
は20nmとした。
【００６４】次に、図９（ｂ）に示すように、公知のＲ
ＩＥ法により、ＳＲＯ電荷蓄積電極９３をマスクとし
て、(Ti,Al)Nバリアメタル９２およびＳｉ層をエッチン
グして、再びトレンチ９１ａを形成した。
ＩＥ法により、ＳＲＯ電荷蓄積電極９３をマスクとし
て、(Ti,Al)Nバリアメタル９２およびＳｉ層をエッチン
グして、再びトレンチ９１ａを形成した。
【００６５】次に、図１０（ａ）に示すように、Ｂａの
モル分率３０％のＢＳＴＯ薄膜９４をＭＯＣＶＤ法によ
りコンフォーマルに成長した。成膜温度は８００℃と
し、ソースガスとして、Ｓｒ（ＴＨＤ）2 、Ｂａ（ＴＨ
Ｄ）2 、ＴｉＯ（ＴＨＤ）2 及びＯ2 を使用して、膜厚
を20nmとした。このとき、ＳＲＯ電荷蓄積電極９３のト
レンチ側壁部分においては、ＢＳＴＯ薄膜９４は（100
）方位でエピタキシャル成長した。トレンチの底部の
Ｓｉ結晶上には、成膜中に形成された酸化膜を介して多
結晶のＢＳＴＯ膜９４が形成された。
モル分率３０％のＢＳＴＯ薄膜９４をＭＯＣＶＤ法によ
りコンフォーマルに成長した。成膜温度は８００℃と
し、ソースガスとして、Ｓｒ（ＴＨＤ）2 、Ｂａ（ＴＨ
Ｄ）2 、ＴｉＯ（ＴＨＤ）2 及びＯ2 を使用して、膜厚
を20nmとした。このとき、ＳＲＯ電荷蓄積電極９３のト
レンチ側壁部分においては、ＢＳＴＯ薄膜９４は（100
）方位でエピタキシャル成長した。トレンチの底部の
Ｓｉ結晶上には、成膜中に形成された酸化膜を介して多
結晶のＢＳＴＯ膜９４が形成された。
【００６６】次に、プレート電極９５としてＭＯＣＶＤ
法によりＳＲＯをエピタキシャル成長させてトレンチ内
を埋め込んだ後、ＢＳＴＯ膜９４をストッパ層として化
学的機械的研磨法（ＣＭＰ）によりＳＲＯ膜９５を研磨
して平坦化した。ＳＲＯの成膜温度は８００℃として、
ソースガスとして、Ｓｒ（ＴＨＤ）2 、ＲｕＯ（Ｃ2Ｈ5
）2 及びＯ2 を使用して、膜厚を20nmとした。
法によりＳＲＯをエピタキシャル成長させてトレンチ内
を埋め込んだ後、ＢＳＴＯ膜９４をストッパ層として化
学的機械的研磨法（ＣＭＰ）によりＳＲＯ膜９５を研磨
して平坦化した。ＳＲＯの成膜温度は８００℃として、
ソースガスとして、Ｓｒ（ＴＨＤ）2 、ＲｕＯ（Ｃ2Ｈ5
）2 及びＯ2 を使用して、膜厚を20nmとした。
【００６７】次に、図１０（ｂ）に示すように、貼り合
わせ用絶縁膜としてＢＰＳＧ層６ａを例えば500nm 程度
形成し、例えばＣＭＰ法などにより平坦化した。さらに
別途表面にＢＰＳＧ層６ｂを形成し平坦化した第二のSi
基板７を用意し、第一と第二のSi基板９１、７を平坦化
したＢＰＳＧ層同士を突き合わせて接着した。ＢＰＳＧ
層６ａ、６ｂは６となる。接着には、公知の方法、例え
ば９００℃程度の熱処理を用いた。
わせ用絶縁膜としてＢＰＳＧ層６ａを例えば500nm 程度
形成し、例えばＣＭＰ法などにより平坦化した。さらに
別途表面にＢＰＳＧ層６ｂを形成し平坦化した第二のSi
基板７を用意し、第一と第二のSi基板９１、７を平坦化
したＢＰＳＧ層同士を突き合わせて接着した。ＢＰＳＧ
層６ａ、６ｂは６となる。接着には、公知の方法、例え
ば９００℃程度の熱処理を用いた。
【００６８】次に、図１１（ａ）に示すように，第二の
Si基板７の裏面から研磨していき，例えば150nm 程度の
厚さとして、SOI 基板を形成する。この他、スマートカ
ット等の接着、研磨（エッチング）によるＳＯＩ基板の
形成方法を用いても良い。もちろん、ＳＯＩ基板のシリ
コン層７の表面は後のトランジスタ形成工程に耐えるよ
うに鏡面研磨されている。
Si基板７の裏面から研磨していき，例えば150nm 程度の
厚さとして、SOI 基板を形成する。この他、スマートカ
ット等の接着、研磨（エッチング）によるＳＯＩ基板の
形成方法を用いても良い。もちろん、ＳＯＩ基板のシリ
コン層７の表面は後のトランジスタ形成工程に耐えるよ
うに鏡面研磨されている。
【００６９】次に、例えば反応性イオンエッチング（Ｒ
ＩＥ）法を用いてＳＯＩ基板のシリコン層７に溝を掘
り、その溝に絶縁膜（ＳｉＯ2 層）を埋め込み平坦化し
て、いわゆるトレンチ分離型の素子間分離絶縁膜（ＳＴ
Ｉ）９を形成する。次に、通常のフォトリソグラフィー
法とＲＩＥ法などのプラズマエッチングを用いて接続孔
を開口する。このときのエッチング条件としては、ＳＯ
Ｉ層のシリコン層７とＳＴＩのＳｉＯ2 層９をともにエ
ッチングする条件を用い、さらにＢＰＳＧ層６及びＢＳ
ＴＯ膜９４をエッチングする。この時、誘電体薄膜のＢ
ＳＴＯ膜９４をストッパーとしてその表面で一度エッチ
ングを止め、さらにＢＳＴＯ膜６４をエッチング除去す
ることにより、接続孔間でエッチングばらつきを低減す
ることが可能である。もちろん、電荷蓄積電極のＳＲＯ
膜９３をストッパーとして用いて選択的にエッチングを
ストップさせることも可能である。
ＩＥ）法を用いてＳＯＩ基板のシリコン層７に溝を掘
り、その溝に絶縁膜（ＳｉＯ2 層）を埋め込み平坦化し
て、いわゆるトレンチ分離型の素子間分離絶縁膜（ＳＴ
Ｉ）９を形成する。次に、通常のフォトリソグラフィー
法とＲＩＥ法などのプラズマエッチングを用いて接続孔
を開口する。このときのエッチング条件としては、ＳＯ
Ｉ層のシリコン層７とＳＴＩのＳｉＯ2 層９をともにエ
ッチングする条件を用い、さらにＢＰＳＧ層６及びＢＳ
ＴＯ膜９４をエッチングする。この時、誘電体薄膜のＢ
ＳＴＯ膜９４をストッパーとしてその表面で一度エッチ
ングを止め、さらにＢＳＴＯ膜６４をエッチング除去す
ることにより、接続孔間でエッチングばらつきを低減す
ることが可能である。もちろん、電荷蓄積電極のＳＲＯ
膜９３をストッパーとして用いて選択的にエッチングを
ストップさせることも可能である。
【００７０】次に、全面に例えばＮ+ 型不純物を含んだ
ポリＳｉ膜を約200nm 程度の膜厚で堆積し、全面をＣＭ
Ｐなどの方法でエッチバックすることにより、接続孔に
Ｎ+ポリＳｉ層からなる埋込み層（コンタクトプラグ）
１００、１０１を形成する。この後、ＲＴＡ（Rapid Th
ermal Anneal）法で800 ℃程度、20秒、窒素雰囲気でア
ニールすることにより、Ｎ+ 側壁拡散層１２を形成する
次に、図１１（ｂ）に示すように、第１の実施形態と同
様にして公知のプロセスを使用し、トランジスタのソー
ス／ドレイン不純物拡散層１３、ゲート絶縁膜１４、ワ
ード線１５ａ、１５ｂからなるトランジスタや、ビット
線１６ｂ等を形成した。
ポリＳｉ膜を約200nm 程度の膜厚で堆積し、全面をＣＭ
Ｐなどの方法でエッチバックすることにより、接続孔に
Ｎ+ポリＳｉ層からなる埋込み層（コンタクトプラグ）
１００、１０１を形成する。この後、ＲＴＡ（Rapid Th
ermal Anneal）法で800 ℃程度、20秒、窒素雰囲気でア
ニールすることにより、Ｎ+ 側壁拡散層１２を形成する
次に、図１１（ｂ）に示すように、第１の実施形態と同
様にして公知のプロセスを使用し、トランジスタのソー
ス／ドレイン不純物拡散層１３、ゲート絶縁膜１４、ワ
ード線１５ａ、１５ｂからなるトランジスタや、ビット
線１６ｂ等を形成した。
【００７１】このような構成により、第１の実施形態と
同様な効果が期待できる。さらに、キャパシタ・セルの
断面がプレート電極、誘電体、電荷蓄積電極、誘電体の
繰り返しのみの究極の構造で構成されているために、メ
モリセルのデザインルールが０．１μｍ以下に小さくな
ったときも対応が可能になるという大きな特徴がある。
同様な効果が期待できる。さらに、キャパシタ・セルの
断面がプレート電極、誘電体、電荷蓄積電極、誘電体の
繰り返しのみの究極の構造で構成されているために、メ
モリセルのデザインルールが０．１μｍ以下に小さくな
ったときも対応が可能になるという大きな特徴がある。
【００７２】なお、本発明は上記実施形態に限定される
ことはなく種々変形して実施することが可能である。
ことはなく種々変形して実施することが可能である。
【００７３】
【発明の効果】以上詳述したように、本発明によれば、
立体化したキャパシタをシリコン基板上に高密度に作製
することができ、信頼性の高い超高集積化したＤＲＡＭ
やＦＲＡＭの実現を可能とし、本発明の工業的価値は極
めて大きい。
立体化したキャパシタをシリコン基板上に高密度に作製
することができ、信頼性の高い超高集積化したＤＲＡＭ
やＦＲＡＭの実現を可能とし、本発明の工業的価値は極
めて大きい。
【図１】 本発明の第１の実施形態にかかるメモリセル
の製造工程を示す断面図。
の製造工程を示す断面図。
【図２】 図１に続く本発明の第１の実施形態にかかる
メモリセルの製造工程を示す断面図。
メモリセルの製造工程を示す断面図。
【図３】 図２に続く本発明の第１の実施形態にかかる
メモリセルの製造工程を示す断面図。
メモリセルの製造工程を示す断面図。
【図４】 本発明の第２の実施形態にかかるメモリセル
の製造工程を示す断面図。
の製造工程を示す断面図。
【図５】 図４に続く本発明の第２の実施形態にかかる
メモリセルの製造工程を示す断面図。
メモリセルの製造工程を示す断面図。
【図６】 本発明の第３の実施形態にかかるメモリセル
の製造工程を示す断面図。
の製造工程を示す断面図。
【図７】 図６に続く本発明の第３の実施形態にかかる
メモリセルの製造工程を示す断面図。
メモリセルの製造工程を示す断面図。
【図８】 図７に続く本発明の第３の実施形態にかかる
メモリセルの製造工程を示す断面図。
メモリセルの製造工程を示す断面図。
【図９】 本発明の第４の実施形態にかかるメモリセル
の製造工程を示す断面図。
の製造工程を示す断面図。
【図１０】 図９に続く本発明の第４の実施形態にかか
るメモリセルの製造工程を示す断面図。
るメモリセルの製造工程を示す断面図。
【図１１】 図１０に続く本発明の第４の実施形態にか
かるメモリセルの製造工程を示す断面図。
かるメモリセルの製造工程を示す断面図。
１、６１、９１…第１導電型半導体基板 ２、６２、９２…バリア金属層 ３…下部電極 ４、６４、９４…誘電体薄膜 ５…上部電極 ６…貼り合わせ用絶縁膜 ７…貼り合わせ用基板 ８、９…素子間分離絶縁膜 １０、１１、１００、１０１…キャパシタの上部電極と
トランジスタのソース／ドレイン電極とを接続するため
のコンタクトプラグ １２…側壁拡散層 １３…ソース／ドレイン不純物拡散層 １４…ゲート絶縁膜（酸化膜） １５ａ、１５ｂ…ワード線 １５ｃ…ワード線のキャップ絶縁膜 １５ｄ…ワード線の側壁絶縁膜 １６ａ…ビット線とトランジスタのソース／ドレイン電
極とを接続するためのコンタクトプラグ １６ｂ…ビット線 １６ｃ…ビット線のキャップ絶縁膜 １６ｄ…ビット線の側壁絶縁膜 １７、１８…層間絶縁膜 ６５、９３…電荷蓄積電極 ６３、９５…プレート電極
トランジスタのソース／ドレイン電極とを接続するため
のコンタクトプラグ １２…側壁拡散層 １３…ソース／ドレイン不純物拡散層 １４…ゲート絶縁膜（酸化膜） １５ａ、１５ｂ…ワード線 １５ｃ…ワード線のキャップ絶縁膜 １５ｄ…ワード線の側壁絶縁膜 １６ａ…ビット線とトランジスタのソース／ドレイン電
極とを接続するためのコンタクトプラグ １６ｂ…ビット線 １６ｃ…ビット線のキャップ絶縁膜 １６ｄ…ビット線の側壁絶縁膜 １７、１８…層間絶縁膜 ６５、９３…電荷蓄積電極 ６３、９５…プレート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (19)
- 【請求項１】 シリコン基板表面に形成され、シリコン
の｛１００｝面で構成された内面を有する溝と、この溝
の内部にエピタキシャル成長により形成された第１の電
極と、この第１の電極を覆うように前記溝の内部にエピ
タキシャル成長により形成された誘電体膜と、この誘電
体膜上に形成された第２の電極とから構成されているキ
ャパシタと、このキャパシタに対して電気的に接続され
たトランジスタとを備えたことを特徴とする半導体記憶
装置。 - 【請求項２】 前記トランジスタは前記キャパシタ上に
絶縁膜を介して形成され、前記トランジスタのソース及
びドレイン電極の一方は前記キャパシタの前記第２の電
極と電気的に接続されていることを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項３】 前記キャパシタの前記第１の電極の少な
くとも一部が、立方晶結晶の｛１００｝面又は正方晶結
晶の｛００１｝面で構成されていることを特徴とする請
求項１又は２記載の半導体記憶装置。 - 【請求項４】 前記キャパシタの前記誘電体膜の少なく
とも一部が、立方晶ペロブスカイト結晶の｛１００｝面
又は正方晶若しくは層状ペロブスカイト結晶の｛００
１｝面で構成されていることを特徴とする請求項１乃至
３記載の半導体記憶装置。 - 【請求項５】 前記誘電体膜が一般式ＡＢＯ3 で表さ
れ、ＡはＢａ、Ｓｒ、Ｃａからなる群より選ばれた少な
くとも１種であり、ＢはＴｉ、Ｚｒ、Ｈｆ、Ｓｎ、（Ｍ
ｇ1/3 Ｎｂ2/3 ）、（Ｍｇ1/3 Ｔａ2/3 ）、（Ｚｎ1/3
Ｎｂ2/3 ）、（Ｚｎ1/3 Ｔａ2/3 ）、（Ｍｇ1/2 Ｔｅ
1/2 ）、（Ｃｏ1/2 Ｗ1/2 ）、（Ｍｇ1/2 Ｗ1/2 ）、
（Ｍｎ1/2 Ｗ1/2 ）、（Ｓｃ1/2 Ｎｂ1/2 ）、（Ｍｎ
1/2 Ｎｂ1/2 ）、（Ｓｃ1/2 Ｔａ1/2 ）、（Ｆｅ1/2 Ｎ
ｂ1/2 ）、（Ｉｎ1/2 Ｎｂ1/2 ）、（Ｆｅ1/2 Ｔａ
1/2 ）、（Ｃｄ1/3 Ｎｂ2/3 ）、（Ｃｏ1/3 Ｎｂ
2/3 ）、（Ｎｉ1/3 Ｎｂ2/3 ）、（Ｃｏ1/3 Ｔａ
2/3 ）、（Ｎｉ1/3 Ｔａ2/3 ）からなる群より選ばれた
少なくとも１種であるペロブスカイト型結晶からなるこ
とを特徴とする請求項１乃至４記載の半導体記憶装置。 - 【請求項６】 前記第２の電極は前記誘電体膜上にエピ
タキシャル成長により形成されていることを特徴とする
請求項１乃至５記載の半導体記憶装置。 - 【請求項７】 前記キャパシタの前記第２の電極の少な
くとも一部が、立方晶結晶の｛１００｝面又は正方晶結
晶の｛００１｝面で構成されていることを特徴とする請
求項６記載の半導体記憶装置。 - 【請求項８】 ｛１００｝面で構成された表面を有する
シリコン基板上にエピタキシャル成長により形成され、
立方晶結晶の｛１００｝面又は正方晶結晶の｛００１｝
面で構成された側面を有する第１の電極と、この第１の
電極の側面を覆うようにエピタキシャル成長により形成
された誘電体膜と、この誘電体膜を介して前記第１の電
極に隣接して形成された第２の電極とから構成されてい
るキャパシタと、このキャパシタに対して電気的に接続
されたトランジスタとを備えたことを特徴とする半導体
記憶装置。 - 【請求項９】 前記トランジスタは前記キャパシタ上に
絶縁膜を介して形成され、 前記トランジスタのソース
及びドレイン電極の一方は前記キャパシタの前記第１又
は第２の電極と電気的に接続されていることを特徴とす
る請求項８記載の半導体記憶装置。 - 【請求項１０】 前記キャパシタの前記誘電体膜の少な
くとも一部が、立方晶ペロブスカイト結晶の｛１００｝
面又は正方晶若しくは層状ペロブスカイト結晶の｛００
１｝面で構成されていることを特徴とする請求項８又は
９記載の半導体記憶装置。 - 【請求項１１】 前記誘電体膜が一般式ＡＢＯ3 で表さ
れ、ＡはＢａ、Ｓｒ、Ｃａからなる群より選ばれた少な
くとも１種であり、ＢはＴｉ、Ｚｒ、Ｈｆ、Ｓｎ、（Ｍ
ｇ1/3 Ｎｂ2/3 ）、（Ｍｇ1/3 Ｔａ2/3 ）、（Ｚｎ1/3
Ｎｂ2/3 ）、（Ｚｎ1/3 Ｔａ2/3 ）、（Ｍｇ1/2 Ｔｅ
1/2 ）、（Ｃｏ1/2 Ｗ1/2 ）、（Ｍｇ1/2 Ｗ1/2 ）、
（Ｍｎ1/2 Ｗ1/2 ）、（Ｓｃ1/2 Ｎｂ1/2 ）、（Ｍｎ
1/2 Ｎｂ1/2 ）、（Ｓｃ1/2 Ｔａ1/2 ）、（Ｆｅ1/2 Ｎ
ｂ1/2 ）、（Ｉｎ1/2 Ｎｂ1/2 ）、（Ｆｅ1/2 Ｔａ
1/2 ）、（Ｃｄ1/3 Ｎｂ2/3 ）、（Ｃｏ1/3 Ｎｂ
2/3 ）、（Ｎｉ1/3 Ｎｂ2/3 ）、（Ｃｏ1/3 Ｔａ
2/3 ）、（Ｎｉ1/3 Ｔａ2/3 ）からなる群より選ばれた
少なくとも１種であるペロブスカイト型結晶からなるこ
とを特徴とする請求項８乃至１０記載の半導体記憶装
置。 - 【請求項１２】 前記第２の電極は、前記誘電体膜を介
して前記第１の電極に隣接してエピタキシャル成長によ
り形成されていることを特徴とする請求項８乃至１１記
載の半導体記憶装置。 - 【請求項１３】 前記キャパシタの前記第２の電極の少
なくとも一部が、立方晶結晶の｛１００｝面又は正方晶
結晶の｛００１｝面で構成されていることを特徴とする
請求項１２記載の半導体記憶装置。 - 【請求項１４】 第１のシリコン基板表面に、シリコン
の｛１００｝面で構成された内面を有する溝を形成する
工程と、この溝の内部にエピタキシャル成長により第１
の電極を形成する工程と、全面にエピタキシャル成長に
より誘電体膜を形成する工程と、この誘電体膜上に第２
の電極を形成する工程と、前記第１の電極、誘電体膜、
及び第２の電極から構成されているキャパシタに対して
電気的に接続されたトランジスタを形成する工程とを備
えたことを特徴とする半導体記憶装置の製造方法。 - 【請求項１５】 前記第１のシリコン基板及び該基板と
は別に準備した第２のシリコン基板を、両基板の間に絶
縁膜が位置するように貼り合わせる工程と、前記第２の
シリコン基板を前記第１のシリコン基板と反対の側から
削り、前記第２のシリコン基板を薄くする工程と、薄く
した前記第２のシリコン基板にトランジスタを形成する
とともに、このトランジスタと前記第２の電極とを電気
的に接続するための接続孔を前記絶縁膜に開孔し、該接
続孔に接続電極を埋め込み形成する工程とを備えたこと
を特徴とする請求項１４記載の半導体記憶装置の製造方
法。 - 【請求項１６】 前記第２の電極を前記誘電体膜上にエ
ピタキシャル成長により形成することを特徴とする請求
項１４又は１５記載の半導体記憶装置の製造方法。 - 【請求項１７】 第１のシリコン基板表面に、シリコン
の｛１００｝面で構成された内面を有する第１の溝を形
成する工程と、この溝の内部を埋め込むようにエピタキ
シャル成長により、前記第１の溝の前記シリコンの｛１
００｝面で構成された内面に対向する面が立方晶結晶の
｛１００｝面又は正方晶結晶の｛００１｝面となるよう
に、第１の電極を形成する工程と、この第１の電極をマ
スクとして前記第１のシリコン基板をエッチングするこ
とにより、該基板に第２の溝を形成する工程と、全面に
エピタキシャル成長により誘電体膜を形成する工程と、
この誘電体膜上に第２の電極を前記第２の溝を埋め込む
ように形成する工程と、前記第１の電極、誘電体膜、及
び第２の電極から構成されているキャパシタに対して電
気的に接続されたトランジスタを形成する工程とを備え
たことを特徴とする半導体記憶装置の製造方法。 - 【請求項１８】 前記第１のシリコン基板及び該基板と
は別に準備した第２のシリコン基板を、両基板の間に絶
縁膜が位置するように貼り合わせる工程と、前記第２の
シリコン基板を前記第１のシリコン基板と反対の側から
削り、前記第２のシリコン基板を薄くする工程と、薄く
した前記第２のシリコン基板にトランジスタを形成する
とともに、このトランジスタと前記第１又は第２の電極
とを電気的に接続するための接続孔を前記絶縁膜に開孔
し、該接続孔に接続電極を埋め込み形成する工程とを備
えたことを特徴とする請求項１７記載の半導体記憶装置
の製造方法。 - 【請求項１９】 前記第２の電極を前記誘電体膜上にエ
ピタキシャル成長により形成することを特徴とする請求
項１７又は１８記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9251543A JPH1197638A (ja) | 1997-09-17 | 1997-09-17 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9251543A JPH1197638A (ja) | 1997-09-17 | 1997-09-17 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197638A true JPH1197638A (ja) | 1999-04-09 |
Family
ID=17224398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9251543A Pending JPH1197638A (ja) | 1997-09-17 | 1997-09-17 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197638A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639317B2 (en) * | 1998-10-16 | 2003-10-28 | Kabushiki Kaisha Toshiba | Semiconductor device in trench |
| US6825534B2 (en) * | 1999-06-04 | 2004-11-30 | International Business Machines Corporation | Semiconductor device on a combination bulk silicon and silicon-on-insulator (SOI) substrate |
-
1997
- 1997-09-17 JP JP9251543A patent/JPH1197638A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639317B2 (en) * | 1998-10-16 | 2003-10-28 | Kabushiki Kaisha Toshiba | Semiconductor device in trench |
| US6825534B2 (en) * | 1999-06-04 | 2004-11-30 | International Business Machines Corporation | Semiconductor device on a combination bulk silicon and silicon-on-insulator (SOI) substrate |
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