JPH08227980A

JPH08227980A - 半導体装置及びその製造方法

Info

Publication number: JPH08227980A
Application number: JP7032364A
Authority: JP
Inventors: Masahiro Kiyotoshi; 正弘清利; Haruo Okano; 晴雄岡野; Keitarou Imai; 馨太郎今井; Kazuhiro Eguchi; 和弘江口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-02-21
Filing date: 1995-02-21
Publication date: 1996-09-03

Abstract

(57)【要約】【目的】ペロブスカイト結晶構造を有する誘電体膜を
用いて、リーク電流が小さくかつ高誘電率を有する薄膜
キャパシタを形成することができ、十分なキャパシタ容
量を確保した平面型キャパシタセルを有する半導体装置
を提供すること。【構成】トランジスタとキャパシタからなるメモリセ
ルを有する半導体装置において、シリコン基板１０１に
トランジスタを形成した第１の試料と、ＳＴＯ基板１１
４にペロブスカイト結晶構造を有する誘電体膜をキャパ
シタ絶縁膜１１５としたキャパシタを形成した第２の試
料と、第１の試料と第２の試料とを電気的に接続する導
電体部分１１３，１１６とを有し、第２の試料が第１の
試料に対して貼り合わされていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶素子等のよ
うにトランジスタとキャパシタを有する半導体装置及び
その製造方法に関する。

【０００２】

【従来の技術】情報の記憶動作を行うＤＲＡＭ（Dynami
c Random Access read write Memory），ＦＲＡＭ（Fer
roelectric Random Access read write Memory ）、そ
の他の集積回路の中で、電荷の蓄積を行うキャパシタは
重要な素子の一つである。

【０００３】近年、集積回路の高集積化，大容量化が急
速に進むに伴い、微細化によるキャパシタ容量の低下を
補うべく、トレンチセルやスタックドセルのようにキャ
パシタを立体構造とし、その側面を利用することにより
実効的なキャパシタ面積を稼ぐ工夫が行われている。そ
して、ＤＲＡＭの世代交代毎にトレンチセルではトレン
チの深さがますます深くなり、スタックドセルではクラ
ウン型，フィン型，さらには表面を半球状シリコンで覆
う粗面化など複雑な構造の採用を余儀なくされている。
複雑な構造の採用は、必然的に製造工程数の増大，工程
毎のプロセスタイムの長大化，必要設備数の増大を招
き、結果的にコスト上昇を引き起こし、ＤＲＡＭの生産
コストに占めるキャパシタ関連のコストの比率も大きく
なる傾向にある。

【０００４】キャパシタ構造の複雑化による工程数の増
大を抑制するには、キャパシタ絶縁膜として現在用いら
れているシリコン酸化膜、或いはシリコン窒化膜とシリ
コン酸化膜との積層膜（ＯＮＯ膜、ＮＯ膜）よりも誘電
率の大きい材料を用いて、プレーナ型セルなどの単純な
構造でＤＲＡＭを製造することが必須と考えられてい
る。このような要請から、誘電率がシリコン酸化膜に比
して２０〜１０００倍以上も大きいチタン酸ストロンチ
ウム，チタン酸バリウム，ＰＺＴを始めとするペロブス
カイト型の結晶構造を有する高（強）誘電体材料を、キ
ャパシタ絶縁膜に用いることが検討され始められてい
る。

【０００５】ところが、これらの高（強）誘電体膜は一
般的に禁制帯幅が小さいために、膜本来の絶縁性は低
い。ＤＲＡＭ等で用いられるような高（強）誘電体膜を
膜厚０．１μｍ以下の薄膜キャパシタに用いた場合に
は、リーク電流はキャパシタ電極と高（強）誘電体界面
とで仕事関数が異なることによって生じるショットキー
障壁によって決定される。一方、このような高（強）誘
電体材料は複数の金属を含む複合酸化化合物であり、高
い誘電率或いは大きな残留分極の発現を得るには、ペロ
ブスカイト型の結晶構造を乱れなく形成することが不可
欠である。しかも、ペロブスカイト型の結晶構造を有す
る高誘電体膜を薄膜化していくと誘電率が低下するとい
う性質がある。

【０００６】そのため、高（強）誘電体膜を平面キャパ
シタ構造に適用するに際しては、必要なキャパシタ容量
を確保するために薄膜化を進めていく必要があり、この
ような極薄膜において同時にリーク電流をＤＲＡＭのス
ペック以下に抑制する必要がある。ところが、前述のよ
うに高（強）誘電体薄膜キャパシタのリーク電流は界面
のショットキーバリアによって決まっている。ショット
キーバリアの形成に際しては、前述の電極，高（強）誘
電体膜の仕事関数に加えて、界面の不純物準位，結晶欠
陥等のキャリアトラップ密度，界面の平坦性等が極めて
重要になる。

【０００７】一方、キャパシタの容量を確保する上から
極薄膜でも高い誘電率を発生させることは極めて重要で
あるが、前述のようにペロブスカイト構造を有する高誘
電体膜、或いは強誘電体膜の場合、結晶構造が膜全体に
亙って乱れなく組まれていることが、高誘電率（高残留
分極）発現の必須条件になっており、界面の影響を受け
易い薄膜高（強）誘電体膜キャパシタにおいて高（強）
誘電率を発生させるのには困難が伴う。

【０００８】実際のＤＲＡＭは単結晶シリコン基板上に
形成されるものであり、セラミックスである高（強）誘
電体を従来のＤＲＡＭプロセスに取り入れて前述のよう
な要求をクリアしていくのは極めて困難である。高
（強）誘電体薄膜キャパシタの電極としては耐酸化性が
あることから白金が用いられる例が多いが、シリコン乃
至層間絶縁膜に用いられるシリコン酸化膜等のうえに白
金を形成すると白金は多結晶になってしまい、その表面
は原子レベルでは凹凸となっている。この電極上に高
（強）誘電体膜を成膜した場合、高（強）誘電体膜も多
結晶膜になり、粒径の大きさに誘電率が依存するように
なると共に、電極表面の凹凸或いは結晶粒界に起因する
リーク電流が流れるようになり、高性能なキャパシタを
実現することは不可能であった。

【０００９】また、高（強）誘電体膜の結晶状態を良く
するには一般に高温の熱処理が必要であるが、シリコン
基板上にトランジスタ等を形成した後にこのような高温
熱処理を施すと、不純物の再拡散等によりトランジスタ
特性の劣化を招く問題があった。

【００１０】

【発明が解決しようとする課題】半導体集積回路に誘電
率の高いチタン酸ストロンチウム，チタン酸バリウム，
ＰＺＴ等のようなペロブスカイト結晶構造を有する高
（強）誘電体膜を適用して、製造コスト削減効果の大き
い平面型セルを実現するに際しては、前述のような電
極，高（強）誘電体膜の仕事関数に加えて、界面の不純
物準位，結晶欠陥等のキャリアトラップ密度，界面の平
坦性を制御し、リーク電流の抑制と誘電率の減少の抑制
とが不可欠になる。

【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、例えばペロブスカイト
結晶構造を有する誘電体膜を用いて、リーク電流が小さ
く、かつ高誘電率を有する薄膜キャパシタを形成するこ
とができ、十分なキャパシタ容量を確保した平面型キャ
パシタセルを有する半導体装置及びその製造方法を提供
することにある。

【００１２】

【課題を解決するための手段】本発明の骨子は、トラン
ジスタを形成した基板上にキャパシタを形成するのでは
なく、トランジスタを形成した基板とは別の基板に、例
えばペロブスカイト結晶構造を有する高（強）誘電体膜
を用いたキャパシタを形成し、これらの基板を貼り合わ
せて一体化することにある。

【００１３】即ち本発明（請求項１）は、トランジスタ
とキャパシタを有する半導体装置において、第１の基板
にトランジスタを形成した第１の試料と、第２の基板に
キャパシタ又はキャパシタの一部を形成した第２の試料
と、第１の試料と第２の試料とを電気的に接続する導電
体部分とを有し、第２の試料が第１の試料に対して貼り
合わされていることを特徴とする。

【００１４】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第２の試料が第１の試料のトランジスタを形成した
面側に貼り合わされていること。 (2) 第２の試料と第１の試料が第３の基板の上に位置す
ること。 (3) 第２の試料が第１の試料のトランジスタを形成した
側の少なくとも一部の面の上に位置すること。 (4) 第２の試料に形成されたキャパシタを構成する電極
膜或いは絶縁膜の少なくとも一つが、第２の基板に対し
てエピタキシャル成長したエピタキシャル膜であるこ
と。 (5) 第２の基板としてセラミックス基板を用いること。 (6) 第２の基板に形成するキャパシタの電極として、透
明な導電体膜を用いること。 (7) 第２の基板に形成するキャパシタ絶縁膜に、結晶構
造としてペロブスカイト構造をとる誘電体膜を用いるこ
と。 (8) １トランジスタ／１キャパシタのメモリセルを構成
すること。 (9) キャパシタは平面型セルであること。

【００１５】また、本発明（請求項３）は、トランジス
タとキャパシタを有する半導体装置の製造方法におい
て、第１の基板上にトランジスタを形成する工程と、第
２の基板上にキャパシタ又はキャパシタの一部を形成す
る工程と、第２の基板上のキャパシタの電極と第１の基
板上のトランジスタのドレインとが電気的に接続するよ
うにして、第２の基板を第１の基板のトランジスタを形
成した面の上に位置するように貼り合わせる工程とを含
むことを特徴とする。

【００１６】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１の基板と第２の基板とを、第２の基板上のキャ
パシタの電極と第１の基板上のトランジスタのドレイン
に接続するコンタクト導電体とを接続するようにして貼
り合わせること。 (2) 第１の基板と第２の基板とを電気的に接続する導電
体は第１の導電体と第２の導電体とからなり、第１の導
電体を第１の基板上に、第２の導電体を第２の基板上に
形成し、第１の導電体と第２の導電体とを接続するよう
にして貼り合わせることによって第１の基板と第２の基
板とを貼り合わせること。 (3) 第１の基板と第２の基板とを、第２の基板上のキャ
パシタ絶縁膜と第１の基板上のトランジスタのドレイン
に接続するキャパシタの電極とが接続するようにして貼
り合わせること。 (4) 第１の基板上にトランジスタと該トランジスタのド
レインに接続するキャパシタとを形成し、第２の基板上
にキャパシタを形成し、第２の基板上のキャパシタの電
極と第１の基板上のキャパシタの電極とが接続するよう
にして、第１の基板と第２の基板とを貼り合わせるこ
と。 (5) 第１の基板と第２の基板とを貼り合わせる方法とし
て、第１の基板上のトランジスタのドレインに電気的に
接続された第１の金属膜と、第２の基板上のキャパシタ
電極に接続された第２の金属膜とを接触させ、熱処理に
よって第１及び第２の金属膜を溶融させること。 (6) 第１の基板と第２の基板とを貼り合わせる方法とし
て、第１の基板上のトランジスタのドレインに電気的に
接続された多結晶シリコン膜，単結晶シリコン膜，又は
非晶質シリコン膜と、第２の基板上のキャパシタ電極に
接続された第２の金属膜とを接触させ、熱処理によって
シリサイデーションを起こさせること。 (7) 第１の基板と第２の基板とを貼り合わせる方法とし
て、いずれか一方の基板上に形成した凹部に、もう一方
の基板全面に成膜した金属を溶融させて流し込むこと。 (8) 第１の基板と第２の基板とを貼り合わせた後に、少
なくとも素子分離領域の一部を形成すること。 (9) 第２の基板としてセラミックス基板を用い、第２の
基板上に形成するキャパシタ絶縁膜に結晶構造としてペ
ロブスカイト構造をとる誘電体膜を用いること。

【００１７】

【作用】本発明では、トランジスタを形成した第１の基
板（例えばシリコン基板やＳＯＩ基板）と、例えばペロ
ブスカイト結晶構造を有する高誘電体膜を用いたキャパ
シタを形成した第２の基板（例えばセラミック基板）と
を貼り合わせることにより、例えばＤＲＡＭのメモリセ
ルを形成している。このように、シリコン上に形成され
るトランジスタとは独立にキャパシタを形成することに
より、例えばセラミックス基板上にエピタキシャル成長
させた高（強）誘電体膜を用いることができる。このよ
うな高（強）誘電体膜では界面の欠陥が少なく、平坦性
も高いために良好なショットキーバリアが形成され、極
薄膜化してもリーク電流が低く、かつキャパシタ絶縁膜
が高誘電率を発現するキャパシタを実現することがで
き、その結果として平面型セルを実現することが可能と
なる。

【００１８】通常の基板貼り合わせでは１０００℃以上
の高温での長時間の熱処理が行われるが、このような熱
工程を施した場合に予め基板上に例えばトランジスタ或
いは高濃度の拡散層などが形成されていると、不純物の
熱拡散などによる特性の劣化が問題になる。本発明で
は、以下の実施例に示すようにコンタクト或いは電極等
の金属部分を融着させることによって貼り合わせを行
い、低温で基板貼り合わせを可能にする。１ＧビットＤ
ＲＡＭ等の高集積半導体装置では、チップ面積に占める
コンタクト面積も大きくなるのでこのような貼り合わせ
が可能になる。一方、このような微細な素子において貼
り合わせを行う際に貼り合わせの精度を確保することが
問題になる。これについては、実施例で対策の幾つかを
示した。

【００１９】このような製造方法をとることで、本発明
では、ＤＲＡＭのキャパシタの部分をシリコン基板、又
はＳＯＩ基板上に形成されたスイッチング素子と独立に
形成することができる。そのため、キャパシタを形成す
る基板として高誘電体膜をエピタキシャル成長させるこ
とができる基板を用いることができる。また、キャパシ
タを形成する工程の際にトランジスタへの影響を考慮す
る必要がないので、例えば１５００℃以上の熱処理によ
る高誘電体膜中への残留応力を解放する、或いは高誘電
体膜を高温処理後に急冷することにより理想的な結晶状
態を実現する等の手法が可能になり、熱プロセスの自由
度が大きくなるという利点がある。

【００２０】また、シリコン基板或いは層間絶縁膜に用
いられるシリコン酸化膜等を溶解してしまうような強酸
での処理、シリコン基板に取り込まれると不純物となっ
て素子の特性を劣化させるような金属を用いた処理、例
えば塩基性薬品での処理、また金属化合物を用いたリソ
グラフィのマスク形成、また金属錯体溶液等によるエッ
チング，ドーパント金属のキャパシタ電極への熱拡散，
金属化合物研磨剤による機械研磨等の化学的処理の自由
度が増し、高性能のキャパシタ実現が可能になる。

【００２１】具体的には高（強）誘電体膜を導電性セラ
ミックス基板、或いはセラミックス基板の上にエピタキ
シャル成長させた導電体上に形成することができ、高誘
電体膜をホモエピタキシャル或いはホモエピタキシャル
成長に準ずる結晶性を持つエピタキシャル成長を行うこ
とが可能になる。次に、高誘電体膜をホモエピタキシャ
ル成長できた場合の利点を示す。

【００２２】図２７に、成膜温度６００℃でＭＯＣＶＤ
法により、単結晶ニオブ（Ｎｂ）ドープＳｒＴｉＯ₃
（以下、とＳＴＯ略記）基板上にホモエピタキシャル成
長させた膜厚１０ｎｍのＳＴＯ膜と、多結晶白金上に成
長させた膜厚１０ｎｍの多結晶ＳＴＯ膜とのそれぞれの
リーク電流特性を示す。単結晶ＮｂドープＳＴＯ基板上
に形成したキャパシタの方がリーク電流が少ない。これ
は、電極／ＳＴＯ界面の平坦性の差に加えて、粒界が電
気伝導を起こし易くしているためである。

【００２３】図２８には、成膜温度６００℃でＭＯＣＶ
Ｄ法により、単結晶ＮｂドープＳＴＯ基板上にホモエピ
タキシャル成長させた単結晶ＳＴＯ膜と、多結晶白金上
に成長させた多結晶ＳＴＯ膜とのそれぞれの誘電率の膜
厚依存性を示す。図より分かるように単結晶ＳＴＯ膜で
は誘電率の膜厚依存性が小さく、薄膜化をはかっていく
ほど多結晶ＳＴＯ膜との差が大きくなる。

【００２４】図２９には、ＭＯＣＶＤ法により単結晶Ｎ
ｂドープＳＴＯ基板上にホモエピタキシャル成長させた
ＳＴＯ膜の誘電率の成膜温度依存性を示す。このような
ホモエピタキシャル成長させた単結晶ＳＴＯ膜でも成膜
温度により誘電率は異なり、高温ほど誘電率は大きい。
これは、ＳＴＯ膜中の欠陥などが高温での成膜ほど減少
する傾向にあるためである。この例では、最高１２００
℃でＳＴＯ膜を成膜しているが、従来のシリコン基板上
にスイッチング素子としてのトランジスタを形成した後
にキャパシタを形成するプロセスでは、このような高温
プロセスは許容されない。

【００２５】ところが、本発明ではキャパシタはトラン
ジスタとは独立の基板上に形成するので、このような高
品質のキャパシタ高誘電体膜を利用することも可能にな
る。なお、このような高温での成膜によって高誘電体膜
の誘電率が増大する傾向はエピタキシャル膜に止まるも
のではなく多結晶膜においても、ほぼ同様の効果が得ら
れることを本発明者らは確認している。

【００２６】図３０には、成膜温度５７０℃のスパッタ
法により、単結晶Ｎｂ基板上にＬａドープＰＺＴ（以
下、ＰＬＺＴと略記する）膜をホモエピタキシャル成長
させて形成した単結晶ＰＬＺＴ薄膜キャパシタと、従来
の多結晶イリジウム電極上に形成した多結晶ＰＬＺＴ薄
膜キャパシタとのそれぞれの疲労度を、残留分極の書き
込み／読み出し回数依存性によって示したものである。
単結晶ＰＬＺＴ膜では書き込み／読み出しを繰り返して
も疲労が殆ど生じないことが分かる。本発明の方法によ
れば、このような疲労が殆どない強誘電体薄膜キャパシ
タを独立に形成した後に、シリコン基板上に形成したス
イッチング素子と貼り付けてメモリセルを形成すること
により、高性能の不揮発性記憶装置、例えばＦＲＡＭを
製造することが可能になる。

【００２７】以上ではキャパシタの性能上の利点をあげ
たが、本発明の方法を用いれば平面キャパシタの実現が
可能になり、製造上極めて容易になる。また、キャパシ
タを形成する基板にはキャパシタのみが作られるため
に、チップ面積を最大限にキャパシタとして利用でき
る。また、基板貼り合わせを用いると実施例に示したよ
うな平面キャパシタを積層した構造を作ることができ、
前述のキャパシタ自体の性能向上と合わせて、更に集積
度の大きい半導体装置への適用も可能になる。

【００２８】

【実施例】以下、本発明の実施例を図面を参照して説明
する。（実施例１）図１及び図２は、本発明の第１の実施例に
係わる半導体記憶装置（ＤＲＡＭ）の製造工程を示す断
面図であり、特にメモリセル部の構成を示している。

【００２９】本実施例は、トランジスタを形成した第１
の基板とキャパシタを形成した第２の基板とを、第１の
基板のコンタクトの導電体と第２の基板のキャパシタの
電極とで接続するものである。

【００３０】まず、図１（ａ）に示すように、比抵抗１
０Ωｃｍの（１００）単結晶シリコン基板１０１上にシ
リコン熱酸化膜（図示せず）を形成し、続いて研磨障壁
層，シリコン酸化膜（図示せず）をＣＶＤ法により堆積
する。その後、通常のフォトエッチング法によって上記
シリコン酸化膜をパターニングし、このシリコン酸化膜
をマスクとして研磨障壁層，シリコン熱酸化膜，単結晶
シリコン基板１０１を順次異方性エッチングし、素子分
離領域１０２となる溝を形成する。

【００３１】次いで、素子分離領域１０２となる溝中に
シリコン酸化膜をＬＰＣＶＤ法により埋め込み、さらに
マスクのシリコン酸化膜及び埋め込み材のシリコン酸化
膜を研磨障壁層表面までエッチバックして平坦化するこ
とにより、素子分離領域１０２の上部にのみ残存せしめ
る。続いて、研磨障壁層を剥離し、さらに弗酸等により
シリコン熱酸化膜を剥離する。その後、ゲート酸化膜と
なる薄いシリコン熱酸化膜１０３を形成する。

【００３２】次いで、単結晶シリコン基板１０１全面に
ＬＰＣＶＤ法によりｎ⁺ 型多結晶シリコンを形成し、通
常のフォトエッチング法によってパターニングすること
により、ゲート電極１０４を形成する。続いて、単結晶
シリコン基板１０１に対してイオン注入を行い、ゲート
電極１０４直下の領域を介して相互に離間された領域に
自己整合的にｎ^- 型領域（ソース・ドレイン）１０５，
１０６を形成する。

【００３３】次いで、基板全面に厚いＣＶＤ酸化膜１０
７を形成し、これを通常のフォトエッチング法に従って
パターニングすることによりｎ^- 型領域１０５に連通す
るコンタクトホール１０８を形成する。続いて、ＣＶＤ
酸化膜１０７及びコンタクトホール１０８の表面にタン
グステンシリサイド膜を堆積し、通常のフォトエッチン
グ法に従ってパターニングすることによりビット線１０
９を形成する。その後、基板全面にＣＶＤ酸化膜１１０
を堆積する。

【００３４】次いで、図１（ｂ）に示すように、ＣＶＤ
酸化膜１１０，ＣＶＤ酸化膜１０７を通常のフォトエッ
チング法によりパターニングして、ｎ^- 型領域１０６に
連通するコンタクトホール１１１を形成する。続いて、
ＬＰＣＶＤ法による多結晶シリコン膜１１２を基板全面
に形成し、エッチバックによりコンタクトホール１１１
中に埋め込む。

【００３５】次いで、図１（ｃ）に示すように、スパッ
タ法により窒化チタン膜１１３を基板全面に形成する。
続いて、基板全面にレジスト（図示せず）を塗布し、通
常のフォトエッチング法に従ってパターニングすること
により、キャパシタを接続するコンタクトを形成する。
その後、基板全面に層間絶縁膜１２１を形成し、平坦化
を行い、窒化チタン膜１１３の表面を露出させる。以上
の工程によりスイッチング素子としてのトランジスタを
形成した第１の基板が形成された。

【００３６】一方、図２（ｄ）に示すように、単結晶
（１００）方位，１重量％のＮｂドープＳＴＯ基板１１
４にＢａ_0.5 Ｓｒ_0.5 ＴｉＯ₃ 膜（以下、ＢＳＴＯ膜と
略記）１１５を３ｎｍスパッタ法により形成する。続い
て、ＢＳＴＯ膜１１５上にスパッタにより白金膜１１６
を形成する。その後、白金膜１１６上にレジストを塗布
し、周知のリソグラフィ技術によりレジストをパターニ
ングする。続いて、反応性イオンエッチングで白金膜１
１６を加工して電極のパターンを形成し、その後にレジ
ストパターンを剥離する。

【００３７】次いで、プラズマＣＶＤ法によりシリコン
酸化膜１１７を基板全面に成膜し、白金膜１１６電極を
研磨障壁層としてシリコン酸化膜１１７を研磨する。以
上の工程によりキャパシタを形成した第２の基板が形成
された。

【００３８】次いで、図２（ｅ）に示すように、第１の
基板上の窒化チタン膜１１３と第２の基板上の白金膜１
１６とが重なるように、第１の基板と第２の基板を重ね
合わせ、９５０℃，６０分の熱処理を行い、２つの基板
を貼り合わせる。これにより、ＤＲＡＭのメモリセル部
分が形成された。

【００３９】これ以降は、通常のＬＳＩの製造プロセス
に従って、パシベーション膜の形成を行い、さらに配線
の形成を行って集積回路を作成するが、これらの工程は
周知であるので省略する。

【００４０】なお、本実施例では白金と窒化チタン及び
シリコン酸化膜同士の貼り合わせを例としてあげたが、
窒化チタンの代わりにチタン膜，タンタル膜，窒化タン
グステン膜，窒化モリブデン膜等、白金のシリコンへの
拡散を抑制する導電体膜を用いることも可能である。（実施例２）図３及び図４は、本発明の第２の実施例に
係わる半導体記憶装置の製造工程を示す断面図である。
本実施例は、トランジスタを形成した第１の基板とキャ
パシタを形成した第２の基板とを、第１の基板に形成し
たコンタクトの導電体と第２の基板のキャパシタの電極
に接続して形成したコンタクトの導電体とで接続して貼
り合わせるものである。

【００４１】まず、図３（ａ）に示すように、第１の実
施例と同様に、単結晶シリコン基板２０１上に、素子分
離領域２０２，シリコン熱酸化膜２０３，ゲート電極２
０４、ｎ^- 型領域２０５，２０６を形成する。続いて、
基板全面に厚いＣＶＤ酸化膜２０７を形成し、これを通
常のフォトエッチング法に従ってパターニングすること
により、ｎ^- 型領域２０５に連通するコンタクトホール
２０８を形成する。その後、ＣＶＤ酸化膜２０７及びコ
ンタクトホール２０８の表面にタングステンシリサイド
膜を堆積し、通常のフォトエッチング法に従ってパター
ニングすることによりビット線２０９を形成する。

【００４２】次いで、基板全面にＣＶＤ酸化膜２１０を
堆積した後、ＣＶＤ酸化膜２１０，ＣＶＤ酸化膜２０７
を通常のフォトエッチング法によりパターニングして、
ｎ^-型領域２０６に連通するコンタクトホール２１１を
形成する。その後、選択ＣＶＤ法によるタングステン膜
２１２をコンタクトホール２１１中に埋め込む。続い
て、スパッタ法によりアルミニウム膜２１３を基板全面
に形成した後、基板全面にレジストを塗布し、通常のフ
ォトエッチング法に従ってパターニングすることによ
り、キャパシタを接続するコンタクトの一部を形成す
る。

【００４３】次いで、図３（ｂ）に示すように、基板全
面に層間絶縁膜２２１を形成し、エッチバックして平坦
化し、アルミニウム膜２１３を露出させる。以上の工程
により、スイッチング素子を形成した第１の基板が形成
された。

【００４４】一方、図３（ｃ）に示すように、単結晶
（１００）方位，１重量％のＮｂドープＳＴＯ基板２１
４上にＢＳＴＯ膜２１５を３ｎｍスパッタ法により形成
する。続いて、ＢＳＴＯ膜２１５上にスパッタにより白
金膜２１６を形成する。その後、白金膜２１６上にレジ
スト（図示せず）を塗布し、周知のリソグラフィ技術に
よりレジストをパターニングする。そして、反応性イオ
ンエッチングで白金膜２１６を加工して電極のパターン
を形成した後、レジストパターンを剥離する。

【００４５】次いで、図４（ｄ）に示すように、プラズ
マＣＶＤ法によりシリコン酸化膜２１７を基板全面に成
膜し、通常のフォトエッチング法により白金膜２１６に
達するコンタクトホール２１８を形成する。続いて、基
板全面にアルミニウム膜２１９を形成し、化学的機械研
磨法により、アルミニウム膜２１９をコンタクトホール
２１８内部にのみ残存せしめる。以上の工程により、キ
ャパシタを形成した第２の基板が形成された。

【００４６】次いで、図４（ｅ）に示すように、第１の
基板上のアルミニウム膜２１３と第２の基板上のコンタ
クトホール２１８内のアルミニウム膜２１９とが重なる
ように、第１の基板と第２の基板を重ね合わせ、６００
℃，１０分の熱処理を行い、アルミニウム膜同士を融着
させて２つの基板を貼り合わせる。これにより、ＤＲＡ
Ｍのメモリセル部分が形成された。

【００４７】これ以降は、通常のＬＳＩの製造プロセス
に従って、パシベーション膜の形成を行い、さらに配線
の形成を行って集積回路を作成するが、これらの工程は
省略する。

【００４８】本実施例の方法を用いることにより、低温
での基板貼り合わせが可能である。これは、Ｇビット級
のメモリでは半導体装置の面積に占めるコンタクトの面
積が極めて大きくなるためである。

【００４９】なお、本実施例ではコンタクトとしてアル
ミニウムを用いたが、任意の導電体膜、例えばＣｕ，
Ｗ，Ｍｏ等の金属或いは半導体に不純物をドープした導
電体を用いて、該導電体の融点以上の温度で熱処理を行
う方法で接続することも可能である。

【００５０】また本実施例では、基板貼り合わせの際の
合わせ精度の問題には特に言及しなかったが、貼り合わ
せを行う両基板のうち一方の基板のコンタクトを最小加
工寸法以下に加工することで、合わせを容易に行うこと
が可能である。例えば図４を例に説明すると、アルミニ
ウム膜２１９を埋め込むコンタクトホール２１８の径を
側壁残し異方性エッチング等によって最小加工寸法以下
に加工した場合、アルミニウム膜２１３をほぼセル面積
まで大きく加工しておけば合わせずれはセルのサイズ程
度まで許容されることになる。（実施例３）図５は、本発明の第３の実施例に係わる半
導体記憶装置の製造工程を示す断面図である。

【００５１】本実施例は、トランジスタを形成した第１
の基板とキャパシタを形成した第２の基板を貼り合わせ
る方法として、第２の基板上に形成したキャパシタ上部
電極になる導電体膜を、第１の基板に形成したキャパシ
タ電極の形状をした凹部に融解させて流し込むことによ
って接続するものであり、従って基板貼り合わせの際に
厳密な合わせを必要とせず、ある程度の自己整合的な接
続が可能となる。

【００５２】まず、図５（ａ）に示すように、第２の実
施例と同様に、単結晶シリコン基板３０１上に、素子分
離領域３０２，シリコン熱酸化膜３０３，ゲート電極３
０４，ｎ^- 型領域３０５，３０６を形成し、層間絶縁膜
となるＣＶＤ酸化膜３０７を成膜してｎ^- 型領域３０５
に連通するコンタクトホール３０８を開口する。続い
て、コンタクトホール３０８内にタングステンシリサイ
ド膜を形成しビット線３０９を形成する。

【００５３】次いで、基板全面にＣＶＤ酸化膜３１０を
堆積した後、ＣＶＤ酸化膜３１０，ＣＶＤ酸化膜３０７
を通常のフォトエッチング法によりパターニングして、
ｎ^-型領域３０６に連通するコンタクトホール３１１を
形成する。続いて、選択ＣＶＤ法によるタングステン膜
３１２をコンタクトホール３１１中に埋め込む。その
後、基板全面にレジスト（図示せず）を塗布し、通常の
フォトエッチング法に従ってパターニングすることによ
り、キャパシタを接続するりためのコンタクト凹部を形
成する。以上の工程により、スイッチング素子を形成し
た第１の基板が形成された。

【００５４】一方、図５（ｂ）に示すように、単結晶
（１００）方位のＭｇＯ基板３１３上に成膜温度４００
℃でスパッタ法により白金膜３１４を成膜する。この白
金膜３１４は（１００）配向でエピタキシャル成長す
る。続いて、白金膜３１４上にＢＳＴＯ膜３１５を３ｎ
ｍスパッタ法により形成する。その後、前記ＢＳＴＯ膜
３１５全面にスパッタによりアルミニウム膜３１６を形
成する。以上の工程により、キャパシタを形成した第２
の基板が形成された。

【００５５】次いで、図５（ｃ）に示すように、第１の
基板と第２の基板を重ね合わせ、５８０℃〜６００℃の
熱処理を行い、アルミニウムを融解させながら、基板に
徐々に圧力を印加していく。このとき、アルミニウム膜
３１６がリフローを起こし、第１の基板に形成したコン
タクト凹部内に流れ込む。

【００５６】次いで、図５（ｄ）に示すように、熱処理
しながら、アルミニウム膜３１６をコンタクト凹部内に
完全に流し込み、２つの基板を貼り合わせる。これによ
り、ＤＲＡＭのメモリセル部分が形成された。

【００５７】これ以降は、通常のＬＳＩの製造プロセス
に従って、パシベーション膜の形成を行い、さらに配線
の形成を行って集積回路を作成するが、これらの工程は
省略する。（実施例４）図６〜図８は、本発明の第４の実施例に係
わる半導体記憶装置の製造工程を示す断面図である。

【００５８】本実施例は、トランジスタとキャパシタを
形成した第１の基板とキャパシタを形成した第２の基板
とを、第１の基板のキャパシタの電極と第２の基板のキ
ャパシタの電極とで接続するものである。

【００５９】まず、図６（ａ）に示すように、第３の実
施例と同様に、単結晶シリコン基板４０１上に、素子分
離領域４０２，シリコン熱酸化膜４０３，ゲート電極４
０４，ｎ^- 型領域４０５，４０６を形成し、層間絶縁膜
となるシリコン酸化膜４０７を成膜してｎ^- 型領域４０
５に連通するコンタクトホール４０８を開口する。続い
て、コンタクトホール４０８内にタングステンシリサイ
ド膜を形成しビット線４０９を形成する。

【００６０】次いで、基板全面にＣＶＤ酸化膜４１０を
堆積した後、ＣＶＤ酸化膜４１０，ＣＶＤ酸化膜４０７
を通常のフォトエッチング法によりパターニングして、
ｎ^-型領域４０６に連通するコンタクトホール４１１を
形成する。続いて、選択ＣＶＤ法によるタングステン膜
４３１をコンタクトホール４１１中に埋め込む。そし
て、基板全面にレジスト（図示せず）を塗布し、通常の
フォトエッチング法に従ってパターニングすることによ
り、キャパシタを接続するコンタクト凹部４１２を形成
する。続いて、スパッタにより基板全面に白金膜４１３
を形成する。その後、化学的機械研磨法により白金膜４
１３をコンタクト凹部４１２内にのみ残存せしめる。

【００６１】次いで、図６（ｂ）に示すように、基板上
にスパッタ法により第１のＳＴＯ膜４１４、第２の白金
膜４１５、第２のＳＴＯ膜４１６、第３の白金膜４１７
をこの順序に形成する。続いて、通常のフォトエッチン
グ法により前記第３の白金膜４１７をパターニングす
る。

【００６２】次いで、図６（ｃ）に示すように、第３の
白金膜４１７上にレジスト（図示しせず）を塗布し、通
常のリソグラフィ技術によりパターニングを行う。続い
て、異方性エッチングにより、第３の白金膜４１７，第
２のＳＴＯ膜４１６，第２の白金膜４１５，第１のＳＴ
Ｏ膜４１４を順次エッチングして、第１の白金膜４１３
に連通するコンタクトホール４１８を形成する。

【００６３】次いで、図７（ｄ）に示すように、ＣＶＤ
法により基板全面にシリコン窒化膜４１９を形成し、異
方性エッチングによりシリコン窒化膜４１９をコンタク
トホール４１８の側壁にのみ残存せしめる。

【００６４】次いで、図７（ｅ）に示すように、選択Ｃ
ＶＤ法によりタングステン膜４２０を前記第３の白金膜
４１７上とコンタクトホール４１８内部にのみ成膜す
る。次いで、図７（ｆ）に示すように、基板全面にプラ
ズマＣＶＤ法によりシリコン酸化膜４２１を形成し、化
学的機械研磨法により、タングステン膜４２０の表面ま
で研磨する。以上の工程により、スイッチング素子を形
成した第１の基板が形成された。

【００６５】一方、図８（ｇ）に示すように、単結晶
（１００）方位のＭｇＯ基板４２５上に成膜温度４００
℃でスパッタ法により白金膜４２２を成膜する。この白
金膜４２２は（１００）配向でエピタキシャル成長す
る。白金膜４２２をパターニングし、第１の基板と同様
に平坦化した後に、白金膜４２２上に第３のＳＴＯ膜、
第５の白金膜、第４のＳＴＯ膜、第６の白金膜をこの順
序に形成し、第１の基板の場合と同様にコンタクトホー
ル４２３を形成し、シリコン窒化膜の側壁残しをして、
タングステン膜４２４を埋め込み後、層間絶縁膜を形成
してキャパシタ電極となるタングステン膜４２４を研磨
法により露出させる。これにより、キャパシタを形成し
た第２の基板が形成された。

【００６６】次いで、図８(h) に示すように、第１の基
板のタングステン膜４２０と第２の基板のタングステン
膜４２４とを重ね合わせ、圧力を印加しながら９００℃
の熱処理を行い２つの基板を貼り合わせる。これによ
り、ＤＲＡＭのメモリセル部分が形成された。

【００６７】この後、適当な部分で第２の白金膜４１５
と第５の白金膜の導通をとる。そして、通常のＬＳＩの
製造プロセスに従って、パシベーション膜の形成を行い
配線の形成を行い集積回路を作成するが、これらの工程
は省略する。（実施例５）図９は、本発明の第５の実施例に係わる半
導体記憶装置の製造工程を示す断面図である。

【００６８】本実施例は、トランジスタを形成した第１
の基板とキャパシタを形成した第２の基板との貼り合わ
せ後に素子分離工程を行うもので、貼り合わせの際の合
わせ精度が低くても問題ない。

【００６９】まず、図９（ａ）に示すように、単結晶シ
リコン基板５０１上にゲート酸化膜となる薄いシリコン
熱酸化膜５０２を形成する。続いて、熱酸化膜５０２上
の全面にＬＰＣＶＤ法によりｎ⁺ 型多結晶シリコン５０
３を形成し、通常のフォトエッチング法によってパター
ニングすることにより、ゲート電極５０３を形成する。
その後、単結晶シリコン基板５０１に対してイオン注入
を行い、ゲート電極５０３直下の領域を介して相互に離
間された領域に自己整合的にｎ^- 型領域５０４，５０５
を形成する。

【００７０】次いで、基板全面に厚いＣＶＤ酸化膜５０
６を形成し、これを通常のフォトエッチング法に従って
パターニングすることにより、ｎ^- 型領域５０４に連通
するコンタクトホール５０７を形成する。続いて、ＣＶ
Ｄ酸化膜５０６及びコンタクトホール５０７の表面にタ
ングステンシリサイド膜を堆積し、通常のフォトエッチ
ング法に従ってパターニングすることによりビット線５
０８を形成する。その後、基板全面にＣＶＤ酸化膜５０
９を堆積し、ＣＶＤ酸化膜５０９，ＣＶＤ酸化膜５０６
を通常のフォトエッチング法によりパターニングして、
ｎ^- 型領域５０５に連通するコンタクトホール５１０を
形成する。そして、選択ＣＶＤ法によるタングステン膜
５１１をコンタクトホール５１０中に埋め込む。

【００７１】次いで、スパッタ法により窒化チタン膜５
１２を基板全面に形成した後、基板全面にレジストを塗
布し、通常のフォトエッチング法に従ってパターニング
することにより、キャパシタを接続するコンタクトを形
成する。続いて、プラズマＣＶＤによりシリコン酸化膜
５１３を基板全面に成膜し、窒化チタン膜５１２を研磨
障壁層として化学的機械研磨によってシリコン酸化膜５
１３を除去する。以上の工程により、スイッチング素子
を形成した第１の基板が形成された。

【００７２】一方、図９（ｂ）に示すように、単結晶
（１００）方位，１重量％のＮｂドープＳＴＯ基板５１
４上にＢＳＴＯ膜５１５を３ｎｍスパッタ法により形成
する。続いて、ＢＳＴＯ膜５１５上にスパッタにより白
金膜５１６を形成する。以上の工程により、キャパシタ
を形成した第２の基板が形成された。

【００７３】次いで、図９（ｃ）に示すように、第１の
基板と第２の基板を重ね合わせ、８００℃，１０分の熱
処理を行い、２つの基板を貼り合わせる。続いて、研磨
法により単結晶ＮｂドープＳＴＯ基板５１４を裏面より
研磨し、所定の厚さまで薄膜化する。

【００７４】次いで、図９（ｄ）に示すように、Ｎｂド
ープＳＴＯ基板５１４の裏面上にレジスト（図示せず）
を塗布し、通常のリソグラフィ技術によりパターニング
を行う。続いて、異方性エッチングにより、Ｎｂドープ
ＳＴＯ基板５１４，ＢＳＴＯ膜５１５，白金膜５１６，
シリコン酸化膜５１３，シリコン酸化膜５０９，シリコ
ン酸化膜５０６，シリコン酸化膜５０２，シリコン基板
５０１を順次エッチングして素子分離領域となる溝を形
成する。

【００７５】次いで、ポリイミド膜５１７を基板全面に
塗布後リフローさせて、素子分離領域となる溝中に埋め
込み、ウェットエッチングにより溝の中以外のポリイミ
ド膜５１７を除去する。続いて、基板全面にスパッタに
よりアルミニウム膜５１９を形成し、通常のフォトエッ
チング技術によりパターニングを行う。これにより、Ｄ
ＲＡＭのメモリセル部分が形成された。

【００７６】これ以降は、通常のＬＳＩの製造プロセス
に従って、パシベーション膜の形成を行い、さらに配線
の形成を行って集積回路を作成するが、これらの工程は
省略する。（実施例６）図１０及び図１１は、本発明の第６の実施
例に係わる半導体記憶装置の製造工程を示す断面図であ
る。

【００７７】本実施例は、トランジスタを形成した第１
の基板の下部にもキャパシタを形成し、トランジスタの
上下にキャパシタを形成するものである。本実施例の方
法を用いれば、Ｇビット世代のメモリ装置であっても平
面キャパシタによって実現可能となる。

【００７８】まず、図１０（ａ）に示すように、単結晶
ＮｂドープＳＴＯ基板６０１上に、ＢＳＴＯ膜６０２を
６ｎｍをスパッタ法により形成する。続いて、スパッタ
によりスズ添加インジウム酸化物膜（ＩＴＯ膜と略記）
６０３を形成し、通常のフォトリソグラフィ技術と反応
性イオンエッチング技術を用いて加工してキャパシタ電
極を形成する。その後、基板全面に常圧ＣＶＤ法により
シリコン酸化膜６０４を形成し、通常のフォトエッチン
グ法に従ってシリコン酸化膜６０４にＩＴＯ膜６０３に
達するコンタクトホール６０５を形成する。続いて、Ｃ
ＶＤ法により基板全面に第２のＩＴＯ膜６０６を形成
し、反応性イオンエッチングにより、コンタクトホール
６０５内にのみ残存せしめる。

【００７９】次いで、図１０（ｂ）に示すように、上記
の基板上に単結晶シリコン基板６０７を圧着し、酸素雰
囲気中，１０００℃で２時間熱処理して両基板を接着す
る。その後、化学的機械研磨法によりシリコン基板６０
７の厚さが６０ｎｍとなるまで研磨する。

【００８０】次いで、図１０（ｃ）に示すように、シリ
コン基板６０７にシリコン熱酸化膜６０８，ゲート電極
６０９，ｎ^- 型領域６１０，６１１を形成する。続い
て、通常のフォトエッチング法によりシリコン基板６０
７に素子分離領域６１２となる溝を形成する。その後、
基板全面に厚いＣＶＤ酸化膜６１３を形成し、エッチバ
ックして平坦化する。

【００８１】次いで、図１０（ｄ）に示すように、ＣＶ
Ｄ酸化膜６１３を通常のフォトエッチング法に従ってパ
ターニングすることにより、ｎ^- 型領域６１０に連通す
るコンタクトホール６１４を形成する。続いて、ＣＶＤ
酸化膜６１３及びコンタクトホール６１４の表面にタン
グステンシリサイド膜を堆積し、通常のフォトエッチン
グ法に従ってパターニングすることによりビット線６１
５を形成する。

【００８２】次いで、基板全面にＣＶＤ酸化膜６１６を
堆積した後、ＣＶＤ酸化膜６１６，ＣＶＤ酸化膜６１３
を通常のフォトエッチング法によりパターニングして、
ｎ^-型領域６１１に連通するコンタクトホール６１７を
形成する。続いて、選択ＣＶＤ法によるタングステン膜
６３１をコンタクトホール６１７中に埋め込む。その
後、基板全面にアルミニウム膜６１８を形成する。続い
て、基板全面にレジストを塗布し、通常のフォトエッチ
ング法に従ってパターニングすることにより、キャパシ
タを接続するコンタクトを形成する。そして、基板全面
に層間絶縁膜６１９を形成し、化学的機械研磨法により
平坦化する。以上の工程により、スイッチング素子を形
成した第１の基板が形成された。

【００８３】一方、図１１（ｅ）に示すように、単結晶
（１００）方位，１重量％のＮｂドープＳＴＯ基板６２
０上に、ＢＳＴＯ膜６２１を６ｎｍスパッタ法により形
成する。続いて、ＢＳＴＯ膜６２１上にスパッタにより
白金膜６２２を形成し、周知のリソグラフィ技術により
白金膜６２２を加工して電極のパターンを形成する。そ
の後、プラズマＣＶＤ法によりシリコン酸化膜６２５を
基板全面に成膜し、通常のフォトエッチング法により白
金膜６２２に達するコンタクトホール６２３を形成す
る。次いで、基板全面にアルミニウム膜６２４を形成
し、化学的機械研磨法により、アルミニウム膜６２４を
コンタクトホール６２３内部にのみ残存せしめる。以上
の工程により、キャパシタを形成した第２の基板が形成
された。

【００８４】次いで、図１１（ｆ）に示すように、第１
の基板上のコンタクトホール６１８内のアルミニウム膜
と第２の基板上のコンタクトホール６２３内のアルミニ
ウム膜６２４とが重なるように、第１の基板と第２の基
板を重ね合わせ、５００℃，１０分の熱処理を行い、ア
ルミニウム膜同士を融着させて２つの基板を貼り合わせ
る。これにより、ＤＲＡＭのメモリセル部分が形成され
た。

【００８５】これ以降は、通常のＬＳＩの製造プロセス
に従って、バシベーション膜の形成を行い、さらに配線
の形成を行って集積回路を作成するが、これらの工程は
省略する。（実施例７）図１２及び図１３は、本発明の第７の実施
例に係わる半導体記憶装置の製造工程を示す断面図であ
る。

【００８６】本実施例は、トランジスタを形成した第１
の基板とキャパシタを形成した第２の基板とを貼り合わ
せた後に、層間絶縁膜の一部を絶縁破壊させて導電性を
付与することにより、トランジスタとキャパシタを電気
的に接続するものであり、合わせの精度は要しない。

【００８７】まず、図１２（ａ）に示すように、第１の
実施例と同様に、単結晶シリコン基板７０１上に、素子
分離領域７０２，シリコン熱酸化膜７０３，ゲート電極
７０４，ｎ^- 型領域７０５，７０６を形成し、層間絶縁
膜となるＣＶＤ酸化膜７０７を成膜してｎ^- 型領域７０
５に連通するコンタクトホール７０８を開口する。続い
て、コンタクトホール７０８内にタングステンシリサイ
ド膜を形成しビット線７０９を形成する。

【００８８】次いで、基板全面に常圧ＣＶＤ酸化膜７１
０を堆積した後、ＣＶＤ酸化膜７１０，ＣＶＤ酸化膜７
０７を通常のフォトエッチング法によりパターニングし
て、ｎ^- 型領域７０６に連通するコンタクトホール７１
１を形成する。続いて、選択ＣＶＤ法によるタングステ
ン膜７２１をコンタクトホール７１１中に埋め込む。そ
の後、基板全面にプラズマＣＶＤ法によりシリコン窒化
膜７１２を堆積する。以上の工程により、スイッチング
素子を形成した第１の基板が形成された。

【００８９】一方、図１２（ｂ）に示すように、単結晶
（１００）方位ＹＳＺ基板７１３上に、成膜温度４００
℃でスパッタ法により白金膜７１４を成膜する。この白
金膜７１４は（１００）配向でエピタキシャル成長す
る。続いて、白金膜７１４上にＢａ_0.5 Ｓｒ_0.5 ＴｉＯ
₃ 膜（以下、ＢＳＴＯ膜と略記）７１５を３ｎｍスパッ
タ法により形成する。その後、ＢＳＴＯ膜７１５全面に
スパッタにより白金膜７１６を形成し、その上にスパッ
タ法により窒化チタン膜７１７を形成する。以上の工程
により、キャパシタを形成した第２の基板が形成され
た。

【００９０】次いで、図１２（ｃ）に示すように、第１
の基板と第２の基板を重ね合わせ、８００℃の熱処理を
行って２つの基板を貼り合わせる。なお、本実施例では
絶縁膜としてシリコン窒化膜７１２を用いたが、第１の
基板と第２の基板を接着させるのに適する絶縁膜、例え
ば有機物薄膜等を用いることも可能である。

【００９１】ここで、ゲート電極７０４に電圧を印加し
てスイッチングトランジスタをＯＮ状態にし、同時に窒
化チタン膜７１７と白金膜７１６に同電位で高電圧を印
加する。これにより、図１３（ｄ）に示すように、タン
グステン膜７１２と窒化チタン膜７１７との間のシリコ
ン窒化膜７１２が絶縁破壊を起こし、導電性に変化す
る。

【００９２】次いで、図１３（ｅ）に示すように、ＹＳ
Ｚ基板７１３を機械研磨により１００ｎｍまで薄膜化す
る。続いて、ＹＳＺ基板７１３上にレジスト（図示せ
ず）を塗布し、通常のフォトリソグラフィ技術によりレ
ジストをパターニングした後、反応性イオンエッチング
により、ＹＳＺ基板７１３，白金膜７１４，ＢＳＴＯ膜
７１５，白金膜７１６を順次エッチングする。続いて、
プラズマＣＶＤでシリコン酸化膜７２２を形成し、エッ
チバックにより平坦化する。その後、通常のフォトエッ
チング技術により、白金膜７１４に達するコンタクトホ
ール７１８を形成する。続いて、基板全面にアルミニウ
ム膜７１９をスパッタにより形成する。これにより、Ｄ
ＲＡＭのメモリセル部分が形成された。

【００９３】これ以降は、通常のＬＳＩの製造プロセス
に従って、パシベーション膜の形成を行い、さらに配線
の形成を行って集積回路を作成するが、これらの工程は
省略する。（実施例８）図１４及び図１５は、本発明の第８の実施
例に係わる半導体記憶装置の製造工程を示す断面図であ
る。

【００９４】本実施例は、トランジスタを形成した第１
の基板とキャパシタを形成した第２の基板とを貼り合わ
せた後に、コンタクトから不純物をキャパシタ電極部に
拡散させて導電性を付与することにより、キャパシタ電
極を形成し、かつコンタクトとキャパシタとを電気的に
接続するものであり、合わせの精度は要しない。

【００９５】まず、図１４（ａ）に示すように、ＳＯＩ
基板８０１上にシリコン熱酸化膜８０２，ゲート電極８
０３を形成する。続いて、基板全面にＬＰＣＶＤ法によ
りシリコン酸化膜８０４を形成し、異方性エッチングに
よりゲート電極８０３の側壁にのみ残存せしめる。続い
て、イオン注入によりｎ^- 型領域８０５，８０６を形成
する。その後、通常のフォトエッチング法により素子分
離領域のシリコン膜を除去する。

【００９６】次いで、図１４（ｂ）に示すように、ＣＶ
Ｄ酸化膜８０７をＳＯＩ基板８０１全面に形成し、通常
のフォトエッチング法に従ってパターニングすることに
より、ｎ^- 型領域８０５に連通するコンタクトホールを
形成し、以下第１の実施例と同様な工程によってビット
線を形成する。その後、基板全面にＣＶＤ酸化膜８０８
を堆積する。

【００９７】次いで、図１４（ｃ）に示すように、ＣＶ
Ｄ酸化膜８０８，ＣＶＤ酸化膜８０７を通常のフォトエ
ッチング法によりパターニングして、ｎ^- 型領域９０６
に連通するコンタクトホール８０９を形成する。続い
て、ＣＶＤ法によってニオブ膜８１０を均一に成膜す
る。その後、コリメーションスパッタ法により、基板全
面及びコンタクトホール内部に白金膜８１１を形成す
る。

【００９８】次いで、図１５（ｄ）に示すように、化学
的機械研磨法により、白金膜８１１、ニオブ膜８１０を
ＣＶＤ酸化膜８０８上から除去する。以上の工程によ
り、スイッチング素子を形成した第１の基板が形成され
た。

【００９９】一方、図１５（ｅ）に示すように、単結晶
（１００）方位，１重量％のアルミニウムドープＳＴＯ
基板８１２上に、ＭＯＣＶＤ法によりＢＳＴＯ膜８１３
を５ｎｍホモエピタキシャル成長させる。続いて、ＢＳ
ＴＯ膜８１３上に、ＭＯＣＶＤ法によりＳＴＯ膜８１４
を１０ｎｍ形成する。以上の工程により、キャパシタを
形成した第２の基板が形成された。

【０１００】次いで、図１５（ｆ）に示すように、第１
の基板と第２の基板を重ね合わせ、１２００℃，１０分
の急速熱処理を行い、２つの基板を貼り合わせた後に急
冷する。このとき、ニオブ膜８１０のニオブがＳＴＯ膜
８１４中に拡散してキャパシタ電極が形成される。これ
により、ＤＲＡＭのメモリセル部分が形成された。

【０１０１】これ以降は、通常のＬＳＩの製造プロセス
に従って、パシベーション膜の形成を行い配線の形成を
行い集積回路を作成するが、これらの工程は省略する。（実施例９）図１６は、本発明の第９の実施例に係わる
半導体記憶装置の製造工程を示す断面図である。

【０１０２】本実施例は、トランジスタを形成した第１
の基板とキャパシタを形成した第２の基板とを貼り合わ
せた後に、キャパシタとドレインを接続するコンタクト
を形成するもので、基板貼り合わせの際の合わせの精度
は低くてもよい。

【０１０３】まず、図１６（ａ）に示すように、第１の
実施例と同様に、単結晶シリコン基板９０１上に、素子
分離領域９０２，シリコン熱酸化膜９０３，ゲート電極
９０４，ｎ^- 型領域９０５，９０６を形成し、層間絶縁
膜となるシリコン酸化膜９０７を成膜して、ｎ^- 型領域
９０５に連通するコンタクトホールを開口しビット線９
０８を形成する。続いて、基板全面に常圧ＣＶＤ酸化膜
９１５を堆積させる。以上の工程により、スイッチング
素子を形成した第１の基板が形成された。

【０１０４】一方、図１６（ｂ）に示すように、両面鏡
面研磨単結晶（１００）方位のＮｂドープＳＴＯ基板９
０９上にＢＳＴＯ膜９１０を３ｎｍＭＯＣＶＤ法により
形成する。続いて、ＢＳＴＯ膜９１０全面にスパッタに
よりＩＴＯ膜９１１を形成する。その後、通常のフォト
エッチング法によりＩＴＯ膜９１１を加工してキャパシ
タ電極を形成する。以上の工程により、キャパシタを形
成した第２の基板が形成された。

【０１０５】次いで、図１６（ｃ）に示すように、第１
の基板の表面と第２の基板のキャパシタを形成していな
い裏面とを重ねあわせ、９００℃の熱処理を行って２つ
の基板を貼り合わせる。

【０１０６】次いで、図１６（ｄ）に示すように、基板
全面にレジスト（図示せず）を塗布し、通常のフォトリ
ソグラフィ技術によりレジスト膜をコンタクトホールの
パターンにパターニングする。続いて、異方性エッチン
グにより、ＩＴＯ膜９１１，ＢＳＴＯ膜９１０，Ｎｂド
ープＳＴＯ基板９０９，ＣＶＤ酸化膜をエッチングし
て、ｎ^- 型領域９０６に連通するコンタクトホール９１
２を形成する。その後、ＣＶＤ法により酸化膜９１３を
形成し、異方性エッチングによりコンタクトホール９１
２の側壁にのみ残存せしめる。続いて、選択ＣＶＤ法に
よりコンタクトホール９１２内及びＩＴＯ膜９１１上に
タングステン膜９１４を形成する。これにより、ＤＲＡ
Ｍのメモリセル部分が形成された。

【０１０７】これ以降は、通常のＬＳＩの製造プロセス
に従って、パシベーション膜の形成を行い、さらに配線
の形成を行って集積回路を作成するが、これらの工程は
省略する。（実施例１０）図１７は、本発明の第１０の実施例に係
わる半導体記憶装置の製造工程を示す断面図である。

【０１０８】本実施例は、ＦＲＡＭを貼り合わせて作る
ものである。キャパシタを独立に作ることで、残留分極
特性の良いキャパシタをＦＲＡＭに組み込むことが可能
となる。

【０１０９】まず、図１７（ａ）に示すように、第２の
実施例と同様に、単結晶シリコン基板１００１上に、素
子分離領域１００２，シリコン熱酸化膜１００３，ゲー
ト電極１００４，ｎ^- 型領域１００５，１００６を形成
し、層間絶縁膜となるＣＶＤ酸化膜１００７を成膜して
から、第２の実施例と同様にビット線１００８を形成す
る。続いて、基板全面にＣＶＤ酸化膜１００９を成膜
し、第２の実施例と同様にしてｎ^- 型領域１００６に連
通するコンタクトホール１０１０を形成し、選択ＣＶＤ
法によるタングステン膜をコンタクトホール１０１０中
に埋め込む。その後、キャパシタを接続するコンタクト
ホール１０１１を形成した後、さらにスパッタ法及び研
磨法によりアルミニウム膜１０１２をコンタクトホール
１０１１内に形成する。以上の工程により、スイッチン
グ素子を形成した第１の基板が形成された。

【０１１０】一方、図１７（ｂ）に示すように、単結晶
（１００）方位ニオブドープＳＴＯ基板１０１３上に成
膜温度４００℃でスパッタ法によりＰＺＴ膜１０１４を
１００ｎｍスパッタ法により形成する。続いて、ＰＺＴ
膜１０１４上にスパッタによりＹＢａ₂ Ｃｕ₃ Ｏ_7-d 膜
（以下ＹＢＣＯ膜と略記）１０１５，白金膜１０１６，
アルミニウム膜１０１７を順次形成する。続いて、通常
のフォトエッチング法によりアルミニウム膜１０１７，
白金膜１０１６，ＹＢＣＯ膜１０１５を順次加工した後
に、基板全面にＣＶＤ酸化膜１０１８を成膜し、機械的
研磨法によりＣＶＤ酸化膜１０１８を平坦化してアルミ
ニウム膜１０１７を露出させる。以上の工程により、キ
ャパシタを形成した第２の基板が形成された。

【０１１１】なお、このような方法で形成されたＰＺＴ
薄膜キャパシタは本発明の効果のところで記述したよう
に極めて疲労を起こし難いキャパシタとなる。次いで、
図１７（ｃ）に示すように、２つの基板をアルミニウム
膜１０１２とアルミニウム膜１０１７が接するように圧
着して５００℃で熱処理しながら、アルミニウム膜同士
を融着させ２つの基板を貼り合わせる。これにより、Ｆ
ＲＡＭのメモリセル部分が形成された。

【０１１２】これ以降は、通常のＬＳＩの製造プロセス
に従って、パシベーション膜の形成を行い、さらに配線
の形成を行って集積回路を作成するが、以下の工程は省
略する。（実施例１１）図１８は、本発明の第１１の実施例に係
わるＮＡＮＤ型ＤＲＡＭの製造工程を示す断面図であ
る。

【０１１３】ＮＡＮＤ型ＤＲＡＭではメモリセルを複数
個（図では４個）直列に接続した構造を持つため、セル
面積の縮小が容易である。本発明とＮＡＮＤ型ＤＲＡＭ
セルを組み合わせると、高蓄積電荷能力の平面キャパシ
タと組み合わせることにより、低コストで高集積ＤＲＡ
Ｍを実現することが可能になる。

【０１１４】本実施例では、図１８（ａ）に示すような
ＮＡＮＤ型ＤＲＡＭのスイッチング素子を形成したシリ
コン基板１１００と、図１８（ｂ）に示すようなキャパ
シタを形成したＭｇＯ基板１１０１とを、図１８（ｃ）
のように貼り合わせた例を示している。キャパシタの構
造はＩＴＯ膜１１０２，ＢＳＴＯ膜１１０３，ＩＴＯ膜
１１０４の積層である。（実施例１２）図１９及び図２０は、本発明の第１２の
実施例に係わる半導体記憶装置の製造工程を示す断面図
である。

【０１１５】本実施例は、トランジスタを形成した第１
の基板とキャパシタを形成した第２の基板とを貼り合わ
せる方法として、第２の基板上に形成したキャパシタ絶
縁膜に第１の基板に形成したキャパシタ電極を貼り合わ
せるものであり、従って基板貼り合わせの際に合わせを
必要とせず、自己整合的な基板貼り合わせが可能とな
る。

【０１１６】まず、図１９（ａ）に示すように、第１の
実施例と同様に、単結晶シリコン基板１２０１上に、素
子分離領域１２０２，シリコン熱酸化膜１２０３，ゲー
ト電極１２０４，ｎ^- 型領域１２０５，１２０６を形成
する。

【０１１７】次いで、図１９（ｂ）に示すように、層間
絶縁膜となるＣＶＤ酸化膜１２０７を成膜して、ｎ^- 型
領域１２０５に連通するコンタクトホール１２０８を開
口する。続いて、コンタクトホール１２０８内にタング
ステンシリサイド膜を形成しビット線１２０９を形成す
る。その後、基板全面にＣＶＤ酸化膜１２１０を堆積す
る。続いて、ＣＶＤ酸化膜１２１０，ＣＶＤ酸化膜１２
０７を通常のフォトエッチング法によりパターニングし
て、ｎ^- 型領域１２０６に連通するコンタクトホール１
２１１を形成する。その後、ＣＶＤ法により多結晶シリ
コン膜１２１２をコンタクトホール１２１１中に埋め込
む。

【０１１８】次いで、基板全面に窒化チタン膜１２１３
を形成し、通常のフォトエッチング法に従ってパターニ
ングする。続いて、基板全面にＣＶＤ酸化膜１２１４を
形成し、研磨法によって平坦化し窒化チタン膜１２１３
を露出させる。

【０１１９】次いで、図１９（ｃ）に示すように、鍍金
法により、白金膜１２１５を窒化チタン膜１２１３上に
形成する。次いで、図２０（ｄ）に示すように、スパッ
タ法によりＢＳＴＯ膜１２１６を基板全面に形成し、研
磨法により白金膜１２１５が露出するまで研磨して平坦
化する。以上により、スイッチング素子を形成した第１
の基板が形成された。

【０１２０】一方、図２０（ｅ）に示すように、単結晶
シリコン基板１２１７上に熱酸化により厚いシリコン酸
化膜１２１８を形成し、更にスパッタ法により窒化モリ
ブデン膜１２１９、白金膜１２２０、ＢＳＴＯ膜１２２
１を形成する。良好な結晶を得るためにＢＳＴＯ膜は８
５０℃で成膜し、成膜後にランプ加熱により１２００℃
まで昇温し２０秒保持後に室温まで急冷する。この処置
によりＢＳＴＯの誘電率は本発明の効果のところで示し
たようなバルク並みの値を示すようになる。以上の工程
により、キャパシタの一部を形成した第２の基板が形成
された。

【０１２１】次いで、図２０（ｆ）に示すように、第１
の基板と第２の基板を重ね合わせ、９００℃，３０分の
熱処理を行い、ＢＳＴＯ膜１２１６とＢＳＴＯ膜１２２
１のＢＳＴＯ同士を接着し、２つの基板を貼り合わせ
る。これにより、ＤＲＡＭのメモリセル部分が形成され
た。

【０１２２】これ以降は、通常のＬＳＩの製造プロセス
に従って、パシベーション膜の形成を行い、さらに配線
の形成を行って集積回路を作成するが、これらの工程は
省略する。（実施例１３）図２１及び図２２は、本発明の第１３の
実施例に係わる半導体記憶装置の製造工程を示す断面図
である。

【０１２３】本実施例は、トランジスタを形成した第１
の基板とキャパシタを形成した第２の基板を貼り合わせ
る方法として、第２の基板上に形成したキャパシタ絶縁
膜に第１の基板に形成した立体キャパシタを貼り合わせ
るものであり、これにより立体キャパシタ形成の際のプ
ロセス自由度が大きくなるという利点がある。

【０１２４】まず、図２１（ａ）に示すように、第１２
の実施例と同様に、単結晶シリコン基板１３０１上に、
素子分離領域１３０２，シリコン熱酸化膜１３０３，ゲ
ート電極１３０４，ｎ^- 型領域１３０５，１３０６を形
成する。

【０１２５】次いで、図２１（ｂ）に示すように、層間
絶縁膜となるＣＶＤ酸化膜１３０７を成膜して、ｎ^- 型
領域１３０５に連通するコンタクトホール１３０８を開
口する。続いて、コンタクトホール１３０８内にタング
ステンシリサイド膜を形成しビット線１３０９を形成す
る。その後、基板全面にＣＶＤ酸化膜１３１０を堆積さ
せる。続いて、ＣＶＤ酸化膜１３１０，ＣＶＤ酸化膜１
３０７を通常のフォトエッチング法によりパターニング
して、ｎ^- 型領域１３０６に連通するコンタクトホール
１３１１を形成する。その後、ＣＶＤ法により多結晶シ
リコン膜１３１２をコンタクトホール１３１１中に埋め
込む。

【０１２６】次いで、基板全面に窒化チタン膜１３１３
を形成し、通常のフォトエッチング法に従ってパターニ
ングする。続いて、基板全面にＣＶＤ酸化膜１３１４を
形成し、研磨法によって平坦化し窒化チタン膜１３１３
を露出させる。

【０１２７】次いで、図２１（ｃ）に示すように、鍍金
法により、白金膜１３１５を窒化チタン膜１３１３上に
形成する。次いで、図２１（ｄ）に示すように、ＣＶＤ
酸化膜１３１６を基板全面に形成し、研磨法により白金
膜１３１５が露出するまで研磨して平坦化する。以上に
より、スイッチング素子を形成した第１の基板が形成さ
れた。

【０１２８】一方、図２２（ｅ）に示すように、単結晶
シリコン基板１３１７上に熱酸化により厚いシリコン酸
化膜１３１８を形成し、更にスパッタ法により窒化モリ
ブデン膜１３１９，白金膜１３２０を形成する。続い
て、白金膜１３２０上にＣＶＤ酸化膜（図示せず）を形
成し、通常のフォトエッチング法によりパターニングを
する。その後、ＣＶＤ酸化膜をマスクにして３５０℃に
基板を加熱し、塩素ガスによって反応性イオンエッチン
グを行い、白金膜１３２０を加工する。続いて、ＣＶＤ
酸化膜をウエットエッチングにより除去する。

【０１２９】次いで、図２２（ｆ）に示すように、ＣＶ
Ｄ法により基板全面に一様にＢＳＴＯ膜１３２１を形成
する。良好な結晶を得るためにＢＳＴＯ膜１３２１は８
５０℃で成膜し、成膜後にランプ加熱により１２００℃
まで昇温し、２０秒保持後に室温まで急冷する。この処
置により、ＢＳＴＯの誘電率は本発明の効果のところで
示したようなバルク並みの値を示すようになる。続い
て、スパッタ法により、基板全面に白金膜１３２２を形
成し、前述のような手順に従ってパターニングを行う。
その後、基板全面にＣＶＤ酸化膜１３２３を形成し、研
磨法により平坦化する。以上の工程により、キャパシタ
の一部を形成した第２の基板が形成された。

【０１３０】次いで、図２２（ｇ）に示すように、第１
の基板と第２の基板を重ね合わせ、８５０℃の熱処理を
行い、白金膜１３１５と白金膜１３２２を接着し、２つ
の基板を貼り合わせる。これにより、ＤＲＡＭのメモリ
セル部分が形成された。

【０１３１】これ以降は、通常のＬＳＩの製造プロセス
に従って、パシベーション膜の形成を行い、さらに配線
の形成を行って集積回路を作成するが、これらの工程は
省略する。（実施例１４）図２３及び図２４は、本発明の第１４の
実施例に係わる半導体記憶装置の製造工程を示す断面図
である。

【０１３２】本実施例は、トランジスタを形成した第１
の基板とキャパシタを形成した第２の基板とを貼り合わ
せる方法として、第２の基板上に形成したキャパシタ絶
縁膜に、第１の基板に形成した立体キャパシタを合わせ
不要で貼り合わせるものである。

【０１３３】まず、図２３（ａ）に示すように、第１２
の実施例と同様に、単結晶シリコン基板１４０１上に、
素子分離領域１４０２，シリコン熱酸化膜１４０３，ゲ
ート電極１４０４，ｎ^- 型領域１４０５，１４０６を形
成する。

【０１３４】次いで、図２３（ｂ）に示すように、層間
絶縁膜となるＣＶＤ酸化膜１４０７を成膜して、ｎ^- 型
領域１４０５に連通するコンタクトホール１４０８を開
口する。続いて、コンタクトホール１４０８内にタング
ステンシリサイド膜を形成しビット線１４０９を形成す
る。その後、基板全面にＣＶＤ酸化膜１４１０を堆積さ
せる。続いて、ＣＶＤ酸化膜１４１０，ＣＶＤ酸化膜１
４０７を通常のフォトエッチング法によりパターニング
して、ｎ^- 型領域１４０６に連通するコンタクトホール
１４１１を形成する。

【０１３５】次いで、ＣＶＤ法により多結晶シリコン膜
１４１２をコンタクトホール１４１１中に埋め込む。続
いて、基板全面に窒化チタン膜１４１３を形成し、通常
のフォトエッチング法に従ってパターニングする。その
後、基板全面にＣＶＤ酸化膜１４１４を形成し、研磨法
によって平坦化して窒化チタン膜１４１３を露出させ
る。

【０１３６】次いで、図２３（ｃ）に示すように、鍍金
法により、白金膜１４１５を窒化チタン膜１４１３上に
形成する。次いで、図２３（ｄ）に示すように、ＣＶＤ
酸化膜１４１６を基板全面に形成し、研磨法により白金
膜１４１５が露出するまで研磨して平坦化する。以上に
より、スイッチング素子を形成した第１の基板が形成さ
れた。

【０１３７】一方、図２４（ｅ）に示すように、単結晶
シリコン基板１４１７上に熱酸化により厚いシリコン酸
化膜１４１８を形成し、更にスパッタ法により窒化モリ
ブデン膜１４１９，白金膜１４２０を形成する。続い
て、白金膜１４２０上にＣＶＤ酸化膜（図示せず）を形
成し、通常のフォトエッチング法によりパターニングを
する。その後、ＣＶＤ酸化膜をマスクにして３５０℃に
基板を加熱し、塩素ガスによって反応性イオンエッチン
グを行い、白金膜１４２０を加工する。続いて、ＣＶＤ
酸化膜をウエットエッチングにより除去する。このと
き、白金膜１４２０は各辺とも最小加工寸法以下の角柱
状又は直径が最小加工寸法以下の円柱状に加工を行う。

【０１３８】次いで、図２４（ｆ）に示すように、ＣＶ
Ｄ法により基板全面に一様にＢＳＴＯ膜１４２１を形成
する。良好な結晶を得るためにＢＳＴＯ膜１４２１は８
５０℃で成膜し、成膜後にランプ加熱により１２００℃
まで昇温し、２０秒保持後に室温まで急冷する。この処
置により、ＢＳＴＯの誘電率は本発明の効果のところで
示したようなバルク並みの値を示すようになる。続い
て、コリメーションスパッタ法により、基板全面に白金
膜１４２２を形成する。

【０１３９】次いで、図２４（ｇ）に示すように、化学
的機械研磨法により白金膜１４２２をＢＳＴＯ膜１４２
１の表面まで研磨する。このとき、白金膜１４２２は柱
状に残留し、その径又は幅は最小加工法よりも小さくな
る。以上の工程により、キャパシタの一部を形成した第
２の基板が形成された。

【０１４０】次いで、図２４(h) に示すように、第１の
基板と第２の基板を重ね合わせ、８５０℃の熱処理を行
い、白金膜１４１５と白金膜１４２２を接着し、２つの
基板を貼り合わせる。このとき、白金膜１４２２は最小
加工寸法よりも小さく加工されているので、異なるセル
に属する白金電極１４１５が白金膜１４２２を介して短
絡することはない。また、貼り合わせの際の合わせは不
要である。以上により、ＤＲＡＭのメモリセル部分が形
成された。

【０１４１】これ以降は、通常のＬＳＩの製造プロセス
に従って、パシベーション膜の形成を行い、さらに配線
の形成を行って集積回路を作成するが、これらの工程は
省略する。（実施例１５）図２５は、本発明の第１５の実施例に係
わる半導体記憶装置の製造工程を示す断面図である。

【０１４２】本実施例は、トランジスタを形成した第１
の基板とキャパシタを形成した第２の基板を貼り合わせ
る方法として、第２の基板上に形成したキャパシタ電極
に第１の基板に形成したコンタクト多結晶シリコンをシ
リサイデーションを貼り合わせるものであり、低温での
貼り合わせが可能となる。

【０１４３】まず、図２５（ａ）に示すように、第１２
の実施例と同様に、単結晶シリコン基板１５０１上に、
素子分離領域１５０２，シリコン熱酸化膜１５０３，ゲ
ート電極１５０４，ｎ^- 型領域１５０５，１５０６を形
成する。

【０１４４】次いで、図２５（ｂ）に示すように、層間
絶縁膜となるＣＶＤ酸化膜１５０７を成膜して、ｎ^- 型
領域１５０５に連通するコンタクトホール１５０８を開
口する。続いて、コンタクトホール１５０８内にタング
ステンシリサイド膜を形成しビット線１５０９を形成す
る。その後、基板全面にＣＶＤ酸化膜１５１０を堆積す
る。続いて、ＣＶＤ酸化膜１５１０，ＣＶＤ酸化膜１５
０７を通常のフォトエッチング法によりパターニングし
て、ｎ^- 型領域１２０６に連通するコンタクトホール１
５１１を形成する。その後、選択ＣＶＤ法により多結晶
シリコン膜１５１２をコンタクトホール１５１１中に埋
め込む。この時に多結晶シリコン膜１５１２をＣＶＤ酸
化膜１５１０上にはみ出させる。以上により、スイッチ
ング素子を形成した第１の基板が形成された。

【０１４５】一方、図２５（ｃ）に示すように、単結晶
シリコン基板１５１３上に熱酸化により厚いシリコン酸
化膜１５１４を形成し、更にスパッタ法により窒化モリ
ブデン膜１５１５，白金膜１５１６，ＢＳＴＯ膜１５１
７を形成する。良好な結晶を得るためにＢＳＴＯ膜１５
１７は８５０℃で成膜し、成膜後にランプ加熱により１
２００℃まで昇温し、２０秒保持後に室温まで急冷す
る。この処置により、ＢＳＴＯの誘電率は本発明の効果
のところで示したようなバルク並みの値を示すようにな
る。

【０１４６】次いで、ＢＳＴＯ膜１５１７上にスパッタ
法により白金膜１５１８を形成し、パターニングを行
う。続いて、基板全面にＣＶＤ酸化膜１５１９を形成
し、平坦化して白金膜１５１８を露出させる。以上の工
程により、キャパシタを形成した第２の基板が形成され
た。

【０１４７】次いで、図２５（ｄ）に示すように、第１
の基板と第２の基板を重ね合わせ、４５０℃，２０分の
熱処理を行い、多結晶シリコン膜１５１２と白金膜１５
１８をシリサイデーションによって結合させる。シリサ
イデーションを用いることで低温で極めて密着性のよい
貼り合わせが実現できる。これにより、ＤＲＡＭのメモ
リセル部分が形成された。

【０１４８】これ以降は、通常のＬＳＩの製造プロセス
に従って、パシベーション膜の形成を行い、さらに配線
の形成を行って集積回路を作成するが、これらの工程は
省略する。（実施例１６）図２６は、本発明の第１６の実施例に係
わる半導体記憶装置の製造工程を示す断面図である。

【０１４９】本実施例は、トランジスタを形成した第１
のＳＯＩ基板とキャパシタを形成した第２のシリコン基
板とを貼り合わせるに際して、窒化チタンを緩衝層とし
て用いるもので、電極の白金膜をエピタキシャル成長さ
せ、その上に良質な高誘電率薄膜を成長させる。このキ
ャパシタをシリサイデーションを利用して貼り合わせる
ことで、高性能の半導体記憶装置を実現することができ
る。

【０１５０】まず、図２６（ｂ）に示すように、ＳＯＩ
基板１６０１上に、ゲート絶縁膜１６０２ａ，ゲート電
極１６０２ｂ，ｎ型ソース・ドレイン領域１６０３，１
６０４を形成する。次いで、図２６（ｂ）に示すよう
に、層間絶縁膜となるＣＶＤ酸化膜１６０５を成膜して
ｎ型領域１６０３に連通するコンタクトホールを開口
し、続いてコンタクトホール内に多結晶シリコン膜１６
０６を形成する。

【０１５１】次いで、タングステンシリサイド膜を形成
し、通常のフォトエッチング法でパターニングすること
により、ビット線１６０７を形成する。次いで、基板全
面にＣＶＤ三か膜１６０８を堆積させ、続いてこのＣＶ
Ｄ酸化膜１６０８，１６０５を通常のフォトエッチング
法によりパターニングしてｎ型領域１６０４に連通する
コンタクトホールを形成する。次いで、選択ＣＶＤ法に
より多結晶シリコン膜１６０９をコンタクトホール中に
埋め込む。以上で図２６（ｂ）に示すようにスイッチン
グ素子を形成した第１の基板が形成された。

【０１５２】一方、図２６（ｃ）に示すように、単結晶
シリコン基板１６１０を用意し、この基板１６１０上の
自然酸化膜を弗酸蒸気で除去し、高真空中で７５０℃に
昇温し、スパッタ法により窒化チタン膜１６１１を形成
する。このようにすると窒化チタン膜１６１１はエピタ
キシャル成長する。

【０１５３】次いで、図２６（ｄ）に示すように、窒化
チタン膜１６１１上に成膜温度７５０℃で白金膜１６１
２をスパッタ法により形成する。このとき、白金膜１６
１２は（１００）方位にエピタキシャル成長する。続い
て、成膜温度８００℃でＢＳＴＯ膜１６１３を形成す
る。このとき、ＢＳＴＯ膜１６１３はやはりエピタキシ
ャル成長する。この結果、極めて良好な結晶を得ること
ができ高い誘電率を実現できる。

【０１５４】次いで、成膜温度７５０℃で白金膜１６１
４を形成し、この白金膜１６１４を通常のフォトエッチ
ング技術によりパターニングを行う。次いで、基板全面
にＣＶＤ酸化膜１６１５を形成し、機械的研磨法により
平坦化する。以上の工程により図２６（ｄ）に示すよう
にキャパシタを形成した第２の基板が形成された。

【０１５５】次いで、図２６（ｅ）に示すように、第１
の基板と第２の基板を重ね合わせ、４５０℃，２０分の
熱処理を行い、多結晶シリコン膜１６０９と白金膜１６
１４をシリサイデーションによって結合させる。シリサ
イデーションを用いることで第１５の実施例と同様に低
温で極めて密着性の良い貼り合わせが実現できる。これ
により、ＤＲＡＭのメモリセル部分が形成された。

【０１５６】この後、通常のＬＳＩの製造プロセスに従
って、パッシベーション膜の形成及び配線の形成を行い
集積回路を作成するが、これらの工程は省略する。ここ
までの実施例ではセラミックス基板としてＳＴＯ，Ｍｇ
Ｏ，ＹＳＺを例にあげたが、高誘電体膜と格子定数のミ
スマッチが少なく、高誘電体膜をホモエピタキシャル成
長させることができる基板、例えばＢａＴｉＯ₃ ，Ｂａ
ＺｒＯ₃ ，ＫＦｅＦ₃ ，ＢａＳｎＯ₃ ，ＫＣｏＦ₃ ，Ｓ
ｒＨｆＯ₃ ，ＲｂＣｏＦ₃ ，ＫＺｎＦ₃ ，ＢａＭｏＯ
₃ ，ＳｒＳｎＯ₃ ，ＬｉＢａＨ₃ ，ＫＮｉＦ₃ ，ＬｉＢ
ａＦ₃，ＬａＶＯ₃ ，ＫＴａＯ₃ ，ＢａＦｅＯ₃ ，Ｓｒ
ＭｏＯ₃ ，ＭｇＦ₃ ，ＦｅＢｉＯ₃ ，ＬａＲｈＯ₃ ，Ａ
ｇＴａＯ₃ ，ＢｉＭｎＯ₃ ，Ｍｎ₃ ＺｎＣ，ＬａＴｉＯ
₃ ，ＣｅＶＯ₃ ，ＢｉＣｒＯ₃ ，ＣｅＦｅＯ₃ ，ＥｕＴ
ｉＯ₃ ，ＳｍＶＯ₃ ，ＣｅＧａＯ₃ ，ＡｌＭｎ₃ Ｃ，Ｓ
ｒＦｅＯ₃ ，ＣｅＣｒＯ₃ ，ＰｕＭｎＯ₃ 及びこれらの
基板にＮｂ，Ｆｅ，Ａｌ等不純物をドープして導電性を
付与した基板を用いることも可能である。また、上記基
板とシリコン基板を貼り合わせたＳＯＩ基板を用いるこ
とも可能である。

【０１５７】また、高誘電体膜の製造方法としてはスパ
ッタ法、ＣＶＤ法以外にも蒸着法、ＭＢＥ法、ゾルゲル
法、レーザーアブレーション法などを用いることも可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。

【０１５８】

【発明の効果】以上説明したように本発明によれば、ト
ランジスタを形成した基板とは別の基板に、例えばペロ
ブスカイト結晶構造を有する高（強）誘電体膜を用いた
キャパシタを形成し、これらの基板を貼り合わせて一体
化することにより、例えばペロブスカイト結晶構造を有
する誘電体膜を用いて、リーク電流が小さく、かつ高誘
電率を有する薄膜キャパシタを形成することができ、十
分なキャパシタ容量を確保した平面型キャパシタセルを
有する半導体装置及びその製造方法を実現することが可
能となる。

【図面の簡単な説明】

【図１】第１の実施例に係わる半導体記憶装置の製造工
程の前半を示す断面図。

【図２】第１の実施例に係わる半導体記憶装置の製造工
程の後半を示す断面図。

【図３】第２の実施例に係わる半導体記憶装置の製造工
程の前半を示す断面図。

【図４】第２の実施例に係わる半導体記憶装置の製造工
程の後半を示す断面図。

【図５】第３の実施例に係わる半導体記憶装置の製造工
程を示す断面図。

【図６】第４の実施例に係わる半導体記憶装置の製造工
程の前段を示す断面図。

【図７】第４の実施例に係わる半導体記憶装置の製造工
程の中段を示す断面図。

【図８】第４の実施例に係わる半導体記憶装置の製造工
程の後段を示す断面図。

【図９】第５の実施例に係わる半導体記憶装置の製造工
程を示す断面図。

【図１０】第６の実施例に係わる半導体記憶装置の製造
工程の前半を示す断面図。

【図１１】第６の実施例に係わる半導体記憶装置の製造
工程の後半を示す断面図。

【図１２】第７の実施例に係わる半導体記憶装置の製造
工程の前半を示す断面図。

【図１３】第７の実施例に係わる半導体記憶装置の製造
工程の後半を示す断面図。

【図１４】第８の実施例に係わる半導体記憶装置の製造
工程の前半を示す断面図。

【図１５】第８の実施例に係わる半導体記憶装置の製造
工程の後半を示す断面図。

【図１６】第９の実施例に係わる半導体記憶装置の製造
工程を示す断面図。

【図１７】第１０の実施例に係わる半導体記憶装置の製
造工程を示す断面図。

【図１８】第１１の実施例に係わるＮＡＮＤ型ＤＲＡＭ
の製造工程を示す断面図。

【図１９】第１２の実施例に係わる半導体記憶装置の製
造工程の前半を示す断面図。

【図２０】第１２の実施例に係わる半導体記憶装置の製
造工程の後半を示す断面図。

【図２１】第１３の実施例に係わる半導体記憶装置の製
造工程の前半を示す断面図。

【図２２】第１３の実施例に係わる半導体記憶装置の製
造工程の後半を示す断面図。

【図２３】第１４の実施例に係わる半導体記憶装置の製
造工程の前半を示す断面図。

【図２４】第１４の実施例に係わる半導体記憶装置の製
造工程の後半を示す断面図。

【図２５】第１５の実施例に係わる半導体記憶装置の製
造工程を示す断面図。

【図２６】第１６の実施例に係わる半導体記憶装置の製
造工程を示す断面図。

【図２７】多結晶ＳｒＴｉＯ₃ 膜のリーク電流特性を示
す図。

【図２８】多結晶ＳＴＯ膜の誘電率の膜厚依存性を示す
図。

【図２９】ＳＴＯ膜の誘電率の成膜温度依存性を示す
図。

【図３０】単結晶ＰＬＺＴ薄膜キャパシタと従来の多結
晶イリジウム電極上に形成した多結晶ＰＬＺＴ薄膜キャ
パシタの疲労度を残留分極の書き込み／読み出し回数依
存性によって示した図。

【符号の説明】

１０１…単結晶シリコン基板１０２…素子分離領域１０３…シリコン熱酸化膜（ゲート酸化膜）１０４…ゲート電極１０５，１０６…ｎ^- 型領域（ソース・ドレイン）１０７，１１０…ＣＶＤ酸化膜１０８，１１１…コンタクトホール１０９…ビット線１１２…多結晶シリコン膜１１３…窒化チタン膜１１４…ＮｂドープＳＴＯ基板１１５…ＢＳＴＯ膜１１６…白金膜１１７…シリコン酸化膜１２１…層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者江口和弘神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】第１の基板にトランジスタを形成した第１
の試料と、第２の基板にキャパシタ又はキャパシタの一
部を形成した第２の試料と、第１の試料と第２の試料と
を電気的に接続する導電体部分とを有し、第２の試料が
第１の試料に対して貼り合わされていることを特徴とす
る半導体装置。
【請求項２】第２の基板としてセラミックス基板を用
い、第２の基板に形成するキャパシタ絶縁膜に結晶構造
としてペロブスカイト構造をとる誘電体膜を用いたこと
を特徴とする請求項１記載の半導体装置。
【請求項３】第１の基板上にトランジスタを形成する工
程と、第２の基板上にキャパシタ又はキャパシタの一部
を形成する工程と、第２の基板上のキャパシタの電極と
第１の基板上のトランジスタのドレインとが電気的に接
続するようにして、第２の基板を第１の基板のトランジ
スタを形成した面の上に位置するように貼り合わせる工
程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】第２の基板としてセラミックス基板を用
い、第２の基板上に形成するキャパシタ絶縁膜に結晶構
造としてペロブスカイト構造をとる誘電体膜を用いるこ
とを特徴とする請求項３記載の半導体装置の製造方法。