JP2004165351A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004165351A JP2004165351A JP2002328382A JP2002328382A JP2004165351A JP 2004165351 A JP2004165351 A JP 2004165351A JP 2002328382 A JP2002328382 A JP 2002328382A JP 2002328382 A JP2002328382 A JP 2002328382A JP 2004165351 A JP2004165351 A JP 2004165351A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- single crystal
- substrate
- semiconductor device
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 126
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000010409 thin film Substances 0.000 claims abstract description 223
- 239000000758 substrate Substances 0.000 claims abstract description 216
- 239000013078 crystal Substances 0.000 claims abstract description 138
- 239000003990 capacitor Substances 0.000 claims description 72
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910002367 SrTiO Inorganic materials 0.000 claims description 10
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 7
- 230000008878 coupling Effects 0.000 claims description 6
- 238000010168 coupling process Methods 0.000 claims description 6
- 238000005859 coupling reaction Methods 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims description 6
- 229910020684 PbZr Inorganic materials 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 229910052791 calcium Inorganic materials 0.000 claims description 4
- 229910052746 lanthanum Inorganic materials 0.000 claims description 4
- 229910052745 lead Inorganic materials 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229910052712 strontium Inorganic materials 0.000 claims description 4
- 230000010287 polarization Effects 0.000 abstract description 29
- 239000010410 layer Substances 0.000 description 48
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 25
- 229910052721 tungsten Inorganic materials 0.000 description 25
- 239000010937 tungsten Substances 0.000 description 25
- 239000010408 film Substances 0.000 description 18
- CPLXHLVBOLITMK-UHFFFAOYSA-N Magnesium oxide Chemical compound [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 17
- 239000000463 material Substances 0.000 description 17
- 229910052741 iridium Inorganic materials 0.000 description 14
- 229910052697 platinum Inorganic materials 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 9
- 229910020068 MgAl Inorganic materials 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 239000000395 magnesium oxide Substances 0.000 description 8
- 229910004121 SrRuO Inorganic materials 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 229910052594 sapphire Inorganic materials 0.000 description 5
- 239000010980 sapphire Substances 0.000 description 5
- 238000000605 extraction Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910021521 yttrium barium copper oxide Inorganic materials 0.000 description 3
- 229910052726 zirconium Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000004549 pulsed laser deposition Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 229910002076 stabilized zirconia Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000008119 colloidal silica Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 125000003253 isopropoxy group Chemical group [H]C([H])([H])C([H])(O*)C([H])([H])[H] 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910052596 spinel Inorganic materials 0.000 description 1
- 239000011029 spinel Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】分極電荷量の大きな強誘電体薄膜を含むキャパシタ構造を組み込んだ高信頼性の半導体装置の製造方法を提供すること。
【解決手段】（１１１）面の強誘電体単結晶薄膜層の成長に適した表面を持つ単結晶基板１０の上に、基板面に対し平行な（１１１）面１１を持つ、Ｐｂを含む強誘電体単結晶薄膜（又は基板面に対し平行な（１１１）面に配向した、Ｐｂを含む強誘電体多結晶薄膜）１２’と、半導体装置の回路の一部１６とを形成して、Ｐｂを含む強誘電体薄膜と半導体装置の回路の一部とを有する単結晶基板１０を作製すること、そしてこの単結晶基板１０を、前もって半導体装置の他の回路を形成したもう一つの基板と貼り合わせることにより両者の回路を結合し、強誘電体薄膜を含むキャパシタ構造を含む半導体装置を得る。
【選択図】 図１
【解決手段】（１１１）面の強誘電体単結晶薄膜層の成長に適した表面を持つ単結晶基板１０の上に、基板面に対し平行な（１１１）面１１を持つ、Ｐｂを含む強誘電体単結晶薄膜（又は基板面に対し平行な（１１１）面に配向した、Ｐｂを含む強誘電体多結晶薄膜）１２’と、半導体装置の回路の一部１６とを形成して、Ｐｂを含む強誘電体薄膜と半導体装置の回路の一部とを有する単結晶基板１０を作製すること、そしてこの単結晶基板１０を、前もって半導体装置の他の回路を形成したもう一つの基板と貼り合わせることにより両者の回路を結合し、強誘電体薄膜を含むキャパシタ構造を含む半導体装置を得る。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に強誘電体薄膜を含むキャパシタ構造を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置、特に半導体メモリにはさまざまな特徴をもったものがあるが、そのなかでも特に電源オフ時でもデータが保持されるものを不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）と呼んでいる。不揮発性メモリのなかで特に電荷を保持するキャパシタ用材料として強誘電体を用いたものは、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ（ＦＲＡＭ（登録商標） ）と名付けられている。
【０００３】
ＦＲＡＭは、強誘電体薄膜の極性の異なる２つの残留分極特性を利用しており、電源をオフにしてもデータが保持される。不揮発性の目安になるその書換え回数は１×１０１０〜１×１０１２回と多い。書換え速度も数十ｎｓのオーダであり、高速性を有している。
【０００４】
ＦＲＡＭにおいて、キャパシタ用誘電体材料である強誘電体は、２つの方向のうちの一方の方向に分極することができる。分極方向を区別することによって、一方の分極方向に対応する“１”、及び反対の分極方向に対応する“０”の情報を記憶することが可能になる。キャパシタにおける誘電体材料が強誘電体でない場合、すなわち常誘電体である場合は、分極は電極からの電位差がある時のみ維持され、電位差が取り除かれた時は維持されない。従って、この場合は揮発性の動作をもたらす。ＦＲＡＭにおける強誘電体の分極の方向は、キャパシタの分極を切り換えるに十分な電位を与えることにより、感知することができる。
【０００５】
ＦＲＡＭにおいて用いられる強誘電体材料は、鉛系強誘電体及びビスマス系強誘電体である。鉛系強誘電体の代表的な材料はＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ（ＰｂｙＬａ１−ｙＺｒｘＴｉ１−ｘＯ３）などである。ビスマス系強誘電体の代表的な材料はＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）である。
【０００６】
ＦＲＡＭにおいて用いられる強誘電体材料に関しては、特開平１３−１０２５４３号公報に、ＦＲＡＭにおけるキャパシタ用強誘電体材料として単結晶の強誘電体薄膜を用いることが記載されている。しかし、この公報には、本発明におけるように単結晶基板上に成長させて得られた単結晶強誘電体薄膜を用いる半導体装置の製造方法は記載されていない。
【０００７】
特開平１１−１０３０２４号公報には、複数の結晶粒が層状構造に配置された強誘電体薄膜（配向性多結晶薄膜）を、この薄膜と接する面を構成する結晶が（１１１）面に配向した下部電極上に設けた構造の半導体装置が記載されている。
【０００８】
一方、Ｆｏｓｔｅｒら，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，８１，２３２４（１９９７）には、（００１）ＳｒＴｉＯ３上に下部電極として（００１）ＳｒＲｕＯ３を形成した後、ＭＯＣＶＤ法でＰＺＴ（００１）面薄膜を形成することにより、残留分極電荷量（２Ｐｒ）の大きなＰＺＴ薄膜が得られることが報告されている。
【０００９】
【特許文献１】
特開平１３−１０２５４３号公報
【特許文献２】
特開平１１−１０３０２４号公報
【非特許文献１】
Ｆｏｓｔｅｒら，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓ，８１，２３２４（１９９７）
【００１０】
【発明が解決しようとする課題】
キャパシタ材料に上記のような強誘電体を用いたシステムＬＳＩは、ＩＣカード、スマートカード等のマネー情報、個人情報を取り扱う機器に使用されるため、きわめて信頼性が高いことが必要である。これらのシステムＬＳＩで想定されている耐用年数１０年を実現するためには、強誘電体キャパシタの分極電荷量ができるだけ大きいことが望まれる。しかしながら、従来のスパッタ法で作製した強誘電体キャパシタでは分極電荷量が２０〜２５μＣ／ｃｍ２のものが大半を占め、実際の製品に必要とされる分極電荷量３０μＣ／ｃｍ２を満たす強誘電体キャパシタを高い収率で得るのは困難であった。製品の信頼性向上に必要とされる分極電荷量３５μＣ／ｃｍ２以上の強誘電体キャパシタを得るのは、更に困難であった。
【００１１】
本発明は、分極電荷量の大きな強誘電体薄膜を含むキャパシタ構造を組み込んだ高信頼性の半導体装置の製造を可能にする方法の提供を目的とするものである。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法では、強誘電体結晶材料として（１１１）面の単結晶薄膜材料又は（１１１）面に配向した多結晶薄膜材料を用い、その両面に電極を形成することによって、従来の配向性多結晶薄膜を用いたキャパシタに比べ残留分極量の大きなキャパシタを含む半導体装置を製造する。
【００１３】
具体的には、本発明の半導体装置の製造方法は、強誘電体薄膜を含むキャパシタ構造を含む半導体装置を製造する方法であって、（１１１）面の強誘電体単結晶薄膜層の成長に適した表面を持つ単結晶基板の上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜、又は基板面に対し平行な（１１１）面に配向した、Ｐｂを含む強誘電体多結晶薄膜と、半導体装置の回路の一部とを形成して、Ｐｂを含む強誘電体薄膜と半導体装置の回路の一部とを有する単結晶基板を作製すること、そしてこの単結晶基板を、前もって半導体装置の他の回路を形成したもう一つの基板と貼り合わせて両者の回路を結合することにより、強誘電体薄膜を含むキャパシタ構造を含む半導体装置を得ることを特徴とする。
【００１４】
一つの態様において、本発明の半導体装置製造方法は、
（１）単結晶基板上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜層を形成し、該薄膜層をパターニングすることにより単結晶基板上に所定の形状をなす孤立した強誘電体薄膜を形成すること、該強誘電体薄膜上に位置し且つ所定の形状をなす、キャパシタの一方の電極を形成すること、及び単結晶基板上に半導体装置の回路の一部を形成することにより、Ｐｂを含む強誘電体薄膜、一方の電極及び半導体装置の回路の一部を上に有する単結晶基板を作製すること、
（２）半導体装置の他の回路を形成した半導体基板を作製すること、
（３）上記単結晶基板と上記半導体基板とを貼り合わせ、両方の基板の回路を結合すること、
（４）上記単結晶基板を除去して強誘電体薄膜を露出させ、露出した強誘電体薄膜上にキャパシタのもう一方の電極を形成すること、
を含む、強誘電体薄膜を含むキャパシタ構造を含む半導体装置の製造方法である。
【００１５】
もう一つの態様において、本発明の半導体装置製造方法は、
（１）貫通孔を有する単結晶基板上に導電性薄膜層を形成すること、該導電性薄膜層上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜、又は基板面に対し平行な（１１１）面に配向した、Ｐｂを含む強誘電体多結晶薄膜層を形成すること、上記導電性薄膜層及び上記強誘電体薄膜層をパターニングすることにより、所定の形状をなす孤立した強誘電体薄膜と、所定形状をなす、キャパシタの一方の電極とを形成すること、上記強誘電体薄膜の上にキャパシタのもう一方の電極を形成すること、及び半導体装置の回路の一部を、上記単結晶基板の貫通孔を通り抜けさせて形成することにより、Ｐｂを含む強誘電体薄膜とこれを挟む一対の電極から構成されるキャパシタ構造及び半導体装置の回路の一部を含む単結晶基板を作製すること、
（２）半導体装置の他の回路を形成した半導体基板を作製すること、
（３）上記単結晶基板と上記半導体基板とを貼り合わせ、両方の基板の回路を結合すること、
を含む、強誘電体薄膜を含むキャパシタ構造を含む半導体装置の製造方法である。
【００１６】
本発明の方法では、鉛（Ｐｂ）を含む強誘電体材料からキャパシタの誘電体薄膜を形成する。Ｐｂを含む強誘電体材料としては、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ（ＰｂｙＬａ１−ｙＺｒｘＴｉ１−ｘＯ３）、ＰＬＣＳＺＴ（（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３）、あるいはこれらにＮｂを添加した物質を使用することができる。
【００１７】
強誘電体薄膜を形成する単結晶基板としては、強誘電体薄膜の形成面が（１１１）面の単結晶基板、又は（１１１）面からオフセット角度を有する単結晶基板を用いることができる。一般に、オフセット角度を有する単結晶基板を使用すると、成長した結晶表面の平坦性が増す。（１１１）面の単結晶基板の代表例としては、ＭｇＯ又はＳｒＴｉＯ３単結晶基板を挙げることができる。
【００１８】
あるいは、強誘電体薄膜を形成する単結晶基板としては、強誘電体薄膜の形成面が（０００１）面（Ｃ面）のα−Ａｌ２Ｏ３単結晶基板、又は（０００１）面からオフセット角度を有するα−Ａｌ２Ｏ３単結晶基板を用いてもよい。また、強誘電体薄膜形成面が（００１）面のＭｇＡｌ２Ｏ４（マグネシア・スピネル）単結晶基板を用いてもよい。
【００１９】
上述の強誘電体薄膜形成基板（ＭｇＯ、ＳｒＴｉＯ３、α−Ａｌ２Ｏ３及びＭｇＡｌ２Ｏ４単結晶基板）等を使用する場合は、強誘電体多結晶薄膜層の形成前に、該基板上にキャパシタの一方の電極となる導電性薄膜を形成してもよい。この導電性薄膜は、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物から形成することができ、その（１１１）面を強誘電体薄膜形成面とすることができる。
【００２０】
あるいは、強誘電体薄膜を形成する単結晶基板としては、強誘電体薄膜の形成面が（１１１）面又はこれと等価の面、すなわち｛１１１｝面のシリコン単結晶基板、あるいは｛１１１｝面からオフセット角度を有するシリコン単結晶基板を用いてもよい。また、強誘電体薄膜の形成面が｛１００｝面のシリコン単結晶基板、あるいは｛１００｝面からオフセット角度を有するシリコン単結晶基板を用いてもよい。
【００２１】
このようなシリコン単結晶基板を用いる場合、強誘電体薄膜は、基板の強誘電体薄膜形成面上に直接、又はその上に形成したバッファ層を介して、エピタキシャル成長させることができる。バッファ層の使用は、強誘電体薄膜形成時のシリサイドの生成を防止するのに有効である。バッファ層は、ＭｇＯ、ＹＳＺ（イットリウム安定化ジルコニア（ＺｒＯ２））、ＭｇＡｌ２Ｏ４、ＣａＯ、ＳｒＴｉＯ３、ＣｅＯ２等で形成することができ、その（１１１）面又は（０００１）面を強誘電体薄膜形成面とすることができる。
【００２２】
シリコン単結晶基板を用い、その強誘電体薄膜形成面に直接又はバッファ層を介して強誘電体薄膜を形成する場合には、強誘電体多結晶薄膜層の形成前に、該基板又はバッファ層上にキャパシタの一方の電極となる導電性薄膜を形成してもよい。この導電性薄膜は、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物から形成することができ、その（１１１）面を強誘電体薄膜形成面とすることができる。これらの金属元素の合金を使用することもできる。更に、上記金属又はそれらの合金から形成した層を複数積層してもよい。あるいは、導電性薄膜はＳｒＲｕＯ３、ＹＢＣＯ、又はＬＳＣＯにより形成し、その（１１１）面を強誘電体薄膜形成面としてもよい。
【００２３】
【発明の実施の形態】
本発明では、単結晶基板上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜層を形成する。Ｆｏｓｔｅｒらは、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，８１，２３２４（１９９７）において、（００１）ＳｒＴｉＯ３上に下部電極として（００１）ＳｒＲｕＯ３を形成後、有機金属化学気相成長（ＭＯＣＶＤ）法でＰＺＴ（００１）面薄膜を形成すると、この薄膜の残留分極電荷量（２Ｐｒ）として１１０μＣ／ｃｍ２の大きな値の得られたことを報告している。この残留分極電荷量を（１１１）面に換算すると６３μＣ／ｃｍ２という値になり、前述の実用的な製品において必要とされる３０μＣ／ｃｍ２に比べ２倍以上の値が得られることを示している。
【００２４】
例えば、強誘電体材料としてＰＺＴ材料を用いる場合、結晶型が立方晶のときは（００１）方向に分極軸が存在する。電極上に強誘電体薄膜単結晶の（１１１）面を形成すると、電極面に対して垂直な＜１１１＞軸は＜００１＞分極軸に対して３５．３°の角度を持っている。多結晶の強誘電体薄膜では、３０〜１００ｎｍのドメイン構造となっており、その分極軸の方位にはバラツキがあるため、単結晶薄膜に比べると小さな分極電荷量しか示さない。
【００２５】
そこで、単結晶基板上に基板面に対し平行な（１１１）面を持つ強誘電体の単結晶薄膜層を形成し、この薄膜層をエッチングすることにより単結晶基板上に所定形状の互いに孤立した強誘電体薄膜を形成し、薄膜の両面に電極を形成し、そして半導体回路が形成済みの基板と張り合わせて両者の回路を結合することによって、従来の配向性多結晶薄膜の分極電荷量３０μＣ／ｃｍ２に比べ２倍以上の分極電荷量を示す単結晶強誘電体薄膜を含むキャパシタを組み込んだ高信頼性の半導体装置を製造することができる。
【００２６】
本発明により製造した半導体装置においては、キャパシタに用いる強誘電体薄膜の単位面積当たりの分極電荷量が大きくなるので、キャパシタ面積を小さくしても必要な分極電荷量が確保できる。従って、スケーリング則に沿って微細加工を行うことができるようになり、集積度の高い半導体装置の製造が可能になって、高性能化に加え低価格化を実現することができる。
【００２７】
【実施例】
次に、実施例により本発明を更に説明する。とは言え、本発明はこれらの実施例に限定されるものではない。
【００２８】
（実施例１）
図１（ａ）に示すように、単結晶基板１０の上に、基板１０の表面に平行な（１１１）面１１を持つ単結晶ＰＺＴ層１２をエピタキシャル成長させる。単結晶基板１０としては、例えば、ＭｇＯ（１１１）面、ＳｒＴｉＯ３（１１１）面、あるいはα−Ａｌ２Ｏ３（０００１）面の基板を用いことができる。
【００２９】
単結晶ＰＺＴ（１１１）のエピタキシャル成長は、有機金属化学気相成長（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法、あるいはパルスレーザーデポジション（ＰＬＤ）法で行うことができる。成膜法はこれらに限定されるものではない。また、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）に限定されず、ＰＬＺＴ（ＰｂｙＬａ１−ｙＺｒｘＴｉ１−ｘＯ３）、ＰＬＣＳＺＴ（（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３）などの強誘電体材料の使用が可能であり、またこれらにＮｂを添加した材料の使用も可能である。
【００３０】
例えばＭＯＣＶＤ法でのＰＺＴの成膜は、Ｐｂ（ＴＨＤ）２、Ｚｒ（ＴＨＤ）４、及びＴｉ（ｉ−ＰｒＯ）２（ＴＨＤ）２を原料として使用し、基板温度５５０〜６００℃、圧力１３０〜６７０Ｐａ（１〜５Ｔｏｒｒ）で行うことができる。（原料化合物の式におけるＴＨＤはトリメチルヘキサンジオネート、ｉ−ＰｒＯはイソプロポキシを表している。）
【００３１】
平坦なＰＺＴ（１１１）面１１を有する薄膜層１２を基板１０全面に形成後、薄膜キャパシタとなる領域の薄膜１２’を残してＰＺＴ薄膜層１２をエッチングする（図１（ｂ））。残されたＰＺＴ薄膜１２’上に、ＰｔあるいはＩｒ材料の薄膜により下部電極１４（これは後ほど別の基板と貼り合わせる際上下逆さまにされる）を形成し、そして基板１０上に、後ほど貼り合わせる別の基板（半導体基板）につながる引き出し配線となる、半導体装置の回路の一部としてのプラグ１６をタングステンで形成する（図１（ｃ））。
【００３２】
次に、基板１０上にＴＥＯＳなどの絶縁材料の層を形成し、ＣＭＰなどの平坦化手法により表面を平坦化して絶縁膜１８（図１（ｄ））を形成する。引き続き、下部電極１４とタングステンプラグ１６の上にタングステン薄膜２０を形成し、ＴＥＯＳ絶縁材料層をもう一度形成してから平坦化して、層間絶縁膜２２を形成する（図１（ｅ））。
【００３３】
図２（ａ）に示したように、キャパシタ用の強誘電体ＰＺＴ薄膜１２’を形成した基板１０をひっくり返し、半導体装置の回路の一部としてのトランジスタ２３が予め形成してある半導体基板２４と向かい合わせにする。続いて、図２（ｂ）に示したように、基板１０のタングステン薄膜２０が基板２２のトランジスタの引き出し電極２６と接合するように、基板１０と基板２４を密着させ、熱処理をおこない、２つの基板を貼り合わせて機械的、電気的に結合する。ウエハ状の２枚の基板を熱処理により貼り合わせる技術は、例えば特開平２−３０３１１４号公報、特開平１−１１５１４３号公報に記載されている。
【００３４】
次に、キャパシタ用の強誘電体ＰＺＴ薄膜１２’を形成するのに用いた基板１０を除去する。基板１０の除去は、基板１０がＭｇＯ基板の場合、ＨＣｌを用いて化学的に溶解させる。ＳｒＴｉＯ３基板の場合は、ＨＮＯ３、ＨＦ及びＨＣｌの混酸を用いて化学的に溶解させる。サファイア（α−Ａｌ２Ｏ３）基板の場合は、溶融ＫＯＨでないと溶解しないので、ＳｉＣ研磨材を用いて機械的に、あるいはコロイダルシリカを用いて機械化学的に除去する。
【００３５】
最後に、図２（ｃ）に示したように、キャパシタの上部電極２８とこれに接続するタングステン薄膜３０、タングステンプラグ１６に接続する別のタングステンプラグ３２、及び層間絶縁膜３４を、先に説明したのと同様に形成して、下部電極１４、強誘電体ＰＺＴ薄膜１２’及び上部電極２８から構成された強誘電体キャパシタ３６を備えた半導体装置が得られる。上部電極２８は、例えばＩｒ又はＩｒＯ２で形成することができる。
【００３６】
（実施例２）
この例は、貫通孔を形成したサファイア（α−Ａｌ２Ｏ３）基板の（０００１）面上にＰＺＴ薄膜を形成することによる、強誘電体キャパシタを組み入れた半導体装置の製造を説明する。
【００３７】
図３（ａ）に示したように、（０００１）面５１を上面とするサファイア（α−Ａｌ２Ｏ３）単結晶基板５０に貫通孔５２ａ、５２ｂをあける。貫通孔５２ａは、キャパシタの一方の電極に接続するプラグの形成用であり、貫通孔５２ｂは、後に貼り合わせる半導体基板（回路基板）につながる引き出し配線となるプラグの形成用である。これらの貫通孔は、サファイア基板５０を機械的に加工して形成してもよいし、あるいは反応性ガスを用いたドライエッチング法又はＡｒイオンを用いたイオンミリング法で形成してもよく、あるいは溶融ＫＯＨを用いて化学的にエッチングして形成してもよい。
【００３８】
図３（ｂ）に示したように、基板５０の（０００１）面５１に、この面５１に平行な（１１１）面５５を有する薄膜５４を形成する。この薄膜５４は強誘電体キャパシタの一方の電極となる薄膜であり、ＰｔあるいはＩｒで形成することができる。更に、薄膜５４の上に、やはり基板５０の（０００１）面５１に平行な（１１１）面５７を有するＰＺＴ薄膜５６を形成する。Ｐｔ（１１１）面あるいはＩｒ（１１１）面の上に成長したＰＺＴ薄膜は、ＰｔあるいはＩｒ結晶と格子定数が合わないため、完全な単結晶とはならないが、配向性の強い多結晶薄膜（（１１１）面に配向した多結晶薄膜）となる。ＰｔあるいはＩｒ薄膜に代えてＳｒＲｕＯ３薄膜を使用すれば、単結晶ＰＺＴ薄膜を得ることができる。次いで、図３（ｃ）に示したように、キャパシタの強誘電体薄膜５８となる部分と電極６０となる部分を残して、薄膜５６、５４（図３（ｂ））を除去する。
【００３９】
図３（ｄ）に示したように、貫通孔５２ａ、５２ｂ（図３（ｃ））内にタングステンを充填し、貫通孔５２ａ内のタングステンには電極６０に接続するプラグ６２ａを形成させる。貫通孔５２ｂ内のタングステンの上には更にタングステンを柱状に伸ばし、後に貼り合わせる半導体基板につながる引き出し配線となるプラグ６２ｂを形成する。
【００４０】
基板５０上にＴＥＯＳなどの絶縁材料の層を形成し、表面を平坦化して絶縁膜６４（図３（ｅ））を形成する。次いで、図３（ｆ）に示したように、強誘電体薄膜５８の上に、基板５０の面に平行な（１１１）面を持つＰｔ又はＩｒ薄膜のもう一方の電極６６を形成し、この電極６６及びタングステンプラグ６２ｂの上にタングステン薄膜６８ａ及び６８ｂをそれぞれ形成し、ＴＥＯＳ絶縁材料層をもう一度形成してから平坦化して、層間絶縁膜７０を形成する（図３（ｆ））。
【００４１】
この例では、上記のとおり強誘電体薄膜５８とこれを挟む二つの電極６０、６６から構成されるキャパシタを形成した基板５０をひっくり返すか、あるいはひっくり返さずに、予めトランジスタを形成した別の基板と貼り合わせることができる。基板５０をひっくり返す場合は、図４に示したように、キャパシタの電極６６が下部電極として、タングステン薄膜６８ａを介し、もう一方の基板（半導体基板）７４に形成したトランジスタ７６の一方の引き出し電極７８ａに接続し、タングステンプラグ６２ｂがタングステン薄膜６８ｂを介してもう一方の引き出し電極７８ｂに接続する。基板５０をひっくり返さない場合は、図５に示したように、キャパシタの電極６０が下部電極として、タングステンプラグ６２ａを介しもう一方の基板７４のトランジスタ７６の一方の引き出し電極７８ａに接続し、タングステンプラグ６２ｂがもう一方の引き出し電極７８ｂに接続する。
【００４２】
（実施例３）
この例は、貫通孔を形成したシリコン基板の（１１１）面上にＰＺＴ薄膜を形成することによる、強誘電体キャパシタを組み入れた半導体装置の製造を説明する。
【００４３】
図６（ａ）に示したように、（１１１）面９１を上面とするシリコン基板９０に貫通孔９２ａ、９２ｂをあける。貫通孔９２ａは、キャパシタの一方の電極に接続するプラグの形成用であり、貫通孔９２ｂは、後に貼り合わせる半導体基板につながる引き出し配線となるプラグの形成用である。これらの貫通孔は、シリコン基板９０を機械的に加工して形成してもよいし、あるいは反応性ガスを用いたドライエッチング法又はＡｒイオンを用いたイオンミリング法で形成してもよく、あるいはＨＦとＨＮＯ３の混酸を用いて化学的にエッチングして形成してもよい。
【００４４】
図６（ｂ）に示したように、基板９０の（１１１）面９１に、この面９１に平行な（１１１）面９５を有するＭｇＡｌ２Ｏ４薄膜９４を形成する。この薄膜９４は、基板９０の（１１１）面９１に平行な（１１１）面を備えたＰＺＴ薄膜をその上に形成するためのバッファ層となり、ＰＺＴ薄膜形成時のシリサイドの生成を防止する働きを持つ。続いて、薄膜９４の上に強誘電体キャパシタの一方の電極となる薄膜９６を、ＰｔあるいはＩｒで形成する。この薄膜９６も、基板９０の（１１１）面９１に平行な（１１１）面９７を持つ。更に、薄膜９６の上に、やはり基板９０の（１１１）面９１に平行な（１１１）面９９を有するＰＺＴ薄膜９８を形成する。
【００４５】
次に、図６（ｃ）に示したように、キャパシタの強誘電体薄膜１００となる部分と電極１０２となる部分を残して、薄膜９８、９６（図６（ｂ））を除去する。
【００４６】
続いて、図６（ｄ）に示したように、貫通孔９２ａ、９２ｂ（図６（ｃ））内にタングステンを充填し、貫通孔９２ａ内のタングステンには電極１０２に接続するプラグ１０４ａを形成させる。貫通孔９２ｂ内のタングステンの上には更にタングステンを柱状に伸ばし、後に貼り合わせる半導体基板につながる引き出し配線となるプラグ１０４ｂを形成する。
【００４７】
基板９０上にＴＥＯＳなどの絶縁材料の層を形成し、表面を平坦化して絶縁膜１０６（図６（ｅ））を形成する。次いで、図６（ｆ）に示したように、強誘電体薄膜１００の上に、基板９０の面に平行な（１１１）面を持つＰｔ又はＩｒ薄膜のもう一方の電極１０８を形成し、この電極１０８及びタングステンプラグ１０４ｂの上にタングステン薄膜１１０ａ及び１１０ｂをそれぞれ形成し、ＴＥＯＳ絶縁材料層をもう一度形成してから平坦化して、層間絶縁膜１１２を形成する（図６（ｆ））。
【００４８】
この例においても、実施例２で説明したように、強誘電体薄膜１００とこれを挟む二つの電極１０２、１０８から構成されるキャパシタを形成した基板９０をひっくり返すか、あるいはひっくり返さずに、予めトランジスタを形成した別の基板と貼り合わせることができる。
【００４９】
（実施例４）
ここでは、貫通孔を形成したシリコン基板の（００１）面上に、その面に対し平行な（１１１）面を持つＰＺＴ薄膜を形成することによる、強誘電体キャパシタを組み入れた半導体装置の製造を説明する。
【００５０】
実施例３で説明したのと同様に、（００１）面を上面とするシリコン基板に、キャパシタの一方の電極に接続するプラグの形成用の貫通孔と、後に貼り合わせる半導体基板につながる引き出し配線となるプラグ形成用の貫通孔をあける。
【００５１】
一般に、シリコン基板の表面には薄い酸化膜（自然酸化膜）が存在しており、ここではシリコン基板の酸化膜が残っている（００１）面に、ＭｇＡｌ２Ｏ４薄膜を形成する。薄い酸化膜の存在するＳｉ（００１）面に成膜されたＭｇＡｌ２Ｏ４薄膜は、（１１１）面を有する薄膜となり、これは実施例３で言及したようにシリコン基板の表面（薄膜形成面）に平行な（１１１）面を備えたＰＺＴ薄膜をその上に形成するためのバッファ層となり、ＰＺＴ薄膜形成時のシリサイドの生成を防止することができる。
【００５２】
続いて、実施例３で先に説明した手順に従ってシリコン基板上にキャパシタを形成し、この基板と予めトランジスタを形成した別の基板とを貼り合わせることにより、強誘電体ＰＺＴキャパシタを組み込んだ半導体装置を製造することができる。
【００５３】
本発明は、以上説明したとおりであるが、その特徴を種々の態様ととも付記すれば、次のとおりである。
（付記１） 強誘電体薄膜を含むキャパシタ構造を含む半導体装置を製造する方法であって、（１１１）面の強誘電体単結晶薄膜層の成長に適した表面を持つ単結晶基板の上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜、又は基板面に対し平行な（１１１）面に配向した、Ｐｂを含む強誘電体多結晶薄膜と、半導体装置の回路の一部とを形成して、Ｐｂを含む強誘電体薄膜と半導体装置の回路の一部とを有する単結晶基板を作製すること、そしてこの単結晶基板を、前もって半導体装置の他の回路を形成したもう一つの基板と貼り合わせることにより両者の回路を結合し、強誘電体薄膜を含むキャパシタ構造を含む半導体装置を得ることを特徴とする半導体装置の製造方法。
（付記２） （１）単結晶基板上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜層を形成し、該薄膜層をパターニングすることにより単結晶基板上に所定の形状をなす孤立した強誘電体薄膜を形成すること、該強誘電体薄膜上に位置し且つ所定の形状をなす、キャパシタの一方の電極を形成すること、及び単結晶基板上に半導体装置の回路の一部を形成することにより、Ｐｂを含む強誘電体薄膜、一方の電極及び半導体装置の回路の一部を上に有する単結晶基板を作製すること、
（２）半導体装置の他の回路を形成した半導体基板を作製すること、
（３）上記単結晶基板と上記半導体基板とを貼り合わせ、両方の基板の回路を結合すること、
（４）上記単結晶基板を除去して強誘電体薄膜を露出させ、露出した強誘電体薄膜上にキャパシタのもう一方の電極を形成すること、
を含む、付記１記載の半導体装置の製造方法。
（付記３） （１）貫通孔を有する単結晶基板上に導電性薄膜層を形成すること、該導電性薄膜層上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜、又は基板面に対し平行な（１１１）面に配向した、Ｐｂを含む強誘電体多結晶薄膜層を形成すること、上記導電性薄膜層及び上記強誘電体薄膜層をパターニングすることにより、所定の形状をなす孤立した強誘電体薄膜と、所定形状をなす、キャパシタの一方の電極とを形成すること、上記強誘電体薄膜の上にキャパシタのもう一方の電極を形成すること、及び半導体装置の回路の一部を、上記単結晶基板の貫通孔を通り抜けさせて形成することにより、Ｐｂを含む強誘電体薄膜とこれを挟む一対の電極から構成されるキャパシタ構造及び半導体装置の回路の一部を含む単結晶基板を作製すること、
（２）半導体装置の他の回路を形成した半導体基板を作製すること、
（３）上記単結晶基板と上記半導体基板とを貼り合わせ、両方の基板の回路を結合すること、
を含む、付記１記載の半導体装置の製造方法。
（付記４） 前記強誘電体が、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ（ＰｂｙＬａ１−ｙＺｒｘＴｉ１−ｘＯ３）、ＰＬＣＳＺＴ（（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３）、又はこれらにＮｂを添加した物質である、付記１から３までのいずれか一つに記載の半導体装置の製造方法。
（付記５） 前記単結晶基板として、強誘電体薄膜の形成面が（１１１）面の単結晶基板、又は（１１１）面からオフセット角度を有する単結晶基板を使用する、付記１から４までのいずれか一つに記載の半導体装置の製造方法。
（付記６） 前記単結晶基板がＭｇＯ又はＳｒＴｉＯ３単結晶基板である、付記５記載の半導体装置の製造方法。
（付記７） 前記単結晶基板として、強誘電体薄膜の形成面が（０００１）面のα−Ａｌ２Ｏ３単結晶基板、又は（０００１）面からオフセット角度を有するα−Ａｌ２Ｏ３単結晶基板を使用する、付記１から４までのいずれか一つに記載の半導体装置の製造方法。
（付記８） 前記単結晶基板として、強誘電体薄膜形成面が（００１）面のＭｇＡｌ２Ｏ４単結晶基板を使用する、付記１から４までのいずれか一つに記載の半導体装置の製造方法。
（付記９） 前記強誘電体多結晶薄膜層の形成前に、前記単結晶基板上にキャパシタの一方の電極となる導電性薄膜を形成することを更に含む、付記１から８までのいずれか一つに記載の半導体装置の製造方法。
（付記１０） 前記導電性薄膜を、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物から形成する、付記９記載の半導体装置の製造方法。
（付記１１） 前記単結晶基板として、強誘電体薄膜の形成面が｛１１１｝面のシリコン単結晶基板、あるいは｛１１１｝面からオフセット角度を有するシリコン単結晶基板を使用する、付記１から４までのいずれか一つに記載の半導体装置の製造方法。
（付記１２） 前記単結晶基板として、強誘電体薄膜の形成面が｛１００｝面のシリコン単結晶基板、あるいは｛１００｝面からオフセット角度を有するシリコン単結晶基板を使用する、付記１から４までのいずれか一つに記載の半導体装置の製造方法。
（付記１３） 前記強誘電体薄膜を、前記単結晶基板の強誘電体薄膜形成面上に直接エピタキシャル成長させる、付記１１又は１２記載の半導体装置の製造方法。
（付記１４） 前記強誘電体薄膜を、前記単結晶基板の強誘電体薄膜形成面の上に形成したバッファ層を介してエピタキシャル成長させる、付記１１又は１２記載の半導体装置の製造方法。
（付記１５） 前記バッファ層を、ＭｇＯ、イットリウム安定化ジルコニア、ＭｇＡｌ２Ｏ４、ＣａＯ、ＳｒＴｉＯ３又はＣｅＯ２により形成し、その（１１１）面又は（０００１）面の上に前記強誘電体薄膜を成長させる、付記１４記載の半導体装置の製造方法。
（付記１６） 前記強誘電体多結晶薄膜層の形成前に、前記単結晶基板上に導電性薄膜を形成する、付記１３記載の半導体装置の製造方法。
（付記１７） 前記導電性薄膜を、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物から形成し、その（１１１）面の上に前記強誘電体多結晶薄膜を成長させる、付記１６記載の半導体装置の製造方法。
（付記１８） 前記導電性薄膜を、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物で形成した層を複数積層して形成する、付記１７記載の半導体装置の製造方法。
（付記１９） 前記導電性薄膜を、ＳｒＲｕＯ３、ＹＢＣＯ、又はＬＳＣＯにより形成し、その（１１１）面の上に前記強誘電体薄膜を成長させる、付記１６記載の半導体装置の製造方法。
（付記２０） 前記強誘電体多結晶薄膜層の形成前に、前記バッファ層上に導電性薄膜を形成する、付記１４又は１５記載の半導体装置の製造方法。
（付記２１） 前記導電性薄膜を、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物から形成し、その（１１１）面の上に前記強誘電体多結晶薄膜を成長させる、付記２０記載の半導体装置の製造方法。
（付記２２） 前記導電性薄膜を、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物で形成した層を複数積層して形成する、付記２１記載の半導体装置の製造方法。
（付記２３） 前記導電性薄膜を、ＳｒＲｕＯ３、ＹＢＣＯ、又はＬＳＣＯにより形成し、その（１１１）面の上に前記強誘電体薄膜を成長させる、付記２０記載の半導体装置の製造方法。
【００５４】
【発明の効果】
本発明の半導体装置では、キャパシタのための強誘電体薄膜として、分極軸と３５．３°の角度を持つ＜１１１＞軸に垂直な面である（１１１）面を表面に持つ単結晶を用い、この単結晶強誘電体薄膜の分極電荷量は６３μＣ／ｃｍ２と換算されるため、従来の配向性多結晶薄膜の３０μＣ／ｃｍ２に比べ２倍以上の値が得られる。このように残留分極量が大きいため、本発明を利用して得られた半導体装置を不揮発性メモリとして組み込んだシステムＬＳＩの信頼性はきわめて高くなる。
【００５５】
また、本発明により得られた半導体装置においては単位面積あたりの分極電荷量が大きくなるので、キャパシタ面積を小さくしても必要な分極電荷量が確保できる。このことから、スケーリング則に沿って微細加工を行うことができるようになり、集積度の高い半導体装置の製造が可能になって、高性能化に加え低価格化を実現することができる。
【図面の簡単な説明】
【図１】実施例１の半導体装置の製造方法の前半の工程を説明する図である。
【図２】実施例１の半導体装置の製造方法の後半の工程を説明する図である。
【図３】実施例２の半導体装置の製造で用いるキャパシタを形成した単結晶基板の作製を説明する図である。
【図４】実施例２においてキャパシタを形成した単結晶基板をひっくり返して半導体回路を形成したシリコン基板に貼り合わせることにより製造した半導体装置を示す図である。
【図５】実施例２においてキャパシタを形成した単結晶基板をひっくり返さずに半導体回路を形成したシリコン基板に貼り合わせることにより製造した半導体装置を示す図である。
【図６】実施例３の半導体装置の製造で用いるキャパシタを形成した単結晶基板の作製を説明する図である。
【符号の説明】
１０…単結晶基板
１１…ＰＺＴ（１１１）面
１２…単結晶ＰＺＴ層
１２’…単結晶ＰＺＴ薄膜
１４…下部電極
１６…タングステンプラグ
２２…層間絶縁膜
２３、７６…トランジスタ
２４、７４…半導体基板
２６…引き出し電極
２８…上部電極
３４…層間絶縁膜
３６…強誘電体キャパシタ
５０…サファイア基板
５２ａ、５２ｂ、９２ａ、９２ｂ…貫通孔
５８…ＰＺＴ強誘電体薄膜
６０、６６…電極
６２ａ、６２ｂ…タングステンプラグ
６４…絶縁膜
７０…層間絶縁膜
９０…シリコン基板
９４…バッファ層
１００…強誘電体薄膜
１０２、１０８…電極
１１２…層間絶縁膜
【発明の属する技術分野】
本発明は半導体装置に関し、特に強誘電体薄膜を含むキャパシタ構造を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置、特に半導体メモリにはさまざまな特徴をもったものがあるが、そのなかでも特に電源オフ時でもデータが保持されるものを不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）と呼んでいる。不揮発性メモリのなかで特に電荷を保持するキャパシタ用材料として強誘電体を用いたものは、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ（ＦＲＡＭ（登録商標） ）と名付けられている。
【０００３】
ＦＲＡＭは、強誘電体薄膜の極性の異なる２つの残留分極特性を利用しており、電源をオフにしてもデータが保持される。不揮発性の目安になるその書換え回数は１×１０１０〜１×１０１２回と多い。書換え速度も数十ｎｓのオーダであり、高速性を有している。
【０００４】
ＦＲＡＭにおいて、キャパシタ用誘電体材料である強誘電体は、２つの方向のうちの一方の方向に分極することができる。分極方向を区別することによって、一方の分極方向に対応する“１”、及び反対の分極方向に対応する“０”の情報を記憶することが可能になる。キャパシタにおける誘電体材料が強誘電体でない場合、すなわち常誘電体である場合は、分極は電極からの電位差がある時のみ維持され、電位差が取り除かれた時は維持されない。従って、この場合は揮発性の動作をもたらす。ＦＲＡＭにおける強誘電体の分極の方向は、キャパシタの分極を切り換えるに十分な電位を与えることにより、感知することができる。
【０００５】
ＦＲＡＭにおいて用いられる強誘電体材料は、鉛系強誘電体及びビスマス系強誘電体である。鉛系強誘電体の代表的な材料はＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ（ＰｂｙＬａ１−ｙＺｒｘＴｉ１−ｘＯ３）などである。ビスマス系強誘電体の代表的な材料はＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）である。
【０００６】
ＦＲＡＭにおいて用いられる強誘電体材料に関しては、特開平１３−１０２５４３号公報に、ＦＲＡＭにおけるキャパシタ用強誘電体材料として単結晶の強誘電体薄膜を用いることが記載されている。しかし、この公報には、本発明におけるように単結晶基板上に成長させて得られた単結晶強誘電体薄膜を用いる半導体装置の製造方法は記載されていない。
【０００７】
特開平１１−１０３０２４号公報には、複数の結晶粒が層状構造に配置された強誘電体薄膜（配向性多結晶薄膜）を、この薄膜と接する面を構成する結晶が（１１１）面に配向した下部電極上に設けた構造の半導体装置が記載されている。
【０００８】
一方、Ｆｏｓｔｅｒら，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，８１，２３２４（１９９７）には、（００１）ＳｒＴｉＯ３上に下部電極として（００１）ＳｒＲｕＯ３を形成した後、ＭＯＣＶＤ法でＰＺＴ（００１）面薄膜を形成することにより、残留分極電荷量（２Ｐｒ）の大きなＰＺＴ薄膜が得られることが報告されている。
【０００９】
【特許文献１】
特開平１３−１０２５４３号公報
【特許文献２】
特開平１１−１０３０２４号公報
【非特許文献１】
Ｆｏｓｔｅｒら，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓ，８１，２３２４（１９９７）
【００１０】
【発明が解決しようとする課題】
キャパシタ材料に上記のような強誘電体を用いたシステムＬＳＩは、ＩＣカード、スマートカード等のマネー情報、個人情報を取り扱う機器に使用されるため、きわめて信頼性が高いことが必要である。これらのシステムＬＳＩで想定されている耐用年数１０年を実現するためには、強誘電体キャパシタの分極電荷量ができるだけ大きいことが望まれる。しかしながら、従来のスパッタ法で作製した強誘電体キャパシタでは分極電荷量が２０〜２５μＣ／ｃｍ２のものが大半を占め、実際の製品に必要とされる分極電荷量３０μＣ／ｃｍ２を満たす強誘電体キャパシタを高い収率で得るのは困難であった。製品の信頼性向上に必要とされる分極電荷量３５μＣ／ｃｍ２以上の強誘電体キャパシタを得るのは、更に困難であった。
【００１１】
本発明は、分極電荷量の大きな強誘電体薄膜を含むキャパシタ構造を組み込んだ高信頼性の半導体装置の製造を可能にする方法の提供を目的とするものである。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法では、強誘電体結晶材料として（１１１）面の単結晶薄膜材料又は（１１１）面に配向した多結晶薄膜材料を用い、その両面に電極を形成することによって、従来の配向性多結晶薄膜を用いたキャパシタに比べ残留分極量の大きなキャパシタを含む半導体装置を製造する。
【００１３】
具体的には、本発明の半導体装置の製造方法は、強誘電体薄膜を含むキャパシタ構造を含む半導体装置を製造する方法であって、（１１１）面の強誘電体単結晶薄膜層の成長に適した表面を持つ単結晶基板の上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜、又は基板面に対し平行な（１１１）面に配向した、Ｐｂを含む強誘電体多結晶薄膜と、半導体装置の回路の一部とを形成して、Ｐｂを含む強誘電体薄膜と半導体装置の回路の一部とを有する単結晶基板を作製すること、そしてこの単結晶基板を、前もって半導体装置の他の回路を形成したもう一つの基板と貼り合わせて両者の回路を結合することにより、強誘電体薄膜を含むキャパシタ構造を含む半導体装置を得ることを特徴とする。
【００１４】
一つの態様において、本発明の半導体装置製造方法は、
（１）単結晶基板上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜層を形成し、該薄膜層をパターニングすることにより単結晶基板上に所定の形状をなす孤立した強誘電体薄膜を形成すること、該強誘電体薄膜上に位置し且つ所定の形状をなす、キャパシタの一方の電極を形成すること、及び単結晶基板上に半導体装置の回路の一部を形成することにより、Ｐｂを含む強誘電体薄膜、一方の電極及び半導体装置の回路の一部を上に有する単結晶基板を作製すること、
（２）半導体装置の他の回路を形成した半導体基板を作製すること、
（３）上記単結晶基板と上記半導体基板とを貼り合わせ、両方の基板の回路を結合すること、
（４）上記単結晶基板を除去して強誘電体薄膜を露出させ、露出した強誘電体薄膜上にキャパシタのもう一方の電極を形成すること、
を含む、強誘電体薄膜を含むキャパシタ構造を含む半導体装置の製造方法である。
【００１５】
もう一つの態様において、本発明の半導体装置製造方法は、
（１）貫通孔を有する単結晶基板上に導電性薄膜層を形成すること、該導電性薄膜層上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜、又は基板面に対し平行な（１１１）面に配向した、Ｐｂを含む強誘電体多結晶薄膜層を形成すること、上記導電性薄膜層及び上記強誘電体薄膜層をパターニングすることにより、所定の形状をなす孤立した強誘電体薄膜と、所定形状をなす、キャパシタの一方の電極とを形成すること、上記強誘電体薄膜の上にキャパシタのもう一方の電極を形成すること、及び半導体装置の回路の一部を、上記単結晶基板の貫通孔を通り抜けさせて形成することにより、Ｐｂを含む強誘電体薄膜とこれを挟む一対の電極から構成されるキャパシタ構造及び半導体装置の回路の一部を含む単結晶基板を作製すること、
（２）半導体装置の他の回路を形成した半導体基板を作製すること、
（３）上記単結晶基板と上記半導体基板とを貼り合わせ、両方の基板の回路を結合すること、
を含む、強誘電体薄膜を含むキャパシタ構造を含む半導体装置の製造方法である。
【００１６】
本発明の方法では、鉛（Ｐｂ）を含む強誘電体材料からキャパシタの誘電体薄膜を形成する。Ｐｂを含む強誘電体材料としては、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ（ＰｂｙＬａ１−ｙＺｒｘＴｉ１−ｘＯ３）、ＰＬＣＳＺＴ（（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３）、あるいはこれらにＮｂを添加した物質を使用することができる。
【００１７】
強誘電体薄膜を形成する単結晶基板としては、強誘電体薄膜の形成面が（１１１）面の単結晶基板、又は（１１１）面からオフセット角度を有する単結晶基板を用いることができる。一般に、オフセット角度を有する単結晶基板を使用すると、成長した結晶表面の平坦性が増す。（１１１）面の単結晶基板の代表例としては、ＭｇＯ又はＳｒＴｉＯ３単結晶基板を挙げることができる。
【００１８】
あるいは、強誘電体薄膜を形成する単結晶基板としては、強誘電体薄膜の形成面が（０００１）面（Ｃ面）のα−Ａｌ２Ｏ３単結晶基板、又は（０００１）面からオフセット角度を有するα−Ａｌ２Ｏ３単結晶基板を用いてもよい。また、強誘電体薄膜形成面が（００１）面のＭｇＡｌ２Ｏ４（マグネシア・スピネル）単結晶基板を用いてもよい。
【００１９】
上述の強誘電体薄膜形成基板（ＭｇＯ、ＳｒＴｉＯ３、α−Ａｌ２Ｏ３及びＭｇＡｌ２Ｏ４単結晶基板）等を使用する場合は、強誘電体多結晶薄膜層の形成前に、該基板上にキャパシタの一方の電極となる導電性薄膜を形成してもよい。この導電性薄膜は、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物から形成することができ、その（１１１）面を強誘電体薄膜形成面とすることができる。
【００２０】
あるいは、強誘電体薄膜を形成する単結晶基板としては、強誘電体薄膜の形成面が（１１１）面又はこれと等価の面、すなわち｛１１１｝面のシリコン単結晶基板、あるいは｛１１１｝面からオフセット角度を有するシリコン単結晶基板を用いてもよい。また、強誘電体薄膜の形成面が｛１００｝面のシリコン単結晶基板、あるいは｛１００｝面からオフセット角度を有するシリコン単結晶基板を用いてもよい。
【００２１】
このようなシリコン単結晶基板を用いる場合、強誘電体薄膜は、基板の強誘電体薄膜形成面上に直接、又はその上に形成したバッファ層を介して、エピタキシャル成長させることができる。バッファ層の使用は、強誘電体薄膜形成時のシリサイドの生成を防止するのに有効である。バッファ層は、ＭｇＯ、ＹＳＺ（イットリウム安定化ジルコニア（ＺｒＯ２））、ＭｇＡｌ２Ｏ４、ＣａＯ、ＳｒＴｉＯ３、ＣｅＯ２等で形成することができ、その（１１１）面又は（０００１）面を強誘電体薄膜形成面とすることができる。
【００２２】
シリコン単結晶基板を用い、その強誘電体薄膜形成面に直接又はバッファ層を介して強誘電体薄膜を形成する場合には、強誘電体多結晶薄膜層の形成前に、該基板又はバッファ層上にキャパシタの一方の電極となる導電性薄膜を形成してもよい。この導電性薄膜は、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物から形成することができ、その（１１１）面を強誘電体薄膜形成面とすることができる。これらの金属元素の合金を使用することもできる。更に、上記金属又はそれらの合金から形成した層を複数積層してもよい。あるいは、導電性薄膜はＳｒＲｕＯ３、ＹＢＣＯ、又はＬＳＣＯにより形成し、その（１１１）面を強誘電体薄膜形成面としてもよい。
【００２３】
【発明の実施の形態】
本発明では、単結晶基板上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜層を形成する。Ｆｏｓｔｅｒらは、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，８１，２３２４（１９９７）において、（００１）ＳｒＴｉＯ３上に下部電極として（００１）ＳｒＲｕＯ３を形成後、有機金属化学気相成長（ＭＯＣＶＤ）法でＰＺＴ（００１）面薄膜を形成すると、この薄膜の残留分極電荷量（２Ｐｒ）として１１０μＣ／ｃｍ２の大きな値の得られたことを報告している。この残留分極電荷量を（１１１）面に換算すると６３μＣ／ｃｍ２という値になり、前述の実用的な製品において必要とされる３０μＣ／ｃｍ２に比べ２倍以上の値が得られることを示している。
【００２４】
例えば、強誘電体材料としてＰＺＴ材料を用いる場合、結晶型が立方晶のときは（００１）方向に分極軸が存在する。電極上に強誘電体薄膜単結晶の（１１１）面を形成すると、電極面に対して垂直な＜１１１＞軸は＜００１＞分極軸に対して３５．３°の角度を持っている。多結晶の強誘電体薄膜では、３０〜１００ｎｍのドメイン構造となっており、その分極軸の方位にはバラツキがあるため、単結晶薄膜に比べると小さな分極電荷量しか示さない。
【００２５】
そこで、単結晶基板上に基板面に対し平行な（１１１）面を持つ強誘電体の単結晶薄膜層を形成し、この薄膜層をエッチングすることにより単結晶基板上に所定形状の互いに孤立した強誘電体薄膜を形成し、薄膜の両面に電極を形成し、そして半導体回路が形成済みの基板と張り合わせて両者の回路を結合することによって、従来の配向性多結晶薄膜の分極電荷量３０μＣ／ｃｍ２に比べ２倍以上の分極電荷量を示す単結晶強誘電体薄膜を含むキャパシタを組み込んだ高信頼性の半導体装置を製造することができる。
【００２６】
本発明により製造した半導体装置においては、キャパシタに用いる強誘電体薄膜の単位面積当たりの分極電荷量が大きくなるので、キャパシタ面積を小さくしても必要な分極電荷量が確保できる。従って、スケーリング則に沿って微細加工を行うことができるようになり、集積度の高い半導体装置の製造が可能になって、高性能化に加え低価格化を実現することができる。
【００２７】
【実施例】
次に、実施例により本発明を更に説明する。とは言え、本発明はこれらの実施例に限定されるものではない。
【００２８】
（実施例１）
図１（ａ）に示すように、単結晶基板１０の上に、基板１０の表面に平行な（１１１）面１１を持つ単結晶ＰＺＴ層１２をエピタキシャル成長させる。単結晶基板１０としては、例えば、ＭｇＯ（１１１）面、ＳｒＴｉＯ３（１１１）面、あるいはα−Ａｌ２Ｏ３（０００１）面の基板を用いことができる。
【００２９】
単結晶ＰＺＴ（１１１）のエピタキシャル成長は、有機金属化学気相成長（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法、あるいはパルスレーザーデポジション（ＰＬＤ）法で行うことができる。成膜法はこれらに限定されるものではない。また、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）に限定されず、ＰＬＺＴ（ＰｂｙＬａ１−ｙＺｒｘＴｉ１−ｘＯ３）、ＰＬＣＳＺＴ（（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３）などの強誘電体材料の使用が可能であり、またこれらにＮｂを添加した材料の使用も可能である。
【００３０】
例えばＭＯＣＶＤ法でのＰＺＴの成膜は、Ｐｂ（ＴＨＤ）２、Ｚｒ（ＴＨＤ）４、及びＴｉ（ｉ−ＰｒＯ）２（ＴＨＤ）２を原料として使用し、基板温度５５０〜６００℃、圧力１３０〜６７０Ｐａ（１〜５Ｔｏｒｒ）で行うことができる。（原料化合物の式におけるＴＨＤはトリメチルヘキサンジオネート、ｉ−ＰｒＯはイソプロポキシを表している。）
【００３１】
平坦なＰＺＴ（１１１）面１１を有する薄膜層１２を基板１０全面に形成後、薄膜キャパシタとなる領域の薄膜１２’を残してＰＺＴ薄膜層１２をエッチングする（図１（ｂ））。残されたＰＺＴ薄膜１２’上に、ＰｔあるいはＩｒ材料の薄膜により下部電極１４（これは後ほど別の基板と貼り合わせる際上下逆さまにされる）を形成し、そして基板１０上に、後ほど貼り合わせる別の基板（半導体基板）につながる引き出し配線となる、半導体装置の回路の一部としてのプラグ１６をタングステンで形成する（図１（ｃ））。
【００３２】
次に、基板１０上にＴＥＯＳなどの絶縁材料の層を形成し、ＣＭＰなどの平坦化手法により表面を平坦化して絶縁膜１８（図１（ｄ））を形成する。引き続き、下部電極１４とタングステンプラグ１６の上にタングステン薄膜２０を形成し、ＴＥＯＳ絶縁材料層をもう一度形成してから平坦化して、層間絶縁膜２２を形成する（図１（ｅ））。
【００３３】
図２（ａ）に示したように、キャパシタ用の強誘電体ＰＺＴ薄膜１２’を形成した基板１０をひっくり返し、半導体装置の回路の一部としてのトランジスタ２３が予め形成してある半導体基板２４と向かい合わせにする。続いて、図２（ｂ）に示したように、基板１０のタングステン薄膜２０が基板２２のトランジスタの引き出し電極２６と接合するように、基板１０と基板２４を密着させ、熱処理をおこない、２つの基板を貼り合わせて機械的、電気的に結合する。ウエハ状の２枚の基板を熱処理により貼り合わせる技術は、例えば特開平２−３０３１１４号公報、特開平１−１１５１４３号公報に記載されている。
【００３４】
次に、キャパシタ用の強誘電体ＰＺＴ薄膜１２’を形成するのに用いた基板１０を除去する。基板１０の除去は、基板１０がＭｇＯ基板の場合、ＨＣｌを用いて化学的に溶解させる。ＳｒＴｉＯ３基板の場合は、ＨＮＯ３、ＨＦ及びＨＣｌの混酸を用いて化学的に溶解させる。サファイア（α−Ａｌ２Ｏ３）基板の場合は、溶融ＫＯＨでないと溶解しないので、ＳｉＣ研磨材を用いて機械的に、あるいはコロイダルシリカを用いて機械化学的に除去する。
【００３５】
最後に、図２（ｃ）に示したように、キャパシタの上部電極２８とこれに接続するタングステン薄膜３０、タングステンプラグ１６に接続する別のタングステンプラグ３２、及び層間絶縁膜３４を、先に説明したのと同様に形成して、下部電極１４、強誘電体ＰＺＴ薄膜１２’及び上部電極２８から構成された強誘電体キャパシタ３６を備えた半導体装置が得られる。上部電極２８は、例えばＩｒ又はＩｒＯ２で形成することができる。
【００３６】
（実施例２）
この例は、貫通孔を形成したサファイア（α−Ａｌ２Ｏ３）基板の（０００１）面上にＰＺＴ薄膜を形成することによる、強誘電体キャパシタを組み入れた半導体装置の製造を説明する。
【００３７】
図３（ａ）に示したように、（０００１）面５１を上面とするサファイア（α−Ａｌ２Ｏ３）単結晶基板５０に貫通孔５２ａ、５２ｂをあける。貫通孔５２ａは、キャパシタの一方の電極に接続するプラグの形成用であり、貫通孔５２ｂは、後に貼り合わせる半導体基板（回路基板）につながる引き出し配線となるプラグの形成用である。これらの貫通孔は、サファイア基板５０を機械的に加工して形成してもよいし、あるいは反応性ガスを用いたドライエッチング法又はＡｒイオンを用いたイオンミリング法で形成してもよく、あるいは溶融ＫＯＨを用いて化学的にエッチングして形成してもよい。
【００３８】
図３（ｂ）に示したように、基板５０の（０００１）面５１に、この面５１に平行な（１１１）面５５を有する薄膜５４を形成する。この薄膜５４は強誘電体キャパシタの一方の電極となる薄膜であり、ＰｔあるいはＩｒで形成することができる。更に、薄膜５４の上に、やはり基板５０の（０００１）面５１に平行な（１１１）面５７を有するＰＺＴ薄膜５６を形成する。Ｐｔ（１１１）面あるいはＩｒ（１１１）面の上に成長したＰＺＴ薄膜は、ＰｔあるいはＩｒ結晶と格子定数が合わないため、完全な単結晶とはならないが、配向性の強い多結晶薄膜（（１１１）面に配向した多結晶薄膜）となる。ＰｔあるいはＩｒ薄膜に代えてＳｒＲｕＯ３薄膜を使用すれば、単結晶ＰＺＴ薄膜を得ることができる。次いで、図３（ｃ）に示したように、キャパシタの強誘電体薄膜５８となる部分と電極６０となる部分を残して、薄膜５６、５４（図３（ｂ））を除去する。
【００３９】
図３（ｄ）に示したように、貫通孔５２ａ、５２ｂ（図３（ｃ））内にタングステンを充填し、貫通孔５２ａ内のタングステンには電極６０に接続するプラグ６２ａを形成させる。貫通孔５２ｂ内のタングステンの上には更にタングステンを柱状に伸ばし、後に貼り合わせる半導体基板につながる引き出し配線となるプラグ６２ｂを形成する。
【００４０】
基板５０上にＴＥＯＳなどの絶縁材料の層を形成し、表面を平坦化して絶縁膜６４（図３（ｅ））を形成する。次いで、図３（ｆ）に示したように、強誘電体薄膜５８の上に、基板５０の面に平行な（１１１）面を持つＰｔ又はＩｒ薄膜のもう一方の電極６６を形成し、この電極６６及びタングステンプラグ６２ｂの上にタングステン薄膜６８ａ及び６８ｂをそれぞれ形成し、ＴＥＯＳ絶縁材料層をもう一度形成してから平坦化して、層間絶縁膜７０を形成する（図３（ｆ））。
【００４１】
この例では、上記のとおり強誘電体薄膜５８とこれを挟む二つの電極６０、６６から構成されるキャパシタを形成した基板５０をひっくり返すか、あるいはひっくり返さずに、予めトランジスタを形成した別の基板と貼り合わせることができる。基板５０をひっくり返す場合は、図４に示したように、キャパシタの電極６６が下部電極として、タングステン薄膜６８ａを介し、もう一方の基板（半導体基板）７４に形成したトランジスタ７６の一方の引き出し電極７８ａに接続し、タングステンプラグ６２ｂがタングステン薄膜６８ｂを介してもう一方の引き出し電極７８ｂに接続する。基板５０をひっくり返さない場合は、図５に示したように、キャパシタの電極６０が下部電極として、タングステンプラグ６２ａを介しもう一方の基板７４のトランジスタ７６の一方の引き出し電極７８ａに接続し、タングステンプラグ６２ｂがもう一方の引き出し電極７８ｂに接続する。
【００４２】
（実施例３）
この例は、貫通孔を形成したシリコン基板の（１１１）面上にＰＺＴ薄膜を形成することによる、強誘電体キャパシタを組み入れた半導体装置の製造を説明する。
【００４３】
図６（ａ）に示したように、（１１１）面９１を上面とするシリコン基板９０に貫通孔９２ａ、９２ｂをあける。貫通孔９２ａは、キャパシタの一方の電極に接続するプラグの形成用であり、貫通孔９２ｂは、後に貼り合わせる半導体基板につながる引き出し配線となるプラグの形成用である。これらの貫通孔は、シリコン基板９０を機械的に加工して形成してもよいし、あるいは反応性ガスを用いたドライエッチング法又はＡｒイオンを用いたイオンミリング法で形成してもよく、あるいはＨＦとＨＮＯ３の混酸を用いて化学的にエッチングして形成してもよい。
【００４４】
図６（ｂ）に示したように、基板９０の（１１１）面９１に、この面９１に平行な（１１１）面９５を有するＭｇＡｌ２Ｏ４薄膜９４を形成する。この薄膜９４は、基板９０の（１１１）面９１に平行な（１１１）面を備えたＰＺＴ薄膜をその上に形成するためのバッファ層となり、ＰＺＴ薄膜形成時のシリサイドの生成を防止する働きを持つ。続いて、薄膜９４の上に強誘電体キャパシタの一方の電極となる薄膜９６を、ＰｔあるいはＩｒで形成する。この薄膜９６も、基板９０の（１１１）面９１に平行な（１１１）面９７を持つ。更に、薄膜９６の上に、やはり基板９０の（１１１）面９１に平行な（１１１）面９９を有するＰＺＴ薄膜９８を形成する。
【００４５】
次に、図６（ｃ）に示したように、キャパシタの強誘電体薄膜１００となる部分と電極１０２となる部分を残して、薄膜９８、９６（図６（ｂ））を除去する。
【００４６】
続いて、図６（ｄ）に示したように、貫通孔９２ａ、９２ｂ（図６（ｃ））内にタングステンを充填し、貫通孔９２ａ内のタングステンには電極１０２に接続するプラグ１０４ａを形成させる。貫通孔９２ｂ内のタングステンの上には更にタングステンを柱状に伸ばし、後に貼り合わせる半導体基板につながる引き出し配線となるプラグ１０４ｂを形成する。
【００４７】
基板９０上にＴＥＯＳなどの絶縁材料の層を形成し、表面を平坦化して絶縁膜１０６（図６（ｅ））を形成する。次いで、図６（ｆ）に示したように、強誘電体薄膜１００の上に、基板９０の面に平行な（１１１）面を持つＰｔ又はＩｒ薄膜のもう一方の電極１０８を形成し、この電極１０８及びタングステンプラグ１０４ｂの上にタングステン薄膜１１０ａ及び１１０ｂをそれぞれ形成し、ＴＥＯＳ絶縁材料層をもう一度形成してから平坦化して、層間絶縁膜１１２を形成する（図６（ｆ））。
【００４８】
この例においても、実施例２で説明したように、強誘電体薄膜１００とこれを挟む二つの電極１０２、１０８から構成されるキャパシタを形成した基板９０をひっくり返すか、あるいはひっくり返さずに、予めトランジスタを形成した別の基板と貼り合わせることができる。
【００４９】
（実施例４）
ここでは、貫通孔を形成したシリコン基板の（００１）面上に、その面に対し平行な（１１１）面を持つＰＺＴ薄膜を形成することによる、強誘電体キャパシタを組み入れた半導体装置の製造を説明する。
【００５０】
実施例３で説明したのと同様に、（００１）面を上面とするシリコン基板に、キャパシタの一方の電極に接続するプラグの形成用の貫通孔と、後に貼り合わせる半導体基板につながる引き出し配線となるプラグ形成用の貫通孔をあける。
【００５１】
一般に、シリコン基板の表面には薄い酸化膜（自然酸化膜）が存在しており、ここではシリコン基板の酸化膜が残っている（００１）面に、ＭｇＡｌ２Ｏ４薄膜を形成する。薄い酸化膜の存在するＳｉ（００１）面に成膜されたＭｇＡｌ２Ｏ４薄膜は、（１１１）面を有する薄膜となり、これは実施例３で言及したようにシリコン基板の表面（薄膜形成面）に平行な（１１１）面を備えたＰＺＴ薄膜をその上に形成するためのバッファ層となり、ＰＺＴ薄膜形成時のシリサイドの生成を防止することができる。
【００５２】
続いて、実施例３で先に説明した手順に従ってシリコン基板上にキャパシタを形成し、この基板と予めトランジスタを形成した別の基板とを貼り合わせることにより、強誘電体ＰＺＴキャパシタを組み込んだ半導体装置を製造することができる。
【００５３】
本発明は、以上説明したとおりであるが、その特徴を種々の態様ととも付記すれば、次のとおりである。
（付記１） 強誘電体薄膜を含むキャパシタ構造を含む半導体装置を製造する方法であって、（１１１）面の強誘電体単結晶薄膜層の成長に適した表面を持つ単結晶基板の上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜、又は基板面に対し平行な（１１１）面に配向した、Ｐｂを含む強誘電体多結晶薄膜と、半導体装置の回路の一部とを形成して、Ｐｂを含む強誘電体薄膜と半導体装置の回路の一部とを有する単結晶基板を作製すること、そしてこの単結晶基板を、前もって半導体装置の他の回路を形成したもう一つの基板と貼り合わせることにより両者の回路を結合し、強誘電体薄膜を含むキャパシタ構造を含む半導体装置を得ることを特徴とする半導体装置の製造方法。
（付記２） （１）単結晶基板上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜層を形成し、該薄膜層をパターニングすることにより単結晶基板上に所定の形状をなす孤立した強誘電体薄膜を形成すること、該強誘電体薄膜上に位置し且つ所定の形状をなす、キャパシタの一方の電極を形成すること、及び単結晶基板上に半導体装置の回路の一部を形成することにより、Ｐｂを含む強誘電体薄膜、一方の電極及び半導体装置の回路の一部を上に有する単結晶基板を作製すること、
（２）半導体装置の他の回路を形成した半導体基板を作製すること、
（３）上記単結晶基板と上記半導体基板とを貼り合わせ、両方の基板の回路を結合すること、
（４）上記単結晶基板を除去して強誘電体薄膜を露出させ、露出した強誘電体薄膜上にキャパシタのもう一方の電極を形成すること、
を含む、付記１記載の半導体装置の製造方法。
（付記３） （１）貫通孔を有する単結晶基板上に導電性薄膜層を形成すること、該導電性薄膜層上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜、又は基板面に対し平行な（１１１）面に配向した、Ｐｂを含む強誘電体多結晶薄膜層を形成すること、上記導電性薄膜層及び上記強誘電体薄膜層をパターニングすることにより、所定の形状をなす孤立した強誘電体薄膜と、所定形状をなす、キャパシタの一方の電極とを形成すること、上記強誘電体薄膜の上にキャパシタのもう一方の電極を形成すること、及び半導体装置の回路の一部を、上記単結晶基板の貫通孔を通り抜けさせて形成することにより、Ｐｂを含む強誘電体薄膜とこれを挟む一対の電極から構成されるキャパシタ構造及び半導体装置の回路の一部を含む単結晶基板を作製すること、
（２）半導体装置の他の回路を形成した半導体基板を作製すること、
（３）上記単結晶基板と上記半導体基板とを貼り合わせ、両方の基板の回路を結合すること、
を含む、付記１記載の半導体装置の製造方法。
（付記４） 前記強誘電体が、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ（ＰｂｙＬａ１−ｙＺｒｘＴｉ１−ｘＯ３）、ＰＬＣＳＺＴ（（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３）、又はこれらにＮｂを添加した物質である、付記１から３までのいずれか一つに記載の半導体装置の製造方法。
（付記５） 前記単結晶基板として、強誘電体薄膜の形成面が（１１１）面の単結晶基板、又は（１１１）面からオフセット角度を有する単結晶基板を使用する、付記１から４までのいずれか一つに記載の半導体装置の製造方法。
（付記６） 前記単結晶基板がＭｇＯ又はＳｒＴｉＯ３単結晶基板である、付記５記載の半導体装置の製造方法。
（付記７） 前記単結晶基板として、強誘電体薄膜の形成面が（０００１）面のα−Ａｌ２Ｏ３単結晶基板、又は（０００１）面からオフセット角度を有するα−Ａｌ２Ｏ３単結晶基板を使用する、付記１から４までのいずれか一つに記載の半導体装置の製造方法。
（付記８） 前記単結晶基板として、強誘電体薄膜形成面が（００１）面のＭｇＡｌ２Ｏ４単結晶基板を使用する、付記１から４までのいずれか一つに記載の半導体装置の製造方法。
（付記９） 前記強誘電体多結晶薄膜層の形成前に、前記単結晶基板上にキャパシタの一方の電極となる導電性薄膜を形成することを更に含む、付記１から８までのいずれか一つに記載の半導体装置の製造方法。
（付記１０） 前記導電性薄膜を、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物から形成する、付記９記載の半導体装置の製造方法。
（付記１１） 前記単結晶基板として、強誘電体薄膜の形成面が｛１１１｝面のシリコン単結晶基板、あるいは｛１１１｝面からオフセット角度を有するシリコン単結晶基板を使用する、付記１から４までのいずれか一つに記載の半導体装置の製造方法。
（付記１２） 前記単結晶基板として、強誘電体薄膜の形成面が｛１００｝面のシリコン単結晶基板、あるいは｛１００｝面からオフセット角度を有するシリコン単結晶基板を使用する、付記１から４までのいずれか一つに記載の半導体装置の製造方法。
（付記１３） 前記強誘電体薄膜を、前記単結晶基板の強誘電体薄膜形成面上に直接エピタキシャル成長させる、付記１１又は１２記載の半導体装置の製造方法。
（付記１４） 前記強誘電体薄膜を、前記単結晶基板の強誘電体薄膜形成面の上に形成したバッファ層を介してエピタキシャル成長させる、付記１１又は１２記載の半導体装置の製造方法。
（付記１５） 前記バッファ層を、ＭｇＯ、イットリウム安定化ジルコニア、ＭｇＡｌ２Ｏ４、ＣａＯ、ＳｒＴｉＯ３又はＣｅＯ２により形成し、その（１１１）面又は（０００１）面の上に前記強誘電体薄膜を成長させる、付記１４記載の半導体装置の製造方法。
（付記１６） 前記強誘電体多結晶薄膜層の形成前に、前記単結晶基板上に導電性薄膜を形成する、付記１３記載の半導体装置の製造方法。
（付記１７） 前記導電性薄膜を、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物から形成し、その（１１１）面の上に前記強誘電体多結晶薄膜を成長させる、付記１６記載の半導体装置の製造方法。
（付記１８） 前記導電性薄膜を、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物で形成した層を複数積層して形成する、付記１７記載の半導体装置の製造方法。
（付記１９） 前記導電性薄膜を、ＳｒＲｕＯ３、ＹＢＣＯ、又はＬＳＣＯにより形成し、その（１１１）面の上に前記強誘電体薄膜を成長させる、付記１６記載の半導体装置の製造方法。
（付記２０） 前記強誘電体多結晶薄膜層の形成前に、前記バッファ層上に導電性薄膜を形成する、付記１４又は１５記載の半導体装置の製造方法。
（付記２１） 前記導電性薄膜を、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物から形成し、その（１１１）面の上に前記強誘電体多結晶薄膜を成長させる、付記２０記載の半導体装置の製造方法。
（付記２２） 前記導電性薄膜を、Ｐｔ、Ｉｒ、Ｔｉ、Ｒｕ又はそれらの酸化物で形成した層を複数積層して形成する、付記２１記載の半導体装置の製造方法。
（付記２３） 前記導電性薄膜を、ＳｒＲｕＯ３、ＹＢＣＯ、又はＬＳＣＯにより形成し、その（１１１）面の上に前記強誘電体薄膜を成長させる、付記２０記載の半導体装置の製造方法。
【００５４】
【発明の効果】
本発明の半導体装置では、キャパシタのための強誘電体薄膜として、分極軸と３５．３°の角度を持つ＜１１１＞軸に垂直な面である（１１１）面を表面に持つ単結晶を用い、この単結晶強誘電体薄膜の分極電荷量は６３μＣ／ｃｍ２と換算されるため、従来の配向性多結晶薄膜の３０μＣ／ｃｍ２に比べ２倍以上の値が得られる。このように残留分極量が大きいため、本発明を利用して得られた半導体装置を不揮発性メモリとして組み込んだシステムＬＳＩの信頼性はきわめて高くなる。
【００５５】
また、本発明により得られた半導体装置においては単位面積あたりの分極電荷量が大きくなるので、キャパシタ面積を小さくしても必要な分極電荷量が確保できる。このことから、スケーリング則に沿って微細加工を行うことができるようになり、集積度の高い半導体装置の製造が可能になって、高性能化に加え低価格化を実現することができる。
【図面の簡単な説明】
【図１】実施例１の半導体装置の製造方法の前半の工程を説明する図である。
【図２】実施例１の半導体装置の製造方法の後半の工程を説明する図である。
【図３】実施例２の半導体装置の製造で用いるキャパシタを形成した単結晶基板の作製を説明する図である。
【図４】実施例２においてキャパシタを形成した単結晶基板をひっくり返して半導体回路を形成したシリコン基板に貼り合わせることにより製造した半導体装置を示す図である。
【図５】実施例２においてキャパシタを形成した単結晶基板をひっくり返さずに半導体回路を形成したシリコン基板に貼り合わせることにより製造した半導体装置を示す図である。
【図６】実施例３の半導体装置の製造で用いるキャパシタを形成した単結晶基板の作製を説明する図である。
【符号の説明】
１０…単結晶基板
１１…ＰＺＴ（１１１）面
１２…単結晶ＰＺＴ層
１２’…単結晶ＰＺＴ薄膜
１４…下部電極
１６…タングステンプラグ
２２…層間絶縁膜
２３、７６…トランジスタ
２４、７４…半導体基板
２６…引き出し電極
２８…上部電極
３４…層間絶縁膜
３６…強誘電体キャパシタ
５０…サファイア基板
５２ａ、５２ｂ、９２ａ、９２ｂ…貫通孔
５８…ＰＺＴ強誘電体薄膜
６０、６６…電極
６２ａ、６２ｂ…タングステンプラグ
６４…絶縁膜
７０…層間絶縁膜
９０…シリコン基板
９４…バッファ層
１００…強誘電体薄膜
１０２、１０８…電極
１１２…層間絶縁膜
Claims (9)
- 強誘電体薄膜を含むキャパシタ構造を含む半導体装置を製造する方法であって、（１１１）面の強誘電体単結晶薄膜層の成長に適した表面を持つ単結晶基板の上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜、又は基板面に対し平行な（１１１）面に配向した、Ｐｂを含む強誘電体多結晶薄膜と、半導体装置の回路の一部とを形成して、Ｐｂを含む強誘電体薄膜と半導体装置の回路の一部とを有する単結晶基板を作製すること、そしてこの単結晶基板を、前もって半導体装置の他の回路を形成したもう一つの基板と貼り合わせることにより両者の回路を結合し、強誘電体薄膜を含むキャパシタ構造を含む半導体装置を得ることを特徴とする半導体装置の製造方法。
- （１）単結晶基板上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜層を形成し、該薄膜層をパターニングすることにより単結晶基板上に所定の形状をなす孤立した強誘電体薄膜を形成すること、該強誘電体薄膜上に位置し且つ所定の形状をなす、キャパシタの一方の電極を形成すること、及び単結晶基板上に半導体装置の回路の一部を形成することにより、Ｐｂを含む強誘電体薄膜、一方の電極及び半導体装置の回路の一部を上に有する単結晶基板を作製すること、
（２）半導体装置の他の回路を形成した半導体基板を作製すること、
（３）上記単結晶基板と上記半導体基板とを貼り合わせ、両方の基板の回路を結合すること、
（４）上記単結晶基板を除去して強誘電体薄膜を露出させ、露出した強誘電体薄膜上にキャパシタのもう一方の電極を形成すること、
を含む、請求項１記載の半導体装置の製造方法。 - （１）貫通孔を有する単結晶基板上に導電性薄膜層を形成すること、該導電性薄膜層上に、基板面に対し平行な（１１１）面を持つ、Ｐｂを含む強誘電体単結晶薄膜、又は基板面に対し平行な（１１１）面に配向した、Ｐｂを含む強誘電体多結晶薄膜層を形成すること、上記導電性薄膜層及び上記強誘電体薄膜層をパターニングすることにより、所定の形状をなす孤立した強誘電体薄膜と、所定形状をなす、キャパシタの一方の電極とを形成すること、上記強誘電体薄膜の上にキャパシタのもう一方の電極を形成すること、及び半導体装置の回路の一部を、上記単結晶基板の貫通孔を通り抜けさせて形成することにより、Ｐｂを含む強誘電体薄膜とこれを挟む一対の電極から構成されるキャパシタ構造及び半導体装置の回路の一部を含む単結晶基板を作製すること、
（２）半導体装置の他の回路を形成した半導体基板を作製すること、
（３）上記単結晶基板と上記半導体基板とを貼り合わせ、両方の基板の回路を結合すること、
を含む、請求項１記載の半導体装置の製造方法。 - 前記強誘電体が、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ（ＰｂｙＬａ１−ｙＺｒｘＴｉ１−ｘＯ３）、ＰＬＣＳＺＴ（（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３）、又はこれらにＮｂを添加した物質である、請求項１から３までのいずれか一つに記載の半導体装置の製造方法。
- 前記単結晶基板として、強誘電体薄膜の形成面が（１１１）面の単結晶基板、又は（１１１）面からオフセット角度を有する単結晶基板を使用する、請求項１から４までのいずれか一つに記載の半導体装置の製造方法。
- 前記単結晶基板がＭｇＯ又はＳｒＴｉＯ３単結晶基板である、請求項５記載の半導体装置の製造方法。
- 前記単結晶基板として、強誘電体薄膜の形成面が（０００１）面のα−Ａｌ２Ｏ３単結晶基板、又は（０００１）面からオフセット角度を有するα−Ａｌ２Ｏ３単結晶基板を使用する、請求項１から４までのいずれか一つに記載の半導体装置の製造方法。
- 前記単結晶基板として、強誘電体薄膜の形成面が｛１１１｝面のシリコン単結晶基板、あるいは｛１１１｝面からオフセット角度を有するシリコン単結晶基板を使用する、請求項１から４までのいずれか一つに記載の半導体装置の製造方法。
- 前記単結晶基板として、強誘電体薄膜の形成面が｛１００｝面のシリコン単結晶基板、あるいは｛１００｝面からオフセット角度を有するシリコン単結晶基板を使用する、請求項１から４までのいずれか一つに記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002328382A JP2004165351A (ja) | 2002-11-12 | 2002-11-12 | 半導体装置の製造方法 |
| PCT/JP2003/014123 WO2004044965A2 (en) | 2002-11-12 | 2003-11-05 | Method of producing semiconductor device |
| CNB2003801030112A CN100376015C (zh) | 2002-11-12 | 2003-11-05 | 制造半导体器件的方法 |
| US10/532,249 US7674634B2 (en) | 2002-11-12 | 2003-11-05 | Method of producing semiconductor device |
| TW092131546A TWI228821B (en) | 2002-11-12 | 2003-11-11 | Method of producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002328382A JP2004165351A (ja) | 2002-11-12 | 2002-11-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004165351A true JP2004165351A (ja) | 2004-06-10 |
Family
ID=32310543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002328382A Pending JP2004165351A (ja) | 2002-11-12 | 2002-11-12 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7674634B2 (ja) |
| JP (1) | JP2004165351A (ja) |
| CN (1) | CN100376015C (ja) |
| TW (1) | TWI228821B (ja) |
| WO (1) | WO2004044965A2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006095425A1 (ja) * | 2005-03-10 | 2006-09-14 | Fujitsu Limited | 不揮発性半導体記憶装置及びその製造方法 |
| JP2020533779A (ja) * | 2017-09-06 | 2020-11-19 | フーダン大学Ｆｕｄａｎ Ｕｎｉｖｅｒｓｉｔｙ | 強誘電体メモリ集積回路及びその操作方法並びに製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI121722B (fi) * | 2006-09-18 | 2011-03-15 | Valtion Teknillinen | Levykondensaattori- tai levyresonaattorijärjestely |
| US10601074B2 (en) | 2011-06-29 | 2020-03-24 | Space Charge, LLC | Rugged, gel-free, lithium-free, high energy density solid-state electrochemical energy storage devices |
| US10658705B2 (en) | 2018-03-07 | 2020-05-19 | Space Charge, LLC | Thin-film solid-state energy storage devices |
| US9853325B2 (en) | 2011-06-29 | 2017-12-26 | Space Charge, LLC | Rugged, gel-free, lithium-free, high energy density solid-state electrochemical energy storage devices |
| US11996517B2 (en) | 2011-06-29 | 2024-05-28 | Space Charge, LLC | Electrochemical energy storage devices |
| US11527774B2 (en) | 2011-06-29 | 2022-12-13 | Space Charge, LLC | Electrochemical energy storage devices |
| KR20130060065A (ko) * | 2011-11-29 | 2013-06-07 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 이의 제조 방법 |
| CN104538539B (zh) * | 2014-12-25 | 2017-06-27 | 内蒙古科技大学 | 一种电卡效应致冷复合厚膜材料 |
| CN104637949B (zh) * | 2015-01-24 | 2017-11-17 | 复旦大学 | 非破坏性读出铁电存储器及其制备方法和操作方法 |
| CN104637948B (zh) * | 2015-01-24 | 2017-11-17 | 复旦大学 | 非破坏性读出铁电存储器及其制备方法和读/写操作方法 |
| CN106409818B (zh) * | 2016-10-17 | 2019-01-22 | 北京工业大学 | 一种非破坏性得到柔性铁电薄膜电容的方法 |
| US11121139B2 (en) * | 2017-11-16 | 2021-09-14 | International Business Machines Corporation | Hafnium oxide and zirconium oxide based ferroelectric devices with textured iridium bottom electrodes |
| TWI764176B (zh) * | 2020-06-16 | 2022-05-11 | 光洋應用材料科技股份有限公司 | 用於濺鍍腔的零部件及其製備方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60202952A (ja) * | 1984-03-28 | 1985-10-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5070026A (en) * | 1989-06-26 | 1991-12-03 | Spire Corporation | Process of making a ferroelectric electronic component and product |
| JPH06196648A (ja) | 1992-12-25 | 1994-07-15 | Fuji Xerox Co Ltd | 配向性強誘電体薄膜素子 |
| JP2924574B2 (ja) | 1993-05-31 | 1999-07-26 | 富士ゼロックス株式会社 | 配向性強誘電体薄膜素子 |
| JPH08186235A (ja) * | 1994-12-16 | 1996-07-16 | Texas Instr Inc <Ti> | 半導体装置の製造方法 |
| JPH08227980A (ja) * | 1995-02-21 | 1996-09-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100219519B1 (ko) * | 1997-01-10 | 1999-09-01 | 윤종용 | 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법 |
| KR100408467B1 (ko) * | 1998-09-22 | 2003-12-06 | 가부시키가이샤 히타치세이사쿠쇼 | 강유전체 소자 및 반도체 장치 |
| US6333202B1 (en) * | 1999-08-26 | 2001-12-25 | International Business Machines Corporation | Flip FERAM cell and method to form same |
| JP2001102543A (ja) | 1999-09-30 | 2001-04-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP3608459B2 (ja) * | 1999-12-28 | 2005-01-12 | 株式会社村田製作所 | 薄膜積層体、強誘電体薄膜素子およびそれらの製造方法 |
| US6396094B1 (en) * | 2000-05-12 | 2002-05-28 | Agilent Technologies, Inc. | Oriented rhombohedral composition of PbZr1-xTixO3 thin films for low voltage operation ferroelectric RAM |
| JP2002016229A (ja) | 2000-06-29 | 2002-01-18 | Rikogaku Shinkokai | 強誘電体素子およびその製造方法 |
| US6829157B2 (en) * | 2001-12-05 | 2004-12-07 | Korea Institute Of Science And Technology | Method of controlling magnetization easy axis in ferromagnetic films using voltage, ultrahigh-density, low power, nonvolatile magnetic memory using the control method, and method of writing information on the magnetic memory |
-
2002
- 2002-11-12 JP JP2002328382A patent/JP2004165351A/ja active Pending
-
2003
- 2003-11-05 US US10/532,249 patent/US7674634B2/en not_active Expired - Fee Related
- 2003-11-05 CN CNB2003801030112A patent/CN100376015C/zh not_active Expired - Fee Related
- 2003-11-05 WO PCT/JP2003/014123 patent/WO2004044965A2/en active Application Filing
- 2003-11-11 TW TW092131546A patent/TWI228821B/zh not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006095425A1 (ja) * | 2005-03-10 | 2006-09-14 | Fujitsu Limited | 不揮発性半導体記憶装置及びその製造方法 |
| JPWO2006095425A1 (ja) * | 2005-03-10 | 2008-08-14 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP4818255B2 (ja) * | 2005-03-10 | 2011-11-16 | 富士通株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP2020533779A (ja) * | 2017-09-06 | 2020-11-19 | フーダン大学Ｆｕｄａｎ Ｕｎｉｖｅｒｓｉｔｙ | 強誘電体メモリ集積回路及びその操作方法並びに製造方法 |
| JP7079769B2 (ja) | 2017-09-06 | 2022-06-02 | フーダン大学 | 強誘電体メモリ集積回路及びその操作方法並びに製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200414509A (en) | 2004-08-01 |
| WO2004044965A3 (en) | 2004-11-25 |
| WO2004044965A2 (en) | 2004-05-27 |
| TWI228821B (en) | 2005-03-01 |
| US20060166378A1 (en) | 2006-07-27 |
| CN100376015C (zh) | 2008-03-19 |
| CN1711624A (zh) | 2005-12-21 |
| US7674634B2 (en) | 2010-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7446361B2 (en) | Capacitor and semiconductor device having a ferroelectric material | |
| US8497181B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP4578774B2 (ja) | 強誘電体キャパシタの製造方法 | |
| EP1306889B1 (en) | Electronic device with electrode and its manufacture | |
| JP4439020B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2004165351A (ja) | 半導体装置の製造方法 | |
| US6376259B1 (en) | Method for manufacturing a ferroelectric memory cell including co-annealing | |
| US20110183440A1 (en) | Semiconductor device and manufacturing method thereof, and thin film device | |
| US20070040198A1 (en) | Semiconductor device and manufacturing method thereof, and thin film device | |
| JP5211560B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| JP4823895B2 (ja) | 半導体装置及びその製造方法 | |
| JP3212194B2 (ja) | 半導体装置の製造方法 | |
| JP2007173396A (ja) | 強誘電体キャパシタおよび半導体装置 | |
| JP3604253B2 (ja) | 半導体記憶装置 | |
| JP2006245383A (ja) | 半導体集積回路用キャパシタ | |
| JP2003152167A (ja) | 半導体素子のキャパシタ及びその製造方法 | |
| KR100801200B1 (ko) | 반도체 장치와 그 제조 방법, 및 박막 장치 | |
| JP2001102543A (ja) | 半導体装置及びその製造方法 | |
| JP2009231345A (ja) | 強誘電性材料、強誘電体キャパシタ及び半導体記憶装置 | |
| JPH1197638A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH10229169A (ja) | 強誘電体記憶素子及びその製造方法、並びに集積回路 | |
| JP2010171456A (ja) | 強誘電体キャパシタ及びその製造方法、並びに半導体装置 | |
| JP2005317741A (ja) | 多結晶体、多結晶体装置、及び多結晶体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090825 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091222 |