JP7079769B2 - 強誘電体メモリ集積回路及びその操作方法並びに製造方法 - Google Patents
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Description
強誘電体単結晶層において形成されたメモリセルアレーを有する強誘電体メモリアレー、及び、
シリコンベース読み書き回路を含み、
前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は、前記強誘電体単結晶層の法線方向と略平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極と第2電極の間にほぼ位置して前記記憶ユニットを形成するための強誘電体単結晶層のドメインを逆転させることができることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
前記強誘電体メモリアレーの各強誘電体メモリセルは、主にメモリセルアレーにおける一つの記憶ユニットによって形成されるか、又は主にメモリセルアレーにおける一つの記憶ユニットと、該記憶ユニットに電気接続されて前記シリコンベース読み書き回路のシリコンベース基板上に形成された一つのトランジスタによって形成される。
前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は前記強誘電体単結晶層の法線方向と略平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極と第2電極との間にほぼ位置して前記記憶ユニットを形成するための強誘電体単結晶層のドメインを逆転させることができることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
前記強誘電体メモリアレーの各強誘電体メモリセルは、主にメモリセルアレーにおける一つの記憶ユニットによって形成される。
前記第1電極と第2電極の間に第1方向の書き込み信号を施し、少なくとも一部の前記記憶ユニットのドメインを逆転させることにより、前記ドメイン壁導電チャネルを形成するという記憶情報「1」書き込みステップ、及び、
前記第1電極と第2電極の間に前記第1方向の読み出し信号を施し、前記読み出し信号の電圧が前記記憶ユニットの抗電圧より小さいという記憶情報読み出しステップを含む。
強誘電体単結晶層として用いる強誘電体単結晶基板を提供するステップ、
前記強誘電体単結晶基板上に前記メモリセルアレーをパターン形成するステップ、
前記強誘電体単結晶基板の上に前記第1電極と第2電極、及び前記第1電極/第2電極に接続するプレート線をパターン形成するステップ、
前記強誘電体単結晶基板の上に絶縁層を成長させるステップ、
SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方にシリコンベース薄膜層を形成するステップ、及び
前記シリコンベース薄膜層上に前記シリコンベース読み書き回路及びビット線を形成するステップを含む。
単結晶シリコン基板を提供するステップ、
前記単結晶シリコン基板上に前記シリコンベース読み書き回路及びビット線を形成するステップ、
前記シリコンベース読み書き回路及びビット線の上に絶縁層を成長させるステップ、
SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方において強誘電体単結晶層として用いる強誘電体単結晶薄膜層を形成するステップ、
前記強誘電体単結晶薄膜層上に前記メモリセルアレーをパターン形成するステップ、及び、
前記強誘電体単結晶薄膜層の上に前記第1電極と第2電極、及び前記第1電極/第2電極に接続するプレート線をパターン形成するステップを含む。
単結晶シリコン基板を提供するステップ、
前記単結晶シリコン基板上に前記シリコンベース読み書き回路及びビット線を形成するステップ、
前記シリコンベース読み書き回路及びビット線の上に絶縁層を成長させるステップ、
前記絶縁層において第1電極を形成するステップ、
SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方に強誘電体単結晶層として用いる強誘電体単結晶薄膜層を形成するステップ、及び、
前記強誘電体単結晶薄膜層の上に、前記第1電極とほぼ上下揃う前記第2電極及び前記第2電極に接続するプレート線をパターン形成するステップを含む。
以下の説明及び図面により、本発明の上記特徴及び操作はより明確になる。
さらに、ステップS202では、シリコン単結晶チップに例えば標準CMOSプロセスを利用してビット線及びシリコンベース読み書き回路を形成する。シリコンベース読み書き回路としては、読み出し電流増幅回路、基準電流出力回路、出力電流コンパレータ及びアドレッシング回路などが挙げられるが、この限りではない。
Claims (18)
- 強誘電体単結晶層において形成されたメモリセルアレーを有する強誘電体メモリアレー、及び、
シリコンベース読み書き回路を含み、
前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は、前記強誘電体単結晶層の法線方向と平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極と第2電極の間に位置して前記記憶ユニットを形成するための前記強誘電体単結晶層のドメインを局部的に逆転させることができることにより、逆転された前記強誘電体単結晶層と、それに対応して残った未逆転の前記強誘電体単結晶層の間に、導電可能なドメイン壁を形成できることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
前記強誘電体メモリアレーの各強誘電体メモリセルは、主に前記メモリセルアレーにおける一つの前記記憶ユニットによって形成された強誘電体メモリ集積回路であって、
前記強誘電体メモリ集積回路は、面内読み書き強誘電体メモリ回路であり、前記第1電極と第2電極は、前記記憶ユニットの左右両側に配置され、前記記憶ユニットのドメインの分極方向は、前記第1電極と第2電極との接続線方向において成分を有し、
前記強誘電体単結晶層は強誘電体単結晶基板であり、前記シリコンベース読み書き回路は、前記強誘電体単結晶基板の上方に形成され、前記強誘電体メモリ集積回路はさらに、
前記強誘電体メモリアレーの対応する行の前記強誘電体メモリセルの前記記憶ユニットの前記第1電極または第2電極の一方に電気接続されるプレート線、及び、
前記強誘電体メモリアレーの対応する列の前記強誘電体メモリセルの前記記憶ユニットの前記第2電極または第1電極の他方に電気接続されるビット線を含む強誘電体メモリ集積回路。 - 強誘電体単結晶層において形成されたメモリセルアレーを有する強誘電体メモリアレー、及び、
シリコンベース読み書き回路を含み、
前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は、前記強誘電体単結晶層の法線方向と平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極と第2電極の間に位置して前記記憶ユニットを形成するための前記強誘電体単結晶層のドメインを局部的に逆転させることができることにより、逆転された前記強誘電体単結晶層と、それに対応して残った未逆転の前記強誘電体単結晶層の間に、導電可能なドメイン壁を形成できることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
前記強誘電体メモリアレーの各強誘電体メモリセルは、主に前記メモリセルアレーにおける一つの前記記憶ユニット及び一つのトランジスタによって形成される強誘電体メモリ集積回路であって、
前記強誘電体単結晶層は、強誘電体単結晶基板であり、前記シリコンベース読み書き回路は、前記強誘電体単結晶基板の上方に形成され、
前記強誘電体メモリ集積回路は、面内読み書き強誘電体メモリ回路であり、前記第1電極と第2電極は、前記記憶ユニットの左右両側に配置され、前記記憶ユニットのドメインの分極方向は、前記第1電極と第2電極との接続線方向において成分を有し、
前記強誘電体メモリ集積回路はさらに、
前記強誘電体メモリアレーの対応する列の前記強誘電体メモリセルの前記記憶ユニットの前記第1電極または第2電極に電気接続されるプレート線、
前記強誘電体メモリアレーの対応する行の前記強誘電体メモリセルの前記トランジスタのゲートに電気接続されるワード線、
前記強誘電体メモリアレーの対応する列の前記強誘電体メモリセルの前記トランジスタのソースまたはドレインに電気接続されるビット線を含む強誘電体メモリ集積回路。 - 前記強誘電体メモリ集積回路は、前記シリコンベース読み書き回路と前記強誘電体単結晶層の間に位置する絶縁質層をさらに含み、前記絶縁質層の中にコンタクトホールが形成される請求項1に記載の強誘電体メモリ集積回路。
- 前記プレート線は、前記強誘電体単結晶基板の上にパターン形成され、前記ビット線は、前記シリコンベース読み書き回路の上方にパターン形成され、前記ビット線は、コンタクトホールを介して対応する列の前記強誘電体メモリセルの前記記憶ユニットの前記第2電極または第1電極の他方に電気接続される請求項1に記載の強誘電体メモリ集積回路。
- 前記プレート線は、前記強誘電体単結晶基板の上にパターン形成され、前記ビット線は、前記シリコンベース読み書き回路の上方にパターン形成され、前記トランジスタの前記ドレインまたはソースは、コンタクトホールを介して対応する列の前記強誘電体メモリセルの前記記憶ユニットの前記第2電極または第1電極に電気接続される請求項2に記載の強誘電体メモリ集積回路。
- 強誘電体単結晶層において形成されたメモリセルアレーを有する強誘電体メモリアレー、及び、
シリコンベース読み書き回路を含み、
前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は、前記強誘電体単結晶層の法線方向と平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極と第2電極の間に位置して前記記憶ユニットを形成するための前記強誘電体単結晶層のドメインを局部的に逆転させることができることにより、逆転された前記強誘電体単結晶層と、それに対応して残った未逆転の前記強誘電体単結晶層の間に、導電可能なドメイン壁を形成できることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
前記強誘電体メモリアレーの各強誘電体メモリセルは、主に前記メモリセルアレーにおける一つの前記記憶ユニットによって形成される強誘電体メモリ集積回路であって、
前記強誘電体単結晶層は強誘電体単結晶薄膜層であり、前記シリコンベース読み書き回路を形成するためのシリコンベース基板は単結晶シリコン基板であり、前記強誘電体単結晶層は前記単結晶シリコン基板の上方に形成され、前記強誘電体メモリ集積回路はさらに、
前記強誘電体メモリアレーの対応する行の前記強誘電体メモリセルの前記記憶ユニットの前記第1電極または第2電極の一方に電気接続されるプレート線、及び、
前記強誘電体メモリアレーの対応する列の前記強誘電体メモリセルの前記記憶ユニットの第2電極または第1電極の他方に電気接続されるビット線を含み、
前記プレート線は、前記強誘電体単結晶薄膜層の上にパターン形成され、前記ビット線は、前記単結晶シリコン基板の上にパターン形成され、前記ビット線は、コンタクトホールを介して対応する列の前記強誘電体メモリセルの前記記憶ユニットの第2電極または第1電極に電気接続される強誘電体メモリ集積回路。 - 前記強誘電体単結晶層として使用される強誘電体材料は、タンタル酸リチウム塩LiTaO3、ニオブ酸リチウム塩LiNbO3、マルチフェロイックBiFeO3のうちの1種又は複数から選ばれるか、又はMgO、Mn2O5又はFe2O3をドープしたタンタル酸リチウム塩LiTaO3、ニオブ酸リチウム塩LiNbO3、マルチフェロイックBiFeO3のうちの1種又は複数から選ばれる請求項1に記載の強誘電体メモリ集積回路。
- 前記強誘電体単結晶層として使用される強誘電体材料は、MgO、Mn2O5又はFe2O3をドープしたタンタル酸リチウム塩LiTaO3 又はニオブ酸リチウム塩LiNbO 3 であり、ニオブ酸リチウム塩LiNbO3 へのMgO、Mn 2 O 5 又はFe 2 O 3 のドープ量は0.1~10mol%である請求項7に記載の強誘電体メモリ集積回路。
- 前記記憶ユニットは、前記強誘電体単結晶層上にパターン形成された突き出しているプログラミングバンプである請求項1に記載の強誘電体メモリ集積回路。
- 前記第1電極及び第2電極の材料は、TiN、Pt、PtSi、NiSi、TiW、Ta、Ti、W、Mo、Al、Cu、Cr、SrRuO3、RuO2のうちの1種又は複数から選ばれる請求項1に記載の強誘電体メモリ集積回路。
- 前記強誘電体単結晶層のドメインの分極方向と、前記第1電極と第2電極との接続線方向とは夾角をなし、かつ前記ドメインに該接続線方向において成分を具備させる請求項1に記載の強誘電体メモリ集積回路。
- 前記第1電極と第2電極の間に第1方向の書き込み信号を施し、少なくとも一部の前記記憶ユニットのドメインを逆転させることにより、前記ドメイン壁導電チャネルを形成するという記憶情報「1」書き込みステップ、及び、
前記第1電極と第2電極の間に前記第1方向の読み出し信号を施し、前記読み出し信号の電圧が前記記憶ユニットの抗電圧より小さいという記憶情報読み出しステップを含む請求項1に記載の強誘電体メモリ集積回路の操作方法。 - 前記第1電極と第2電極の間に前記第1方向に反対する第2方向の書き込み信号を施し、前記記憶ユニットの中で既に逆転したドメインを初期分極方向に逆転させることにより、前記ドメイン壁導電チャネルを消すという記憶情報「0」書き込みステップをさらに含む請求項12に記載の操作方法。
- 各強誘電体メモリセルが主に前記メモリセルアレーにおける前記一つの記憶ユニットによって形成される場合、前記操作方法は、
操作しようとする前記強誘電体メモリセルに対応する行の前記プレート線及び操作しようとする前記強誘電体メモリセルに対応する列の前記ビット線を選択するステップをさらに含み、
前記書き込み信号は選択された前記プレート線又は前記ビット線に施される請求項12に記載の操作方法。 - 強誘電体単結晶層において形成されたメモリセルアレーを有する強誘電体メモリアレー、及び、
シリコンベース読み書き回路を含み、
前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は、前記強誘電体単結晶層の法線方向と平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極と第2電極の間に位置して前記記憶ユニットを形成するための前記強誘電体単結晶層のドメインを局部的に逆転させることができることにより、逆転された前記強誘電体単結晶層と、それに対応して残った未逆転の前記強誘電体単結晶層の間に、導電可能なドメイン壁を形成できることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
前記強誘電体メモリアレーの各強誘電体メモリセルは、主に前記メモリセルアレーにおける一つの前記記憶ユニットによって形成されるか、又は主に前記メモリセルアレーにおける1つの前記記憶ユニットと、該記憶ユニットに電気接続されて前記シリコンベース読み書き回路のシリコンベース基板上に形成された1つのトランジスタによって形成される強誘電体メモリ集積回路の製造方法であって、
前記強誘電体単結晶層として用いる強誘電体単結晶基板を提供するステップ、
前記強誘電体単結晶基板上に前記メモリセルアレーをパターン形成するステップ、
前記強誘電体単結晶基板の上に前記第1電極と第2電極、及び前記第1電極または第2電極に接続するプレート線をパターン形成するステップ、
前記強誘電体単結晶基板の上に絶縁層を成長させるステップ、
SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方にシリコンベース薄膜層を形成するステップ、及び
前記シリコンベース薄膜層上に前記シリコンベース読み書き回路及びビット線を形成するステップを含む強誘電体メモリ集積回路の製造方法。 - 各強誘電体メモリセルが主に前記一つの前記記憶ユニットと前記一つのトランジスタによって形成される場合、前記方法は、
前記シリコンベース読み書き回路及び前記ビット線を形成する前に、前記シリコンベース薄膜層上に前記トランジスタのアレーを形成するステップ、及び、
前記トランジスタのアレーの上に前記トランジスタのゲートに接続するワード線をパターン形成するステップをさらに含む請求項15に記載の製造方法。 - 強誘電体単結晶層において形成されたメモリセルアレーを有する強誘電体メモリアレー、及び、
シリコンベース読み書き回路を含み、
前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は、前記強誘電体単結晶層の法線方向と平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極と第2電極の間に位置して前記記憶ユニットを形成するための前記強誘電体単結晶層のドメインを局部的に逆転させることができることにより、逆転された前記強誘電体単結晶層と、それに対応して残った未逆転の前記強誘電体単結晶層の間に、導電可能なドメイン壁を形成できることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
前記強誘電体メモリアレーの各強誘電体メモリセルは、主に前記メモリセルアレーにおける一つの前記記憶ユニットによって形成されるか、又は主に前記メモリセルアレーにおける1つの前記記憶ユニットと、該記憶ユニットに電気接続されて前記シリコンベース読み書き回路のシリコンベース基板上に形成された1つのトランジスタによって形成される強誘電体メモリ集積回路の製造方法であって、
単結晶シリコン基板を提供するステップ、
前記単結晶シリコン基板上に前記シリコンベース読み書き回路及びビット線を形成するステップ、
前記シリコンベース読み書き回路及び前記ビット線の上に絶縁層を成長させるステップ、
SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方において前記強誘電体単結晶層として用いる強誘電体単結晶薄膜層を形成するステップ、
前記強誘電体単結晶薄膜層上に前記メモリセルアレーをパターン形成するステップ、及び、
前記強誘電体単結晶薄膜層の上に前記第1電極と第2電極、及び前記第1電極または第2電極に接続するプレート線をパターン形成するステップを含む強誘電体メモリ集積回路の製造方法。 - 強誘電体単結晶層において形成されたメモリセルアレーを有する強誘電体メモリアレー、及び、
シリコンベース読み書き回路を含み、
前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は、前記強誘電体単結晶層の法線方向と平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極と第2電極の間に位置して前記記憶ユニットを形成するための前記強誘電体単結晶層のドメインを局部的に逆転させることができることにより、逆転された前記強誘電体単結晶層と、それに対応して残った未逆転の前記強誘電体単結晶層の間に、導電可能なドメイン壁を形成できることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
前記強誘電体メモリアレーの各強誘電体メモリセルは、主に前記メモリセルアレーにおける一つの前記記憶ユニットによって形成されるか、又は主に前記メモリセルアレーにおける1つの前記記憶ユニットと、該記憶ユニットに電気接続されて前記シリコンベース読み書き回路のシリコンベース基板上に形成された1つのトランジスタによって形成される強誘電体メモリ集積回路の製造方法であって、
単結晶シリコン基板を提供するステップ、
前記単結晶シリコン基板上に前記シリコンベース読み書き回路及びビット線を形成するステップ、
前記シリコンベース読み書き回路及び前記ビット線の上に絶縁層を成長させるステップ、
前記絶縁層において前記第1電極を形成するステップ、
SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方に前記強誘電体単結晶層として用いる強誘電体単結晶薄膜層を形成するステップ、及び、
前記強誘電体単結晶薄膜層の上に、前記第1電極と上下揃う前記第2電極及び前記第2電極に接続するプレート線をパターン形成するステップを含む強誘電体メモリ集積回路の製造方法。
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