JP2020533779A - 強誘電体メモリ集積回路及びその操作方法並びに製造方法 - Google Patents

強誘電体メモリ集積回路及びその操作方法並びに製造方法 Download PDF

Info

Publication number
JP2020533779A
JP2020533779A JP2019504796A JP2019504796A JP2020533779A JP 2020533779 A JP2020533779 A JP 2020533779A JP 2019504796 A JP2019504796 A JP 2019504796A JP 2019504796 A JP2019504796 A JP 2019504796A JP 2020533779 A JP2020533779 A JP 2020533779A
Authority
JP
Japan
Prior art keywords
electrode
ferroelectric
ferroelectric memory
single crystal
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019504796A
Other languages
English (en)
Other versions
JP2020533779A5 (ja
JP7079769B2 (ja
Inventor
ジアーン、アンチュエン
ジャーン、イエン
バイ、ズーローン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fudan University
Original Assignee
Fudan University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fudan University filed Critical Fudan University
Publication of JP2020533779A publication Critical patent/JP2020533779A/ja
Publication of JP2020533779A5 publication Critical patent/JP2020533779A5/ja
Application granted granted Critical
Publication of JP7079769B2 publication Critical patent/JP7079769B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本発明は、強誘電体メモリ技術分野に属する。本発明が提供する強誘電体メモリ集積回路は、強誘電体単結晶層において形成されたメモリセルアレーを有する強誘電体メモリアレーを含み、前記強誘電体メモリアレーの各強誘電体メモリユニットは、主にメモリセルアレーにおける一つの記憶ユニットによって形成されるか、又は主にメモリセルアレーにおける一つの記憶ユニットと、該記憶ユニットに電気接続されて前記シリコンベース読み書き回路のシリコンベース基板に形成された一つのトランジスタによって形成される。【選択図】図１

Description

本発明は、強誘電体メモリ技術分野に属し、導電性ドメイン壁による強誘電体メモリアレー、強誘電体メモリ集積回路及びその操作方法並びに製造方法に関する。特にクロスバー（Crossbar）構造及び一つのスイッチトランジスタ及び一つの強誘電体メモリユニット（1T1R）構造の強誘電体メモリ集積回路設計及びその製造方法に関する。
従来の強誘電体メモリは、強誘電体材料が分極状態を保持できることを利用して情報を不揮発性に記憶するものである。強誘電体キャパシタ（C）に十分に大きい電圧を印加する場合、強誘電体キャパシタの分極方向は電圧方向と一致になり、電圧を除去した後、強誘電体キャパシタの分極方向は不変に保持される。キャパシタに反対方向の十分に大きい電圧を印加する場合、キャパシタの分極方向は逆転し、電圧を除去した後、その分極方向が不変に保持される。このように、強誘電体キャパシタの分極方向の相違によってブール論理値「1」又は「0」を記憶する。
このような強誘電体キャパシタは、残留分極が高く、抗電界が優れ、耐疲労性が強く、漏れ電流が少ないなどのメリットを有する。早くも1950年代には、既に強誘電体メモリ集積回路に用いられていた。1959年に公開されたJ.R. Andersonなどの米国特許US2876,436をご参照ください。それ以降、強誘電体メモリ技術分野では、主に記憶ユニット構造及び読み書き回路の改善に力を入れてきた。例えば、1989年に公開されたS.Sheffield Eaton, Jrなどの米国特許US4873,664、1989年に公開されたKenneth J. Mobelyなどの米国特許US4888,733、1996年に公開されたL.D. McMillanなどの米国特許US5523,964、1998年に公開されたD.R. Wilsonなどの米国特許US5572,459、2010年に公開されたX.H. Duなどの米国特許US7652,909B2が挙げられる。これらは2T2C、1T1C、基準回路及びアドレッシング回路などに関するものである。しかし、読み出し回路の原理においては基本的に同じであり、主に強誘電体キャパシタCにおける電荷を読み取ることである。
ところが、強誘電体キャパシタCの寸法が年々縮小していくことにつれて、読み取り可能な電荷量も減少しつつある。これは電荷検出回路に対する要求が非常に高いので、回路の読み書き時間及び複雑さを増加し、集積度の向上に不利である。また、読み取るたびにキャパシタ中の電荷量を破壊性的に読み出すので、電荷を改めて書き込む必要があり、回路の読み書き時間を増加してしまう。
1998年に公開されたJ. Moonなどの米国特許US5744,374には、金属‐強誘電体‐絶縁−半導体電界効果トランジスタ構造（MFIS FET）を採用した。この構造は簡単であり、一つのトランジスタTしかなく、かつ現在のCMOSプロセスと完全に両立でき、読み書き回路を簡略化でき、かつ情報を非破壊性的に読み出すことができる。しかし、ゲートにおける強誘電体単結晶薄膜層及びその界面品質に対する要求が非常に高いことは、寸法の縮小及び歩留まりの向上に不利である。
近年以来、強誘電体材料における導電性ドメイン壁は学界から広く注目されている（例えば、Seidel J, Martin L W, He Q, et al. Conduction at domain walls in oxide multiferroics. Nature materials, 2009, 8(3): 229.を参照）。本発明の発明者はすでに導電性ドメイン壁による強誘電体メモリ装置を提出した（中国特許出願番号CN201510036526.X、CN201510036586.1、CN201610098138.9及び米国特許公開番号US9685,216B2である特許を参照）。
本発明に係る第1形態は、強誘電体メモリ集積回路を提供するものであり、
強誘電体単結晶層において形成されたメモリセルアレーを有する強誘電体メモリアレー、及び、
シリコンベース読み書き回路を含み、
前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は、前記強誘電体単結晶層の法線方向と略平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極と第2電極の間にほぼ位置して前記記憶ユニットを形成するための強誘電体単結晶層のドメインを逆転させることができることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
前記強誘電体メモリアレーの各強誘電体メモリセルは、主にメモリセルアレーにおける一つの記憶ユニットによって形成されるか、又は主にメモリセルアレーにおける一つの記憶ユニットと、該記憶ユニットに電気接続されて前記シリコンベース読み書き回路のシリコンベース基板上に形成された一つのトランジスタによって形成される。
本発明に係る第2形態は、強誘電体メモリアレーを提供するものであり、前記強誘電体メモリアレーは、強誘電体単結晶層上に形成されたメモリセルアレーを含み、
前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は前記強誘電体単結晶層の法線方向と略平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極と第2電極との間にほぼ位置して前記記憶ユニットを形成するための強誘電体単結晶層のドメインを逆転させることができることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
前記強誘電体メモリアレーの各強誘電体メモリセルは、主にメモリセルアレーにおける一つの記憶ユニットによって形成される。
本発明に係る第3形態は、前記強誘電体メモリ集積回路の操作方法を提供するものであり、
前記第1電極と第2電極の間に第1方向の書き込み信号を施し、少なくとも一部の前記記憶ユニットのドメインを逆転させることにより、前記ドメイン壁導電チャネルを形成するという記憶情報「1」書き込みステップ、及び、
前記第1電極と第2電極の間に前記第1方向の読み出し信号を施し、前記読み出し信号の電圧が前記記憶ユニットの抗電圧より小さいという記憶情報読み出しステップを含む。
本発明に係る第4形態は、前記強誘電体メモリ集積回路の製造方法を提供するものであり、
強誘電体単結晶層として用いる強誘電体単結晶基板を提供するステップ、
前記強誘電体単結晶基板上に前記メモリセルアレーをパターン形成するステップ、
前記強誘電体単結晶基板の上に前記第1電極と第2電極、及び前記第1電極/第2電極に接続するプレート線をパターン形成するステップ、
前記強誘電体単結晶基板の上に絶縁層を成長させるステップ、
SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方にシリコンベース薄膜層を形成するステップ、及び
前記シリコンベース薄膜層上に前記シリコンベース読み書き回路及びビット線を形成するステップを含む。
本発明に係る第5形態は、前記強誘電体メモリ集積回路の製造方法を提供するものであり、
単結晶シリコン基板を提供するステップ、
前記単結晶シリコン基板上に前記シリコンベース読み書き回路及びビット線を形成するステップ、
前記シリコンベース読み書き回路及びビット線の上に絶縁層を成長させるステップ、
SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方において強誘電体単結晶層として用いる強誘電体単結晶薄膜層を形成するステップ、
前記強誘電体単結晶薄膜層上に前記メモリセルアレーをパターン形成するステップ、及び、
前記強誘電体単結晶薄膜層の上に前記第1電極と第2電極、及び前記第1電極/第2電極に接続するプレート線をパターン形成するステップを含む。
本発明に係る第6形態は、前記強誘電体メモリ集積回路の製造方法を提供するものであり、
単結晶シリコン基板を提供するステップ、
前記単結晶シリコン基板上に前記シリコンベース読み書き回路及びビット線を形成するステップ、
前記シリコンベース読み書き回路及びビット線の上に絶縁層を成長させるステップ、
前記絶縁層において第1電極を形成するステップ、
SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方に強誘電体単結晶層として用いる強誘電体単結晶薄膜層を形成するステップ、及び、
前記強誘電体単結晶薄膜層の上に、前記第1電極とほぼ上下揃う前記第2電極及び前記第2電極に接続するプレート線をパターン形成するステップを含む。
以下の説明及び図面により、本発明の上記特徴及び操作はより明確になる。
本発明の第1実施例に係る強誘電体メモリ集積回路の強誘電体メモリセルのクロスバー構造の断面模式図である。 本発明の第2実施例に係る強誘電体メモリ集積回路の強誘電体メモリセルの1T1R構造の断面模式図である。 本発明の第3実施例に係る強誘電体メモリ集積回路の強誘電体メモリセルのクロスバー構造の断面模式図である。 本発明の第4実施例に係る強誘電体メモリ集積回路の強誘電体メモリセルの1T1R構造の断面模式図である。 本発明の第5実施例に係る強誘電体メモリ集積回路の強誘電体メモリセルのクロスバー構造の断面模式図である。 本発明の第6実施例に係る強誘電体メモリ集積回路の強誘電体メモリセルの1T1R構造の断面模式図である。 図1、図3又は図5に示された実施例に係る強誘電体メモリセルのクロスバー構造の回路接続図である。 図1、図3又は図5に示された実施例の強誘電体メモリ集積回路の強誘電体メモリアレーのある強誘電体メモリセルに記憶情報「1」を書き込む配置操作図を示す。 図1、図3又は図5に示された実施例の強誘電体メモリ集積回路の強誘電体メモリアレーのある強誘電体メモリセルに情報「0」を書き込む配置操作図を示す。 図1、図3又は図5に示された実施例の強誘電体メモリ集積回路の強誘電体メモリアレーのある強誘電体メモリセルから情報を読み出す配置操作図を示す。 図2、図4又は図6に示された実施例に係る強誘電体メモリセルの1T1R構造の回路接続図である。 図2、図4又は図6に示された実施例の強誘電体メモリ集積回路の強誘電体メモリアレーのある強誘電体メモリセルに記憶情報「1」を書き込む配置操作図を示す。 図2、図4又は図6に示された実施例の強誘電体メモリ集積回路の強誘電体メモリアレーのある強誘電体メモリセルに情報「0」を書き込む配置操作図を示す。 図2、図4又は図6に示された実施例の強誘電体メモリ集積回路の強誘電体メモリアレーのある強誘電体メモリセルから情報を読み出す配置操作図を示す。 本発明の一つの実施例に基づき、クロスバー構造を有する強誘電体メモリセルの強誘電体メモリアレーのサンプルのSEM図である。 図15に示された実施例に係る強誘電体メモリアレーの強誘電体メモリセルのI-V特性模式図であり、縦座標が対数形式を取り、掃引電圧範囲が0〜+10Vである。 図15に示された実施例に係る強誘電体メモリアレーの強誘電体メモリセルのI-V特性模式図であり、掃引電圧範囲が-10V〜+10Vである。 図1に示された第1実施例に対応する強誘電体メモリ集積回路の製造方法過程図である。 図2に示された第2実施例に対応する強誘電体メモリ集積回路の製造方法過程図である。 図3に示された第3実施例に対応する強誘電体メモリ集積回路の製造方法過程図である。 図4に示された第4実施例に対応する強誘電体メモリ集積回路の製造方法過程図である。 図5に示された第5実施例に対応する強誘電体メモリ集積回路の製造方法過程図である。 図6に示された第6実施例に対応する強誘電体メモリ集積回路の製造方法過程図である。
以下、本発明の複数の可能な実施例のいくつを説明し、本発明に対する大体な了解を提供することを目的とし、本発明の重要又は決定的な要素を確認し又は保護する範囲を限定することは意図していない。
図面において、明瞭にするために、層と領域の厚みを誇張し、図示における各部間のサイズ比例関係が実際のサイズ比例関係を反映していない。
以下の実施例に、明確に説明するために、ドメイン方向或いは分極方向を例示的に与えたが、強誘電体メモリのドメイン方向又は分極方向が図に示す実施例に示される方向に限定されないことは勿論である。
本文において、強誘電体単結晶体は、内部に多結晶構造の「結晶粒界」が存在しない単結晶構造又は類単結晶構造を指すが、その上に形成されるメモリセルアレーの記憶ユニットも単結晶体構造であり、記憶ユニットの寸法は限定されない。前記強誘電体単結晶体は、強誘電体単結晶薄膜層でも強誘電体単結晶基板でもよく、強誘電体単結晶薄膜層は、エピタキシャル単結晶成長によって形成される単結晶薄膜でも、又は強誘電体単結晶基板から分離又は切断されて形成される薄膜層でもよい。
以下の実施例では、強誘電体メモリ集積回路は、強誘電体メモリアレーを含み、強誘電体メモリアレーにおける複数の強誘電体メモリセルは、行及び列で配列される。このように、読み書き回路を通して、対応する行、対応する列の強誘電体メモリセルは選ばれて対応する書き込む操作又は読み出す操作を行うことができる。ただし、強誘電体メモリアレーにおける強誘電体メモリセルの具体的な数、配列方式などは限定的なものではない。
図1は、本発明の第1実施例に係る強誘電体メモリ集積回路の強誘電体メモリセルのクロスバー（Crossbar）構造の断面模式図である。該実施例の強誘電体メモリ集積回路10は、強誘電体単結晶基板101を含み、メモリセルアレー102は、強誘電体単結晶基板101においてエッチングして形成され、各記憶ユニット102の左右両端には、それぞれ第1電極103Aと第2電極103Bが形成される。ある実施例では、強誘電体メモリ集積回路10はさらに強誘電体単結晶基板101の上述構造の上の絶縁層105及び絶縁層105の上に配置されるシリコンベース読み書き回路106、電極線104及びビット線108を含む。電極線104は「プレート線（Plate Line）」とも呼ばれ、駆動線（Drive Line）とも呼ばれる。ビット線108は絶縁層105の中で形成されたコンタクトホール107を通して対応する列の記憶ユニット102の例えば第2電極103Bに接続することができる。
図2は、本発明の第2実施例に係る強誘電体メモリ集積回路の強誘電体メモリセルの1T1R構造の断面模式図である。強誘電体メモリ集積回路20は、強誘電体単結晶基板201を含み、強誘電体単結晶基板201上にエッチングしてなすメモリセルアレー202があり、メモリセルアレー202の左右両端には、それぞれ第1電極203Aと第2電極203Bが形成されている。ある実施例では、強誘電体メモリ集積回路20は絶縁層205及び絶縁層205上に位置するシリコンベース読み書き回路206、トランジスタアレー209をさらに含む。トランジスタアレー209はシリコンベース読み書き回路206のシリコンベース基板上に形成され、トランジスタアレー209の各トランジスタは、対応する記憶ユニットのストローブを制御するために用いられるので、スイッチトランジスタとも呼ばれる。トランジスタアレー209 の各トランジスタは、ゲート209C、ソース209A及びドレイン209Bを有し、ゲート209Cに施されたスイッチ制御信号を制御することにより、ソース209Aとドレイン209Bの間のオンオフを制御する。ある実施例では、強誘電体メモリ集積回路20は電極線204、ビット線211及びワード線210をさらに含む。電極線204は「プレート線（Plate Line）」とも呼ばれ、駆動線（Drive Line）とも呼ばれる。ビット線208は、絶縁層205の中で形成されるコンタクトホール207を通して対応する列の記憶ユニット202の例えば第2電極203Bに接続することができ、ビット線208は同時に対応する列のトランジスタの例えばドレイン209Bに接続する。
図1及び2に示すように、強誘電体単結晶基板101又は201は、強誘電体単結晶エピタキシャル基板であってもよいが、この限りではない。例えば、通常の単結晶基板（例えばSrTiO3単結晶基板の100配向において）に一層の強誘電体薄膜（例えばBiFeO3など）をエピタキシャル成長させて形成する。
図3は、本発明の第3実施例に係る強誘電体メモリ集積回路の強誘電体メモリセルのクロスバー構造の断面模式図である。図3に示すように、強誘電体メモリ集積回路30は、シリコンベース読み書き回路301、絶縁層302、強誘電体単結晶薄膜層303、強誘電体単結晶薄膜層303上にエッチングしてなすメモリセルアレー304、メモリセルアレー304の両端に形成される第1電極305A及び第2電極305B、プレート線306及びビット線308を含むことができる。シリコンベース読み書き回路301は例えば単結晶シリコン基板などによって形成されることができ、絶縁層302はシリコンベース読み書き回路301と強誘電体単結晶薄膜層303の間に位置し、強誘電体単結晶薄膜層303は主にメモリセルアレー304の形成に用いられ、メモリセルアレー304の記憶ユニットは、絶縁層302におけるコンタクトホール307を通してシリコンベース読み書き回路301上に形成されるビット線308に電気接続する。
図4は、本発明の第4実施例に係る強誘電体メモリ集積回路の強誘電体メモリセルの1T1R構造の断面模式図である。図4に示すように、強誘電体メモリ集積回路40は、シリコンベース読み書き回路401及びトランジスタアレー409を含むことができ、シリコンベース読み書き回路401は例えば単結晶シリコン基板などによって形成され、トランジスタアレー409も単結晶シリコン基板などによって形成されることができる。強誘電体メモリ集積回路40はさらに絶縁層402、強誘電体単結晶薄膜層403、強誘電体単結晶薄膜層403上にエッチングしてなすメモリセルアレー404、メモリセルアレー404の左右両端にそれぞれ形成される第1電極405A及び第2電極405B、そして電極線406、ビット線411及びワード線410をさらに含むことができる。
トランジスタアレー409における各トランジスタは、それに接続されるメモリセルアレー404での記憶ユニットをストローブするために用いられ、ゲート409C、ソース409A及びドレイン409Bを有し、ゲート409Cに施されたスイッチ制御信号によってビット線411と対応する記憶ユニットとの電気接続のオンオフを制御できる。ビット線411は、強誘電体メモリアレーの対応する列の強誘電体メモリセルのトランジスタ409のソース又はドレイン（例えばソース409A）に接続され、ワード線410は、強誘電体メモリアレーの対応する列の強誘電体メモリセルのトランジスタ409のゲート409Cに接続され、例えば対応する列のトランジスタ409のゲート409C上にパターン形成される。
図5は、本発明の第5実施例に係る強誘電体メモリ集積回路の強誘電体メモリセルのクロスバー構造の断面模式図である。図5に示すように、強誘電体メモリ集積回路50は、シリコンベース読み書き回路501、ビット線502、コンタクトホール503を含むことができ、コンタクトホール503中の導電性接続線によって、ビット線502と第2電極506Bを電気接続することができる。強誘電体メモリ集積回路50はさらに絶縁層504、強誘電体単結晶薄膜層505及び強誘電体単結晶薄膜層505の上の第1電極506Aを含むことができる。
第1電極506Aは電極線の一部でもよく、電極線は対応する行又は列の強誘電体メモリセルの記憶ユニットの複数の第1電極506Aをつなぎ、第1電極506Aは、第2電極506Bとほぼ揃うように強誘電体単結晶薄膜層505の上下両側に形成され、第2電極506Bは具体的には絶縁層504の中にパターン形成されることができる。該実施例では、絶縁層504は、下層の絶縁層504B及び上層の絶縁層504Aを含む。
第1電極506Aと第2電極506Bの間の一部の強誘電体単結晶薄膜層505は、本発明の実施例の記憶ユニットを構成する。それにより、第1電極506Aと第2電極506Bの間に電気信号を施す時に、第1電極506Aと第2電極506Bの間にほぼ位置して記憶ユニットを形成するための一部の強誘電体単結晶薄膜層505のドメインを局部的に逆転させることができる（強誘電体単結晶薄膜層505の他の部分は逆転していない）。このように、第1電極506Aと第2電極506Bをつなぐほぼ上下方向におけるドメイン壁導電チャネルを形成できる。
図6は、本発明の第6実施例に係る強誘電体メモリ集積回路の強誘電体メモリセルの1T1R構造の断面模式図である。図6に示すように、強誘電体メモリ集積回路60は、シリコンベース読み書き回路601、トランジスタアレー602を含むことができる。シリコンベース読み書き回路601は例えば単結晶シリコン基板などによって形成されることができ、トランジスタアレー609も単結晶シリコン基板などによって形成されることができる。強誘電体メモリ集積回路60は、ビット線604、ワード線603、絶縁層中のコンタクトホール605をさらに含むことができる。ビット線604は強誘電体メモリアレーの対応する列の強誘電体メモリセルのトランジスタ602のソース又はドレイン（例えばソース602A）に接続され、ワード線603は強誘電体メモリアレーの対応する列の強誘電体メモリセルのトランジスタ602のゲート602Cに接続され、例えば、対応する列のトランジスタ602のゲート602C上にパターン形成され、コンタクトホール605中の導電性接続線を通して、ビット線604を第2電極608Bに電気接続することができる。
強誘電体メモリ集積回路50は、絶縁層606、強誘電体単結晶薄膜層607及び強誘電体単結晶薄膜層607上の第1電極608Aをさらに含むことができる。第1電極608Aは、電極線の一部でもよく、電極線は、対応する行又は列の強誘電体メモリセルの記憶ユニットの複数の第1電極608Aをつなぎ、第1電極608Aは第2電極608Bとほぼ揃うように強誘電体単結晶薄膜層607の上下両側に形成されることができ、第2電極608Bは具体的には絶縁層606中にパターン形成されることができる。該実施例では、絶縁層606は、下層の絶縁層606A及び上層の絶縁層606Bを含む。
図5に示された実施例と類似するが、第1電極608Aと第2電極608Bの間の一部の強誘電体単結晶薄膜層607は、本発明の実施例の記憶ユニットを構成する。記憶ユニットによって、第1電極608Aと第2電極608Bのほぼ上下方向におけるドメイン壁導電チャネルを形成することができる。
図1〜6に示された実施例の強誘電体メモリ集積回路では、強誘電体単結晶基板又は強誘電体単結晶薄膜層として可能な材料は、タンタル酸リチウム塩LiTaO3、ニオブ酸リチウム塩LiNbO3、マルチフェロイックBiFeO3のうちの1種又は複数から選ばれるか、又はMgO、Mn2O5又はFe2O3をドープしたタンタル酸リチウム塩LiTaO3、ニオブ酸リチウム塩LiNbO3、マルチフェロイックBiFeO3などのうちの1種又は複数から選ばれる。前記MgO、Mn2O5又はFe2O3をドープしたタンタル酸リチウム塩LiTaO3、ニオブ酸リチウム塩LiNbO3のドープ量としては、0.1〜10mol%（例えば1mol%又は4mol%）が挙げられる。
図1〜6に示された実施例の強誘電体メモリ集積回路では、記憶媒体としての強誘電体単結晶層（例えば強誘電体単結晶基板又は強誘電体単結晶薄膜層）のドメイン分極方向は、第1電極と第2電極接続線の方向において成分を有すると限定することができ、強誘電体単結晶層のドメイン分極方向と、第1電極と第2電極との接続線方向とは一定の夾角をなすが、前記接続線方向において成分を有する一方、接続線方向と垂直にならないと理解することもできる。図1〜4に示された実施例では、ドメインの分極方向と面内（又は「横方向」と呼ばれる）の第1電極と第2電極の間の接続線方向とは、夾角をなすが該接続線方向においては成分を有する。図5〜6に示された実施例では、強誘電体単結晶層のドメインの分極方向と面外（又は「縦方向」と呼ばれる）の第1電極と第2電極の間の接続線方向とは夾角をなすが、該接続線方向においては成分を有する。
図1〜4に示された実施例の強誘電体メモリ集積回路では、強誘電体単結晶基板又は強誘電体単結晶薄膜層のメモリセルアレーに形成された各記憶ユニットは、規則的なバンプ状パターンであり、半導体マイクロナノ加工プロセスによって前記強誘電体単結晶基板の表面にバンプ状パターンを形成できる。つまり、記憶ユニットは強誘電体単結晶基板又は強誘電体単結晶薄膜層上にパターン形成された比較的に突き出しているプログラミングバンプである。具体的には、光学露光又は電子ビームエッチングなどの方法によって強誘電体単結晶基板又は強誘電体単結晶薄膜層表面においてメモリアレーパターンを形成し、さらにウェットエッチング又はドライエッチングによってバンプ状の記憶ユニットを形成することができる。
該バンプは少なくとも一部が第1電極と第2電極の間に位置し、ドメインの分極方向が強誘電体単結晶基板又は強誘電体単結晶薄膜層の法線方向と略平行とならないので、第1電極と第2電極の間に電気信号を施す時に、第1電極と第2電極の間にほぼ位置する少なくとも一部のバンプの強誘電体単結晶体のドメインが他の部分の強誘電体単結晶基板又は強誘電体単結晶薄膜層に対して局部的に逆転され、逆転された強誘電体単結晶体と、それに対応して残った未逆転の強誘電体単結晶体の間に、導電可能なドメイン壁を形成できることにより、第1電極と第2電極をつなぐドメイン壁導電チャネルを形成できる。
図1〜6に示された実施例の強誘電体メモリ集積回路では、記憶ユニットに記憶された情報に対する読み書き操作は、電極線及びビット線を通して、対応する電圧信号を第1電極及び第2電極にバイアスすることによって実現される。なお、1T1R構造の強誘電体メモリセルについては、さらにワード線を通して対応するゲート制御信号をトランジスタのゲートにバイアスすることによってトランジスタをストローブする必要があり、これにより対応する強誘電体メモリセルの記憶ユニットを操作する。
図1〜6に示された実施例の強誘電体メモリ集積回路では、選ばれた電極材料は耐高温かつ抵抗率が低く、第1電極及び／又は第2電極の材料は、TiN、Pt、PtSi、NiSi、TiW、Ta、Ti、W、Mo、Al、Cu、Cr又はSrRuO3、RuO2などのうちの1種又は複数から選ばれるが、この限りではない。図1〜4の実施例では、第1電極及び第2電極以外、さらに各記憶ユニットに対応して第3電極を設置することができる。第3電極は第1電極と第2電極の間に位置し（例えばバンプ状の記憶ユニットの天面に設置する）、かつ第1電極と第2電極とそれぞれギャップを有する。
図1〜6に示された実施例の強誘電体メモリ集積回路では、記憶ユニットのバンプの高さ（h）は、2nm以上かつ5μm以下で、例えば100 nmが挙げられる。第1電極と第2電極の幅（w）は、1nm以上かつ1μm以下で、例えば幅が100 nmの電極が挙げられる。第1電極と第2電極の間隔（d）は、1nm以上かつ1μm以下で、例えば100nmが挙げられる。第1電極と第2電極の厚みは、1nm以上かつ500nm以下で、例えば50nmが挙げられる。
図1〜6に示された実施例の強誘電体メモリ集積回路では、絶縁層としては、二酸化ケイ素、酸化アルミニウム、酸化ハフニウム又は窒化ケイ素などの絶縁材料が挙げられる。例えば絶縁層は二酸化シリコン薄膜である。絶縁層の製造方法は化学気相成長、物理気相成長、原子層堆積などの方法のうちの1種から選ばれる。
図1〜6に示された実施例の強誘電体メモリ集積回路では、シリコンベース読み書き回路の回路構造は限定されたものではなく、メモリ作業の実現にとって必要で各種の機能を有する回路を含むことができる。例えば主に読み出し電流増幅回路、基準回路、出力コンパレータ及びアドレッシング回路などが挙げられる。一部の実施例では、読み出し操作の時、読み出された電流信号が小さく、回路によって検出できない場合、読み出された電流信号を一定の倍数に増幅してから、基準電流と比較し、記憶された論理状態を確定することができる。
図1〜6に示された実施例の強誘電体メモリ集積回路では、第1電極及び第2電極に対して第1方向の書き込み電圧をバイアスし、第1方向は、強誘電体単結晶基板又は強誘電体単結晶薄膜層の分極方向が第1電極及び第2電極の接続線方向における投影方向と反対し、つまり第1方向は第1電極から第2電極へと指す方向であり、書き込み電圧は少なくとも記憶ユニットの抗電圧より大きいので、記憶ユニット中のドメイン分極方向が全部逆転される（記憶ユニットの他の強誘電体単結晶基板又は強誘電体単結晶薄膜層からすれば局部的に逆転される）。図1〜6に示された点線矢印が示したのは分極逆転方向であり、それと周りの前記強誘電体単結晶基板又は薄膜の逆転していない分極方向とは反対するので、界面で導電性ドメイン壁を形成し、バイアスされた書き込み電圧を除去した後、ドメイン壁は消えない。これは情報「1」書き込み過程である（つまり論理状態「1」）。
図1〜6に示された実施例の強誘電体メモリ集積回路では、第1電極及び第2電極のバイアス電圧に対して第1方向と反対する第2方向の書き込み電圧をバイアスし、その電圧は少なくとも記憶ユニットの抗電圧より大きく、第2方向の書き込み電圧によって記憶ユニットのドメイン分極方向が全部初期状態に逆転され、つまり強誘電体単結晶基板又は強誘電体単結晶薄膜層中の初期分極方向と同じになり、界面で形成された導電性ドメイン壁が消失する。これは情報「0」書き込み過程である（つまり論理状態「0」）。
図1〜6に示された実施例の強誘電体メモリ集積回路では、第1電極及び第2電極のバイアス電圧に対して第1方向の読み出し電圧をバイアスし、読み出し電圧は記憶ユニット抗電圧より小さく、電流方式によって情報を読み取ることができ、読み出された電流は低抵抗ドメイン壁の発生又は消失に応じて変化し、読み出された電流と基準電流回路とを比較し、論理状態「0」又は「1」を識別できる。これは、情報読み出し過程である。バイアスされた読み出し電圧が小さく、かつ記憶ユニットの分極方向がすでに逆転したので、記憶ユニットのドメイン分極状態に影響せず、非破壊性読み出しを実現する。
他の一部の実施例では、強誘電体メモリ集積回路が面内強誘電体メモリ集積回路である場合、各記憶ユニットに対応してさらに第3電極を設置してもよい。読み出し操作では、第1電極と第3電極の間に第1方向の読み出し電圧をバイアスするか、又は第3電極と第2電極の間に第1方向の読み出し電圧をバイアスする時に、電流の大きさを読み取ることによって論理状態「0」又は「1」を識別する。
図7は、図1、図3又は図5に示された実施例に係る強誘電体メモリセルのクロスバー構造の回路接続図である。例えば図8〜10に示された強誘電体メモリ集積回路の回路原理図を参照すると、示された強誘電体メモリアレーは、行と列で配列された複数の例えば図7に示された強誘電体メモリセルを含み、ビット線BLを列方向に沿って配置し、プレート線PL（又は駆動線と呼ばれる）を行方向に沿って配置することを例にすると、強誘電体メモリセルの抵抗式記憶ユニットは、ビット線BLとプレート線PLが空間におけるクロスポイント（Cross point）付近においてビット線BLをプレート線PLに接続する。例としては、図7に示すように、記憶ユニットの第2電極はビット線BL0に接続され、記憶ユニットの第1電極はプレート線PL0に接続される。仮にアドレス信号に基づいてビット線BL0及びプレート線PL0が選ばれ、かつ対応する読み出し信号又は書き込み信号をバイアスするなら、ビット線BL0及びプレート線PL0のクロスポイントにおける対応する記憶ユニットに対して読み出し操作又は書き込み操作を行い、選択されていない他の記憶ユニットは読み出し操作又は書き込み操作を行わないことを実現できる。
続けて図7に示すように、各強誘電体メモリセルは、主にメモリセルアレーにおける一つの記憶ユニットによって形成され、記憶ユニットの片端はプレート線PLに接続され、他端はビット線BLに接続される。ビット線BLは、基準電流Refが入力される電流コンパレータSAに接続できることにより、記憶ユニットの現在記憶している論理状態を読み取れる。一部の実施例では、読み出された電流が小さいので、電流コンパレータに電流増幅器を前置することによってビット線から読み取った電流を増幅する必要がある。
無論、強誘電体メモリセルの記憶ユニットは、抵抗式強誘電体メモリセルである。これは、提供された強誘電体メモリ集積回路は、バイアス電圧の方式でデータを書き込み、電流を読み取る方式でデータを読み出し、読み出し電流の大きさはある程度記憶ユニットの抵抗の大きさを反映し、記憶ユニットの書き込み操作はある程度に記憶ユニットの抵抗の変化を反映するわけである。したがって、本発明の実施例では、記憶ユニットは、Rで表示できる。図7に示された実施例のクロスバー構造は0T1R構造に対応する（Tは、ストローブ用トランジスタを表す）。
図8〜10は、本発明のある実施例の強誘電体メモリ集積回路の強誘電体メモリアレーを示す。該強誘電体メモリアレーが1024×8であるメモリアレーでは、行と列の方式で1024×8個、図7に示された実施例のクロスバー構造の強誘電体メモリセルが配置される。
図8〜10に示すように、プレート線PLは対応する行の強誘電体メモリセルの記憶ユニットの第1電極に接続され、ビット線BL接続対応する列の強誘電体メモリセルの記憶ユニットの第2電極に接続される。プレート線PL及びビット線BLを通して目標記憶ユニットを選択して読み書き操作を行う。記憶ユニットによって電流がスイッチ特性を有すると読み取る。すなわち、第1電極と第2電極バイアス電圧に対して第1方向の電圧をバイアスし、かつ導電性ドメイン壁が存在する条件では、比較的に大きいオン状態電流を有し、読み出し情報は「1」であり、つまりローインピーダンス状態に対応する。他に例えばドメイン壁が消失する条件では、オフ状態電流を読み出し、読み出し情報は「0」であり、つまりハイインピーダンス状態に対応する。
図8〜10に示された強誘電体メモリアレー構造では、強誘電体単結晶層を使用して記憶ユニットを形成する時に、それがオン状態電流とオフ状態電流との比（つまりオンオフ比）が大きいという特性（例えばオン状態電流とオフ状態電流との比が106より大きい）を有する。読み出し操作又は書き込み操作する時に、選択された記憶ユニットの隣接する記憶ユニットにクロストークを与えず、リーク電力も小さい。したがって、各強誘電体メモリセルは、ストローブ用トランジスタを直接省略し、クロスバー構造の強誘電体メモリセルを形成することができる。
無論、クロスバー構造を使用した強誘電体メモリセルは、トランジスタを省略したので、強誘電体メモリセル及び強誘電体メモリアレーの構造が簡単で、コストが低く、かつ周辺読み書き回路もそれなりに簡単になる。
ただし、強誘電体メモリアレー構造では、強誘電体単結晶層を使用して記憶ユニットを形成する時に、オン状態の読み出し電流は、例えば10-7A以上に達成できるので、データ可読性が良い。
図8は、図1、図3又は図5に示された実施例の強誘電体メモリ集積回路の強誘電体メモリアレーのある強誘電体メモリセルに記憶情報「1」を書き込む配置操作図を示す。図8に示すように、アドレスが（1022,6）である強誘電体メモリセルが選ばれて記憶情報「1」書き込み操作を行う。まず、リードイネーブルREをローレベル電圧に配置することによって、ビット線と電流比較回路との接続を切断する。次に、プレート線PL1022を記憶ユニットの抗電圧より大きい高電圧Vwriteに配置し、他のプレート線をサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。同時に、ビット線BL6を接地線として配置し、他のビット線をサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。このように、書き込み信号Vwriteは、アドレスが（1022,6）である強誘電体メモリセルの記憶ユニットにバイアスされ、該記憶ユニットのドメインが逆転され、記憶情報「1」の書き込みに成功する。
前記書き込み操作が終わった後、駆動線PL1022及びビット線BL6をサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。
図9は、図1、図3又は図5に示された実施例の強誘電体メモリ集積回路の強誘電体メモリアレーのある強誘電体メモリセルに情報「0」を書き込む配置操作図を示す。図9に示すように、アドレスが（1022,6）である強誘電体メモリセルが選ばれて記憶情報「0」書き込み操作を行う。まず、リードイネーブルREをローレベル電圧に配置することによって、ビット線と電流比較回路との接続を切断する。次に、ビット線BL6を記憶ユニットの抗電圧より大きい高電圧Vwriteに配置し、他のビット線をサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。同時に、プレート線PL1022を接地線として配置し、他のプレート線をサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。このように、書き込み信号Vwriteは、アドレスが（1022,6）である強誘電体メモリセルの記憶ユニット上にバイアスされ、該記憶ユニットのドメインは初期分極方向に回復され、記憶情報「0」の書き込みに成功する。
前記書き込み操作が終わった後、駆動線PL1022及びビット線BL6をサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。
図10は、図1、図3又は図5に示された実施例の強誘電体メモリ集積回路の強誘電体メモリアレーのある強誘電体メモリセルから情報を読み出す配置操作図を示す。図10に示すように、アドレスが（1022,6）である強誘電体メモリセルが選ばれて読み出し操作を行う。まず、リードイネーブルREをハイレベル電圧に配置することによって、ビット線BLと電流比較回路をつなぐ。次に、駆動線PL1022を記憶ユニットの抗電圧より小さい読み出し電圧Vreadに配置し、他の駆動線をサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。同時に、ビット線BL6を接地線として配置し、他のビット線をサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。このように、読み出し電流は電流コンパレータに入力されて基準電流と比較され、アドレスが（1022,6）である強誘電体メモリセルが記憶した論理状態を確定する。
前記読み出し操作が終わった後、駆動線PL1022及びビット線BL6をサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。
図11は、図2、図4又は図6に示された実施例に係る強誘電体メモリセルの1T1R構造の回路接続図を示す。例えば図12〜14に示された強誘電体メモリ集積回路の回路原理図を参照すると、示された強誘電体メモリアレーは、行及び列で配列された複数の図11に示された強誘電体メモリセルを含み、ビット線BL及びプレート線PL（又は駆動線と呼ばれる）を列方向に沿って配置し、ワード線WLを行方向に沿って配置することを例とすると、強誘電体メモリセルの抵抗式記憶ユニットR及びトランジスタTは、ビット線BLとプレート線PLが空間におけるクロスポイント（Cross point）付近においてビット線BLをプレート線PLに接続する。例として、図11に示すように、記憶ユニットの第1電極はプレート線PL0に接続され、記憶ユニットの第2電極はトランジスタTに接続され、さらにトランジスタTを介してビット線BL0に接続され、記憶ユニットのトランジスタTはワード線WL0に接続される。仮にアドレス信号に対応するビット線BL0に基づき、プレート線PL0及びワード線WL0が選ばれ、かつ対応する読み出し信号又は書き込み信号をバイアスするなら、選択された記憶ユニットが読み出し操作又は書き込み操作を行う一方、選択されていない他の記憶ユニットが読み出し操作又は書き込み操作を行わないことを実現できる。
続けて図11に示すように、各強誘電体メモリセルは、主にメモリセルアレーにおける一つの記憶ユニットR及び一つのトランジスタTによって形成され、つまり1T1R構造が形成される。記憶ユニットの片端はプレート線（PL0）に接続され、他端はスイッチトランジスタTのソース及びドレインの片端に接続され、トランジスタTのゲートはワード線（WL0）に接続され、トランジスタTのソース及びドレインの他端はビット線（BL0）に接続される。ビット線BLは、基準電流Refが入力される電流コンパレータSAに接続できることにより、記憶ユニットの現在記憶している論理状態を読み取れる。
図12〜14は、本発明の別の実施例の強誘電体メモリ集積回路の強誘電体メモリアレーを示す。該強誘電体メモリアレーが1024×16であるメモリアレーであり、つまり行及び列の方式によって、図11に示された実施例の1T1R構造の強誘電体メモリセルを1024×16個配置したものである。
図12〜14に示すように、プレート線PLは対応する列の強誘電体メモリセルの記憶ユニットの第1電極に接続され、ビット線BLは対応する列の強誘電体メモリセルのトランジスタのソース又はドレインに接続され、ワード線WLは対応する列の強誘電体メモリセルのトランジスタのゲートに接続され、プレート線PL、ビット線BL及びワード線WLを通して目標記憶ユニットを選択し、さらに選択された目標記憶ユニットに対して読み書き操作を行うことができる。
図12〜14に示す強誘電体メモリアレー構造では、1T1R構造の強誘電体メモリセルを使用する。構造上では、クロスバー構造の強誘電体メモリセルに比べて複雑であるが、アレー内のクロストーク及び漏れ電流の減少において有利であるという特性を有し、アレーのより大きい強誘電体メモリ集積回路にもっと適する。
図12は、図2、図4又は図6に示された実施例の強誘電体メモリ集積回路の強誘電体メモリアレーのある強誘電体メモリセルに記憶情報「1」を書き込む配置操作図を示す。図12には、図11に示された強誘電体メモリセルの拡張回路、つまり強誘電体メモリアレーが示されている。図8に示ように、アドレスが（1022,14）である強誘電体メモリセルが選ばれて記憶情報「1」書き込み操作を行う。まず、リードイネーブルREをローレベル電圧に配置することによって、ビット線と電流比較回路との接続を切断する。次に、プレート線PL14を記憶ユニットの抗電圧より大きい高電圧Vwriteに配置し、他のプレート線PLをサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。ビット線BL14を接地線として配置し、他のビット線BLをサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。このように、書き込み信号Vwriteはアドレスが（1022,14）である強誘電体メモリセルの記憶ユニット上にバイアスされ、該記憶ユニットのドメインが逆転され、記憶情報「1」の書き込みに成功する。
前記書き込み操作が終わった後、プレート線PL14及びビット線BL14をサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置し、ワード線W1022をもサスペンド状態にするか又はローレベル電圧に配置する。
図13は、図2、図4又は図6に示された実施例の強誘電体メモリ集積回路の強誘電体メモリアレーのある強誘電体メモリセルに情報「0」を書き込む配置操作図を示す。図9に示すように、アドレスが（1022,14）である強誘電体メモリセルが選ばれて記憶情報「0」書き込み操作を行う。まず、リードイネーブルREをローレベル電圧に配置することによって、ビット線と電流比較回路との接続を切断する。次に、プレート線PL14を接地線に配置し、他のプレート線PLをサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。ビット線BL14を記憶ユニットの抗電圧より大きい高電圧Vwriteに配置する。このように、書き込み信号Vwriteは、アドレスが（1022,14）である強誘電体メモリセルの記憶ユニット上にバイアスされ、該記憶ユニットのドメインは初期分極方向に回復され、記憶情報「0」の書き込みに成功する。
前記書き込み操作が終わった後、プレート線PL14及びビット線BL14をサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。ワード線W1022をもサスペンド状態にするか又はローレベル電圧に配置する。
図14は、図2、図4又は図6に示された実施例の強誘電体メモリ集積回路の強誘電体メモリアレーのある強誘電体メモリセルから情報を読み出す配置操作図を示す。図14に示すように、アドレスが（1022,14）である強誘電体メモリセルが選ばれて読み出し操作を行う。まず、リードイネーブルREをハイレベル電圧に配置することによって、ビット線BLと電流比較回路をつなぐ。次に、プレート線PL14を記憶ユニットの抗電圧より小さい電圧Vreadに配置し、他のプレート線PLをサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。ビット線BL14を接地線として配置し、他のビット線BLをサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。このように、読み出し電流は電流コンパレータを通して基準電流と比較され、アドレスが（1022,6）である強誘電体メモリセルが記憶した論理状態を確定する。
前記読み出し操作が終わった後、駆動線PL14及びビット線BL14をサスペンド状態にするか又は半ハイレベル電圧Vcc/2に配置する。ワード線W1022をもサスペンド状態にするか又はローレベル電圧に配置する。
図15は、本発明の一つの実施例に基づき、クロスバー構造を有する強誘電体メモリセルの強誘電体メモリアレーのサンプルのSEM図である。図15の強誘電体メモリアレーのサンプルでは、MgOを5mol%ドープしたLiNbO3強誘電体単結晶基板を使用し、各記憶ユニットの高さは約70nmであり、第1電極及び第2電極の厚みは約30nmであり、幅は約100nmであり、第1電極はプレート線PLに接続され、プレート線PLとビット線BLの間に厚さが約200nmである一層の二酸化ケイ素絶縁層が堆積され、ビット線BLは、二酸化ケイ素絶縁層の上のコンタクトホールを介して第2電極に接続され、ビット線BL及びプレート線PL導線から引き出して測定される。
図16は、図15の実施例のサンプルからランダムに選択した12個の記憶ユニットのI-Vテスト図であり、つまり強誘電体メモリセルのI-Vl曲線でもあり、縦座標は対数形式を取る。まず、電圧を順方向にバイアスするように走査し、掃引電圧範囲は0〜10Vである。最初の時、記憶ユニットはドメイン壁導電チャネルを形成していないので、電圧をバイアスした後に電流が小さく、記憶ユニットは高抵抗状態にあるが、掃引電圧が記憶ユニットの抗電圧より大きくなるように増加した後、記憶ユニットはドメイン壁導電チャネルを形成し、例えば6〜7Vの間のバイアス電圧で電流が急増し、一気に4桁近く増加し、掃引電圧が逆に10Vから0Vまで走査する場合、記憶ユニットは低抵抗状態にあり、電流が大きい。このI-V走査過程では記憶ユニットの情報の書き込み過程が完了し、つまりドメイン壁導電チャネルの形成過程になる。
図15から分かるように、本発明の実施例の強誘電体メモリアレーは、クロスバー構造を採用したとしても、アレーから検出した強誘電体メモリセルのオン状態電流とオフ状態電流との比が104より大きく、強誘電体メモリアレーの中のクロストークが小さい。
図17は、図15の実施例のサンプルからランダムに選択した12個の記憶ユニットのI-Vテスト図であり、電圧は-10V〜+10Vで走査し、次に+10V〜-10Vで走査する。図面からは図15の実施例の記憶ユニットは明確なスイッチ特性を有すると分かり、掃引電圧が逆方向を取る場合、メモリセルは導通を実現できず、つまりローインピーダンス状態を読み取ることができない。記憶ユニットは片方向導通特性を有すると読み取れる。例えばドメイン壁導電チャネルを有する低抵抗状態を順方向プログラミングして形成した後、逆方向の電圧で記憶ユニットをバイアスしても、該低抵抗状態を読み取ることはできず、同様な順方向の電圧で記憶ユニットをバイアスする場合のみ記憶ユニットが導通の低抵抗状態を呈する。したがって、本発明の実施例のクロスバー構造の強誘電体メモリセルを強誘電体メモリアレーに適用する場合、記憶ユニットの片方向導通特性は、選択された強誘電体メモリセルとアレーにおける周辺強誘電体メモリセルとの電流クロストークを回避することに自然に資する。図10に示すように、記憶ユニットRHの高抵抗状態を読み取る時に、周辺の記憶ユニットRL1、RL2、RL3がいずれも低抵抗状態であるので、電流がb経路に流れていく傾向であるものの（図10の鎖線で表す路径及び方向）、記憶ユニットRL2が逆方向導通できないので、電流は実際に基本a経路にのみ流れ（図10の点線で表す路径及び方向）、b路径は電流クロストークがほぼ発生しないので、記憶ユニットRHのハイインピーダンス状態を読み取る。したがって、クロスバー構造を有する強誘電体メモリセルの強誘電体メモリ集積回路に非常に適している。
無論、ドメイン壁導電チャネルを有する低抵抗状態を逆方向プログラミングして形成した後、順方向の電圧で記憶ユニットをバイアスしても、該低抵抗状態を読み取れず、同様な逆方向の電圧で記憶ユニットをバイアスする場合のみ、記憶ユニットが導通する低抵抗状態を呈することになる。
図18は、図1に示された第1実施例に対応する強誘電体メモリ集積回路の製造方法過程図を示す。図1及び図18を参照すると、まず、ステップS181では、強誘電体単結晶基板又は強誘電体薄膜を提供して、強誘電体材料は、タンタル酸リチウム塩LiTaO3、ニオブ酸リチウム塩LiNbO3、BiFeO3或いはMgO、Mn2O5又はFe2O3ドープタンタル酸リチウム塩LiTaO3、ニオブ酸リチウム塩LiNbO3、マルチフェロイックBiFeO3などのうちの1種又は複数から選ばれる。
さらに、ステップS182では、メモリセルアレーを形成する。ある実施例では、光学露光、電子ビーム露光などの方式によってアレーパターンを形成し、次にウェットエッチング又はドライエッチングなどの方法を利用してアレーパターンを強誘電体単結晶基板又は強誘電体薄膜表面に転写することによって、バンプアレーつまりメモリセルアレーを形成することができる。
さらに、ステップS183では、第1、第2電極及び電極線を形成する。ある実施例では、光学露光、電子ビーム露光などの方法によってオーバレイ電極パターンを形成し、次に電極薄膜材料を成長させ、剥離などの過程によって電極パターンをメモリセルアレーに転写するか、又はまず電極薄膜材料を成長させ、次に光学露光、電子ビーム露光などの方法によってオーバレイ電極パターンをパターン形成し、ウェット又はドライエッチングなどのエッチング方法によって電極パターンをメモリアレーに転写する。該ステップでは、第1、第2電極及び電極線（又はプレート線）PLは同じ材料、かつ同時に形成することができる。
さらに、ステップS184では、絶縁層を形成する。ある実施例では、強誘電体単結晶基板の上に絶縁層を成長させ、絶縁層材料としては二酸化ケイ素（SiO2）、酸化アルミニウム（Al2O3）、酸化ハフニウム（HfO2）、酸化マグネシウム（MgO）などの絶縁材料が挙げられる。ただし、絶縁層材料は以上例示された絶縁材料種類に限らないと理解すべきである。絶縁層材料の成長方法としては、物理気相成長、化学気相成長、原子層堆積、分子線エピタキシー、パルスレーザー堆積などが挙げられるが、この限りではない。
さらに、ステップS185では、シリコン薄膜材料を結合するか又は成長させる。ある実施例では、SOIプロセスによって絶縁層の上方にシリコン薄膜層を形成する。具体的には、シリコン薄膜材料を結合する過程は、Si/SiO2チップにイオンを注入し、それを強誘電体単結晶チップに結合し、残りのシリコンを剥離し、化学機械研磨を行うなどのステップを含む。別の実施例では、エピタキシャル成長方法によって前記絶縁層の上方にシリコン薄膜材料を形成することもできる。ただし、以上使用した結合又は成長用シリコンベース材料は、シリカ系材料の一つの例示に過ぎない。無論、シリカ系材料はさらにメモリの周辺回路を大規模に製造するのに適する各種半導体材料でもよい。例えば、大規模集積回路プロセスによってMOS管などを含むデバイスを製造するのに適用する半導体材料が挙げられる。例えば、GaAs、SiC、InPなどの材料がある。また、半導体材料の技術の進歩に伴い、メモリの周辺回路を製造するのに適する各種の新しい半導体材料が出現してくる可能性がある。
さらに、ステップS186では、絶縁層においてコンタクトホールを形成する。ある実施例では、光学露光、電子ビーム露光などの方法によってオーバレイコンタクトホールパターンを形成し、ウェット又はドライエッチング（反応性イオンエッチング）を利用してコンタクトホールパターンを絶縁層に転写することによって、上層のシリコン薄膜に形成された回路と下層に形成された記憶ユニットに相互接続チャネルを提供する。
さらに、ステップS187では、ビット線及び読み書き回路を形成する。ある実施例では、ビット線を形成する時に、光学露光、電子ビーム露光などの方法によってオーバレイ電極パターンを形成し、電極薄膜材料を成長させ、剥離などの過程を通して電極パターンを強誘電体メモリアレーに転写するか、又はまず電極薄膜材料を成長させ、光学露光、電子ビーム露光などの方法によってオーバレイパターンを形成し、ウェット又はドライエッチングを使用して電極パターンを強誘電体メモリアレーに転写し、かつ形成されたビット線はコンタクトホールを介して対応する列の記憶ユニットに接続される。また、標準CMOSプロセスによって読み書き回路を製造することによって、シリコンベース読み書き回路を形成することができる。読み書き回路としては、読み出し電流増幅回路、基準電流出力回路、出力電流コンパレータ、アドレッシング回路などが挙げられるが、この限りではない。
図19は、図2に示された第2実施例に対応する強誘電体メモリ集積回路の製造方法過程図を示す。図2及び図19を参照すると、図19に示された製造方法は、図18に示された製造方法とほぼ類似している。図19に示された製造方法の主な相違点は、シリコンベース薄膜層上にトランジスタTを形成するステップS196をさらに含む点にある。つまり、読み書き回路及びビット線を形成する前に、シリコンベース薄膜層上にトランジスタTのアレーを形成する。具体的には、ステップS195で形成されたシリコン薄膜上に電圧ゲート制御スイッチを有するトランジスタアレーを形成し、かつ各トランジスタのソース及びドレインの片端をビット線に電気接続し、他端を下層の記憶ユニットの片端に電気接続する。図19に示された製造方法におけるステップS191、ステップS192、ステップS193、ステップS194、ステップS195、ステップS197、ステップS198は、図18に示された製造方法におけるステップS181、ステップS182、ステップS183、ステップS184、ステップS185、ステップS186、ステップS187とそれぞれ同一又は類似するので、ここでこれらの説明を省略する。
図20は、図3に示された第3実施例に対応する強誘電体メモリ集積回路の製造方法過程図を示す。図20及び図3を参照すると、該実施例でシリコン単結晶チップをシリコン基板として使用することによって周辺読み書き回路などを形成する。
まずステップS201では、シリコン単結晶チップ、つまり単結晶シリコン基板を提供する。
さらに、ステップS202では、シリコン単結晶チップに例えば標準CMOSプロセスを利用してビット線及びシリコンベース読み書き回路を形成する。シリコンベース読み書き回路としては、読み出し電流増幅回路、基準電流出力回路、出力電流コンパレータ及びアドレッシング回路などが挙げられるが、この限りではない。
さらに、ステップS203では、絶縁層を形成する。該ステップでは、シリコンベース読み書き回路及びビット線の上に絶縁層を成長させることができる。絶縁層材料は、二酸化ケイ素（SiO2）、酸化アルミニウム（Al2O3）、酸化ハフニウム（HfO2）、酸化マグネシウム（MgO）などの絶縁材料から選ばれることができる。絶縁材料の成長方法としては、物理気相成長、化学気相成長、原子層堆積、分子線エピタキシー、パルスレーザー堆積などの方法が挙げられるが、この限りではない。
さらに、ステップS204では、絶縁層上に強誘電体単結晶薄膜層を結合するか又は成長させる。ある実施例では、SOIプロセスによって絶縁層の上方に強誘電体単結晶層として用いる強誘電体単結晶薄膜層を結合して形成することを実現する。具体的には、強誘電体単結晶薄膜層を結合して形成することは、強誘電体単結晶チップの表面にイオン（Hイオン又はHeイオン）を注入し、強誘電体単結晶をシリコン単結晶チップの絶縁層に結合し、絶縁層に結合して形成された強誘電体単結晶薄膜層を剥離し、最後に化学機械研磨などを行うことを含む。別の実施例では、エピタキシャル成長方法によって絶縁層の上方に強誘電体単結晶層として用いる強誘電体単結晶薄膜層を成長させて形成する。
さらに、ステップS205では、強誘電体単結晶薄膜層の表面にメモリセルアレーを形成する。例としては、光学露光、電子ビーム露光などの方式によってアレーパターンを形成し、次にウェットエッチング又はドライエッチングなどの方法を利用してアレーパターンを強誘電体単結晶基板又は強誘電体薄膜表面に転写することにより、バンプアレー、つまりメモリセルアレーを形成できる。
さらに、ステップS206では、コンタクトホールを形成する。光学露光、電子ビーム露光などの方式によってオーバレイコンタクトホールパターンを形成し、ウェット又はドライ（反応性イオン）エッチングを利用してコンタクトホールパターンをデバイスに転写し、上層の記憶ユニットと下層のシリコン薄膜回路に相互接続チャネルを提供する。ある実施例では、光学露光、電子ビーム露光などの方法によってオーバレイコンタクトホールパターンを形成し、ウェット又はドライエッチング（反応性イオンエッチング）を利用してコンタクトホールパターンを絶縁層に転写する。これにより上層に形成された記憶ユニットと下層のシリコン単結晶チップ上に形成されたビット線BLに相互接続チャネルを提供する。
さらに、ステップS207では、第1、第2電極及び電極線を形成する。ある実施例では、光学露光、電子ビーム露光などの方法によってオーバレイ電極パターンを形成し、次に電極薄膜材料を成長させ、剥離などの過程によって電極パターンをメモリセルアレーに転写するか、又はまず電極薄膜材料を成長させ、次に光学露光、電子ビーム露光などの方法によってオーバレイ電極パターンをパターン形成し、ウェット又はドライエッチングなどのエッチング方法によって電極パターンをメモリアレーに転写する。該ステップでは、第1、第2電極及び電極線（又はプレート線）PLは同じ材料を採用してもよく、かつ同時に形成できる。第1と第2電極のうちの一つはコンタクトホールを介してシリコン単結晶チップ上のビット線に接続される。
図21は、図4に示された第4実施例に対応する強誘電体メモリ集積回路の製造方法過程図を示す。図4及び図21を参照すると、図21に示された製造方法と図20に示された製造方法とはほぼ類似している。図19に示された製造方法の主な相違点は、さらにステップS212、シリコン単結晶チップ上にトランジスタTを形成することを含む点にある。つまり、読み書き回路、ワード線及びビット線を形成する前に（つまりステップ213）、シリコン単結晶チップ上にトランジスタTのアレーを形成する。具体的には、ステップS211が提供したシリコン単結晶チップ上にトランジスタアレーを形成し、かつ各トランジスタのソース及びドレインの片端をビット線に電気接続し、他端を上層の記憶ユニットの片端に電気接続し、かつステップ213では、さらにワード線を形成し、ワード線は対応する行のトランジスタのゲートに接続される。図21に示された製造方法中のステップS211、ステップS213、ステップS214、ステップS215、ステップS216、ステップS217、ステップS218は、図20に示された製造方法中のステップS201、ステップS203、ステップS204、ステップS205、ステップS206、ステップS207とそれぞれ同一又は類似するので、ここでこれらの説明を省略する。
以上の図18〜図22に示された製造方法では、面内強誘電体メモリ集積回路の基本製造過程を説明した。以下は図22及び図23を例として面外強誘電体メモリ集積回路の基本製造過程を説明する。
図22は、図5に示された第5実施例に対応する強誘電体メモリ集積回路の製造方法過程図を示す。図5及び図22を参照する。
まず、ステップS221では、シリコン単結晶チップを提供し、つまり単結晶シリコン基板を提供する。
さらに、ステップS222では、シリコン単結晶チップ上に例えば標準CMOSプロセスを利用してビット線、シリコンベース読み書き回路を形成し、さらに絶縁層504A中のコンタクトホール503を形成し、シリコンベース読み書き回路は読み出し電流増幅回路、基準電流出力回路、出力電流コンパレータ及びアドレッシング回路などを含むが、この限りではない。
さらに、ステップS223では、絶縁層例えば504Bを堆積する。該ステップと図20に示されたステップS203とは同一又は類似する。絶縁層504Bには、対応するコンタクトホール503に接続されて第2電極506Bとして用いる電極アレーをさらにパターン形成し、第2電極506Bは、コンタクトホール503を通して対応するビット線502に電気接続する。
さらに、ステップS224では、絶縁層上に強誘電体単結晶薄膜層を結合するか又は成長させる。該ステップと図20に示されたステップS204とは同一又は類似する。
さらに、ステップS225では、強誘電体単結晶薄膜層の研磨面に第1電極（電極線）を形成し、つまり第1電極と電極線は一体形成される。第1電極506Aと第2電極506Bの間の一部の強誘電体単結晶薄膜層は、記憶ユニットを構成する。
図23は、図6に示された第6実施例に対応する強誘電体メモリ集積回路の製造方法過程図を示す。図6及び図23を参照すると、図23に示された製造方法と図22に示された製造方法はほぼ類似している。図23に示された製造方法の主な相違点は、ステップS232では、シリコン単結晶チップ上にトランジスタT及び対応する行のトランジスタTのワード線WLを形成する点にある。具体的には、ステップS231が提供したシリコン単結晶チップ上にトランジスタアレーを形成し、かつ各トランジスタのソース及びドレインの片端をビット線に電気接続し、他端を上層の記憶ユニットの片端（例えば第2電極608B）に電気接続し、かつステップ232には、さらにワード線、ビット線、読み書き回路及びコンタクトホールを形成し、ワード線は対応する行のトランジスタのゲートに接続される。図23に示された製造方法におけるステップS231、ステップS233、ステップS234、ステップS235はそれぞれ図22に示された製造方法におけるステップS221、ステップS223、ステップS224、ステップS225と同一又は類似するので、ここでこれらの説明は省略する。
このように、図1〜6に示された実施例の強誘電体メモリ集積回路をそれぞれほぼ形成した。
無論、本発明の実施例の強誘電体メモリ集積回路の製造方法は、従来の強誘電体キャパシタ構造のFeRAMの製造方法に比べて、プロセスのステップが少なく、製造過程が複雑ではなく、かつCMOSプロセスとの両立を実現できる。
以上の記述に、各種の実施方式の部材を記述して使用した方向性術語（例えば「上」、「下」など）及び類似術語は、図面に示される方向或いは当業者が理解できる方向を示す。これらの方向性術語は相対的な記述及び説明に用いられ、いずれかの実施例の指向を具体的な方向又は指向に限定することはない。
以上の例は主に本発明の強誘電体メモリアレー、強誘電体メモリ集積回路、強誘電体メモリ集積回路の読み出し/書き込み操作方法及び製造方法を説明した。いくつかの本発明の実施形態のみを記述したにもかかわらず、その趣旨及び範囲を逸脱することなく複数の他の形式で本発明を実施することができることは当業者にとって明らかである。例えば、第1電極及び第2電極の形状の変化、強誘電体メモリ集積回路の配置方式の変化などが挙げられる。したがって、示された例及び実施形態は例示的なものに過ぎず、制限するものではなく、添付する各請求項により定義される本発明の精神及び範囲を逸脱することなく、本発明は各種の修正及び取替を行うことができる。

Claims (36)

  1. 強誘電体単結晶層において形成されたメモリセルアレーを有する強誘電体メモリアレー、及び、
    シリコンベース読み書き回路を含み、
    前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は、前記強誘電体単結晶層の法線方向と略平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極と第2電極の間にほぼ位置して前記記憶ユニットを形成するための強誘電体単結晶層のドメインを逆転させることができることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
    前記強誘電体メモリアレーの各強誘電体メモリセルは、主にメモリセルアレーにおける一つの記憶ユニットによって形成されるか、又は主にメモリセルアレーにおける一つの記憶ユニットと、該記憶ユニットに電気接続されて前記シリコンベース読み書き回路のシリコンベース基板上に形成された一つのトランジスタによって形成される強誘電体メモリ集積回路。
  2. 前記強誘電体メモリ集積回路は、面内読み書き強誘電体メモリ回路であり、前記第1電極と第2電極は、ほぼ前記記憶ユニットの左右両側に配置され、前記記憶ユニットのドメインの分極方向は、前記第1電極と第2電極との接続線方向において成分を有する請求項1に記載の強誘電体メモリ集積回路。
  3. 前記強誘電体メモリ集積回路は、面外読み書き強誘電体メモリ回路であり、前記第1電極と第2電極は、ほぼ前記記憶ユニットの上下両側に配置され、前記記憶ユニットのドメインの分極方向は、前記第1電極と第2電極との接続線方向において成分を有する請求項1に記載の強誘電体メモリ集積回路。
  4. 前記強誘電体メモリ集積回路は、前記シリコンベース読み書き回路と前記強誘電体単結晶層の間に位置する絶縁質層をさらに含み、前記絶縁層の中にコンタクトホールが形成される請求項1に記載の強誘電体メモリ集積回路。
  5. 前記強誘電体単結晶層は、強誘電体単結晶基板又は強誘電体単結晶薄膜層である請求項1に記載の強誘電体メモリ集積回路。
  6. 各強誘電体メモリセルが主にメモリセルアレーにおける前記一つの記憶ユニットによって形成される場合、前記強誘電体単結晶層は強誘電体単結晶基板であり、前記シリコンベース読み書き回路は、前記強誘電体単結晶基板の上方に形成され、前記強誘電体メモリ集積回路はさらに、
    前記強誘電体メモリアレーの対応する行の強誘電体メモリセルの記憶ユニットの第1電極/第2電極に電気接続されるプレート線、及び、
    前記強誘電体メモリアレーの対応する列の強誘電体メモリセルの記憶ユニットの第2電極/第1電極に電気接続されるビット線を含む請求項2に記載の強誘電体メモリ集積回路。
  7. 各強誘電体メモリセルが主に前記一つの記憶ユニット及び前記一つのトランジスタによって形成される場合、前記強誘電体単結晶層は、強誘電体単結晶基板であり、前記シリコンベース読み書き回路は、前記強誘電体単結晶基板の上方に形成され、前記強誘電体メモリ集積回路はさらに、
    前記強誘電体メモリアレーの対応する列の強誘電体メモリセルの記憶ユニットの第1電極/第2電極に電気接続されるプレート線、
    前記強誘電体メモリアレーの対応する行の強誘電体メモリセルのトランジスタのゲートに電気接続されるワード線、
    前記強誘電体メモリアレーの対応する列の強誘電体メモリセルのトランジスタのソース/ドレインに電気接続されるビット線を含む請求項2に記載の強誘電体メモリ集積回路。
  8. 前記プレート線は、前記強誘電体単結晶基板の上にパターン形成され、前記ビット線は、前記シリコンベース読み書き回路の上方にパターン形成され、前記ビット線は、コンタクトホールを介して対応する列の強誘電体メモリセルの記憶ユニットの第2電極/第1電極に電気接続される請求項6に記載の強誘電体メモリ集積回路。
  9. 前記プレート線は、前記強誘電体単結晶基板の上にパターン形成され、前記ビット線は、前記シリコンベース読み書き回路の上方にパターン形成され、前記トランジスタのドレイン/ソースは、コンタクトホールを介して対応する列の強誘電体メモリセルの記憶ユニットの第2電極/第1電極に電気接続される請求項7に記載の強誘電体メモリ集積回路。
  10. 前記シリコンベース読み書き回路に用いられるシリコンベース薄膜層は、SOIプロセスによって前記強誘電体単結晶基板の上方に形成される請求項6又は7に記載の強誘電体メモリ集積回路。
  11. 各強誘電体メモリセルが主にメモリセルアレーにおける前記一つの記憶ユニットによって形成される場合、前記強誘電体単結晶層は強誘電体単結晶薄膜層であり、前記シリコンベース読み書き回路を形成するためのシリコンベース基板は単結晶シリコン基板であり、前記強誘電体単結晶基板は前記単結晶シリコン基板の上方に形成され、前記強誘電体メモリ集積回路はさらに、
    前記強誘電体メモリアレーの対応する行の強誘電体メモリセルの記憶ユニットの第1電極/第2電極に電気接続されるプレート線、及び、
    前記強誘電体メモリアレーの対応する列の強誘電体メモリセルの記憶ユニットの第2電極/第1電極に電気接続されるビット線を含む請求項2又は3に記載の強誘電体メモリ集積回路。
  12. 各強誘電体メモリセルが主に前記一つの記憶ユニット及び前記一つのトランジスタによって形成される場合、前記強誘電体単結晶層は強誘電体単結晶薄膜層であり、前記シリコンベース読み書き回路を形成するためのシリコンベース基板は単結晶シリコン基板であり、前記強誘電体単結晶基板は、前記単結晶シリコン基板の上方に形成され、前記強誘電体メモリ集積回路はさらに、
    前記強誘電体メモリアレーの対応する列の強誘電体メモリセルの記憶ユニットの第1電極/第2電極に電気接続されるプレート線、
    前記強誘電体メモリアレーの対応する行の強誘電体メモリセルのトランジスタのゲートに電気接続されるワード線、及び、
    前記強誘電体メモリアレーの対応する列の強誘電体メモリセルのトランジスタのソース/ドレインに電気接続されるビット線を含む請求項2又は3に記載の強誘電体メモリ集積回路。
  13. 前記プレート線は、前記強誘電体単結晶薄膜層の上にパターン形成され、前記ビット線は、前記単結晶シリコン基板の上にパターン形成され、前記ビット線は、コンタクトホールを介して対応する列の強誘電体メモリセルの記憶ユニットの第2電極/第1電極に電気接続される請求項11に記載の強誘電体メモリ集積回路。
  14. 前記プレート線は、前記強誘電体単結晶薄膜層の上にパターン形成され、前記ビット線は、前記単結晶シリコン基板の上にパターン形成され、前記トランジスタのドレイン/ソースは、コンタクトホールを介して対応する列の強誘電体メモリセルの記憶ユニットの第2電極/第1電極に電気接続される請求項12に記載の強誘電体メモリ集積回路。
  15. 前記強誘電体単結晶薄膜層は、SOI結合方式又は薄膜成長方式によって前記シリコンベース読み書き回路の上方において形成される請求項11又は12に記載の強誘電体メモリ集積回路。
  16. 前記シリコンベース読み書き回路には、読み出された電流信号を増幅するための増幅回路が設置されている請求項11又は12に記載の強誘電体メモリ集積回路。
  17. 前記強誘電体単結晶層として使用される強誘電体材料は、タンタル酸リチウム塩LiTaO3、ニオブ酸リチウム塩LiNbO3、マルチフェロイックBiFeO3のうちの1種又は複数から選ばれるか、又はMgO、Mn2O5又はFe2O3をドープしたタンタル酸リチウム塩LiTaO3、ニオブ酸リチウム塩LiNbO3、マルチフェロイックBiFeO3のうちの1種又は複数から選ばれる請求項1又は2に記載の強誘電体メモリ集積回路。
  18. MgO、Mn2O5又はFe2O3をドープしたタンタル酸リチウム塩LiTaO3であり、ニオブ酸リチウム塩LiNbO3のドープ量は0.1〜10mol%である請求項17に記載の強誘電体メモリ集積回路。
  19. 前記記憶ユニットは、前記強誘電体単結晶層上にパターン形成された比較的に突き出しているプログラミングバンプである請求項2に記載の強誘電体メモリ集積回路。
  20. 前記第1電極及び第2電極の材料は、TiN、Pt、PtSi、NiSi、TiW、Ta、Ti、W、Mo、Al、Cu、Cr、SrRuO3、RuO2のうちの1種又は複数から選ばれる請求項1に記載の強誘電体メモリ集積回路。
  21. 前記強誘電体単結晶層のドメインの分極方向と、前記第1電極と第2電極との接続線方向とは夾角をなし、かつ前記ドメインに該接続線方向において成分を具備させる請求項1に記載の強誘電体メモリ集積回路。
  22. 前記強誘電体メモリアレーは、強誘電体単結晶層上に形成されたメモリセルアレーを含み、
    前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は前記強誘電体単結晶層の法線方向と略平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極及び第2電極との間にほぼ位置して前記記憶ユニットを形成するための強誘電体単結晶層のドメインを逆転させることができることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
    前記強誘電体メモリアレーの各強誘電体メモリセルは、主にメモリセルアレーにおける一つの記憶ユニットによって形成される強誘電体メモリアレー。
  23. 前記記憶ユニットが前記ドメイン壁導電チャネルを既に形成した論理状態としてプログラミングされた場合、前記記憶ユニットは片方向導通特性を有する請求項1に記載の強誘電体メモリアレー。
  24. 前記第1電極と第2電極の間に第1方向の書き込み信号を施し、少なくとも一部の前記記憶ユニットのドメインを逆転させることにより、前記ドメイン壁導電チャネルを形成するという記憶情報「1」書き込みステップ、及び、
    前記第1電極と第2電極の間に前記第1方向の読み出し信号を施し、前記読み出し信号の電圧が前記記憶ユニットの抗電圧より小さいという記憶情報読み出しステップを含む請求項1に記載の強誘電体メモリ集積回路の操作方法。
  25. 前記第1電極と第2電極の間に前記第1方向に反対する第2方向の書き込み信号を施し、前記記憶ユニットの中で既に逆転したドメインを初期分極方向に逆転させることにより、前記ドメイン壁導電チャネルを消すという記憶情報「0」書き込みステップをさらに含む請求項24に記載の操作方法。
  26. 各強誘電体メモリセルが主にメモリセルアレーにおける前記一つの記憶ユニットによって形成される場合、前記操作方法は、
    操作しようとする強誘電体メモリセルに対応する行のプレート線及び操作しようとする強誘電体メモリセルに対応する列のビット線を選択するステップをさらに含み、
    前記書き込み信号は選択されたプレート線又はビット線に施される請求項24に記載の操作方法。
  27. 各強誘電体メモリセルが主にメモリセルアレーにおける前記一つの記憶ユニットと前記一つのトランジスタによって形成される場合、前記操作方法は、
    操作しようとする強誘電体メモリセルに対応する行のプレート線及びビット線を選択し、かつ操作しようとする強誘電体メモリセルに対応する列のワード線を選択するステップをさらに含み、
    前記書き込み信号又は読み出し信号は選択されたプレート線及びビット線に施され、選択されたワード線には前記強誘電体メモリセルのトランジスタを導通させるスイッチ制御信号が施される請求項24に記載の操作方法。
  28. 強誘電体単結晶層として用いる強誘電体単結晶基板を提供するステップ、
    前記強誘電体単結晶基板上に前記メモリセルアレーをパターン形成するステップ、
    前記強誘電体単結晶基板の上に前記第1電極と第2電極、及び前記第1電極/第2電極に接続するプレート線をパターン形成するステップ、
    前記強誘電体単結晶基板の上に絶縁層を成長させるステップ、
    SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方にシリコンベース薄膜層を形成するステップ、及び
    前記シリコンベース薄膜層上に前記シリコンベース読み書き回路及びビット線を形成するステップを含む請求項1に記載の強誘電体メモリ集積回路の製造方法。
  29. 前記シリコンベース読み書き回路及びビット線を形成する前に、前記絶縁層においてコンタクトホール及び／又はプレート線ピンホールを形成するステップをさらに含む請求項28に記載の製造方法。
  30. 各強誘電体メモリセルが主に前記一つの記憶ユニットと前記一つのトランジスタによって形成される場合、前記方法は、
    前記シリコンベース読み書き回路及びビット線を形成する前に、前記シリコンベース薄膜層上に前記トランジスタのアレーを形成するステップ、及び、
    前記トランジスタのアレーの上に前記トランジスタのゲートに接続するワード線をパターン形成するステップをさらに含む請求項28に記載の製造方法。
  31. 前記方法は、前記シリコンベース読み書き回路及びビット線を形成する前に、前記シリコンベース薄膜層に対して研磨するステップをさらに含む請求項28に記載の製造方法。
  32. 単結晶シリコン基板を提供するステップ、
    前記単結晶シリコン基板上に前記シリコンベース読み書き回路及びビット線を形成するステップ、
    前記シリコンベース読み書き回路及びビット線の上に絶縁層を成長させるステップ、
    SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方において強誘電体単結晶層として用いる強誘電体単結晶薄膜層を形成するステップ、
    前記強誘電体単結晶薄膜層上に前記メモリセルアレーをパターン形成するステップ、及び、
    前記強誘電体単結晶薄膜層の上に前記第1電極と第2電極、及び前記第1電極/第2電極に接続するプレート線をパターン形成するステップを含む請求項1に記載の強誘電体メモリ集積回路の製造方法。
  33. 前記第1電極、第2電極及びプレート線をパターン形成する前に、前記絶縁層においてコンタクトホールを形成するステップをさらに含む請求項32に記載の製造方法。
  34. 各強誘電体メモリセルが主に前記一つの記憶ユニットと前記一つのトランジスタによって形成される場合、前記方法は、前記シリコンベース読み書き回路及びビット線を形成する前に、前記単結晶シリコン基板上に前記トランジスタのアレーを形成するステップをさらに含み、
    かつ、前記シリコンベース読み書き回路及びビット線を形成すると同時に、さらに前記トランジスタのゲートに接続するワード線をパターン形成する請求項32に記載の製造方法。
  35. 単結晶シリコン基板を提供するステップ、
    前記単結晶シリコン基板上に前記シリコンベース読み書き回路及びビット線を形成するステップ、
    前記シリコンベース読み書き回路及びビット線の上に絶縁層を成長させるステップ、
    前記絶縁層において第1電極を形成するステップ、
    SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方に強誘電体単結晶層として用いる強誘電体単結晶薄膜層を形成するステップ、及び、
    前記強誘電体単結晶薄膜層の上に、前記第1電極とほぼ上下揃う前記第2電極及び前記第2電極に接続するプレート線をパターン形成するステップを含む請求項1に記載の強誘電体メモリ集積回路の製造方法。
  36. 各強誘電体メモリセルが主に前記一つの記憶ユニットと前記一つのトランジスタによって形成される場合、前記方法は、前記シリコンベース読み書き回路及びビット線を形成する前に、前記単結晶シリコン基板において前記トランジスタのアレーを形成するステップをさらに含み、
    かつ、前記シリコンベース読み書き回路及びビット線を形成すると同時に、さらに前記トランジスタのゲートに接続するワード線をパターン形成する請求項35に記載の製造方法。
JP2019504796A 2017-09-06 2018-02-28 強誘電体メモリ集積回路及びその操作方法並びに製造方法 Active JP7079769B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201710793719.9A CN107481751B (zh) 2017-09-06 2017-09-06 一种铁电存储集成电路
CN201710793719.9 2017-09-06
PCT/CN2018/077485 WO2019047489A1 (zh) 2017-09-06 2018-02-28 铁电存储集成电路及其操作方法和制备方法

Publications (3)

Publication Number Publication Date
JP2020533779A true JP2020533779A (ja) 2020-11-19
JP2020533779A5 JP2020533779A5 (ja) 2021-01-07
JP7079769B2 JP7079769B2 (ja) 2022-06-02

Family

ID=60583540

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019504796A Active JP7079769B2 (ja) 2017-09-06 2018-02-28 強誘電体メモリ集積回路及びその操作方法並びに製造方法

Country Status (4)

Country Link
US (1) US11145664B2 (ja)
JP (1) JP7079769B2 (ja)
CN (2) CN107481751B (ja)
WO (1) WO2019047489A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107481751B (zh) * 2017-09-06 2020-01-10 复旦大学 一种铁电存储集成电路
CN108417574B (zh) * 2018-03-12 2020-05-12 复旦大学 基于soi的铁电存储器的制造方法
CN109378313B (zh) * 2018-09-23 2020-10-30 复旦大学 一种低功耗三维非易失性存储器及其制备方法
US11646374B2 (en) * 2018-12-26 2023-05-09 Intel Corporation Ferroelectric transistors to store multiple states of resistances for memory cells
CN112310214B (zh) 2019-07-31 2021-09-24 复旦大学 一种非易失性铁电存储器及其制备方法
CN114342075A (zh) * 2019-09-26 2022-04-12 华为技术有限公司 一种存储器、存储器阵列以及存储器的数据读写方法
US11398568B2 (en) * 2020-06-17 2022-07-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Ferroelectric based transistors
CN116472581A (zh) * 2020-11-20 2023-07-21 华为技术有限公司 一种铁电存储器及电子设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324892A (ja) * 2001-04-25 2002-11-08 Hitachi Ltd 強誘電体メモリ
JP2004165351A (ja) * 2002-11-12 2004-06-10 Fujitsu Ltd 半導体装置の製造方法
JP2004193258A (ja) * 2002-12-10 2004-07-08 Fujitsu Ltd 容量素子、半導体装置およびその製造方法
WO2004107466A1 (ja) * 2003-05-08 2004-12-09 Matsushita Electric Industrial Co. Ltd. 電気スイッチおよびそれを用いた記憶素子
JP2005209722A (ja) * 2004-01-20 2005-08-04 Seiko Epson Corp 強誘電体膜、強誘電体メモリ、及び圧電素子
WO2007046176A1 (ja) * 2005-10-19 2007-04-26 Yamaju Ceramics Co., Ltd. 強誘電体単結晶、それを用いた弾性表面波フィルタ及びその製造方法
JP2010171166A (ja) * 2009-01-22 2010-08-05 Sony Corp 半導体装置およびその製造方法
CN105655342A (zh) * 2016-02-23 2016-06-08 复旦大学 非易失性铁电存储器及其制备方法和读/写操作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100289975B1 (ko) * 1996-07-09 2001-06-01 니시무로 타이죠 반도체장치의제조방법및반도체장치
JP4015968B2 (ja) * 2003-06-09 2007-11-28 株式会社東芝 強誘電体メモリ
JP2009212448A (ja) * 2008-03-06 2009-09-17 Toshiba Corp 半導体記憶装置およびその製造方法
CN104637948B (zh) * 2015-01-24 2017-11-17 复旦大学 非破坏性读出铁电存储器及其制备方法和读/写操作方法
CN104637949B (zh) * 2015-01-24 2017-11-17 复旦大学 非破坏性读出铁电存储器及其制备方法和操作方法
CN105256376B (zh) * 2015-11-18 2017-12-22 中国科学技术大学 一种控制铁电单晶电致形变取向的方法
JP6674478B2 (ja) * 2016-04-12 2020-04-01 ▲復▼旦大学Ｆｕｎｄａｎ Ｕｎｉｖｅｒｓｉｔｙ 大電流読出強誘電体単結晶薄膜メモリ及びその製造方法と操作方法
CN107123648B (zh) * 2017-04-12 2020-09-01 复旦大学 一种面内读/写操作铁电忆阻器及其制备方法
CN107481751B (zh) 2017-09-06 2020-01-10 复旦大学 一种铁电存储集成电路

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324892A (ja) * 2001-04-25 2002-11-08 Hitachi Ltd 強誘電体メモリ
JP2004165351A (ja) * 2002-11-12 2004-06-10 Fujitsu Ltd 半導体装置の製造方法
JP2004193258A (ja) * 2002-12-10 2004-07-08 Fujitsu Ltd 容量素子、半導体装置およびその製造方法
WO2004107466A1 (ja) * 2003-05-08 2004-12-09 Matsushita Electric Industrial Co. Ltd. 電気スイッチおよびそれを用いた記憶素子
JP2005209722A (ja) * 2004-01-20 2005-08-04 Seiko Epson Corp 強誘電体膜、強誘電体メモリ、及び圧電素子
WO2007046176A1 (ja) * 2005-10-19 2007-04-26 Yamaju Ceramics Co., Ltd. 強誘電体単結晶、それを用いた弾性表面波フィルタ及びその製造方法
JP2010171166A (ja) * 2009-01-22 2010-08-05 Sony Corp 半導体装置およびその製造方法
CN105655342A (zh) * 2016-02-23 2016-06-08 复旦大学 非易失性铁电存储器及其制备方法和读/写操作方法

Also Published As

Publication number Publication date
CN109791785A (zh) 2019-05-21
CN107481751A (zh) 2017-12-15
CN109791785B (zh) 2023-03-24
US11145664B2 (en) 2021-10-12
US20200243549A1 (en) 2020-07-30
CN107481751B (zh) 2020-01-10
JP7079769B2 (ja) 2022-06-02
WO2019047489A1 (zh) 2019-03-14
US20210202509A9 (en) 2021-07-01

Similar Documents

Publication Publication Date Title
JP7079769B2 (ja) 強誘電体メモリ集積回路及びその操作方法並びに製造方法
US10971204B2 (en) Three-dimensional non-volatile ferroelectric memory
RU2184400C2 (ru) Сегнетоэлектрическое устройство обработки данных
JP5190275B2 (ja) 半導体メモリセル及びそれを用いた半導体メモリアレイ
US7982252B2 (en) Dual-gate non-volatile ferroelectric memory
JP4868513B2 (ja) 抵抗変化型不揮発性メモリ素子及び不揮発性半導体記憶装置
JP4662990B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
CN107230676B (zh) 高读出电流的非挥发铁电存储器及其操作方法
KR101773731B1 (ko) 멀티-비트 강유전체 메모리 디바이스 및 멀티-비트 강유전체 메모리 디바이스를 형성하는 방법
TW200426827A (en) Memory cell, memory device and manufacturing method of memory cell
CN1551240A (zh) 非易失性半导体存储装置
JP2004185755A (ja) 不揮発性半導体記憶装置
JP2012503878A (ja) グラフェンメモリセルおよびその製造方法
CN107123648A (zh) 一种面内读/写操作铁电忆阻器及其制备方法
US20160358639A1 (en) Non-destructive readout ferroelectric memory as well as method of preparing the same and method of operating the same
WO2002052651A1 (fr) Dispositif de mémoire ferroélectrique
CN108417574A (zh) 基于soi的铁电存储器的制造方法
JP5081069B2 (ja) 半導体記憶装置
WO2020222883A1 (en) One selector one resistor mram crosspoint memory array fabrication methods
JP2002026279A (ja) 半導体記憶装置及びその製造方法
CN101026177B (zh) 非易失性存储器件及其操作方法
JP2010153591A (ja) 不揮発性可変抵抗素子とその駆動方法
CN101777572A (zh) 一种半导体存储器结构及其控制方法
CN112466874B (zh) 一种密排结构的面内读写铁电存储器阵列及其制备方法
CN102185108A (zh) 一种半导体存储器结构及其控制方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201102

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201102

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211019

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220523

R150 Certificate of patent or registration of utility model

Ref document number: 7079769

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150