JP6674478B2 - 大電流読出強誘電体単結晶薄膜メモリ及びその製造方法と操作方法 - Google Patents
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Description
本発明は強誘電体記憶の技術分野に属するものであり、具体的に言えば、非破壊読出強誘電体メモリに関し、特に、読出し電流が大きい非破壊読出強誘電体単結晶薄膜メモリ及びこの強誘電体メモリの製造方法と操作方法に関する。
強誘電体ランダムメモリＦＲＡＭ(Ferroelectric Random Access Memory)は、電場における強誘電分域(又は「電分域」と呼ぶ)の二つの異なる分極配向をロジック情報（「０」又は「１」）としてデータを記憶する不揮発性メモリ(Non-volatile Memory)であり、「強誘電体メモリ」と呼んでもいい。
強誘電体メモリの記憶媒体層は即ち反転（又は逆転）可能な強誘電分域を有する強誘電体薄膜層である。現在、実験室で検出できる電分域反転の最も速い速度は０．２ｎｓに達することができるが、実は一層速くなる。通常、電分域の反転速度はメモリの読み書き時間を決定し、電分域反転の強制電圧は器具の読み書き電圧を決定し、薄膜の厚さの減少とともにほぼ同じ比率で減少する。従って、強誘電体メモリはデータの読み取り速度が速く、駆動電圧が低く、記憶密度が高いなどのメリットを有するので、近年来、広く注目されており、速く発展している。
現在、強誘電体メモリは基本的な作業又は操作モードに基づいて主に破壊性読出し（ＤＲＯ）のＦＲＡＭと非破壊性読出（ＮＤＲＯ）の強誘電体メモリという二種類に分けられる。
従来の非破壊性読出し（ＮＤＲＯ）の強誘電体メモリは、１つのトランジスタＴと一つの強誘電体キャパシタＣ（即ち１Ｔ１Ｃ）により記憶ユニットを構築するものであり、かつ電荷に基づいて読み取りを行う。
中国特許出願番号が２０１５１００３６２５６．Ｘであり、名称が「非破壊読出強誘電体メモリ及び製造方法と読み／書きの操作方法」である特許、及び中国特許出願番号が２０１５１００３６５８６．１であり、名称が「非破壊性読出強誘電体メモリ及び製造方法と操作方法」である特許において、電流による読み取り方式で非破壊性読出し（即ち非破壊性電流読み取り）を実現し、設備が簡単であり、コストが低く、記憶密度が高いというメリットを有する別の非破壊読出し（ＮＤＲＯ）の強誘電体メモリが開示された。従って、業界から注目を集めた。
しかし、このような非破壊性電流読み取りの強誘電体メモリの読み電流は小さい。例えば、ｐＡ桁において、上記中国特許に開示された安定読み電流も１００〜１０００ｐＡの範囲内である。小さい読み電流はデータの読み取り可能性の悪化、読み取り速度の緩慢（ミリ秒乃至秒のレベル）などの課題を生じてしまい、この強誘電体メモリの実際の応用を厳しく制限している。
上記課題又は他の課題を解決するために、本発明は非破壊性大電流読出強誘電体単結晶薄膜メモリ及びその製造方法と操作方法を提供する。
本発明の一つの方面により、強誘電体薄膜層と前記強誘電体薄膜層の上に設置された第一電極層とを備えた非破壊性読出強誘電体メモリを提供する。そのうち、前記第一電極層は分離的に設置された第一電極と第二電極とを含む。前記強誘電体薄膜層における電分域の分極方向は基本的には前記強誘電体薄膜層の法線方向と平行しない。前記第一電極と第二電極との間に電信号を与えるとき前記強誘電体薄膜層の局部の電分域を反転させることによって、前記第一電極と第二電極を接続する第一分域壁導電通路を構築する。
そのうち、前記強誘電体薄膜層は強誘電体単結晶薄膜層である。
本発明の別の方面により、前記非破壊性大電流読出強誘電体メモリの製造方法を提供する。その特徴は、下記のステップを含むことである。
基板を提供する；
強誘電体単結晶薄膜層を形成する；および
前記強誘電体単結晶薄膜層の上に、個別に設置された第一電極と第二電極を含む第一電極層を形成する。
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本発明のもう一つの方面により、前記非破壊性大電流読出強誘電体メモリの操作方法を提供する。そのうち、前記前記強誘電体薄膜層は外へ突出して設置されたプログラミング突出ブロックを含む。前記第一電極と第二電極は前記プログラミング突出ブロックの両側に設置されかつ少なくとも前記プログラミング突出ブロックによって隔てられ、前記第一電極と第二電極との間に第一方向の書き信号を与えるとき少なくとも一部の前記プログラミング突出ブロックにおける電分域を反転させることによって、前記第一分域壁導電通路を構築する。
そのうち、データ「１」を書くとき、前記第一電極と第二電極との間に第一方向の書き信号を与えるとき、少なくとも一部の前記プログラミング突出ブロックにおける電分域を反転させることによって、前記第一分域壁導電通路を構築する。
データ「０」を書くとき、前記第一電極と第二電極との間に前記第一方向と逆である第二方向の書き信号を与えることによって、前記プログラミング突出ブロックにおいて既に反転した電分域を初期の分極方向に反転させ、前記第一分域壁導電通路が消える。
下記の記載と図面に基づき、本発明の上記特徴と操作を一層明瞭にさせる。
図面の下記の詳しい説明を参照し、本発明の上述と他の目的及びメリットを一層完全かつ明瞭にさせることができる。そのうち、同一又は類似要素を同じ符号で表す。
下記に紹介するのは、本発明の複数の実施可能な例のうちの幾つかであり、その目的は本発明の要又は決定的な要素を確定する又は係る範囲を限定することではなく、本発明に対する基本的な理解を提供することである。
図において、明瞭化させるために、層と領域の厚さを誇大した。図に示された各部分の間の寸法の比例関係は、実際の寸法の比例関係を反映しない。
下記の実施例において、明瞭に記載するために、電分域の方向又は分極方向の例を挙げたものの、強誘電体メモリの電分域の方向又は分極方向は図に示された実施例の例としての方向に限らないことを理解すべきである。
本文において、強誘電体単結晶薄膜層はエピタキシャル単結晶の成長により形成された単結晶薄膜、又は単結晶から分離又は切断して形成された薄膜層であってもよく、内部に多結晶構造の「結晶境界」が存在しない単結晶構造又は類単結晶構造である。即ち、最後に形成された非破壊性読出強誘電体メモリの各記憶ユニットは一つの単結晶構造である。ユニットの寸法は限らない。
図１は、本発明の第一実施例に基づく非破壊性読出強誘電体メモリの断面構造を示す概略図である。図２は、図１に示された実施例の非破壊性読出強誘電体メモリの上電極の平面視構造図である。
図１に示された通り、そのうち、強誘電体メモリ１０の一部の断面構造を示し、主に基板１０１と、強誘電体薄膜層１０５及び電極層１０７とを含む。そのうち、電極層１０７は強誘電体薄膜層１０５の上に設置されかつ強誘電体薄膜層１０５と接触する。上電極層１０７には上電極層１０７を幾つかの部分に分割する間隙１０９が設けられる。従って、上電極層１０７は、少なくとも個別に設置された二つ以上の電極を含む。この例において、間隙１０７は上電極層１０７を二つの部分、即ち第一電極１０７１と第二電極１０７３に分割する。第一電極１０７１と第二電極１０７３は読み書き電極対を構成する。この実施例において、この読み書き電極対はこの実施例の上電極層１０７を構成し、この実施例の強誘電体メモリ１０の書き操作に適用できるだけではなく、この実施例の強誘電体メモリ１０の読み操作にも適用できる。
基板１０１は、強誘電体メモリでは良く使う様々な基板材料であってもよく、例えばＳｉ、ＳｒＴｉＯ３又はＬｉＮｂＯ３であってもいい。通常、基板１００の材料の選択は、下電極層１０３と誘電体薄膜層１０５とが共同で決定する。この実施例において、基板１０１は単結晶Ｓｉ基板であってもよく、それが半導体ＣＭＯＳ工程との両立性があり、大規模の生産につながる。なお、下電極層１０３と誘電体薄膜層１０５の格子定数の要求に応じてＳｒＴｉＯ３又はＬｉＮｂＯ３などの基板材料を選択することによって、性能が優れたエピタキシャル薄膜層を得る。
強誘電体薄膜層１０５は基板１０１の上に形成されており、適宜な分域構造を有した強誘電体材料であり、特に強誘電体単結晶材料である。従って、強誘電体薄膜層１０５として強誘電体単結晶薄膜層を選択する。この強誘電体単結晶層は基板１０１の上に成長して形成されてもいいし、成長して形成された強誘電体単結晶の表面を切断又は剥離などし、基板１０１の上に結合又は貼合して形成されてもいい。強誘電体単結晶層の具体的な製造と形成方法は限られたものではない。以下、詳細な例によって説明する。
一つの具体的な実施例において、単結晶シリコンの基板１０１の上にニオブ酸リチウムＬｉＮｂＯ３強誘電体単結晶層を結合形成する。
具体的には、まず、チョクラルスキー法（Ｃｚｏｃｈｒａｌｓｋｉ ｍｅｔｈｏｄ、ＣＺ方法と略す）を採用し、高純度の（例えば９９．９９％に達した）Ｌｉ２ＣＯ３粉末とＮｂ２Ｏ５粉末を約１２５０°で溶けて、それから同形のＬｉＮｂＯ３に成長し、そのうちＬｉ２Ｏ ｍｏｌ． ４８．５％を有する；二重炉ＣＺ方法により自動粉末フィードシステムを使用し、４９．６ ｍｏｌ．％Ｌｉ２ＯのＬｉＮｂＯ３単結晶を生成する。このように、ＬｉＮｂＯ３単結晶におけるＬｉとＮｂのストイキ比は１：１に接近又は等しい。この過程において、最後に製造される強誘電体薄膜層における分域壁導電通路の電流の大きさを増やすために、ＬｉＮｂＯ３単結晶に２ ｍｏｌ．％のＭｇＯをドーピングする。その後、イオン注入とシリコンウェハーの結合の技術を用い、ＬｉＮｂＯ３単結晶の表層を剥離結合してＬｉＮｂＯ３強誘電体薄膜層を形成する。例えば、まず、表面においてＨ＋又はＨｅ＋のイオン注入を行い、イオン注入のエネルギーを制御することによってＬｉＮｂＯ３単結晶に入るイオンの深さを制御する。次は、イオン注入後のＬｉＮｂＯ３単結晶を洗浄しかつイオン注入面を基板１０１としての単結晶シリコン基板に化学結合し、この単結晶シリコンの基板１０１の上に一層のＳｉＯ２層を沈殿することによってＬｉＮｂＯ３単結晶との粘着性を向上させる；基板１０１の上に粘着された一層のＬｉＮｂＯ３強誘電体薄膜層をＬｉＮｂＯ３単結晶から分離する。このように、強誘電体薄膜層１０５（即ち強誘電体単結晶薄膜層）が形成された。強誘電体薄膜層１０５は具体的にはＭｇＯをドーピングした単結晶ニオブ酸リチウムＬｉＮｂＯ３である。
説明しなければならないのは、調製工程、材料などによって、異なる材料と類型の強誘電体薄膜層１０５を得る。その具体的な材料と類型は上記実施例に限らない、例えば、他の単結晶のニオブ酸リチウム強誘電体（例えば単結晶のタンタル酸リチウムＬｉＴａＯ３）であってもよく、ひいては別の代替実施例において、単結晶のジルコンチタン酸鉛塩（Ｐｂ，Ｚｒ）ＴｉＯ３、Ｌａをドーピングした鉄酸ビスマス塩（Ｂｉ，Ｌａ）ＦｅＯ３、又は鉄酸ビスマスＢｉＦｅＯ３、又は単結晶のＢｉ４Ｔｉ３Ｏ１２、（Ｌａ，Ｂｉ）４Ｔｉ３Ｏ１２、又はＳｒＢｉ ２ Ｔａ ２ Ｏ ９ であってもよい。
上記ＬｉＮｂＯ３強誘電体単結晶層においてＭｇＯをドーピングするのは、分域壁導電通路に基づいて導電する時の電流の大きさを上げることができる。その基本的な原理は、Ｍｇイオンの置換は格子ひずみを引き起こし、かつドナー準位を生じる。
他の実施例において、ＦｅＯ又はＴａＯを用いてＬｉＮｂＯ３強誘電体単結晶薄膜層又は他の強誘電体単結晶薄膜層に対してドーピングを行ってもいい。勿論、ＭｇＯ、ＦｅＯとＴａＯの何れの組み合わせを用いて強誘電体薄膜層１０５に対してドーピングを行っても良い。そのドーピング材料のモルドーピングパーセントは、０．１％乃至１０％である。
説明しなければならないのは、上記実施例のＬｉＮｂＯ３単結晶を剥離切断する過程は、Ｘ方向に基づいて切断しＬｉＮｂＯ３強誘電体単結晶薄膜層を形成するものである。従って、最後に具体的に得られた強誘電体薄膜層１０５は、２ ｍｏｌ．％ＭｇＯドーピング−Ｘ方向切断− ＬｉＮｂＯ３強誘電体単結晶薄膜層である。他の実施例において、ＸＹＺ方向又はＸＺ（ＹＺ）方向に基づいて切断し ＬｉＮｂＯ３強誘電体単結晶薄膜層を形成する。
もう一つの実施例において、強誘電体薄膜層１０５の厚さの範囲は５ナノメートル以上且つ２２ミクロン以下であり、例えば４０ｎｍ、８０ｎｍ又は２００ｎｍであってもよい。
続いて図１と図２に示された通り、第一電極１０７１と第二電極１０７３はこの実施例において連続した金属薄膜層が間隙１０９をパターニングエッチングすることによって形成される。勿論、他の実施例において、それらは夫々パターニングで形成されても良い。本文において、第一電極１０７１と第二電極１０７３は読み書き電極対を構成する。ここの「読み」は、それらは少なくとも操作を読み操作の機能を有すると示し、「書き」は、それらは少なくとも書く操作の機能を有すると示す。
第一電極１０７１及び／又は第二電極１０７３は低抵抗率の導電材料であってもよく、例えばＰｔ、ＳｒＲｕＯ３、ＬａＮｉＯ３、Ａｌ、Ｃｕ、Ｒｕ、Ｉｒ、ＩｒＯ２から選択された一つ又は複数の組合せであってもよい。第一電極１０７１及び／又は第二電極１０７３の厚みは５〜１００ｎｍであってもよく、例えば２０ｎｍである。第一電極１０７１及び／又は第二電極１０７３はスパッタリング、ＣＶＤ、ＰＬＤなど薄膜沈殿方法により形成されてよいが、これらの方法に限らない。
間隙１０９は第一電極１０７１と第二電極１０７３の相対的な電気的遮蔽を実現するためであり（この電気的遮蔽は下記の、操作過程に構築された分域壁導電通路の場合を含まない）、即ち強誘電体薄膜層１０５を用いることない場合第一電極１０７１と第二電極１０７３は電気的遮断である。間隙１０９は、平坦な金属層に対する電子ビーム加工、ナノインプリント又は他のフォトリソグラフィーの方法で得られるが、間隙１０９の形成方法は本発明の実施例に限らない。間隙１０９のピッチｄの範囲は２ナノメートル以上かつ１０ミクロン以下であり、好ましくは５ナノメートル以上かつ２ミクロン以下であり、例えば１０ナノメートル、１００ナノメートル、１ミクロンなどである。ピッチｄは小さいければ小さいほど、強誘電体メモリの記憶密度に有利であり、かつ書き電圧と読み電圧の減少、読み電流の増大に有利であり、かつ読み消費電力と書き消費電力も減少する。従って、本発明実施例の強誘電体メモリ１０は比例して縮小できる(Scaling-down)。間隙１０９は選択的に様々なナノメートル寸法の間隙に設置されても良い。間隙１０９の形状は図２に示された形状に限らない。他の実施例において、間隙１０９は鋸状などまでであってもよい。垂直な間隙方向における第一電極１０７１と第二電極１０７３の幅ｗの寸法（即ち間隙の幅の寸法）は２ナノメートル以上かつ１０ミクロン以下であり、例えば１００ナノメートルである。
続いて図１に示された通り、本発明において、強誘電体薄膜層１０５はその強誘電分域が面内(in-plane)において分量を有する、即ち面内分量（膜面における、強誘電分域の自発的な分極の投影）を有するという要件を満たさなければならない。強誘電体薄膜層１０５は図１に示された二つの方向の電分域１０５１又は１０５３を形成でき、電分域１０５１の分極方向が電分域１０５３の分極方向と全く逆であり、バイアス電圧が強制電圧よりも大きくなった後、電分域は電場方向に沿って配向する。従って、バイアス電場方向が元の電分域方向と逆でありかつバイアス電圧が強制電圧よりも大きい場合、電分域１０５１又は１０５３は反転する。この実施例において、強誘電体薄膜層１０５の電分域の分極方向は基本的には強誘電体薄膜層１０５の法線（図に示された通り強誘電体薄膜層１０５に垂直する破線）方向に垂直しない、又は基本的には上電極層１０７に垂直しない。具体的に言えば、図１に示された通り、強誘電体薄膜層１０５の法線と電分域の分極方向との角度αは０と１８０°ではなく、例えばα＝４５°である。このように電分域１０５１又は１０５３は面内分量を有し、書き操作を容易に実現できる。具体的言えば、強誘電体薄膜層１０５の成長の結晶方向又は切断方向（例えばＸ切断方向又はＸＹＺ切断方向）を制御することによって実現できる。
以下、図１に示された実施例の強誘電体メモリ１０の記憶と操作の原理を更に説明する。
図３は、図１に示された実施例の強誘電体メモリの、「１」を書くと「１」を読む操作過程及び操作原理の概略図である。
図３に示された通り、この実施例において、書き操作の過程において、仮に強誘電体薄膜層１０５における電分域の分極方向を図１の電分域１０５３の方向に統一するとして（他の実施例において、図１の電分域１０５１の方向に統一する）、まず、図３（ａ）に示された通り、第一電極１０７１と第一電極１０７３は書き信号Ｖｗｒｉｔｅ１を与えることによって、第一電極１０７１にプラス電圧がバイアスされ、第二電極１０７３にマイナス電圧がバイアスされ（このとき「＋」書き電圧と定義する）、この方向の書き信号Ｖｗｒｉｔｅ１に基づく場合、図３（ａ）に示された方向の電場Ｅ１をほぼ形成する。
間隙１０９の存在のため、電場Ｅ１は間隙１０９と対応する一部の強誘電体薄膜層１０５３の電分域に対して局部的に影響を生じる。電場Ｅ１が大きくなるにつれ、図３（ａ）に示された通り、間隙１０９の下方と対応した一部の強誘電体薄膜層１０５、即ち間隙１０９に露出した表層部分の局部において、その電分域は反転する。即ち間隙１０９と対応した電分域１０５３の一部は、図３（ａ）に示された電分域１０５３ｂに局部的に反転するが、強誘電体薄膜層１０５の他の部分の電分域１０５３は基本的には電場Ｅ１からの影響を受けず（又は電場Ｅ１の影響ではその電分域を反転させるまで十分ではない）、電分域が反転せず、図に示された電分域１０５３ａを対応的に形成し、電分域１０５３ｂの分極方向が基本的には電分域１０５３ａの分極方向と基本的には逆である。そのうち、電分域１０５３ｂは電分域１０５３ａの分極方向と逆な方向における電場Ｅ１の電場分量を利用して逆転を実現する。従って、強誘電体薄膜層の強制電圧が既知された場合、電分域１０５３ｂを形成する最小電圧、即ち最小の書き電圧を演算できる。
この場合、電分域１０５３ａを有する強誘電体薄膜層部分と電分域１０５３ｂを有する強誘電体薄膜層部分の隣接した箇所、即ち電分域１０５３ａと電分域１０５３ｂとの間の境界壁又は境界面は、帯電分域壁又は分域境界を生じる。よって、主に分域壁導電メカニズムに基づき、第二電極１０７３と第一電極１０７１との間に導電チャンネル、即ち分域壁導電通路１０５４を生じる。分域壁導電通路１０５４の構築は、「１」を書く操作の成功を示す。即ち、データ「１」を記憶した。
図３（ｂ）に示された通り、第一電極１０７１と第二電極１０７３に読み信号Ｖｒｅａｄを与えることによって、第一電極１０７１にプラス電圧がバイアスされ、第二電極１０７３にマイナス電圧がバイアスされ（このとき「＋」読み電圧と定義する）、読み信号Ｖｒｅａｄの方向も限られず、第一電極１０７１と第二電極１０７３において「−」読み電圧がバイアスされることができる。読み信号Ｖｒｅａｄの電圧は書き信号Ｖｗｒｉｔｅ１の電圧よりも小さく、読み操作の過程における誤書き操作を防止できる。例えば、読み信号Ｖｒｅａｄの電圧は、電分域１０５１又は１０５３を反転させる強制電圧よりも小さい。従って、図３（ｂ）において、読み信号Ｖｒｅａｄにより生じた電場Ｅ２は強制電場Ｅｃよりも小さく、電分域１０５３ｂを反転させるための十分な電場分量が存在しなく、強誘電体薄膜層１０５の電分域１０５３ｂと１０５３ａは基本的には不変のままで保持し、分域壁導電通路１０５４もそのままで保持し、第一電極１０７１と第二電極１０７３は読み電流Ｉｒｅａｄ１を生じる。この場合、読み電流Ｉｒｅａｄ１は大きく、オープン（Ｏｎ形態）を示し、ロジック情報「１」を読み出す。
図４は、図１に示された実施例の強誘電体メモリの、「０」を書くと「０」を読む操作過程及び操作原理の概略図である。
図４（ａ）に示された通り、第一電極１０７１と第二電極１０７３は書き信号Ｖｗｒｉｔｅ０を与え、第二電極１０７３にプラス電圧がバイアスされ、第一電極１０７１にマイナス電圧がバイアスされる（このとき「−」書き電圧と定義する）。この方向の書き信号Ｖｗｒｉｔｅ０に基づく場合、図４（ａ）に示された方向の電場Ｅ３をほぼ形成し、図３（ａ）の電場方向Ｅ１と逆である。上記図３（ａ）の「１」を書く操作過程における、強誘電体薄膜層１０５に対する電場Ｅ１の作業原理と同じである。電場Ｅ３は電分域１０５３ｂ（図３（ａ）に示された通り）を反転させて元の分極方向に復元することによって、強誘電体薄膜層１０５において電分域１０５３を統一で形成する。この場合、分域壁又は分域境界が消え、もともと第二電極１０７３と第一電極１０７１との間に生じた分域壁導電通路１０５４も消える。この場合、「０」を書く操作の成功を示す。即ち、データ「０」を記憶した。
図４（ｂ）に示された通り、第一電極１０７１と第二電極１０７３は読み信号Ｖｒｅａｄを与え、読み信号は図３（ｂ）の読み信号と同じであり、即ち第一電極１０７１にプラス電圧がバイアスされ、第二電極１０７３にマイナス電圧がバイアスされる（このとき「＋」読み電圧と定義する）。分域壁導電通路１０５４は消えるので、第一電極１０７１と第二電極１０７３との間は読み電流が基本的には０又は非常に小さいＩｒｅａｄ０を生じ、オフ（ＯＦＦ形態）を示し、ロジック情報「０」を読み出す。
上記「１」又は「０」を読む操作の過程において強誘電体薄膜層１０５の電分域も基本的には変化しない。従って、読み信号Ｖｒｅａｄがキャンセルされた後、分域壁導電通路１０５４の状態（「存在」又は「消失」）は変化しないので、記憶したデータ「１」又は「０」に影響を与えず、非破壊性の読出しを実現する。また、上記「１」又は「０」を読む操作は、読み出された電流の大きさによりデータの状態を区分するものであり、従来の強誘電体メモリの電荷による読取方式と全く異なる。
上記図１に示された実施例の強誘電体メモリにおいて、「１」を読む操作の読み電流Ｉｒｅａｄ１は１００ｎＡ乃至１０００ｎＡの桁範囲に達することができる。「１」を読む操作電流Ｉｒｅａｄ１は「１」操作の電流Ｉｒｅａｄ０に対して４〜７以上の桁違いが存在する。従って、読出し窓口が大きく、且つデータの読み容易性も強い。本願の発明者は、これは主に単結晶の強誘電体薄膜層１０５を記憶層として記憶ユニットを形成するので、格子の欠陥、例えば結晶境界、分域境界、欠陥濃縮領域、セカンド・フェーズなどを有効に減少させるからであることを、発見した。
また、図１に示された実施例の強誘電体メモリ１０の読み電流が大幅に増加した場合、その読取速度も明らかに増加する。
本願の発明者は、下記の内容を発見した。即ち、上記図１に示された実施例の強誘電体メモリ１０のデータ保持(Retention)特性とデータ持久(Endurance)特性と比べて背景技術に引用された非破壊性強誘電体メモリと比べて大幅に向上した。これは主に、単結晶の構造において、単結晶の正極化方と負極化方向が安定であり、欠陥が少ないからである。
図５は、本発明の別の実施例に基づく非破壊性読出強誘電体メモリの断面構造の概略図である。図６は、図１に示された非揮発性強誘電体メモリの読み書き電極の平面視構造である。図５に示された通り、そのうち、主に基板３０１と、強誘電体薄膜層３０３と、強誘電体薄膜層３０３に設置されたプログラミング突出ブロック３０５及び読み書き電極層３０７を含む強誘電体メモリ３０の一部の断面構造を示した。読み書き電極層３０７の「読み」は、それらは少なくとも読出し操作の機能を有すると示し、読み書き電極層３０７の「書き」は、それらは少なくとも書き操作の機能を有すると示す。
続いて図５に示された通り、基板３０１は、強誘電体メモリでよく使う様々な基板材料であり、例えばＳｉ、ＳｒＴｉＯ３又はＬｉＮｂＯ３であってもよい。通常、基板３０１の材料は主に、基板３０１と強誘電体薄膜層３０３とが共同で決定される。この実施例において、基板３０１はＳｉ基板であってもよく、半導体ＣＭＯＳ工程と互換しやすく、大規模の生産につながる。なお、強誘電体薄膜層３０３の結晶格子定数の要求に応じてＳｒＴｉＯ３或ＬｉＮｂＯ３などの基板材料を選択することによって、性能が優れたエピタキシャル薄膜層を得る。なお、基板３０１と強誘電体薄膜層３０３は同一の材料、即ち強誘電体ブロックセラミックと単結晶を含んだ強誘電体材料であっても良い。
図１に示された実施例の強誘電体メモリ１０の強誘電体薄膜層１０５と比べ、図５に示された強誘電体薄膜層３０３は同じく強誘電体単結晶薄膜層であり、使用した材料の類型と、製造工程などが上記図１の実施例の強誘電体薄膜層１０３の材料類型、製造工程などそれぞれ同じである。ここで省略する。
プログラミング突出ブロック３０５は強誘電体薄膜層３０３に設置されており、それらは一体に製造し形成される。即ち、ログラミング突出ブロック３０５と強誘電体薄膜層３０３は一体的でありかつ同じ材料類型を有しており、かつ一つの単結晶に属する。具体的に言えば、強誘電体薄膜層３０３に対してパターニングエッチングした後、強誘電体薄膜層３０３に対して外へ突出したプログラミング突出ブロック３０５を形成する。例えば、半導体のフォトエッチング工程により、電子ビームの直接書き又はナノインプリント又は他のフォトリソグラフィー等の技術を用いてプログラミング突出ブロック３０５の画像転写を実現し、その後ドライエッチングとウェットエッチングを含むエッチング技術により、強誘電体薄膜層３０３の表面にプログラミング突出ブロック３０５を形成する。プログラミング突出ブロック３０５は例えば矩形のブロック構造又は円柱構造のボスであっても良く、その具体的な形状が限られない。
続いて図５と図６に示された通り、読み書き電極層３０７には、分離された第一電極３０７１と第二電極３０７３が設けられている。第一電極３０７１と第二電極３０７３は強誘電体薄膜層３０３に設けられ且つ夫々プログラミング突出ブロック３０５の両側に位置する。即ち、第一電極３０７１と第二電極３０７３は強誘電体薄膜層３０３のプログラミング突出ブロック３０５の両側に設けられかつ少なくともプログラミング突出ブロック３０５に隔てられる。第一電極３０７１と第二電極３０７３は夫々プログラミング突出ブロック３０５のサイドエッジに接触する。
この実施例において、プログラミング突出ブロック３０５の幅ｄは、第一電極３０１７と第二電極３０７３との間の間隙ピッチと対応する。具体的に言えば、ｄは２ナノメートル以上かつ１０ミクロン以下であってもよく、例えば１０ナノメートル、１００ナノメートル、１ミクロンなどである。ピッチｄは小さければ小さいほど、強誘電体メモリの記憶密度に有利であり、かつ書き電圧と読み電圧の減小に有利であり、かつ読み／書き消費電力も減少する。従って、プログラミング突出ブロック３０５は各種類のミクロンとナノメートル寸法の構造であってもよい。強誘電体薄膜層３０３に対するプログラミング突出ブロック３０５の高さ、即ち強誘電体薄膜層３０３の厚さは、２ナノメートル以上又は１ミクロン以下であってもよく、例えば５０ｎｍである。
別の実施例において、読み書き電極層３０７はプログラミング突出ブロック３０５の両側に設置されたサイドウォール構造であってもよい。第一電極３０１７と第二電極３０７３は、分離された二つのサイドウォールとしてプログラミング突出ブロック３０５の二つの対向するサイドエッジに設けられる。
具体的には、第一電極３０１７と第二電極３０７３は低抵抗率の導電材料で製造される。例えば、Ｐｔ、ＳｒＲｕＯ３、ＬａＮｉＯ３、Ａｌ、Ｃｕ、Ｒｕ、Ｉｒ、ＩｒＯ２から選択された一つ又は複数の組み合わせであってもよい。第一電極３０１７及び／又は第二電極３０７３の厚さは ２−１００ ｎｍであってもよく、例えば３０ ｎｍである。読み書き電極層３０７の厚さはプログラミング突出ブロック３０５の厚さ以上であってもよい。第一電極３０１７及び／又は第二電極３０７３の厚さはスパッタリング、蒸発、ＣＶＤ、ＰＬＤなど薄膜沈殿方法により形成されてよいが、これらの方法に限らない。
続いて図１に示されたとおり、本発明において、強誘電体薄膜層３０３とプログラミング突出ブロック３０５はその強誘電分域が面内において分量を有する、即ち面内分量（膜面における、強誘電分域の自発的な分極の投影）を有するという要件を満たさなければならない。強誘電体薄膜層３０３は図１に示された二つの方向の電分域３０３１又は３０３３を形成でき、プログラミング突出ブロック３０５において図１に示された二つの方向の電分域３０３３又は３０５３を形成できる。電分域３０３１と３０５１の分極方向が電分域３０３３と３０５３の分極方向と全く逆であり、バイアス電圧が強制電圧よりも大きくなった後、電分域は電場方向に沿って配向する。従って、バイアス電場方向が元の電分域方向と逆でありかつバイアス電圧が強制電圧よりも大きい場合、電分域３０３１と３０５１又は３０３３と３０５３は反転する。この実施例において、強誘電体薄膜層３０３とプログラミング突出ブロック３０５の電分域の分極方向は基本的には読み書き電極層３０７の法線（図に示された通り読み書き電極層３０７に垂直する破線）方向に平行しない。具体的に言えば、強誘電体薄膜層３０３の成長の結晶配向を制御することによって実現できる。例として、結晶面が（００１）であるＳｒＴｉＯ３基板３０１において厚さが１００ナノメートルであるＢｉＦｅＯ-３強誘電体薄膜層３０３をエピタキシャルに成長させる。そのうち、ＢｉＦｅＯ-３強誘電体薄膜層３０３の電分域の分極方向は、＜１１１＞方向に沿うものである。
説明しなければならないのは、便利に示すために、図５において強誘電体薄膜層３０３とプログラミング突出ブロック３０５の電分域を分離して表示する。しかし、実際上、それらは分離したものではなく、逆に連続した可能性があり、強誘電体薄膜層３０３とプログラミング突出ブロック３０５における電分域は、単一ドメインを構成する。例えば、強誘電体薄膜層３０３とプログラミング突出ブロック３０５の分極方向は一致する場合、例えば、電分域３０３１と電分域３０５１は一致した分極方向を有する場合（又は電分域３０３３と電分域３０５３は一致した分極方向を有する）、それらは連続して表示できる。
以下、図５に示された実施例における強誘電体メモリ３０の記憶原理と読み書き操作の原理を更に説明する。
図７は、図１に示された強誘電体メモリの、「１」を書くと「１」を読む操作過程及び操作原理の概略図である。
図７（ａ）に示された通り、この実施例において、「１」を書く操作の過程において、仮に強誘電体薄膜層３０５における電分域の分極方向を図５の電分域３０３１の方向に統一するとする。「１」を書く操作過程において、読み書き電極層３０７の第一電極３０７１と第二電極３０７３との間に書き信号Ｖｗｒｉｔｅ１を与える、即ち第二電極３０７３と第一電極３７０１からなる読み書き電極対に書き信号Ｖｗｒｉｔｅ１がバイアスされ、書き信号Ｖｗｒｉｔｅ１の方向は、第二電極３０７３がマイナス方向にバイアスされ、第一電極３０７１がプラス方向にバイアスされるものであり、よってそれらは図３（ａ）に示された電場Ｅ４をほぼ形成する。第二電極３０７３と第一電極３７０１はプログラミング突出ブロック３０５の両側に位置するので、電場Ｅ４の分布特徴に基づき、強誘電体薄膜層３０５における電場の強度は強誘電体薄膜層３０３における電場３０３１の強度よりも大きく、プログラミング突出ブロック３０５の電分域に対する影響も大きく、プログラミング突出ブロック３０５の電分域３０５１は強誘電体薄膜層３０３の電分域よりも反転しやすいと表されている。従って、電場Ｅ４の作用下で、電分域３０５１は何れも反転し電分域３０５３を形成する。即ち、プログラミング突出ブロック３０５の電分域３０５１の分極方向と逆である方向における電場Ｅ４の電場分量は、この電分域を逆転させる強制電圧よりも大きい場合、このプログラミング突出ブロック３０５の、面内強誘電体分極分量を有する電分域は反転する、即ち電分域３０５１は反転し電分域３０５３を形成する。書き信号Ｖｗｒｉｔｅ１の大きさを設置することによって、プログラミング突出ブロック３０５の電分域３０５１を反転させかつ強誘電体薄膜層３０３の電分域３０３１を基本的には反転させない（又は強誘電体薄膜層３０５に近づく極小一部分のみが反転する）、即ちこの場合、強誘電体薄膜層３０３の電分域３０３１は電場Ｅ４から影響を受けない（又は電場Ｅ４の影響は、電分域３０３１を反転させるには不十分である）。
従って、この場合、プログラミング突出ブロック３０５における電分域３０５３の分極方向は、基本的には強誘電体薄膜層３０３における電分域３０３１の分極方向と全く逆であり、電分域３０３１と電分域３０５３（プログラミング突出ブロック３０５周辺の反転しない電分域）との間に帯電した分域壁又は分域境界を形成し、分域壁導電通路３０５４を形成する。このとき、第一電極３０７１と第二電極３０７３は分域壁導電通路３０５４によって導電接続できる。分域壁導電通路３０５４の構築は「１」を書く操作の成功を示し、即ちデータ「１」を記憶した。
説明しなければならないのは、書き信号Ｖｗｒｉｔｅ１の電圧が大きくなるにつれ、図４に示された強誘電体メモリ１０の書き操作原理と類似し、強誘電体薄膜層３０３におけるますます多くの、プログラミング突出ブロック３０５部分よりの電分域３０３１は電場Ｅの影響で反転する。よって、分域壁導電通路３０５４は基板３０１に接近するまで下へ凹み続き、このように基板３０１に接近する箇所において分域壁導電通路３０５４の断裂を招く可能性があり、第二電極３０７３と第一電極３０７１の導電通路は閉鎖する。従って、一方、プログラミング突出ブロック３０５における電分域３０５１又は３０５３のみを反転させるが強誘電体薄膜層３０３における電分域３０３１又は３０３３を反転させないよう、書き信号Ｖｗｒｉｔｅ１の電圧の大きさを設置し、他方、「１」を書く操作の後形成された分域壁導電通路３０５４が強誘電体薄膜層３０３の上面と下面をほぼ縦方向に貫通しないよう、強誘電体薄膜層３０３の厚さをプログラミング突出ブロック３０５の高さよりも大きく設置する。
説明しなければならないのは、電分域３０５３は、電分域３０３１の分極方向と逆である方向における電場Ｅ４の電場分量によって逆転を実現するので、プログラミング突出ブロックの幅（ｄ）、強制電圧Ｖｃ が既に既知された場合、電分域３０５１を反転させて電分域３０５３を形成する最小の書き電圧Ｖｗｒｉｔｅ１を演出できる。
図７（ｂ）に示された通り、この実施例において、読み操作の原理は従来の強誘電体メモリの読み操作の原理と全く異なる。そのうち、読み操作を行う場合、基板３０１はバイアス信号を必要とせず、サスペンドしてもいい。読み信号 Ｖｒｅａｄ は読み書き電極対の間にバイアスされる。以下、第一電極３０７１、第二電極３０７１にバイアスされることを例として説明する。
続いて図７（ｂ）に示されたとおり、「１」を読む操作の過程において、第一電極３０７１と第二電極３０７３との間に読み信号 Ｖｒｅａｄ はバイアスされ、第二電極３０７３はマイナス方向にバイアスされ、第一電極３０７１はプラス方向にバイアスされることによって、第二電極３０７３と第一電極３０７１との間に図に示された方向の電場Ｅ５を形成する（電場Ｅ５は強制電場Ｅｃよりも小さい）。電場Ｅ５には電分域３０５３を反転させる電場分量が存在しないので、電分域３０５３は完全に不変を保持し、形成された分域壁導電通路３０５４は閉鎖しない。この場合、第二電極３０７３と第一電極３０７１は読み電流Ｉｒｅａｄ１を生じる。読み電流Ｉｒｅａｄ１は大きく、Ｏｎ形態（即ちオン形態）を示し、ロジック情報「１」の読出しを示す。
説明しなければならないのは、読み電流Ｉｒｅａｄの読み電圧は書き信号Ｖｗｒｉｔｅ１の電圧よりも小さい可能性がある。このように、読み操作の際に「書きオーバー」操作の発生を避けることにつながる。
理解しなければならないのは、読み信号Ｖｒｅａｄがキャンセルされた後、上記読み操作の過程におけるプログラミング突出ブロック３０５の電分域３０５３は変化しない。従って、読み信号Ｖｒｅａｄがキャンセルされた後、プログラミング突出ブロック３０５の電分域も変化せず、分域壁導電通路３０５４は安定に存在し、データ「１」はずっと保持されることができる。従って、この読み操作の過程は非破壊性読出しである。
図８は、図５に示された実施例の強誘電体メモリの、「１」を書くと「１」を読む操作過程及び操作原理の概略図である。図８（ａ）に示された通り、「０」を書く操作過程において、第二電極３０７３と第一電極３０７１からなる読み書き電極対に書き信号Ｖｗｒｉｔｅ０がバイアスされ、書き信号Ｖｗｒｉｔｅ０と書き信号Ｖｗｒｉｔｅ１は方向が逆である。そのうち、第二電極３７０３はプラス方向にバイアスされ、第一電極３７０１はマイナス方向にバイアスされることによって、それらは図８（ａ）に示された方向の電場Ｅ６がほぼ形成される。プログラミング突出ブロック３０５に対する書き信号Ｖｗｒｉｔｅ０の書き操作の原理は、プログラミング突出ブロック３０５に対する書き信号Ｖｗｒｉｔｅ１の書き操作の原理と同じである。電場Ｅ６はプログラミング突出ブロック３０５と対応した電分域に対して影響を生じることができる、即ち、図７（ａ）に示された電分域３０５３に対して影響を生じることができる。プログラミング突出ブロック３０５の電分域３０５３の分極方向と反対する方向における電場Ｅ６の電場分量は、この電分域を逆転させる強制電圧よりも大きい場合、この電分域３０５３が反転し、元のまたは初期の分極方向に戻り、電分域３０５１を統一的に形成する。この場合、プログラミング突出ブロック３０５の電分域３０５１と強誘電体薄膜層３０３の電分域３０３１の分極方向と同じであり、両者の間に分域壁又は分域境界が存在しない。もともと第二電極３０７３と第一電極３０７１との間に生じた分域壁導電通路３０５４も消える。この場合、「０」を書く操作の成功を示す。即ち、データ「０」を記憶した。
説明しなければならないのは、書き信号Ｖｗｒｉｔｅ０とＶｗｒｉｔｅ１の具体的な信号形式は限られないものであり、例えば所定の周波数を有する電圧パルス信号などであっても良い。
図８（ｂ）に示された通り、「０」を読む操作過程において、第一電極３０７１と第二電極３０７３の間に読み信号Ｖｒｅａｄがバイアスされ、図に示す方向の電場Ｅ５が形成される。電場Ｅ５はプログラミング突出ブロック３０５の強制電場Ｅｃよりも小さく、プログラミング突出ブロック３０５の電分域３０５１は読み操作過程において反転しないので、図７に示す分域壁導電通路を形成できない。分域壁導電通路３０５４は消えたので、この場合、第二電極３０７３と第一電極３０７１は読み電流（Ｉｒｅａｄ＝０）又は読み電流は非常に小さく、読み電流Ｉｒｅａｄはオフ状態（即ち閉じ状態）であり、ロジック情報「０」の読み出しを示す。
理解しなければならないのは、読み信号Ｖｒｅａｄがキャンセルされた後、上記読み操作の過程におけるプログラミング突出ブロック３０５の電分域３０５１は変化しないので、読み信号Ｖｒｅａｄがキャンセルされたプログラミング突出ブロック３０５の電分域も変化せず、データ「０」はずっと保持されることができる。従って、この読み操作の過程は非破壊性読み出しである。
説明しなければならないのは、上記プログラミング突出ブロック３０５の電分域３０５１と強誘電体単結晶薄膜層３０３の電分域３０３１の所在する分極方向にロジック情報「０」を記憶すること、プログラミング突出ブロック３０５の電分域３０５３と強誘電体単結晶薄膜層３０３の電分域３０３１の所在する分極方向にロジック情報「１」を記憶することを例として説明したが、プログラミング突出ブロック３０５の電分域３０５３と強誘電体単結晶薄膜層３０３の電分域３０３３の所在する分極方向にロジック情報「０」を記憶すること、プログラミング突出ブロック３０５の電分域３０５１と強誘電体単結晶薄膜層３０３の電分域３０３３の所在する分極方向にロジック情報「１」を記憶することであっても、相応した書き操作と読み操作における電圧信号の方向も適応的に変化でき、図７と図８に示す読み書き操作の過程を実現できると、当業者は理解すべきである。
以下、図５に示された実施例の強誘電体メモリ５０に基づき、関連テストを行った。そのうち、強誘電体メモリ５０の強誘電体単結晶薄膜層３０３（プログラミング突出ブロック３０５を含む）は具体的には２ ｍｏｌ．％ＭｇＯドーピング−Ｘ方向切断− ＬｉＮｂＯ３強誘電体単結晶薄膜層である。
図９は、図５に示された実施例の強誘電体メモリの、電圧走査式読み書き操作を行う時のＩ−Ｖ特性曲線図である。そのうち、実線はプログラミング突出ブロック３０５の幅ｄが１５０ｎｍであるサンプルのＩ−Ｖ特性曲線図であり、破線はプログラミング突出ブロック３０５の幅ｄが５０ｎｍであるサンプルのＩ−Ｖ特性曲線図である。図９に示された通り、第一電極３０７１と第二電極３０７３との間で電圧をバイアスし走査する。例えば、まず０Ｖから徐々に＋１２Ｖに増加し、また０Ｖに戻り、再び０Ｖから走査し−１２Ｖに増加する。０Ｖから＋１２Ｖに徐々に増加した過程において、電流は突然大きくなり、「１」を書く操作の成功を示し、分域壁導電通路を構築し、その後読み出された最大電流はマイクロアンペアのレベルになったので、読み電流は大幅に増加する。
図１０は、図５に示された実施例の強誘電体メモリの、分域壁導電通路の形成と消失の圧電撮像概略図である。そのうち、プログラミング突出ブロック３０５の幅が１５０ｎｍであり、「左電極」と「右電極」は読み書き電極対を構成し、異なる方向の書き電圧をバイアスする場合（例えば、＋７Ｖ、−７Ｖ）、±７Ｖの電圧下で圧電撮像を行う。分域壁の開閉状態を明らかに確定できる。即ち、データ「１」を書く場合、分域壁導電通路は明らかに構築され、データ「０」を書く場合、分域壁導電通路は明らかに消えた。
図１１は、図５に示された実施例の強誘電体メモリのデータ保持特性の曲線概略図である。このテストサンプルにおいて、プログラミング突出ブロック３０５の幅が１５０ｎｍであり、第一電極３０７１と第二電極３０７３は幅が１００ｎｍである金属Ｐｔ電極であり、読み信号Ｖｒｅａｄ＝４Ｖの作用下で、読み出されたしスイッチ電流は時間とともに変化しかつ図１１に示す曲線を形成する。図１１から少なくとも分かるように、一方、オン形態の読み電流は１０−７Ａ〜１０−６Ａに達することができ、読み電流は大きい；他方、Ｏｎ形態の電流とＯｆｆ形態の電流の比（即ち開閉比）は１０６よりも大きく、データウィンドが大きく、更に一方、読み出し電流は時間とともに安定し、１０６秒の後データは更によく保持できる、即ちデータの保持性が良い。
図１２は、図５に示された実施例の強誘電体メモリの疲労特性の曲線概略図である。このテストサンプルにおいて、プログラミング突出ブロック３０５の幅が１５０ｎｍであり、第一電極３０７１と第二電極３０７３は幅が１００ｎｍである金属Ｐｔ電極であり、＋８Ｖ／−１０Ｖが一つの書き周期であり（そのうち「０」書きと「１」書きを含む）、周期周波数が１ＭＨｚである書き電圧の作用下で、各回「０」書きと「１」書きした後４Ｖの電圧下で相応した開閉電流を読み出す。図１２において、書き周期毎の、書き周期数に従うスイッチ電流の変化を示す。図１２から少なくとも分かるように、一方、オン形態の読み電流は１０−７Ａに達することができ、読み電流が大きくかつ書き操作の絶えない進行につれ、オン形態の読み電流は減少することはない；他方、Ｏｎ形態の電流とＯｆｆ形態の電流の比（即ち開閉比）は１０６よりも大きく、データウィンドが大きい；更に一方、読み出し周期は１０１０よりも大きい。
従って、分かるように、図５に示す実施例の強誘電体メモリ３０において、少なくとも強誘電体薄膜層３０３とプログラミング突出ブロック３０５は何れも強誘電体単結晶材料を使用するものであり、プログラミングの操作は同一の単結晶又は類単結晶構造において生じたものである。従って、読み電流は大きく（μＡ桁に達することができる）、データの読み出し可能性がよく、かつデータの保持性、疲労特性などの確実性も非常に優れ、かつ、開閉比が大きい。強誘電体メモリ３０はプログラミング突出ブロック３０５を用いたので、その両側に加えられた第一電極３０７１と第二電極３０７２の電場をプログラミング突出ブロック３０５の電分域に対して一層良く且つ有効に作用させることができ、プログラミング操作を行う際に、書き電圧（又は読み電圧）の大きさを制御することによってプログラミングの作用（即ち電分域の反転）を基本的にはプログラミング突出ブロック３０５中に発生させる。プログラミング突出ブロック３０５の存在のため、電分域の反転有効電場を大きくし、読み電圧を低くし、消極効果を小さくする。よって、同じ電圧の大きさの作用下でより有効なプログラミングの操作を実現し、構築した後の分域壁導電通路も一層安定する。このように、「０」書きと「１」書きの書き電圧を更に軽減させ、データを記憶する確実性を向上させる。
図１３は、図５に示された実施例の強誘電体メモリを製造する方法のチャート図である。図５と図１３に示された内容を参照し、まず、ステップＳ８１０は、図１に示す基板３１０を提供する。基板３１０の材料は主に強誘電体薄膜層３０３によって共同で決定されるものであり、強誘電体材料と同じであってもいい、即ち強誘電体ブロックセラミックと単結晶である。この実施例において、基板３０１はＳｉ基板であってもよく、半導体ＣＭＯＳ工程と互換できる。
更に、ステップＳ８２０は、強誘電体薄膜層３０３を形成する。この実施例において、強誘電体薄膜層３０３は下記の材料に限らない：単結晶のニオブ酸リチウム型強誘電体（例えば単結晶のタンタル酸リチウムＬｉＴａＯ３）、単結晶のジルコンチタン酸鉛塩（Ｐｂ，Ｚｒ）ＴｉＯ３、Ｌａをドーピングした鉄酸ビスマス塩（Ｂｉ，Ｌａ）ＦｅＯ３、又は鉄酸ビスマス塩ＢｉＦｅＯ３、又は単結晶のＢｉ４Ｔｉ３Ｏ１２、（Ｌａ，Ｂｉ）４Ｔｉ３Ｏ１２、又はＳｒＢｉ ２ Ｔａ ２ Ｏ ９ であってもよい。強誘電体薄膜層３０３はイオン結合の技術、スパッタリング、ＣＶＤ、ＰＬＤなど薄膜沈殿方法により形成されてよい。
一つの実施例において、単結晶シリコンの基板３０１にニオブ酸リチウムＬｉＮｂＯ３強誘電体単結晶層を結合形成する。
具体的に言えば、まず、チョクラルスキー法（Czochralski method、ＣＺ方法と略す）を採用し、高純度の（例えば９９．９９％に達した）Ｌｉ２ＣＯ３粉末とＮｂ２Ｏ５粉末を約１２５０°で溶けて、それから同形のＬｉＮｂＯ３に成長し、そのうちＬｉ２Ｏ ｍｏｌ． ４８．５％を有する；二重炉ＣＺ方法により自動粉末フィードシステムを使用し、４９．６ ｍｏｌ．％Ｌｉ２ＯのＬｉＮｂＯ３単結晶を生成する。このように、ＬｉＮｂＯ３単結晶におけるＬｉとＮｂのストイキ比は１：１に接近又は等しい。この過程において、最後に製造される強誘電体薄膜層における分域壁導電通路の電流の大きさを増やすために、ＬｉＮｂＯ３単結晶に２ ｍｏｌ．％のＭｇＯをドーピングする。その後、イオン注入とシリコンウェハーの結合の技術を用い、ＬｉＮｂＯ３単結晶の表層を剥離結合してＬｉＮｂＯ３強誘電体薄膜層を形成する。例えば、まず、表面においてＨ＋又はＨｅ＋のイオン注入を行い、イオン注入のエネルギーを制御することによってＬｉＮｂＯ３単結晶に入るイオンの深さを制御する。次は、イオン注入後のＬｉＮｂＯ３単結晶を洗浄しかつイオン注入面を基板３０１としての単結晶シリコン基板に化学結合し、この単結晶シリコンの基板３０１に一層のＳｉＯ２層を沈殿することによってＬｉＮｂＯ３単結晶との粘着性を向上させる；基板１０１に粘着された一層のＬｉＮｂＯ３強誘電体薄膜層をＬｉＮｂＯ３単結晶から分離する。このように、強誘電体薄膜層３０３（即ち強誘電体単結晶薄膜層）が形成された。強誘電体薄膜層３０３は具体的にはＭｇＯをドーピングした単結晶ニオブ酸リチウムＬｉＮｂＯ３である。
上記ＬｉＮｂＯ３強誘電体薄膜層においてＭｇＯをドーピングしたため分域壁導電通路に基づいて導電する際の電流を増やすことができる。他の実施例において、ＦｅＯ又はＴａ２Ｏ５を用いてＬｉＮｂＯ３強誘電体単結晶薄膜層又は他の強誘電体単結晶薄膜層に対してドーピングを行ってもいい。勿論、ＭｇＯ、ＦｅＯとＴａ２Ｏ５の何れの組み合わせを用いて強誘電体薄膜層１０５に対してドーピングを行っても良い。そのドーピング材料のモルドーピングパーセントは、０．１％乃至１０％である。
説明しなければならないのは、上記実施例のＬｉＮｂＯ３単結晶を剥離切断する過程は、Ｘ方向に基づいて切断しＬｉＮｂＯ３強誘電体単結晶薄膜層を形成するものである。従って、最後に具体的に得られた強誘電体薄膜層３０３は、２ ｍｏｌ．％ＭｇＯドーピング−Ｘ方向切断− ＬｉＮｂＯ３強誘電体単結晶薄膜層である。他の実施例において、ＸＹＺ方向又はＸＺ（ＹＺ）方向に基づいて切断し ＬｉＮｂＯ３強誘電体単結晶薄膜層を形成する。
更に、ステップＳ８３０において、強誘電体薄膜層３０３の面内にプログラミング突出ブロック３０５がエッチングされる。この実施例において、プログラミング突出ブロック３０５は半導体のフォトエッチング工程、電子ビームの直接書き又はナノインプリントなどの技術によってイメージを強誘電体薄膜層３０３に転写し、その後ドライエッチング（反応イオンエッチング（ＲＩＥ）又は誘導結合プラズマエッチング（ＩＣＰ）又はウェットエッチングによってプログラミング突出ブロック３０５を形成する。ここで説明しなければならないのは、このプログラミング突出ブロック３０５は単結晶の強誘電体薄膜層３０３に調製と形成されたことである。従って、強誘電体薄膜層３０３とプログラミング突出ブロック３０５は何れも同一の単結晶構造にある。プログラミング突出ブロック３０５の高さはエッチング後の強誘電体薄膜層３０３の厚さよりも小さいことが好ましい、例えばプログラミング突出ブロック３０５の高度は２−５００ｎｍであってもいい。
更に、ステップＳ８４０において、強誘電体薄膜層３０３とプログラミング突出ブロック３０５には面内読み書き電極対が形成される。この実施例において、読み書き電極対は主に第一電極３０７１と第二電極３０７３から構成される。第一電極３０７１と第二電極３０７３の間は、プログラミング突出ブロック３０５によって分離される。読み書き電極対は、Ｐｔ、ＳｒＲｕＯ３、ＬａＮｉＯ３、Ａｌ、Ｃｕ、Ｒｕ、Ｉｒ、ＩｒＯ２かた選択された一つ又は複数の組合せであっても良い。第一電極３０７１と第二電極３０７３の厚みはプログラミング突出ブロック３０５の高さ以上であり、例えば２−１００ｎｍであってもいい（例えば３０ｎｍである）。第一電極３０７１と第二電極３０７３が位置する読み書き電極層３０７は、スパッタリング、ＣＶＤ、ＰＬＤなど薄膜沈殿方法により形成されてよいが、これらの方法に限らない。第一電極３０７１と第二電極３０７３は更に電子ビーム加工、ナノインプリント又は他のフォトリソグラフィーの方法で得られるが、これらの方法に限らない。
このように、図５に示す実施例の強誘電体メモリ３０が基本的には形成された。
図１４は、本発明のもう一つの実施例に基づく非破壊性読出強誘電体メモリの断面構造の概略図である。この実施例において、強誘電体メモリ４０は図５に示す実施例の強誘電体メモリ３０と比べ、プログラミング突出ブロック３０５に設けられた第三電極４０７５を備える。よって、第一電極３０７１と第二電極３０７３と第三電極４０７５は共同で強誘電体メモリ４０の読み書き電極層４０７を構成する。第三電極４０７５は読み電極の機能を有し、読み操作の過程に電気信号を与える。一つの実施例において、第三電極４０７５は第一電極３０７１、第二電極３０７３と同じ金属材料を用いてかつパターニングエッチングによって同期形成される。
強誘電体メモリ４０の他の部材は、図５に示す実施例の強誘電体メモリ３０の他の部材と基本的には同じである。ここで省略する。
図１５は、図１４に示された実施例の強誘電体メモリの、「１」を書くと「１」を読む操作過程及び操作原理の概略図である。
図１５（ａ）に示す通り、この実施例において、その「１」を書く操作過程は図７（ａ）に示す書き操作の過程と基本的には同じである。具体的言えば、この実施例において、第三電極４０７５は一つの適宜なバイアス電圧を加えても良く、例えば接地されることによって、書き電圧を有効に減らし、読み出された分域壁電流の増大にも有利する。勿論、第三電極４０７５はサスペンドしてもいい。第一電極３０７１と第二電極３０７３との間に書き信号Ｖｗｒｉｔｅ１がバイアスされる。従って、強誘電体メモリ４０の「１」を書く操作原理は強誘電体メモリ３０の「１」を書く操作原理と基本的には同じである。ここで省略する。「１」を書く操作の後、図１５（ａ）に示す通り、プログラミング突出ブロック３０５において電分域３０５１と３０５３は電場Ｅ４の影響で電分域３０５３に統一する。即ち、全ての電分域３０５１は反転して電分域３０５３を形成し、プログラミング突出ブロック３０５における電分域の分極方向は同じであり、かつ強誘電体薄膜層３０３において統一された電分域３０３１の分極方向と完全に逆である。従って、第一電極３０７１と第二電極３０７３とを電気的に接続する分域壁導電通路３０５４を構築する。
図１５（ｂ）に示す通り、「１」を読む操作の過程において、第一電極３０７１と第二電極３０７３の何れか一つと第三電極４０７５との間に読み信号Ｖｒｅａｄがバイアスされる。第一電極３０７１と第三電極４０７５との間に読み信号Ｖｒｅａｄがバイアスされることを例として下記のように説明する。
図１５（ｂ）に示す通り、「１」を読む操作過程において、第一電極３０７１と第三電極４０７５との間に読み信号Ｖｒｅａｄはバイアスされ、第三電極４０７５はマイナス方向にバイアスされ、第一電極３０７１はプラス電圧にバイアスされることによって、第一電極３０７１と第三電極４０７５との間に図に示す方向の電場Ｅ７が形成される（Ｅ７は強制電場ＥＣよりも大きい）。電場Ｅ７には電分域３０５３を反転させる電場分量が存在しないので、第一電極３０７１と第三電極４０７５との間の間隙の下方と対応する一部のプログラミング突出ブロック３０５において、電分域３０５３は反転しない。このように、プログラミング突出ブロック３０５には、「１」を書く操作際に形成した分域壁導電通路のようなものを生じない。即ち、第一電極３０７１と第三電極４０７５との間には分域壁導電通路を構築していない。このとき、第一電極３０７１と第三電極４０７５との間には読み出し電流を基本的には生じない。読み電流Ｉｒｅａｄ＝０。プログラミング突出ブロック３０５と強誘電体薄膜層３０３との間の分域壁導電通路３０５４がオン形態（即ち開き形態）であり、ロジック情報「１」を読み出すと対応的に示す。
読み信号Ｖｒｅａｄがキャンセルされた後、上記読み操作の過程におけるプログラミング突出ブロック３０５の電分域は基本的には変化しない。従って、読み信号Ｖｒｅａｄがキャンセルされた後、プログラミング突出ブロック３０５の電分域も変化せず、記憶されたデータ「１」も変化しない。従って、破壊性読取を生じない。
理解しなければならないのは、第二電極３０７３と第三電極４０７５との間に図１５（ｂ）の破線に示す読み電流Ｉｒｅａｄをバイアスする場合、同じくロジック情報「１」を読み出すことができる。
説明しなければならないのは、図７（ｂ）に示す、読み信号Ｖｒｅａｄの読み電圧を書き信号Ｖｗｒｉｔｅ１の書き電圧よりも小さくしなければならない場合と異なり、図１５（ｂ）に示す読出し電圧は書き電圧の大きさに完全に規制されなく且つ基本的には分域壁導電通路３０５４に影響を与えない。従って、読み操作の過程において誤書き操作が生じない。
図１６は、図１４に示された実施例の強誘電体メモリの、「０」を書くと「０」を読む操作過程及び操作原理の概略図である。
図１６（ａ）に示す通り、この実施例において、「０」を書く操作の過程と図８（ａ）に示す書き操作の過程は基本的には同じである。この実施例において、第三電極４０７５はサスペンドしても良い、又は一つの適宜なバイアス電圧を加えても良い。例えば、接地によって書き電圧を有効に低くすることができる。第一電極３０７１と第二電極３０７３との間に書き信号Ｖｗｒｉｔｅ０がバイアスされる。従って、強誘電体メモリ４０の「０」を書く操作の原理は、強誘電体メモリ３０の「０」を書く操作の原理と基本的には同じである。ここで省略する。
「０」を書く操作の後、図１６（ａ）に示す通り、プログラミング突出ブロック３０５において電分域３０５１と３０５３は電場Ｅ４の影響で電分域３０５３に統一する。即ち、全ての電分域３０５３は反転して電分域３０５１を形成し、プログラミング突出ブロック３０５における電分域の分極方向は同じであり、かつ強誘電体薄膜層３０３において統一された電分域３０３１の分極方向と基本的には同じである。従って、この前に構築された分域壁導電通路３０５４は消える。
説明しなければならないのは、書き信号Ｖｗｒｉｔｅ０の作用下でのプログラミング突出ブロック３０５の電場強度の分布に基づいて分かるように、書き信号Ｖｗｒｉｔｅ０の書き電圧は大きければ大きいほど、電分域３０５３を反転させる深さが深い。従って、書き信号Ｖｗｒｉｔｅ０の電圧の大きさを制御することによって、電分域３０５３を全て電分域３０３１に回復し反転させる。例として、図１６（ａ）に示す通り、所定の電圧を有する書き信号Ｖｗｒｉｔｅ０の作用下で、対応するプログラミング突出ブロックの電分域３０５３は（図１５（ａ）に示す通り）は完全に反転し電分域３０５１を形成する。分域壁導電通路３０５４は完全に消える。
図１６（ｂ）に示す通り、「０」を読み操作の過程において、第一電極３０７１と第二電極３０７３の何れか一つと第三電極４０７５との間に読み信号Ｖｒｅａｄがバイアスされる。下記、第一電極３０７１と第三電極４０７５との間に読み信号Ｖｒｅａｄがバイアスされることを例として下記のように説明する。
図１６（ｂ）に示す通り、「０」を読む操作過程において、第一電極３０７１と第三電極４０７５との間に読み信号Ｖｒｅａｄがバイアスされ、第三電極４０７５はマイナス方向にバイアスされ、第一電極１０７１はプラス方向にバイアスされることによって、第一電極３０７１と第三電極４０７５との間に図に示す方向の電場Ｅ７が形成される（Ｅ７は強制電場ＥＣよりも大きい）。電場Ｅ７には電分域３０５３を反転させる電場分量が存在したので、電分域３０５１の分極方向と逆である方向における電場Ｅ７の電場分量はこの電分域を逆転される強制電圧よりも大きい場合、第一電極３０７１と第三電極４０７５との間の間隙の下方と対応する一部のプログラミング突出ブロック３０５（即ちプログラミング突出ブロック３０５の局部）において、電分域３０５１の局部は反転し電分域３０５３ｂを形成し、電分域３０５１における反転しない部分は３０５１ａと対応する。このように、電分域３０５３ｂと電分域３０５１ｂは分極方向が逆であり、両者の間には分域壁又は分域境界を形成する。よって、プログラミング突出ブロック３０５内に「１」を書く操作際に形成された分域壁導電通路のようなものを生じる、即ち第一電極３０７１と第三電極４０７５との間で分域壁導電通路３０５７を構築する。このとき、第一電極３０７１と第三電極４０７５との間は分域壁導電通路３０５７によって導通接続されることができるので、大きい読み電流読み電流Ｉｒｅａｄを生じる。プログラミング突出ブロック３０５と強誘電体薄膜層３０３との間の分域壁導電通路３０５４がオフ形態（即ち閉じ形態）であり、ロジック情報「０」を読み出すと対応的に示す。
理解しなければならないのは、第二電極３０７３と第三電極４０７５との間に図１６（ｂ）の破線に示す読み電流Ｉｒｅａｄをバイアスする場合、同じくロジック情報「０」を読み出すことができる。
更に説明しなければならないのは、電流信号Ｉｒｅａｄが読み出された後、電極３０７１と第三電極４０７５との間でバイアス読み信号Ｉｒｅａｄはキャンセルされ、電場Ｅ７も消える。このとき、脱電極電場の作用下で、電分域３０５３ｂは電分域３０５１ａに影響されほぼ元の分極方向に反転する。即ち、電分域３０５３ｂは瞬時消え、基本的には読み操作前の状態の電分域３０５１に回復し、分域壁導電通路３０５７も基本的に消えるが、分域壁導電通路３０５４に影響を与えない。従って、強誘電体メモリ４０が読み操作前に記憶したロジック情報「０」は読み操作の後変化せず、非破壊読取りを実現する。
また、理解しなければならないのは、他の実施例において、たとえ電場Ｅ７は消えたものの、電分域３０５３ｂは読み操作前の分極方向に反転しない、即ち分域壁導電通路３０５７が読み信号がキャンセルされた後ずっと終始存在したとしても、読み信号Ｖｒｅａｄの方向は相対的に固定であり、電分域３０５３ｂが強誘電体メモリ４０に記憶されたロジック情報に影響せず、かつ分域壁導電通路３０５７の存在はその後読み出されたロジック情報に影響しない。また、この読み操作過程の後書き操作を行う場合、電分域３０５３ｂは必ず改めて分極化され、分域壁導電通路３０５７も消去される。
続いて図１６（ｂ）に示す通り、この実施例において、電分域３０５１ａを有するプログラミング突出ブロックに対する電分域３０５３ｂを有するプログラミング突出ブロックの体積は小さければ小さいほどよい。即ち、読み過程において局部の反転を生じる電分域（例えば電分域３０５３ｂ）のプログラミング突出ブロックの体積比例は小さければ小さいほどよい。プログラミング突出ブロック３０５の高さ、面積のパラメータ、読み電圧及び／又は第一電極３０７１と第三電極３０７５との間の間隙のピッチｄを設計することによって、この強誘電体メモリ４０の読み操作の機能を改善できる。選択的には、第一電極３０７１と第三電極３０７５との間の間隙のピッチｄはプログラミング突出ブロック３０５の高さよりも小さいことが選択的である。
以上、図１５と１６で使用する読み信号Ｖｒｅａｄの方向は変化でき、同じく記憶されたデータ状態「１」と「０」を区分的に読み出すことができる。また、書き信号Ｖｗｒｉｔｅ１、Ｖｗｒｉｔｅ０とＶｗｒｉｔｅ１の具体的な信号形式は限らない。例えば所定周波数の電圧パルス信号などであってもよい。
上記記載において、方向性用語（例えば「上」、「下」など）及び類似する用語により記載された各実施例の部材は、図面に示す方向又は当業者が理解できる方向を示す。これらの方向性用語は、全ての実施例の方向付けを具体的な方向又は方向付けに限定するものではなく、相対的な記述と釈明である。
上記の例は主に本発明の強誘電体メモリ及び操作方法と製造方法、特に読み操作の方法及び原理を説明した。幾つかの本発明の実施例を記載したものの、本発明はその趣旨と範囲から逸さない範囲内で他の形式で実施できると当業者は理解しなければならない。例えば、第一電極３０７１と第二電極３０７３の形状の変化、ログラミング突出ブロック３０５の３Ｄ形状の変化などである。従って、開示された例と実施例は、制限的なものではなく、例示的なものである。添付クレームに定義された本発明の趣旨及び範囲から逸さない場合、本発明は様々な補正と取替をカバーできる。
Claims (24)
- 強誘電体記憶層と前記強誘電体記憶層の上に設置された第一電極層とを備えた非破壊性読出強誘電体メモリであって、そのうち、前記第一電極層は分離的に設置された第一電極と第二電極とを含み、前記強誘電体記憶層における電分域の分極方向は基本的には前記強誘電体記憶層の法線方向と平行せず、
そのうち、前記強誘電体記憶層は強誘電体単結晶記憶層であり、
そのうち、前記強誘電体単結晶記憶層に外へ突出して設置されたプログラミング突出ブロックが設けられており、前記第一電極と第二電極は前記プログラミング突出ブロックの両側に設置されかつ少なくとも前記プログラミング突出ブロックに隔てられ、
そのうち、前記第一電極と第二電極との間に第一方向の書き信号を与えるとき、前記プログラミング突出ブロックにおける全ての電分域を何れも反転させることによって、前記第一電極と第二電極を接続する第一分域壁導電通路を構築し、そのなか、前記第一方向の書き信号は前記プログラミング突出ブロックの電分域の分極方向と反対する方向における電場分量は、この電分域を逆転させる強制電圧よりも大きく、
前記第一電極と第二電極との間に前記第一方向と逆である第二方向の書き信号を与えるとき、前記プログラミング突出ブロックにおいて既に反転した電分域の全てを初期の分極方向に反転することによって、前記第一分域壁導電通路が消え、そのなか、前記第二方向の書き信号は前記プログラミング突出ブロックの電分域の分極方向における電場分量がこの電分域を逆転させる強制電圧よりも大きい、非破壊性読出強誘電体メモリ。 - 前記強誘電体単結晶記憶層は、単結晶のニオブ酸リチウム型強誘電体、又は単結晶のジルコンチタン酸鉛塩（Ｐｂ，Ｚｒ）ＴｉＯ３、Ｌａをドーピングした鉄酸ビスマス塩（Ｂｉ，Ｌａ）ＦｅＯ３、又は鉄酸ビスマスＢｉＦｅＯ３、Ｂｉ４Ｔｉ３Ｏ１２、（Ｌａ，Ｂｉ）４Ｔｉ３Ｏ１２、又はＳｒＢｉ２Ｔａ２Ｏ９である、請求項１に記載の非破壊性読出強誘電体メモリ。
- 前記ニオブ酸リチウム型強誘電体は、ニオブ酸リチウムＬｉＮｂＯ３又はタンタル酸リチウムＬｉＴａＯ３である、請求項２に記載の非破壊性読出強誘電体メモリ。
- 強誘電体単結晶記憶層がドーピングされた強誘電体単結晶記憶層であり、そのドーピング材料がＭｇＯ、ＦｅＯ又はＴａ２Ｏ５，又はＭｇＯ、ＦｅＯとＴａ２Ｏ５の何れかの組合せである、請求項１又は請求項２に記載の非破壊性読出強誘電体メモリ。
- ドーピング材料のドーピングパーセントは、０．１モル％乃至１０モル％である、請求項４に記載の非破壊性読出強誘電体メモリ。
- 前記強誘電体単結晶記憶層は、ＭｇＯを０．１モル％乃至１０モル％のドーピングパーセントでドーピングする単結晶ニオブ酸リチウムＬｉＮｂＯ３である、請求項４に記載の非破壊性読出強誘電体メモリ。
- 前記単結晶ニオブ酸リチウムＬｉＮｂＯ３におけるＬｉとＮｂのストイキ比は１：１に接近又は等しい、請求項６に記載の非破壊性読出強誘電体メモリ。
- 前記強誘電体単結晶記憶層は、強誘電体単結晶に対してＸ方向の切断又はＸＹＺ方向の切断又はＸＺ（ＹＺ）方向の切断によって形成される、請求項１に記載の非破壊性読出強誘電体メモリ。
- 前記強誘電体単結晶記憶層は、シリコン基板の上に結合される、請求項８に記載の非破壊性読出強誘電体メモリ。
- 前記第一電極と第二電極との間に読み信号を加えることによって前記第一分域壁導電通路が構築されたかどうかを判断し、前記第一分域壁導電通路が構築された場合第一ロジック状態を記憶する状態を示し、前記第一分域壁導電通路が消えた場合第二ロジック状態を記憶する状態を示す、請求項１に記載の非破壊性読出強誘電体メモリ。
- 前記読み信号の電圧は前記強誘電体単結晶記憶層の強制電圧よりも小さい、請求項１０に記載の非破壊性読出強誘電体メモリ。
- 前記強誘電体単結晶記憶層の厚みを前記プログラミング突出ブロックの高さよりも大きく設置する、請求項１に記載の非破壊性読出強誘電体メモリ。
- 前記プログラミング突出ブロックの幅は前記第一電極と第二電極との間の間隙のピッチと対応するものであり、２ナノメートル以上かつ１０ミクロン以下である、請求項１に記載の非破壊性読出強誘電体メモリ。
- 前記プログラミング突出ブロックの高さは２ナノメートル以上かつ１ミクロン以下である、請求項１２に記載の非破壊性読出強誘電体メモリ。
- 前記第一電極層の厚さは前記プログラミング突出ブロックの高さ以上である、請求項１２に記載の非破壊性読出強誘電体メモリ。
- 前記第一電極層は前記プログラミング突出ブロックの上に設けられた第三電極を更に含み、前記第三電極は第一電極と第二電極に対して個別設置されることによって前記第一電極と第三電極との間に第一間隙が形成され、前記第二電極と前記第三電極との間に第二間隙が形成される、請求項１に記載の非破壊性読出強誘電体メモリ。
- 前記第一電極／第二電極と第三電極との間に読み信号を加える場合、前記第一間隙／第二間隙と対応する一部の前記プログラミング突出ブロックの電分域の局部を反転させることによって、前記第一電極／第二電極と第三電極を接続する第二分域壁導電通路を構築する、請求項１６に記載の非破壊性読出強誘電体メモリ。
- 前記第二分域壁導電通路が構築された場合対応して読み出された電流状態は第一ロジックを読み出す状態を示し、前記第二分域壁導電通路が構築されていない場合対応して読み出された電流状態は第二ロジックを読み出す状態を示す、請求項１７に記載の非破壊性読出強誘電体メモリ。
- 前記読み信号がキャンセルされた場合、前記プログラミング突出ブロックの局部が反転された電分域は元の分極方向に戻り、前記第二分域壁導電通路は消える、請求項１７に記載の非破壊性読出強誘電体メモリ。
- 前記第一間隙／第二間隙は前記プログラミング突出ブロックの高さよりも小さい、請求項１７に記載の非破壊性読出強誘電体メモリ。
- データ「１」を書くとき、前記第一電極と第二電極との間に第一方向の書き信号を与えるとき、前記プログラミング突出ブロックにおける全ての電分域を何れか反転させることによって、前記第一分域壁導電通路を形成し、その中、前記第一方向の書き信号は前記プログラミング突出ブロックの電分域の分極方向と反対する方向における電場分量は、この電分域を逆転させる強制電圧よりも大きく、
データ「０」を書くとき、前記第一電極と第二電極との間に前記第一方向と逆である第二方向の書き信号を与えることによって、前記プログラミング突出ブロックにおいて既に反転した電分域を統一的に初期の分極方向に回復し、前記第一分域壁導電通路が消え、そのなか、前記第二方向の書き信号は前記プログラミング突出ブロックの電分域の分極方向における電場分量がこの電分域を逆転させる強制電圧よりも大きい、請求項１に記載の非破壊性読出強誘電体メモリの操作方法。 - データ「１」又は「０」を読む場合、前記第一電極と第二電極との間に読み信号を加えることによって前記第一分域壁導電通路が構築されたかどうかを判断し、前記第一分域壁導電通路が構築されたとき読み出された電流の大きさはデータ「１」の読出しを示し、前記第一分域壁導電通路は消えたとき読み出された電流の大きさはデータ「０」の読出しを示し、その中、前記読み信号の電圧は前記強誘電体単結晶記憶層の強制電圧よりも小さい、請求項２１に記載の操作方法。
- 前記第一電極層は前記プログラミング突出ブロックの上に設けられた第三電極を更に含み、前記第三電極は前記第一電極と第二電極に対して個別に設置されることによって、前記第一電極と前記第三電極との間に第一間隙が形成され、前記第二電極と前記第三電極との間に第二間隙が形成され、
データ「１」又は「０」を読む場合、前記第一電極／第二電極と第三電極との間に読み信号を加えることによって前記第一電極／第二電極と第三電極を接続する第二分域壁導電通路が構築されたかどうかを判断し、前記第二分域壁導電通路が構築された場合読み出さされた電流の大きさはデータ「０」の読出しを示し、前記第二分域壁導電通路が消えた場合読みされた電流の大きさはデータ「１」の読出しを示す、請求項２１に記載の操作方法。 - データ「１」又は「０」を書く場合、前記第三電極は接地され又はバイアス電圧が付加されることにより前記書き信号の電圧を下げる、請求項２３に記載の操作方法。
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