JP2004172483A - 不揮発性メモリ及びこれを用いた多値記憶方法 - Google Patents

Abstract

【課題】一つのメモリセルで３値以上の状態を記憶できる、新規な不揮発性メモリの記憶方法を提案すること、それを実現する不揮発性メモリを提供する。
【解決手段】強誘電体を含むゲート絶縁膜の分極状態に応じてソース−ドレイン間を流れるドレイン電流が変化する電界効果トランジスタを用いて、ドレイン電流の大きさに対応づけたディジタル情報を記憶する方法であって、磁界を印加することによりソース−ドレイン間を移動するキャリアに対し、第１の方向にローレンツ力を作用させた状態（Ｉ）と、第２の方向にローレンツ力を作用させた状態（ＩＩ）と、ドレイン電流が実質的にゼロの状態（ＩＶ）との少なくとも３値を記憶することを特徴とする不揮発性メモリの記憶方法。
【選択図】 図４

Description

【０００１】
【発明の属する技術分野】
本発明は強誘電体薄膜と強磁性体薄膜を利用した不揮発性の多値記憶トランジスタメモリに関するものである。
【０００２】
【従来の技術】
半導体技術を利用した不揮発性メモリとして、強誘電体材料の自発分極を利用したＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が有名である（例えば、特許文献１参照。）。
【０００３】
また、近年では、ＦｅＲＡＭとは異なる形式の不揮発性メモリとして、強磁性体の磁気抵抗効果を利用したＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）なども注目されつつある（例えば、特許文献２参照。）。
【０００４】
【特許文献１】
特開平９−２１３８９９号公報
【特許文献２】
特開２００２−３１４０４８号公報
【０００５】
【発明が解決しようとする課題】
しかし、現在実用化されているＦｅＲＡＭは、従来のＤＲＡＭのコンデンサの部分を強誘電体キャパシタで置き換え、トランジスタ１つとキャパシタ１つで１つのセルを構成するいわゆる１Ｔ１Ｃ型タイプ（特許文献１）や、トランジスタとキャパシタを２個ずつ用いて１ビット（すなわち２値）を記憶する、いわゆる２Ｔ２Ｃ型が主流であり、セルサイズがＤＲＡＭよりと同程度もしくはそれ以上であり、かつ、従来のタイプでは、いずれも３値以上の記憶を行うことができない。
【０００６】
また、現在開発中のＭＲＡＭは強磁性体の残留磁化を利用するものであり、強磁性体のスピンの状態を記憶するため、これも最大１ビット（２値）しか記憶できない。
【０００７】
本発明は、一つのメモリセルで３値以上の状態を記憶できる、新規な不揮発性メモリの記憶方法を提案すること、及びそれを実現する不揮発性メモリを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本件の発明者たちは、ゲート絶縁膜が同じ分極状態であっても、ローレンツ力Ｆ_Ｌの方向が異なると、ドレイン−ソース間を流れるドレイン電流Ｉ_ｄの大きさが異なることに着目し、これを多値メモリに応用できないものかと考えた。
【０００９】
本発明に係る不揮発性メモリの記憶方法は、強誘電体を含むゲート絶縁膜の分極状態に応じてソース−ドレイン間を流れるドレイン電流が変化する電界効果トランジスタを用いて、ドレイン電流の大きさに対応づけたディジタル情報を記憶する方法であって、磁界を印加することによりソース−ドレイン間を移動するキャリアに対し、第１の方向にローレンツ力を作用させた状態（Ｉ）と、第２の方向にローレンツ力を作用させた状態（ＩＩ）と、ドレイン電流が実質的にゼロの状態（ＩＶ）との少なくとも３値を記憶することを特徴とする。
【００１０】
このような不揮発性メモリによれば、１つのトランジスタで少なくとも３つの状態を記憶することができる。
【００１１】
さらに、ドレイン電流流れていてもローレンツ力を実質的に作用させない状態（ＩＩＩ）を記憶するようにすれば、１つのトランジスタで４値を記憶することができる。
【００１２】
この不揮発性メモリの記憶方法において、ソース−ドレイン間を移動するキャリアに印加する磁界は、強磁性体の残留磁界を利用して印加することができる。
【００１３】
この場合、ゲート絶縁膜の近傍又はゲート絶縁膜の少なくとも一部に磁化用電極を配置しておき、この磁化用電極に電流を流すことによって磁界を発生させ、この磁界を用いて前記強磁性体を磁化してもよい。
【００１４】
このようにすると、磁化用電極に流す電流によって強磁性体の磁化方向を制御することができる。たとえば、プラス５Ｖの直流電圧を印加して電流を流す場合とマイナス５Ｖの直流電圧を印加して電流を流した場合というように、大きさが同じで方向が正反対の直流電圧を印加すれば、残留磁界の方向が互いに正反対の方向に向かうことになり、ドレイン電流の大きさの変化が大きくなる。
【００１５】
あるいは、交流や時間的に不規則な波形の電圧など直流以外の電圧を印加すれば、強磁性体が不規則な方向に磁化されるので、ローレンツ力があまり作用しなくなる状態を作り出すことができる。
【００１６】
本発明に係る第１の不揮発性メモリは、半導体層を含む基板１の表面近傍にソース領域２とドレイン領域３とを備えていると共に前記ソース領域及びドレイン領域の間の前記基板１の上部に少なくとも強誘電体膜４と強磁性体膜５ａとを含む積層構造を備えたゲート絶縁膜を備えていることを特徴とする。
【００１７】
なお、強誘電体膜４と強磁性体膜５との積層順序はいずれでもよく、基板１や強磁性体膜４、強誘電体膜５ａの間にバッファー層が設けられていてもよい。積層膜とせず、混合して加圧成形する方法も考えられるが、そのような方法では、強磁性体膜及び強誘電体膜の特性や信頼性が損なわれるおそれがあるので、強誘電体膜と強磁性体膜とは、積層構造をなすように形成することが好ましい。
【００１８】
また、ゲート絶縁膜の少なくとも一部に磁化用電極７ａをなす導電層を備えていてもよい。電源を含む外部回路から磁化用電極７ａに電流が流れるようにすることにより強磁性体膜５ａを磁化することができる。
【００１９】
この場合、磁化用電極７はゲート電極６と共通の部材を用いると共に、この電極がスイッチＳＷに接続されているように構成してもよい。こうすると、スイッチＳＷをオンにして電源を含む外部回路から磁化用電極７に電流が流れるようにすることにより強磁性体膜５を磁化することができるからである。
【００２０】
また、スイッチＳＷをオフにして磁化用電極７に電流が流れない状態でゲート電極に電圧を印加することにより強誘電体膜４を分極することができる。また、このように電極を共通化した分だけデバイス構造が単純化される。
【００２１】
本発明に係る第２の不揮発性メモリは、半導体層を含む基板１の表面近傍にソース領域２とドレイン領域３とを備えていると共に前記ソース領域及びドレイン領域の間の前記基板１の上部に少なくとも強誘電体膜を含むゲート絶縁膜を備えており、さらに強磁性体５ｂと磁化用電極７ｂと電源回路８とを備えた磁気発生手段が前記ゲート絶縁膜の近傍に設けられていることを特徴とする。
【００２２】
このように、外部に設けた強磁性体による外部磁界からソース−ドレイン間を移動するキャリアにローレンツ力を作用させるような構成にしても、多値記憶メモリーとして動作する。
【００２３】
その場合、磁気発生手段は、ギャップをもつ１つの磁気回路としてもよい。より具体的には、例えば磁化用電極７ｂは、前記強磁性体の上部に２本の直線状又はＬ字状に構成し、ギャップ部分に発生する磁界が強めあうようにするとよい。
【００２４】
また、ソース−ドレイン間を横切るように強磁性体５ｃを２つ対向して設置し、それぞれの強磁性体上に磁化用電極７ｃを設けてもよい。磁化用電極に電流が流れると対向する強磁性体間に磁界が発生するので、ソース−ドレイン間を移動するキャリアにこの磁界を印加してローレンツ力を作用させ、ドレイン電流の大きさを制御することができるからである。
【００２５】
本発明に係る不揮発性メモリ用トランジスタは、基板上に形成された第１のバッファー層と、第１のバッファー層の上層に形成された強磁性体膜又は強誘電体膜と、その上層に形成された第２のバッファー層と、第２のバッファー層の上層に形成された強誘電体膜又は強磁性体膜とからなる積層構造を備えていることを特徴とする。
【００２６】
この場合、前記第１のバッファー層がＣｅＯ_２膜及びＹ_２Ｏ_３−ＺｒＯ_２（以下、「ＹＳＺ」と略称することもある。）膜を含むことが好ましい。シリコンなどの半導体層を含む基板上にＹＳＺを堆積すると極めて結晶同士の整合性がよいため、ＣｅＯ_２及びＹＳＺを基板上に形成すると、その上に強磁性体膜や強誘電体膜などの膜を成膜した際の、結晶性が向上するためである。
【００２７】
特に、第１又は第２のバッファー層の上層が強磁性体膜である場合、この第１又は第２のバッファー層と強磁性体膜との界面に（Ａｌ_２Ｏ_３）_ｘ（ＭｇＯ）_１−ｘ（ｘ＝０〜１．０）（以下、「ＡＭ」と略称することもある。）膜をさらに含んでいるとよい。ＡＭ膜は強磁性体膜と結晶学的な相性がよく、界面に形成すると結晶性が一層向上するためである。
【００２８】
また、第１又は第２のバッファー層の上層が強誘電体膜である場合、前記第１又は第２のバッファー層と強誘電体膜との間にＳｒＴｉＯ_３（以下、「ＳＴ」と略称することもある。）膜、ＢａＴｉＯ_３膜、ＳｒＯ膜、ＴｉＯ_２膜の少なくとも一つを含んでいるとよい。ペロブスカイト型構造の強誘電体を堆積する際に、これらの膜を下地層として例えば数ｎｍ程度堆積しておくと、強誘電体層の結晶性が向上するためである。
【００２９】
この場合、前記ＳｒＴｉＯ_３、ＢａＴｉＯ_３、ＳｒＯ膜又はＴｉＯ_２膜と強誘電体膜との界面にＬａ_１−ｘＳｒ_ｘＣｏＯ_３（以下、「ＬＳＣＯ」と略称することもある。）膜をさらに含んでいてもよい。ＬＳＣＯ膜を設けておくと、この膜に電流を流すことによって上層又は下層にある強磁性体膜を磁化するための電極として用いることができるためである。なお、ＬＳＣＯ膜を堆積しても、結晶性は損なわれない。
【００３０】
また、上記トランジスタにおける強磁性体膜は、鉄（Ｆｅ）を含有しマンガン（Ｍｎ）・ニッケル（Ｎｉ）・亜鉛（Ｚｎ）等の一部又は全部を含む酸化物のスピネル構造及びマグネトプランバイト構造を有するフェライト強磁性体を主成分とするガーネット構造、イルメナイト型、ルチル型及びアナターゼ構造を一部又は全部に有する金属強磁性体のいずれかに該当することが好ましい。これらの材料は、本発明に係るトランジスタの強磁性体膜として用いることができる。
【００３１】
具体的には、（Ｎｉ，Ｚｎ）Ｆｅ_２Ｏ_４、（Ｍｎ，Ｚｎ）Ｆｅ_２Ｏ_４、Ｆｅ、Ｆｅ_３Ｏ_４、ＢａＦｅ_１２Ｏ_１９、Ｙ_３Ｆｅ_５Ｏ_１２、ＦｅＴｉＯ_３、Ｃｏ−添加ＴｉＯ_２などが挙げられる。
【００３２】
また、上記トランジスタにおける強誘電体膜は、鉛（Ｐｂ）を含有するペロブスカイト型構造を有する強誘電体、ビスマス（Ｂｉ）を含有するその構造中にペロブスカイト型の基本構造を含む強誘電体のいずれかに該当することが好ましい。これらの材料は、本発明に係るトランジスタの強誘電体膜として用いることができる。
【００３３】
具体的には、ＰｂＴｉＯ_３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＳｒＢｉ_２Ｔａ_２Ｏ_９、（（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２）Ｏ、ＢａＴｉＯ_３、（Ｂａ，Ｓｒ）ＴｉＯ_３などが挙げられる。
【００３４】
以上説明した本発明に係るトランジスタの積層構造における各層の膜は、下地の基板又は膜に対して特定の配向関係をもって積層したエピタキシャル構造であるか、基板に垂直な特定の結晶軸が揃った膜が積層した共軸構造であるか又は多結晶構造であるか、又はそれらの組み合わせからなる構造を備えていることが好ましい。このような構成にすると、強磁性体膜の磁気特性及び強誘電体膜の分極特性が向上し、不揮発性メモリとしてこのトランジスタを用いた場合にその性能が向上するからである。
【００３５】
本発明に係る不揮発性メモリ用トランジスタの製造方法は、シリコン基板上にレーザーアブレーション法又はスパッタリング法を用いてＹＳＺ膜とＣｅＯ_２膜とＡＭ膜とを連続的に堆積する工程と、（Ｎｉ，Ｚｎ）Ｆｅ_２Ｏ_４（以下、「ＮＺＦ」と略称することもある。）膜又は（Ｍｎ，Ｚｎ，Ｆｅ）Ｆｅ_２Ｏ_４（以下、「ＭＺＦ」と略称することもある。）膜を堆積する工程と、ＳｒＴｉＯ_３（以下、「ＳＴ」と略称することもある。）膜を堆積する工程と、Ｌａ_１−ｘＳｒ_ｘＣｏＯ_３膜を堆積する工程と、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３（以下、「ＰＺＴ」と略称することもある。）膜、Ｂｉ_４Ｔｉ_３Ｏ_１２（以下、「ＢＩＴ」と略称することもある。）膜、ＳｒＢｉ_２Ｔａ_２Ｏ_９（以下、「ＳＢＴ」と略称することもある。）又はＢａＴｉＯ_３膜を堆積する工程とを含むことを特徴とする。
【００３６】
或は、シリコン基板上にレーザーアブレーション法又はスパッタリング法を用いてＹ_２Ｏ_３−ＺｒＯ_２膜とＣｅＯ_２膜と（Ａｌ_２Ｏ_３）_ｘ（ＭｇＯ）_１−ｘ（ｘ＝０〜１．０）膜とを連続的に堆積する工程と、その後、Ｆｅ、Ｌａ_１−ｘＳｒ_ｘＣｏＯ_３膜及びＰｂ（Ｚｒ，Ｔｉ）Ｏ_３膜を室温で成膜する工程とを含み、これらを成膜した後、ポストアニールによって結晶化させてもよい。
【００３７】
一般的な電界効果型トランジスタの半導体プロセスと、これらの工程とを組み合わせることで、３値又は４値を記憶することができる不揮発性メモリ用トランジスタを製造することができる。
【００３８】
【発明の実施の形態】
（基本構造）
本発明に係る不揮発性メモリは、ＦＥＴ（電界効果型トランジスタ）のゲート絶縁膜に強誘電体薄膜と強磁性体薄膜とを積層した積層構造を採用している。
【００３９】
本発明に係る不揮発性メモリは、現在実用化されているＭＯＳ型トランジスタにおけるシリコン酸化膜などからなるゲート絶縁膜を強誘電体薄膜で置き換えたいわゆるＭＦＳ（Ｍｅｔａｌ Ｆｅｒｏｅｌｅｃｔｒｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート絶縁膜部分を、さらに変形したものと位置づけることができる。
【００４０】
ＭＦＳトランジスタを用いた１Ｔ型ＦｅＲＡＭ（ＭＦＳトランジスタ１つで実現できる不揮発性メモリ）は、強誘電体を含むゲート絶縁膜の分極方向によってＦＥＴのソース−ドレイン電流のオン／オフ状態を２値制御することにより実現する。なお、本明細書において「ＭＦＳトランジスタ」という時は、バッファー層としてＩ層（絶縁膜層）やＭ層（金属層）が入った、ＭＦＩＳ型、ＭＦＭＩＳ型なども含まれる。
【００４１】
図１は、本発明の基本的概念を示した図である。図１（ａ）に示すように、この不揮発性メモリは、半導体層１の表面近傍にｎ型不純物を含むソース領域２及びドレイン領域３が形成され、ゲート絶縁膜として強誘電体薄膜４及び強磁性体薄膜５が積層され、ソース・ドレイン電極（Ｓ／Ｄ）及びゲート電極（Ｇ）を形成されてなる。
【００４２】
或は、図１（ｂ）に示すように、強誘電体薄膜４が上層で強磁性体薄膜５が下層となっていてもよい。これらはいずれも本発明の基本概念に含まれる。なお、この基本構造をもつ不揮発性メモリのことを本明細書では積層の順序にかかわらず、「Ｆ−Ｍメモリ」と呼ぶことにする。
【００４３】
なお、後述するように、図１（ａ）又は（ｂ）のように半導体基板の界面に強誘電体薄膜や強磁性体薄膜を直接形成しようとすると、接触する界面で相互拡散が生じたり種々の原因により特性が劣化するという問題が発生する。このため、必要に応じ、バッファー層や導電層などの中間層を形成することが極めて現実的である。もっとも、中間層なしで良好な界面特性が得られる技術が確立されれば、それらは省略でき、むしろ製造工程を簡略化する観点からはその方がより好ましい。
【００４４】
さらに、図１（ｃ）に示すように、従来のＭＦＳトランジスタに対し、磁気回路等の外部磁界発生手段（不図示）を付加し、チャネルに対し垂直な方向（ゲート線に沿う方向）に磁界を発生させるようなものでもよい。
【００４５】
（動作原理）
はじめに、基本的な動作原理について説明する。図２は、本発明に係るＦ−Ｍメモリの基本原理を説明するための図である。ｐ型半導体層を有する基板上に、強誘電体薄膜４と強磁性体薄膜５が積層されたゲート絶縁膜と、ゲート電極（Ｇ）の両側にｎ型のソース及びドレイン拡散層が形成されたＦ−Ｍメモリを示している。説明を簡単にするため、ソース領域２及びドレイン領域３は簡略化して記載している。
【００４６】
ゲート電極（Ｇ）に電圧を印加すると強誘電体薄膜４の分極状態が変化する。その結果、ゲート絶縁膜下の半導体層表面近傍のチャネル形成部分Ａに反転層（チャネル）が形成される。この状態で、ソース−ドレイン間に電界を加えるとドレイン電流が流れる。なお、ゲート絶縁膜の分極は、強誘電体薄膜４の自発分極により、ゲート電圧への電圧を取り除いたあとも保持されるため、ドレイン電流を読み出すことにより、１ビットの非破壊不揮発性メモリとして動作する。これは、ＭＦＳトランジスタによる不揮発性メモリの基本的動作原理である。
【００４７】
これに、強磁性体の残留磁界による状態を組み合わせると、１つのトランジスタで最大４つの状態を記憶できる不揮発性メモリができる。以下、それらについて説明する。
【００４８】
−状態（Ｉ）−
今、強誘電体薄膜４の残留分極によって電界を印加しなくてもゲート電極側がマイナスに、基板側がプラスに分極（自発分極）している状態を考える。強誘電体薄膜４の分極状態は変化させないで、強磁性体薄膜５の磁化状態を反転させ、紙面に対し垂直かつ裏面から表面に向かう磁界を与える。このようなゲート絶縁膜の分極及び磁化状態を、状態（Ｉ）とする（図２（ａ））。
【００４９】
状態（Ｉ）で、ソース−ドレイン間に電圧を印加して、ドレイン電流（ドレインからソースに流れる）を流すと、チャネル内を移動するキャリア（この場合は電子）にローレンツ力Ｆ_Ｌが働く。なお、ローレンツ力とは、いわゆるフレミング左手の法則により、磁界中を移動する電荷が受ける力のことであり、磁界の方向を左手の人差し指、電荷の移動方向を左手の中指に向けると、親指の方向に受ける力のことである。力の大きさＦ_Ｌは、磁束密度（正確には余弦方向成分）と移動速度のベクトル積（外積）に電荷量を乗じたベクトルの大きさとなる。
【００５０】
図２（ａ）の場合、電子は負の電荷を持ち、ソースからドレインに移動するので、ローレンツ力は鉛直上向き（図の矢印の方向）に働く。この時のドレイン電流をＩ_ｄ（Ｉ）とする。
【００５１】
−状態（ＩＩ）−
次に、強磁性体薄膜５の磁化方向を反転させて、紙面に対し垂直かつ裏面から表面に向かう磁界を与える。このようなゲート絶縁膜の分極及び磁化状態を、状態（ＩＩ）とする（図２（ｂ））。
【００５２】
この状態でドレイン電流を流すと、先ほどとは磁界の方向が正反対であるのでローレンツ力は鉛直下向き（図の矢印の方向）に働く。この時のドレイン電流Ｉ_{ｄ（ＩＩ）}とする。
−状態（ＩＩＩ）−
また、強誘電体薄膜４の分極状態は変化させないで、強磁性体薄膜５の磁化状態を変化させ、磁化方向がランダムな方向に向かうようにした状態にする。このようなゲート絶縁膜の分極及び磁化状態を、状態（ＩＩＩ）とする（図３（ａ））。
【００５３】
この状態でドレイン電流を流すと、ローレンツ力は様々な方向に向かうため、ローレンツ力も無秩序な方向に働く。この時のドレイン電流Ｉ_{ｄ（ＩＩＩ）}とする。
【００５４】
−状態（ＩＶ）−
ゲート絶縁膜の分極状態を変化させ、ドレイン電流が流れなくなるようにする。この場合、ゲート電極（Ｇ）に正の電圧を印加していくことにより、図３（ｂ）の強誘電体薄膜４に示すように、ゲート絶縁膜の基板側に負の電荷（電子）が誘起される。その結果、トランジスタはいわゆる蓄積状態となり、磁化状態によらずゲート電流が流れにくくなる。このようなゲート絶縁膜の状態を、状態（ＩＶ）とする（図３（ｂ））。
【００５５】
本件発明者たちによる実験によると、ドレイン電流Ｉ_ｄ（Ｉ）乃至Ｉ_{ｄ（ＩＶ）}とを比較すると、常に以下の式（１）のような成立する。
Ｉ_ｄ（Ｉ）＞Ｉ_{ｄ（ＩＩＩ）}＞Ｉ_{ｄ（ＩＩ）}＞Ｉ_{ｄ（ＩＶ）}
（式１）
【００５６】
ソース−ドレイン間に印加する電圧Ｖ_ｄ［Ｖ］を横軸に、この時流れるドレイン電流Ｉ_ｄ［Ａ］を横軸にとると、ゲート電圧の分極状態によりＩ_ｄの大きさは大きく変化するが、グラフとしては概ね図４のようになる。
【００５７】
このようにゲート絶縁膜の分極状態が全く同じでも、ドレイン電流の大きさが異なるのは、ローレンツ力Ｆ_Ｌによってチャネルの移動速度が変化するためと考えられる。従って、このトランジスタは１つで最大４値を保存できる不揮発性メモリとして機能することができる。
【００５８】
なお、ｐチャネルＦＥＴの場合、ローレンツ力の方向が逆になるので状態（Ｉ）と状態（ＩＩ）とでは不等号の向きが逆となるが、本発明は当然にそれらを含むものである。
【００５９】
但し、ランダムな磁化状態におけるドレイン電流の大きさＩ_{ｄ（ＩＩＩ）}は、Ｉ_ｄ（Ｉ）とＩ_{ｄ（ＩＩ）}との中間的な値となるため、残留磁化の大きさ等により、判別しにくい場合もありうる。そのような場合、状態（ＩＩＩ）を無視して３値の不揮発性メモリとして利用してもよい。
【００６０】
（磁化用電極の形状について）
本発明に係るＦ−Ｍメモリの基本原理は以上のとおりであるが、メモリデバイスとして実際に動作させることを考えると、強磁性体薄膜５の磁化方向を制御することは意外と困難である。
【００６１】
なぜなら、ドレイン電流が磁化方向によりどのような変化を示すかという問題は、ゲート絶縁膜を挟みこむように永久磁石などを置き、外部磁界で実験することができるが、デバイスとして機能させる場合、電磁石を組み込んで電流により磁化方向をデバイス内部で変化できるようにする必要があるためである。
【００６２】
このため、本発明では、磁性体薄膜５の配置やこれを磁化するための電極（以下、「磁化用電極」という。）を設け、その形状などを工夫している。磁化用電極は大きく分けて、積層型と磁気回路型と対向型との３つに分類される。なお、磁化用電極は電流を流すために用いるので正確には磁化用電線というべきであるが、便宜上、本明細書では敢えて磁化用電極という呼び方を用いる。
【００６３】
−積層型−
直線状に直流電流が流れると右ねじの方向に電界が発生する。積層型とはこれを利用するものである。具体的には、強磁性体薄膜の近傍に直線状の電線を設け、これに電流を流すことで磁界を発生させ、強磁性体薄膜を磁化する方式である。
【００６４】
具体的には、例えば図５（ａ）に示すように、基板上に、強磁性体薄膜５と磁化用電極７と強誘電体薄膜４と強誘電体分極用電極６（ゲート電極Ｇ）を設けてなる。但し、この例では、バッファー層等を省略しているが、後述する実施例のように実際にはバッファー層等が必要となる。
【００６５】
強磁性体薄膜５を磁化する場合、磁化用電極に図のように電流を流す。図５（ａ）の例では、Ｖ_ＤＤに正の電圧を印加して右向きに電流を流すと磁化用電極の下側に強磁性体薄膜５が存在することになるので、図２（ａ）と同様の紙面表面から裏面に向かう方向の磁界が発生する。これと逆方向に電流を流すと、図２（ｂ）と同様の紙面裏面から表面に向かう方向の磁界が発生する。
【００６６】
なお、磁化用電極７は細長い電線状のものであってもよい。また、図５（ｂ）に示すように、磁化用電極と強誘電体分極用電極７とを共通化し、磁化と分極とをスイッチＳＷで切り替えるように変形してもよい。
【００６７】
−磁気回路型−
例えばコの路型の磁気回路に磁界を発生させるとギャップ部分に強い磁界が発生する。磁気回路型とはこれを利用するものである。具体的には、図６（ａ）に示すように、強磁性体薄膜を周囲を残してコの字型に加工し、磁化用電極７ｂを形成する。電極のパターンは種々考えられるが、基本的にはギャップのある磁気回路をゲート部分に発生させる方式である。
【００６８】
このコ字型の磁気回路をゲート部分に組み込み、チャネルに垂直な方向に磁界を発生させる。図６（ａ）に示すように、電流を流すとギャップ部分に図の破線矢印で示したような磁界が発生する。この方式はいわば外部磁界発生回路を図１（ｃ）のようなＭＦＳトランジスタのゲート部分に組み込んだものということができる。
【００６９】
−対向型−
外部磁界を発生する点では磁気回路型と同様であるが、２つの強磁性体を対向して並べるという意味で上述の磁気回路とは若干異なるため、このような形式を対向型と呼ぶことにする。
【００７０】
この方式は、チャネルを移動するキャリアにローレンツ力が働くように対向する強磁性体の間に磁界を発生させる。例えば、図６（ｂ）のような磁化用電極７ｃを対向して設置する。なお、この図では誘電体分極用電極及びゲート電極は省略している。
【００７１】
磁化用電極７ｃに図のように同じ方向に電流を流すと対向部分に磁界が発生し、これがチャネルを走行するキャリアにローレンツ力を及ぼす。
【００７２】
ところで、上述のように実際にこのメモリデバイスを製造するためには、界面制御等のためのバッファー層や導電層が必要となり、そのバリエーションは数多くのものが考えられる。とりわけ、ゲート絶縁膜の積層構造が特に重要であるため、積層構造の具体例を中心に、以下実施例を用いてそれらについて具体的に説明する。
【００７３】
【実施例】
（第１の実施例）
−デバイスの構造−
はじめに、以下に説明する方法により、図７（ａ）に示すような積層構造を形成する。この例は、基本的には、「上部電極／強誘電体／導電層／第２のバッファー層／強磁性体／第１のバッファー層」という組み合わせであり、各材量及び膜厚等は実際に試作した一例を示したものである。
【００７４】
あらかじめ抵抗率：１０Ωｃｍの半導体層を含む基板、例えばｐ型シリコン（１００）基板２０の表面に酸化膜を形成しておき、成膜の直前にフッ酸等で除去する。
【００７５】
次に、この基板２０の上にバッファー層２１、２２として、例えばイットリア添加ジルコニアＹＳＺ［Ｙ_２Ｏ_３−ＺｒＯ_２］を基板温度８００℃で７．０ｎｍ堆積し、引き続き同じ温度で酸化セリウム［ＣｅＯ_２］を１５ｎｍ堆積する。
【００７６】
ＹＳＺ及びＣｅＯ_２はいずれも蛍石構造の結晶構造をもつ絶縁体材料であり、下地のＳｉ基板の結晶配向性を引き継いでエピタキシャル成長する。なお、ＹＳＺとＣｅＯ_２の成膜はレーザーアブレーション法によって連続的に行い、成膜時間はいずれも１分間とした。
【００７７】
次に、バッファー層２３として、例えばＡＭ［（Ａｌ_２Ｏ_３）_ｘ（ＭｇＯ）_１−ｘ（ｘ＝０〜１．０）］を基板温度は８００℃で１０．０ｎｍ堆積する。ＡＭは岩塩型の結晶構造をもつ絶縁体材料であり、上層に形成する強誘電体材料のバッファー層である。ＡＭの成膜は、レーザーアブレーション法を用い、成膜時間を１分間とした。
【００７８】
次に、強磁性体材料２４としてＮＺＦ［（Ｎｉ，Ｚｎ）Ｆｅ_２Ｏ_４］を基板温度６００℃で１００ｎｍ堆積する。ＮＺＦの成膜はレーザーアブレーション法を用い、成膜時間は２０分間とした。
【００７９】
次に、バッファー層２５として、例えばＳＴ［ＳｒＴｉＯ_３］を約２ｎｍ堆積する。基板温度８００℃、成膜時間は１５秒間とした。
【００８０】
次に、磁化用電極２６として、例えば導電部材であるランタンストロンチウムコバルト酸化膜ＬＳＣＯ［Ｌａ_１−ｘＳｒ_ｘＣｏＯ_３］を基板温度６００℃で１００ｎｍ堆積する。ＬＳＣＯの成膜は、レーザーアブレーション法を用い、成膜時間は２０分間とした。
【００８１】
ＬＳＣＯは磁化用電極として機能するものであり、チャネルに平行な向きに電流を流すことで、強磁性体薄膜（ＮＺＦ）を磁化する。このため、デバイス作成時にはＬＳＣＯは電流を流すための電極を引き出すような構造としてもよい。
【００８２】
次に、強誘電体材料２７として、例えばＰＺＴ［Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３］を基板温度６００℃で２００ｎｍ堆積する。ＰＺＴの成膜は、レーザーアブレーション法を用い、成膜時間３０分間、成膜時の酸素分圧約３０Ｐａ（２２０ｍＴｏｒｒ）とした。
【００８３】
さらに、以上のゲート絶縁膜３０を覆うように、上部電極として、ＤＣマグネトロンスパッタリング法を用いて白金２８［Ｐｔ］を室温で成膜した。この上部電極はゲート電極であり、同時に強誘電体薄膜（ＰＺＴ）の分極用電極となる。
【００８４】
ゲート電極３０の成膜にはすべてレーザーアブレーション法を用いたが、ＣＶＤ法、スパッタリング法など他の成膜方法を用いてもよい。また、成膜条件（基板温度、成膜時間、膜厚等）は実際に実験した値を示したものであり、これらは成膜方法その他装置の条件等により適宜変更可能である。上部電極についても同様である。
【００８５】
なお、全てのゲート絶縁膜は下地のＳｉ基板に対してエピタキシャルの方位をもって成長していることが好ましい。実験で試作したものをＸ線回折法により測定したところ、すべての膜がエピタキシャル成長していることが確認された。
【００８６】
以上の成膜方法と、通常のリソグラフィー法、エッチング、イオン注入等、通常のＭＯＳトランジスタ製造に用いられる半導体プロセスによって、図７（ｂ）及び図７（ｃ）に示すようなデバイスを製造する。実験では図８に示す条件のウエットエッチングを用いたがドライエッチングでも構わない。
【００８７】
電極形状の微細加工は、実験ではリフトオフプロセスを用いた。ゲート幅は１０μｍ及び１００μｍ、ゲート長は０．８μｍ〜３００μｍまで７段階変化させ、それぞれの組み合わせのトランジスタを試作した。
【００８８】
図７（ｂ）はデバイスの上面図であり、図７（ｃ）は図７（ｂ）のＡＡ’で切ったデバイスの断面図である。ｐ型シリコン基板２０の表面近傍にｎ型ソース領域３２及びｎ型ドレイン領域３３、素子分離絶縁膜３４、ＮＳＧ等の層間絶縁膜３５、ポリシリコンなどの導電部材からなる電極乃至配線３６、３８などが形成されている。
【００８９】
なお、デバイスの構造に関しては、既存の半導体プロセスを活用すれば様々な実施例が考えられる。製造工程の順序や条件等が本明細書の実施例と異なっていても構わない。また、ｎチャネル型ＦＥＴを説明したがｐチャネル型でもよい。それらの変更に伴うデバイス構造及び製造プロセスの変更は当業者が適宜設計できる事項である。
【００９０】
−デバイスの動作について−
図７（ｃ）において、電極２６ａから２６ｂに電流を流すと、磁化用電極の周りに環状の磁界が発生し、その結果、チャネルに垂直な方向に強磁性体が磁化され、電流の向きによって磁化方向を制御できる。
【００９１】
はじめに、作成したトランジスタの一つについて、強誘電体分極用電極（ゲート電極２８）に６Ｖを印加した時のゲートリーク電流の値を測定したところ、５Ｘ１０^−８Ａ／ｃｍ^２であった。
【００９２】
この試作デバイスを半導体パラメーター測定装置に設置し、強誘電体２７に＋５Ｖの電圧を印加してゲートを閉じる側（蓄積側）に分極したところ、ドレイン電圧を１０Ｖ印加してもドレイン電流は０．１ｎＡ以下であった。
【００９３】
次に、磁化用電極２６ａから２６ｂの方向に直流の磁化用電流を流すことで、強磁性体薄膜２４を磁化した後、磁化用電流を停止した。この状態で、−５Ｖを印加してゲートを開く側（空乏側）に分極すると、ドレイン電圧５Ｖで、ドレイン電流が６００μＡ流れた。
【００９４】
次に、磁化用電極２６ｂから２６ａの方向に直流の磁化用電流を流すことで、強磁性体薄膜２４を磁化した後、磁化用電流を停止した。この状態で、−５Ｖを印加してドレイン電流を測定すると、５６０μＡとなり、先ほどより約７％減少した。
【００９５】
このことから、このＦＥＴはこのトランジスタは、一つのトランジスタで構成されるメモリセルで、少なくとも３つの状態を記憶できる不揮発性メモリとして動作することが確認された。
【００９６】
さらに、磁化用電極２６ａと２６ｂに交流或はランダムな大きさ及び方向の磁化用電流を流すと、強磁性体薄膜２４の磁化方向はランダムとなりドレイン電流は中間的な値となる。この状態を加えると、最高で４値（２ビット）の不揮発性メモリを実現することができる。
【００９７】
ただし、読み出しエラー等の観点から、ドレイン電流の値の変化が再現性よく、かつ顕著な差となって現れるようなデバイス構成にすることが必要である。
【００９８】
（第１の実施例の変形例）
−その１−
第１の実施例におけるバッファー層ＳＴ２５の代わりに、ＢａＴｉＯ_３（１０ｎｍ）、或は、ＳｒＯ（０．２ｎｍ）或は、ＴｉＯ_２（０．２ｎｍ）と置き換え、その他はすべて図７と同様の構造のＦ−Ｍメモリを試作したところ、いずれのデバイスも良好に３値の不揮発性メモリとして動作した。
【００９９】
−その２−
第１の実施例における強誘電体層２７としてＰＺＴの代わりにＢＩＴ［Ｂｉ_４Ｔｉ_３Ｏ_１２］をレーザーアブレーション法により成膜した。このときの成膜条件は、基板温度７００℃、酸素分圧２６Ｐａ（２００ｍＴｏｒｒ）の雰囲気とした。ＢＩＴ薄膜は多結晶膜であった。ＢＩＴはＰＺＴより比誘電率が小さいため、ＰＺＴよりも効率よく電界が強誘電体層に印加することができ、分極制御のために印加するゲート電極を小さくすることができた。
【０１００】
また、ＢＩＴに代えて、強誘電体層にＳＢＴ［ＳｒＢｉ_２Ｔａ_２Ｏ_９］を用いても、良好な動作特性を示した。このときの成膜条件は、基板温度７００℃、酸素分圧２６Ｐａとした。ＳＢＴもＢＩＴと同様に比誘電率が小さいため、ＰＺＴよりも効率よく電界が強誘電体層に印加することができ、分極制御のために印加するゲート電極を小さくすることができた。
【０１０１】
さらに、ＢＩＴに代えて、強誘電体層にＢａＴｉＯ_３を用いても、良好な動作特性を示した。このときの成膜条件は、基板温度７００℃、酸素分圧２６Ｐａとした。このようにしても、多値メモリーとしてデバイスが正しく動作した。
【０１０２】
（第２の実施例）
実施例１における強誘電体層２７としてＰＺＴの代わりにＢＬＴ［（（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２）Ｏ］を、強磁性体層２４としてＮＺＦの代わりにＭＺＦ［（Ｍｎ，Ｚｎ，Ｆｅ）Ｆｅ_２Ｏ_４］を、いずれもレーザーアブレーション法により成膜した。成膜条件は、ＢＬＴについては、成膜温度は７００℃、酸素分圧２６Ｐａ（２００ｍＴｏｒｒ）とし、ＭＺＦについては、ＮＺＦと同様の条件とした。
【０１０３】
ＭＺＦは、ＮＺＦと比較して飽和磁化及び残留磁化が大きく、また、いわゆるソフトフェライトであるために抗磁場がＮＺＦよりも小さいため磁化の反転に対して有利であるという特徴を有している。
【０１０４】
さらに、ＭＺＦは、ＮＺＦよりもエッチングが容易で、微細加工特性に優れている。すなわち、ＮＺＦはドライエッチングが困難であるためにウエットエッチングによらなければエッチングできず、しかも、ＮＺＦのエッチングには方位異方性がある。ＮＺＦの方位異方性とは、（００１）面はエッチング速度が大きいが（１１１）面はエッチング速度が極めて小さく、事実上ほとんどエッチングされないということである。
【０１０５】
一方、ＭＺＦにはそのような方位異方性がなく、ドライエッチングも容易であることから、微細加工特性に優れている。
【０１０６】
すなわち、ＭＺＦはＮＺＦと同程度乃至それ以上の強磁性体特性を備えていると共に、ＮＺＦよりもエッチングが容易であり、ＭＺＦに置き換えることで性能の向上を図ることができる。
【０１０７】
さらに、強誘電体として用いたＢＬＴは残留分極がＢＩＴよりも大きく、ＦＥＴを動作させる上でＢＩＴよりも有利である。
【０１０８】
以上の理由により、第１の実施例のうち、強磁性体としてＮＺＦをＭＺＦに、強誘電体としてＰＺＴをＢＩＴに置き換えた実験でも、期待どおりの良好なメモリー特性を示した。
【０１０９】
（第３の実施例）
実施例１における強磁性体層２４としてＮＺＦの代わりにＦｅをレーザーアブレーション法により成膜した。Ｆｅは飽和磁化及び残留磁化がフェライト系と比べて高いという利点がある反面、酸素雰囲気で加熱すると容易に酸化されてしまうという欠点がある。
【０１１０】
そこで、Ｆｅ、ＬＳＣＯ、ＰＺＴの各層は全て室温で成膜し、ポストアニールによって成膜後に結晶化させた。成膜温度を室温としたために、微細加工プロセスにリフトオフ法が使えるという利点もある。
【０１１１】
なお、ＬＳＣＯ及びＰＺＴはいずれも結晶化が不十分では良好な特性が得られないため、微細加工終了後にポストアニール（例えば、基板温度８００℃、酸素雰囲気２６Ｐａで１時間程度）を行うことが好ましい。ただし、後アニール工程の条件はＬＳＣＯ及びＰＺＴの結晶化とＦｅの酸化とのトレードオフがある。すなわち、あまり長時間アニールするとＦｅが酸化されるため条件選択には注意を要する。
【０１１２】
以上のように、強磁性体にＦｅを用いた場合も、多値メモリー特性が観測されデバイスが正しく動作した。
【０１１３】
（第４の実施例）
第１の実施例におけるゲート絶縁膜の積層構造：「強誘電体／導電層／第２のバッファー層／強磁性体／第１のバッファー層」の組み合わせの例を表１及び表２に示す。組み合わせは以下の表１のとおりである。
【０１１４】
表１：

【０１１５】
或は、強磁性体層を強誘電体層の上層に積層した以下の組み合わせでもよい。
表２：

【０１１６】
ただし、表１及び表２において、導電層（例えばＬＳＣＯ）は、磁化用電極として用いるものであるが、上述の４つのタイプによっては必ずしも必要でなく、ＬＳＣＯ膜を抜いたものでもよい。
【０１１７】
構造番号Ａ１〜Ａ９については実際に構造を作成し、良好な動作特性を示すことを確認した。構造番号Ｂ１〜Ｂ９についても、ほぼ同様の結果が得られると考えられる。
【０１１８】
（その他の実施例）
理論的に置換可能と考えられる積層構造の組み合わせとしては、強磁性体については、例えば、鉄（Ｆｅ）を含有し、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）等の一部又は全部をスピネル構造及びマグネトプランバイト構造を有するフェライト強磁性体を主成分とする、ガーネット構造、イルメナイト型、ルチル型及びアナターゼ構造を一部又は全部に有する金属強磁性体などが考えられる。
【０１１９】
例えば、（Ｎｉ，Ｚｎ）Ｆｅ_２Ｏ_４、（Ｍｎ，Ｚｎ）Ｆｅ_２Ｏ_４、Ｆｅ、Ｆｅ_３Ｏ_４、ＢａＦｅ_１２Ｏ_１９、Ｙ_３Ｆｅ_５Ｏ_１２、ＦｅＴｉＯ_３、Ｃｏ−添加ＴｉＯ_２などである。
【０１２０】
同様に強誘電体については、（１）鉛（Ｐｂ）を含有するペロブスカイト型構造を有する強誘電体、（２）ビスマス（Ｂｉ）を含有するその構造中に、ペロブスカイト型の基本構造を含む強誘電体、などが考えられる。
【０１２１】
例えば、ＰｂＴｉＯ_３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＳｒＢｉ_２Ｔａ_２Ｏ_９、（（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２）Ｏ、ＢａＴｉＯ_３、（Ｂａ，Ｓｒ）ＴｉＯ_３などである。
【０１２２】
また、以上の実施例は、いずれも強誘電体層が強磁性体層の上層にある例を示したが、積層順序が逆であっても構わない。すなわち、強磁性体／（ＬＳＣＯ／）第２のバッファー層／強誘電体／第１のバッファー層というような組み合わせでも構わない。本件発明者たちは実際に積層順序を入れ替えたＦ−Ｍメモリをいくつか試作してみたが、いずれも正しく多値メモリーとして動作することが確認された。
【０１２３】
確認された例は、第２のバッファー層は、ＳＴやＢａＴｉＯ_３、ＳｒＯ、ＴｉＯ_２の積層構造、第１のバッファー層は、ＣｅＯ_２／ＹＳＺの各組み合わせであった。強磁性体膜を成膜するときは、ＣｅＯ_２膜の上にＡＭ膜を堆積するとよい。もちろん、これ以外の組み合わせも多数存在しうる。バッファー層は格子定数や界面の状態を整える緩衝層の役割を果たすものであり、強誘電体層や共時性体層にどのような材料を用いるか等によって、さらなる組み合わせが考えられるであろう。
【０１２４】
本実施例で示した積層構造における各積層膜は、エピタキシャルに積層したエピタキシャル構造、特定の結晶軸がそろいつつ積層している共軸構造（１軸構造）、各薄膜が多結晶からなる多結晶構造、あるいはそれらの組み合わせのいずれの構造でもよいが、強誘電体特性及び強磁性体特性を有効に利用するには、エピタキシャル構造が好ましい。バッファー層の材質、膜厚、成膜条件等を適切に選択することで、積層構造の結晶構造を制御することができると共に、デバイスの重要な特性であるリーク電流（ゲート絶縁膜と基板の間を流れる電流）を抑えることができる。
【０１２５】
【発明の効果】
本発明に係るＦ−Ｍメモリデバイスによると、非破壊読み出し可能でセル面積が小さい多値メモリーを実現することができる。
【図面の簡単な説明】
【図１】図１（ａ）乃至（ｃ）は、本発明の基本的概念を示した図である。
【図２】図２は、本発明に係るＦ−Ｍメモリの基本原理を説明するための図である。
【図３】図３は、本発明に係るＦ−Ｍメモリの基本原理を説明するための図である。
【図４】図４は、本発明に係るＦ−Ｍメモリ用トランジスタの、ソース−ドレイン間に印加する電圧Ｖ_ｄ［Ｖ］を横軸に、この時流れるドレイン電流Ｉ_ｄ［Ａ］を横軸にとったグラフを示す図である。
【図５】図５（ａ）及び（ｂ）は、積層型Ｆ−Ｍメモリの基本構成を示す図である。
【図６】図６（ａ）は、磁気回路型Ｆ−Ｍメモリの基本構成を示す図である。（ｂ）は、対向型Ｆ−Ｍメモリの基本構成を示す図である。
【図７】図７（ａ）は、第１の実施例の本発明に係るＦ−Ｍメモリ用トランジスタのゲート構造を示す図である。（ｂ）は、その上面図、（ｃ）は断面図である。
【図８】図８は、図７（ａ）に示すゲート構造を加工する際のウエットエッチングの条件を示す図である。
【符号の説明】
１ 基板
２ ソース領域
３ ドレイン領域
４ 強誘電体
５ 強磁性体
６ ゲート電極
７ａ、７ｂ、７ｃ 磁化用電極
２０ 基板
２１ バッファー層２（ＹＳＺ）
２２ バッファー層２（ＣｅＯ_２）
２３ バッファー層２（ＡＭ）
２４ 強磁性体（ＮＺＦ）
２５ バッファー層２（ＳＴ）
２６ 導電層（ＬＳＣＯ）
２７ 強誘電体（ＰＺＴ）
２８ 上部電極（Ｐｔ）
３０ ゲート絶縁膜
３２ ソース領域
３３ ドレイン領域
３４ 素子分離膜
３５ 層間絶縁膜
３６ 電極（配線）
４１ バッファー層２（ＢａＴｉＯ_３）
４２ バッファー層２（ＳｒＯ）
４３ バッファー層３（ＴｉＯ_２）
ｅ 電子
ｈ 正孔（ホール）
Ａ チャネル形成部分
Ｓ ソース
Ｄ ドレイン
Ｇ ゲート
Ｆ_Ｌ ローレンツ力

Claims (23)

1. 強誘電体を含むゲート絶縁膜の分極状態に応じてソース−ドレイン間を流れるドレイン電流が変化する電界効果トランジスタを用いて、ドレイン電流の大きさに対応づけたディジタル情報を記憶する方法であって、
   磁界を印加することによりソース−ドレイン間を移動するキャリアに対し、
   第１の方向にローレンツ力を作用させた状態（Ｉ）と、
   第２の方向にローレンツ力を作用させた状態（ＩＩ）と、
   ドレイン電流が実質的にゼロの状態（ＩＶ）と、
   の少なくとも３値を記憶することを特徴とする不揮発性メモリの記憶方法。
2. 請求項１記載の記憶方法において、さらに、
   ドレイン電流が流れていてもローレンツ力を実質的に作用させない状態（ＩＩＩ）
   を記憶するようにした不揮発性メモリの記憶方法。
3. 前記ソース−ドレイン間を移動するキャリアに印加する磁界は、強磁性体の残留磁界を利用して印加することを特徴とする請求項１又は２に記載の不揮発性メモリの記憶方法。
4. 前記電界効果トランジスタのゲート絶縁膜の近傍又はゲート絶縁膜の少なくとも一部に磁化用電極を配置しておき、この磁化用電極に電流を流すことによって磁界を発生させ、この磁界を用いて前記強磁性体を磁化することを特徴とする請求項３記載の不揮発性メモリの記憶方法。
5. 半導体層を含む基板（１）の表面近傍にソース領域（２）とドレイン領域（３）とを備えていると共に前記ソース領域及びドレイン領域の間の前記基板１の上部に少なくとも強誘電体膜（４）及び強磁性体膜（５ａ）を含む積層構造のゲート絶縁膜と前記ゲート絶縁膜の上部にゲート電極（６）を備えていることを特徴とする不揮発性メモリ。
6. ゲート絶縁膜の少なくとも一部に磁化用電極（７ａ）をなす導電層を備えていることを特徴とする請求項５記載の不揮発性メモリ。
7. 磁化用電極（７ｂ）はゲート電極（６）と共通の部材を用いると共に、この電極がスイッチＳＷに接続されていることを特徴とする請求項６記載の不揮発性メモリ。
8. 半導体層を含む基板（１）の表面近傍にソース領域（２）とドレイン領域（３）とを備えていると共に前記ソース領域及びドレイン領域の間の前記基板１の上部に少なくとも強誘電体膜を含むゲート絶縁膜を備えており、さらに強磁性体（５ｂ）と磁化用電極（７ｂ）と電源回路（８）とを備えた磁気発生手段が前記ゲート絶縁膜の近傍に設けられていることを特徴とする不揮発性メモリ。
9. 前記磁気発生手段は、ギャップをもつ１つの磁気回路であることを特徴とする請求項８記載の不揮発性メモリ。
10. 前記磁化用電極（７ｂ）は、前記強磁性体の上部に直線状又はＬ字状に構成されていることを特徴とする請求項９記載の不揮発性メモリ。
11. 前記磁気発生手段は、対向する少なくとも２つの独立した強磁性体（５ｃ）と、それぞれの強磁性体上に設けられた磁化用電極（７ｃ）及び電源回路（８）を含む少なくとも２つの磁気回路からなることを特徴とする請求項８記載の不揮発性メモリ。
12. 基板上に形成された第１のバッファー層と、前記第１のバッファー層の上層に形成された強磁性体膜又は強誘電体膜と、その上層に形成された第２のバッファー層と、前記第２のバッファー層の上層に形成された強誘電体膜又は強磁性体膜とからなる積層構造を備えた不揮発性メモリ用トランジスタ。
13. 前記第１のバッファー層がＣｅＯ_２膜及びＹ_２Ｏ_３−ＺｒＯ_２膜を含むことを特徴とする請求項１２記載の不揮発性メモリ用トランジスタ。
14. 前記第１又は第２のバッファー層の上層が強磁性体膜であって、前記第１又は第２のバッファー層と前記強磁性体膜との界面に（Ａｌ_２Ｏ_３）_ｘ（ＭｇＯ）_１−ｘ（但し、ｘ＝０〜１．０）膜をさらに含むことを特徴とする請求項１２記載の不揮発性メモリ用トランジスタ。
15. 前記第１又は第２のバッファー層の上層が強誘電体膜であって、前記第１又は第２のバッファー層と強誘電体膜との間にＳｒＴｉＯ_３、ＢａＴｉＯ_３、ＳｒＯ又はＴｉＯ_２膜の少なくとも一つを含んでいることを特徴とする請求項１２記載の不揮発性メモリ用トランジスタ。
16. 請求項１５記載のトランジスタにおいて、前記ＳｒＴｉＯ_３、ＢａＴｉＯ_３、ＳｒＯ膜又はＴｉＯ_２膜と前記強誘電体膜との界面にＬａ_１−ｘＳｒ_ｘＣｏＯ_３膜をさらに含んでいることを特徴とする不揮発性メモリ用トランジスタ。
17. 前記強磁性体膜は、鉄（Ｆｅ）を含有しマンガン（Ｍｎ）・ニッケル（Ｎｉ）・亜鉛（Ｚｎ）等の一部又は全部を含む酸化物のスピネル構造及びマグネトプランバイト構造を有するフェライト強磁性体を主成分とするガーネット構造、イルメナイト型、ルチル型及びアナターゼ構造を一部又は全部に有する金属強磁性体のいずれかに該当することを特徴とする請求項１２記載の不揮発性メモリ用トランジスタ。
18. 前記強磁性体膜は、（Ｎｉ，Ｚｎ）Ｆｅ_２Ｏ_４、（Ｍｎ，Ｚｎ）Ｆｅ_２Ｏ_４、Ｆｅ、Ｆｅ_３Ｏ_４、ＢａＦｅ_１２Ｏ_１９、Ｙ_３Ｆｅ_５Ｏ_１２、ＦｅＴｉＯ_３、Ｃｏ−添加ＴｉＯ_２のいずれかに該当することを特徴とする請求項１７記載の不揮発性メモリ用トランジスタ。
19. 前記強誘電体膜は、鉛（Ｐｂ）を含有するペロブスカイト型構造を有する強誘電体、又は、ビスマス（Ｂｉ）を含有するその構造中にペロブスカイト型の基本構造を含む強誘電体のいずれかに該当することを特徴とする請求項１２記載の不揮発性メモリ用トランジスタ。
20. 前記強誘電体膜は、ＰｂＴｉＯ_３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＳｒＢｉ_２Ｔａ_２Ｏ_９、（（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２）Ｏ、ＢａＴｉＯ_３、（Ｂａ，Ｓｒ）ＴｉＯ_３のいずれかに該当することを特徴とする請求項１９記載の不揮発性メモリ用トランジスタ。
21. 前記積層構造における各層の膜が、下地の基板又は膜に対して特定の配向関係をもって積層したエピタキシャル構造であるか、基板に垂直な特定の結晶軸が揃った膜が積層した共軸構造であるか又は多結晶構造であるか、又はそれらの組み合わせからなる構造を備えていることを特徴とする請求項１２から請求項２０のいずれか１項に記載の不揮発性メモリ用トランジスタ。
22. シリコン基板上にレーザーアブレーション法又はスパッタリング法を用いてＹ_２Ｏ_３−ＺｒＯ_２膜とＣｅＯ_２膜と（Ａｌ_２Ｏ_３）_ｘ（ＭｇＯ）_１−ｘ（ｘ＝０〜１．０）膜とを連続的に堆積する工程と、（Ｎｉ，Ｚｎ）Ｆｅ_２Ｏ_４膜又は（Ｍｎ，Ｚｎ，Ｆｅ）Ｆｅ_２Ｏ_４膜を堆積する工程と、ＳｒＴｉＯ_３膜を堆積する工程と、Ｌａ_１−ｘＳｒ_ｘＣｏＯ_３膜を堆積する工程と、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３膜、Ｂｉ_４Ｔｉ_３Ｏ_１２膜、ＳｒＢｉ_２Ｔａ_２Ｏ_９膜又はＢａＴｉＯ_３膜を堆積する工程とを含む不揮発性メモリ用トランジスタの製造方法。
23. シリコン基板上にレーザーアブレーション法又はスパッタリング法を用いてＹ_２Ｏ_３−ＺｒＯ_２膜とＣｅＯ_２膜と（Ａｌ_２Ｏ_３）_ｘ（ＭｇＯ）_１−ｘ（ｘ＝０〜１．０）膜とを連続的に堆積する工程と、その後、Ｆｅ、Ｌａ_１−ｘＳｒ_ｘＣｏＯ_３膜及びＰｂ（Ｚｒ，Ｔｉ）Ｏ_３膜を室温で成膜する工程とを含み、
    これらを成膜した後、ポストアニールによって結晶化させることを特徴とする不揮発性メモリ用トランジスタの製造方法。

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