JP2006216665A - 半導体装置 - Google Patents

Abstract

【課題】 強誘電体膜と強磁性体膜との２つの層を積層することなく、かつ強磁性及び強誘電性を損なうことのない構造を有する半導体装置を提供する。
【解決手段】 半導体からなる表層部を含む基板１の該表層部内のチャネル領域２の両側に、ソース領域３及びドレイン領域４が形成されている。チャネル領域の上にゲート絶縁膜７が形成されている。ゲート絶縁膜の上に被制御膜９が形成されている。被制御膜は、強誘電性を示すとともに、強磁性またはフェリ磁性をも示す。被制御膜の上にゲート電極１０が形成されている。被制御膜の磁化の向きを変化させる磁化制御構造が設けられている。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に不揮発性半導体メモリ等に利用される半導体装置に関する。

自発分極を持つ強誘電体をキャパシタの誘電体層に用いた不揮発性メモリ（ＦＲＡＭ）が、次世代のメモリとして期待されている。ＦＲＡＭは、非接触のＩＣカード等への応用が期待される。特に、電界効果型トランジスタ（ＦＥＴ）のゲート絶縁膜上に強誘電体膜を設けた構造を有する１トランジスタ型ＦＲＡＭは、非破壊読み出しが可能であり、セル面積を小さくすることができるという特徴を有する。このため、１トランジスタ−１キャパシタ型ＦＲＡＭや、２トランジスタ−２キャパシタ型ＦＲＡＭに比べて、高密度化の点で有利である。

代表的な１トランジスタ型ＦＲＡＭは、ソース及びドレインが形成された半導体基板（Ｓ）のチャネル領域の上に、ゲート絶縁膜（Ｉ）、強誘電体膜（Ｆ）、及び電極膜（Ｍ）が積層された構造を有する。この構造を有するＦＥＴは、ＭＦＩＳ型ＦＥＴと呼ばれる。強誘電体膜の分極方向によってソース−ドレイン間のコンダクタンスが変化することを利用し、”０”状態と”１”状態とが判別される。

強誘電体膜には、ペロブスカイト構造を有するＰｂ（Ｚｒ，Ｔｉ）Ｏ_３（ＰＺＴ）系の材料や、ビスマス層状構造を有する（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２あるいはＳｒＢｉ_２Ｔａ_２Ｏ_９等が用いられる。ビスマス層状構造を有する強誘電体は、ＰＺＴ系材料とは異なり鉛を含まないので、環境の面からは好ましい材料であるといえるが、ＰＺＴ系材料にくらべて分極が小さい。

１トランジスタ型ＦＲＡＭのゲート絶縁膜上に形成された強誘電体膜は減極しやすく、長時間のデータ保持特性に課題がある。長時間のデータ保持を実現するために、データ消失前にリフレッシュ電圧を印加する等の操作を行う必要がある。強誘電体膜の減極が生じる原因として、ゲート絶縁膜の絶縁性が十分ではないために生じるリーク電流によって、蓄積電荷が減少すること、強誘電体膜の表面の電荷を中性化するために強誘電体膜内部に逆電界が生成されやすいこと等が挙げられる。

図６に、下記の特許文献１に開示された１トランジスタ型不揮発性メモリの断面図を示す。半導体基板１００の表層部に、ソース領域１０１及びドレイン領域１０２が形成され、両者の間にチャネル領域１０３が画定されている。チャネル領域１０３の上に、強誘電体膜１０４、強磁性体膜１０５、及びゲート電極１０６がこの順番に積層されている。強誘電体膜１０４は、その厚さ方向に分極される。強磁性体膜１０５は、基板面に平行で、かつキャリアの移動方向に垂直な方向（図６の紙面に垂直な方向）に磁化される。

強磁性体膜１０５が磁化されると、チャネル領域１０３を移動するキャリアに、ローレンツ力が作用する。磁化の向きにより、ソース−ドレイン間のコンダクタンスが変化する。このコンダクタンスの変化を利用して、メモリが実現される。

分極の向きの異なる２つの状態、及び磁化の向きの異なる２つの状態が実現される。分極の向きと磁化の向きとの組み合わせによって、合計４つの状態が実現される。特許文献１に開示されたメモリは、この４つの状態をそれぞれ４つの値に対応させた４値メモリである。４つの状態のうち２つの状態のみを利用して２値メモリとして利用することも可能である。強誘電体膜の分極に、強磁性体膜の磁化を併用することにより、データ保持特性を改善することが可能になる。

特開２００４−１７２４８３号公報

特許文献１に開示されたメモリにおいては、強誘電体膜と強磁性体膜とを積層しなければならない。強磁性材料と強誘電体材料とを混合して加圧成形する方法も考えられるが、この方法では、強誘電体膜や強磁性体膜の特性や信頼性が損なわれるおそれがある。

本発明の目的は、強誘電体膜と強磁性体膜との２つの層を積層することなく、かつ強磁性及び強誘電性を損なうことのない構造を有する半導体装置を提供することである。

本発明の一観点によると、半導体からなる表層部を含む基板の該表層部内のチャネル領域の両側に形成されたソース領域及びドレイン領域と、前記チャネル領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置され、強誘電性を示すとともに、強磁性またはフェリ磁性をも示す被制御膜と、前記被制御膜の上に形成されたゲート電極と、前記被制御膜の磁化の向きを変化させる磁化制御構造とを有する半導体装置が提供される。

被制御膜が、強誘電性を示すとともに、強磁性またはフェリ磁性をも示す材料で形成されているため、強誘電体膜と磁性体膜との２層を別々に形成する必要がない。強誘電性による誘電分極と、強磁性またはフェリ磁性による磁化を併用してデータを記憶することにより、データ保持特性を高めることができる。

図１に、第１の実施例による半導体装置の斜視図を示す。基板１の、ｐ型シリコンからなる表層部にチャネル領域２が画定されている。チャネル領域２の両側に、ｎ型不純物が添加されたソース領域３及びドレイン領域４が形成されている。

チャネル領域２の上に、ゲート絶縁膜７、被制御膜９、及びゲート電極１０がこの順番に積層されている。ゲート絶縁膜７は、例えば酸化ハフニウム等の絶縁材料で形成されており、その厚さは３〜１５ｎｍ、例えば５ｎｍである。被制御膜９は、例えばＢｉＦｅＯ_３（以下、「ＢＦＯ」と記す。）で形成されており、その厚さは３００ｎｍである。ゲート電極１０は、例えばＰｔで形成されており、その厚さは１００ｎｍである。

チャネル領域２、ソース領域３、ドレイン領域４、ゲート絶縁膜７、被制御膜９、及びゲート電極１０が、ｎチャネルＭＦＩＳ型ＦＥＴを構成する。半導体基板１の上に被制御膜９を直接形成しても、キャリアトラップ準位等の少ない良好な界面が得られる場合には、ゲート絶縁膜７を省略してもよい。

ソース領域３からドレイン領域４に向かう方向（チャネル領域２をキャリアが移動する方向）をＸ軸とし、基板１の表面に平行な面をＸＹ面とし、基板１の表面の法線方向をＺ軸とするＸＹＺ直交座標系を導入する。キャリア（電子）の移動する向きをＸ軸の正方向とし、ソース領域３を左側に、ドレイン領域４を右側に見て進む方向をＹ軸の正方向とする。

ゲート絶縁膜７、被制御膜９、及びゲート電極１０を覆うように、基板１の上に、酸化シリコン等からなる層間絶縁膜２０が形成されている。磁化用配線１１が、層間絶縁膜２０の上に配置されている。磁化用配線１１は、チャネル領域２内のキャリアの移動方向と平行な方向（Ｘ方向）に延在し、チャネル領域２の上方を通過する。

ソース領域３が配線Ｖｓに接続され、ドレイン領域４が配線Ｖｄに接続されている。ゲート電極１０が、配線Ｖｇ０に接続されている。磁化用配線１１の、Ｘ軸の負側の端が配線Ｖｇ１に接続され、Ｘ軸の正側の端が配線Ｖｇ２に接続されている。配線Ｖｇ１及びＶｇ２が、磁化用電源１２に接続されている。磁化用電源１２は、配線Ｖｇ１及びＶｇ２を介して、磁化用配線１１に、Ｘ軸の正の向きに、または負の向きに電流を流すことができる。

次に、図２（Ａ）〜図２（Ｆ）を参照して、第１の実施例による半導体装置の製造方法について説明する。図２（Ａ）、図２（Ｃ）、及び図２（Ｅ）は、半導体装置の断面図を示し、図２（Ｂ）、図２（Ｄ）、及び図２（Ｆ）は、それぞれ図２（Ａ）、図２（Ｃ）、及び図２（Ｅ）に示した製造段階における装置の平面図を示す。

図２（Ａ）及び図２（Ｂ）に示したｐ型シリコンからなる半導体基板１の表層部に、通常のＭＯＳＦＥＴの製造工程と同様に、シャロートレンチアイソレーション構造の素子分離絶縁膜を形成する。酸化シリコンからなる仮のゲート酸化膜、及び多結晶シリコンからなる仮のゲート電極を形成する。仮のゲート電極をマスクとして、ｎ型不純物をイオン注入し、活性化アニールを行う。これにより、ソース領域３及びドレイン領域４が形成される。仮のゲート酸化膜及び仮のゲート電極を除去する。

半導体基板１の上に、酸化ハフニウム膜７ａを、例えば電子ビーム蒸着により形成する。ラピッドサーマルアニール（ＲＴＡ）炉を用い、酸化性雰囲気中において、７５０℃〜８５０℃で熱処理を行う。酸化ハフニウム膜７ａの上に、ＢＦＯ膜９ａを、例えばパルスレーザ蒸着（ＰＬＤ）法により形成する。ＢＦＯ膜９ａの上に、白金膜１０ａを、電子ビーム蒸着により形成する。

以下、ＰＬＤ法の手順について説明する。真空チャンバ中にＢＦＯセラミックスよりなるターゲットを配置する。酸化ハフニウム膜７ａが形成された半導体基板１を、このターゲットに対向するように配置する。基板温度を３５０℃に保持し、酸素分圧を１．３Ｐａとする。Ｎｄ：ＹＡＧレーザの３倍高調波（波長３５５ｎｍ）を、１０Ｈｚの繰り返し周波数でターゲットに照射することにより、酸化ハフニウム膜７ａ上に、ＢＦＯ膜９ａを３００ｎｍの厚さ堆積させる。

ＢＦＯのバルク体は、本来強誘電体であり、かつ反強磁性体であるが、反強磁性体を薄膜化すると、強磁性の性質が現れることが知られている。ＢＦＯを主成分とする薄膜は、強誘電性と強磁性との両方の性質を持つ。

この方法で作製したＢＦＯ膜の飽和磁化は９０ｅｍｕ／ｃｍ^３（９０／（４π×１０^−３）Ａ／ｍ）であった。

図２（Ｃ）及び図２（Ｄ）に示すように、白金膜１０ａから酸化ハフニウム膜７ａまでの３層を、フォトリソグラフィ技術を用いて所定形状にパターニングする。白金膜１０ａ、ＢＦＯ膜９ａ、及び酸化ハフニウム膜７ａは、エッチングガスとしてアルゴンと塩素との混合ガスを用い、一括してエッチングすることができる。これにより、酸化ハフニウムからなるゲート絶縁膜７、ＢＦＯからなる被制御膜９、及び白金からなるゲート電極１０が得られる。

図２（Ｅ）及び図２（Ｆ）に示すように、層間絶縁膜２０の形成、磁化用配線１１の形成、ビアホールＨｓ、Ｈｄ、Ｈｇ、及びＨｍの開口、これらのビアホール内への導電性プラグの充填、及び必要な多層配線（図示せず）の形成を行う。ビアホールＨｓ内の導電性プラグはソース領域３と上層配線とを接続し、ビアホールＨｄ内の導電性プラグは、ドレイン領域４と上層配線とを接続し、ビアホールＨｇ内の導電性プラグは、ゲート電極１０と上層配線とを接続し、ビアホールＨｍ内の導電性プラグは、磁化用配線１１と磁化用電源１２とを接続する。

図１に示した磁化用配線１１に、Ｘ軸の負の向きの電流を流すことにより、被制御膜９をＹ軸の負の方向に磁化することができる。逆に、磁化用配線１１に、Ｘ軸の正の向きの電流を流すことにより、被制御膜９をＹ軸の正の方向に磁化することができる。

次に、図３（Ａ）〜図３（Ｃ）を参照して、第１の実施例による半導体装置の動作原理について説明する。

図３（Ａ）に示すように、チャネル領域２とゲート電極１０との間に電圧を印加して、ＢＦＯからなる被制御膜９に、Ｚ軸の負の向きの誘電分極Ｐを生じさせる。ゲート電極１０に、Ｘ軸の負の向きの電流を流し、被制御膜９に、Ｙ軸の負の向きの磁化Ｍを生じさせる。Ｚ軸の負の向きの誘電分極Ｐは、ソースドレイン間のコンダクタンスを高める作用を奏する。Ｙ軸の負の向きの磁場により、チャネル領域２をソース領域３からドレイン領域４に向かって流れる電子が、Ｚ軸の正の向きのローレンツ力を受ける。このため、Ｙ軸の負の向きの磁化Ｍは、ソースドレイン間のコンダクタンスを高める作用を奏する。つまり、Ｚ軸の負の向きの誘電分極ＰとＹ軸の負の向きの磁化Ｍは、共にコンダクタンスを高める作用を奏する。図３（Ｃ）に示すように、この状態を「１」に対応付ける。

図３（Ｂ）に示すように、チャネル領域２とゲート電極１０との間に電圧を印加して、被制御膜９にＺ軸の正の向きの誘電分極Ｐを生じさせる。さらに、ゲート電極１０に、Ｘ軸の正の向きの電流を流し、被制御膜９にＹ軸の正の向きの磁化Ｍを生じさせる。Ｚ軸の正の向きの誘電分極Ｐは、ソースドレイン間のコンダクタンスを低下させる作用を奏する。Ｙ軸の正の向きの磁場により、チャネル領域２をソース領域３からドレイン領域４に向かって流れる電子が、Ｚ軸の負の向きのローレンツ力を受ける。このため、Ｙ軸の正の向きの磁化Ｍは、ソースドレイン間のコンダクタンスを低下させる作用を奏する。つまり、Ｚ軸の正の向きの誘電分極ＰとＹ軸の正の向きの磁化Ｍは、共にコンダクタンスを低下させる作用を奏する。図３（Ｃ）に示すように、この状態を「０」に対応付ける。

図３（Ｃ）に示すように、誘電分極の向きがＺ軸の正であり、かつ磁化の向きがＹ軸の負である状態、及び誘電分極の向きがＺ軸の負であり、かつ磁化の向きがＹ軸の負である状態を「不定」状態とする。

このように「０」と「１」の状態を定義すると、第１の実施例による半導体装置は、２値の不揮発性メモリとして機能する。誘電分極と磁化とが併用されて「０」または「１」状態が記憶されるため、誘電分極のみを利用するメモリに比べて、データ保持特性が改善される。

さらに、第１の実施例では、１つの被制御膜９が、強誘電体材料、及び磁性材料の両方の特性を示すため、強誘電体層と磁性層との２層を別々に設ける必要がない。これにより、素子構造が簡単化される。被制御膜９の材料であるＢＦＯは、従来のＭＦＩＳ型ＦＥＴの強誘電体層に用いられているＰＺＴ等に比べて、誘電率が小さい。このため、被制御膜９に効率的に電圧を印加することができる。また、ＢＦＯは鉛を含まないため、環境保護の点でも優れた材料であるといえる。

図４に、第２の実施例による半導体装置の概略斜視図を示す。以下、図１に示した第１の実施例による半導体装置との相違点に着目して説明する。

第１の実施例では、チャネル領域２とゲート電極１０との間に電圧を印加して、被制御膜９に誘電分極を生じさせた。第２の実施例では、チャネル領域２と被制御膜９との間に分極用電極８が配置されている。分極用電極８は、上層の配線Ｖｐに接続される。分極用電極８とゲート電極１０との間に電圧を印加して被制御膜９に誘電分極を生じさせる。

さらに、ゲート電極１０が、第１の実施例の磁化用配線１１を兼ねている。磁化用電源１２が、ゲート電極１０に接続される。ゲート電極１０に、Ｘ方向の電流を流すことにより、被制御膜９を磁化することができる。

第２の実施例による半導体装置の製造方法について、第１の実施例による半導体装置の製造方法と対比させて簡単に説明する。

第２の実施例では、図２（Ａ）に示した酸化ハフニウム膜７ａとＢＦＯ膜９ａとの間に、分極用電極８となる白金膜を形成しておく。図２（Ｃ）に示したエッチング工程において、分極用電極８となる白金膜が露出した時点で一旦エッチングを停止させる。露出した白金膜の一部が、既にエッチングされた被制御膜９の縁よりも外側に張り出すように、エッチングマスクを変えて、この白金膜及びゲート絶縁膜７をエッチングする。この張り出し部分に、ビアホールを形成することにより、分極用電極８と配線Ｖｐとの接続を得ることができる。

次に、図５（Ａ）〜図５（Ｆ）を参照して、第３の実施例による半導体装置及びその製造方法について説明する。図５（Ａ）、図５（Ｃ）、及び図５（Ｅ）は、半導体装置の断面図を示し、図５（Ｂ）、図５（Ｄ）、及び図５（Ｆ）は、それぞれ図５（Ａ）、図５（Ｃ）、及び図５（Ｅ）に示した製造段階における装置の平面図を示す。

図５（Ａ）に示すように、半導体基板１の表層部に、ソース領域３、ドレイン領域４を形成し、表面上に、酸化ハフニウム膜７ａを形成する。ここまでの製造工程は、図２（Ａ）及び図２（Ｂ）を参照して説明した第１の実施例による半導体装置の製造工程と同じである。

酸化ハフニウム膜７ａの上に、電子ビーム蒸着により白金膜８ａを形成する。白金膜８ａの厚さは、例えば３０ｎｍとする。白金膜８ａ上に、ＢＦＯ膜９ａを、例えばＰＬＤ法により形成する。形成条件は、第１の実施例のＢＦＯ膜９ａの形成条件と同一である。ＢＦＯ膜９ａの上に、反強磁性のＰｄＰｔＭｎ膜１５ａを電子ビーム蒸着により形成する。その厚さは、例えば２０ｎｍとする。ＰｄＰｔＭｎ膜１５ａの上に、白金膜１０ａを、電子ビーム蒸着により形成する。

図５（Ｃ）及び図５（Ｄ）に示すように、白金膜１０ａからＢＦＯ膜９ａまでの３層を、ゲート電極１０の平面形状に対応するエッチングマスクを用いてエッチングする。白金膜８ａが露出した時点でエッチングを停止する。エッチングマスクを除去し、ゲート電極１０と分極用電極８とを覆う平面形状を有するエッチングマスクを新たに形成する。分極用電極８は、ソース領域３からチャネル２を経由してドレイン領域４まで達する。このエッチングマスクを用いて、白金膜８ａ及び酸化ハフニウム膜７ａをエッチングする。これらのエッチングは、エッチングガスとしてアルゴンと塩素とを用いて行うことができる。白金のエッチングレートが、ＢＦＯのエッチングレートよりも小さいため、白金膜８ａが露出した時点で、時間制御により比較的容易にエッチングを停止させることができる。

ここまでの工程で、酸化ハフニウムからなるゲート絶縁膜７、白金からなる分極用電極８、ＢＦＯからなる被制御膜９、ＰｄＰｔＭｎからなる反強磁性膜１５、白金からなるゲート電極１０が得られる。

図５（Ｅ）及び図５（Ｆ）に示すように、層間絶縁膜２０を形成し、２つのビアホールＨｍ、及びビアホールＨｄ、Ｈｓ、Ｈｇを開口する。平面図において、２つのビアホールＨｍは、それぞれ分極用電極８の両端に配置され、ビアホールＨｓ及びＨｄは、それぞれソース領域３及びドレイン領域４内に配置され、ビアホールＨｇは、ゲート電極１０内に配置される。これらのビアホール内に、タングステン等の導電性プラグを充填する。層間絶縁膜２０の上に、上層の配線をアルミニウム等で形成する。

図４に示した第２の実施例では、ゲート電極１０が磁化用配線を兼ねていたが、第３の実施例では、分極用電極８が磁化用配線を兼ねている。

また、第３の実施例では、被制御膜９とゲート電極１０との間に、反強磁性膜１５が配置されている。反強磁性膜１５は、例えばＰｄＰｔＭｎ、ＮｉＯ等の反強磁性材料で形成され、その厚さは例えば２０ｎｍである。反強磁性膜１５がＰｄＰｔＭｎで形成されている場合、例えば基板温度を２５０℃〜２８０℃とし、２Ｔ程度の磁場を印加することにより、反強磁性膜１５の磁化方向をＹ軸と平行にする。

反強磁性膜１５と被制御膜９とが交換結合することにより、被制御膜９の保磁力を大きくすることができる。これにより、データ保持特性をさらに改善させることができる。

第３の実施例による半導体装置に「１」を記憶させたときの初期状態におけるドレイン電流は４×１０^−６Ａであり、３０日経過後に、１×１０^−６Ａであった。「０」を記憶させたときの初期状態におけるドレイン電流は１×１０^−１１Ａであり、３０日経過後に、３×１０^−１１Ａであった。このように、３０日経過しても、初期の記憶状態が十分保持されている。

上記第１〜第３の実施例では、被制御膜９をＢＦＯで形成したが、強誘電性を示すとともに、強磁性またはフェリ磁性をも示す他の材料で形成してもよい。被制御膜９をＢＦＯで形成する場合、リーク電流の増大を抑制するために、ドーパントを添加してもよい。ドーパントとして希土類元素、好ましくはＬａやＮｄを添加することにより、リーク電流の増大を抑制することができる。ＬａまたはＮｄ等の希土類元素を添加すると、Ｂｉの一部がＬａまたはＮｄに置き換えられる。Ｂｉの組成比を１−ｘとし、ＬａまたはＮｄの組成比をｘとしたとき、リーク電流増大抑制効果を得るために、ｘを０．３以下とすることが好ましい。これらのドーパントは、前駆体溶液に添加しておけばよい。

上記第１〜第３の実施例では、被制御膜９の磁化方向をＹ軸と平行にしたが、必ずしも平行である必要はなく、磁化方向をキャリアの移動方向（Ｘ軸方向）と交差する方向にしてもよい。

また、上記第１〜第３の実施例では、ゲート電極１０または分極用配線１１に電流を流して磁場を発生させることにより、被制御膜９を磁化した。強誘電体の誘電分極のスイッチングに伴う磁化のスイッチング現象を利用して、被制御膜９を磁化することも可能である。

また、上記第１〜第３の実施例では、ｎチャネルのＭＦＩＳ型ＦＥＴで不揮発性メモリを構成したが、ｐチャネルのＭＦＩＳ型ＦＥＴを用いることも可能である。ｐチャネルの場合には、チャネル領域を移動するキャリアが正の電荷を持つ正孔である。このため、被制御膜９の磁化の向きが同一である場合に、正孔に働くローレンツ力の向きは、電子に働くローレンツ力の向きと反対になる。なお、正孔よりも電子の方が、移動度が高いため、ｎチャネルのＭＦＩＳ型ＦＥＴの方が、高速動作に適している。

被制御膜９を形成する材料を、Ｚ方向に最も誘電分極し易く、かつＹ方向に最も磁化され易いように配向させることにより、データ保持特性をさらに高めることができる。例えば、被制御膜９の下地になるゲート絶縁膜７の材料を適切に選択し、エピタキシャル成長させることにより、被制御膜９を形成する材料を配向させることが可能になる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

上記実施例から、以下の付記に示す発明が導出される。

（付記１） 半導体からなる表層部を含む基板の該表層部内のチャネル領域の両側に形成されたソース領域及びドレイン領域と、
前記チャネル領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置され、強誘電性を示すとともに、強磁性またはフェリ磁性をも被制御膜と、
前記被制御膜の上に形成されたゲート電極と、
前記被制御膜の磁化の向きを変化させる磁化制御構造と
を有する半導体装置。（１）
（付記２）さらに、前記被制御膜と前記ゲート絶縁膜との間に、前記被制御膜の分極方向を制御する分極用電極を有する付記１に記載の半導体装置。（２）
（付記３）前記磁化制御構造は、前記被制御膜の磁化の向きを変化させる磁場を発生する電流を流す磁化用導電部材を含む付記１または２に記載の半導体装置。（３）
（付記４）前記磁化用導電部材は、前記基板の表面に平行で、かつ前記チャネル領域を移動するキャリアの移動方向と交差する方向に電流を流す付記１〜３のいずれかに記載の半導体装置。

（付記５）前記ゲート電極が、前記磁化用導電部材を兼ねる付記３または４に記載の半導体装置。

（付記６）さらに、前記基板の上に配置され、前記ゲート電極を覆う絶縁膜を有し、
前記磁化用導電部材は、前記絶縁膜の上に配置され、前記チャネル領域を移動するキャリアの移動方向と平行な方向に延在する付記３または４に記載の半導体装置。（４）
（付記７）前記被制御膜を形成する材料が、ＢｉＦｅＯ_３を主成分とする強誘電体である付記１〜６のいずれかに記載の半導体装置。

（付記８）前記被制御膜に、希土類元素が添加されている付記７に記載の半導体装置。

（付記９）前記被制御膜を形成する材料のＢｉの組成比を１−ｘ、希土類元素の組成比をｘとしたとき、ｘが０．３以下である付記８に記載の半導体装置。

（付記１０）半導体からなる表層部を含む基板の該表層部内のチャネル領域の両側に形成されたソース領域及びドレイン領域と、
前記チャネル領域の上に配置され、強誘電性を示すとともに、強磁性またはフェリ磁性をも示す被制御膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記被制御膜の磁化の向きを変化させる磁化制御構造と
を有する半導体装置。（５）

第１の実施例による半導体装置の概略斜視図である。 （Ａ）、（Ｃ）は、第１の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図であり、（Ｂ）、（Ｄ）は、それぞれ（Ａ）、（Ｃ）の段階における平面図であり、（Ｅ）及び（Ｆ）は、それぞれ第１の実施例による半導体装置の断面図及び平面図である。 （Ａ）及び（Ｂ）は、第１の実施例による半導体装置の動作原理を説明するための模式図であり、（Ｃ）は、分極の向き、磁化の向き、及びメモリ状態の関係を示す図表である。 第２の実施例による半導体装置の概略斜視図である。 （Ａ）、（Ｃ）は、第３の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図であり、（Ｂ）、（Ｄ）は、それぞれ（Ａ）、（Ｃ）の段階における平面図であり、（Ｅ）及び（Ｆ）は、それぞれ第３の実施例による半導体装置の断面図及び平面図である。 従来のＭＦＩＳ型ＦＥＴの断面図である。

符号の説明

１、１００ 基板
２、１０３ チャネル領域
３、１０１ ソース領域
４、１０２ ドレイン領域
７ ゲート絶縁膜
８ 分極用電極
９ 被制御膜
１０、１０６ ゲート電極
１１ 磁化用配線
１２ 磁化用電源
１５ 反強磁性層
１０４ 強誘電体膜
１０５ 強磁性体膜

Claims (5)

1. 半導体からなる表層部を含む基板の該表層部内のチャネル領域の両側に形成されたソース領域及びドレイン領域と、
   前記チャネル領域の上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に配置され、強誘電性を示すとともに、強磁性またはフェリ磁性をも示す被制御膜と、
   前記被制御膜の上に形成されたゲート電極と、
   前記被制御膜の磁化の向きを変化させる磁化制御構造と
   を有する半導体装置。
2. さらに、前記被制御膜と前記ゲート絶縁膜との間に、前記被制御膜の分極方向を制御する分極用電極を有する請求項１に記載の半導体装置。
3. 前記磁化制御構造は、前記被制御膜の磁化の向きを変化させる磁場を発生する電流を流す磁化用導電部材を含む請求項１または２に記載の半導体装置。
4. さらに、前記基板の上に配置され、前記ゲート電極を覆う絶縁膜を有し、
   前記磁化用導電部材は、前記絶縁膜の上に配置され、前記チャネル領域を移動するキャリアの移動方向と平行な方向に延在する請求項３に記載の半導体装置。
5. 半導体からなる表層部を含む基板の該表層部内のチャネル領域の両側に形成されたソース領域及びドレイン領域と、
   前記チャネル領域の上に配置され、強誘電性を示すとともに、強磁性またはフェリ磁性をも示す被制御膜と、
   前記ゲート絶縁膜の上に形成されたゲート電極と、
   前記被制御膜の磁化の向きを変化させる磁化制御構造と
   を有する半導体装置。
   

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