JP5140936B2 - 不揮発性メモリ及びその製造方法 - Google Patents

Description

本発明は、不揮発性メモリ及びその製造方法に関する。

自発分極をもつ強誘電体をキャパシタ部分に用いた不揮発性メモリ（ＦｅＲＡＭ）は、次世代のメモリとして、非接触のＩＣカード等への応用が期待されている。現在使われている強誘電体キャパシタ材料は、ペロブスカイト酸化物Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３系である。ペロブスカイト酸化物Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３系の自発分極量Ｐｒは約５０μＣ／ｃｍ^２である。この自発分極量が２倍以上になるとさらに高密度な不揮発性メモリを作製することが可能となる。

近年、磁性元素を含むペロブスカイト酸化物において巨大な自発分極量を示す結果が報告されている。例えば非特許文献１には、酸化ビスマス鉄（ＢｉＦｅＯ_３）薄膜の自発分極量Ｐｒは１００〜１５０μＣ／ｃｍ^２の値を示すことが報告されている。また、強誘電性の理論計算の進展もあり、電子構造から強誘電性が計算されている。例えば非特許文献２には、ＢｉＣｏＯ_３の自発分極量Ｐｒは１７９μＣ／ｃｍ^２になることが予言されている。磁性元素を含む材料は強誘電性によい影響を及ぼさないと考えられてきたが、重要な働きをする可能性のあることが分かってきた。
Ｋ．Ｙ．ＹＵＮｅｔ．ａｌ．，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．４３，Ｎｏ．５Ａ（２００４） Ｙ．Ｕｒａｔａｎｉ，ｅｔ．ａｌ．，Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．４４，Ｎｏ．９Ｂ，２００５，ｐｐ．７１３０−７１３３

しかし、磁性元素を含む強誘電体はリーク電流が大きいため、実際にデバイスへと組み込むことが困難であった。

本発明の目的は、強誘電体のリーク電流を抑制し、安定して使用することができる不揮発性メモリ及びその製造方法を提供することにある。

上記目的は、半導体基板上に形成された第１の電極と、前記第１の電極上に形成されて磁性元素を含む強誘電体膜と、前記強誘電体膜上に形成された第２の電極とを備えた強誘電体キャパシタと、前記強誘電体膜に磁場を印加する磁場印加部とを有することを特徴とする不揮発性メモリによって達成される。

また、上記目的は、半導体基板上に形成され、磁性元素を含む強誘電体膜と、前記強誘電体膜上に形成されたゲート電極と、前記強誘電体膜下方の前記半導体基板界面のチャネル領域を挟んだ両側に形成されたソース／ドレイン領域と、前記強誘電体膜に磁場を印加する磁場印加部とを有することを特徴とする不揮発性メモリによって達成される。

また、上記目的は、基板上に第１の電極を形成し、前記第１の電極上に磁性元素を含む強誘電体膜を形成し、前記強誘電体膜上に第２の電極を形成して強誘電体キャパシタを形成し、前記強誘電体膜に磁場又は磁場及び電場を印加すると共に加熱し、前記強誘電体膜を冷却することを特徴とする不揮発性メモリの製造方法によって達成される。

また、上記目的は、磁性元素を含む強誘電体膜を半導体基板上に形成し、前記強誘電体膜上にゲート電極を形成し、前記強誘電体膜下方の前記半導体基板界面のチャネル領域を挟んだ両側にソース／ドレイン領域を形成し、前記強誘電体膜に磁場又は磁場及び電場を印加すると共に加熱し、前記強誘電体膜を冷却することを特徴とする不揮発性メモリの製造方法によって達成される。

本発明によれば、強誘電体のリーク電流を抑制し、安定して使用することができる不揮発性メモリが実現できる。

以下で説明する第１乃至第４の実施の形態は本発明の例示であり、本発明の範囲を制限しない。本発明の趣旨に合致する限り他の実施の形態も本発明の範疇に属し得ることはいうまでもない。

〔第１の実施の形態〕
本発明の第１の実施の形態による不揮発性メモリ及びその製造方法について図１乃至図６を用いて説明する。まず、磁性元素を含む強誘電体材料について図１を用いて説明する。図１は、磁性元素を含む強誘電体材料としてのＢｉＦｅＯ_３の結晶構造を示している。図１に示すように、ＢｉＦｅＯ_３はＡＢＯ_３で表される単純ペロブスカイト構造を有している。ＢｉがＡサイト、ＦｅがＢサイトに該当する。Ｂｉ^３＋及びＦｅ^３＋の組み合わせが標準である。Ｂｉ^３＋及びＦｅ^３＋の少なくとも一方がプラス三価以外の価数を取ると、結晶中に格子欠陥が増え、リーク電流が増加し易い。特にＢサイトの価数は変動し易い。さらに酸化ビスマスは融点が８１７℃と低く、加熱により蒸発し易い。このため、Ｂｉは結晶化プロセス中にペロブスカイト構造のサイトから欠損しやすい。Ｂｉの欠損量が多くなると強誘電性を有しない異相が生成されてリーク電流が増大する。上記ＢｉＦｅＯ_３の形成方法は特に制限はないが、ＭＯＣＶＤ法、パルスレーザ蒸着法（ＰＬＤ法）又は化学溶液堆積法（ＣＳＤ法）等が好ましい。

以上のようなＢｉＦｅＯ_３を誘電体に用いた容量素子は例えばＦｅＲＡＭの一部として使用できる。当該ＦｅＲＡＭはトランジスタ等の能動素子と、抵抗及びコンデンサ等の受動素子と、多層配線等とを組み合わせた集積回路に好適に使用することができる。ＦｅＲＡＭはパーソナルコンピュータ、スマートカード、セキュリティカード、ＲＦＩＣタグ、携帯電話及びＰＤＡ等の電子装置に好適に使用することができる。

次に、本実施の形態による不揮発性メモリ１の概略の構成について図２を用いて説明する。図２は、本実施の形態の不揮発性メモリ１のアレイ状に形成されたメモリセルアレイのうちの１個のメモリセルの基板面に垂直な断面構造を示している。図２に示すように、不揮発性メモリ１のメモリセルは、例えばｎ型シリコン半導体基板３に形成された素子分離絶縁膜７で画定された素子領域内に形成されている。不揮発性メモリ１のメモリセルは、セル選択トランジスタ５と、セル選択トランジスタ５に電気的に接続された強誘電体キャパシタ２とを有している。不揮発性メモリ１のメモリセルは１トランジスタ１キャパシタ（１Ｔ１Ｃ）型の構造を有している。

セル選択トランジスタ５は、半導体基板３上に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成された例えばポリシリコン膜のゲート電極Ｇとを有している。ゲート電極Ｇには、メモリセルの選択に用いられるセル選択信号が入力されるワード線（不図示）が接続されている。セル選択トランジスタ５は、ゲート絶縁膜４下層の半導体基板３に形成されるチャネル領域を挟んだ両側に形成されたｐ型不純物拡散層のソース領域Ｓ及びドレイン領域Ｄを有している。半導体基板３の全面には、例えば二酸化シリコン（ＳｉＯ_２）の層間絶縁膜９が形成されている。層間絶縁膜９表面は平坦化されている。セル選択トランジスタ５のソース領域Ｓの上層部の層間絶縁膜９は開口されてコンタクトホールが形成されている。コンタクトホールには例えばタングステンが埋め込まれてタングステン・プラグ１１が形成されている。ドレイン領域Ｄは、メモリセルに書込まれるデータに対応した電圧が印加されるビット線（不図示）に接続されている。

素子分離絶縁膜７側の層間絶縁膜９上に形成されたシリコン酸化膜１３上には、強誘電体キャパシタ２が形成されている。強誘電体キャパシタ２は、プレート線（不図示）に接続された下部電極（第１の電極）１５と、下部電極１５上に形成されて磁性元素を含む強誘電体膜１７と、強誘電体膜１７上に形成された上部電極（第２の電極）１９とを有している。強誘電体膜１７は、例えばＢｉＦｅＯ_３材料で形成されている。

強誘電体膜１７の形成材料はＢｉＦｅＯ_３に限られず、磁性元素を含む強誘電体材料であればよい。強誘電体膜１７の形成材料は、例えば組成式がＡＢＯ_３の結晶格子を有するペロブスカイト材料であり、結晶格子のＡサイトがＰｂイオン又はＢｉイオン及び少なくとも１種の希土類陽イオンを含み、結晶格子のＢサイトが陽イオンであって磁性イオンを含んでいればよい。さらに、当該磁性イオンは、Ｖイオン、Ｃｒイオン、Ｍｎイオン、Ｆｅイオン、Ｃｏイオン、Ｎｉイオン又はＣｕイオンであることが望ましい。

酸化シリコンで形成された絶縁膜２１は強誘電体キャパシタ２を覆って形成されている。絶縁膜２１には、上部電極１９表面の一部を露出するコンタクトホールＣＨが形成されている。絶縁膜２１上には、コンタクトホールＣＨに埋め込まれてセル選択トランジスタ５側まで延びる配線２３が形成されている。配線２３はコンタクトホールＣＨに露出した上部電極１９と層間絶縁膜９表面に露出したタングステン・プラグ１１とを電気的に接続している。

後程説明するように、不揮発性メモリ１は、強誘電体膜１７の面垂直方向（膜厚方向）に１０ｋＯｅの磁場を印加すると共に４００℃に加熱して形成されている。これにより、強誘電体膜１７のリーク電流が抑制されるので、不揮発性メモリ１のリテンション特性及びインプリント特性等の記憶保持特性が向上し、不揮発性メモリ１を安定して使用することが可能になる。

次に、本実施の形態による不揮発性メモリ１のデータの書込み／読出し動作について図２を用いて簡単に説明する。まず、本実施の形態による不揮発性メモリ１のデータ書込み動作について説明する。ワード線を介してセル選択トランジスタ５のゲート電極Ｇに例えば−Ｖｇ（Ｖ）の電圧を印加してデータを書込むメモリセルを選択する。次いで、「１」のデータ書込み時には、例えばビット線の電圧Ｖｂがプレート線の電圧Ｖｐより電圧値が高くなるように各配線に電圧を印加する。これにより、強誘電体膜１７には、上部電極１９側が下部電極１５側より高電位の電圧が印加される。従って、強誘電体膜１７は上部電極１９から下部電極１５に向かう方向に分極が生じる。当該分極方向を「１」に対応付ける。

一方、「０」のデータ書込み時には、例えばビット線の電圧Ｖｂがプレート線の電圧Ｖｐより電圧値が低くなるように各配線に電圧を印加する。これにより、強誘電体膜１７には、上部電極１９側が下部電極１５側より低電位の電圧が印加される。従って、強誘電体膜１７は下部電極１５から上部電極１９に向かう方向に分極が生じる。当該分極方向を「０」に対応付ける。このように、不揮発性メモリ１は、書込まれるデータと強誘電体膜１７の分極方向とを対応付けることにより、「１」又は「０」のデータを書込むことができる。

次に、本実施の形態による不揮発性メモリ１のデータ読出し動作について説明する。まず、ワード線を介してセル選択トランジスタ５のゲート電極Ｇに例えば−Ｖｇ（Ｖ）の電圧を印加してデータを読出すメモリセルを選択する。次いで、例えばビット線の電圧Ｖｂがプレート線の電圧Ｖｐより電圧値が高くなるように各配線に電圧を印加する。これにより、上部電極１９が下部電極１５より高電位の電圧が印加される。メモリセルに「１」が記憶されている場合には、強誘電体膜１７の分極が反転しないので、強誘電体キャパシタ２の電荷分布に大きな変化が生じず、例えばビット線にはほとんど電流が流れない。これに対し、メモリセルに「０」が記憶されている場合には、強誘電体膜１７の分極が反転するので、強誘電体キャパシタ２の電荷分布に大きな変化が生じ、例えばビット線に相対的に大きな電流が流れる。このように、不揮発性メモリ１はメモリセルに記憶されたデータによってビット線を流れる電流の大きさが異なるので、この電流値の大小によって読出されたデータの値を判別することができる。

磁性元素を含み自発分極の大きい強誘電体を用いた従来の不揮発性メモリは、強誘電体膜に流れるリーク電流が比較的大きいので時間の経過と共に自発分極が失われ易く、記憶データが消失されてしまうという問題を有している。これに対し、本実施の形態による不揮発性メモリ１は、強誘電体膜１７の膜厚方向に１０ｋＯｅの磁場を印加すると共に４００℃に加熱して形成することにより強誘電体膜１７のリーク電流が抑制されている。これにより、不揮発性メモリ１は、磁性元素を含み自発分極の大きい強誘電体を用いても時間の経過と共に自発分極が失われ難く記憶データの消失を防止できる。従って、不揮発性メモリ１を安定して使用することが可能になる。

次に、本実施の形態による不揮発性メモリ１の製造方法について図３乃至図６を用いて説明する。図３乃至図６は、本実施の形態による不揮発性メモリ１の製造方法を示す工程断面図である。まず、図３（ａ）に示すように、素子分離絶縁膜７で画定された素子領域内に例えばｐ型のセル選択トランジスタ５が形成されたｎ型シリコン半導体基板３の全面に例えばＳｉＯ_２の層間絶縁膜９を形成する。層間絶縁膜９はＴＥＯＳガスを用いるプラズマＣＶＤ法を用いて形成される。続いて、層間絶縁膜９を化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨してその表面を平坦化する。次に、ソース領域Ｓ表面の一部を開口するコンタクトホールを層間絶縁膜９に形成する。次いで、コンタクトホールを埋め込んでタングステン・プラグ１１を形成する。

次に、図３（ｂ）に示すように、層間絶縁膜９の全面にシリコン酸化膜６３を形成する。次いで、シリコン酸化膜６３の全面に密着層として酸化チタン層（不図示）を形成し、次いで、例えばスパッタリング法を用いて酸化チタン層の全面に下部電極となる白金（Ｐｔ）層６５を形成する。次に、例えばＭＯＣＶＤ法を用いてＰｔ層６５の全面にＢｉＦｅＯ_３層６７を形成し、次いで、例えば真空蒸着法を用いてＢｉＦｅＯ_３層６７の全面に上部電極となるＰｔ層６９を形成する。

次に、図４（ａ）に示すように、レジストを塗布してパターニングし、素子分離絶縁膜７側にレジスト層６０を形成する。次に、塩素系のエッチングガスを用いてレジスト層６０をエッチングマスクとして半導体基板３上をエッチングし、図４（ａ）に示すように露出部のＰｔ層６９及びＢｉＦｅＯ_３層６７を順次除去して、Ｐｔ層６５が露出するまでエッチング処理を行う。最後にエッチングマスクとして用いていたレジスト層６０を除去する。

次に、図４（ｂ）に示すように、レジストを塗布してパターニングし、素子分離絶縁膜７側のＰｔ層６９及びＢｉＦｅＯ_３層６７を覆うようにレジスト層６２を形成する。次に、塩素系のエッチングガスを用いてレジスト層６２をエッチングマスクとして半導体基板３上をエッチングし、図４（ｂ）に示すように露出部のＰｔ層６５を除去して、シリコン酸化膜６３が露出するまでエッチング処理を行う。最後にエッチングマスクとして用いていたレジスト層６２を除去する。

次に、図５（ａ）に示すように、レジストを塗布してパターニングし、セル選択トランジスタ５のソース領域Ｓ上を開口するレジスト層６４を形成する。次に、塩素系のエッチングガスを用いてレジスト層６４をエッチングマスクとして半導体基板３上をエッチングし、露出部のシリコン酸化膜６３を除去して、タングステン・プラグ１１が露出するまでエッチング処理を行う。最後にエッチングマスクとして用いていたレジスト層６４を除去する。

こうして、図５（ｂ）に示すように、シリコン酸化膜１３上に形成されたＰｔの下部電極１５と、下部電極１５上に形成されたＢｉＦｅＯ_３の強誘電体膜１７と、強誘電体膜１７上に形成されたＰｔの上部電極１９とを有する強誘電体キャパシタ２が完成する。次に、図５（ｂ）に示すように、全面にシリコン酸化膜７１を形成する。次いで、レジストを塗布してパターニングし、強誘電体キャパシタ２を覆うレジスト層（不図示）を形成する。当該レジスト層には、将来的にコンタクトホールＣＨが形成される領域が開口されている。

次に、図６（ａ）に示すように、塩素系のエッチングガスを用いてレジスト層をエッチングマスクとして半導体基板３上をエッチングし、露出部のシリコン酸化膜７１を除去して、上部電極１９及びタングステン・プラグ１１が露出するまでエッチング処理を行う。最後にエッチングマスクとして用いていたレジスト層を除去する。これにより、コンタクトホールＣＨを有する絶縁膜２１が形成される。次に、全面にアルミニウム（Ａｌ）又は銅（Ｃｕ）を用いて金属層（不図示）を形成して所定形状にパターニングし、図６（ｂ）に示すように、コンタクトホールＣＨに埋め込まれてセル選択トランジスタ５側まで延びる配線２３を形成する。これにより、配線２３及びタングステン・プラグ１１を介して上部電極１９とソース領域Ｓとが電気的に接続される。

次に、１０ｋＯｅの磁場Ｈを強誘電体膜１７の膜厚方向に印加すると共に例えば４００℃まで１℃／秒で加熱する。次に、４００℃で３０分保持した後、１℃／秒で冷却する。次いで、磁場Ｈの印加を終了する。こうして、１Ｔ１Ｃ型の不揮発性メモリ１が完成する。

以上説明したように、本実施の形態による不揮発性メモリの製造方法は、強誘電体膜１７への磁場印加工程及び加熱工程を有する点を除いて、従来の不揮発性メモリと同様の製造方法を用いることができる。本実施の形態による不揮発性メモリの製造方法によれば、強誘電体膜１７のリーク電流が抑制されて記憶保持特性に優れる１Ｔ１Ｃ型の不揮発性メモリ１を製造できる。さらに、強誘電体キャパシタ２に磁性元素を含む強誘電体材料を用いることができ、強誘電体キャパシタ２の自発分極量が向上するので、不揮発性メモリ１の高密度化及び大容量化を図ることができる。

〔第２の実施の形態〕
本発明の第２の実施の形態による不揮発性メモリ及びその製造方法について図７乃至図１０を用いて説明する。まず、本実施の形態の不揮発性メモリにおける強誘電体膜のリーク電流の抑制原理について図７を用いて説明する。図７は、温度及び磁場に対するＢｉＦｅＯ_３エピタキシャル膜のリーク電流を示す図である。図中の上段、中段及び下段のそれぞれ横軸は、時間Ｔｉｍｅ（ｓｅｃ）を表し、上段の縦軸は、温度Ｔｅｍｐ（℃）を表し、中段の縦軸は、磁場Ｈ（ｋＯｅ）を表し、下段の縦軸は、リーク電流Ｉ（Ａ）を表している。

図７の０（ｓｅｃ）から３００（ｓｅｃ）までの範囲に示すように、ＢｉＦｅＯ_３膜に磁場Ｈを印加せずに６０℃まで加熱して、６０℃で約３０秒間維持して、その後室温まで冷却すると、ＢｉＦｅＯ_３膜のリーク電流Ｉは温度上昇とともに増加して室温に戻ると元の値に戻る。次に、図７の３００（ｓｅｃ）から１０００（ｓｅｃ）までの範囲に示すように、ＢｉＦｅＯ_３膜を６０℃まで加熱して、６０℃で約３０秒間維持して、その後１０（ｋＯｅ）の磁場Ｈを印加する。この場合、ＢｉＦｅＯ_３膜のリーク電流Ｉは磁場Ｈの印加と共に減少する。ＢｉＦｅＯ_３膜のリーク電流Ｉは磁場Ｈが印加されていると室温に戻っても加熱及び磁場印加前より電流値が低下している。磁場Ｈの印加を終了すると、ＢｉＦｅＯ_３膜のリーク電流Ｉは加熱及び磁場印加前の電流値に戻る。

上記第１の実施の形態による不揮発性メモリ１は、製造時に４００℃という高温状態で磁場が印加される。このため、上記第１の実施の形態による不揮発性メモリ１は、周囲温度が室温程度の環境下で磁場が印加されていなくても、強誘電体膜１７のリーク電流を抑制することができる。しかし、不揮発性メモリに磁場を印加しながら４００℃まで加熱できる製造装置は高価であるため、不揮発性メモリの製造コストの高コスト化に繋がる可能性がある。

そこで、本実施の形態による不揮発性メモリは、リーク電流を抑制するために常に磁場を印加できるように磁場印加部を備えた点に特徴を有している。さらに、本実施の形態による不揮発性メモリの製造方法は、６０℃程度の低温状態で磁場を印加することにより製造コストの低コスト化を図ることができる点に特徴を有している。以下、本実施の形態による不揮発性メモリ及びその製造方法を実施例を用いてより具体的に説明する。本実施の形態の不揮発性メモリ１の構成要素のうち第１の実施の形態の不揮発性メモリ１と同様の機能／作用を有する構成要素には同一の符号を付してその説明は省略する。また、以下の実施例による不揮発性メモリ１のデータ書込み／読出し方法は、第１の実施の形態の不揮発性メモリ１と同様であるため、説明は省略する。

（実施例２−１）
本実施の形態の実施例２−１による不揮発性メモリ１について図８を用いて説明する。図８（ａ）は、本実施例による不揮発性メモリ１の１個のメモリセルの基板面に垂直な断面構造を示している。図８（ｂ）は、本実施例の変形例による不揮発性メモリ１の１個のメモリセルの基板面に垂直な断面構造を示している。図８（ａ）に示すように、不揮発性メモリ１は、上部電極１９上に形成された磁場印加部としての強磁性層２５を有している。強磁性層２５はＣｏＣｒＰｔ系合金で形成されている。強磁性層２５はＣｏＣｒＰｔ系合金に限られず、他のＣｏ系合金、例えばＣｏＣｒ系合金、ＣｏＰｔ系合金又はＣｏＣｒＴａ系合金のいずれで形成されていてもよい。さらに、強磁性層２５はＣｏ系合金の他、Ｎｉ系合金又はＦｅ系合金で形成されていてももちろんよい。さらに、強磁性層２５は、Ｌａ_１−ｘＳｒ_ｘＭｎＯ_３（ｘ＝０．０〜１．０）酸化物で形成されていてもよい。

強磁性層２５は強誘電体膜１７の膜厚方向に磁場を印加できるようになっている。本実施例では、強磁性層２５は上部電極１９の強誘電体膜１７との対向面の裏面側に形成されている。しかし、強磁性層２５は強誘電体膜１７の膜厚方向に磁場を印加できれば、下部電極１５の強誘電体膜１７との対向面の裏面側（下部電極１５の下層）に形成されていてももちろんよい。

図８（ａ）に示すように、絶縁膜２１には、強磁性層２５のほぼ中央部を露出させるコンタクトホールＣＨが形成されている。コンタクトホールＣＨには、配線２３が埋め込まれて形成されている。これにより、上部電極１９は、強磁性層２５、配線２３及びタングステン・プラグ１１を介してセル選択トランジスタ５のソース領域Ｓに電気的に接続される。

後程説明するように、本実施例による不揮発性メモリ１は、製造時に強磁性層２５による１５ｋＯｅの磁場が強誘電体膜１７の膜厚方向に印加されると共に６０℃に加熱して形成される。本実施例による不揮発性メモリ１は上記第１の実施の形態による不揮発性メモリ１より製造段階の加熱温度が低い。しかし、本実施例による不揮発性メモリ１は、記憶装置として実際に使用される際に、強磁性層２５による磁場を強誘電体膜１７に常時印加することができる。これにより、室温又は高温の環境下で不揮発性メモリ１が使用されても、強誘電体膜１７のリーク電流を抑制することができる。これにより、本実施例による不揮発性メモリ１は上記第１の実施の形態による不揮発性メモリ１と同様の効果が得られる。

次に、本実施例による不揮発性メモリ１の製造方法について簡単に説明する。本実施例の製造方法は、第１の実施の形態とほぼ同様であるので差異のある工程についてのみ簡述する。図３（ｂ）に示すＰｔ層６９の形成後に、スパッタリング法を用いてＣｏＣｒＰｔ系合金の磁性層を形成し、次いで、図４（ａ）に示すレジスト層６０を形成する。次に、塩素系のエッチングガスを用いてレジスト層６０をエッチングマスクとして半導体基板３上をエッチングし、露出部のＣｏＣｒＰｔ系合金の磁性層、Ｐｔ層６９及びＢｉＦｅＯ_３層６７を順次除去して、Ｐｔ層６５が露出するまでエッチング処理を行う。これにより、上部電極１９となるＰｔ層６９上にＣｏＣｒＰｔ系合金の磁性層が形成される。

その後、絶縁膜２１となるシリコン酸化膜７１にコンタクトホールＣＨを形成して磁性層をコンタクトホールＣＨ内に露出させる。これにより、強磁性層２５が完成する。その後、図８（ａ）に示す不揮発性メモリ１を形成して６０℃まで加熱し、６０℃で約３０秒間維持した後、１℃／秒で冷却する。加熱の前後において、強誘電体膜１７には、強磁性層２５により約１５ｋＯｅの磁場Ｈが印加されている。こうして、本実施例の不揮発性メモリ１が完成する。

以上説明したように、本実施例による不揮発性メモリ１の製造方法は、第１の実施の形態の製造方法に対して強磁性層２５の形成工程が増えるものの加熱温度を下げることができ、さらに加熱時間の短縮化も図れる。これにより、本実施例による不揮発性メモリ１は比較的安価な製造装置により製造できるので、製造コストの低コスト化を図ることができる。

次に、本実施例の変形例による不揮発性メモリ１について図８（ｂ）を用いて説明する。図８（ｂ）に示すように、本変形例の不揮発性メモリ１は、強磁性層２５の端部側を露出させるようにコンタクトホールＣＨが形成されている点に特徴を有している。本変形例の不揮発性メモリ１は、コンタクトホールＣＨの形成位置が異なる点を除いて、図８（ａ）に示す不揮発性メモリ１と同様の構造を有し、また同様の製造方法によって製造される。これにより、本変形例の不揮発性メモリ１は、図８（ａ）に示す不揮発性メモリ１と同様の効果が得られる。

（実施例２−２）
本実施の形態の実施例２−２による不揮発性メモリ１について図９を用いて説明する。図９は、本実施例による不揮発性メモリ１の１個のメモリセルの基板面に垂直な断面構造を示している。図９に示すように、本実施例による不揮発性メモリ１は上記実施例２−１の強磁性層２５に代えて、磁場印加部としての一対の永久磁石２７ａ、２７ｂを備えた点に特徴を有している。一対の永久磁石２７ａ、２７ｂは強誘電体膜１７の膜厚方向に磁場を印加できるようにメモリセルを挟んで対向配置されている。本実施例による不揮発性メモリ１は第１の実施の形態の不揮発性メモリ１と同じメモリセルの構成を有している。

永久磁石２７ａは、上部電極１９の強誘電体膜１７との対向面の裏面側であって、強誘電体キャパシタ２を覆う絶縁膜２９上に形成されている。永久磁石２７ｂは、下部電極１５の強誘電体膜１７との対向面の裏面側であって、半導体基板３の膜形成面の裏面側に形成されている。一対の永久磁石２７ａ、２７ｂは強誘電体膜１７の膜厚方向に磁場を印加できるように、強誘電体膜１７の膜面側の永久磁石２７ａ、２７ｂ表面は異なる磁極にそれぞれ着磁されている。例えば、強誘電体膜１７膜面側の永久磁石２７ａ表面はＮ極に着磁され、強誘電体膜１７膜面側の永久磁石２７ｂ表面はＳ極に着磁されている。これにより、強誘電体膜１７には、上部電極１９側から下部電極１５側に向かう磁場が印加される。磁場印加部としての永久磁石は必ずしも一対である必要はなく、強誘電体膜１７に所定の強さの磁場が印加できれば、不揮発性メモリ１は永久磁石２７ａ、２７ｂのいずれか一方のみを有していればよい。

後程説明するように、本実施例による不揮発性メモリ１は、製造時に永久磁石２７ａ、２７ｂによる１５ｋＯｅの磁場が強誘電体膜１７の膜厚方向に印加されると共に６０℃に加熱して形成される。これにより、本実施例による不揮発性メモリ１は実施例２−１による不揮発性メモリ１と同様の効果が得られる。

次に、本実施例による不揮発性メモリ１の製造方法について簡単に説明する。本実施例の製造方法は、第１の実施の形態とほぼ同様であるので差異のある工程についてのみ簡述する。第１の実施の形態と同様の製造方法により半導体基板３上に配線２３までを形成する。次に、図９に示すように、必要に応じて半導体基板３の全面に絶縁膜２９を形成する。その後、絶縁膜２９をＣＭＰ法により研磨してその表面を平坦化する。次いで、例えばＮ極側を絶縁膜２９表面に対向させて永久磁石２７ａを貼付し、Ｓ極側を半導体基板３裏面に対向させて永久磁石２７ｂを貼付する。

次に、実施例２−１と同様の温度プロファイルで半導体基板３を加熱及び冷却する。加熱の前後において、強誘電体膜１７には、永久磁石２７ａ、２７ｂにより約１５ｋＯｅの磁場Ｈが印加されている。こうして、本実施例の不揮発性メモリ１が完成する。

以上説明したように、本実施例による不揮発性メモリ１の製造方法は、第１の実施の形態の製造方法に対して永久磁石２７ａ、２７ｂの貼付工程が増えるものの加熱温度を下げることができ、さらに加熱時間の短縮化も図れる。これにより、本実施例による不揮発性メモリ１は、実施例２−１と同様の効果が得られる。

（実施例２−３）
本実施の形態の実施例２−３による不揮発性メモリ１について図１０を用いて説明する。図１０は、本実施例による不揮発性メモリ１のメモリセルアレイの基板面に垂直な断面構造を示している。図１０に示すように、本実施例による不揮発性メモリ１は上記実施例２−２と同様に磁場印加部としての一対の永久磁石２７ａ、２７ｂを備えた点に特徴を有している。一対の永久磁石２７ａ、２７ｂは強誘電体膜１７の膜面方向に磁場を印加できるようにメモリセルアレイを挟んで対向配置されている。本実施例による不揮発性メモリ１は第１の実施の形態の不揮発性メモリ１と同じメモリセルの構成を有している。

一対の永久磁石２７ａ、２７ｂは、例えばメモリセルアレイの外周部にメモリアレイを挟んで対向配置されている。一対の永久磁石２７ａ、２７ｂは強誘電体膜１７の膜面にほぼ直交させて配置されている。一対の永久磁石２７ａ、２７ｂは強誘電体膜１７の膜面方向に磁場を印加できるように、メモリセルアレイ側の表面が異なる磁極に着磁されている。例えば、永久磁石２７ａ表面はＮ極に着磁され、永久磁石２７ｂ表面はＳ極に着磁されている。これにより、メモリセルにそれぞれ備えられた強誘電体膜１７には、永久磁石２７ａから永久磁石２７ｂに向かう磁場が印加される。磁場印加部としての永久磁石は必ずしも一対である必要はなく、強誘電体膜１７に所定の強さの磁場が印加できれば、不揮発性メモリ１は永久磁石２７ａ、２７ｂのいずれか一方のみを有していればよい。

本実施例による不揮発性メモリ１は、製造時に永久磁石２７ａ、２７ｂによる１５ｋＯｅの磁場が強誘電体膜１７の膜面方向に印加されると共に６０℃に加熱して形成される。これにより、本実施例による不揮発性メモリ１は実施例２−２による不揮発性メモリ１と同様の効果が得られる。

ところで、ＢｉＦｅＯ_３のバルクは周期が約６０ｎｍのスパイラルスピン構造を有していることがＩ．Ｓｏｓｎｏｗｓｋａらにより報告されている（Ｉ．Ｓｏｓｎｏｗｓｋａ，ｅｔ．ａｌ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｐｈｙｓ（１９８２））。このため、ＢｉＦｅＯ_３材料を（１００）のエピタキシャル膜に形成すると、面内で磁化がばらついていることになる。一方、ＢｉＦｅＯ_３材料の電気磁気効果の存在がＫａｄｏｍｔｓｅｖａらにより報告されている（Ａ．Ｍ． Ｋａｄｏｍｔｓｅｖａ，ｅｔ．ａｌ．，Ｐｈｙｓｉｃａ Ｂ（１９９５））。この結果から磁化及び分極が相互作用していることがわかる。薄膜の場合、面垂直方向に電圧を印加して使用するため、面内で磁化がばらつく働きはリーク電流に繋がると考えられる。従って、面内の磁化のばらつきを抑える必要がある。以上のことからＢｉＦｅＯ_３膜の場合には、薄膜の面垂直方向に印加した磁場により、ＢｉＦｅＯ_３膜のリーク電流が低下したと考えられる。

本実施例及び実施例２−２のいずれも強誘電体膜１７のリーク電流の抑制効果が得られる。しかし、上記の理由により実施例２−２のように永久磁石２７ａ、２７ｂを配置した方が強誘電体膜１７のリーク電流を効果的に抑制できる。

本実施例による不揮発性メモリ１の製造方法は、永久磁石２７ａ、２７ｂの貼付位置が異なる点を除いて、実施例２−２による不揮発性メモリ１の製造方法と同様であるため説明は省略する。

〔第３の実施の形態〕
本発明の第３の実施の形態による不揮発性メモリ及びその製造方法について図１１乃至図１３を用いて説明する。まず、本実施の形態による不揮発性メモリ１０の概略の構成について図１１を用いて説明する。図１１は、本実施の形態の不揮発性メモリ１０のアレイ状に形成されたメモリセルアレイのうちの１個のメモリセルの基板面に垂直な断面構造を模式的に示している。図１１に示すように、不揮発性メモリ１０のメモリセルは、例えばｎ型シリコン半導体基板３に形成された素子分離絶縁膜（不図示）で画定された素子領域内に形成されている。不揮発性メモリ１０のゲート部３９は、半導体基板３上に形成された例えば膜厚５ｎｍのＹＳＺ（Ｙｔｔｒｉｕｍ Ｓｔａｂｉｌｚｅｄ Ｚｉｒｃｏｎｉａ）膜３１及び膜厚１０ｎｍのチタン酸ストロンチウム膜（ＳＴＯ膜）３３で構成されるゲート絶縁膜３０と、ゲート絶縁膜３０上に形成されて例えば膜厚２００ｎｍのＢｉＦｅＯ_３の強誘電体膜３５と、強誘電体膜３５上に形成された例えば膜厚２００ｎｍのＰｔのゲート電極Ｇとを有している。

強誘電体膜３５の形成材料はＢｉＦｅＯ_３に限られず、第１の実施の形態における強誘電体膜１７と同様の形成材料を用いることができる。また、ゲート絶縁膜３０は、ＹＳＺ膜３１及びＳＴＯ膜３３に代わる他の絶縁性材料を用いて形成されてもよい。なお、キャリアトラップ準位等の少ない良好な界面が得られる場合には、ゲート絶縁膜３０を形成せずに、半導体基板３上に強誘電体膜３５を直接形成してもよい。

ゲート絶縁膜３０下方の半導体基板３の表層部はチャネル領域３７となっている。チャネル領域３７を挟んだ両側には、ｐ型不純物活性化領域であるソース領域Ｓとドレイン領域Ｄとが形成されている。ソース領域Ｓ及びドレイン領域Ｄの端部はゲート絶縁膜３０の下方にまで延びて形成されている。

このように、不揮発性メモリ１０は、ゲート絶縁膜３０と、強誘電体膜３５と、ゲート電極Ｇとがこの順に積層されたゲート部３９と、ゲート部３９下層のチャネル領域３７と、チャネル領域３７の両側に形成されたソース／ドレイン領域Ｓ、Ｄとを備えたｐチャネルＭＦＩＳ（金属（ＭＥＴＡＬ）−強誘電体（ＦＥＲＲＯＭＡＧＮＥＴＩＣ）−絶縁層（ＩＮＳＵＬＡＴＯＲ）−半導体（ＳＥＭＩＣＯＮＤＵＣＴＯＲ））型ＦＥＴの構造を有している。本実施の形態では、ゲート電極Ｇの形成材料Ｐｔが「Ｍ」であり、強誘電体膜３５の形成材料であるＢｉＦｅＯ_３が「Ｆ」であり、ゲート絶縁膜３０を構成するＳＴＯ膜３３／ＹＳＺ膜３１が「Ｉ」である。

半導体基板３全面には酸窒化シリコン（ＳｉＯＮ）のカバー膜及びその上に二酸化シリコン（ＳｉＯ_２）の層間絶縁膜（共に不図示）が形成されて、ゲート部３９を覆っている。ソース／ドレイン領域Ｓ、Ｄ及びゲート電極Ｇ上には、層間絶縁膜を開口したコンタクトホールにタングステン（Ｗ）を埋め込んだタングステン・プラグ４１、４３、４５がそれぞれ形成されている。ソース領域Ｓはタングステン・プラグ４１を介してプレート線ＰＬに接続され、ドレイン領域Ｄはタングステン・プラグ４３を介してビット線ＢＬに接続され、ゲート電極Ｇはタングステン・プラグ４５を介してワード線ＷＬに接続されている。

本実施の形態の不揮発性メモリ１０は強誘電体膜３５の自発分極の向きによりデータを記憶する。後程説明するように、不揮発性メモリ１０は、強誘電体膜３５の面垂直方向（膜厚方向）に１０ｋＯｅの磁場を印加すると共に４００℃に加熱して形成されている。これにより、不揮発性メモリ１０は強誘電体膜３５のリーク電流が抑制されるので、時間経過と共に自発分極が失われ難い。従って、不揮発性メモリ１０はリテンション特性及びインプリント特性等の記憶保持特性が向上し、安定して使用することが可能になる。

次に、本実施の形態による不揮発性メモリ１０のデータの書込み／読出し動作について図１１を用いて簡単に説明する。まず、本実施の形態による不揮発性メモリ１０のデータ書込み動作について説明する。ワード線ＷＬを介してゲート電極Ｇに例えば−Ｖｇ（Ｖ）の電圧を印加してデータを書込むメモリセルを選択する。次いで、「１」のデータ書込み時には、例えばビット線ＢＬに０（Ｖ）の電圧を印加する。これにより、強誘電体膜３５には、ゲート電極Ｇ側が半導体基板３側より低電位の電圧が印加される。従って、強誘電体膜３５は半導体基板３からゲート電極Ｇに向かう方向に分極が生じる。この分極の向きを「１」のデータに対応付ける。

一方、「０」のデータ書込み時には、例えばビット線ＢＬに−２Ｖｇ（Ｖ）の電圧を印加する。これにより、強誘電体膜３５には、ゲート電極Ｇ側が半導体基板３側より高電位の電圧が印加される。従って、強誘電体膜３５にはゲート電極Ｇから半導体基板３に向かう方向に分極が生じる。この分極の向きを「０」のデータに対応付ける。

次に、本実施の形態による不揮発性メモリ１０のデータ読出し動作について説明する。「１」及び「０」のデータ読出しのいずれの場合にも、データ読出し対象のメモリセルのゲート電極Ｇにワード線ＷＬを介して例えば０（Ｖ）の電圧を印加し、ビット線ＢＬに例えば読出し電圧＋Ｖｒ（Ｖ）を印加し、プレート線ＰＬを例えばＧＮＤに接続する。メモリセルに「１」のデータが記憶されている場合には、強誘電体膜３５に生じている半導体基板３からゲート電極Ｇに向かう方向の分極により、チャネル領域３７には正孔が集まる。これにより、チャネル領域３７に反転層が形成されるので、例えばビット線ＢＬに電流が流れる。これに対し、「０」のデータが記憶されている場合には、強誘電体膜３５に生じているゲート電極Ｇから半導体基板３に向かう方向の分極により、チャネル領域３７には電子が集まる。これにより、チャネル領域３７に反転層が形成されないので、例えばビット線ＢＬには０と看做せる極めて小さな電流しか流れない。このように、不揮発性メモリ１０はメモリセルに記憶されたデータによってビット線ＢＬを流れる電流の大きさが異なるので、この電流値の大小によって読出されたデータの値を判別することができる。

本実施の形態の不揮発性メモリ１０は、上記第１の実施の形態の不揮発性メモリ１と同様に、強誘電体膜３５の膜厚方向に１０ｋＯｅの磁場を印加すると共に４００℃に加熱して形成されているので、強誘電体膜３５のリーク電流が抑制されている。これにより、不揮発性メモリ１０は、時間の経過と共に自発分極が失われ難く記憶データが消滅してしまうことがほとんどないので、安定して使用することが可能になる。

次に、本実施の形態による不揮発性メモリ１０の製造方法について図１１乃至図１３を用いて説明する。図１２及び図１３は、本実施の形態による不揮発性メモリ１０の製造方法を示す工程断面図である。まず、（００１）方位を持つ２インチのｎ型シリコン単結晶の半導体基板３を洗浄後、９重量％の希ふっ酸に浸して基板表面のＳｉＯｘ層を除去する。次に、図１２（ａ）に示すように、半導体基板３を成膜チャンバ内にセットして実基板温度５５０℃に保持し、成膜チャンバ内の圧力を７×１０^−２（Ｐａ）にする。その後、成膜チャンバ内に１２ｓｃｃｍ（２０℃、１気圧における１分間あたりの気体の流量（ｍＬ／分））の酸素を流しながら、ＹＳＺターゲットにＫｒＦエキシマレーザを照射して、パルスレーザ蒸着法により半導体基板３の全面に膜厚５ｎｍのＹＳＺ層８１をエピタキシャル成長する。

ＹＳＺ層８１上に強誘電体層の結晶構造を直接形成することもできるが、配向が（１０１）になり分極量が低下するので他の配向を用いるのが好ましい。そこで、成膜チャンバ内のＹＳＺターゲットを炭酸ストロンチウムターゲットに変更する。その後、成膜チャンバ内の圧力を１．３Ｐａとして、成膜チャンバ内に６ｓｃｃｍの流量で酸素を流しながら、実基板温度６５０℃に保持し、ＫｒＦエキシマレーザを炭酸ストロンチウムターゲットに照射して、ＹＳＺ層８１の全面に膜厚２ｎｍのＳｒＯ層（不図示）をエピタキシャル成長する。

次に、成膜チャンバ内の炭酸ストロンチウムターゲットをチタン酸ストロンチウムターゲットに変更する。次いで、成膜チャンバ内の圧力を２７Ｐａとし、成膜チャンバ内に６ｓｃｃｍの流量で酸素を流しながら、ＫｒＦエキシマレーザを照射してＳＴＯ層８３をＳｒＯ／ＹＳＺ層８１の全面に１０ｎｍの厚さで（００１）方向にエピタキシャル成長する。ＳｒＯ層は薄いので、チタン酸ストロンチウム膜の成膜中に、ＳＴＯ層８３内に取り込まれる。こうして、半導体基板３上にＹＳＺ層８１とＳＴＯ層８３とが積層される。これらの膜は、絶縁層としての役割と、この後成膜される強誘電体層の結晶エピタキシャル成長を可能とする役割と、半導体基板３と強誘電体層との間を遮断して、強誘電体層とＳｉとの化学反応を防止する役割とを有する。

次に、成膜チャンバ内のチタン酸ストロンチウムターゲットを、ＢｉＦｅＯ_３ターゲットに変更する。次いで、図１２（ｂ）に示すように、成膜チャンバ内の圧力を０．１Ｐａとし、成膜チャンバ内に１ｓｃｃｍの流量で酸素を流しながら、ＫｒＦエキシマレーザをＢｉＦｅＯ_３ターゲットに照射してＳＴＯ層８３／ＹＳＺ層８１の全面にＢｉＦｅＯ_３からなる強誘電体層８５を２００ｎｍの厚さで（００１）方向にエピタキシャル成長する。次に、電子線蒸着法を用いて強誘電体層８５の全面にＰｔ層８７を形成する。

次に、図１２（ｂ）に示すように、１０ｋＯｅの磁場Ｈを強誘電体層８５の面垂直方向に印加すると共に半導体基板３を４００℃まで１℃／秒で加熱する。半導体基板３を４００℃で３０分間保持した後、１℃／秒で冷却する。その後、磁場Ｈの印加を終了する。

次に、図１３（ａ）に示すように、レジストを塗布してパターニングし、将来的にゲート部３９が形成される領域上にレジスト層８０を形成する。次に、フォトリソグラフィ技術を用いてＰｔ層８７からＹＳＺ層８１までの４層を所定形状にパターニングする。エッチングガスとしてアルゴンと塩素との混合ガスを用いてレジスト層８０をエッチングマスクとして半導体基板３上をエッチングし、露出部のＰｔ層８７、強誘電体層８５、ＳＴＯ層８３及びＹＳＺ層８１を順次除去して、半導体基板３が露出するまでエッチング処理を行う。その後、レジスト層８０を除去する。このように、Ｐｔ層８７からＹＳＺ層８１までの４層を一括してエッチングすることができる。こうして、図１３（ｂ）に示すゲート部３９が完成する。

次に、図１３（ｂ）に示すように、ゲート電極Ｇをマスクとして例えばイオン注入法を用いてＢ（ボロン）等のｐ型不純物を半導体基板３内の領域に導入して、将来的にソース領域Ｓ及びドレイン領域Ｄが形成される位置にｐ型不純物領域９１、９３を形成する。例えばＢの注入条件は加速エネルギー２０ｋｅＶ〜６０ｋｅＶ、ドーズ量２×１０^１５ｃｍ^−２〜２×１０^１６ｃｍ^−２であり、好適には加速エネルギー４０ｋｅＶ、ドーズ量８×１０^１５ｃｍ^−２で、イオン注入される。

次に、急速ランプ加熱装置等を用いてアニール処理を施し、注入した不純物を活性化する。このアニール処理は、例えば加熱温度（到達温度）７００℃以上１０００℃以下、加熱時間２０ｓ以上１２０ｓ以下で行われる。これにより、ｐ型不純物領域９１、９３が活性化されて、図１１に示すように、ゲート部３９の両側にソース領域Ｓ及びドレイン領域Ｄが形成される。

その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、二酸化シリコン（ＳｉＯ_２）の層間絶縁膜（不図示）をカバー膜上に約１．０μｍの厚さに成長する。続いて、層間絶縁膜をＣＭＰ法により研磨してその表面を平坦化する。次に、ソース領域Ｓ、ドレイン領域Ｄ及びゲート電極Ｇの表面の一部をそれぞれ露出するコンタクトホールを層間絶縁膜に形成する。次いで、各コンタクトホールを埋め込んでタングステン・プラグ４１、４３、４５をそれぞれ形成する。次いで、タングステン・プラグ４１、４３、４５に電気的にそれぞれ接続された配線（不図示）を形成し、当該配線を埋め込むほどに層間絶縁膜（不図示）を形成する。回路構成に応じてこの配線工程が複数回繰り返される。その後、タングステン・プラグ４１、４３、４５に電気的にそれぞれ接続されたプレート線ＰＬ、ビット線ＢＬ及びワード線ＷＬを形成する。以上の工程を経て、図１１に示すような構造の本実施形態による不揮発性メモリ１０が完成する。

以上説明したように、本実施の形態による不揮発性メモリの製造方法は、強誘電体膜３５への磁場印加工程及び加熱工程を有する点を除いて、従来のＭＦＩＳ型ＦＥＴ構造の不揮発性メモリと同様の製造方法を用いることができる。本実施の形態による不揮発性メモリの製造方法によれば、強誘電体膜３５のリーク電流が抑制されるので、不揮発性メモリ１０は、上記第１の実施の形態の不揮発性メモリ１と同様の効果が得られる。

〔第４の実施の形態〕
本発明の第４の実施の形態による不揮発性メモリ及びその製造方法について図１４乃至図１６を用いて説明する。本実施の形態の不揮発性メモリはＭＦＩＳ型ＦＥＴ構造のメモリセルを有し、上記第２の実施の形態と同様の原理に基づいて強誘電体膜のリーク電流を抑制する点に特徴を有している。以下、本実施の形態による不揮発性メモリ及びその製造方法を実施例を用いてより具体的に説明する。本実施の形態の不揮発性メモリ１０の構成要素のうち第３の実施の形態の不揮発性メモリ１０と同様の機能／作用を有する構成要素には同一の符号を付してその説明は省略する。また、以下の実施例による不揮発性メモリ１０のデータ書込み／読出し方法は、第３の実施の形態の不揮発性メモリ１０と同様であるため、説明は省略する。

（実施例４−１）
本実施の形態の実施例４−１による不揮発性メモリ１０について図１４を用いて説明する。図１４は、本実施例による不揮発性メモリ１０の１個のメモリセルの基板面に垂直な断面構造を模式的に示している。図１４に示すように、不揮発性メモリ１０は、ゲート電極Ｇ上に形成された磁場印加部としての強磁性層４７を有している。強磁性層４７はＣｏＣｒＰｔ系合金で形成されている。強磁性層４７はＣｏＣｒＰｔ系合金に限られず、実施例２−１において示した強磁性層２５と同様の形成材料を用いることができる。

強磁性層４７は強誘電体膜３５の膜厚方向に磁場を印加できるようになっている。本実施例では、強磁性層４７はゲート電極Ｇの強誘電体膜３５との対向面の裏面側に形成されている。しかし、強磁性層４７は強誘電体膜３５の膜厚方向に磁場を印加できれば、ゲート電極Ｇの強誘電体膜３５との対向面側（ゲート電極Ｇの下層）に形成されていてももちろんよい。

強磁性層４７は、ゲート電極Ｇに電気的に接続されるタングステン・プラグ４５を埋め込むためのコンタクトホール（不図示）を有している。これにより、ゲート電極Ｇはタングステン・プラグ４５を介してワード線ＷＬと電気的に接続される。

後程説明するように、本実施例による不揮発性メモリ１０は、製造時に強磁性層４７による１５ｋＯｅの磁場が強誘電体膜３５の膜厚方向に印加されると共に６０℃に加熱して形成される。また、本実施例による不揮発性メモリ１０は、記憶装置として実際に使用される際に、強磁性層４７による磁場を強誘電体膜３５に常時印加することができる。従って、本実施例による不揮発性メモリ１０は、実施例２−１による不揮発性メモリ１と同様の効果が得られる。

次に、本実施例による不揮発性メモリ１０の製造方法について簡単に説明する。本実施例の製造方法は、第３の実施の形態とほぼ同様であるので差異のある工程についてのみ簡述する。図１２（ｂ）に示すＰｔ層８７の形成後に、スパッタリング法を用いてＣｏＣｒＰｔ系合金の磁性層を形成する。その後、半導体基板３を６０℃まで加熱し、６０℃で約３０秒間維持した後、１℃／秒で冷却する。加熱の前後において、強誘電体層８５には、強磁性層により約１５ｋＯｅの磁場が印加される。その後、層間絶縁膜や配線等を形成する配線工程において、強磁性層４７にコンタクトホールを形成して当該コンタクトホールにタングステン・プラグ４５を埋め込み形成する。

以上説明したように、本実施例による不揮発性メモリ１０の製造方法は、第３の実施の形態の製造方法に対して強磁性層４７の形成工程が増えるものの加熱温度を下げることができ、さらに加熱時間の短縮化を図れる。これにより、本実施例による不揮発性メモリ１０は比較的安価な製造装置により製造できるので、製造コストの低コスト化を図ることができる。

（実施例４−２）
本実施の形態の実施例４−２による不揮発性メモリ１０について図１５を用いて説明する。図１５は、本実施例による不揮発性メモリ１０の１個のメモリセルの基板面に垂直な断面構造を模式的に示している。図１５に示すように、本実施例による不揮発性メモリ１０は上記実施例４−１の強磁性層４７に代えて、磁場印加部としての一対の永久磁石４９ａ、４９ｂを備えた点に特徴を有している。一対の永久磁石４９ａ、４９ｂは強誘電体膜３５の膜厚方向に磁場を印加できるようにメモリセルを挟んで対向配置されている。本実施例による不揮発性メモリ１０は第３の実施の形態の不揮発性メモリ１０と同じメモリセルの構成を有している。

永久磁石２９ａは、ゲート電極Ｇの強誘電体膜３５との対向面の裏面側であって、ゲート部３９を覆う絶縁膜５１上に形成されている。永久磁石４９ｂは、ゲート電極Ｇの強誘電体膜３５との対向面側であって、半導体基板３の膜形成面の裏面側に形成されている。一対の永久磁石４９ａ、４９ｂは強誘電体膜３５の膜厚方向に磁場を印加できるように、強誘電体膜３５の膜面側の永久磁石４９ａ、４９ｂ表面は異なる磁極にそれぞれ着磁されている。例えば、強誘電体膜３５膜面側の永久磁石４９ａ表面はＮ極に着磁され、強誘電体膜３５膜面側の永久磁石４９ｂ表面はＳ極に着磁されている。これにより、強誘電体膜３５には、ゲート電極Ｇ側から半導体基板３側に向かう磁場が印加される。磁場印加部としての永久磁石は必ずしも一対である必要はなく、強誘電体膜３５に所定の強さの磁場を印加できれば、不揮発性メモリ１０は永久磁石４９ａ、４９ｂのいずれか一方のみを有していればよい。

後程説明するように、本実施例による不揮発性メモリ１０は、製造時に永久磁石４９ａ、４９ｂによる１５ｋＯｅの磁場が強誘電体膜３５の膜厚方向に印加されると共に６０℃に加熱して形成される。これにより、本実施例による不揮発性メモリ１０は実施例４−１による不揮発性メモリ１０と同様の効果が得られる。

次に、本実施例による不揮発性メモリ１０の製造方法について簡単に説明する。本実施例の製造方法は、第３の実施の形態とほぼ同様であるので差異のある工程についてのみ簡述する。第３の実施の形態と同様の製造方法により半導体基板３上にワード線ＷＬ、ビット線ＢＬ及びプレート線ＰＬ並びに絶縁膜５１まで形成する。その後、絶縁膜５１をＣＭＰ法により研磨してその表面を平坦化する。次いで、例えばＮ極側を絶縁膜５１表面に対向させて永久磁石４９ａを貼付し、Ｓ極側を半導体基板３裏面に対向させて永久磁石４９ｂを貼付する。

次に、実施例４−１と同様の温度プロファイルで半導体基板３を加熱及び冷却する。加熱の前後において、強誘電体膜３５には、永久磁石４９ａ、４９ｂにより約１５ｋＯｅの磁場が印加されている。こうして、本実施例の不揮発性メモリ１０が完成する。

以上説明したように、本実施例による不揮発性メモリ１０の製造方法は、第３の実施の形態の製造方法に対して永久磁石４９ａ、４９ｂの貼付工程が増えるものの加熱温度を下げることができ、さらに加熱時間の短縮化を図れる。これにより、本実施例による不揮発性メモリ１０は、実施例４−１と同様の効果が得られる。

（実施例４−３）
本実施の形態の実施例４−３による不揮発性メモリ１０について図１６を用いて説明する。図１６は、本実施例による不揮発性メモリ１０のメモリセルアレイの基板面に垂直な断面構造を模式的に示している。図１６に示すように、本実施例による不揮発性メモリ１０は上記実施例４−２と同様に磁場印加部としての一対の永久磁石４９ａ、４９ｂを備えた点に特徴を有している。一対の永久磁石４９ａ、４９ｂは強誘電体膜３５の膜面方向に磁場を印加できるようにメモリセルアレイを挟んで対向配置されている。本実施例による不揮発性メモリ１０は第３の実施の形態の不揮発性メモリ１０と同じメモリセルの構成を有している。

一対の永久磁石４９ａ、４９ｂは、例えばメモリセルアレイの外周部にメモリアレイを挟んで対向配置されている。一対の永久磁石４９ａ、４９ｂは強誘電体膜３５の膜面にほぼ直交させて配置されている。一対の永久磁石４９ａ、４９ｂは強誘電体膜３５の膜面方向に磁場を印加できるように、メモリセルアレイ側の表面が異なる磁極に着磁されている。例えば、永久磁石４９ａ表面はＮ極に着磁され、永久磁石４９ｂ表面はＳ極に着磁されている。これにより、メモリセルにそれぞれ備えられた強誘電体膜３５には、永久磁石４９ａから永久磁石４９ｂに向かう磁場が印加される。磁場印加部としての永久磁石は必ずしも一対である必要はなく、強誘電体膜３５に所定の強さの磁場が印加できれば、不揮発性メモリ１０は永久磁石４９ａ、４９ｂのいずれか一方のみを有していればよい。

本実施例による不揮発性メモリ１は、製造時に永久磁石４９ａ、４９ｂによる１５ｋＯｅの磁場が強誘電体膜３５の膜面方向に印加されると共に６０℃に加熱して形成される。これにより、本実施例による不揮発性メモリ１０は実施例４−２による不揮発性メモリ１０と同様の効果が得られる。

本実施の形態における強誘電体膜３５のリーク電流をより効果的に抑制するためには、第２の実施の形態と同様の理由により、永久磁石４９ａ、４９ｂは実施例４−２のように配置することが望ましい。

本実施例による不揮発性メモリ１０の製造方法は、永久磁石４９ａ、４９ｂの貼付位置が異なる点を除いて、実施例４−２による不揮発性メモリ１０の製造方法と同様であるため説明は省略する。

本発明は、上記実施の形態に限らず種々の変形が可能である。
上記第１乃至第４の実施の形態では、製造工程において強誘電体膜１７、３５には磁場のみが印加されているが、本発明はこれに限られない。例えば、強誘電体膜１７、３５に磁場及び電場を印加すると共に所定の温度に加熱しても、上記実施の形態と同様の効果が得られる。

上記第２及び第４の実施の形態では、不揮発性メモリ１、１０は、磁場印加部として強磁性層２５、４７及び永久磁石２７ａ、２７ｂ、４９ａ、４９ｂのいずれか一方のみを有しているが、本発明はこれに限られない。例えば、不揮発性メモリ１、１０は、磁場印加部として強磁性層及び永久磁石の双方を有していても、上記第２及び第４の実施の形態と同様の効果が得られる。

上記第２及び第４の実施の形態では、製造工程において強磁性層２５、４７又は永久磁石２７ａ、２７ｂ、４９ａ、４９ｂを用いて強誘電体膜１７、３５に磁場を印加しているが、本発明はこれに限られない。例えば、強磁性層２５、４７又は永久磁石２７ａ、２７ｂ、４９ａ、４９ｂに加えて製造装置の磁場印加部からも強誘電体膜１７、３５に磁場を印加しても、上記第２及び第４の実施の形態と同様の効果が得られる。

以上説明した本実施の形態による不揮発性メモリ及びその製造方法は、以下のようにまとめられる。
（付記１）
半導体基板上に形成された第１の電極と、前記第１の電極上に形成されて磁性元素を含む強誘電体膜と、前記強誘電体膜上に形成された第２の電極とを備えた強誘電体キャパシタと、
前記強誘電体膜に磁場を印加する磁場印加部と
を有することを特徴とする不揮発性メモリ。
（付記２）
付記１記載の不揮発性メモリにおいて、
前記磁場印加部は、前記第１の電極の前記強誘電体膜との対向面の裏面側及び前記第２の電極の前記強誘電体膜との対向面の裏面側の少なくとも一方に形成された強磁性層であること
を特徴とする不揮発性メモリ。
（付記３）
付記１記載の不揮発性メモリにおいて、
前記磁場印加部は、前記第１の電極の前記強誘電体膜との対向面の裏面側及び前記第２の電極の前記強誘電体膜との対向面の裏面側の少なくとも一方に配置された永久磁石であること
を特徴とする不揮発性メモリ。
（付記４）
付記１記載の不揮発性メモリにおいて、
前記磁場印加部は、前記強誘電体膜の膜面にほぼ直交させて配置された永久磁石であること
を特徴とする不揮発性メモリ。
（付記５）
半導体基板上に形成され、磁性元素を含む強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
前記強誘電体膜下方の前記半導体基板界面のチャネル領域を挟んだ両側に形成されたソース／ドレイン領域と、
前記強誘電体膜に磁場を印加する磁場印加部と
を有することを特徴とする不揮発性メモリ。
（付記６）
付記５記載の不揮発性メモリにおいて、
前記チャネル領域と前記強誘電体膜との間にゲート絶縁膜が形成されていること
を特徴とする不揮発性メモリ。
（付記７）
付記５又は６に記載の不揮発性メモリにおいて、
前記磁場印加部は、前記ゲート電極の前記強誘電体膜との対向面側及び前記ゲート電極の前記強誘電体膜との対向面の裏面側の少なくとも一方に形成された強磁性層であること
を特徴とする不揮発性メモリ。
（付記８）
付記５又は６に記載の不揮発性メモリにおいて、
前記磁場印加部は、前記ゲート電極の前記強誘電体膜との対向面側及び前記ゲート電極の前記強誘電体膜との対向面の裏面側の少なくとも一方に配置された永久磁石であること
を特徴とする不揮発性メモリ。
（付記９）
付記５又は６に記載の不揮発性メモリにおいて、
前記磁場印加部は、前記強誘電体膜の膜面にほぼ直交させて配置された永久磁石であること
を特徴とする不揮発性メモリ。
（付記１０）
付記１乃至９のいずれか１項に記載の不揮発性メモリにおいて、
前記磁場印加部は、前記強誘電体膜の膜厚方向又は膜面方向に磁場を印加できるように配置されていること
を特徴とする不揮発性メモリ。
（付記１１）
付記１乃至１０のいずれか１項に記載の不揮発性メモリにおいて、
前記強誘電体膜は、磁場又は磁場及び電場を印加すると共に加熱して形成されていること
を特徴とする不揮発性メモリ。
（付記１２）
付記１乃至１１のいずれか１項に記載の不揮発性メモリにおいて、
前記強誘電体材料は、組成式がＡＢＯ_３の結晶格子を有するペロブスカイト材料であり、
前記結晶格子のＡサイトは、Ｐｂイオン又はＢｉイオン及び少なくとも１種の希土類陽イオンを含み、前記結晶格子のＢサイトは、陽イオンであって磁性イオンを含み、
前記磁性イオンは、Ｖイオン、Ｃｒイオン、Ｍｎイオン、Ｆｅイオン、Ｃｏイオン、Ｎｉイオン又はＣｕイオンであること
を特徴とする不揮発性メモリ。
（付記１３）
付記２又は７に記載の不揮発性メモリにおいて、
前記強磁性層は、Ｎｉ系合金、Ｆｅ系合金又はＣｏ系合金のいずれか１種類の材料で形成されており、
前記Ｃｏ系合金は、ＣｏＣｒ系合金、ＣｏＰｔ系合金、ＣｏＣｒＴａ系合金又はＣｏＣｒＰｔ系合金であること
を特徴とする不揮発性メモリ。
（付記１４）
付記２又は７に記載の不揮発性メモリにおいて、
前記強磁性層は、Ｌａ_１−ｘＳｒ_ｘＭｎＯ_３（ｘ＝０．０〜１．０）酸化物で形成されていること
を特徴とする不揮発性メモリ。
（付記１５）
基板上に第１の電極を形成し、前記第１の電極上に磁性元素を含む強誘電体膜を形成し、前記強誘電体膜上に第２の電極を形成して強誘電体キャパシタを形成し、
前記強誘電体膜に磁場又は磁場及び電場を印加すると共に加熱し、
前記強誘電体膜を冷却すること
を特徴とする不揮発性メモリの製造方法。
（付記１６）
付記１５記載の不揮発性メモリの製造法において、
前記第１の電極の前記強誘電体膜との対向面の裏面側及び前記第２の電極の前記強誘電体膜との対向面の裏面側の少なくとも一方に強磁性層を形成し、
前記強磁性層を用いて前記磁場を前記強誘電体膜に印加すること
を特徴とする不揮発性メモリの製造方法。
（付記１７）
付記１５記載の不揮発性メモリの製造法において、
前記第１の電極の前記強誘電体膜との対向面の裏面側及び前記第２の電極の前記強誘電体膜との対向面の裏面側の少なくとも一方又は前記強誘電体膜の膜面にほぼ直交させて永久磁石を配置し、
前記永久磁石を用いて前記磁場を前記強誘電体膜に印加すること
を特徴とする不揮発性メモリの製造方法。
（付記１８）
磁性元素を含む強誘電体膜を半導体基板上に形成し、
前記強誘電体膜上にゲート電極を形成し、
前記強誘電体膜下方の前記半導体基板界面のチャネル領域を挟んだ両側にソース／ドレイン領域を形成し、
前記強誘電体膜に磁場又は磁場及び電場を印加すると共に加熱し、
前記強誘電体膜を冷却すること
を特徴とする不揮発性メモリの製造方法。
（付記１９）
付記１８記載の不揮発性メモリの製造法において、
前記ゲート電極の前記強誘電体膜との対向面側及び前記ゲート電極の前記強誘電体膜との対向面の裏面側の少なくとも一方に強磁性層を形成し、
前記強磁性層を用いて前記磁場を前記強誘電体膜に印加すること
を特徴とする不揮発性メモリの製造方法。
（付記２０）
付記１８記載の不揮発性メモリの製造法において、
前記ゲート電極の前記強誘電体膜との対向面側及び前記ゲート電極の前記強誘電体膜との対向面の裏面側の少なくとも一方又は前記強誘電体膜の膜面にほぼ直交させて永久磁石を配置し、
前記永久磁石を用いて前記磁場を前記強誘電体膜に印加すること
を特徴とする不揮発性メモリの製造方法。

本発明の第１の実施の形態による不揮発性メモリ１の強誘電体膜１７の形成材料に用いられるＢｉＦｅＯ_３の結晶構造を示す図である。 本発明の第１の実施の形態による不揮発性メモリ１のメモリセルの基板面に垂直な断面構造を示す図である。 本発明の第１の実施の形態による不揮発性メモリ１の製造方法を示す工程断面図（その１）である。 本発明の第１の実施の形態による不揮発性メモリ１の製造方法を示す工程断面図（その２）である。 本発明の第１の実施の形態による不揮発性メモリ１の製造方法を示す工程断面図（その３）である。 本発明の第１の実施の形態による不揮発性メモリ１の製造方法を示す工程断面図（その４）である。 本発明の第２の実施の形態による不揮発性メモリ１における強誘電体膜１７のリーク電流の抑制原理を説明するための図であって、温度及び磁場に対するＢｉＦｅＯ_３エピタキシャル膜のリーク電流を示す図である。 本発明の第２の実施の形態の実施例２−１による不揮発性メモリ１のメモリセルの基板面に垂直な断面構造を示す図である。 本発明の第２の実施の形態の実施例２−２による不揮発性メモリ１のメモリセルの基板面に垂直な断面構造を示す図である。 本発明の第２の実施の形態の実施例２−３による不揮発性メモリ１のメモリセルアレイの基板面に垂直な断面構造を示す図である。 本発明の第３の実施の形態による不揮発性メモリ１０のメモリセルの基板面に垂直な断面構造を示す図である。 本発明の第３の実施の形態による不揮発性メモリ１０の製造方法を示す工程断面図（その１）である。 本発明の第３の実施の形態による不揮発性メモリ１０の製造方法を示す工程断面図（その２）である。 本発明の第４の実施の形態の実施例４−１による不揮発性メモリ１０のメモリセルの基板面に垂直な断面構造を示す図である。 本発明の第４の実施の形態の実施例４−２による不揮発性メモリ１０のメモリセルの基板面に垂直な断面構造を示す図である。 本発明の第４の実施の形態の実施例４−３による不揮発性メモリ１０のメモリセルアレイの基板面に垂直な断面構造を示す図である。

符号の説明

１、１０ 不揮発性メモリ
２ 強誘電体キャパシタ
３ ｎ型シリコン半導体基板
４、３０ ゲート絶縁膜
５ セル選択トラジスタ
７ 素子分離絶縁膜
９ 層間絶縁膜
１１、４１、４３、４５ タングステン・プラグ
１３、７１、６３ シリコン酸化膜
１５ 下部電極
１７、３５ 強誘電体膜
１９ 上部電極
２１ 絶縁膜
２３ 配線
２５、４７ 強磁性層
２７ａ、２７ｂ、４９ａ、４９ｂ 永久磁石
３１ ＹＳＺ膜
３３ ＳＴＯ膜
３７ チャネル領域
３９ ゲート部
６０、６２、６４、８０ レジスト層
６５、６９、８７ 白金層
６７ ＢｉＦｅＯ_３層
８１ ＹＳＺ層
８３ ＳＴＯ層
８５ 強誘電体層
９１、９３ ｐ型不純物領域
ＣＨ コンタクトホール
Ｄ ドレイン領域
Ｇ ゲート電極
Ｓ ソース領域
Ｈ 磁場
ＢＬ ビット線
ＰＬ プレート線
ＷＬ ワード線

Claims (2)

1. 半導体基板上に形成された第１の電極と、前記第１の電極上に形成されて磁性元素を含む強誘電体膜と、前記強誘電体膜上に形成された第２の電極とを備えた強誘電体キャパシタと、
   前記強誘電体膜に磁場を印加する磁場印加部と
   を有する不揮発性メモリであって、
   前記磁場印加部は、前記強誘電体膜の膜厚方向に所定の強さの磁場を常時印加できるように、前記不揮発性メモリセルを挟んで対向配置される一対の永久磁石からなること
   を特徴とする不揮発性メモリ。
2. 半導体基板上に形成され、磁性元素を含む強誘電体膜と、
   前記強誘電体膜上に形成されたゲート電極と、
   前記強誘電体膜下方のチャネル領域を挟んだ両側に形成されたソース／ドレイン領域と、
   前記強誘電体膜に磁場を印加する磁場印加部と
   を有する不揮発性メモリであって、
   前記磁場印加部は、前記強誘電体膜の膜厚方向に所定の強さの磁場を常時印加できるように、前記不揮発性メモリセルを挟んで対向配置される一対の永久磁石からなること
   を特徴とする不揮発性メモリ。

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