JPH02183570A - 強誘電体集積回路装置とその製造方法 - Google Patents
強誘電体集積回路装置とその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置基板上に強誘電体装置を一
体として組み込んだ強誘電体集積回路装置の強誘電体材
料と、強誘電体集積回路装置の強誘電体膜の処理方法に
関する。
体として組み込んだ強誘電体集積回路装置の強誘電体材
料と、強誘電体集積回路装置の強誘電体膜の処理方法に
関する。
従来、半導体集積回路基板上には電極にはさ、まれで、
鉛−ジルコン−チタン酸化物から成る強誘電体膜が形成
されて強誘電体集積回路装置が形成されるのが通例であ
った。
鉛−ジルコン−チタン酸化物から成る強誘電体膜が形成
されて強誘電体集積回路装置が形成されるのが通例であ
った。
又、強誘電体膜の結晶化を促進するには、通常スパッタ
法で形成された強誘電体膜を炉加熱して多結晶化するの
が通例であった。
法で形成された強誘電体膜を炉加熱して多結晶化するの
が通例であった。
更に強誘電体膜のフォーミング処理（分極方向を一定に
する処理）としては、電界をかけながら加熱するのが通
例であった。
する処理）としては、電界をかけながら加熱するのが通
例であった。
しかし、上記従来技術によると、鉛−ジルコン−チタン
酸化物から成る強誘電体膜は、結晶化が困難であり、微
細結晶粒化による結晶粒界での分極特性の劣化が大きい
と云う課題があった。
酸化物から成る強誘電体膜は、結晶化が困難であり、微
細結晶粒化による結晶粒界での分極特性の劣化が大きい
と云う課題があった。
又、強誘電体膜の結晶化を炉加熱で行なうと、結晶粒径
を大きくできないと云う課題があった。
を大きくできないと云う課題があった。
更に、強誘電体膜のフォーミング処理に電界をかける場
合には、強電界を要し、下地半導体集積回路装置基板に
形成されている半導体装置が破壊されると云う課題があ
った。
合には、強電界を要し、下地半導体集積回路装置基板に
形成されている半導体装置が破壊されると云う課題があ
った。
本発明は、かかる従来技術の課題を解決し、分極特性の
劣化の少ない強誘電体材料を提供する事、及び強誘電体
膜の結晶粒径を大きくできるアニール法を提供する事、
及び下地半導体装置基板の半導体装置が破壊されない強
誘電体膜のフォーミング処理法を提供する事、等を目的
とする。
劣化の少ない強誘電体材料を提供する事、及び強誘電体
膜の結晶粒径を大きくできるアニール法を提供する事、
及び下地半導体装置基板の半導体装置が破壊されない強
誘電体膜のフォーミング処理法を提供する事、等を目的
とする。
上記課題を解決するために、本発明は、（１）強誘電体
集積回路装置に関し、半導体集積回路装置基板上に電極
にはさんだモリブデン酸ガドリウム膜を形成する手段を
取る事、及び、（２）強誘電体集積回路装置の製造方法
に関し、強誘電体膜をレーザー・ビーム、ランプ光、電
子ビームあるいはイオン・ビーム等でアニールする手段
をとる事、及び、 （３）強誘電体集積回路装置の製造方法に関し、強誘電
体膜に磁場を印加しながらアニールする事により、フォ
ーミング処理する手段をとる事、等の手段をとる。
集積回路装置に関し、半導体集積回路装置基板上に電極
にはさんだモリブデン酸ガドリウム膜を形成する手段を
取る事、及び、（２）強誘電体集積回路装置の製造方法
に関し、強誘電体膜をレーザー・ビーム、ランプ光、電
子ビームあるいはイオン・ビーム等でアニールする手段
をとる事、及び、 （３）強誘電体集積回路装置の製造方法に関し、強誘電
体膜に磁場を印加しながらアニールする事により、フォ
ーミング処理する手段をとる事、等の手段をとる。
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示す半導体装置基板上に強
誘電体素子を形成する強誘電体装置の製造工程順の断面
図である。
誘電体素子を形成する強誘電体装置の製造工程順の断面
図である。
いま（Ａ） 、Ｓ ｉ基板１に形成された、フィールド
酸化膜２、拡散層３、ゲート酸化膜４、ゲート電極５及
び層間絶縁膜６から成るＭＯ５型ＦＥＴ基板上に、前記
拡散層３か、該拡散層３と連らなった。第１の電極７が
ＴｉＮ、ＷＳＴｉＷ、あるいはＡｆｆ等の単層か多層に
より形成され、更にその表面にスパッタ法かあるいはＣ
ＶＤ法等によりモリブデン酸ガドリウム等から成る強誘
電体膜８が形成され、該強誘電体膜８の要部表面かある
いは全表面をレーザー・ビーム、ランプ光、電子ビーム
あるいはイオン・ビーム等で走査あるいは一括アニール
処理し、要部の結晶粒径を増大させたりあるいはグラフ
オ・エピタキシャルにより少くとも要部の単結晶化を計
る。
酸化膜２、拡散層３、ゲート酸化膜４、ゲート電極５及
び層間絶縁膜６から成るＭＯ５型ＦＥＴ基板上に、前記
拡散層３か、該拡散層３と連らなった。第１の電極７が
ＴｉＮ、ＷＳＴｉＷ、あるいはＡｆｆ等の単層か多層に
より形成され、更にその表面にスパッタ法かあるいはＣ
ＶＤ法等によりモリブデン酸ガドリウム等から成る強誘
電体膜８が形成され、該強誘電体膜８の要部表面かある
いは全表面をレーザー・ビーム、ランプ光、電子ビーム
あるいはイオン・ビーム等で走査あるいは一括アニール
処理し、要部の結晶粒径を増大させたりあるいはグラフ
オ・エピタキシャルにより少くとも要部の単結晶化を計
る。
次で、（Ｂ）、強誘電体素子部をホト・エツチングによ
り形成し、強誘電体素子部１０に磁場１１を印加しなが
ら加熱し、フォーミング処理をなす。尚該フォーミング
処理は、前記、強誘電体膜８にレーザー・ビーム９等の
アニール処理を施す時に同時に行なっても良い。
り形成し、強誘電体素子部１０に磁場１１を印加しなが
ら加熱し、フォーミング処理をなす。尚該フォーミング
処理は、前記、強誘電体膜８にレーザー・ビーム９等の
アニール処理を施す時に同時に行なっても良い。
次でＣ５ＴｉＮ５ＷＳＴｉＷやＡｆｆ等の単層膜又は多
層膜から成る、第２の電極１２を形成し前記強誘電体素
子部を前記第１の電極７と該第２の電極１２との間には
さんだ形で形成し、次でポリイミド膜等から成る弾性に
富んだオーバー・コート膜１３が形成されて成る。該オ
ーバー・コート膜１３は強誘電体素子に電界を印加した
時に変形するので、弾性に富んでいる事が望ましい。
層膜から成る、第２の電極１２を形成し前記強誘電体素
子部を前記第１の電極７と該第２の電極１２との間には
さんだ形で形成し、次でポリイミド膜等から成る弾性に
富んだオーバー・コート膜１３が形成されて成る。該オ
ーバー・コート膜１３は強誘電体素子に電界を印加した
時に変形するので、弾性に富んでいる事が望ましい。
強誘電体膜としてはモリブデン酸ガドリウムの他に鉛・
ジルコン・チタン酸化物やチタン酸バリウム等があるが
、低電圧動作と云う事からは鉛・ジルコン・チタン酸化
物とモリブデン酸ガドリウムが望ましく、単結晶化ある
いは結晶粒径の増大を計るには、モリブデン酸ガドリウ
ムが最も望ましい。強誘電体膜の分極特性は、単結晶が
最も分極繰り返し回数が大でも分極特性の劣化が無い訳
で、単結晶化や、結晶粒径の増大が望まれる訳である。
ジルコン・チタン酸化物やチタン酸バリウム等があるが
、低電圧動作と云う事からは鉛・ジルコン・チタン酸化
物とモリブデン酸ガドリウムが望ましく、単結晶化ある
いは結晶粒径の増大を計るには、モリブデン酸ガドリウ
ムが最も望ましい。強誘電体膜の分極特性は、単結晶が
最も分極繰り返し回数が大でも分極特性の劣化が無い訳
で、単結晶化や、結晶粒径の増大が望まれる訳である。
又、強誘電体膜の単結晶化や結晶粒径増大には、従来、
適当な方法がなかった訳であるが、レーザー・アニール
やグラフオ・エピタキシャル処理により可能となる。
適当な方法がなかった訳であるが、レーザー・アニール
やグラフオ・エピタキシャル処理により可能となる。
更に、強誘電体膜の分極方向をそろえるフォーミング処
理としては従来は、高電界を強誘電体膜に印加しながら
加熱する方法が用いられていたが、半導体素子を形成し
た基板を用いる場合、半導体素子を介して強誘電体膜に
高電圧を印加すると、半導体素子が破壊すると云う現象
があり、本例の如く、磁場によるフォーミング処理は、
半導体素子に高電界が印加される事はなく、半導体素子
の破壊は発生しない訳である。
理としては従来は、高電界を強誘電体膜に印加しながら
加熱する方法が用いられていたが、半導体素子を形成し
た基板を用いる場合、半導体素子を介して強誘電体膜に
高電圧を印加すると、半導体素子が破壊すると云う現象
があり、本例の如く、磁場によるフォーミング処理は、
半導体素子に高電界が印加される事はなく、半導体素子
の破壊は発生しない訳である。
本発明により、低電圧で動作し、且つ分極特性の劣化の
無い半導体集積回路装置基板上の強誘電体集積回路装置
を提供できる効果がある事、及び、半導体集積回路装置
基板内の半導体装置の破壊の無いフォーミング処理がで
きる等の効果がある。
無い半導体集積回路装置基板上の強誘電体集積回路装置
を提供できる効果がある事、及び、半導体集積回路装置
基板内の半導体装置の破壊の無いフォーミング処理がで
きる等の効果がある。
９ ・
１０拳
１１ ・
１２ ・
１３・
ムン
レーザー・ビーム
強誘電体素子部
磁場
第２の電極
オーバー・コート膜
第１図（ａ）（ｂ）（ｃ）は本発明の一実施例を示す強
誘電体集積回路装置の製造工程順の要部の断面図である
。 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）Ｓｉ基板 フィールド酸化膜 拡散層 ゲート酸化膜 ゲート電極 層間絶縁膜 第１の電極 強誘電体膜（モリブデン酸ガドリウ
誘電体集積回路装置の製造工程順の要部の断面図である
。 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）Ｓｉ基板 フィールド酸化膜 拡散層 ゲート酸化膜 ゲート電極 層間絶縁膜 第１の電極 強誘電体膜（モリブデン酸ガドリウ
Claims (3)
- （１）半導体集積回路装置基板上には電極にはさまれた
、モリブデン酸ガドリウム膜が形成されて成る事を特徴
とする強誘電体集積回路装置。 - （２）強誘電体膜をレーザー・ビーム、ランプ光、電子
ビーム、あるいはイオン・ビーム等でアニールする事を
特徴とする強誘電体集積回路装置の製造方法。 - （３）強誘電体膜に磁場を印加しながらアニールする事
によりフォーミング処理する事を特徴とする強誘電体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003238A JPH02183570A (ja) | 1989-01-10 | 1989-01-10 | 強誘電体集積回路装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003238A JPH02183570A (ja) | 1989-01-10 | 1989-01-10 | 強誘電体集積回路装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02183570A true JPH02183570A (ja) | 1990-07-18 |
Family
ID=11551876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1003238A Pending JPH02183570A (ja) | 1989-01-10 | 1989-01-10 | 強誘電体集積回路装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02183570A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002051A1 (en) * | 1990-07-26 | 1992-02-06 | Seiko Epson Corporation | Semiconductor device |
| WO1992002049A1 (en) * | 1990-07-24 | 1992-02-06 | Seiko Epson Corporation | Semiconductor device |
| WO1992002045A1 (en) * | 1990-07-20 | 1992-02-06 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| WO1992002050A1 (en) * | 1990-07-24 | 1992-02-06 | Seiko Epson Corporation | Semiconductor device provided with ferroelectric material |
| WO1992002956A1 (en) * | 1990-08-07 | 1992-02-20 | Seiko Epson Corporation | Semiconductor device and its manufacturing method |
| WO1992006499A1 (en) * | 1990-09-28 | 1992-04-16 | Seiko Epson Corporation | Semiconductor device |
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| US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
| JP2007266407A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 不揮発性メモリ及びその製造方法 |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
-
1989
- 1989-01-10 JP JP1003238A patent/JPH02183570A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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