JPH03217027A - 複数の半導体層を持つ薄膜トランジスタ - Google Patents
複数の半導体層を持つ薄膜トランジスタInfo
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- JPH03217027A JPH03217027A JP364490A JP364490A JPH03217027A JP H03217027 A JPH03217027 A JP H03217027A JP 364490 A JP364490 A JP 364490A JP 364490 A JP364490 A JP 364490A JP H03217027 A JPH03217027 A JP H03217027A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 239000010409 thin film Substances 0.000 title claims abstract description 24
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 229910017875 a-SiN Inorganic materials 0.000 claims abstract description 4
- 239000010408 film Substances 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000000151 deposition Methods 0.000 description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 239000011521 glass Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- NHWNVPNZGGXQQV-UHFFFAOYSA-J [Si+4].[O-]N=O.[O-]N=O.[O-]N=O.[O-]N=O Chemical compound [Si+4].[O-]N=O.[O-]N=O.[O-]N=O.[O-]N=O NHWNVPNZGGXQQV-UHFFFAOYSA-J 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は複数の半導体層を持つ薄膜トランジスタに係る
もので、特に非晶質シリコン膜を蒸着した複数の半導体
層間にシリコンナイトライド膜を持つ半導体絶縁層を形
成して半導体層の蒸着時に発生するピンホールを塞いで
ゲート電極とソース電極，ドレイン電極が短絡されるこ
とを防止する薄膜トランジスタに係るものである。
もので、特に非晶質シリコン膜を蒸着した複数の半導体
層間にシリコンナイトライド膜を持つ半導体絶縁層を形
成して半導体層の蒸着時に発生するピンホールを塞いで
ゲート電極とソース電極，ドレイン電極が短絡されるこ
とを防止する薄膜トランジスタに係るものである。
（従来の技術）
一般に、活性マトリックス液晶表示装置の素子として低
電圧駆動，低消費電力，軽量，薄形及び高画質を実現し
得るという長所のため、利用されてなる薄膜トランジス
タは第３図に示すようにガラス基板ｌ上にゲート電極２
が形成されており、その上にゲート絶縁層３，半導体層
４，オーム層５が順次に積層構造に形成され、ソース電
極６とドレイン電極７が上記のオーム層５を介在して半
導体層４に接触されていると共に、その下面には上記の
ゲート絶縁層３が接触されており、透明導電膜である画
素電極８がドレイン電極７の端部に接触された状態にゲ
ート絶縁層３上に形成されている。
電圧駆動，低消費電力，軽量，薄形及び高画質を実現し
得るという長所のため、利用されてなる薄膜トランジス
タは第３図に示すようにガラス基板ｌ上にゲート電極２
が形成されており、その上にゲート絶縁層３，半導体層
４，オーム層５が順次に積層構造に形成され、ソース電
極６とドレイン電極７が上記のオーム層５を介在して半
導体層４に接触されていると共に、その下面には上記の
ゲート絶縁層３が接触されており、透明導電膜である画
素電極８がドレイン電極７の端部に接触された状態にゲ
ート絶縁層３上に形成されている。
（発明が解決しようとする課Ｂ）
上記のように形成された薄膜トランジスタを製造する過
程においてゲート絶縁層３上に半導体層４を蒸着する時
ビンホールが発生するが、後続工程であるソース電極６
とドレイン電極７を形成させたのち、ゲート電極２と上
記ソース電極６及びドレイン電極７に一定の電圧を印加
した時ピンホールによって電気的に短絡された。そして
、上記の薄膜トランジスタを採用した液晶表示素子を製
作した時には表示素子としての動作がよくないという問
題があった。
程においてゲート絶縁層３上に半導体層４を蒸着する時
ビンホールが発生するが、後続工程であるソース電極６
とドレイン電極７を形成させたのち、ゲート電極２と上
記ソース電極６及びドレイン電極７に一定の電圧を印加
した時ピンホールによって電気的に短絡された。そして
、上記の薄膜トランジスタを採用した液晶表示素子を製
作した時には表示素子としての動作がよくないという問
題があった。
したがって、本発明は上記のような薄膜トランジスタに
おけるピンホールに因ってゲート電極にソース，ドレイ
ン電極が電気的に短絡されることを防止するために創出
したもので、複数の半導体層間に非晶質シリコンナイト
ライド膜からなった絶縁層を持つ蒸着された薄膜トラン
ジスタを製作することにその目的がある。
おけるピンホールに因ってゲート電極にソース，ドレイ
ン電極が電気的に短絡されることを防止するために創出
したもので、複数の半導体層間に非晶質シリコンナイト
ライド膜からなった絶縁層を持つ蒸着された薄膜トラン
ジスタを製作することにその目的がある。
（課題を解決するための手段）
上記の目的を達成するために本発明は、基板，ゲート電
極，ゲート絶縁層，半導体層，オーム層，ソース電極，
ドレイン電極を具備してなる薄膜トランジスタにおいて
、上記半導体層を第１半導体層と第２半導体層とで構成
し、これらの間に非晶質シリコンナイトライド（ａ−Ｓ
ｉＮ：Ｈ）でなった半導体絶縁層を介在させたことを特
徴とする。
極，ゲート絶縁層，半導体層，オーム層，ソース電極，
ドレイン電極を具備してなる薄膜トランジスタにおいて
、上記半導体層を第１半導体層と第２半導体層とで構成
し、これらの間に非晶質シリコンナイトライド（ａ−Ｓ
ｉＮ：Ｈ）でなった半導体絶縁層を介在させたことを特
徴とする。
また、半導体絶縁層は非晶賀シリコンナイトライド（ａ
−ＳｉＮ：Ｈ）を５０〜１５０Ａ程度の厚さとすること
が好ましい。
−ＳｉＮ：Ｈ）を５０〜１５０Ａ程度の厚さとすること
が好ましい。
（作 用）
上記構成の薄膜トランジスタは、第１半導体層を蒸着す
る時発生するビンホールと、第２半導体層を蒸着する時
発生するピンホールによる電気的な短絡をシリコンナイ
トライドである絶縁層で防止する。
る時発生するビンホールと、第２半導体層を蒸着する時
発生するピンホールによる電気的な短絡をシリコンナイ
トライドである絶縁層で防止する。
（実施例）
以下、添付図面に基づいて本発明を説明する。
本発明による薄膜トランジスタは第１図に図示するよう
な断面を持つが、その製造工程を見てみると、ガラス基
板１上に透明電極であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉ
ｎ Ｏｘｉｄｅ）を蒸着したのち、写真蝕刻術を利用
して画素電極８′を形成し、シリコン酸化膜からなった
第１ゲート絶縁層３Ａを蒸着した後、再び透明電極であ
るＩＴＯと金属薄膜を積層させる。そして、上記の透明
電極上に写真蝕刻術を利用してゲート２及び画素電極８
のパターンを形成する。
な断面を持つが、その製造工程を見てみると、ガラス基
板１上に透明電極であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉ
ｎ Ｏｘｉｄｅ）を蒸着したのち、写真蝕刻術を利用
して画素電極８′を形成し、シリコン酸化膜からなった
第１ゲート絶縁層３Ａを蒸着した後、再び透明電極であ
るＩＴＯと金属薄膜を積層させる。そして、上記の透明
電極上に写真蝕刻術を利用してゲート２及び画素電極８
のパターンを形成する。
上記ゲート電極２上にシリコン酸化膜からなったゲート
絶縁層３Ｂを形成し、続いて非晶質シリコンからなった
第１半導体層４Ａを蒸着する。
絶縁層３Ｂを形成し、続いて非晶質シリコンからなった
第１半導体層４Ａを蒸着する。
第１半導体層４Ａを蒸着したのち、非晶質シリコンナイ
トライド（ａ−ＳｉＮ：Ｈ）を５０〜１５０Ａ程度に蒸
着して半導体絶縁層９を形成したのち、再び第２半導体
層４Ｂを積層し、その後第２半導体層４Ｂ上にオーム層
５，ソース電極６，ドレイン電極７を順次に形成して薄
膜トランジスタを製作する。
トライド（ａ−ＳｉＮ：Ｈ）を５０〜１５０Ａ程度に蒸
着して半導体絶縁層９を形成したのち、再び第２半導体
層４Ｂを積層し、その後第２半導体層４Ｂ上にオーム層
５，ソース電極６，ドレイン電極７を順次に形成して薄
膜トランジスタを製作する。
上記のような製造工程を経て製造された薄膜トランジス
タは第１半導体層４Ａと第２半導体層４Ｂとの間に非晶
質シリコンナイトライドからなった半導体絶縁層９が形
成されてなるが、ゲート電極２とソース電極６及びドレ
イン電極７に各々一定の電圧を印加した時、半導体層に
存在したピンホールによる電気的な短絡を半導体絶縁層
９で塞いでやることによって結局ゲート電極２がソース
電極６とドレイン電極７に電気的に短絡されることを未
然に防止し得る。
タは第１半導体層４Ａと第２半導体層４Ｂとの間に非晶
質シリコンナイトライドからなった半導体絶縁層９が形
成されてなるが、ゲート電極２とソース電極６及びドレ
イン電極７に各々一定の電圧を印加した時、半導体層に
存在したピンホールによる電気的な短絡を半導体絶縁層
９で塞いでやることによって結局ゲート電極２がソース
電極６とドレイン電極７に電気的に短絡されることを未
然に防止し得る。
上述のような特性を持つ薄膜トランジスタを採用した液
晶表示素子は第２図に示すように画素電極８，共通電極
ｌ３と液晶配向膜１１を形成させたのち、上下基板であ
るガラス基板１．１’を一定の間隔で付着して液晶ｌ２
を注入し，上部基板であるガラス基板１′にはカラーフ
ィルターｌＯが設けられてあって、任意の電圧を印加し
ても薄膜トランジスタ内の半導体絶縁層９によってゲー
ト電極２がソース電極６及びドレイン電極７と短絡され
ないので液晶表示素子は良好に作動する。
晶表示素子は第２図に示すように画素電極８，共通電極
ｌ３と液晶配向膜１１を形成させたのち、上下基板であ
るガラス基板１．１’を一定の間隔で付着して液晶ｌ２
を注入し，上部基板であるガラス基板１′にはカラーフ
ィルターｌＯが設けられてあって、任意の電圧を印加し
ても薄膜トランジスタ内の半導体絶縁層９によってゲー
ト電極２がソース電極６及びドレイン電極７と短絡され
ないので液晶表示素子は良好に作動する。
（発明の効果）
本発明は以上の構成及び作用を有するもので、第１次半
導体層を蒸着する時発生するピンホールと、第２次半導
体層を蒸着する時発生するピンホールによる電気的な短
絡が、シリコンナイトライトによる絶縁層にて防止する
ことができ，結局ゲート電極がソース電極とドレイン電
極に短絡されることを防止することができる。
導体層を蒸着する時発生するピンホールと、第２次半導
体層を蒸着する時発生するピンホールによる電気的な短
絡が、シリコンナイトライトによる絶縁層にて防止する
ことができ，結局ゲート電極がソース電極とドレイン電
極に短絡されることを防止することができる。
第１図は本発明による薄膜トランジスタの構造を示した
断面図、第２図は本発明による薄膜トランジスタを採用
した液晶表示素子の断面図、第３図は従来技術による液
晶表示素子用薄膜トランジスタの構造を示した断面図で
ある。 符号の説明 ｌ・・・ガラス基板 ２・・・ゲート電極３Ａ・
・・第１ゲート絶縁層 ３Ｂ・・・第２ゲート絶縁層 ４Ａ・・・第１半導体層 ４Ｂ・・・第２半導体層 ５・・・オーム層 ７・・・ドレイン電極 ６・・・ソース電極 ８・・・画素電極
断面図、第２図は本発明による薄膜トランジスタを採用
した液晶表示素子の断面図、第３図は従来技術による液
晶表示素子用薄膜トランジスタの構造を示した断面図で
ある。 符号の説明 ｌ・・・ガラス基板 ２・・・ゲート電極３Ａ・
・・第１ゲート絶縁層 ３Ｂ・・・第２ゲート絶縁層 ４Ａ・・・第１半導体層 ４Ｂ・・・第２半導体層 ５・・・オーム層 ７・・・ドレイン電極 ６・・・ソース電極 ８・・・画素電極
Claims (2)
- （１）基板、ゲート電極、ゲート絶縁層、半導体層、オ
ーム層、ソース電極、ドレイン電極を具備してなる薄膜
トランジスタにおいて、 上記半導体層を第１半導体層と第２半導体層とで構成し
、これらの間に非晶質シリコンナイトライド（ａ−Ｓｉ
Ｎ：Ｈ）でなった半導体絶縁層を介在させたことを特徴
とする複数の半導体層を持つ薄膜トランジスタ。 - （２）前記の半導体絶縁層は非晶質シリコンナイトライ
ド（ａ−ＳｉＮ：Ｈ）を５０〜１５０Å程度の厚さにし
たことを特徴とする請求項１に記載の複数の半導体層を
持つ薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP364490A JPH03217027A (ja) | 1990-01-12 | 1990-01-12 | 複数の半導体層を持つ薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP364490A JPH03217027A (ja) | 1990-01-12 | 1990-01-12 | 複数の半導体層を持つ薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03217027A true JPH03217027A (ja) | 1991-09-24 |
Family
ID=11563190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP364490A Pending JPH03217027A (ja) | 1990-01-12 | 1990-01-12 | 複数の半導体層を持つ薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03217027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009084307A1 (ja) * | 2007-12-27 | 2009-07-09 | Sony Corporation | 薄膜半導体装置および電界効果トランジスタ |
| JP2009239263A (ja) * | 2008-03-01 | 2009-10-15 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び表示装置 |
-
1990
- 1990-01-12 JP JP364490A patent/JPH03217027A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009084307A1 (ja) * | 2007-12-27 | 2009-07-09 | Sony Corporation | 薄膜半導体装置および電界効果トランジスタ |
| US8304763B2 (en) | 2007-12-27 | 2012-11-06 | Sony Corporation | Thin-film semiconductor device and field-effect transistor |
| JP2009239263A (ja) * | 2008-03-01 | 2009-10-15 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び表示装置 |
| US8618544B2 (en) | 2008-03-01 | 2013-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and display device |
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