JPH0355985B2 - - Google Patents
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- JPH0355985B2 JPH0355985B2 JP57064890A JP6489082A JPH0355985B2 JP H0355985 B2 JPH0355985 B2 JP H0355985B2 JP 57064890 A JP57064890 A JP 57064890A JP 6489082 A JP6489082 A JP 6489082A JP H0355985 B2 JPH0355985 B2 JP H0355985B2
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
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Description
【発明の詳細な説明】
本発明はマトリツクスアレーに関し、その欠陥
の修正方法に関するものである。
の修正方法に関するものである。
マトリツクスアレーを用いた大面積表示装置の
開発が最近非常に活発に進められており、小型情
報機器、ハンデイタイプのテレビ等、広範囲にわ
たる応用が期待されている。平面型の大容量の表
示装置としては、スイツチング素子をマトリツク
スアレー状に配列したものが最も有望視されてい
る。第１図はスイツチング素子をマトリツクスア
レー状に配列したアクテイブマトリツクスアレー
基板の構成の一例を示した配置図である。図中１
で囲まれた領域が表示領域であり、その中にスイ
ツチング素子２がマトリツクス状に配置されてい
る。３はスイツチング素子２へのデータ信号ライ
ン（ソースライン）であり、４はスイツチング素
子２へのタイミング信号ライン（ゲートライン）
である。（第１図の様にマトリツクスアレーを同
一基板上に構成した場合に発生し易い欠陥は、ゲ
ートラインと、ソースラインとのシヨートであ
る。特にガラス基板上にマトリツクスアレーを構
成した場合、ガラスは絶縁物であるので、断線以
外の欠陥は、ゲートラインとソースラインのシヨ
ートしか有り得ない。MOS型電界効果トランジ
スターをスイツチング素子として用いた場合のマ
トリツクスアレー液晶表示装置の一例を示したも
のであり、１画素の等価回路を示したものであ
る。５はMOS型電界効果トランジスターであり
データ信号のスイツチングを行なう。６はコンデ
ンサーでありデータ信号の保持用として用いられ
る。７は液晶パネルであり、７−１は液晶駆動素
子に対応して形成された液晶駆動電極であり、７
−２は上側ガラスパネルである。第３図は第２図
の具体例を示した平面図であつて各部材の番号は
第２図と同じである。第３図からわかる様にソー
スライン３とゲートライン４の間のシヨートは、
両ライン間に介在する絶縁膜の不良と、５の電界
効果トランジスターのゲート絶縁膜の不良による
ものが主な原因である。ゲートラインとソースラ
インがシヨートしたままで表示を行なつた場合、
当該ラインに接続された画素がすべて不良表示を
してしまい、いわゆるライン欠陥として、実際の
使用には使えるものでない。さらにこの様なシヨ
ート欠陥の発生箇所は、ゲートライン４とソース
ライン３の交差している面積に比べ、トランジス
ター５の面積が大きく、又両ライン間の層間絶縁
膜の膜厚をトランジスターのゲート絶縁膜より厚
くする等、トランジスター部の欠陥がほとんどで
あつた。この為従来は、ゲートラインとソースラ
インのシヨートを修正する為に例えば第３図中の
イで示される位置でトランジスターのソース電極
とソースラインを切断した。この修正によつて、
ソースラインとゲートライン間のシヨートは無く
なるが、当該画素へのデータ信号が入らなくなる
為にその画素は常に非点燈である為に、欠陥が非
常に目立ち、表示装置の使用上大きな支障になつ
ていた。
開発が最近非常に活発に進められており、小型情
報機器、ハンデイタイプのテレビ等、広範囲にわ
たる応用が期待されている。平面型の大容量の表
示装置としては、スイツチング素子をマトリツク
スアレー状に配列したものが最も有望視されてい
る。第１図はスイツチング素子をマトリツクスア
レー状に配列したアクテイブマトリツクスアレー
基板の構成の一例を示した配置図である。図中１
で囲まれた領域が表示領域であり、その中にスイ
ツチング素子２がマトリツクス状に配置されてい
る。３はスイツチング素子２へのデータ信号ライ
ン（ソースライン）であり、４はスイツチング素
子２へのタイミング信号ライン（ゲートライン）
である。（第１図の様にマトリツクスアレーを同
一基板上に構成した場合に発生し易い欠陥は、ゲ
ートラインと、ソースラインとのシヨートであ
る。特にガラス基板上にマトリツクスアレーを構
成した場合、ガラスは絶縁物であるので、断線以
外の欠陥は、ゲートラインとソースラインのシヨ
ートしか有り得ない。MOS型電界効果トランジ
スターをスイツチング素子として用いた場合のマ
トリツクスアレー液晶表示装置の一例を示したも
のであり、１画素の等価回路を示したものであ
る。５はMOS型電界効果トランジスターであり
データ信号のスイツチングを行なう。６はコンデ
ンサーでありデータ信号の保持用として用いられ
る。７は液晶パネルであり、７−１は液晶駆動素
子に対応して形成された液晶駆動電極であり、７
−２は上側ガラスパネルである。第３図は第２図
の具体例を示した平面図であつて各部材の番号は
第２図と同じである。第３図からわかる様にソー
スライン３とゲートライン４の間のシヨートは、
両ライン間に介在する絶縁膜の不良と、５の電界
効果トランジスターのゲート絶縁膜の不良による
ものが主な原因である。ゲートラインとソースラ
インがシヨートしたままで表示を行なつた場合、
当該ラインに接続された画素がすべて不良表示を
してしまい、いわゆるライン欠陥として、実際の
使用には使えるものでない。さらにこの様なシヨ
ート欠陥の発生箇所は、ゲートライン４とソース
ライン３の交差している面積に比べ、トランジス
ター５の面積が大きく、又両ライン間の層間絶縁
膜の膜厚をトランジスターのゲート絶縁膜より厚
くする等、トランジスター部の欠陥がほとんどで
あつた。この為従来は、ゲートラインとソースラ
インのシヨートを修正する為に例えば第３図中の
イで示される位置でトランジスターのソース電極
とソースラインを切断した。この修正によつて、
ソースラインとゲートライン間のシヨートは無く
なるが、当該画素へのデータ信号が入らなくなる
為にその画素は常に非点燈である為に、欠陥が非
常に目立ち、表示装置の使用上大きな支障になつ
ていた。
本発明は以上の欠点に鑑てなされたものであり
ソースラインとゲートライン間のシヨートを修正
するとともに、欠陥画素を実際の使用上全く目立
たなくしたものであり、パネルの量産効率を大巾
に高めるものである。
ソースラインとゲートライン間のシヨートを修正
するとともに、欠陥画素を実際の使用上全く目立
たなくしたものであり、パネルの量産効率を大巾
に高めるものである。
以下本発明を図面により詳細に説明する。
第４図はMOS型電界効果トランジスターをス
イツチング素子として用いたマトリツクスアレー
の代表例を示したものでありその一画素について
の平面図と断面図であり、これにより本発明の説
明を行なう。尚第４図ｂは平面図ａの中の一点鎖
線ハ−ニに従つて切断した断面図である。ガラス
基板１２の表面へ半導体薄膜１０を形成して
MOS電界効果トランジスターを構成する。１３
はトランジスターのゲート絶縁膜、１４はソース
電極でソースライン９と接続されており、１５は
ドレイン電極であり画素駆動電極１１と接続され
ている。又８はゲートラインであるとともに半導
体薄膜１０の上に延在しトランジスターのゲート
電極となつている。このトランジスターに不良が
生じ、ゲートライン８とソースライン９間がシヨ
ートした場合まず第４図ａの中の破線イ−ロに従
つて、ゲートラインとトランジスターのゲート電
極を分離する。ゲートライン８の枚数は通常、多
結晶シリコン等の半導体か又はアルミニユーム等
の金属が用いられるのでこれらの薄膜の切断は例
えばレーザー光線を照射する事により容易に行な
えるので第４図ａの中の破線イ−ロに沿つてレー
ザー光線をゲート部材８に照射すればゲートライ
ンとトランジスターのゲート電極の分離が出来
る。次に第４図ｂの中の矢印ａ，ｂの位置でゲー
ト電極とソース電極１４及びドレイン電極をシヨ
ートさせる。このシヨートの方法は例えばレーザ
ー光線を基板の上方向より図中ａ，ｂで示された
矢印に従つてシヨートさせる個所に照射するとゲ
ート電極とドレイン又はソース電極及びゲート絶
縁膜が溶融し合いゲート電極とドレイン及びソー
ス電極が接続される。上記の様に同じレーザー光
線を用い一方で切断を行ない、他方溶融をする事
は、レーザー光線の出力、照射時間を変える事に
より可能である。尚MOS型電界効果トランジス
ターのゲート電極のシヨートは、マトリツクスア
レーのスイツチング素子として用いられる場合、
外的要因（例えば静電気）でシヨートする場合、
ゲート電極とソース電極間のシヨートがほとんど
であつてこの様な場合の修正方法はトランジスタ
ーのゲート電極をゲートラインから分離した後、
ゲート電極とドレイン電極の接続だけで良い。
イツチング素子として用いたマトリツクスアレー
の代表例を示したものでありその一画素について
の平面図と断面図であり、これにより本発明の説
明を行なう。尚第４図ｂは平面図ａの中の一点鎖
線ハ−ニに従つて切断した断面図である。ガラス
基板１２の表面へ半導体薄膜１０を形成して
MOS電界効果トランジスターを構成する。１３
はトランジスターのゲート絶縁膜、１４はソース
電極でソースライン９と接続されており、１５は
ドレイン電極であり画素駆動電極１１と接続され
ている。又８はゲートラインであるとともに半導
体薄膜１０の上に延在しトランジスターのゲート
電極となつている。このトランジスターに不良が
生じ、ゲートライン８とソースライン９間がシヨ
ートした場合まず第４図ａの中の破線イ−ロに従
つて、ゲートラインとトランジスターのゲート電
極を分離する。ゲートライン８の枚数は通常、多
結晶シリコン等の半導体か又はアルミニユーム等
の金属が用いられるのでこれらの薄膜の切断は例
えばレーザー光線を照射する事により容易に行な
えるので第４図ａの中の破線イ−ロに沿つてレー
ザー光線をゲート部材８に照射すればゲートライ
ンとトランジスターのゲート電極の分離が出来
る。次に第４図ｂの中の矢印ａ，ｂの位置でゲー
ト電極とソース電極１４及びドレイン電極をシヨ
ートさせる。このシヨートの方法は例えばレーザ
ー光線を基板の上方向より図中ａ，ｂで示された
矢印に従つてシヨートさせる個所に照射するとゲ
ート電極とドレイン又はソース電極及びゲート絶
縁膜が溶融し合いゲート電極とドレイン及びソー
ス電極が接続される。上記の様に同じレーザー光
線を用い一方で切断を行ない、他方溶融をする事
は、レーザー光線の出力、照射時間を変える事に
より可能である。尚MOS型電界効果トランジス
ターのゲート電極のシヨートは、マトリツクスア
レーのスイツチング素子として用いられる場合、
外的要因（例えば静電気）でシヨートする場合、
ゲート電極とソース電極間のシヨートがほとんど
であつてこの様な場合の修正方法はトランジスタ
ーのゲート電極をゲートラインから分離した後、
ゲート電極とドレイン電極の接続だけで良い。
第５図は本発明の他の実施例を示す断面図であ
り各部材の番号は第４図と同じである。第４図の
実施例においてゲート電極８及び半導体薄膜１０
がシリコンの様な高融点金属の場合、レーザーで
溶融する時のレーザー光線の出力、照射時間の条
件に大きな制限が生じる。これを回避したものが
第５図の例であり、第４図の場合と異なりアルミ
ニユーム等の低融点金属を図中の１７の様にゲー
ト電極の上へ絶縁膜１６を介して設けてある。修
正方法は、ゲート電極の切り離しは第４図の場合
と全く同一に行なう。トランジスターのソースと
ドレイン間のシヨートは第５図の矢印ａ，ｂで示
した位置にやはりレーザー光線を照射しこの位置
の絶縁膜１６を破壊するとともにアルミニユーム
１７を溶融し、アルミニユーム１７とソース電極
１４及びドレイン電極１５とを接続し、ソース・
ドレイン間をシヨートさせる。この場合の様にア
ルミニユーム１７を介してソース・ドレインを直
接接続せず、図中の矢印ａ，ｂで示された部分に
のみアルミニユームを形成し、レーザーを照射し
て、このアルミニユームによりソース・ゲート間
及びゲート・ドレイン間をシヨートさせる事によ
りゲート電極を介してソース・ドレイン間をシヨ
ートする事も可能である。
り各部材の番号は第４図と同じである。第４図の
実施例においてゲート電極８及び半導体薄膜１０
がシリコンの様な高融点金属の場合、レーザーで
溶融する時のレーザー光線の出力、照射時間の条
件に大きな制限が生じる。これを回避したものが
第５図の例であり、第４図の場合と異なりアルミ
ニユーム等の低融点金属を図中の１７の様にゲー
ト電極の上へ絶縁膜１６を介して設けてある。修
正方法は、ゲート電極の切り離しは第４図の場合
と全く同一に行なう。トランジスターのソースと
ドレイン間のシヨートは第５図の矢印ａ，ｂで示
した位置にやはりレーザー光線を照射しこの位置
の絶縁膜１６を破壊するとともにアルミニユーム
１７を溶融し、アルミニユーム１７とソース電極
１４及びドレイン電極１５とを接続し、ソース・
ドレイン間をシヨートさせる。この場合の様にア
ルミニユーム１７を介してソース・ドレインを直
接接続せず、図中の矢印ａ，ｂで示された部分に
のみアルミニユームを形成し、レーザーを照射し
て、このアルミニユームによりソース・ゲート間
及びゲート・ドレイン間をシヨートさせる事によ
りゲート電極を介してソース・ドレイン間をシヨ
ートする事も可能である。
第６図はさらに他の本発明の実施例を示したも
のであり、ａは平面図、ｂはａの中の一点鎖線ホ
−ヘに沿つた断面図である。この実施例では画素
駆動電極１１からトランジスターのソース電極１
４にかけて導電材料１８が形成されている。
のであり、ａは平面図、ｂはａの中の一点鎖線ホ
−ヘに沿つた断面図である。この実施例では画素
駆動電極１１からトランジスターのソース電極１
４にかけて導電材料１８が形成されている。
導電材料１８はアルミニユーム等の低融点物質
が最も良く、又ソースライン９と同一工程で形成
可能である。この導電材料１８は画素駆動電極１
１とは直接接しているがトランジスターのソース
電極とは絶縁膜１６により絶縁されている。欠陥
の修正方法は、トランジスターのゲート電極とゲ
ートラインの切り離しは第４図の場合と同様に行
なう。次に第６図ｂの矢印で示されている方向に
レーザー光線を照射して、この部分の絶縁層１６
を破壊し、導電材料１８とソース電極１４とを接
続する。これによりトランジスターのソース電極
とドレイン電極は、導電材料１８と画素駆動電極
１１を介してシヨートする。さらに他の実施例と
して画素駆動電極１１をソースライン９まで延在
せしめるか又は、ソースライン９を画素駆動電極
１１まで延在せしめて、あらかじめトランジスタ
ーのソースとドレインを短絡しておいて、ゲート
ラインとソースラインとが短絡している個所のト
ランジスターについてはゲート電極とゲートライ
ンを第４図の場合と同様に切り離し、ゲートライ
ンとソースラインが短絡していないトランジスタ
ーについてはソースラインと画素駆動電極の短絡
個所を切断するという方法も有る。
が最も良く、又ソースライン９と同一工程で形成
可能である。この導電材料１８は画素駆動電極１
１とは直接接しているがトランジスターのソース
電極とは絶縁膜１６により絶縁されている。欠陥
の修正方法は、トランジスターのゲート電極とゲ
ートラインの切り離しは第４図の場合と同様に行
なう。次に第６図ｂの矢印で示されている方向に
レーザー光線を照射して、この部分の絶縁層１６
を破壊し、導電材料１８とソース電極１４とを接
続する。これによりトランジスターのソース電極
とドレイン電極は、導電材料１８と画素駆動電極
１１を介してシヨートする。さらに他の実施例と
して画素駆動電極１１をソースライン９まで延在
せしめるか又は、ソースライン９を画素駆動電極
１１まで延在せしめて、あらかじめトランジスタ
ーのソースとドレインを短絡しておいて、ゲート
ラインとソースラインとが短絡している個所のト
ランジスターについてはゲート電極とゲートライ
ンを第４図の場合と同様に切り離し、ゲートライ
ンとソースラインが短絡していないトランジスタ
ーについてはソースラインと画素駆動電極の短絡
個所を切断するという方法も有る。
以上本発明の実施例のいくつかについて図面に
より詳細に述べたが、本発明の主旨はゲートとソ
ースがシヨートしたMOS電界効果トランジスタ
ーは、ゲート電極とゲートラインを切り離し、ソ
ースとドレインを短絡する事でありこれにより、
従来画素欠陥としてパネル表示時に画素欠陥とし
て欠陥の存在が目立つたものを、欠陥画素内のト
ランジスターのソースとドレインをシヨートする
事によりデータ信号の平均的な電圧が画素駆動電
極に加わり、欠陥の存在が全く目立たなくしたも
のであり、その応用において、マトリツクスアレ
ーの量産効率を大巾に向上するものである。尚本
発明の実施例は液晶表示装置について述べてある
が表示装置の表示方法は液晶に限ぎるものでな
く、他のいかなる表示体であつてもその効果は変
わらない、又、マトリツクスアレーの構成材料は
前出のもののみならず他の物質であつても本発明
の主旨を逸脱しないものであればどの様なもので
あつても良い。
より詳細に述べたが、本発明の主旨はゲートとソ
ースがシヨートしたMOS電界効果トランジスタ
ーは、ゲート電極とゲートラインを切り離し、ソ
ースとドレインを短絡する事でありこれにより、
従来画素欠陥としてパネル表示時に画素欠陥とし
て欠陥の存在が目立つたものを、欠陥画素内のト
ランジスターのソースとドレインをシヨートする
事によりデータ信号の平均的な電圧が画素駆動電
極に加わり、欠陥の存在が全く目立たなくしたも
のであり、その応用において、マトリツクスアレ
ーの量産効率を大巾に向上するものである。尚本
発明の実施例は液晶表示装置について述べてある
が表示装置の表示方法は液晶に限ぎるものでな
く、他のいかなる表示体であつてもその効果は変
わらない、又、マトリツクスアレーの構成材料は
前出のもののみならず他の物質であつても本発明
の主旨を逸脱しないものであればどの様なもので
あつても良い。
上述の如く本発明は、ガラス基板上に設けら
れ、マトリツクス状に配列された複数の画素電
極、該画素電極に接続されたスイツチング薄膜ト
ランジスタ、該トランジスタのゲートに接続され
てなる走査信号線、該トランジスタのソースに接
続されてなるデータ信号線を有するマトリツクス
アレーの欠陥修正方法において、該スイツチング
薄膜トランジスタに欠陥が生じた際には、該スイ
ツチングトランジスタのゲート電極を該走査信号
線より切り離し、該スイツチング薄膜トランジス
タのソースとドレインをシヨートするようにした
から、従来生じていた線欠陥を点欠陥にとどめる
ことができるので、量産での歩留りを実質的に向
上することができる。
れ、マトリツクス状に配列された複数の画素電
極、該画素電極に接続されたスイツチング薄膜ト
ランジスタ、該トランジスタのゲートに接続され
てなる走査信号線、該トランジスタのソースに接
続されてなるデータ信号線を有するマトリツクス
アレーの欠陥修正方法において、該スイツチング
薄膜トランジスタに欠陥が生じた際には、該スイ
ツチングトランジスタのゲート電極を該走査信号
線より切り離し、該スイツチング薄膜トランジス
タのソースとドレインをシヨートするようにした
から、従来生じていた線欠陥を点欠陥にとどめる
ことができるので、量産での歩留りを実質的に向
上することができる。
第１図はマトリツクスアレーの説明図であり、
第２図、第３図はスイツチング素子としてMOS
型電界効果トランジスターを用いたマトリツクス
アレーの一画素の構成を示す等価回路図である。
第４図は本発明の一実施例を示す平面図及び断面
図であり、第５図は本発明の他の実施例を示す他
の実施例を示した断面図であり、又第６図は本発
明のさらに他の実施例を示す平面図及び断面図で
ある。
第２図、第３図はスイツチング素子としてMOS
型電界効果トランジスターを用いたマトリツクス
アレーの一画素の構成を示す等価回路図である。
第４図は本発明の一実施例を示す平面図及び断面
図であり、第５図は本発明の他の実施例を示す他
の実施例を示した断面図であり、又第６図は本発
明のさらに他の実施例を示す平面図及び断面図で
ある。
Claims (1)
- １ ガラス基板上に設けられ、マトリツクス状に
配列された複数の画素電極、該画素電極に接続さ
れたスイツチング薄膜トランジスタ、該トランジ
スタのゲートに接続されてなる走査信号線、該ト
ランジスタのソースに接続されてなるデータ信号
線を有するマトリツクスアレーの欠陥修正方法に
おいて、該スイツチング薄膜トランジスタに欠陥
が生じた際には、該スイツチングトランジスタの
ゲート電極を該走査信号線より切り離し、該スイ
ツチング薄膜トランジスタのソースとドレインを
シヨートすることを特徴とするマトリツクスアレ
ーの欠陥修正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064890A JPS58184758A (ja) | 1982-04-19 | 1982-04-19 | マトリツクスアレ−の欠陥修正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064890A JPS58184758A (ja) | 1982-04-19 | 1982-04-19 | マトリツクスアレ−の欠陥修正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184758A JPS58184758A (ja) | 1983-10-28 |
| JPH0355985B2 true JPH0355985B2 (ja) | 1991-08-27 |
Family
ID=13271126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57064890A Granted JPS58184758A (ja) | 1982-04-19 | 1982-04-19 | マトリツクスアレ−の欠陥修正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184758A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321928A (ja) * | 1989-06-19 | 1991-01-30 | Nec Corp | アクティブ液晶パネルの製造方法 |
| DE69133246T2 (de) * | 1990-05-11 | 2004-04-01 | Sharp K.K. | Anzeigevorrichtung mit aktiver Matrix , Verfahren zu ihrer Herstellung und Verfahren zur Behandlung defekter Pixel |
| JPH0421823A (ja) * | 1990-05-16 | 1992-01-24 | Hosiden Corp | 液晶表示素子の点欠陥の黒欠陥化法及び液晶表示素子 |
| JPH055895A (ja) * | 1991-06-21 | 1993-01-14 | Sharp Corp | アクテイブマトリクス表示装置 |
| DE69330669T2 (de) * | 1992-11-25 | 2002-07-04 | Sharp Kk | Verfahren und Vorrichtung zum Prüfen eines Substrates mit aktiver Matrix |
| US5373378A (en) * | 1993-04-28 | 1994-12-13 | Matsushita Electric Industrial Co. Ltd. | Active matrix type liquid crystal display device with peripheral pixel electrodes attached directly to signal lines |
| JP4311693B2 (ja) * | 1998-07-30 | 2009-08-12 | キヤノン株式会社 | 光電変換装置及びそのリペア方法、それを用いたｘ線撮像システム |
| US6822701B1 (en) | 1998-09-04 | 2004-11-23 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus |
| JP2002303881A (ja) * | 2001-04-04 | 2002-10-18 | Toshiba Corp | 電極基板、表示パネル及びそのリペア方法 |
-
1982
- 1982-04-19 JP JP57064890A patent/JPS58184758A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58184758A (ja) | 1983-10-28 |
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