JP2000241833A - マトリックス型配線基板 - Google Patents
マトリックス型配線基板Info
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- JP2000241833A JP2000241833A JP4675799A JP4675799A JP2000241833A JP 2000241833 A JP2000241833 A JP 2000241833A JP 4675799 A JP4675799 A JP 4675799A JP 4675799 A JP4675799 A JP 4675799A JP 2000241833 A JP2000241833 A JP 2000241833A
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- signal line
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Abstract
(57)【要約】
【課題】 配線短絡事故の修正作業を容易に行うことの
できるマトリックス型配線基板を提供すること。 【解決手段】 ゲートラインＧＬ上に交差するドレイン
ラインＤＬを覆う層間絶縁膜８に対し、両ラインの交点
を挟むように予め一対の開口部１９，１９を形成し、こ
の開口部においてドレインラインを露出させておく。層
間絶縁膜４の欠陥により、両ラインの交点で短絡事故が
発生し、それを検査工程に於いて検知した場合、ＦＩＢ
により、短絡部を挟む一対の開口部１９，１９のそれぞ
れ内側（短絡部側）の個所においける層間絶縁膜８を破
壊し、その下のドレインラインＤＬを切断する。次に、
一対の開口部１９，１９を介して、短絡部を迂回するよ
うにバイパスラインＢＬを形成し、ＦＩＢで切断したド
レインラインＤＬを再び接続する。
できるマトリックス型配線基板を提供すること。 【解決手段】 ゲートラインＧＬ上に交差するドレイン
ラインＤＬを覆う層間絶縁膜８に対し、両ラインの交点
を挟むように予め一対の開口部１９，１９を形成し、こ
の開口部においてドレインラインを露出させておく。層
間絶縁膜４の欠陥により、両ラインの交点で短絡事故が
発生し、それを検査工程に於いて検知した場合、ＦＩＢ
により、短絡部を挟む一対の開口部１９，１９のそれぞ
れ内側（短絡部側）の個所においける層間絶縁膜８を破
壊し、その下のドレインラインＤＬを切断する。次に、
一対の開口部１９，１９を介して、短絡部を迂回するよ
うにバイパスラインＢＬを形成し、ＦＩＢで切断したド
レインラインＤＬを再び接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば、液晶表
示装置に使用されるマトリックス型配線基板に関する。
示装置に使用されるマトリックス型配線基板に関する。
【０００２】
【従来の技術】近年、ガラス等の大型基板表面に形成し
たスイッチング素子アレイよりなるアクティブマトリク
ス液晶パネルが実用化され、ＣＲＴに代る薄型軽量表示
装置として脚光を浴びている。
たスイッチング素子アレイよりなるアクティブマトリク
ス液晶パネルが実用化され、ＣＲＴに代る薄型軽量表示
装置として脚光を浴びている。
【０００３】マトリックス状に配置されるスイッチング
用アクティブ素子及びそれらを結ぶ配線の搭載されるア
クティブマトリックスアレイ基板は、半導体薄膜、絶縁
性薄膜や導電性薄膜をガラス基板の片側表面全体に堆
積、パターン化することを順次繰返すことで形成され
る。
用アクティブ素子及びそれらを結ぶ配線の搭載されるア
クティブマトリックスアレイ基板は、半導体薄膜、絶縁
性薄膜や導電性薄膜をガラス基板の片側表面全体に堆
積、パターン化することを順次繰返すことで形成され
る。
【０００４】スイッチング用アクティブ素子としては薄
膜トランジスタ（ＴＦＴ）が用いられている。ＴＦＴは
複数の行及び列のマトリックス状に配置されている。同
一の行に配列されているＴＦＴはゲート同士が共通のゲ
ートラインで接続されており、このゲートラインはゲー
ト駆動信号を受けるためのゲート電極端子に導出接続さ
れている。また、同一の列の配列されているＴＦＴはド
レイン同士が共通のドレインラインで接続されており、
このドレインラインはドレイン信号を受けるためのドレ
イン電極端子に導出接続されている。各ＴＦＴのソース
は各画素のための一方の透明電極に接続されている。
膜トランジスタ（ＴＦＴ）が用いられている。ＴＦＴは
複数の行及び列のマトリックス状に配置されている。同
一の行に配列されているＴＦＴはゲート同士が共通のゲ
ートラインで接続されており、このゲートラインはゲー
ト駆動信号を受けるためのゲート電極端子に導出接続さ
れている。また、同一の列の配列されているＴＦＴはド
レイン同士が共通のドレインラインで接続されており、
このドレインラインはドレイン信号を受けるためのドレ
イン電極端子に導出接続されている。各ＴＦＴのソース
は各画素のための一方の透明電極に接続されている。
【０００５】このような構成のアクティブマトリックス
型液晶表示装置においては、ゲートラインとドレインラ
インとの交差部において、両者間に存在する絶縁膜の異
常により、両者が短絡し、これらのラインに接続されて
いる各画素に表示欠陥を発生させる問題があり、この交
差部における短絡事故を修復するために、従来、アレイ
の外周部にリペア用の配線を設けておくことが良く知ら
れている。
型液晶表示装置においては、ゲートラインとドレインラ
インとの交差部において、両者間に存在する絶縁膜の異
常により、両者が短絡し、これらのラインに接続されて
いる各画素に表示欠陥を発生させる問題があり、この交
差部における短絡事故を修復するために、従来、アレイ
の外周部にリペア用の配線を設けておくことが良く知ら
れている。
【０００６】しかしながら、この技術では、同一ライン
上の複数の交差部において短絡事故が発生した場合に対
応できない問題がある。そこで、各交差部の全てに、交
差部を迂回するリペア用配線を予め形成しておき、短絡
事故が発生した交差部において、短絡個所近傍のライン
をレーザー等で切断し、改めてラインとリペア用配線と
をレーザーにより接続することにより、短絡事故を修復
する技術が特開平７−１３１９７号公報に記載されてい
る。
上の複数の交差部において短絡事故が発生した場合に対
応できない問題がある。そこで、各交差部の全てに、交
差部を迂回するリペア用配線を予め形成しておき、短絡
事故が発生した交差部において、短絡個所近傍のライン
をレーザー等で切断し、改めてラインとリペア用配線と
をレーザーにより接続することにより、短絡事故を修復
する技術が特開平７−１３１９７号公報に記載されてい
る。
【０００７】
【発明が解決しようとする課題】従来例のように、マト
リックスアレイの各交差部の全てにリペア用配線を設け
たものにあっては、全ての表示領域において各リペア用
配線が、表示領域内にはみ出すために、その分画素電極
の面積を縮小する必要があり、開口率が大幅に低下して
表示特性が悪くなる問題がある。そのため、表示領域に
極力はみ出さないようにリペア用配線を形成する手法が
必要となり、構造や手間が複雑になる問題がある。
リックスアレイの各交差部の全てにリペア用配線を設け
たものにあっては、全ての表示領域において各リペア用
配線が、表示領域内にはみ出すために、その分画素電極
の面積を縮小する必要があり、開口率が大幅に低下して
表示特性が悪くなる問題がある。そのため、表示領域に
極力はみ出さないようにリペア用配線を形成する手法が
必要となり、構造や手間が複雑になる問題がある。
【０００８】本発明は、斯かる問題点を解消することを
その目的とする。
その目的とする。
【０００９】
【課題を解決するための手段】本発明のマトリックス型
配線基板は、基板上に形成された第１信号ラインと、こ
の第１信号ライン上に第１絶縁膜を介して第１信号ライ
ンと交差するように形成された第２信号ラインと、この
第２信号ラインを覆う第２絶縁膜とを備え、前記第２絶
縁膜に、前記第２信号ラインを露出させる一対の開口部
を形成すると共に、前記一対の開口部間に前記第１信号
ラインと第２信号ラインとの交差部を位置させたことを
その要旨とする。
配線基板は、基板上に形成された第１信号ラインと、こ
の第１信号ライン上に第１絶縁膜を介して第１信号ライ
ンと交差するように形成された第２信号ラインと、この
第２信号ラインを覆う第２絶縁膜とを備え、前記第２絶
縁膜に、前記第２信号ラインを露出させる一対の開口部
を形成すると共に、前記一対の開口部間に前記第１信号
ラインと第２信号ラインとの交差部を位置させたことを
その要旨とする。
【００１０】このように予め開口部を形成しておくこと
で、修正作業を円滑に行うことができる。しかも、修正
作業時において別途レーザー等で第２絶縁膜に孔を開け
る作業を必要としないので、レーザー等で第２信号ライ
ンを傷つけてしまうことがない。
で、修正作業を円滑に行うことができる。しかも、修正
作業時において別途レーザー等で第２絶縁膜に孔を開け
る作業を必要としないので、レーザー等で第２信号ライ
ンを傷つけてしまうことがない。
【００１１】この場合、前記交差部において、前記第１
信号ラインと第２信号ラインとの短絡個所を迂回するバ
イパスラインを、前記一対の開口部を介して前記第２信
号ラインに接続することが望ましい。
信号ラインと第２信号ラインとの短絡個所を迂回するバ
イパスラインを、前記一対の開口部を介して前記第２信
号ラインに接続することが望ましい。
【００１２】また、前記開口部は、前記第２絶縁膜に形
成されるコンタクトホールと同時に形成されることが望
ましい。
成されるコンタクトホールと同時に形成されることが望
ましい。
【００１３】また、前記第２信号ラインにおける前記開
口部に対応する個所に、幅の広い拡張部を設けることが
望ましい。こうすることで、修正作業を更に容易に行う
ことができる。
口部に対応する個所に、幅の広い拡張部を設けることが
望ましい。こうすることで、修正作業を更に容易に行う
ことができる。
【００１４】
【発明の実施の形態】（第１実施形態）本発明のマトリ
ックス型配線基板を液晶表示装置に具体化した第１実施
形態を図面に基づいて説明する。
ックス型配線基板を液晶表示装置に具体化した第１実施
形態を図面に基づいて説明する。
【００１５】図１は、本第１実施形態における液晶表示
装置（ＬＣＤ）の断面図を示している。同図において、
透明絶縁性基板１の上にスイッチング素子としてのＴＦ
Ｔ２を形成した後、透明絶縁性基板１の画素部領域上
に、補助容量を構成する蓄積電極３が形成されている。
更にその上には、層間絶縁膜４が形成され、この層間絶
縁膜４には、コンタクトホール５が形成され、このコン
タクトホール５を介して、ＴＦＴ２のソース領域に接続
されるソース電極６及びドレイン領域に接続されるドレ
イン電極７が形成されている。
装置（ＬＣＤ）の断面図を示している。同図において、
透明絶縁性基板１の上にスイッチング素子としてのＴＦ
Ｔ２を形成した後、透明絶縁性基板１の画素部領域上
に、補助容量を構成する蓄積電極３が形成されている。
更にその上には、層間絶縁膜４が形成され、この層間絶
縁膜４には、コンタクトホール５が形成され、このコン
タクトホール５を介して、ＴＦＴ２のソース領域に接続
されるソース電極６及びドレイン領域に接続されるドレ
イン電極７が形成されている。
【００１６】層間絶縁膜４、ソース電極６及びドレイン
電極７の上には、層間絶縁膜８が形成され、その層間絶
縁膜８のソース電極６上に位置する領域にコンタクトホ
ール９が形成され、そのコンタクトホール９内を埋込む
とともに層間絶縁膜８の上面に沿って延びるようにＩＴ
Ｏ（Indium Tin Oxide）からなる表示電極１０が形成さ
れている。表示電極１０及び層間絶縁膜８上には配向膜
１１が形成され、これにより、ＴＦＴ側の基板１２（以
下、ＴＦＴ基板１２という）が完成されている。尚、層
間絶縁膜４が本発明における「第１絶縁膜」に相当し、
層間絶縁膜８が本発明における「第２絶縁膜」に相当す
る。
電極７の上には、層間絶縁膜８が形成され、その層間絶
縁膜８のソース電極６上に位置する領域にコンタクトホ
ール９が形成され、そのコンタクトホール９内を埋込む
とともに層間絶縁膜８の上面に沿って延びるようにＩＴ
Ｏ（Indium Tin Oxide）からなる表示電極１０が形成さ
れている。表示電極１０及び層間絶縁膜８上には配向膜
１１が形成され、これにより、ＴＦＴ側の基板１２（以
下、ＴＦＴ基板１２という）が完成されている。尚、層
間絶縁膜４が本発明における「第１絶縁膜」に相当し、
層間絶縁膜８が本発明における「第２絶縁膜」に相当す
る。
【００１７】ＴＦＴ基板１２には、その表面に共通電極
１３及び配向膜１４が形成された透明絶縁性基板１５が
対向配置され、更に、透明絶縁性基板１と透明絶縁性基
板１５との間に液晶を封入して液晶層１６が形成されて
いる。
１３及び配向膜１４が形成された透明絶縁性基板１５が
対向配置され、更に、透明絶縁性基板１と透明絶縁性基
板１５との間に液晶を封入して液晶層１６が形成されて
いる。
【００１８】図２（ａ）はＴＦＴ基板１２の部分平面構
造を示し、図２（ｂ）は図２（ａ）におけるａ−ａ’断
面図を示している。
造を示し、図２（ｂ）は図２（ａ）におけるａ−ａ’断
面図を示している。
【００１９】同図において、ドレインドライバ１７に接
続されるドレインラインＤＬとゲートドライバ１８に接
続されるゲートラインＧＬとはそれぞれ互いに直交し、
その交点近傍に画素電極１０がパターン形成されてい
る。尚、ドレインラインＤＬの材質はＡｌ、ゲートライ
ンＧＬの材質はＷＳｉを用いている。
続されるドレインラインＤＬとゲートドライバ１８に接
続されるゲートラインＧＬとはそれぞれ互いに直交し、
その交点近傍に画素電極１０がパターン形成されてい
る。尚、ドレインラインＤＬの材質はＡｌ、ゲートライ
ンＧＬの材質はＷＳｉを用いている。
【００２０】この画素電極１０はＴＦＴ基板１２のほぼ
全面において所定画素数分、マトリックス状に形成され
ているが、図２においてはその一部分のみを示してい
る。尚、ゲートラインＧＬが本発明における「第１信号
ライン」に相当し、ドレインラインＤＬが本発明におけ
る「第２信号ライン」に相当する。
全面において所定画素数分、マトリックス状に形成され
ているが、図２においてはその一部分のみを示してい
る。尚、ゲートラインＧＬが本発明における「第１信号
ライン」に相当し、ドレインラインＤＬが本発明におけ
る「第２信号ライン」に相当する。
【００２１】ゲートドライバ１８に接続された各ゲート
ラインＧＬには、ゲート信号（走査信号）が印加され、
ドレインドライバ１７に接続された各ドレインラインＤ
Ｌには、データ信号（ビデオ信号）が印加される。ま
た、各ゲートラインＧＬには、複数のＴＦＴ２の各ゲー
トが共通接続され、各ドレインラインＤＬには、複数の
ＴＦＴ２の各ドレインが共通接続されている。
ラインＧＬには、ゲート信号（走査信号）が印加され、
ドレインドライバ１７に接続された各ドレインラインＤ
Ｌには、データ信号（ビデオ信号）が印加される。ま
た、各ゲートラインＧＬには、複数のＴＦＴ２の各ゲー
トが共通接続され、各ドレインラインＤＬには、複数の
ＴＦＴ２の各ドレインが共通接続されている。
【００２２】ドレインラインＤＬを覆う層間絶縁膜８に
は、各ドレインラインＤＬに沿って開口部１９…が形成
され、この開口部１９…によって、各ドレインラインＤ
Ｌの表面が露出している。それぞれの開口部１９…は、
ドレインラインＤＬとゲートラインＧＬとの各交点間に
一つずつ形成されている。すなわち、ドレインラインＤ
ＬとゲートラインＧＬとの交点毎に、この交点を挟んで
位置する一対の開口部１９が存在することになる。
は、各ドレインラインＤＬに沿って開口部１９…が形成
され、この開口部１９…によって、各ドレインラインＤ
Ｌの表面が露出している。それぞれの開口部１９…は、
ドレインラインＤＬとゲートラインＧＬとの各交点間に
一つずつ形成されている。すなわち、ドレインラインＤ
ＬとゲートラインＧＬとの交点毎に、この交点を挟んで
位置する一対の開口部１９が存在することになる。
【００２３】次に、図３〜図６を参照して、本実施形態
による薄膜トランジスタ（ＴＦＴ）の製造以降の製造プ
ロセスについて説明する。
による薄膜トランジスタ（ＴＦＴ）の製造以降の製造プ
ロセスについて説明する。
【００２４】工程１（図３参照）：ＴＦＴ２はゲートラ
インＧＬ、ソース領域２０及びドレイン領域２１からな
り、このＴＦＴ２を、プラズマＣＶＤ法で形成したシリ
コン酸化膜からなる層間絶縁膜４で覆う。更に、この層
間絶縁膜４にソース領域２０及びドレイン領域２１にそ
れぞれ通じるコンタクトホール５を形成する。
インＧＬ、ソース領域２０及びドレイン領域２１からな
り、このＴＦＴ２を、プラズマＣＶＤ法で形成したシリ
コン酸化膜からなる層間絶縁膜４で覆う。更に、この層
間絶縁膜４にソース領域２０及びドレイン領域２１にそ
れぞれ通じるコンタクトホール５を形成する。
【００２５】工程２（図４参照）：層間絶縁膜４の上
に、コンタクトホール５を介して、ＴＦＴ２のソース領
域２０に接続されるソース電極６及びドレイン領域２１
に接続されるドレインラインＤＬ（ドレイン電極７）を
形成する。
に、コンタクトホール５を介して、ＴＦＴ２のソース領
域２０に接続されるソース電極６及びドレイン領域２１
に接続されるドレインラインＤＬ（ドレイン電極７）を
形成する。
【００２６】工程３（図５参照）：全面に、プラズマＣ
ＶＤ法により、層間絶縁膜８としてのシリコン酸化膜を
形成した後、フォトリソグラフィ技術及びエッチング技
術を用いて、この層間絶縁膜８に、ソース電極６に通じ
るコンタクトホール９とドレインラインＤＬに通じる開
口部１９…とを同時に形成する。この開口部１９…は上
述した通り、ドレインラインＤＬとゲートラインＧＬと
の各交点間に一つずつ形成されている。
ＶＤ法により、層間絶縁膜８としてのシリコン酸化膜を
形成した後、フォトリソグラフィ技術及びエッチング技
術を用いて、この層間絶縁膜８に、ソース電極６に通じ
るコンタクトホール９とドレインラインＤＬに通じる開
口部１９…とを同時に形成する。この開口部１９…は上
述した通り、ドレインラインＤＬとゲートラインＧＬと
の各交点間に一つずつ形成されている。
【００２７】尚、この開口部１９…は、各交点間に複数
形成しても良く、要は少なくとも一つ形成してあれば良
い。
形成しても良く、要は少なくとも一つ形成してあれば良
い。
【００２８】工程４（図６参照）：層間絶縁膜８のソー
ス電極６上に位置する領域に、コンタクトホール９を介
してソース電極６に接続される表示電極１０を形成す
る。
ス電極６上に位置する領域に、コンタクトホール９を介
してソース電極６に接続される表示電極１０を形成す
る。
【００２９】以上に説明した基づいて、短絡ラインの修
正動作を図７及び図８に従って説明する。
正動作を図７及び図８に従って説明する。
【００３０】ゲートラインＧＬとドレインラインＤＬと
の交点（交差部）において、層間絶縁膜４の欠陥によ
り、各図太字の×印で示した個所に短絡事故が発生し、
それを検査工程に於いて検知した場合、図７に示す通
り、短絡部を挟む一対の開口部１９，１９のそれぞれ内
側（短絡部側）の個所を、点線の×印の通り、ＦＩＢ
（Focus Ion Beam）により、まず層間絶縁膜８を破壊
し、更にその下のドレインラインＤＬを切断する。
の交点（交差部）において、層間絶縁膜４の欠陥によ
り、各図太字の×印で示した個所に短絡事故が発生し、
それを検査工程に於いて検知した場合、図７に示す通
り、短絡部を挟む一対の開口部１９，１９のそれぞれ内
側（短絡部側）の個所を、点線の×印の通り、ＦＩＢ
（Focus Ion Beam）により、まず層間絶縁膜８を破壊
し、更にその下のドレインラインＤＬを切断する。
【００３１】次に、図８に示す通り、一対の開口部１
９，１９を介して、短絡部を迂回するようにバイパスラ
インＢＬを形成し、ＦＩＢで切断したドレインラインＤ
Ｌを再び接続する。
９，１９を介して、短絡部を迂回するようにバイパスラ
インＢＬを形成し、ＦＩＢで切断したドレインラインＤ
Ｌを再び接続する。
【００３２】このバイパスラインＢＬは、低抵抗で且つ
ドレインラインＤＬとの接触抵抗の低い材質であること
が望ましく、例えば、Ｔｉ，ＴｉＮ，Ｗ，ＴｉＷ，Ａ
ｕ，Ｐｔ，Ａｌの単層膜又はこれらの積層膜を用いる。
特に、ドレインラインＤＬにドープドポリシリコン配線
を用いた場合には、バイパスラインＢＬとしてＡｌを用
い、両者の接触部にＴｉを介在させることにより、接触
抵抗と配線抵抗を下げることができる。
ドレインラインＤＬとの接触抵抗の低い材質であること
が望ましく、例えば、Ｔｉ，ＴｉＮ，Ｗ，ＴｉＷ，Ａ
ｕ，Ｐｔ，Ａｌの単層膜又はこれらの積層膜を用いる。
特に、ドレインラインＤＬにドープドポリシリコン配線
を用いた場合には、バイパスラインＢＬとしてＡｌを用
い、両者の接触部にＴｉを介在させることにより、接触
抵抗と配線抵抗を下げることができる。
【００３３】尚、バイパスラインＢＬを形成する位置
（本実施形態では、表示電極１０の上）に、予めバイパ
スラインＢＬに対し密着性の高いシリコン酸化膜などの
絶縁膜を設けておくことにより、バイパスラインＢＬを
強固に固着させることができる。
（本実施形態では、表示電極１０の上）に、予めバイパ
スラインＢＬに対し密着性の高いシリコン酸化膜などの
絶縁膜を設けておくことにより、バイパスラインＢＬを
強固に固着させることができる。
【００３４】以上、本第１実施形態にあっては、以下の
通りの作用効果を奏する。
通りの作用効果を奏する。
【００３５】（１）ドレインラインＤＬを覆う層間絶縁
膜８に予め開口部１９…を形成しているので、バイパス
ラインＢＬによる修正作業を容易に行うことができる。
例えば、本実施形態のように予め開口部１９…を形成せ
ずに、修正作業時にレーザー等で開口部を形成するもの
は、層間絶縁膜の下のドレインラインＤＬの位置を特定
することが難しく、開口部の位置精度が劣る上に、開口
部の形成時にレーザーでドレインラインＤＬを傷つけて
しまう恐れがある。一方、本実施形態にあっては、フォ
トリソグラフィ及びエッチング技術によって予め開口部
１９…を形成するため、そのような心配はない。
膜８に予め開口部１９…を形成しているので、バイパス
ラインＢＬによる修正作業を容易に行うことができる。
例えば、本実施形態のように予め開口部１９…を形成せ
ずに、修正作業時にレーザー等で開口部を形成するもの
は、層間絶縁膜の下のドレインラインＤＬの位置を特定
することが難しく、開口部の位置精度が劣る上に、開口
部の形成時にレーザーでドレインラインＤＬを傷つけて
しまう恐れがある。一方、本実施形態にあっては、フォ
トリソグラフィ及びエッチング技術によって予め開口部
１９…を形成するため、そのような心配はない。
【００３６】（２）層間絶縁膜８に対し、同一のフォト
リソグラフィ技術及びエッチング技術を用いて、ソース
電極６に通じるコンタクトホール９とドレインラインＤ
Ｌに通じる開口部１９…とを同時に形成するので、別途
ＦＩＢを用いて開口部を形成する必要が無く、その分、
修正作業時の時間を短縮することができる。
リソグラフィ技術及びエッチング技術を用いて、ソース
電極６に通じるコンタクトホール９とドレインラインＤ
Ｌに通じる開口部１９…とを同時に形成するので、別途
ＦＩＢを用いて開口部を形成する必要が無く、その分、
修正作業時の時間を短縮することができる。
【００３７】（３）層間絶縁膜８に対し、多数の開口部
１９…がほぼ均一に形成されているから、ＴＦＴ基板１
２の歪み等で生じる層間絶縁膜８の応力を効果的に緩和
することができる。
１９…がほぼ均一に形成されているから、ＴＦＴ基板１
２の歪み等で生じる層間絶縁膜８の応力を効果的に緩和
することができる。
【００３８】（４）マトリックスアレイの各交差部の必
要な個所のみにリペア用配線を設けるので、開口率が大
幅に低下して表示特性が悪くなる心配はない。 （第２実施形態）本発明を具体化した第２の実施形態を
図９に示す。本第２実施形態が第１実施形態と異なると
ころは、開口部１９…の下のドレインラインＤＬに幅の
広い拡張部２２…を形成したことのみで、その他の構成
は第１実施形態と同様である。このように拡張部２２…
を形成しておくことで、バイパスラインＢＬによる接続
作業を確実に行うことができる。
要な個所のみにリペア用配線を設けるので、開口率が大
幅に低下して表示特性が悪くなる心配はない。 （第２実施形態）本発明を具体化した第２の実施形態を
図９に示す。本第２実施形態が第１実施形態と異なると
ころは、開口部１９…の下のドレインラインＤＬに幅の
広い拡張部２２…を形成したことのみで、その他の構成
は第１実施形態と同様である。このように拡張部２２…
を形成しておくことで、バイパスラインＢＬによる接続
作業を確実に行うことができる。
【００３９】尚、以上の実施形態にあっては、図面上ゲ
ートラインＧＬが半導体層の上に位置するトップゲート
型のＴＦＴを例示して説明したが、ゲートラインが半導
体層の下に位置するボトムゲート型のＴＦＴであっても
良い。
ートラインＧＬが半導体層の上に位置するトップゲート
型のＴＦＴを例示して説明したが、ゲートラインが半導
体層の下に位置するボトムゲート型のＴＦＴであっても
良い。
【００４０】
【発明の効果】本発明にあっては、配線短絡事故の修正
作業を容易に行うことができるマトリックス型配線基板
を提供することができる。。
作業を容易に行うことができるマトリックス型配線基板
を提供することができる。。
【図１】本発明を具体化した第１実施形態による液晶表
示装置を示した断面図である。
示装置を示した断面図である。
【図２】図２（ａ）はＴＦＴ基板の部分平面図、図２
（ｂ）は図２（ａ）におけるａ−ａ’断面図である。
（ｂ）は図２（ａ）におけるａ−ａ’断面図である。
【図３】本発明の第１実施形態によるＴＦＴ基板の製造
プロセスを説明するための平面図である。
プロセスを説明するための平面図である。
【図４】本発明の第１実施形態によるＴＦＴ基板の製造
プロセスを説明するための平面図である。
プロセスを説明するための平面図である。
【図５】本発明の第１実施形態によるＴＦＴ基板の製造
プロセスを説明するための平面図である。
プロセスを説明するための平面図である。
【図６】本発明の第１実施形態によるＴＦＴ基板の製造
プロセスを説明するための平面図である。
プロセスを説明するための平面図である。
【図７】本発明の第１実施形態による修正作業を説明す
るためのＴＦＴ基板の部分平面図である。
るためのＴＦＴ基板の部分平面図である。
【図８】本発明の第１実施形態による修正作業を説明す
るためのＴＦＴ基板の部分平面図である。
るためのＴＦＴ基板の部分平面図である。
【図９】本発明の第２実施形態によるＴＦＴ基板の部分
平面図である。
平面図である。
４ 層間絶縁膜 ８ 層間絶縁膜 ９ コンタクトホール １０ 表示電極 １９ 開口部 ２２ 拡張部 ＤＬ ドレインライン ＧＬ ゲートライン ＢＬ バイパスライン
Claims (4)
- 【請求項１】 基板上に形成された第１信号ラインと、
この第１信号ライン上に第１絶縁膜を介して第１信号ラ
インと交差するように形成された第２信号ラインと、こ
の第２信号ラインを覆う第２絶縁膜とを備え、 前記第２絶縁膜に、前記第２信号ラインを露出させる一
対の開口部を形成すると共に、前記一対の開口部間に前
記第１信号ラインと第２信号ラインとの交差部を位置さ
せたことを特徴とするマトリックス型配線基板。 - 【請求項２】 前記交差部において、前記第１信号ライ
ンと第２信号ラインとの短絡個所を迂回するバイパスラ
インを、前記一対の開口部を介して前記第２信号ライン
に接続したことを特徴とする請求項１に記載のマトリッ
クス型配線基板。 - 【請求項３】 前記開口部は、前記第２絶縁膜に形成さ
れるコンタクトホールと同時に形成されることを特徴と
した請求項１に記載のマトリックス型配線基板。 - 【請求項４】 前記第２信号ラインにおける前記開口部
に対応する個所に、幅の広い拡張部を設けたことを特徴
とする請求項１乃至３のいずれか１項に記載のマトリッ
クス型配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4675799A JP2000241833A (ja) | 1999-02-24 | 1999-02-24 | マトリックス型配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4675799A JP2000241833A (ja) | 1999-02-24 | 1999-02-24 | マトリックス型配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000241833A true JP2000241833A (ja) | 2000-09-08 |
Family
ID=12756211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4675799A Pending JP2000241833A (ja) | 1999-02-24 | 1999-02-24 | マトリックス型配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000241833A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2005284305A (ja) * | 2005-05-09 | 2005-10-13 | Sony Corp | 画像表示装置の製造方法 |
| US8013513B2 (en) | 2007-11-19 | 2011-09-06 | Sony Corporation | Active matrix display device |
| US8101432B2 (en) | 2001-06-12 | 2012-01-24 | Sony Corporation | Method of repairing an image display unit |
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| WO2014086050A1 (zh) * | 2012-12-04 | 2014-06-12 | 深圳市华星光电技术有限公司 | 断线修补方法、断线修补结构和断线修补系统 |
-
1999
- 1999-02-24 JP JP4675799A patent/JP2000241833A/ja active Pending
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| US9111940B2 (en) | 2012-12-04 | 2015-08-18 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Repairing method, repairing structure, and repairing system for disconnected defect |
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