JPS61121471A - 薄膜集積装置の製造方法 - Google Patents
薄膜集積装置の製造方法Info
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- JPS61121471A JPS61121471A JP59243647A JP24364784A JPS61121471A JP S61121471 A JPS61121471 A JP S61121471A JP 59243647 A JP59243647 A JP 59243647A JP 24364784 A JP24364784 A JP 24364784A JP S61121471 A JPS61121471 A JP S61121471A
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Classifications
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、薄膜トランジスタ、薄膜コンデンサ。
薄膜抵抗等の複数個の薄膜素子からなる薄膜集積装置の
製造方法に関する。
製造方法に関する。
従来例の構成とその問題点
近年、液晶やＥＬを用いた平面ディスプレイなどの駆動
や信号の転送、処理に大面積にわたって容易に作製でき
る薄膜集積装置が用いられっつぁる。これらの回路構成
の中には、薄膜トランジスタのソース・ドレインと直列
にすなわちチャネル部と直列に薄膜コンデンサが接続さ
れる例も少なくない。例えばマトリックス型ＥＬ表示装
置もその一つである。
や信号の転送、処理に大面積にわたって容易に作製でき
る薄膜集積装置が用いられっつぁる。これらの回路構成
の中には、薄膜トランジスタのソース・ドレインと直列
にすなわちチャネル部と直列に薄膜コンデンサが接続さ
れる例も少なくない。例えばマトリックス型ＥＬ表示装
置もその一つである。
第１図はマトリックス型ＥＬ表示装置の一絵素の回路図
を示している。すなわち、ソース端子が蓄積用コンデン
サＣｓに接続しているスイッチングトランジスタＴ１．
及びゲート端子が前記スイッチングトランジスタのソー
ス端子に接続し、かつそのソース端子が前記蓄積用コン
デンサＣの他於端子と接続している電力用トランジスタ
Ｔ２１及びその一方の端子が前記電力用トランジスタＴ
２のドレイン端子に接続し、他方の端子が高周波ドライ
ブ電源１に接続しているＥＬ素子ＣＥＬ より構成され
ている。また前記スイッチングトランジスタＴ１ の
ドレイン端子は情報信号母線Ｘ１．Ｘ２・・・・・・に
、ゲート端子はスイッチング信号母線Ｙ１゜Ｔ２・・・
・・・忙それぞれ接続され、前記蓄積用コンデンサＣ８
の一方の端子及び前記電力用トランジスタＴ２のソース
端子は、前記高周波ドライブ電源１に接続する共通母線
Ｐに接続されている。
を示している。すなわち、ソース端子が蓄積用コンデン
サＣｓに接続しているスイッチングトランジスタＴ１．
及びゲート端子が前記スイッチングトランジスタのソー
ス端子に接続し、かつそのソース端子が前記蓄積用コン
デンサＣの他於端子と接続している電力用トランジスタ
Ｔ２１及びその一方の端子が前記電力用トランジスタＴ
２のドレイン端子に接続し、他方の端子が高周波ドライ
ブ電源１に接続しているＥＬ素子ＣＥＬ より構成され
ている。また前記スイッチングトランジスタＴ１ の
ドレイン端子は情報信号母線Ｘ１．Ｘ２・・・・・・に
、ゲート端子はスイッチング信号母線Ｙ１゜Ｔ２・・・
・・・忙それぞれ接続され、前記蓄積用コンデンサＣ８
の一方の端子及び前記電力用トランジスタＴ２のソース
端子は、前記高周波ドライブ電源１に接続する共通母線
Ｐに接続されている。
第２図は上記マトリックス型ＥＬ表示装置の一例の斜視
断面図を示している。ガラスなどの絶縁性支持基板２の
上に１１００ｎ程度の膜厚を有するインジウム錫酸化物
（ＩＴＯ）からなる透明電極３、その上に５００ ｎｍ
程度の膜厚を有するＹ２Ｏ３からなる絶縁体層４、この
上に２００ ｎｍ程度の膜厚を有するＺｎＳ：Ｍｎの螢
光体層６、さらにその上に３００ ｎｍ程度の膜厚を有
するＹ２Ｏ３からなる絶縁体層６を真空蒸着法やスパッ
タ法などを用いて形成し、ＥＬ層了を設ける。次に情報
信号母線に接続しているスイッチングトランジスタＴ１
のゲート電極８．前記ＥＬ層７の光反射用電極９゜電力
用トランジスタのゲート電極でもある蓄積用コンデンサ
Ｃ８の片側電極１０として１１００ｎ程度の膜厚を有す
るアルミニウム層を真空蒸着法および写真蝕刻技術を用
いて形成する。その上に５００ｎｍ程度の膜厚を有する
Ａｌ２Ｏ３から成る絶縁体層１１をスパッタ法などによ
り設け、写真蝕刻技術を用いてパターニングを行い、Ｔ
１のゲート絶縁膜およびＣ８の誘電体薄膜層でありかっ
Ｔ２のゲート絶縁膜である層を形成する。その上にＴ１
．Ｔ２の半導体層１２．１３を設け、最後にスイッチン
グ信号母線に接続しているＴ１ のドレイン電極１４
．Ｔ１のソース電極１５．Ｔ２のドレイン電極１６であ
り共通母線Ｐに接続しているＣ３の片側電極１７．Ｔ２
のソース電極１８を１のｎｍ程度の膜厚を有するアルミ
ニウムからなる層で形成する。
断面図を示している。ガラスなどの絶縁性支持基板２の
上に１１００ｎ程度の膜厚を有するインジウム錫酸化物
（ＩＴＯ）からなる透明電極３、その上に５００ ｎｍ
程度の膜厚を有するＹ２Ｏ３からなる絶縁体層４、この
上に２００ ｎｍ程度の膜厚を有するＺｎＳ：Ｍｎの螢
光体層６、さらにその上に３００ ｎｍ程度の膜厚を有
するＹ２Ｏ３からなる絶縁体層６を真空蒸着法やスパッ
タ法などを用いて形成し、ＥＬ層了を設ける。次に情報
信号母線に接続しているスイッチングトランジスタＴ１
のゲート電極８．前記ＥＬ層７の光反射用電極９゜電力
用トランジスタのゲート電極でもある蓄積用コンデンサ
Ｃ８の片側電極１０として１１００ｎ程度の膜厚を有す
るアルミニウム層を真空蒸着法および写真蝕刻技術を用
いて形成する。その上に５００ｎｍ程度の膜厚を有する
Ａｌ２Ｏ３から成る絶縁体層１１をスパッタ法などによ
り設け、写真蝕刻技術を用いてパターニングを行い、Ｔ
１のゲート絶縁膜およびＣ８の誘電体薄膜層でありかっ
Ｔ２のゲート絶縁膜である層を形成する。その上にＴ１
．Ｔ２の半導体層１２．１３を設け、最後にスイッチン
グ信号母線に接続しているＴ１ のドレイン電極１４
．Ｔ１のソース電極１５．Ｔ２のドレイン電極１６であ
り共通母線Ｐに接続しているＣ３の片側電極１７．Ｔ２
のソース電極１８を１のｎｍ程度の膜厚を有するアルミ
ニウムからなる層で形成する。
以上の方法により形成されたマトリックス型ＥＬ表示装
置では絶縁体層中のピンホールなどに起因する電標間の
リーク電流のため薄膜コンデンサなどに不良を生じるこ
とがあった。
置では絶縁体層中のピンホールなどに起因する電標間の
リーク電流のため薄膜コンデンサなどに不良を生じるこ
とがあった。
このような欠陥を電気的に回復させる方法として、電気
的に短絡している欠陥部に瞬時に大電流を流すことによ
り、欠陥部及びその周辺の導電物質を蒸発させてしまう
方法が周知である。しかしながら薄膜トランジスタを構
成する半導体層を介して前記の如き瞬時に大電流を流す
方法を行なえば、通常、半導体層の抵抗は欠陥部の導電
物質のそれに比べてはるかに高いので半導体層の方が誘
電体の欠陥部よりも先に破壊してしまうという欠点があ
った。たとえば、上記したマトリックス型ＥＬ表示装置
において、Ｃ８の欠陥をなくするためスイッチング信号
母線１４と共通母線Ｐとの間に瞬時に大電流を投入した
場合、Ｔ１の半導体層１２が熱的に破壊することがしば
しばあった。
的に短絡している欠陥部に瞬時に大電流を流すことによ
り、欠陥部及びその周辺の導電物質を蒸発させてしまう
方法が周知である。しかしながら薄膜トランジスタを構
成する半導体層を介して前記の如き瞬時に大電流を流す
方法を行なえば、通常、半導体層の抵抗は欠陥部の導電
物質のそれに比べてはるかに高いので半導体層の方が誘
電体の欠陥部よりも先に破壊してしまうという欠点があ
った。たとえば、上記したマトリックス型ＥＬ表示装置
において、Ｃ８の欠陥をなくするためスイッチング信号
母線１４と共通母線Ｐとの間に瞬時に大電流を投入した
場合、Ｔ１の半導体層１２が熱的に破壊することがしば
しばあった。
またＥＬ層層中中欠陥をなくするため共通母゛線Ｐと透
明電極３との間に瞬時に大電流を投入した場合にも、Ｔ
２の半導体層１３が同様に破壊した。
明電極３との間に瞬時に大電流を投入した場合にも、Ｔ
２の半導体層１３が同様に破壊した。
半導体層を介さずに欠陥を有する薄膜素子に瞬時に大電
流を投入するには、探針などを用いて欠陥のある薄膜素
子のみを電気的に接続する方法が考えられるが実際の製
造では不可能に近い。
流を投入するには、探針などを用いて欠陥のある薄膜素
子のみを電気的に接続する方法が考えられるが実際の製
造では不可能に近い。
発明の目的
本発明は、以上のような従来技術に鑑み、薄膜トランジ
スタのチャネル部を破壊することなく、前記チャネル部
と直列に接続されている薄膜素子の誘電体層中のピンホ
ール等に起因するリーク電流などの欠陥を修復すること
のできる薄膜集積装置の製造方法を提供せんとするもの
である。
スタのチャネル部を破壊することなく、前記チャネル部
と直列に接続されている薄膜素子の誘電体層中のピンホ
ール等に起因するリーク電流などの欠陥を修復すること
のできる薄膜集積装置の製造方法を提供せんとするもの
である。
発明の構成
本発明は、上記目的を達成するために、薄膜トランジス
タのチャネルを構成する半導体層上に前記薄膜トランジ
スタのソースとドレインとを電気的に接続する導電体層
を形成した後、前記薄膜トランジスタのチャネルに直列
に接続している薄膜素子に前記導電体層を介して瞬時に
大電流を印加し、しかる後前記導電体層を除去すること
を特徴とする薄膜集積装置の製造方法を提供する。
タのチャネルを構成する半導体層上に前記薄膜トランジ
スタのソースとドレインとを電気的に接続する導電体層
を形成した後、前記薄膜トランジスタのチャネルに直列
に接続している薄膜素子に前記導電体層を介して瞬時に
大電流を印加し、しかる後前記導電体層を除去すること
を特徴とする薄膜集積装置の製造方法を提供する。
本発明によれば、半導体層に直列に接続されている薄膜
素子に瞬時に大電流を印加して前記薄膜素子の修復を図
る際に、どうしても半導体層を介する必要がある場合に
も、高抵抗である半導体層と並列に低抵抗の導電体層が
設けられているので電流の大部分がこの導電体層を流れ
るため、半導体層が電気的に、あるいは熱的に破壊する
ことは全くなくなった。また、薄膜素子の欠陥を修復し
た後、前記導電体層を除去すれば、薄膜トランジスタの
駆動にはなんら支障はない。
素子に瞬時に大電流を印加して前記薄膜素子の修復を図
る際に、どうしても半導体層を介する必要がある場合に
も、高抵抗である半導体層と並列に低抵抗の導電体層が
設けられているので電流の大部分がこの導電体層を流れ
るため、半導体層が電気的に、あるいは熱的に破壊する
ことは全くなくなった。また、薄膜素子の欠陥を修復し
た後、前記導電体層を除去すれば、薄膜トランジスタの
駆動にはなんら支障はない。
実施例の説明
以下、本発明の実施例を図を用いて説明する。
第３図は、本発明の一実施例をなす薄膜集積装置の構成
を示す断面図である。
を示す断面図である。
ガラスなどの絶縁性基板２ｏ上に薄膜トランジスタのゲ
ート電極２１および薄膜コンデンサの下電極２２を構成
するＡｌなどからなる金属層を約２０００人の厚さに形
成する。しかる後、前記金属層上にＡ１２ｏ３，５ｉＱ
２などの絶縁層２３．２４を４・：、クリノブθ、など
にＬり約６０００人の厚さに形成する。この絶縁層２３
と２４との境界部の凹部２５は、ガラス基板２０上全面
に絶縁層を形成した後、周知の写真蝕刻法を用いて所定
形状の絶縁層を除去する方法によっても、メタルマスク
を用いて凹部２６のみ絶縁層を付着しない方法によって
も形成できる。２６は絶縁層２４中に発生したピンホー
ル等の欠陥部分である（第３Ａ図）。
ート電極２１および薄膜コンデンサの下電極２２を構成
するＡｌなどからなる金属層を約２０００人の厚さに形
成する。しかる後、前記金属層上にＡ１２ｏ３，５ｉＱ
２などの絶縁層２３．２４を４・：、クリノブθ、など
にＬり約６０００人の厚さに形成する。この絶縁層２３
と２４との境界部の凹部２５は、ガラス基板２０上全面
に絶縁層を形成した後、周知の写真蝕刻法を用いて所定
形状の絶縁層を除去する方法によっても、メタルマスク
を用いて凹部２６のみ絶縁層を付着しない方法によって
も形成できる。２６は絶縁層２４中に発生したピンホー
ル等の欠陥部分である（第３Ａ図）。
次に絶縁層２３上に所定の形状を有し薄膜トランジスタ
のチャネル部を構成する半導体層２７例えばＣｄＳｅを
抵抗加熱蒸着法などにより５００人程鹿の厚さに形成す
る。続いて前記ＣｄＳｅと同一形状の導電体層２８例え
ばＡＩを前記ＣｄＳｅ上に抵抗加熱蒸着法などにより５
００人程鹿の厚さに形成する。この工程はフォトレジス
ト膜を用いた周知のリフトオフ法などにより容易に実現
できる（第３Ｂ図）。
のチャネル部を構成する半導体層２７例えばＣｄＳｅを
抵抗加熱蒸着法などにより５００人程鹿の厚さに形成す
る。続いて前記ＣｄＳｅと同一形状の導電体層２８例え
ばＡＩを前記ＣｄＳｅ上に抵抗加熱蒸着法などにより５
００人程鹿の厚さに形成する。この工程はフォトレジス
ト膜を用いた周知のリフトオフ法などにより容易に実現
できる（第３Ｂ図）。
この後、前記絶縁層２３ 、２４ 、前記導電体層２８
上に例えば前記リフトオフ法などを用いて所定形状の金
属層例えばＡ７を抵抗加熱蒸着法などで２５００Ａ程度
の厚さに形成する。２９．３０は各々薄膜トランジスタ
のドレイン電極、ソース電極であり、３１は薄膜コンデ
ンサの上部電極を構成する。また前記ソース電極３ｏは
前記薄膜コンデンサの下部電極２２と電気的に接続して
いる（第３０図）。
上に例えば前記リフトオフ法などを用いて所定形状の金
属層例えばＡ７を抵抗加熱蒸着法などで２５００Ａ程度
の厚さに形成する。２９．３０は各々薄膜トランジスタ
のドレイン電極、ソース電極であり、３１は薄膜コンデ
ンサの上部電極を構成する。また前記ソース電極３ｏは
前記薄膜コンデンサの下部電極２２と電気的に接続して
いる（第３０図）。
前記電極３０の領域は通常２０μｍ程度であり島状に形
成されるため、この領域に探針を立てる事は非常に難か
しい。このため、前記薄膜トランジスタのドレイン電極
２ｅと薄膜コンデンサの上部電極３１との間に例えばパ
ルス幅１０μｓｅｃ 。
成されるため、この領域に探針を立てる事は非常に難か
しい。このため、前記薄膜トランジスタのドレイン電極
２ｅと薄膜コンデンサの上部電極３１との間に例えばパ
ルス幅１０μｓｅｃ 。
電圧１ ｏｏｖのパルス電圧を印加する。これにより、
薄膜コンデンサのピンホール等の欠陥部では瞬時に数Ａ
の大電流が流れる事により欠陥部周辺の上部電極３２が
蒸発し、欠陥は電気的に開放状態に修正される。この時
の瞬時大電流は薄膜トランジスタのチャネル部分では例
えばＡｌで構成した前記導電体層２８の抵抗値は例えば
Ｃｄ５５で構成した前記半導体層２７のそれの１／１０
１０程度であるだめ、電流は大部分導電体層２８を通り
電極２９に達する。この時瞬時電流により導電体層２８
で発生する電力は数ｍＷであるので前記半導体層２７へ
の損傷は全く問題にならない（第３Ｄ図）。
薄膜コンデンサのピンホール等の欠陥部では瞬時に数Ａ
の大電流が流れる事により欠陥部周辺の上部電極３２が
蒸発し、欠陥は電気的に開放状態に修正される。この時
の瞬時大電流は薄膜トランジスタのチャネル部分では例
えばＡｌで構成した前記導電体層２８の抵抗値は例えば
Ｃｄ５５で構成した前記半導体層２７のそれの１／１０
１０程度であるだめ、電流は大部分導電体層２８を通り
電極２９に達する。この時瞬時電流により導電体層２８
で発生する電力は数ｍＷであるので前記半導体層２７へ
の損傷は全く問題にならない（第３Ｄ図）。
しかる後、前記基板２０を例えばリン酸：酢酸：硝酸＝
２５：４：１ からなるＡｌのエツチング液中に浸し
前記導電体層２８を完全に除去する。
２５：４：１ からなるＡｌのエツチング液中に浸し
前記導電体層２８を完全に除去する。
この時、前記導電体層２８以外のＡｌ電極部も５００人
程人程ツチングされるが最初に形成時の厚みが２５ｏｏ
八であるので電気配線という目的には何ら支障は生じな
い（第３Ｅ図）。
程人程ツチングされるが最初に形成時の厚みが２５ｏｏ
八であるので電気配線という目的には何ら支障は生じな
い（第３Ｅ図）。
発明の効果
以上述べたごとく、本発明によれば、薄膜トランジスタ
のソース・ドレインと直列に接続された薄膜コンデンサ
の絶縁体層中のど／ホール等の欠陥を修復するために、
薄膜トランジスタを介して薄膜コンデンサの上・下電極
に瞬時に大電流を流す際に、薄膜トランジスタのチャネ
ル領域を構成する半導体層上に前記半導体層と比べて極
めて低抵抗の導電体層を前記半導体層と並列に形成する
ことにより、前記瞬時大電流による前記半導体層の破損
を全く無くす事ができた。これにより、高歩留りでトラ
ンジスタ、コンデンサ、抵抗等の複数個の薄膜素子から
なる薄膜集積装置を作製することができた。
のソース・ドレインと直列に接続された薄膜コンデンサ
の絶縁体層中のど／ホール等の欠陥を修復するために、
薄膜トランジスタを介して薄膜コンデンサの上・下電極
に瞬時に大電流を流す際に、薄膜トランジスタのチャネ
ル領域を構成する半導体層上に前記半導体層と比べて極
めて低抵抗の導電体層を前記半導体層と並列に形成する
ことにより、前記瞬時大電流による前記半導体層の破損
を全く無くす事ができた。これにより、高歩留りでトラ
ンジスタ、コンデンサ、抵抗等の複数個の薄膜素子から
なる薄膜集積装置を作製することができた。
第１図は薄膜集積回路の応用例を示す回路図、第２図は
薄膜集積回路の応用例を示す素子の一部断面図、第３図
は本発明による薄膜集積装置の製造工程断面図である。 ２２・・・・・・薄膜コンデンサの下電極、３１・・・
・・・薄膜コンデンサの上電極、２３ 、２４・・・・
・・絶縁体層、２７・・・・・・半導体層、２８・・・
・・・導電体層、２９・・・・・・薄膜トランジスタの
ドレイン電極、３０・・・・・・薄膜トランジスタのソ
ース電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名区
ｇ 倉 １Ｉ３ｒｌｊ：Ｕ 第３図
薄膜集積回路の応用例を示す素子の一部断面図、第３図
は本発明による薄膜集積装置の製造工程断面図である。 ２２・・・・・・薄膜コンデンサの下電極、３１・・・
・・・薄膜コンデンサの上電極、２３ 、２４・・・・
・・絶縁体層、２７・・・・・・半導体層、２８・・・
・・・導電体層、２９・・・・・・薄膜トランジスタの
ドレイン電極、３０・・・・・・薄膜トランジスタのソ
ース電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名区
ｇ 倉 １Ｉ３ｒｌｊ：Ｕ 第３図
Claims (2)
- （１）薄膜トランジスタのチャネル部と直列に接続され
ている薄膜素子を有する薄膜集積装置において、薄膜ト
ランジスタのチャネル部を構成する半導体層を形成する
工程、前記半導体層上に前記薄膜トランジスタのソース
とドレインとを電気的に接続する前記半導体層よりも低
抵抗の導電体層を形成する工程、前記チャネル部に瞬時
大電流を印加する工程、前記導電体層を除去する工程を
含む事を特徴とする薄膜集積装置の製造方法。 - （２）導電体層と半導体層とを同一真空槽中で連続して
形成する事を特徴とする特許請求の範囲第１項記載の薄
膜集積装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243647A JPS61121471A (ja) | 1984-11-19 | 1984-11-19 | 薄膜集積装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243647A JPS61121471A (ja) | 1984-11-19 | 1984-11-19 | 薄膜集積装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121471A true JPS61121471A (ja) | 1986-06-09 |
Family
ID=17106926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243647A Pending JPS61121471A (ja) | 1984-11-19 | 1984-11-19 | 薄膜集積装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121471A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831807B2 (en) | 2001-11-05 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | Head positioner and disk drive using the same |
| US6833974B2 (en) | 2001-11-05 | 2004-12-21 | Matsushita Electric Industrial Co., Ltd. | Head positioning device and disk drive using same |
| CN114171422A (zh) * | 2022-02-11 | 2022-03-11 | 浙江里阳半导体有限公司 | 半导体器件的制造方法及其蒸镀缺陷的检测方法 |
-
1984
- 1984-11-19 JP JP59243647A patent/JPS61121471A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831807B2 (en) | 2001-11-05 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | Head positioner and disk drive using the same |
| US6833974B2 (en) | 2001-11-05 | 2004-12-21 | Matsushita Electric Industrial Co., Ltd. | Head positioning device and disk drive using same |
| CN114171422A (zh) * | 2022-02-11 | 2022-03-11 | 浙江里阳半导体有限公司 | 半导体器件的制造方法及其蒸镀缺陷的检测方法 |
| CN114171422B (zh) * | 2022-02-11 | 2022-06-03 | 浙江里阳半导体有限公司 | 半导体器件的制造方法及其蒸镀缺陷的检测方法 |
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