JPH0673380B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0673380B2 JPH0673380B2 JP60182047A JP18204785A JPH0673380B2 JP H0673380 B2 JPH0673380 B2 JP H0673380B2 JP 60182047 A JP60182047 A JP 60182047A JP 18204785 A JP18204785 A JP 18204785A JP H0673380 B2 JPH0673380 B2 JP H0673380B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate electrode
- gate
- source
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010409 thin film Substances 0.000 title claims description 7
- 230000015556 catabolic process Effects 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 12
- 230000002950 deficient Effects 0.000 claims description 8
- 239000012212 insulator Substances 0.000 claims description 8
- 230000005684 electric field Effects 0.000 claims description 4
- AQCDIIAORKRFCD-UHFFFAOYSA-N cadmium selenide Chemical compound [Cd]=[Se] AQCDIIAORKRFCD-UHFFFAOYSA-N 0.000 claims description 2
- 239000010408 film Substances 0.000 description 18
- 230000007547 defect Effects 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Liquid Crystal (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 この発明は、液晶やEL表示装置等に使用される薄膜トラ
ンジスタ（以下TFTと略す）に関し、特に、特定の形状
からなるゲート電極を用いて、高い信頼性を有するTFT
に関するものである。
ンジスタ（以下TFTと略す）に関し、特に、特定の形状
からなるゲート電極を用いて、高い信頼性を有するTFT
に関するものである。
従来の技術 近年、液晶やELを用いた平面ディスプレイがCRTに変わ
る表示デバイスとして注目されている。特に薄膜コンデ
ンサやTFTなどの非線形素子を用いた表示デバイスの研
究開発が盛んになってきた。
る表示デバイスとして注目されている。特に薄膜コンデ
ンサやTFTなどの非線形素子を用いた表示デバイスの研
究開発が盛んになってきた。
TFTは一般に第３図のような構造をしている。すなわ
ち、ガラス等の絶縁性基板11上に形成されたAl等から成
るゲート電極12、Al2O3等から成るゲート絶縁膜13、ｎ
形またはｐ型の導電形を与える不純物を含んだCdSe,Si
等からなる半導体層14、Al等の金属層からなるソース電
極15およびドレイン電極16とから構成されている。
ち、ガラス等の絶縁性基板11上に形成されたAl等から成
るゲート電極12、Al2O3等から成るゲート絶縁膜13、ｎ
形またはｐ型の導電形を与える不純物を含んだCdSe,Si
等からなる半導体層14、Al等の金属層からなるソース電
極15およびドレイン電極16とから構成されている。
またゲート電極12と、ソース電極15およびドレイン電極
16との間のゲート絶縁膜13中にピンホール等の欠陥が存
在すれば、絶縁破壊をひきおこし、それぞれの電極が蒸
発してしまうので、それを防止するため、ゲート電極と
ソースおよびドレイン電極とが重ならない構造のTFTも
提案されている。
16との間のゲート絶縁膜13中にピンホール等の欠陥が存
在すれば、絶縁破壊をひきおこし、それぞれの電極が蒸
発してしまうので、それを防止するため、ゲート電極と
ソースおよびドレイン電極とが重ならない構造のTFTも
提案されている。
発明が解決しようとする問題点 たとえば表示デバイスにTFTを用いた場合、次のような
問題点が存在する。
問題点が存在する。
マトリクス型EL表示装置にTFTを用いた場合を考える。
第４図はマトリックス型EL表示装置の一絵素の回路図を
示している。すなわちソース端子が蓄積用コンデンサCS
に接続しているスイッチングトランジスタT1及びゲート
端子が前記スイッチングトランジスタのソース端子に接
続し、かつそのソース端子が前記蓄積用コンデンサCSの
他方の端子と接続している電力用トランジスタT2及びそ
の一方の端子が前記電力用トランジスタT2のドレイン端
子に接続し、他方の端子が高周波ドライブ電源17に接続
しているEL素子CELより構成されている。また前記スイ
ッチングトランジスタT1のドレイン端子は情報信号母線
X1，X2……に、ゲート端子はスイッチング信号母線Y1，
Y2……にそれぞれ接続され、前記蓄積用コンデンサCSの
一方の端子及び前記電力用トランジスタT2のソース端子
は、前記高周波ドライブ電源17に接続する共通母線Ｐに
接続されている。
第４図はマトリックス型EL表示装置の一絵素の回路図を
示している。すなわちソース端子が蓄積用コンデンサCS
に接続しているスイッチングトランジスタT1及びゲート
端子が前記スイッチングトランジスタのソース端子に接
続し、かつそのソース端子が前記蓄積用コンデンサCSの
他方の端子と接続している電力用トランジスタT2及びそ
の一方の端子が前記電力用トランジスタT2のドレイン端
子に接続し、他方の端子が高周波ドライブ電源17に接続
しているEL素子CELより構成されている。また前記スイ
ッチングトランジスタT1のドレイン端子は情報信号母線
X1，X2……に、ゲート端子はスイッチング信号母線Y1，
Y2……にそれぞれ接続され、前記蓄積用コンデンサCSの
一方の端子及び前記電力用トランジスタT2のソース端子
は、前記高周波ドライブ電源17に接続する共通母線Ｐに
接続されている。
第５図は上記マトリックス型EL表示装置の一例の斜視断
面図を示している。ガラスなどの絶縁性支持基板18の上
に100nm程度の膜厚を有するインジウム錫酸化物（ITO）
からなる透明電極19、その上に500nm程度の膜厚を有す
るY2O3からなる絶縁体層20、この上に200nm程度の膜厚
を有するZnS:Mnの蛍光体層21、さらにその上に300nm程
度の膜厚を有するY2O3からなる絶縁体層22からEL層23が
構成されている。その上にスイッチング信号母線に接続
しているスイッチングトランジスタT1のゲート電極24、
前記EL層23の光反射用電極25、電力用トランジスタのゲ
ート電極でもある蓄積用コンデンサCSの片側電源26とし
て100nm程度の膜厚を有するアルミニウム層が構成され
ている。その上に500nm程度の膜厚を有するAl2O3やTa2O
5などから成る絶縁体層27がT1のゲート絶縁膜およびCS
の誘電体薄膜層でありかつT2のゲート絶縁膜として構成
される。その上にT1，T2の半導体層28,29を設け、最後
に情報信号母線に接続しているT1のドレイン電極30、T1
のソース電極31、T2のドレイン電極32であり共通母線Ｐ
に接続しているCSの片側電極33、T2のソース電極34が10
0nm程度の膜厚を有するアルミニウムから構成されてい
る。
面図を示している。ガラスなどの絶縁性支持基板18の上
に100nm程度の膜厚を有するインジウム錫酸化物（ITO）
からなる透明電極19、その上に500nm程度の膜厚を有す
るY2O3からなる絶縁体層20、この上に200nm程度の膜厚
を有するZnS:Mnの蛍光体層21、さらにその上に300nm程
度の膜厚を有するY2O3からなる絶縁体層22からEL層23が
構成されている。その上にスイッチング信号母線に接続
しているスイッチングトランジスタT1のゲート電極24、
前記EL層23の光反射用電極25、電力用トランジスタのゲ
ート電極でもある蓄積用コンデンサCSの片側電源26とし
て100nm程度の膜厚を有するアルミニウム層が構成され
ている。その上に500nm程度の膜厚を有するAl2O3やTa2O
5などから成る絶縁体層27がT1のゲート絶縁膜およびCS
の誘電体薄膜層でありかつT2のゲート絶縁膜として構成
される。その上にT1，T2の半導体層28,29を設け、最後
に情報信号母線に接続しているT1のドレイン電極30、T1
のソース電極31、T2のドレイン電極32であり共通母線Ｐ
に接続しているCSの片側電極33、T2のソース電極34が10
0nm程度の膜厚を有するアルミニウムから構成されてい
る。
以上の構成から成るマトリクス型EL表示装置では、絶縁
体層中の欠陥のため不良品となることがしばしばあっ
た。たとえばEL層にT2を介して高電圧を印加して発光さ
せる場合、T2のソース電極34とゲート電極26との間の絶
縁体層27中にピンホール等の欠陥が存在すれば、絶縁破
壊のため、電極部分が蒸発してなくなることがあった。
同様に、半導体層29とゲート電極26の間で絶縁破壊が生
じても、ゲート電極が断線する等の不都合があった。
体層中の欠陥のため不良品となることがしばしばあっ
た。たとえばEL層にT2を介して高電圧を印加して発光さ
せる場合、T2のソース電極34とゲート電極26との間の絶
縁体層27中にピンホール等の欠陥が存在すれば、絶縁破
壊のため、電極部分が蒸発してなくなることがあった。
同様に、半導体層29とゲート電極26の間で絶縁破壊が生
じても、ゲート電極が断線する等の不都合があった。
またT1にも同様の欠陥が存在して、ゲート電極24とドレ
イン電極30との間で短絡したり、漏れ電流が存在すれば
情報信号母線を介して、信号がはいらず、T2をON状態と
することができない。このような欠陥をなくする方法と
しては、ゲート電極24とドレイン電極30との間に、瞬時
に大電流を投入して、欠陥部で強制的に絶縁破壊をおこ
させて電気的に開放状態とすることなどが考えられる。
しかしながら、ゲート電極およびドレイン電極の面積が
小さいような場合には、上記の方法では電極のすべてが
破壊してしまうことがあり、表示デバイス全体の面積が
大きくなければなるほど欠陥の生じる確率が増し、歩留
まりが極端に悪くなるという問題があった。
イン電極30との間で短絡したり、漏れ電流が存在すれば
情報信号母線を介して、信号がはいらず、T2をON状態と
することができない。このような欠陥をなくする方法と
しては、ゲート電極24とドレイン電極30との間に、瞬時
に大電流を投入して、欠陥部で強制的に絶縁破壊をおこ
させて電気的に開放状態とすることなどが考えられる。
しかしながら、ゲート電極およびドレイン電極の面積が
小さいような場合には、上記の方法では電極のすべてが
破壊してしまうことがあり、表示デバイス全体の面積が
大きくなければなるほど欠陥の生じる確率が増し、歩留
まりが極端に悪くなるという問題があった。
またゲート電極とソースおよびドレイン電極とが重なら
ない構造のTFTでは、ゲート電極で制御できない領域が
存在するため、TFTの特性が悪くなるという欠点があっ
た。また、半導体層とゲート電極との間での絶縁破壊を
ふせぐことはできなかった。
ない構造のTFTでは、ゲート電極で制御できない領域が
存在するため、TFTの特性が悪くなるという欠点があっ
た。また、半導体層とゲート電極との間での絶縁破壊を
ふせぐことはできなかった。
そこで本発明は、絶縁体層中の欠陥部分で絶縁破壊が生
じても、一部分のみの破壊にとどめることのできる信頼
性の高いTFTを提供することを目的としている。
じても、一部分のみの破壊にとどめることのできる信頼
性の高いTFTを提供することを目的としている。
問題点を解決するための手段 本発明は前記問題点を解決するために、ソース電極、ド
レイン電極または半導体層とゲート絶縁体層を介して重
なっているゲート電極の一部または全部において、ソー
ス電極からドレイン電極の方向に前記ゲート電極を少な
くとも２つの領域に分割形成し、ゲート電極とソース電
極との間に瞬時に大電流を投入して強制的に欠陥部に絶
縁破壊をおこさせるか、または高電界を印加して欠陥部
分に絶縁破壊をおこさせるものである。
レイン電極または半導体層とゲート絶縁体層を介して重
なっているゲート電極の一部または全部において、ソー
ス電極からドレイン電極の方向に前記ゲート電極を少な
くとも２つの領域に分割形成し、ゲート電極とソース電
極との間に瞬時に大電流を投入して強制的に欠陥部に絶
縁破壊をおこさせるか、または高電界を印加して欠陥部
分に絶縁破壊をおこさせるものである。
作用 本発明のTFTでは、絶縁体層中に欠陥部が存在して、駆
動中や強制的に大電流を投入するような場合に絶縁破壊
が生じても、ゲート電極が少なくとも２つの領域に分割
されているので、弱い部分で発生した放電が広がって断
線に至る心配がない。
動中や強制的に大電流を投入するような場合に絶縁破壊
が生じても、ゲート電極が少なくとも２つの領域に分割
されているので、弱い部分で発生した放電が広がって断
線に至る心配がない。
実施例 以下、本発明の一実施例を添付図面にもとずいて説明す
る。
る。
第１図及び第２図は本発明のTFTを第５図のマトリック
ス型EL表示装置中のT1及びT2に用いた場合の平面拡大図
を示している。図中1,6はそれぞれT1，T2のゲート電極
であり、ここでは100nm程度の膜厚を有するAlから成
り、真空蒸着法及びホトリソグラフ技術を用いて図に示
すように、それぞれ３分割及び４分割して形成される。
次にAl2O3等から成るゲート絶縁膜を全面に周知のスパ
ッタ法等を用いて形成し、その上に50nm程度の膜厚を有
するセレン化カドミウム（CdSe）から成る半導体層2,7
を同様の方法で形成する。最後に200nm程度の膜厚を有
するAlから成るT1のソース・ドレイン電極3,4及びT2の
ソース・ドレイン電極8,9を同様の方法で形成する。
ス型EL表示装置中のT1及びT2に用いた場合の平面拡大図
を示している。図中1,6はそれぞれT1，T2のゲート電極
であり、ここでは100nm程度の膜厚を有するAlから成
り、真空蒸着法及びホトリソグラフ技術を用いて図に示
すように、それぞれ３分割及び４分割して形成される。
次にAl2O3等から成るゲート絶縁膜を全面に周知のスパ
ッタ法等を用いて形成し、その上に50nm程度の膜厚を有
するセレン化カドミウム（CdSe）から成る半導体層2,7
を同様の方法で形成する。最後に200nm程度の膜厚を有
するAlから成るT1のソース・ドレイン電極3,4及びT2の
ソース・ドレイン電極8,9を同様の方法で形成する。
このあとT1のゲート絶縁膜中のピンホールやクラック等
の欠陥を除去するため、第６図に示すスイッチング信号
母線30と情報信号母線24との間、すなわち、ゲート電極
１及びソース電極３との間に瞬時に大電流を投入して強
制的に絶縁破壊をおこさせる。この時、ゲート電極１は
分割されているので、電極の切れ目で破壊がとまり（図
中５）、それ以上他の電極または半導体層部分を破壊す
るのを防止することができる。
の欠陥を除去するため、第６図に示すスイッチング信号
母線30と情報信号母線24との間、すなわち、ゲート電極
１及びソース電極３との間に瞬時に大電流を投入して強
制的に絶縁破壊をおこさせる。この時、ゲート電極１は
分割されているので、電極の切れ目で破壊がとまり（図
中５）、それ以上他の電極または半導体層部分を破壊す
るのを防止することができる。
またEL層23中にT2を介して発光に必要な高電界を印加す
る時、同じくゲート電極６とソース電極８または半導体
層７との間のゲート絶縁膜中の欠陥部で絶縁破壊が生じ
ても、上記した理由と同様の理由で一部のみの破壊でと
どまり（図中10）、TFTとしての性能にはなんら問題は
ない。
る時、同じくゲート電極６とソース電極８または半導体
層７との間のゲート絶縁膜中の欠陥部で絶縁破壊が生じ
ても、上記した理由と同様の理由で一部のみの破壊でと
どまり（図中10）、TFTとしての性能にはなんら問題は
ない。
半導体層としてセレン化カドミウムを用いた場合には、
厚さが極めて薄いためゲート電極との間で絶縁破壊が生
じた場合、放電が伝播して蒸発しやすいため、本発明に
よる構造を有するTFTが特に有効である。
厚さが極めて薄いためゲート電極との間で絶縁破壊が生
じた場合、放電が伝播して蒸発しやすいため、本発明に
よる構造を有するTFTが特に有効である。
発明の効果 以上の説明から明らかなように、本発明によれば、ゲー
ト電極を、ソースおよびドレイン電極または半導体と重
なっている領域において、少なくとも２つの領域に分割
しているので、欠陥部分で強制的にあるいは駆動中に高
電界のため絶縁破壊が生じたような場合にも、ゲート電
極のすべてが破壊することはなく、TFTの信頼性を大巾
に向上することができる。
ト電極を、ソースおよびドレイン電極または半導体と重
なっている領域において、少なくとも２つの領域に分割
しているので、欠陥部分で強制的にあるいは駆動中に高
電界のため絶縁破壊が生じたような場合にも、ゲート電
極のすべてが破壊することはなく、TFTの信頼性を大巾
に向上することができる。
第１図および第２図は本発明の一実施例における薄膜ト
ランジスタの要部を説明するための平面図、第３図は一
般的なTFTの構造を示す断面図、第４図及び第５図はそ
れぞれ従来のTFTの問題点を説明するための回路図及び
斜視断面図である。 1,6……ゲート電極、2,7……半導体層、3,8……ソース
電極、4,9……ドレイン電極、5,10……絶縁破壊部。
ランジスタの要部を説明するための平面図、第３図は一
般的なTFTの構造を示す断面図、第４図及び第５図はそ
れぞれ従来のTFTの問題点を説明するための回路図及び
斜視断面図である。 1,6……ゲート電極、2,7……半導体層、3,8……ソース
電極、4,9……ドレイン電極、5,10……絶縁破壊部。
Claims (2)
- 【請求項１】ソース電極ドレイン電極または半導体層と
ゲート絶縁体層を介して重なっているゲート電極の一部
または全部において、前記ソース電極からドレイン電極
の方向に前記ゲート電極を少なくとも２つの領域に分割
形成し、前記ゲート電極とソース電極との間に瞬時に大
電流を投入して強制的に欠陥部に絶縁破壊をおこさせる
か、または高電界を印加して欠陥部に絶縁破壊をおこさ
せることを特徴とする薄膜トランジスタ。 - 【請求項２】半導体層がセレン化カドミウム（CdSe）か
ら成ることを特徴とする特許請求の範囲第１項記載の薄
膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182047A JPH0673380B2 (ja) | 1985-08-20 | 1985-08-20 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182047A JPH0673380B2 (ja) | 1985-08-20 | 1985-08-20 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242563A JPS6242563A (ja) | 1987-02-24 |
| JPH0673380B2 true JPH0673380B2 (ja) | 1994-09-14 |
Family
ID=16111412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182047A Expired - Fee Related JPH0673380B2 (ja) | 1985-08-20 | 1985-08-20 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0673380B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2501107B2 (ja) * | 1986-10-20 | 1996-05-29 | キヤノン株式会社 | 光電変換装置 |
| JP2525587B2 (ja) * | 1987-01-13 | 1996-08-21 | 株式会社日立製作所 | 薄膜半導体素子およびその製造方法 |
| JP4348644B2 (ja) * | 2006-09-26 | 2009-10-21 | セイコーエプソン株式会社 | 薄膜トランジスタ、電気光学装置および電子機器 |
-
1985
- 1985-08-20 JP JP60182047A patent/JPH0673380B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242563A (ja) | 1987-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6914260B2 (en) | Electro-optical device | |
| US6724011B2 (en) | Display device | |
| US20070141765A1 (en) | Array substrate and liquid crystal display apparatus having the same | |
| US5434686A (en) | Active matrix display device | |
| JPH1031235A (ja) | 液晶表示装置 | |
| JP3926879B2 (ja) | アクティブマトリクス方式の液晶表示装置及びその製造方法 | |
| JPH01219824A (ja) | 非晶質シリコン薄膜トランジスタアレイ基板 | |
| JPH10153793A (ja) | 液晶表示装置 | |
| US5508591A (en) | Active matrix display device | |
| JPH0673380B2 (ja) | 薄膜トランジスタ | |
| JP2616976B2 (ja) | アクティブマトリクスおよびその製作法 | |
| JP3053093B2 (ja) | アクティブマトリクス液晶表示装置 | |
| JP3427664B2 (ja) | 横電界方式アクティブマトリクス型液晶表示装置 | |
| JPH0620139B2 (ja) | 薄膜トランジスタ | |
| JPH01255831A (ja) | 平面デイスプレイ | |
| JP3628125B2 (ja) | アクティブマトリクス基板及びアクティブマトリクス型液晶表示装置 | |
| JP2687967B2 (ja) | 液晶表示装置 | |
| JPH04265943A (ja) | アクティブマトリクス表示装置 | |
| JP2539594B2 (ja) | 薄膜集積装置の安定化処理方法 | |
| JPS6136972A (ja) | 薄膜トランジスタ | |
| JPH02193121A (ja) | 薄膜トランジスタパネル | |
| JP2664814B2 (ja) | アクティブマトリクス表示装置 | |
| JPH11282007A (ja) | 液晶表示装置 | |
| JPH0267524A (ja) | マトリックス型表示装置 | |
| JPH0155460B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |