JP2525587B2 - 薄膜半導体素子およびその製造方法 - Google Patents
薄膜半導体素子およびその製造方法Info
- Publication number
- JP2525587B2 JP2525587B2 JP62005256A JP525687A JP2525587B2 JP 2525587 B2 JP2525587 B2 JP 2525587B2 JP 62005256 A JP62005256 A JP 62005256A JP 525687 A JP525687 A JP 525687A JP 2525587 B2 JP2525587 B2 JP 2525587B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel region
- thin film
- gate electrode
- hydrogen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010409 thin film Substances 0.000 title claims description 36
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 49
- 239000001257 hydrogen Substances 0.000 claims description 49
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 239000010408 film Substances 0.000 claims description 17
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 22
- 238000006467 substitution reaction Methods 0.000 description 20
- 230000000694 effects Effects 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 230000007547 defect Effects 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 239000010410 layer Substances 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 229910052787 antimony Inorganic materials 0.000 description 5
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 230000008595 infiltration Effects 0.000 description 4
- 238000001764 infiltration Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、非晶質あるいは多結晶で形成した薄膜半導
体素子の構造に係り、特にオン電流が充分大きく、かつ
オフ電流の小さい特性を実現した薄膜MOS型トランジス
タに関する。
体素子の構造に係り、特にオン電流が充分大きく、かつ
オフ電流の小さい特性を実現した薄膜MOS型トランジス
タに関する。
近年、絶縁性基板上に薄膜トランジスタを形成する研
究が活発に行なわれている。この技術は、安価な絶縁性
基板を用いて薄膜ディスプレイを実現するアクティブマ
トリックスパネル、通常の半導体集積回路上に形成する
三次元集積回路、あるいはラインセンサーに代表される
イメージセンサーなど、数多くの応用が期待されてい
る。
究が活発に行なわれている。この技術は、安価な絶縁性
基板を用いて薄膜ディスプレイを実現するアクティブマ
トリックスパネル、通常の半導体集積回路上に形成する
三次元集積回路、あるいはラインセンサーに代表される
イメージセンサーなど、数多くの応用が期待されてい
る。
以下においては、薄膜トランジスタの材料として多結
晶シリコンを用い、薄膜ディスプレイパネルに応用した
場合を例にとって説明するが、本発明は薄膜トランジス
タを用いた他の場合にも全く同様に適用できる。また、
半導体材料も、多結晶シリコンのみならず他の材料へも
同様に適用できるものである。
晶シリコンを用い、薄膜ディスプレイパネルに応用した
場合を例にとって説明するが、本発明は薄膜トランジス
タを用いた他の場合にも全く同様に適用できる。また、
半導体材料も、多結晶シリコンのみならず他の材料へも
同様に適用できるものである。
薄膜トランジスタにおいて、半導体材料として多結晶
シリコンを用いると、しきい値電圧が大きい、電界効果
移動度が小さい、リーク電流が大きいことなどの問題が
あるために、従来の技術では、十分良好な特性が得られ
ていない。
シリコンを用いると、しきい値電圧が大きい、電界効果
移動度が小さい、リーク電流が大きいことなどの問題が
あるために、従来の技術では、十分良好な特性が得られ
ていない。
この原因としては、多結晶シリコンの粒界に未結合手
などの欠陥準位が多数含まれていることが考えられる。
などの欠陥準位が多数含まれていることが考えられる。
例えば、トランジスタをオンするために加えられたゲ
ート電圧は、多結晶シリコンの欠陥準位を満たすために
使われてしまうので、しきい値電圧が高くなる。
ート電圧は、多結晶シリコンの欠陥準位を満たすために
使われてしまうので、しきい値電圧が高くなる。
そして十分に高いゲート電圧を加えることによってチ
ャネルが形成されても、粒界に捕獲されたキャリアが、
電気伝導に寄与する自由キャリアのポテンシャル障壁と
なり、電界効果移動度を低下させている。
ャネルが形成されても、粒界に捕獲されたキャリアが、
電気伝導に寄与する自由キャリアのポテンシャル障壁と
なり、電界効果移動度を低下させている。
また、リン、ヒ素、あるいはアンチモンをドープして
形成した接合構造においても、この結晶欠陥のために、
粒界に電界が集中して、リーク電流が流れやすいという
問題がある。
形成した接合構造においても、この結晶欠陥のために、
粒界に電界が集中して、リーク電流が流れやすいという
問題がある。
このような多結晶シリコン粒界の改善のため、種々の
対策が考えられている。これらの対策の1つに、多結晶
シリコン粒界の未結合手に水素を置換してシリコン−水
素結合(以下、Si=Hと称する)を作り、局在準位密度
をさげる方法が知られている。
対策が考えられている。これらの対策の1つに、多結晶
シリコン粒界の未結合手に水素を置換してシリコン−水
素結合(以下、Si=Hと称する)を作り、局在準位密度
をさげる方法が知られている。
具体的に水素を置換する手段としては、パッシベーシ
ョン膜として水素を多く含んだプラズマシリコンナイト
ライド膜(以下P−SiNと称する)を用い、これを (1)堆積後300〜500℃で熱処理すること、 (2)薄膜トランジスタを300〜400℃の雰囲気温度中で
高周波のプラズマ水素中にさらすこと、 (3)水素をイオン打込みして熱処理すること、 などが知られている。
ョン膜として水素を多く含んだプラズマシリコンナイト
ライド膜(以下P−SiNと称する)を用い、これを (1)堆積後300〜500℃で熱処理すること、 (2)薄膜トランジスタを300〜400℃の雰囲気温度中で
高周波のプラズマ水素中にさらすこと、 (3)水素をイオン打込みして熱処理すること、 などが知られている。
多結晶シリコンの薄膜トランジスタに、例えば、P−
SiNを水素置換法として用いたものは、日本応用物理学
会論文誌25,No.2(1986年),第121頁から123頁(JAPAN
ESE JOURNAL OF APPLIED PHYSICS,Vol.25,No.2(1986)
PP.L121−L123)に示され、P−SiNの効果について論じ
られている。
SiNを水素置換法として用いたものは、日本応用物理学
会論文誌25,No.2(1986年),第121頁から123頁(JAPAN
ESE JOURNAL OF APPLIED PHYSICS,Vol.25,No.2(1986)
PP.L121−L123)に示され、P−SiNの効果について論じ
られている。
しかし、これらの水素の置換法の効果はトランジスタ
のサイズ(チャネル長とチャネル幅)、構造、製造プロ
セス、材料などに依存するが、特に水素の置換法の効果
が有効となる構造については、前記論文では何ら明らか
にされていない。
のサイズ(チャネル長とチャネル幅)、構造、製造プロ
セス、材料などに依存するが、特に水素の置換法の効果
が有効となる構造については、前記論文では何ら明らか
にされていない。
第2図は半導体薄膜を用いたNチャネル薄膜トランジ
スタの一般的な構造を示すもので、同図の(a)は平面
図、(b)は(a)のXからX′線上の断面図である。
スタの一般的な構造を示すもので、同図の(a)は平面
図、(b)は(a)のXからX′線上の断面図である。
同図において、1はガラスなどの絶縁性(透明)基
板、2は多結晶シリコンなどの半導体薄膜で作られたチ
ャネル領域、3は半導体中にリンやヒ素などの不純物を
ドープして形成したソース領域、4は同じくドレイン領
域、5はゲート絶縁膜、6はゲート電極、7は層間絶縁
膜、8はアルミ電極である。また、同図中のWはトラン
ジスタのチャネル幅、Lはチャネル長である。
板、2は多結晶シリコンなどの半導体薄膜で作られたチ
ャネル領域、3は半導体中にリンやヒ素などの不純物を
ドープして形成したソース領域、4は同じくドレイン領
域、5はゲート絶縁膜、6はゲート電極、7は層間絶縁
膜、8はアルミ電極である。また、同図中のWはトラン
ジスタのチャネル幅、Lはチャネル長である。
上記従来構造の半導体素子を高周波のプラズマ水素中
にさらした場合の特性を第3図に示す。
にさらした場合の特性を第3図に示す。
高周波のプラズマ条件は温度が350℃、チャンバ内圧
力が0.75Torr、時間は90分である。これは半導体素子の
オン特性、すなわちドレイン電流がプラズマ水素置換法
によってもっとも改善された時の条件である。
力が0.75Torr、時間は90分である。これは半導体素子の
オン特性、すなわちドレイン電流がプラズマ水素置換法
によってもっとも改善された時の条件である。
第3図はチャネル幅Wを一定値15μmとして、チャネ
ル長Lを5μmから75μmまで変えた場合の、ドレイン
電流IDのチャネル長依存性を示す。なお、このデータ
は、本発明者等が実験を行なって得た結果である。
ル長Lを5μmから75μmまで変えた場合の、ドレイン
電流IDのチャネル長依存性を示す。なお、このデータ
は、本発明者等が実験を行なって得た結果である。
このグラフの横軸はWとLの比である。この場合Wは
15μmと一定に保たれているためW/L比の値が小さい程
Lが大きい。縦軸はドレイン電流IDである。
15μmと一定に保たれているためW/L比の値が小さい程
Lが大きい。縦軸はドレイン電流IDである。
実線A,Cは水素置換処理を行った後のドレイン電流特
性、破線B,Dは水素置換を行う前のドレイン電流特性で
ある。また、線A,Bは薄膜トランジスタをオン状態にし
た時のドレイン電流特性であり、線C,Dは薄膜トランジ
スタをオフ状態にした時のドレイン電流特性である。
性、破線B,Dは水素置換を行う前のドレイン電流特性で
ある。また、線A,Bは薄膜トランジスタをオン状態にし
た時のドレイン電流特性であり、線C,Dは薄膜トランジ
スタをオフ状態にした時のドレイン電流特性である。
アクティブマトリクスパネルを構成する薄膜トランジ
スタに要求される電流特性と、第3図に示した特性の関
係から、本発明が解決しようとする問題点を明らかにす
る。
スタに要求される電流特性と、第3図に示した特性の関
係から、本発明が解決しようとする問題点を明らかにす
る。
第4図は薄膜トランジスタを用いた液晶駆動素子のマ
トリクス配置図であり、これが液晶ディスプレイの表示
領域を構成する。図において、7はデータ信号ライン、
8は走査信号ラインである。それぞれの液晶駆動素子は
薄膜トランジスタ9とコンデンサ10とから構成されてい
る。
トリクス配置図であり、これが液晶ディスプレイの表示
領域を構成する。図において、7はデータ信号ライン、
8は走査信号ラインである。それぞれの液晶駆動素子は
薄膜トランジスタ9とコンデンサ10とから構成されてい
る。
薄膜トランジスタ9は、一般に第2図に示した構造の
電界効果半導体素子であり、データのスイッチングを行
う。コンデンサ10はデータ信号の保持用として用いら
れ、主に液晶自体の有する容量で構成されている。
電界効果半導体素子であり、データのスイッチングを行
う。コンデンサ10はデータ信号の保持用として用いら
れ、主に液晶自体の有する容量で構成されている。
以上から分るように薄膜トランジスタ9は、液晶に印
加するデータ電圧をスイッチングするために用いられ
る。この時、薄膜トランジスタに要求される特性は大き
く次の2種類に分類される。
加するデータ電圧をスイッチングするために用いられ
る。この時、薄膜トランジスタに要求される特性は大き
く次の2種類に分類される。
(1)薄膜トランジスタ9をオン状態にした時、コンデ
ンサ10を充電させるために充分な電流を流すことができ
ること。
ンサ10を充電させるために充分な電流を流すことができ
ること。
(2)薄膜トランジスタをオフ状態にした時、電流が流
れないこと。
れないこと。
前記(1)はコンデンサへの書き込み特性に関するも
のであり、短時間にデータを書き込むことができるよう
にするためには、大きい電流を流す必要がある。また前
記(2)はコンデンサに書き込まれたデータを保持する
ために必要とされるもので、リーク電流が大きいと、デ
ータが正しく、かつ所望時間の間保持されなくなる。
のであり、短時間にデータを書き込むことができるよう
にするためには、大きい電流を流す必要がある。また前
記(2)はコンデンサに書き込まれたデータを保持する
ために必要とされるもので、リーク電流が大きいと、デ
ータが正しく、かつ所望時間の間保持されなくなる。
以上のような観点から第3図の特性を検討してみる。
前記(1)のオン電流の観点からみると、水素置換処
理を行った場合の直線Aおよび行っていない場合の直線
B共、チャネル長Lを小さくするとオン電流が大きくと
れることがわかる。
理を行った場合の直線Aおよび行っていない場合の直線
B共、チャネル長Lを小さくするとオン電流が大きくと
れることがわかる。
また、特にチャネル長Lが小さくなる程、線Aおよび
Bの差は大きくなり、水素置換法の効果は、チャネル長
Lが小さい程高いことがわかる。
Bの差は大きくなり、水素置換法の効果は、チャネル長
Lが小さい程高いことがわかる。
つぎに、前記(2)のオフ電流の観点からみると、水
素置換処理を行った場合の直線Cおよび行っていない場
合の直線D共、チャネル長Lを小さくするとオフ電流が
増加することがわかる。
素置換処理を行った場合の直線Cおよび行っていない場
合の直線D共、チャネル長Lを小さくするとオフ電流が
増加することがわかる。
またCとDの直線は、ほぼ同じ傾きを持っていること
もわかる。
もわかる。
以上のことから、水素置換法の効果を高くするため、
従来の半導体素子のチャネル長Lを小さくすると、オン
電流は大きくなるが、それにつれてオフ電流も大きくな
ってしまうことがわかる。オフ電流は、液晶のコンデン
サ10に貯えられるデータの保持のためには、ある値−例
えば10-11(A)以下に抑える必要があるものであるか
ら、単にチャネル長Lを小さくするだけでは十分でない
ことは明らかである。
従来の半導体素子のチャネル長Lを小さくすると、オン
電流は大きくなるが、それにつれてオフ電流も大きくな
ってしまうことがわかる。オフ電流は、液晶のコンデン
サ10に貯えられるデータの保持のためには、ある値−例
えば10-11(A)以下に抑える必要があるものであるか
ら、単にチャネル長Lを小さくするだけでは十分でない
ことは明らかである。
本発明の目的は、オン電流を増加させるためにチャネ
ル長を短くした時と同等に、水素置換処理の効果を高め
ると共に、一方では、チャネル長を長くした時と同等に
オフ電流(リーク電流)を、一定値以下に小さくするよ
うな構造を有する薄膜トランジスタを提供することにあ
る。
ル長を短くした時と同等に、水素置換処理の効果を高め
ると共に、一方では、チャネル長を長くした時と同等に
オフ電流(リーク電流)を、一定値以下に小さくするよ
うな構造を有する薄膜トランジスタを提供することにあ
る。
本発明は、前述の問題を解決するために、絶縁性基板
上に形成された非晶質あるいは多結晶シリコン半導体層
に、チャネル領域を挾んで対向配置され、かつ第1の導
電型を有するソース領域およびドレイン領域と、前記ソ
ース領域およびドレイン領域間のチャネル領域上にゲー
ト絶縁膜を介してゲート電極を形成された薄膜半導体素
子において、ゲート電極には、その平面パターンにおい
て、前記チャネル領域上においてソース側端部からドレ
イン側端部までは連続しない穴もしくは切り込みが少な
くとも1個設けられ、かつ上記チャネル領域上におい
て、前記ゲート電極がソース側端部からドレイン側端部
まで連続するように構成され、前記チャネル領域の少な
くとも表面領域には、前記の穴または切込みを通してチ
ャネル領域内に浸入した水素と反応して形成された水素
置換によるシリコン−水素結合が存在するように構成し
ている。
上に形成された非晶質あるいは多結晶シリコン半導体層
に、チャネル領域を挾んで対向配置され、かつ第1の導
電型を有するソース領域およびドレイン領域と、前記ソ
ース領域およびドレイン領域間のチャネル領域上にゲー
ト絶縁膜を介してゲート電極を形成された薄膜半導体素
子において、ゲート電極には、その平面パターンにおい
て、前記チャネル領域上においてソース側端部からドレ
イン側端部までは連続しない穴もしくは切り込みが少な
くとも1個設けられ、かつ上記チャネル領域上におい
て、前記ゲート電極がソース側端部からドレイン側端部
まで連続するように構成され、前記チャネル領域の少な
くとも表面領域には、前記の穴または切込みを通してチ
ャネル領域内に浸入した水素と反応して形成された水素
置換によるシリコン−水素結合が存在するように構成し
ている。
ゲート電極の平面パターンにおいて、ゲート電極に、
水素の浸入経路となる部分(穴または切込み)を形成す
ることによって、水素がゲート電極直下のチャネル形成
用多結晶シリコンの未結合手と結合し、欠陥準位を低減
させるので、オン電流が向上する。このように、半導体
素子のチャネル長を短くすることなしにオン電流が向上
するため、オフ電流も小さく抑えられる。
水素の浸入経路となる部分(穴または切込み)を形成す
ることによって、水素がゲート電極直下のチャネル形成
用多結晶シリコンの未結合手と結合し、欠陥準位を低減
させるので、オン電流が向上する。このように、半導体
素子のチャネル長を短くすることなしにオン電流が向上
するため、オフ電流も小さく抑えられる。
本発明の有効性を示す根拠となるチャネル長Lと水素
置換処理の効果の関係のメカニズムを説明する。
置換処理の効果の関係のメカニズムを説明する。
第3図で示した特性A,Cは、第2図に示した構造の薄
膜トランジスタを、水素プラズマ中にさらした結果得ら
れたものである。チャネル長Lと特性の変化はプラズマ
中の水素の浸入経路に関係する。
膜トランジスタを、水素プラズマ中にさらした結果得ら
れたものである。チャネル長Lと特性の変化はプラズマ
中の水素の浸入経路に関係する。
第5図(a)(b)は、チャネル長の異なる従来の薄
膜トランジスタにおける水素の浸入経路を示したもので
ある。
膜トランジスタにおける水素の浸入経路を示したもので
ある。
チャネル長LaとLbの関係は La>Lb である。プラズマ状態の水素は、同図中に矢印で示すよ
うに、例えばリンガラス膜で形成した層間絶縁膜7か
ら、例えばSiO2で形成されたゲート絶縁膜5を通り、チ
ャネルを形成する多結晶シリコンのチャネル領域2とゲ
ート絶縁膜5との界面付近の多結晶シリコンに到達す
る。
うに、例えばリンガラス膜で形成した層間絶縁膜7か
ら、例えばSiO2で形成されたゲート絶縁膜5を通り、チ
ャネルを形成する多結晶シリコンのチャネル領域2とゲ
ート絶縁膜5との界面付近の多結晶シリコンに到達す
る。
この水素は、多結晶シリコンの未結合手と結合してシ
リコン−水素結合を形成しこの界面の欠陥密度を低下さ
せる。このことによりオン電流が増加する。
リコン−水素結合を形成しこの界面の欠陥密度を低下さ
せる。このことによりオン電流が増加する。
この場合、水素の拡散長は一定であるため、第5図
(b)のようにチャネル長が短い素子では、界面全域に
水素が置換されてオン電流は著しく向上する。
(b)のようにチャネル長が短い素子では、界面全域に
水素が置換されてオン電流は著しく向上する。
一方、同図(a)のようにチャネル長が長い素子で
は、依然として、水素が置換されずに欠陥密度の高い領
域が残り、これがソースからドレインに走行する電子に
対するポテンシャルバリアを高くするため、オン電流が
向上しない。
は、依然として、水素が置換されずに欠陥密度の高い領
域が残り、これがソースからドレインに走行する電子に
対するポテンシャルバリアを高くするため、オン電流が
向上しない。
すなわち、チャネル長の長い素子では、ゲート電極6
が水素浸入の障壁となっているため、水素置換処理によ
ってもオン電流は余り向上しない。
が水素浸入の障壁となっているため、水素置換処理によ
ってもオン電流は余り向上しない。
一般に、ゲート電極7は、チャネル領域2と同様に多
結晶シリコンで形成される。ところが、本発明者等が赤
外分析法で分析したところ、Si−H結合は多結晶シリコ
ンの表面から深さ方向に数百Åしか形成されておらず、
ゲート電極6の厚さを4000Å、チャネル領域2の厚さを
4000Åとし、第3図の特性測定に使用した素子では、チ
ャネル長が長い場合にはオン電流が向上しないことも明
らかになった。また、ゲート電極6の厚さを数百Å以下
にするのは現在の技術では困難である。
結晶シリコンで形成される。ところが、本発明者等が赤
外分析法で分析したところ、Si−H結合は多結晶シリコ
ンの表面から深さ方向に数百Åしか形成されておらず、
ゲート電極6の厚さを4000Å、チャネル領域2の厚さを
4000Åとし、第3図の特性測定に使用した素子では、チ
ャネル長が長い場合にはオン電流が向上しないことも明
らかになった。また、ゲート電極6の厚さを数百Å以下
にするのは現在の技術では困難である。
以下、本発明の一実施例を第1図により説明する。同
図(a)は本発明の平面パターンであり、同図(b)は
第1図のY−Y′線にそう断面図である。なお、X−
X′線にそう断面図は第2図(b)と同じである。
図(a)は本発明の平面パターンであり、同図(b)は
第1図のY−Y′線にそう断面図である。なお、X−
X′線にそう断面図は第2図(b)と同じである。
第1図においては、1はガラスあるいは石英で形成す
る基板、2は多結晶シリコンで形成したチャネル領域、
3,4はリンあるいはアンチモン、もしくはボロンでドー
プしたソース領域、ドレイン領域である。
る基板、2は多結晶シリコンで形成したチャネル領域、
3,4はリンあるいはアンチモン、もしくはボロンでドー
プしたソース領域、ドレイン領域である。
また、5はSiO2などで形成したゲート絶縁膜、6はリ
ン、アンチモン、あるいはボロンをドープして形成した
多結晶シリコンあるいは金属で形成したゲート電極、7
はリンガラスなどで形成した層間絶縁膜、8はアルミ電
極、11はゲート電極に(例えば、露光技術によって)あ
けた穴である。
ン、アンチモン、あるいはボロンをドープして形成した
多結晶シリコンあるいは金属で形成したゲート電極、7
はリンガラスなどで形成した層間絶縁膜、8はアルミ電
極、11はゲート電極に(例えば、露光技術によって)あ
けた穴である。
本実施例の特徴は、ゲート電極6の平面パターンにあ
り、具体的にはゲート電極6に穴11をあけた点である。
り、具体的にはゲート電極6に穴11をあけた点である。
本実施例の半導体素子の動作を以下に説明する。
ゲート電極6とソース領域3間の電圧VGSを零電位(V
GS=OV)、ソース領域3とドレイン領域4間の電位を正
電位(VSD>OV)とした時のオフ状態では、VSDに依存す
るオフ電流(リーク電流)が流れる。
GS=OV)、ソース領域3とドレイン領域4間の電位を正
電位(VSD>OV)とした時のオフ状態では、VSDに依存す
るオフ電流(リーク電流)が流れる。
このオフ電流は、第3図から分るようにチャネル長L
に反比例する。このオフ電流はチャネル領域の固有抵抗
に依存する。それ故、水素置換処理によって、チャネル
領域とゲート絶縁膜5の界面付近の多結晶シリコンの欠
陥密度が小さくなっても、オフ電流はチャネル領域2の
全体を流れるので、オフ電流は大きくならない。
に反比例する。このオフ電流はチャネル領域の固有抵抗
に依存する。それ故、水素置換処理によって、チャネル
領域とゲート絶縁膜5の界面付近の多結晶シリコンの欠
陥密度が小さくなっても、オフ電流はチャネル領域2の
全体を流れるので、オフ電流は大きくならない。
すなわち、例えば第3図に基づいて、チャネル長Lを
規定のオフ電流以下とするように長く設計することによ
り、オフ電流を所望値以下に抑えることができる。
規定のオフ電流以下とするように長く設計することによ
り、オフ電流を所望値以下に抑えることができる。
また、ソース領域3及びドレイン領域4に、リンまた
はアンチモンをドープしたn形電界効果トランジスタの
場合で考えると、ゲート電極6にソース領域3に対して
正の電位(VGS>O)を印加すると素子はオン状態とな
る。
はアンチモンをドープしたn形電界効果トランジスタの
場合で考えると、ゲート電極6にソース領域3に対して
正の電位(VGS>O)を印加すると素子はオン状態とな
る。
素子がオン状態の場合、チャネル領域2とゲート絶縁
膜5の界面に電子が誘起され、厚さが100Å以下の反転
層チャネルが形成される。これによって表面の抵抗が下
がり、大きいオン電流がゲート電圧の値に応じて流れ
る。
膜5の界面に電子が誘起され、厚さが100Å以下の反転
層チャネルが形成される。これによって表面の抵抗が下
がり、大きいオン電流がゲート電圧の値に応じて流れ
る。
第1図のような構造の素子において、ゲート電極6に
穴11を設けることによって、ゲート電極6がチャネル領
域2上に連続して延在する最大寸法Ltを水素置換処理の
効果の高い寸法として設計することができる。
穴11を設けることによって、ゲート電極6がチャネル領
域2上に連続して延在する最大寸法Ltを水素置換処理の
効果の高い寸法として設計することができる。
このように設計することにより、チャネル領域2とゲ
ート絶縁膜5との界面全体にわたって、欠陥密度を低下
させることができるのでオン電流は大きく向上する。
ート絶縁膜5との界面全体にわたって、欠陥密度を低下
させることができるのでオン電流は大きく向上する。
この場合、ゲート電極が水素浸入を促す穴によってチ
ャネル領域上でソース側端部からドレイン側端部まで連
続的に形成されず、この間で一部でも分断されると、明
らかなようにその部分の断面構造はMOS型構造とならな
いので、ここではチャネルが形成されずオン電流は著し
く低下する。
ャネル領域上でソース側端部からドレイン側端部まで連
続的に形成されず、この間で一部でも分断されると、明
らかなようにその部分の断面構造はMOS型構造とならな
いので、ここではチャネルが形成されずオン電流は著し
く低下する。
以上のように、本構造素子はオン電流が十分大きく、
オフ電流の小さい薄膜トランジスタが提供できる。
オフ電流の小さい薄膜トランジスタが提供できる。
本発明ではゲート電極の穴11の形状(例えば、円形、
六角形)や大きさ、また穴の数などは特に規定しないが
これは液晶駆動上必要な電流値に対して設計すれば良
い。なお、本発明者等の実験によれば、第1図のLtを50
μm以下とした場合に効果が得られた。
六角形)や大きさ、また穴の数などは特に規定しないが
これは液晶駆動上必要な電流値に対して設計すれば良
い。なお、本発明者等の実験によれば、第1図のLtを50
μm以下とした場合に効果が得られた。
本発明の別な実施例を第6図に示す。本実施例は、実
施例1のようにゲート電極6上に穴をあける代りに、ゲ
ート電極6に切り込みを入れることにより、チャネル領
域2への水素の浸入を促してオン電流を大きくするよう
にした例である。
施例1のようにゲート電極6上に穴をあける代りに、ゲ
ート電極6に切り込みを入れることにより、チャネル領
域2への水素の浸入を促してオン電流を大きくするよう
にした例である。
ゲート電極6のチャネル方向の幅Ltを、水素置換効果
のある寸法(例えば、50μm以下)に設計することによ
り特性が向上できることは、前述の説明から容易に理解
できるであろう。
のある寸法(例えば、50μm以下)に設計することによ
り特性が向上できることは、前述の説明から容易に理解
できるであろう。
以上の説明に於いては、素子の断面構造については特
に言及していないが、素子の断面構造を第7図のように
形成することもできる。
に言及していないが、素子の断面構造を第7図のように
形成することもできる。
第7図の素子構造は、例えば、ゲート電極6とソース
領域3、ドレイン領域4及び埋込層領域12とを自己整合
的に、リン、アンチモンなどをイオン打込みすることに
よっても形成することができる。その後、ゲート電極6
の穴を利用して、前述のような水素置換処理を行なう。
領域3、ドレイン領域4及び埋込層領域12とを自己整合
的に、リン、アンチモンなどをイオン打込みすることに
よっても形成することができる。その後、ゲート電極6
の穴を利用して、前述のような水素置換処理を行なう。
この場合、不純物濃度が十分高く、埋込層領域12の抵
抗が、トランジスタがオンした場合の反転層の抵抗より
低くなる場合は、ソース領域3およびドレイン領域4間
の電流は埋込層に集中して流れるため、実効的なチャネ
ル長は4Ltとなる。
抗が、トランジスタがオンした場合の反転層の抵抗より
低くなる場合は、ソース領域3およびドレイン領域4間
の電流は埋込層に集中して流れるため、実効的なチャネ
ル長は4Ltとなる。
したがって、同一寸法の素子であればオン電流を大き
くすることができ、一方、同一のオン電流ならば素子寸
法を小さくすることができる。
くすることができ、一方、同一のオン電流ならば素子寸
法を小さくすることができる。
本発明によれば、水素置換処理効果の高いゲート電極
の平面パターン構造を実現することができ、特にアクテ
ィブマトリクスパネル駆動用の薄膜トランジスタとして
好適な、低いオフ電流および大きなオン電流を両立させ
た薄膜半導体素子を得ることが可能になる。
の平面パターン構造を実現することができ、特にアクテ
ィブマトリクスパネル駆動用の薄膜トランジスタとして
好適な、低いオフ電流および大きなオン電流を両立させ
た薄膜半導体素子を得ることが可能になる。
第1図(a)(b)は本発明の一実施例の平面図ならび
にY−Y′線上の断面図、第2図(a)(b)は従来の
薄膜半導体素子の平面図及びX−X′線上の断面図、第
3図は従来の薄膜半導体素子のドレイン電流特性図、第
4図はアクティブマトリクスの回路図、第5図(a)
(b)は水素置換効果を説明するための断面図、第6図
は本発明の第2の実施例のゲート電極パターンを示す平
面図、第7図(a)(b)は本発明の第3の実施例の平
面図ならびにY−Y′線上の断面図である。 1……絶縁性基板、2……チャネル領域、3……ソース
領域、4……ドレイン領域、5……ゲート絶縁膜、6…
…ゲート電極、11……ゲート電極上の穴、12……埋込層
にY−Y′線上の断面図、第2図(a)(b)は従来の
薄膜半導体素子の平面図及びX−X′線上の断面図、第
3図は従来の薄膜半導体素子のドレイン電流特性図、第
4図はアクティブマトリクスの回路図、第5図(a)
(b)は水素置換効果を説明するための断面図、第6図
は本発明の第2の実施例のゲート電極パターンを示す平
面図、第7図(a)(b)は本発明の第3の実施例の平
面図ならびにY−Y′線上の断面図である。 1……絶縁性基板、2……チャネル領域、3……ソース
領域、4……ドレイン領域、5……ゲート絶縁膜、6…
…ゲート電極、11……ゲート電極上の穴、12……埋込層
Claims (2)
- 【請求項1】絶縁性基板上に形成された非晶質あるいは
多結晶シリコン半導体層に、チャネル領域を挾んで対向
配置され、かつ第1の導電型を有するソース領域および
ドレイン領域と、前記ソース領域およびドレイン領域間
のチャネル領域上にゲート絶縁膜を介してゲート電極を
形成された薄膜半導体素子において、 ゲート電極には、その平面パターンにおいて、前記チャ
ネル領域上においてソース側端部からドレイン側端部ま
では連続しない穴もしくは切り込みが少なくとも1個設
けられ、 かつ上記チャネル領域上において、前記ゲート電極がソ
ース側端部からドレイン側端部まで連続するように構成
され、 前記チャネル領域の少なくとも表面領域には、前記の穴
または切込みを通してチャネル領域内に浸入した水素と
反応して形成された水素置換によるシリコン−水素結合
が存在することを特徴とする薄膜半導体素子。 - 【請求項2】絶縁性基板上に形成された非晶質あるいは
多結晶シリコン半導体層に、チャネル領域を挾んで対向
配置され、かつ第1の導電型を有するソース領域および
ドレイン領域と、前記ソース領域およびドレイン領域間
のチャネル領域上にゲート絶縁膜を介してゲート電極を
形成された薄膜半導体素子の製造方法において、 その平面パターンにおいて、前記チャネル領域上におい
てソース側端部からドレイン側端部までは連続しない少
なくとも1個の穴もしくは切り込みが設けられたゲート
電極を、上記チャネル領域上において、ソース側端部か
らドレイン側端部まで連続するように形成する工程と、 前記ゲート電極に設けた穴または切込みを通してチャネ
ル領域内に水素を浸入させて、チャネル領域の少なくと
も表面領域にシリコン−水素結合を形成する工程とを具
備したことを特徴とする薄膜半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62005256A JP2525587B2 (ja) | 1987-01-13 | 1987-01-13 | 薄膜半導体素子およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62005256A JP2525587B2 (ja) | 1987-01-13 | 1987-01-13 | 薄膜半導体素子およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63173369A JPS63173369A (ja) | 1988-07-16 |
JP2525587B2 true JP2525587B2 (ja) | 1996-08-21 |
Family
ID=11606142
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62005256A Expired - Lifetime JP2525587B2 (ja) | 1987-01-13 | 1987-01-13 | 薄膜半導体素子およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2525587B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5264720A (en) * | 1989-09-22 | 1993-11-23 | Nippondenso Co., Ltd. | High withstanding voltage transistor |
JP3107024B2 (ja) | 1997-12-09 | 2000-11-06 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0673380B2 (ja) * | 1985-08-20 | 1994-09-14 | 松下電器産業株式会社 | 薄膜トランジスタ |
-
1987
- 1987-01-13 JP JP62005256A patent/JP2525587B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63173369A (ja) | 1988-07-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4426764A (en) | Semiconductor memory device with peripheral circuits | |
US8067804B2 (en) | Semiconductor device having an SOI structure, manufacturing method thereof, and memory circuit | |
US4809056A (en) | Semiconductor device having a silicon on insulator structure | |
US5981997A (en) | Horizontal field effect transistor and method of manufacturing the same | |
US6339005B1 (en) | Disposable spacer for symmetric and asymmetric Schottky contact to SOI MOSFET | |
KR950012753A (ko) | 박막형 반도체장치 및 그 제작방법 | |
JPH04299569A (ja) | Soisの製造方法及びトランジスタとその製造方法 | |
KR100526366B1 (ko) | 반도체 장치와 그 제조 방법 | |
US4845051A (en) | Buried gate JFET | |
KR910001886A (ko) | 반도체장치와 그 제조방법 | |
EP0249204A2 (en) | Thin film field effect transistor | |
JP2002050704A (ja) | メモリ素子およびその製造方法並びに集積回路 | |
JP3296975B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
US4233616A (en) | Semiconductor non-volatile memory | |
EP0457434B1 (en) | MOS thin film transistor having a drain offset region | |
KR940018990A (ko) | 반도체 장치및 그 제조방법(A Semiconductor Device and a Method of Manufacturing Thereof) | |
CN100481361C (zh) | 评估半导体器件的方法 | |
JP2525587B2 (ja) | 薄膜半導体素子およびその製造方法 | |
US5393992A (en) | Semiconductor thin film transistor with gate controlled offset portion | |
JP2850072B2 (ja) | 半導体装置 | |
JP2000012851A (ja) | 電界効果型トランジスタ及びその製造方法 | |
JP2729422B2 (ja) | 半導体装置 | |
JPS6123669B2 (ja) | ||
JPH05175230A (ja) | 薄膜トランジスタの製造方法 | |
JP3143102B2 (ja) | Mis型トランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |