JPS6242563A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS6242563A JPS6242563A JP60182047A JP18204785A JPS6242563A JP S6242563 A JPS6242563 A JP S6242563A JP 60182047 A JP60182047 A JP 60182047A JP 18204785 A JP18204785 A JP 18204785A JP S6242563 A JPS6242563 A JP S6242563A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、液晶やＫＬ表示装置等に使用される薄膜ト
ランジスタ（以下ＴＰＴと略す）に関し、特に、特定の
形状からなるゲート電極を用いて、高い信頼性を有する
ＴＰＴに関するものである。
ランジスタ（以下ＴＰＴと略す）に関し、特に、特定の
形状からなるゲート電極を用いて、高い信頼性を有する
ＴＰＴに関するものである。
従来の技術
近年、液晶やＥＬを用いた平面ディスプレイがＣＲＴに
変わる表示デバイスとして注目されている。特に薄膜コ
ンデンサやＴＦＴなどの非線形素子を用いた表示デバイ
スの研究開発が盛んになってきた。
変わる表示デバイスとして注目されている。特に薄膜コ
ンデンサやＴＦＴなどの非線形素子を用いた表示デバイ
スの研究開発が盛んになってきた。
ＴＰＴは一般に第３図のような構造をしている。
すなわち、ガラス等の絶縁性基板１１上に形成されたＡ
１等から成るゲート電極１２、人１２０３等から成るゲ
ート絶縁膜１３、ｎ形またはｐ型の導電形を与える不純
物を含んだＧｄＳｅ 、 Ｓｉ等からなる半導体層１４
、ムβ等の金属層からなるソース電極１６およびドレイ
ン電極１６とから構成されている。
１等から成るゲート電極１２、人１２０３等から成るゲ
ート絶縁膜１３、ｎ形またはｐ型の導電形を与える不純
物を含んだＧｄＳｅ 、 Ｓｉ等からなる半導体層１４
、ムβ等の金属層からなるソース電極１６およびドレイ
ン電極１６とから構成されている。
またゲート電極１２と、ソース電極１６およびドレイン
電極１６との間のゲート絶縁膜１３中にピンホール等の
欠陥が存在すれば、絶縁破壊をひきおこし、それぞれの
電極が蒸発してしまうので、それを防止するため、ゲー
ト電極とソースおよびドレイン電極とが重ならない構造
のＴＰＴも提案されている。
電極１６との間のゲート絶縁膜１３中にピンホール等の
欠陥が存在すれば、絶縁破壊をひきおこし、それぞれの
電極が蒸発してしまうので、それを防止するため、ゲー
ト電極とソースおよびドレイン電極とが重ならない構造
のＴＰＴも提案されている。
発明が解決しようとする問題点
たとえば表示デバイスにＴＰＴを用いた場合、次のよう
な問題点が存在する。
な問題点が存在する。
マトリクス型ＥＩ、表示装置にＴＰＴを用いた場合を考
える。第４図はマ） ＩＪックス型ＫＬ表示装置の一絵
素の回路図を示している。すなわちソース端子が蓄積用
コンデンサＣ８に接続しているスイッチングトランジス
タＴ、及びゲート端子が前記スイッチングトランジスタ
のソース端子に接続し、かつそのソース端子が前記蓄積
用コンデンサＣ８の他方の端子と接続している電力用ト
ランジスタＴ２及びその一方の端子が前記電力用トラン
ジスタＴ２のドレイン端子に接続し、他方の端子が高周
波ドライブ電源１７に接続しているＥＬ素素子Ｃｘ上シ
構成されている。また前記スイッチングトランジスタＴ
１のドレイン端子は情報信号母線Ｘ、、Ｘ２・・・・・
・に、ゲート端子はスイッチング信号母線Ｙｌ ｌ Ｔ
２・・・・・・にそれぞれ接続され、前記蓄１積用コン
デンサＣｓの一方の端子及び前記電力用トランジスタＴ
２のソース端子は、前記高周波ドライブ電源１７に接続
する共通母線Ｐに接続されている。
える。第４図はマ） ＩＪックス型ＫＬ表示装置の一絵
素の回路図を示している。すなわちソース端子が蓄積用
コンデンサＣ８に接続しているスイッチングトランジス
タＴ、及びゲート端子が前記スイッチングトランジスタ
のソース端子に接続し、かつそのソース端子が前記蓄積
用コンデンサＣ８の他方の端子と接続している電力用ト
ランジスタＴ２及びその一方の端子が前記電力用トラン
ジスタＴ２のドレイン端子に接続し、他方の端子が高周
波ドライブ電源１７に接続しているＥＬ素素子Ｃｘ上シ
構成されている。また前記スイッチングトランジスタＴ
１のドレイン端子は情報信号母線Ｘ、、Ｘ２・・・・・
・に、ゲート端子はスイッチング信号母線Ｙｌ ｌ Ｔ
２・・・・・・にそれぞれ接続され、前記蓄１積用コン
デンサＣｓの一方の端子及び前記電力用トランジスタＴ
２のソース端子は、前記高周波ドライブ電源１７に接続
する共通母線Ｐに接続されている。
第５図は上記マトリックス型ＥＬ表示装置の一例の斜視
断面図を示している。ガラスなどの絶縁性支持基板１８
の上に１１００ｎ程度の膜厚を有するインジウム錫酸化
物（ＩＴＯ）からなる透明電極１９、その上に５００ｎ
ｍ程度の膜厚を有するＹ２Ｏ３からなる絶縁体層２０．
この上に２００ｎｍ程度の膜厚を有するＺｎＳ ： Ｍ
ｎの蛍光体層２１、さらにその上に３００ｎｍ程度の膜
厚を有するＹ２Ｏ３からなる絶縁体層２２からＥＬ層２
３が構成されている。その上にスイッチング信号母線に
接続しているスイッチングトランジスタＴ１のゲート電
極２４、前記ＥＬ層２３の光反射用電極２５、電力用ト
ランジスタのゲート電極でもある蓄積用コンデンサＣ８
の片側電源２６として１１００ｎ程度の膜厚を有するア
ルミニウム層が構成されている。その上に５００ｎｍ程
度の膜厚を有するＡｌ２Ｏ５堂Ｔａ２０５などから成る
絶縁体層２了がＴ１のゲート絶縁膜およびＣ５の誘電体
薄膜層でありかつＴ２のゲート絶縁膜として構成される
。その上にＴ、 、 Ｔ２の半導体層２８．２９を設け
、最後に情報信号母線に接続しているＴ１ のドレイ
ン電極３０．Ｔｊのソース電極３１、Ｔ２ のドレイ
ン電極３２であり共通母線Ｐに接続しているＣ８の片側
電極３３、Ｔ２のソース電極３４が１１００ｎ程度の膜
厚を有するアルミニウムから構成されている。
断面図を示している。ガラスなどの絶縁性支持基板１８
の上に１１００ｎ程度の膜厚を有するインジウム錫酸化
物（ＩＴＯ）からなる透明電極１９、その上に５００ｎ
ｍ程度の膜厚を有するＹ２Ｏ３からなる絶縁体層２０．
この上に２００ｎｍ程度の膜厚を有するＺｎＳ ： Ｍ
ｎの蛍光体層２１、さらにその上に３００ｎｍ程度の膜
厚を有するＹ２Ｏ３からなる絶縁体層２２からＥＬ層２
３が構成されている。その上にスイッチング信号母線に
接続しているスイッチングトランジスタＴ１のゲート電
極２４、前記ＥＬ層２３の光反射用電極２５、電力用ト
ランジスタのゲート電極でもある蓄積用コンデンサＣ８
の片側電源２６として１１００ｎ程度の膜厚を有するア
ルミニウム層が構成されている。その上に５００ｎｍ程
度の膜厚を有するＡｌ２Ｏ５堂Ｔａ２０５などから成る
絶縁体層２了がＴ１のゲート絶縁膜およびＣ５の誘電体
薄膜層でありかつＴ２のゲート絶縁膜として構成される
。その上にＴ、 、 Ｔ２の半導体層２８．２９を設け
、最後に情報信号母線に接続しているＴ１ のドレイ
ン電極３０．Ｔｊのソース電極３１、Ｔ２ のドレイ
ン電極３２であり共通母線Ｐに接続しているＣ８の片側
電極３３、Ｔ２のソース電極３４が１１００ｎ程度の膜
厚を有するアルミニウムから構成されている。
以上の構成から成るマトリクス型ＫＬ、表示装置では、
絶縁体層中の欠陥のため不良品となることがしばしばあ
った。たとえばＫＬ層にＴ２を介して高電圧を印加して
発光させる場合、Ｔ２のソース電極３４とゲート電極２
６との間の絶縁体層２７中にピンホール等の欠陥が存在
すれば、絶縁破壊のため、電極部分が蒸発してなくなる
ことがあった。同様に、半導体層２９とゲート電極２６
の間で絶Ｒ破壊が生じても、ゲート電極が断線する等の
不都合があった。
絶縁体層中の欠陥のため不良品となることがしばしばあ
った。たとえばＫＬ層にＴ２を介して高電圧を印加して
発光させる場合、Ｔ２のソース電極３４とゲート電極２
６との間の絶縁体層２７中にピンホール等の欠陥が存在
すれば、絶縁破壊のため、電極部分が蒸発してなくなる
ことがあった。同様に、半導体層２９とゲート電極２６
の間で絶Ｒ破壊が生じても、ゲート電極が断線する等の
不都合があった。
またＴ１にも同様の欠陥が存在して、ゲート電極２４と
ドレイン電極３ｏとの間で短絡したり、漏れ電流が存在
すれば情報信号母線を介して、信号がはいらず、Ｔ２を
ＯＮ状態とすることができない。このような欠陥をなく
する方法としては、ゲート電極２４とドレイン電極３ｏ
との間に、瞬時に大電流を投入して、欠陥部で強制的に
絶縁破壊をおこさせて電気的に開放状態とすることなど
が考えられる。しかしながら、ゲート電極およびドレイ
ン電極の面積が小さいような場合には、上記の方法では
電極のすべてが破壊してし１つことかあり、表示デバイ
ス全体の面積が大きくなければなるほど欠陥の生じる確
率が増し、歩留まりが極端に悪くなるという問題があっ
た。
ドレイン電極３ｏとの間で短絡したり、漏れ電流が存在
すれば情報信号母線を介して、信号がはいらず、Ｔ２を
ＯＮ状態とすることができない。このような欠陥をなく
する方法としては、ゲート電極２４とドレイン電極３ｏ
との間に、瞬時に大電流を投入して、欠陥部で強制的に
絶縁破壊をおこさせて電気的に開放状態とすることなど
が考えられる。しかしながら、ゲート電極およびドレイ
ン電極の面積が小さいような場合には、上記の方法では
電極のすべてが破壊してし１つことかあり、表示デバイ
ス全体の面積が大きくなければなるほど欠陥の生じる確
率が増し、歩留まりが極端に悪くなるという問題があっ
た。
またゲート電極とソースおよびドレイン電極とが重なら
ない構造のＴＰＴでは、ゲート電極で制御できない領域
が存在するため、ＴＰＴの特性が悪くなるという欠点が
あった。また、半導体層とゲート電極との間での絶縁破
壊をふせぐことはできなかった。
ない構造のＴＰＴでは、ゲート電極で制御できない領域
が存在するため、ＴＰＴの特性が悪くなるという欠点が
あった。また、半導体層とゲート電極との間での絶縁破
壊をふせぐことはできなかった。
そこで本発明は、絶縁体層中の欠陥部分で絶縁破壊が生
じても、一部分のみの破壊にとどめることのできる信頼
性の高いＴＰＴを提供することを目的としている。
じても、一部分のみの破壊にとどめることのできる信頼
性の高いＴＰＴを提供することを目的としている。
問題点を解決するだめの手段
本発明は前記問題点を解決するために、ソース電極、ド
レイン電極または半導体層とゲート絶縁体層を介して重
なっているゲート電極の一部または全部において、ソー
ス電極からドレイン電極の方向に前記ゲート電極を少な
くとも２つの領域に分割したことを特徴とする。
レイン電極または半導体層とゲート絶縁体層を介して重
なっているゲート電極の一部または全部において、ソー
ス電極からドレイン電極の方向に前記ゲート電極を少な
くとも２つの領域に分割したことを特徴とする。
作用
本発明のＴＰＴでは、絶縁体層中に欠陥部が存在して、
駆動中や強制的に大電流を投入するような場合に絶縁破
壊が生じても、ゲート電極が少なくとも２つの領域に分
割されているので、弱い部分で発生した放電が広がって
断線に至る心配がない０ 実施例 以下、本発明の一実施例を添付図面にもとすいて説明す
る。
駆動中や強制的に大電流を投入するような場合に絶縁破
壊が生じても、ゲート電極が少なくとも２つの領域に分
割されているので、弱い部分で発生した放電が広がって
断線に至る心配がない０ 実施例 以下、本発明の一実施例を添付図面にもとすいて説明す
る。
第１図及び第２図は本発明のＴＰＴを第５図のマトリッ
クス型ＫＬ表示装置中のＴ、及びＴ２に用いた場合の平
面拡大図を示している。図中１，６はそれぞれＴ、 、
Ｔ２のゲート電極であり、ここでは１１００ｎ程度の
膜厚を有するＡｌから成り、真空蒸着法及びホ） ＩＪ
ングラフ技術を用いて図に示すように、それぞれ３分割
及び４分割して形成される。次にム！！２０５等から成
るゲート絶縁膜を全面に周知のスパッタ法等を用いて形
成し、その上に５０ｎｍ程度の膜厚を有するセレン化カ
ドミウム（ＣｄＳｅ）から成る半導体層２．７を同様の
方法で形成する。最後に２００ｎｍ程度の膜厚を有する
Ａｌから成るＴ１のソース・ドレイン電極３゜４及びＴ
２のソース・ドレイン電極８，９を同様の方法で形成す
る。
クス型ＫＬ表示装置中のＴ、及びＴ２に用いた場合の平
面拡大図を示している。図中１，６はそれぞれＴ、 、
Ｔ２のゲート電極であり、ここでは１１００ｎ程度の
膜厚を有するＡｌから成り、真空蒸着法及びホ） ＩＪ
ングラフ技術を用いて図に示すように、それぞれ３分割
及び４分割して形成される。次にム！！２０５等から成
るゲート絶縁膜を全面に周知のスパッタ法等を用いて形
成し、その上に５０ｎｍ程度の膜厚を有するセレン化カ
ドミウム（ＣｄＳｅ）から成る半導体層２．７を同様の
方法で形成する。最後に２００ｎｍ程度の膜厚を有する
Ａｌから成るＴ１のソース・ドレイン電極３゜４及びＴ
２のソース・ドレイン電極８，９を同様の方法で形成す
る。
このあとＴ１のゲート絶縁膜中のピンホールやクラック
等の欠陥を除去するため、第６図に示すスイッチング信
号母線３ｏと情報信号母線２４との間、すなわち、ゲー
ト電極１及びソース電極３との間に瞬時に大電流を投入
して強制的に絶縁破壊をおこさせる。この時、ゲート電
極１は分割されているので、電極の切れ目で破壊がとま
り（図中５）、それ以上他の電極または半導体層部分を
破壊するのを防止することができる。
等の欠陥を除去するため、第６図に示すスイッチング信
号母線３ｏと情報信号母線２４との間、すなわち、ゲー
ト電極１及びソース電極３との間に瞬時に大電流を投入
して強制的に絶縁破壊をおこさせる。この時、ゲート電
極１は分割されているので、電極の切れ目で破壊がとま
り（図中５）、それ以上他の電極または半導体層部分を
破壊するのを防止することができる。
またＥＬ層２３中にＴ２を介して発光に必要な高電界を
印加する時、同じくゲート電極６とソース電極８または
半導体層７との間のゲート絶縁膜中の欠陥部で絶縁破壊
が生じても、上記した理由と同様の理由で一部のみの破
壊でとどまり（図中１０）、ＴＦＴとしての性能にはな
んら問題はない。
印加する時、同じくゲート電極６とソース電極８または
半導体層７との間のゲート絶縁膜中の欠陥部で絶縁破壊
が生じても、上記した理由と同様の理由で一部のみの破
壊でとどまり（図中１０）、ＴＦＴとしての性能にはな
んら問題はない。
半導体層としてセレン化カドミウムを用いた場合には、
厚さが極めて薄いためゲート電極との間で絶縁破壊が生
じた場合、放電が伝播して蒸発しやすいため、本発明に
よる構造を有するＴＰＴが特に有効である。
厚さが極めて薄いためゲート電極との間で絶縁破壊が生
じた場合、放電が伝播して蒸発しやすいため、本発明に
よる構造を有するＴＰＴが特に有効である。
発明の効果
以上の説明から明らかなように、本発明によれば、ゲー
ト電極を、ソースおよびドレイン電極またば半導体層と
重なっている領域において、少なくとも２つの領域に分
割しているので、絶縁破壊が生じたような場合にも、ゲ
ート電極のすべてが破壊することはなく、ＴＰＴの信頼
性を大巾に向上することができる。
ト電極を、ソースおよびドレイン電極またば半導体層と
重なっている領域において、少なくとも２つの領域に分
割しているので、絶縁破壊が生じたような場合にも、ゲ
ート電極のすべてが破壊することはなく、ＴＰＴの信頼
性を大巾に向上することができる。
第１図および第２図は本発明の一実施例における薄膜ト
ランジスタの要部を説明するための平面図、第３図は一
般的なＴＰＴの構造を示す断面図、第４図及び第５図は
それぞれ従来のＴＦＴの問題点を説明するだめの回路図
及び斜視断面図である。 １．６・・・・・・ゲート電極、２．了・・・・・・半
導体層、３．８・・・・・・ソース電極、４．９・・・
・・・ドレイン電極、５．１ｏ・・・・・・絶縁破壊部
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （ｆｌ） （ｂ） 第２図 ＜ａ−＞ ｌＯ陀甥ｊ支壊きｐ 第３図 ？ｓ４図 第５図
ランジスタの要部を説明するための平面図、第３図は一
般的なＴＰＴの構造を示す断面図、第４図及び第５図は
それぞれ従来のＴＦＴの問題点を説明するだめの回路図
及び斜視断面図である。 １．６・・・・・・ゲート電極、２．了・・・・・・半
導体層、３．８・・・・・・ソース電極、４．９・・・
・・・ドレイン電極、５．１ｏ・・・・・・絶縁破壊部
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （ｆｌ） （ｂ） 第２図 ＜ａ−＞ ｌＯ陀甥ｊ支壊きｐ 第３図 ？ｓ４図 第５図
Claims (2)
- （１）ソース電極、ドレイン電極または半導体層とゲー
ト絶縁体層を介して重なっているゲート電極の一部また
は全部において、ソース電極からドレイン電極の方向に
前記ゲート電極を少なくとも２つの領域に分割したこと
を特徴とする薄膜トランジスタ。 - （２）半導体層がセレン化カドミウム（ＣｄＳｅ）から
成ることを特徴とする特許請求の範囲第１項記載の薄膜
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182047A JPH0673380B2 (ja) | 1985-08-20 | 1985-08-20 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182047A JPH0673380B2 (ja) | 1985-08-20 | 1985-08-20 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242563A true JPS6242563A (ja) | 1987-02-24 |
| JPH0673380B2 JPH0673380B2 (ja) | 1994-09-14 |
Family
ID=16111412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182047A Expired - Fee Related JPH0673380B2 (ja) | 1985-08-20 | 1985-08-20 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0673380B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173369A (ja) * | 1987-01-13 | 1988-07-16 | Hitachi Ltd | 薄膜半導体素子およびその製造方法 |
| JPS63226063A (ja) * | 1986-10-20 | 1988-09-20 | Canon Inc | 光電変換装置 |
| JP2008112962A (ja) * | 2006-09-26 | 2008-05-15 | Seiko Epson Corp | 薄膜トランジスタ、電気光学装置および電子機器 |
-
1985
- 1985-08-20 JP JP60182047A patent/JPH0673380B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226063A (ja) * | 1986-10-20 | 1988-09-20 | Canon Inc | 光電変換装置 |
| JPS63173369A (ja) * | 1987-01-13 | 1988-07-16 | Hitachi Ltd | 薄膜半導体素子およびその製造方法 |
| JP2008112962A (ja) * | 2006-09-26 | 2008-05-15 | Seiko Epson Corp | 薄膜トランジスタ、電気光学装置および電子機器 |
| US7781760B2 (en) | 2006-09-26 | 2010-08-24 | Seiko Epson Corporation | Thin film transistor, electro-optical device, and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0673380B2 (ja) | 1994-09-14 |
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