JPS6136972A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS6136972A JPS6136972A JP59159607A JP15960784A JPS6136972A JP S6136972 A JPS6136972 A JP S6136972A JP 59159607 A JP59159607 A JP 59159607A JP 15960784 A JP15960784 A JP 15960784A JP S6136972 A JPS6136972 A JP S6136972A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 34
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、液晶やＥＬ表示装置等に使用される薄膜トラ
ンジスタ（以下ＴＰＴと略す）に関し、特には特定の構
造からなる半導体層を用いることにより、高い信頼性を
有するＴＦＴに関するものである。
ンジスタ（以下ＴＰＴと略す）に関し、特には特定の構
造からなる半導体層を用いることにより、高い信頼性を
有するＴＦＴに関するものである。
従来例の構成とその問題点
近年、液晶やＥＬを用いた平面ディスプレイがＣＲＴに
変わる表示デバイスとして注目されている。特に薄膜コ
ンデンサやＴＰＴなどの非線形素子を用いた表示デバイ
スの研究開発が盛んになってきた。
変わる表示デバイスとして注目されている。特に薄膜コ
ンデンサやＴＰＴなどの非線形素子を用いた表示デバイ
スの研究開発が盛んになってきた。
たとえばマ） ＩＪックス型ＥＬ表示装置もその一つで
ある。第１図はマトリックス型ＥＬ表示装置の一絵素の
回路図を示している。すなわちソース端子が蓄積用コン
デンサＣ８に接続しているスイッチングトランジスタＴ
１及びゲート端子が前記スイッチングトランジスタのソ
ース端子に接続し、かつそのソース端子が前記蓄積用コ
ンデンサＣ８の他方の端子と接続している電力用トラン
ジスタＴ２及びその一方の端子が前記電力用トランジス
タＴ２のドレイン端子に接続し、他方の端子が高周波ド
ライブ電源１に接続しているＥＬ素子ＣＥＬより構成さ
れている。また前記スイッチングトランジスタＴ１のド
レイン端子は情報信号母線Ｘ１゜ｘ２・・・・・・に、
ゲート端子はスイッチング信号母線Ｙ１．Ｙ２・・・・
・・にそれぞれ接続され、前記蓄積用コンデンサＣ８の
一方の端子及び前記電力用トランジスタＴ２のソース端
子は、前記高周波ドラ・イブ電源１に接続する共通母線
Ｐに接続されている。
ある。第１図はマトリックス型ＥＬ表示装置の一絵素の
回路図を示している。すなわちソース端子が蓄積用コン
デンサＣ８に接続しているスイッチングトランジスタＴ
１及びゲート端子が前記スイッチングトランジスタのソ
ース端子に接続し、かつそのソース端子が前記蓄積用コ
ンデンサＣ８の他方の端子と接続している電力用トラン
ジスタＴ２及びその一方の端子が前記電力用トランジス
タＴ２のドレイン端子に接続し、他方の端子が高周波ド
ライブ電源１に接続しているＥＬ素子ＣＥＬより構成さ
れている。また前記スイッチングトランジスタＴ１のド
レイン端子は情報信号母線Ｘ１゜ｘ２・・・・・・に、
ゲート端子はスイッチング信号母線Ｙ１．Ｙ２・・・・
・・にそれぞれ接続され、前記蓄積用コンデンサＣ８の
一方の端子及び前記電力用トランジスタＴ２のソース端
子は、前記高周波ドラ・イブ電源１に接続する共通母線
Ｐに接続されている。
第２図は上記マトリ、クス型ＥＬ表示装置の一例の斜視
断面図を示している。ガラスなどの絶縁性支持基板２の
上に１００ ｎ ｍ程度の膜厚を有するインジウム錫酸
化物（ＩＴＯ）からなる透明電極３、その上に５００
ｎ ｍ程度の膜厚を有するＹ２Ｏ３からなる絶縁体層４
、この上に２００ｎｍ程度の膜厚を有するＺｎＳ：Ｍｎ
の螢光体層５、さらにその上に３００ｎｍ程度の膜厚を
有するＹ２Ｏ３からなる絶縁体層６からＥＬ層７が構成
されている。その上に情報信号母線に接続しているスイ
ッチングトランジスタＴ１のゲート電極８、前記ＥＬ層
７の光反射用電極９、電力用トランジスタのゲート電極
でもある蓄積用コンデンサＣ８の片側電極１０として１
００ ｎ ｍ程度の膜厚を有するアルミニウム層が構成
されている。その上に５００ｔ１ｍ程度の膜厚を有する
Ａｅ２ｏ３やＴａ２０６などから成る絶縁体層１１がＴ
１のゲート絶縁膜およびＣ８の誘電体薄膜層でありかつ
Ｔ２のゲート絶縁膜として構成される。その上にＴ１．
Ｔ２の半導体層１２．１３を設け、最後にスイッチング
信号ｎノ線に接続しているＴ１のドレイン電極１４、Ｔ
１のソース電極１５、Ｔ２のドレイン電極１６であり共
通母線Ｐに接続しているＣ８の片側電極１７、Ｔ２のソ
ース電極１８が１００ｎｍ程度の膜厚を有するアルミニ
ウムから構成されている。
断面図を示している。ガラスなどの絶縁性支持基板２の
上に１００ ｎ ｍ程度の膜厚を有するインジウム錫酸
化物（ＩＴＯ）からなる透明電極３、その上に５００
ｎ ｍ程度の膜厚を有するＹ２Ｏ３からなる絶縁体層４
、この上に２００ｎｍ程度の膜厚を有するＺｎＳ：Ｍｎ
の螢光体層５、さらにその上に３００ｎｍ程度の膜厚を
有するＹ２Ｏ３からなる絶縁体層６からＥＬ層７が構成
されている。その上に情報信号母線に接続しているスイ
ッチングトランジスタＴ１のゲート電極８、前記ＥＬ層
７の光反射用電極９、電力用トランジスタのゲート電極
でもある蓄積用コンデンサＣ８の片側電極１０として１
００ ｎ ｍ程度の膜厚を有するアルミニウム層が構成
されている。その上に５００ｔ１ｍ程度の膜厚を有する
Ａｅ２ｏ３やＴａ２０６などから成る絶縁体層１１がＴ
１のゲート絶縁膜およびＣ８の誘電体薄膜層でありかつ
Ｔ２のゲート絶縁膜として構成される。その上にＴ１．
Ｔ２の半導体層１２．１３を設け、最後にスイッチング
信号ｎノ線に接続しているＴ１のドレイン電極１４、Ｔ
１のソース電極１５、Ｔ２のドレイン電極１６であり共
通母線Ｐに接続しているＣ８の片側電極１７、Ｔ２のソ
ース電極１８が１００ｎｍ程度の膜厚を有するアルミニ
ウムから構成されている。
以上の構成から成るマトリックス型ＥＬ表示装置では、
絶縁体層中の欠陥のため不良品となることがしげしげあ
った。たとえばＣ８の誘電体薄膜層中にピンホールなど
が存在すれば、Ｔ２をＯＮ状態にすることができ々いた
めＥＬ層は発光しない。また、ＥＬ層７中にも欠陥があ
れば、ＥＬＩｉｉは絶縁破壊をひきおこし、ひどい場合
には、−絵素の光反射用電極９すべてが蒸発してなくな
ることもあり、この時Ｔ２の半導体層において弱い部分
で放電が発生し破壊に至ることもしばしばあった。表示
デバイス全体の面積が大きくなればなるほど欠陥の生じ
る確率が増し、歩留まりが極端に悪くなるという問題が
あった。
絶縁体層中の欠陥のため不良品となることがしげしげあ
った。たとえばＣ８の誘電体薄膜層中にピンホールなど
が存在すれば、Ｔ２をＯＮ状態にすることができ々いた
めＥＬ層は発光しない。また、ＥＬ層７中にも欠陥があ
れば、ＥＬＩｉｉは絶縁破壊をひきおこし、ひどい場合
には、−絵素の光反射用電極９すべてが蒸発してなくな
ることもあり、この時Ｔ２の半導体層において弱い部分
で放電が発生し破壊に至ることもしばしばあった。表示
デバイス全体の面積が大きくなればなるほど欠陥の生じ
る確率が増し、歩留まりが極端に悪くなるという問題が
あった。
上記のような欠陥をなくする安定化処理方法と５ ・−
７ しては、欠陥部を有する薄膜素子に瞬時に大電流を投入
して、欠陥部で強制的に絶縁破壊をおこさせて電気的に
開放状態とする方法がある。しかしながら、半導体層に
直列に接続されている薄膜素子に、半導体層を介して瞬
時に大電流を投入するような場合には、半導体層が破壊
するなどの欠点がある。たとえば、上記したマトリック
ス型ＥＬ表示装置において、Ｃ８の欠陥をなくするため
スイッチング信号母線１４と共通母線Ｐとの間に瞬時に
大電流を投入した場合、Ｔ１の半導体層１２が放電を引
きおこして破壊することがしげしばあった。またＥＬ層
Ｔ中の欠陥をなくするため共通母線Ｐと透明電極３との
間に瞬時に大電流を投入した場合にも、Ｔ２の半導体層
１３が同様に破壊した。
７ しては、欠陥部を有する薄膜素子に瞬時に大電流を投入
して、欠陥部で強制的に絶縁破壊をおこさせて電気的に
開放状態とする方法がある。しかしながら、半導体層に
直列に接続されている薄膜素子に、半導体層を介して瞬
時に大電流を投入するような場合には、半導体層が破壊
するなどの欠点がある。たとえば、上記したマトリック
ス型ＥＬ表示装置において、Ｃ８の欠陥をなくするため
スイッチング信号母線１４と共通母線Ｐとの間に瞬時に
大電流を投入した場合、Ｔ１の半導体層１２が放電を引
きおこして破壊することがしげしばあった。またＥＬ層
Ｔ中の欠陥をなくするため共通母線Ｐと透明電極３との
間に瞬時に大電流を投入した場合にも、Ｔ２の半導体層
１３が同様に破壊した。
半導体層を介さずに薄膜素子に瞬時に大電流を投入する
には、−絵素ごとに針などを用いて欠陥のある薄膜素子
のみを電気的に接続する方法が考えられるが実際の製造
では不可能に近い。
には、−絵素ごとに針などを用いて欠陥のある薄膜素子
のみを電気的に接続する方法が考えられるが実際の製造
では不可能に近い。
発明の目的
本発明は、従来の薄膜集積装置中のＴＰＴにおける前記
問題を解決すべくなされたものであって、絶縁体層中の
欠陥部分を除去するような場合にも破壊しにくく、また
駆動時においても信頼性の高いＴＰＴを掃供するもので
ある。
問題を解決すべくなされたものであって、絶縁体層中の
欠陥部分を除去するような場合にも破壊しにくく、また
駆動時においても信頼性の高いＴＰＴを掃供するもので
ある。
発明の構成
本発明は前記の目的を達成するだめＴＰＴにおいて、半
導体、１のチャネル領域を少なくともふたつに分割して
ソース電極とドレイン電極とを接続したことを特徴とす
る。本発明によれば、駆動中にＴＦＴに接続された薄膜
素子が絶縁破壊をおこしてＴＰＴの半導体層中を大電流
が流れるような場合や、欠陥の有する薄膜素子に瞬時に
大電流を投入して、強制的に欠陥部に絶縁破壊をおこさ
せるのに、どうしても半導体層を介して通電するような
場合にも、半導体層中の弱い部分で発生した放電がとな
りの半導体層にまでおよんで破壊する心配がない。また
放電を生じた半導体層にさらに電流が集中しやすいので
、他の半導体層中を流れる電流が減少して、他の半導体
層が破壊するのを防止することができる。
導体、１のチャネル領域を少なくともふたつに分割して
ソース電極とドレイン電極とを接続したことを特徴とす
る。本発明によれば、駆動中にＴＦＴに接続された薄膜
素子が絶縁破壊をおこしてＴＰＴの半導体層中を大電流
が流れるような場合や、欠陥の有する薄膜素子に瞬時に
大電流を投入して、強制的に欠陥部に絶縁破壊をおこさ
せるのに、どうしても半導体層を介して通電するような
場合にも、半導体層中の弱い部分で発生した放電がとな
りの半導体層にまでおよんで破壊する心配がない。また
放電を生じた半導体層にさらに電流が集中しやすいので
、他の半導体層中を流れる電流が減少して、他の半導体
層が破壊するのを防止することができる。
実施例の説明
第３図及び第４図は本発明のＴＰＴの効果を説明するた
めに、第２図のマ） ＩＪソクス型ＥＬ表示装置中のＴ
１及びＴ２に本発明のＴＰＴを用いた場合の平面拡大図
を示している。図中１９．２３はそれぞれＴ１．Ｔ２の
半導体層であり、ここでは５０ｎｍ程度の膜厚を有する
セレン化カドミウム（ＣｄＳｅ）から成り、真空蒸着法
及びリフトオフ法を用いて図に示すように分割し形成さ
れる。次に同様に真空蒸着法及びリフトオフ法を用いて
、２００ ｎ ｍ程度の膜厚を有するアルミニウムから
成るＴ１のソース・ドレイン電極２０．２１及びＴ２の
ソース・ドレイン電極２４．２５が形成される。
めに、第２図のマ） ＩＪソクス型ＥＬ表示装置中のＴ
１及びＴ２に本発明のＴＰＴを用いた場合の平面拡大図
を示している。図中１９．２３はそれぞれＴ１．Ｔ２の
半導体層であり、ここでは５０ｎｍ程度の膜厚を有する
セレン化カドミウム（ＣｄＳｅ）から成り、真空蒸着法
及びリフトオフ法を用いて図に示すように分割し形成さ
れる。次に同様に真空蒸着法及びリフトオフ法を用いて
、２００ ｎ ｍ程度の膜厚を有するアルミニウムから
成るＴ１のソース・ドレイン電極２０．２１及びＴ２の
ソース・ドレイン電極２４．２５が形成される。
このあと捷ずＣ８の誘電体薄膜層中のピンホールなどの
欠陥を除去するため第２図に示すスイッチング信号母線
１４と共通母線Ｐとの間に瞬時に大電流を投入して強制
的に絶縁破壊をおこさせる。
欠陥を除去するため第２図に示すスイッチング信号母線
１４と共通母線Ｐとの間に瞬時に大電流を投入して強制
的に絶縁破壊をおこさせる。
この時流れる大電流は半導体層１９中を分割して流れ、
たとえば２２の部分で放電が生じても半導体層がたがい
に分割されているのでとなりの゛Ｖ導体層に１で破壊が
およぶことはない。寸だ、破壊の生じた部分ではアーク
放電などのため瞬時的に低抵抗となり、電流が集中する
ためそれ以上他の半導体層部分で放電が生じて破壊する
のを防止することができる。
たとえば２２の部分で放電が生じても半導体層がたがい
に分割されているのでとなりの゛Ｖ導体層に１で破壊が
およぶことはない。寸だ、破壊の生じた部分ではアーク
放電などのため瞬時的に低抵抗となり、電流が集中する
ためそれ以上他の半導体層部分で放電が生じて破壊する
のを防止することができる。
次にＥＬ層層中中欠陥を除去するため第２図中の共通母
線Ｐと透明電極３との間に瞬時に大電流を投入して、強
制的に絶縁破壊をおこさせる。この場合にも同様に分割
された半導体層の−・部が放電を引きおこして破壊する
だけにとど１す、ＴＰＴとしての性能にはなんら問題は
ない。
線Ｐと透明電極３との間に瞬時に大電流を投入して、強
制的に絶縁破壊をおこさせる。この場合にも同様に分割
された半導体層の−・部が放電を引きおこして破壊する
だけにとど１す、ＴＰＴとしての性能にはなんら問題は
ない。
本発明のＴＰＴを用いねば上記実施例で示したように、
一度に多くの絵素における欠陥を除去することが可能で
あるため、製造工程を繁雑にすることなく歩留りを大巾
に向上させるととができる。
一度に多くの絵素における欠陥を除去することが可能で
あるため、製造工程を繁雑にすることなく歩留りを大巾
に向上させるととができる。
通常の駆動においても、経時変化などのため薄膜素子が
絶縁破壊をおとし７て大電流が流、れること・があるが
、このよのな場合にも同様の効果で半導体層は保護され
る。
絶縁破壊をおとし７て大電流が流、れること・があるが
、このよのな場合にも同様の効果で半導体層は保護され
る。
半導体層としてセレン化カドミウムを用いた場合には、
厚さを極めて薄くして用いることが多く大電流による破
壊が生じやすいため、本発明による構造を有するＴＰＴ
が特に有効である。
厚さを極めて薄くして用いることが多く大電流による破
壊が生じやすいため、本発明による構造を有するＴＰＴ
が特に有効である。
発明の効果
以上のように本発明によれば、半導体層のチャネル領域
を分割しているので、大電流が流れるような場合にも、
半導体層のすべてが破壊することはなく、ＴＰＴの信頼
性を大巾に向上することができる。また製造工程を増や
す必要もないので量産にも適しており製造コストを大巾
に引き下げることができるため工業的価値も高い。
を分割しているので、大電流が流れるような場合にも、
半導体層のすべてが破壊することはなく、ＴＰＴの信頼
性を大巾に向上することができる。また製造工程を増や
す必要もないので量産にも適しており製造コストを大巾
に引き下げることができるため工業的価値も高い。
第１図及び第２図は従来例における薄膜トランジスタの
回路図および斜視図、第３図ａ、ｂ及び第４図ａ、ｂは
それぞれ本発明の実施例における薄膜トランジスタを用
いたマトリックス型ＥＬ表示装置の一部分の平面図であ
る。 １・・・・・・高周波ドライブ電源、２・・・・・・絶
縁性支持１ｏ 、 基板、３・・・・・・透明電極、４，６．１１・・・・
・絶縁体層、５・・・・・・螢光体層、７・・・・・・
ＥＬ層、８・・・・・・Ｔ１のゲート電極、９・・・・
・・光反射用電極、１０．１７・・・・・片側電極、１
２，１３，１９，２３・・・・・・半導体層、１４．２
０・・・・・・Ｔ１のドレイン電極、１５゜２１・・・
・・・Ｔ のソース電極、１６．２４・・・・・・Ｔ２
のドレイン電極、１８．２５・・・・・・Ｔ２のソース
電極、２２．２６・・・・・・熱的破壊が生じた部分。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ＸＩ Ｘ２ 第２図 第３図 第４図
回路図および斜視図、第３図ａ、ｂ及び第４図ａ、ｂは
それぞれ本発明の実施例における薄膜トランジスタを用
いたマトリックス型ＥＬ表示装置の一部分の平面図であ
る。 １・・・・・・高周波ドライブ電源、２・・・・・・絶
縁性支持１ｏ 、 基板、３・・・・・・透明電極、４，６．１１・・・・
・絶縁体層、５・・・・・・螢光体層、７・・・・・・
ＥＬ層、８・・・・・・Ｔ１のゲート電極、９・・・・
・・光反射用電極、１０．１７・・・・・片側電極、１
２，１３，１９，２３・・・・・・半導体層、１４．２
０・・・・・・Ｔ１のドレイン電極、１５゜２１・・・
・・・Ｔ のソース電極、１６．２４・・・・・・Ｔ２
のドレイン電極、１８．２５・・・・・・Ｔ２のソース
電極、２２．２６・・・・・・熱的破壊が生じた部分。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ＸＩ Ｘ２ 第２図 第３図 第４図
Claims (2)
- （１）半導体層のチャネル領域を少なくともふたつに分
割してソース電極とドレイン電極とを接続したことを特
徴とする薄膜トランジスタ。 - （２）前記半導体層がセレン化カドミウム（ＣｄＳｅ）
から成ることを特徴とする特許請求の範囲第１項に記載
の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59159607A JPS6136972A (ja) | 1984-07-30 | 1984-07-30 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59159607A JPS6136972A (ja) | 1984-07-30 | 1984-07-30 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6136972A true JPS6136972A (ja) | 1986-02-21 |
Family
ID=15697403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59159607A Pending JPS6136972A (ja) | 1984-07-30 | 1984-07-30 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6136972A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144876A (ja) * | 1984-12-19 | 1986-07-02 | Seiko Epson Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156368A (en) * | 1979-05-23 | 1980-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor |
| JPS58178565A (ja) * | 1982-04-12 | 1983-10-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1984
- 1984-07-30 JP JP59159607A patent/JPS6136972A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156368A (en) * | 1979-05-23 | 1980-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor |
| JPS58178565A (ja) * | 1982-04-12 | 1983-10-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144876A (ja) * | 1984-12-19 | 1986-07-02 | Seiko Epson Corp | 半導体装置 |
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