JPH0620139B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0620139B2 JPH0620139B2 JP687285A JP687285A JPH0620139B2 JP H0620139 B2 JPH0620139 B2 JP H0620139B2 JP 687285 A JP687285 A JP 687285A JP 687285 A JP687285 A JP 687285A JP H0620139 B2 JPH0620139 B2 JP H0620139B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】 産業上の利用分野 この発明は、液晶やＥＬ表示装置等に使用される薄膜ト
ランジスタ（以下ＴＦＴと略す）に関し、特に、特定の
形状からなるソース及びドレイン電極を用いて、高い信
頼性を有するＴＦＴに関するものである。
ランジスタ（以下ＴＦＴと略す）に関し、特に、特定の
形状からなるソース及びドレイン電極を用いて、高い信
頼性を有するＴＦＴに関するものである。
従来の技術 近年、液晶やＥＬを用いた平面ディスプレイがＣＲＴに
変わる表示デバイスとして注目されている。特に薄膜コ
ンデンサやＴＦＴなどの非線形素子を用いた表示デバイ
スの研究開発が盛んになってきた。
変わる表示デバイスとして注目されている。特に薄膜コ
ンデンサやＴＦＴなどの非線形素子を用いた表示デバイ
スの研究開発が盛んになってきた。
ＴＦＴは一般に第４図のような構造をしている。すなわ
ち、ガラス等の絶縁性基板１５上に形成されたＡl 等か
らなるゲート電極１６、Ａl2Ｏ3等から成るゲート絶縁
膜１７、ｎ形またはｐ型の導電形を与える不純物を含ん
だＣdＳe，Ｓi等からなる半導体層１８、Ａl 等の金属
層からなるソース電極１９およびドレイン電極２０とか
ら構成されている。
ち、ガラス等の絶縁性基板１５上に形成されたＡl 等か
らなるゲート電極１６、Ａl2Ｏ3等から成るゲート絶縁
膜１７、ｎ形またはｐ型の導電形を与える不純物を含ん
だＣdＳe，Ｓi等からなる半導体層１８、Ａl 等の金属
層からなるソース電極１９およびドレイン電極２０とか
ら構成されている。
またゲート電極１６と、ソース電極１９およびドレイン
電極２０との間のゲート絶縁膜１７中にピンホール等の
欠陥が存在すれば、絶縁破壊をひきおこし、それぞれの
電極が蒸発してしまうので、それを防止するため、ゲー
ト電極とソースおよびドレイン電極とが重ならない構造
のＴＦＴも提案されている。
電極２０との間のゲート絶縁膜１７中にピンホール等の
欠陥が存在すれば、絶縁破壊をひきおこし、それぞれの
電極が蒸発してしまうので、それを防止するため、ゲー
ト電極とソースおよびドレイン電極とが重ならない構造
のＴＦＴも提案されている。
発明が解決しようとする問題点 たとえば表示デバイスにＴＦＴを用いた場合、次のよう
な問題点が存在する。
な問題点が存在する。
マトリクス型ＥＬ表示装置にＴＦＴを用いた場合を考え
る。第５図はマトリックス型ＥＬ表示装置の一絵素の回
路図を示している。すなわちソース端子が蓄積用コンデ
ンサＣＳに接続しているスイッチングトランジスタＴ１
及びゲート端子が前記スイッチングトランジスタのソー
ス端子に接続し、かつそのソース端子が前記蓄積用コン
デンサＣＳの他方の端子と接続している電力用トランジ
スタＴ２及びその一方の端子が前記電力用トランジスタ
Ｔ２のドレイン端子に接続し他方の端子が高周波ドライ
ブ電源２１に接続しているＥＬ素子ＣELより構成されて
いる。また前記スイッチングトランジスタＴ１のドレイ
ン端子は情報信号母線Ｘ１,Ｘ２……に、ゲート端子は
スイッチング信号母線Ｙ１,Ｙ２……にそれぞれ接続さ
れ、前記蓄積用コンデンサＣＳの一方の端子及び前記電
力用トランジスタＴ２のソース端子は、前記高周波ドラ
イブ電源２１に接続する共通母線Ｐに接続されている。
る。第５図はマトリックス型ＥＬ表示装置の一絵素の回
路図を示している。すなわちソース端子が蓄積用コンデ
ンサＣＳに接続しているスイッチングトランジスタＴ１
及びゲート端子が前記スイッチングトランジスタのソー
ス端子に接続し、かつそのソース端子が前記蓄積用コン
デンサＣＳの他方の端子と接続している電力用トランジ
スタＴ２及びその一方の端子が前記電力用トランジスタ
Ｔ２のドレイン端子に接続し他方の端子が高周波ドライ
ブ電源２１に接続しているＥＬ素子ＣELより構成されて
いる。また前記スイッチングトランジスタＴ１のドレイ
ン端子は情報信号母線Ｘ１,Ｘ２……に、ゲート端子は
スイッチング信号母線Ｙ１,Ｙ２……にそれぞれ接続さ
れ、前記蓄積用コンデンサＣＳの一方の端子及び前記電
力用トランジスタＴ２のソース端子は、前記高周波ドラ
イブ電源２１に接続する共通母線Ｐに接続されている。
第６図は上記マトリックス型ＥＬ表示装置の一例の斜視
断面図を示している。ガラスなどの絶縁性支持基板２２
の上に１００ｎｍ程度の薄厚を有するインジウム錫酸化
物（ＩＴＯ）からなる透明電極２３、その上に５００ｎ
ｍ程度の膜厚を有するＹ2Ｏ3からなる絶縁体層２４、こ
の上に２００ｎｍ程度の膜厚を有するＺnＳ：Ｍn の螢
光体２５、さらにその上に３００ｎｍ程度の膜厚を有す
るＹ2Ｏ3からなる絶縁体層２６からＥＬ層２７が構成さ
れている。その上にスイッチング信号母線に接続してい
るスイッチングトランジスタＴ１のゲート電極２８、前
記ＥＬ層２７の光反射用電極２９、電力用トランジスタ
のゲート電極でもある蓄積用コンデンサＣＳの片側電源
３０として１００ｎｍ程度の膜厚を有するアルミニウム
層が構成されている。その上に５００ｎｍ程度の膜厚を
有するＡl2Ｏ3やTa2Ｏ5などから成る絶縁体層３１がＴ
１のゲート絶縁膜およびＣＳの誘電体薄膜層でありかつ
Ｔ２のゲート絶縁膜として構成される。その上にＴ１,
Ｔ２の半導体層３２，３３を設け、最後に情報母線に接
続しているＴ１のドレイン電極３４、Ｔ１のソース電極
３５，Ｔ２のドレイン電極３６であり共通母線Ｐに接続
しているＣＳの片側電極３７、Ｔ２のソース電極３８が
１００ｎｍ程度の膜厚を有するアルミニウムから構成さ
れている。
断面図を示している。ガラスなどの絶縁性支持基板２２
の上に１００ｎｍ程度の薄厚を有するインジウム錫酸化
物（ＩＴＯ）からなる透明電極２３、その上に５００ｎ
ｍ程度の膜厚を有するＹ2Ｏ3からなる絶縁体層２４、こ
の上に２００ｎｍ程度の膜厚を有するＺnＳ：Ｍn の螢
光体２５、さらにその上に３００ｎｍ程度の膜厚を有す
るＹ2Ｏ3からなる絶縁体層２６からＥＬ層２７が構成さ
れている。その上にスイッチング信号母線に接続してい
るスイッチングトランジスタＴ１のゲート電極２８、前
記ＥＬ層２７の光反射用電極２９、電力用トランジスタ
のゲート電極でもある蓄積用コンデンサＣＳの片側電源
３０として１００ｎｍ程度の膜厚を有するアルミニウム
層が構成されている。その上に５００ｎｍ程度の膜厚を
有するＡl2Ｏ3やTa2Ｏ5などから成る絶縁体層３１がＴ
１のゲート絶縁膜およびＣＳの誘電体薄膜層でありかつ
Ｔ２のゲート絶縁膜として構成される。その上にＴ１,
Ｔ２の半導体層３２，３３を設け、最後に情報母線に接
続しているＴ１のドレイン電極３４、Ｔ１のソース電極
３５，Ｔ２のドレイン電極３６であり共通母線Ｐに接続
しているＣＳの片側電極３７、Ｔ２のソース電極３８が
１００ｎｍ程度の膜厚を有するアルミニウムから構成さ
れている。
以上の構成から成るマトリックス型ＥＬ表示装置では、
絶縁体層中の欠陥のため不良品となることがしばしばあ
った。たとえばＥＬ層にＴ２を介して高電圧を印加して
発光させる場合、Ｔ２のソース電極３８とゲート電極３
０との間の絶縁体層３１中にピンホール等の欠陥が存在
すれば、絶縁破壊のため、電極部分が蒸発してなくなる
ことがあった。
絶縁体層中の欠陥のため不良品となることがしばしばあ
った。たとえばＥＬ層にＴ２を介して高電圧を印加して
発光させる場合、Ｔ２のソース電極３８とゲート電極３
０との間の絶縁体層３１中にピンホール等の欠陥が存在
すれば、絶縁破壊のため、電極部分が蒸発してなくなる
ことがあった。
またＴ１にも同様の欠陥が存在して、ゲート電極２８と
ドレイン電極３４との間で短絡したり、漏れ電流が存在
すれば情報信号母線を介して、信号がはいらず、Ｔ２を
ＯＮ状態にすることができない。このような欠陥をなく
する方法としては、ゲート電極２８とドレイン電極３４
との間に、瞬時に大電流を投入して、欠陥部で強制的に
絶縁破壊をおこさせて電気的に開放状態とすることなど
が考えられる。しかしながら、ドレイン電極の面積が小
さいような場合には、上記の方法では電極のすべてが破
壊してしまうことがあり、表示デバイス全体の面積が大
きくなればなるほど欠陥の生じる確率が増し、歩留まり
が極端に悪くなるという問題があった。
ドレイン電極３４との間で短絡したり、漏れ電流が存在
すれば情報信号母線を介して、信号がはいらず、Ｔ２を
ＯＮ状態にすることができない。このような欠陥をなく
する方法としては、ゲート電極２８とドレイン電極３４
との間に、瞬時に大電流を投入して、欠陥部で強制的に
絶縁破壊をおこさせて電気的に開放状態とすることなど
が考えられる。しかしながら、ドレイン電極の面積が小
さいような場合には、上記の方法では電極のすべてが破
壊してしまうことがあり、表示デバイス全体の面積が大
きくなればなるほど欠陥の生じる確率が増し、歩留まり
が極端に悪くなるという問題があった。
またゲート電極とソースおよびドレイン電極とが重なら
ない構造のＴＦＴでは、ゲート電極で制御できない領域
が存在するため、ＴＦＴの特性が悪くなるという欠点が
あった。
ない構造のＴＦＴでは、ゲート電極で制御できない領域
が存在するため、ＴＦＴの特性が悪くなるという欠点が
あった。
そこで本発明は、絶縁体層中の欠陥部分で絶縁破壊が生
じても、一部分のみの破壊にとどめることのできる信頼
性の高いＴＦＴを提供することを目的としている。
じても、一部分のみの破壊にとどめることのできる信頼
性の高いＴＦＴを提供することを目的としている。
問題点を解決するための手段 本発明は前記問題点を解決するために、ソース電極及び
ドレイン電極を、半導体層との接続部において少なくと
もふたつの領域に分割することを特徴とする。
ドレイン電極を、半導体層との接続部において少なくと
もふたつの領域に分割することを特徴とする。
作 用 本発明のＴＦＴでは、絶縁体層中に欠陥部が存在して、
駆動中や強制的に大電流を投入するような場合に絶縁破
壊が生じても、ソース電極及びドレイン電極が半導体層
との接続部において少なくともふたつの領域に分割され
ているので、弱い部分で発生した放電がとなりの電極に
までおよんで破壊する心配がない。
駆動中や強制的に大電流を投入するような場合に絶縁破
壊が生じても、ソース電極及びドレイン電極が半導体層
との接続部において少なくともふたつの領域に分割され
ているので、弱い部分で発生した放電がとなりの電極に
までおよんで破壊する心配がない。
実施例 以下、本発明の実施例を添付図面にもとづいて説明す
る。
る。
第１図及び第２図は本発明のＴＦＴを第６図のマトリッ
クス型ＥＬ表示装置中のＴ１及びＴ２に用いた場合の平
面拡大図を示している。図中１，６はそれぞれＴ１,Ｔ
２のゲート電極であり、ここでは１００ｎｍ程度の膜厚
を有するＡl から成り、真空蒸着法及びホトリソグラフ
技術を用いて形成される。次にＡl2Ｏ３等から成るゲー
ト絶縁膜を全面に周面に周知のスパッタ法等を用いて形
成し、その上に５０ｎｍ程度の膜厚を有するセレン化カ
ドミウム（ＣdＳe）から成る半導体層２，７を同様の方
法で形成する。最後に２００ｎｍ程度の膜厚を有するＡ
l から成るＴ１のソース・ドレイン電極３，４及びＴ２
のソース・ドレイン電極８，９を同様の方法で図に示す
ように半導体層との接続部において分割して形成する。
クス型ＥＬ表示装置中のＴ１及びＴ２に用いた場合の平
面拡大図を示している。図中１，６はそれぞれＴ１,Ｔ
２のゲート電極であり、ここでは１００ｎｍ程度の膜厚
を有するＡl から成り、真空蒸着法及びホトリソグラフ
技術を用いて形成される。次にＡl2Ｏ３等から成るゲー
ト絶縁膜を全面に周面に周知のスパッタ法等を用いて形
成し、その上に５０ｎｍ程度の膜厚を有するセレン化カ
ドミウム（ＣdＳe）から成る半導体層２，７を同様の方
法で形成する。最後に２００ｎｍ程度の膜厚を有するＡ
l から成るＴ１のソース・ドレイン電極３，４及びＴ２
のソース・ドレイン電極８，９を同様の方法で図に示す
ように半導体層との接続部において分割して形成する。
このあとＴ１のゲート絶縁膜中のピンホールやクラック
等の欠陥を除去するため、第６図に示すスイッチング信
号母線３４と情報信号母線２８との間、すなわち、ゲー
ト電極１及びソース電極３との間に瞬時に大電流を投入
して強制的に絶縁破壊をおこさせる。この時、ソース電
極３は分割されているので、電極の切れ目で破壊がとま
り（図中５）、それ以上他の電極部分を破壊するのを防
止することができる。
等の欠陥を除去するため、第６図に示すスイッチング信
号母線３４と情報信号母線２８との間、すなわち、ゲー
ト電極１及びソース電極３との間に瞬時に大電流を投入
して強制的に絶縁破壊をおこさせる。この時、ソース電
極３は分割されているので、電極の切れ目で破壊がとま
り（図中５）、それ以上他の電極部分を破壊するのを防
止することができる。
またＥＬ層２７中にＴ２を介して発光に必要な高電界を
印加する時、同じくゲート電極６とソース電極８との間
のゲート絶縁膜中の欠陥部で絶縁破壊が生じても、上記
した理由と同様の理由で一部のみの破壊でとどまり（図
中１０）、ＴＦＴとしての性能にはなんら問題はない。
印加する時、同じくゲート電極６とソース電極８との間
のゲート絶縁膜中の欠陥部で絶縁破壊が生じても、上記
した理由と同様の理由で一部のみの破壊でとどまり（図
中１０）、ＴＦＴとしての性能にはなんら問題はない。
第３図は他の実施例を示す。同図のように、半導体層１
２のチャネル領域の幅をソース電極及びドレイン電極１
３，１４と半導体層１２との接続部での幅よりも小さく
すれば、ＴＦＴのチャネル幅Ｗ及びチャネル長Ｌの比を
変化することなくソース電極及びドレイン電極１３，１
４を数多く分割することができるため、一部の絶縁破壊
によるＴＦＴの性能の変化を最小限にとどめることがで
きる。
２のチャネル領域の幅をソース電極及びドレイン電極１
３，１４と半導体層１２との接続部での幅よりも小さく
すれば、ＴＦＴのチャネル幅Ｗ及びチャネル長Ｌの比を
変化することなくソース電極及びドレイン電極１３，１
４を数多く分割することができるため、一部の絶縁破壊
によるＴＦＴの性能の変化を最小限にとどめることがで
きる。
また第３図ｂに示すように、ソース電極及びドレイン電
極１３，１４の分割されたそれぞれの領域間で、半導体
層１２も同時に分割されれば、半導体層を介して絶縁破
壊が伝播するのもまた、防止することができ、ＴＦＴの
信頼性をさらに向上させることができる。
極１３，１４の分割されたそれぞれの領域間で、半導体
層１２も同時に分割されれば、半導体層を介して絶縁破
壊が伝播するのもまた、防止することができ、ＴＦＴの
信頼性をさらに向上させることができる。
半導体層としてセレン化カドミウムを用いた場合には、
厚さが極めて薄いためゲート電極とソース・ドレイン電
極間で絶縁破壊が生じやすいため、本発明による構造を
有するＴＦＴが特に有効である。
厚さが極めて薄いためゲート電極とソース・ドレイン電
極間で絶縁破壊が生じやすいため、本発明による構造を
有するＴＦＴが特に有効である。
発明の効果 以上の説明から明らかなように、本発明に依れば、ソー
ス電極及びドレイン電極を半導体層との接続部において
少なくともふたつの領域に分割しているので、欠陥部分
で強制的にあるいは駆動中に高電界のため絶縁破壊が生
じたような場合にも、ソース及びドレイン電極のすべて
が破壊することはなく、ＴＦＴの信頼性を大巾に向上す
ることができる。また製造工程を増やす必要もないので
量産にも適しているため工業的価値も高い。
ス電極及びドレイン電極を半導体層との接続部において
少なくともふたつの領域に分割しているので、欠陥部分
で強制的にあるいは駆動中に高電界のため絶縁破壊が生
じたような場合にも、ソース及びドレイン電極のすべて
が破壊することはなく、ＴＦＴの信頼性を大巾に向上す
ることができる。また製造工程を増やす必要もないので
量産にも適しているため工業的価値も高い。
第１図，第２図及び第３図は本発明の実施例における薄
膜トランジスタの要部を説明するための平面図、第４図
は一般的なＴＦＴの構造を示す断面図、第５図及び第６
図は各々、従来のＴＦＴの問題点を説明するための回路
図及び斜視断面図である。 １，６，１１……ゲート電極、２，７，１２……半導体
層、３，８，１３……ソース電極、４，９，１４……ド
レイン電極、５，１０……絶縁破壊部。
膜トランジスタの要部を説明するための平面図、第４図
は一般的なＴＦＴの構造を示す断面図、第５図及び第６
図は各々、従来のＴＦＴの問題点を説明するための回路
図及び斜視断面図である。 １，６，１１……ゲート電極、２，７，１２……半導体
層、３，８，１３……ソース電極、４，９，１４……ド
レイン電極、５，１０……絶縁破壊部。
Claims (4)
- 【請求項１】半導体層とゲート絶縁膜を介してゲート電
極を形成し、ソース電極及びドレイン電極を前記半導体
層との接続部において少なくとも２つの領域に分割して
形成し、前記ゲート電極とソース電極との間に瞬時に大
電流を投入して強制的に前記絶縁膜の欠陥部に絶縁破壊
をおこさせるか、または駆動中に高電界が印加されて前
記欠陥部に絶縁破壊がおこるような場合においても、前
記電極の切れ目で絶縁破壊をとめることを特徴とする薄
膜トランジスタ。 - 【請求項２】半導体層のチャネル領域の幅が、ソース電
極及びドレイン電極と前記半導体層との接続部での幅よ
りも小さいことを特徴とする特許請求の範囲第１項記載
の薄膜トランジスタ。 - 【請求項３】ソース電極及びドレイン電極の分割された
それぞれの領域で、半導体層も同様に分割されたことを
特徴とする特許請求の範囲第１項記載の薄膜トランジス
タ。 - 【請求項４】半導体層がセレン化カドミウム（ＣｄＳ
ｅ）から成ることを特徴とする特許請求の範囲第１項記
載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP687285A JPH0620139B2 (ja) | 1985-01-18 | 1985-01-18 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP687285A JPH0620139B2 (ja) | 1985-01-18 | 1985-01-18 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61166172A JPS61166172A (ja) | 1986-07-26 |
| JPH0620139B2 true JPH0620139B2 (ja) | 1994-03-16 |
Family
ID=11650318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP687285A Expired - Lifetime JPH0620139B2 (ja) | 1985-01-18 | 1985-01-18 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620139B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3042493B2 (ja) | 1998-05-13 | 2000-05-15 | 日本電気株式会社 | 液晶表示装置およびその駆動方法 |
-
1985
- 1985-01-18 JP JP687285A patent/JPH0620139B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61166172A (ja) | 1986-07-26 |
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| EXPY | Cancellation because of completion of term |