JPH1096940A - アクティブマトリクス基板及びアクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス基板及びアクティブマトリクス型液晶表示装置Info
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- JPH1096940A JPH1096940A JP25197096A JP25197096A JPH1096940A JP H1096940 A JPH1096940 A JP H1096940A JP 25197096 A JP25197096 A JP 25197096A JP 25197096 A JP25197096 A JP 25197096A JP H1096940 A JPH1096940 A JP H1096940A
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Abstract
(57)【要約】
【課題】 ＴＦＴを用いるアクティブマトリクス基板の
製造時に生じる静電気の放電による絶縁破壊を防止し、
製造歩留まりを向上しコストの低減を図る。 【解決手段】 第１のガラス基板２４上の補助容量線２
７の給電配線を、下層部補助容量線給電配線２８及び上
層部補助容量線給電配線３５の積層構造とし、第１のガ
ラス基板２４上の最下層に、走査信号線２６と同時に形
成される下層部補助容量線給電配線２８を、周囲の配線
パターンに比し帯電々荷量が大きくなるよう幅広に形成
し、且つ帯電された電荷を不連続部２８ａにて放電し、
周囲の配線パターンにおける静電荷の帯電を防止し、放
電による絶縁破壊を防止する。
製造時に生じる静電気の放電による絶縁破壊を防止し、
製造歩留まりを向上しコストの低減を図る。 【解決手段】 第１のガラス基板２４上の補助容量線２
７の給電配線を、下層部補助容量線給電配線２８及び上
層部補助容量線給電配線３５の積層構造とし、第１のガ
ラス基板２４上の最下層に、走査信号線２６と同時に形
成される下層部補助容量線給電配線２８を、周囲の配線
パターンに比し帯電々荷量が大きくなるよう幅広に形成
し、且つ帯電された電荷を不連続部２８ａにて放電し、
周囲の配線パターンにおける静電荷の帯電を防止し、放
電による絶縁破壊を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、マトリクス状に配
列された画素電極をスイッチング素子にて駆動すし、表
示画像を得るアクティブマトリクス基板及びアクティブ
マトリクス型液晶表示装置に関する。
列された画素電極をスイッチング素子にて駆動すし、表
示画像を得るアクティブマトリクス基板及びアクティブ
マトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】薄膜トランジスタ（以下ＴＦＴと略称す
る。）等のスイッチング素子を駆動素子とするアクティ
ブマトリクス型液晶表示装置に使用されるアクティブマ
トリクス基板にあっては、その製造時の歩留まりを向上
するための手段として、製造途中に生じる静電気によっ
て基板が帯電し、その帯電々荷量の増大により放電を生
じて、絶縁体が静電破壊されるのを防止している。
る。）等のスイッチング素子を駆動素子とするアクティ
ブマトリクス型液晶表示装置に使用されるアクティブマ
トリクス基板にあっては、その製造時の歩留まりを向上
するための手段として、製造途中に生じる静電気によっ
て基板が帯電し、その帯電々荷量の増大により放電を生
じて、絶縁体が静電破壊されるのを防止している。
【０００３】この配線や絶縁膜の静電破壊防止のために
は、アクティブマトリクス基板の表示画素領域周囲に、
リング状の導体を配線して成るショートリングを設け、
図１０に示すように、このショートリング１１を可変抵
抗体としてのＴＦＴ２を介して走査信号線３及び表示信
号線４に電気的に接続する事が有効とされている。
は、アクティブマトリクス基板の表示画素領域周囲に、
リング状の導体を配線して成るショートリングを設け、
図１０に示すように、このショートリング１１を可変抵
抗体としてのＴＦＴ２を介して走査信号線３及び表示信
号線４に電気的に接続する事が有効とされている。
【０００４】即ち、アクティブマトリクス基板５が静電
気を帯電していない時はＴＦＴ２がオフ状態であり、シ
ョートリング１１と走査信号線３及び表示信号線４と
は、およそ１００ＭΩ程度の高抵抗を介して接続され、
ショートリング１１と走査信号線３及び表示信号線４間
にはほとんど電流を生ぜず、絶縁された状態となる。一
方、アクティブマトリクス基板５が静電気を帯電する
と、帯電部分に配置される走査信号線３や表示信号線４
の電位が上昇し、これらと接続するＴＦＴ２がオン状態
となり、その抵抗値がおよそ５００ＫΩ程度に低下し、
電位が上昇した部分の走査信号線３や表示信号線４から
ショートリング１１に電流が流れ、これによりショート
リング１１の電位が上昇し、これに電気的に接続する全
てのＴＦＴ２がオン状態となるので、電位が上昇したシ
ョートリング１１から電位の低い走査信号線３や表示信
号線４に電流が流れる。
気を帯電していない時はＴＦＴ２がオフ状態であり、シ
ョートリング１１と走査信号線３及び表示信号線４と
は、およそ１００ＭΩ程度の高抵抗を介して接続され、
ショートリング１１と走査信号線３及び表示信号線４間
にはほとんど電流を生ぜず、絶縁された状態となる。一
方、アクティブマトリクス基板５が静電気を帯電する
と、帯電部分に配置される走査信号線３や表示信号線４
の電位が上昇し、これらと接続するＴＦＴ２がオン状態
となり、その抵抗値がおよそ５００ＫΩ程度に低下し、
電位が上昇した部分の走査信号線３や表示信号線４から
ショートリング１１に電流が流れ、これによりショート
リング１１の電位が上昇し、これに電気的に接続する全
てのＴＦＴ２がオン状態となるので、電位が上昇したシ
ョートリング１１から電位の低い走査信号線３や表示信
号線４に電流が流れる。
【０００５】この結果、全ての走査信号線３と表示信号
線４及びこれらと電気的に接続する全ての配線が同電位
と成り、絶縁膜を介して交差する走査信号線３及び表示
信号線４との間での放電を防止し、絶縁破壊を防止する
事が出来る。
線４及びこれらと電気的に接続する全ての配線が同電位
と成り、絶縁膜を介して交差する走査信号線３及び表示
信号線４との間での放電を防止し、絶縁破壊を防止する
事が出来る。
【０００６】このため従来は、先ず、図１１に示すよう
に、絶縁基板６上に先ずタンタル（Ｔａ）膜からなる走
査信号線３、補助容量線７、補助容量線給電配線８、表
示画素領域９に形成される表示画素電極（図示せず）と
電気的に接続する駆動用のＴＦＴ（図示せず）のゲート
電極１０、表示信号線４と交差する領域を含むショート
リング１１の一部１１ａ、ショートリング１１と走査信
号線３或いは表示信号線４とを電気的に接続する可変抵
抗体としてのＴＦＴ２のゲート２ａを所定形状にパター
ン形成する。その後、ゲート絶縁膜（図示せず）を被膜
し、更にアモルファスシリコン（ａ−Ｓｉと略称す
る。）からなる駆動用のＴＦＴ及び可変抵抗体としての
ＴＦＴ（図示せず）のチャネル層、インジウム錫酸化物
（以下ＩＴＯと称する。）からなる画素電極（図示せ
ず）を形成後、走査信号線３の給電々極１２、タンタル
（Ｔａ）からなるショトーリングの一部１１ａとアルミ
ニウム（Ａｌ）からなるショートリングの一部１１ｂと
を電気的に接続する電極１３、補助容量線７端部の給電
々極１４をフォトエッチングにより所定形状に形成す
る。
に、絶縁基板６上に先ずタンタル（Ｔａ）膜からなる走
査信号線３、補助容量線７、補助容量線給電配線８、表
示画素領域９に形成される表示画素電極（図示せず）と
電気的に接続する駆動用のＴＦＴ（図示せず）のゲート
電極１０、表示信号線４と交差する領域を含むショート
リング１１の一部１１ａ、ショートリング１１と走査信
号線３或いは表示信号線４とを電気的に接続する可変抵
抗体としてのＴＦＴ２のゲート２ａを所定形状にパター
ン形成する。その後、ゲート絶縁膜（図示せず）を被膜
し、更にアモルファスシリコン（ａ−Ｓｉと略称す
る。）からなる駆動用のＴＦＴ及び可変抵抗体としての
ＴＦＴ（図示せず）のチャネル層、インジウム錫酸化物
（以下ＩＴＯと称する。）からなる画素電極（図示せ
ず）を形成後、走査信号線３の給電々極１２、タンタル
（Ｔａ）からなるショトーリングの一部１１ａとアルミ
ニウム（Ａｌ）からなるショートリングの一部１１ｂと
を電気的に接続する電極１３、補助容量線７端部の給電
々極１４をフォトエッチングにより所定形状に形成す
る。
【０００７】更に、アルミニウム（Ａｌ）膜からなる表
示信号線４、走査信号線３と交差する領域を含むショー
トリング１１の一部１１ｂ、駆動用のＴＦＴ（図示せ
ず）のソース電極・ドレイン電極、走査信号線３と絶縁
膜を介して交差しながら補助容量線７端部の給電々極１
４及び補助容量線給電配線８を電気的に接続する補助容
量接続配線１８を形成する。尚、このタンタル（Ｔａ）
膜からなるショートリングの一部１１ａとアルミニウム
（Ａｌ）膜からなるショートリングの一部１１ｂが電気
的に接続されてショートリング１１が完成されていた。
そしてこの後、絶縁基板６から所定の領域を切り出しア
クティブマトリクス基板５を形成していた。
示信号線４、走査信号線３と交差する領域を含むショー
トリング１１の一部１１ｂ、駆動用のＴＦＴ（図示せ
ず）のソース電極・ドレイン電極、走査信号線３と絶縁
膜を介して交差しながら補助容量線７端部の給電々極１
４及び補助容量線給電配線８を電気的に接続する補助容
量接続配線１８を形成する。尚、このタンタル（Ｔａ）
膜からなるショートリングの一部１１ａとアルミニウム
（Ａｌ）膜からなるショートリングの一部１１ｂが電気
的に接続されてショートリング１１が完成されていた。
そしてこの後、絶縁基板６から所定の領域を切り出しア
クティブマトリクス基板５を形成していた。
【０００８】
【発明が解決しようとする課題】しかしながら上述の従
来のアクティブマトリクス基板にあっては、静電破壊を
防止するためのショートリングが、アクティブマトリク
ス基板の形成工程の終了間近でなければ完成されない事
から、アクティブマトリクス基板形成開始から、ショー
トリング完成迄の間にあっては、静電破壊を防止出来
ず、ショートリング完成前の製造工程にて放電を生じる
と、図１２に示すように下層配線１５ｂ上の絶縁膜１５
ａが静電破壊により損傷を受けて欠落部１５ｄを生じ、
その上に他の配線が形成されると、図１３に示す様に絶
縁膜１５ａを介して形成される下層配線１５ｂと上層配
線１５ｃとが電気的に短絡し、表示不良の原因と成り、
依然として歩留まりが低下され、ひいてはコストの上昇
を招くという問題を有していた。
来のアクティブマトリクス基板にあっては、静電破壊を
防止するためのショートリングが、アクティブマトリク
ス基板の形成工程の終了間近でなければ完成されない事
から、アクティブマトリクス基板形成開始から、ショー
トリング完成迄の間にあっては、静電破壊を防止出来
ず、ショートリング完成前の製造工程にて放電を生じる
と、図１２に示すように下層配線１５ｂ上の絶縁膜１５
ａが静電破壊により損傷を受けて欠落部１５ｄを生じ、
その上に他の配線が形成されると、図１３に示す様に絶
縁膜１５ａを介して形成される下層配線１５ｂと上層配
線１５ｃとが電気的に短絡し、表示不良の原因と成り、
依然として歩留まりが低下され、ひいてはコストの上昇
を招くという問題を有していた。
【０００９】そこで本発明は上記課題を除去するもの
で、ショートリング完成前のアクティブマトリクス基板
形成時においても、帯電した静電気による静電破壊を防
止し，製造歩留まり向上による製造コスト低減を図る事
が出来るアクティブマトリクス基板及びアクテイブマト
リクス型液晶表示装置を提供する事を目的とする。
で、ショートリング完成前のアクティブマトリクス基板
形成時においても、帯電した静電気による静電破壊を防
止し，製造歩留まり向上による製造コスト低減を図る事
が出来るアクティブマトリクス基板及びアクテイブマト
リクス型液晶表示装置を提供する事を目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決する為本
発明は、表示領域及びこの表示領域周囲の配線領域から
なる絶縁性基板の前記表示領域にマトリクス状に配列さ
れる画素電極と、この画素電極を駆動するスイッチング
素子と、前記スイッチング素子に信号を供給する複数の
信号線と前記配線領域に設けられる前記信号線の給電々
極とを備えたアクティブマトリクス基板において、前記
配線領域にて配置される第１の配線パターンと、前記配
線領域にて前記第１の配線パターンと絶縁膜を介して前
記第１の配線パターンと交差する様に配置され、前記第
１の配線パターンとの交差領域近傍にて、不連続に形成
される不連続配線と、前記不連続配線を電気的に接続す
る第２の配線パターンとを設けるものである。
発明は、表示領域及びこの表示領域周囲の配線領域から
なる絶縁性基板の前記表示領域にマトリクス状に配列さ
れる画素電極と、この画素電極を駆動するスイッチング
素子と、前記スイッチング素子に信号を供給する複数の
信号線と前記配線領域に設けられる前記信号線の給電々
極とを備えたアクティブマトリクス基板において、前記
配線領域にて配置される第１の配線パターンと、前記配
線領域にて前記第１の配線パターンと絶縁膜を介して前
記第１の配線パターンと交差する様に配置され、前記第
１の配線パターンとの交差領域近傍にて、不連続に形成
される不連続配線と、前記不連続配線を電気的に接続す
る第２の配線パターンとを設けるものである。
【００１１】又上記課題を解決するため本発明は、表示
領域及びこの表示領域周囲の配線領域からなる第１の絶
縁性基板の前記表示領域にマトリクス状に配列される画
素電極と、この画素電極を駆動するスイッチング素子
と、前記スイッチング素子に信号を供給する複数の信号
線とを有するアクティブマトリクス基板と、第２の絶縁
性基板に対向電極を有し前記アクティブマトリクス基板
に対向される対向基板と、前記アクティブマトリクス基
板及び前記対向基板との間隙に封入される液晶組成物と
を備えたアクティブマトリクス型液晶表示装置におい
て、前記配線領域にて配置される第１の配線パターン
と、前記配線領域にて前記第１の配線パターンと絶縁膜
を介して前記第１の配線パターンと交差する様に配置さ
れ、前記第１の配線パターンとの交差領域近傍にて、不
連続に形成される不連続配線と、前記不連続配線を電気
的に接続する第２の配線パターンとを設けるものであ
る。
領域及びこの表示領域周囲の配線領域からなる第１の絶
縁性基板の前記表示領域にマトリクス状に配列される画
素電極と、この画素電極を駆動するスイッチング素子
と、前記スイッチング素子に信号を供給する複数の信号
線とを有するアクティブマトリクス基板と、第２の絶縁
性基板に対向電極を有し前記アクティブマトリクス基板
に対向される対向基板と、前記アクティブマトリクス基
板及び前記対向基板との間隙に封入される液晶組成物と
を備えたアクティブマトリクス型液晶表示装置におい
て、前記配線領域にて配置される第１の配線パターン
と、前記配線領域にて前記第１の配線パターンと絶縁膜
を介して前記第１の配線パターンと交差する様に配置さ
れ、前記第１の配線パターンとの交差領域近傍にて、不
連続に形成される不連続配線と、前記不連続配線を電気
的に接続する第２の配線パターンとを設けるものであ
る。
【００１２】そして上記構成により、第２の配線パター
ンの積層部の最下層を不連続配線とし、第１の配線パタ
ーンであるショートリング完成前のアクティブマトリク
ス基板製造中に静電気を生じた場合には、信号線や電極
に影響を及ぼすこと無く、帯電された静電気を不連続配
線間の間隙にて放電する事により、放電による信号線や
絶縁膜の静電破壊を防止し、製造時の歩留まり向上を図
る。
ンの積層部の最下層を不連続配線とし、第１の配線パタ
ーンであるショートリング完成前のアクティブマトリク
ス基板製造中に静電気を生じた場合には、信号線や電極
に影響を及ぼすこと無く、帯電された静電気を不連続配
線間の間隙にて放電する事により、放電による信号線や
絶縁膜の静電破壊を防止し、製造時の歩留まり向上を図
る。
【００１３】
【発明の実施の形態】アクティブマトリクス基板製造
時、ショートリング完成以前の工程において、帯電され
た静電気の放電による絶縁膜の静電破壊を防止するため
には、ショートリング完成以前に製造する信号配線や信
号端子パターンを極力短くかつ小さくする事により、各
パターンに帯電する静電々荷量を小さく抑える事が有効
である。一方、図９に示す様に任意の形状を有する導体
１００にあっては、その電荷１０１の電荷分布は導体１
００の曲率半径の小さい部分１００ａに集中するという
特性がある。
時、ショートリング完成以前の工程において、帯電され
た静電気の放電による絶縁膜の静電破壊を防止するため
には、ショートリング完成以前に製造する信号配線や信
号端子パターンを極力短くかつ小さくする事により、各
パターンに帯電する静電々荷量を小さく抑える事が有効
である。一方、図９に示す様に任意の形状を有する導体
１００にあっては、その電荷１０１の電荷分布は導体１
００の曲率半径の小さい部分１００ａに集中するという
特性がある。
【００１４】そこで本発明は、静電気が発生された場
合、表示不良を生じない場所で帯電させ、放電させるこ
とにより、信号配線やその絶縁膜の静電破壊を防止し、
表示不良の防止を図ろうとするものである。
合、表示不良を生じない場所で帯電させ、放電させるこ
とにより、信号配線やその絶縁膜の静電破壊を防止し、
表示不良の防止を図ろうとするものである。
【００１５】以下、上記条件を考慮し、本発明を図１乃
至図８に示す実施の形態を参照して説明する。２０は、
表示画素電極２１の駆動素子としてＴＦＴ２２を用いる
アクティブマトリクス基板であり、第１の絶縁性基板で
ある第１のガラス基板２４上には図２に示す様にタンタ
ル（Ｔａ）膜からなる走査信号線２６、補助容量線２
７、不連続配線であり不連続部２８ａ及び連続部２８ｂ
を有する下層部補助容量線給電配線２８、表示画素領域
２５に形成される表示画素電極２１と電気的に接続する
駆動用のＴＦＴ２２のゲート電極３０、後述する表示信
号線４１と交差する第１の配線パターンであるショート
リング３１の一部３１ａ、ショートリング３１と走査信
号線２６とを電気的に接続する可変抵抗体としての第１
のショートリング用ＴＦＴ３２のゲート電極３３が所定
形状にパターン形成されている。
至図８に示す実施の形態を参照して説明する。２０は、
表示画素電極２１の駆動素子としてＴＦＴ２２を用いる
アクティブマトリクス基板であり、第１の絶縁性基板で
ある第１のガラス基板２４上には図２に示す様にタンタ
ル（Ｔａ）膜からなる走査信号線２６、補助容量線２
７、不連続配線であり不連続部２８ａ及び連続部２８ｂ
を有する下層部補助容量線給電配線２８、表示画素領域
２５に形成される表示画素電極２１と電気的に接続する
駆動用のＴＦＴ２２のゲート電極３０、後述する表示信
号線４１と交差する第１の配線パターンであるショート
リング３１の一部３１ａ、ショートリング３１と走査信
号線２６とを電気的に接続する可変抵抗体としての第１
のショートリング用ＴＦＴ３２のゲート電極３３が所定
形状にパターン形成されている。
【００１６】ここで下層部補助容量線給電配線２８の連
続部２８ｂは、ショートリング３１完成以前の工程にお
いて、その周囲の他のパターン配線に比し静電気を帯電
し易く、帯電々荷量も大きくなるよう、その近くに配線
されている走査信号線２６と比べて面積が大きくかつ、
広範囲に渡って形成されている。又、不連続部２８ａの
幅は、連続部２８ｂから後述するアルミニウム（Ａｌ）
膜からなるショートリング３１の一部３１ｂとの交差領
域に近付く程幅広になっている。
続部２８ｂは、ショートリング３１完成以前の工程にお
いて、その周囲の他のパターン配線に比し静電気を帯電
し易く、帯電々荷量も大きくなるよう、その近くに配線
されている走査信号線２６と比べて面積が大きくかつ、
広範囲に渡って形成されている。又、不連続部２８ａの
幅は、連続部２８ｂから後述するアルミニウム（Ａｌ）
膜からなるショートリング３１の一部３１ｂとの交差領
域に近付く程幅広になっている。
【００１７】又、ゲート絶縁膜２２ａを介し、アクティ
ブマトリクス基板２０上には、ＩＴＯからなる表示画素
電極２１及びこの表示画素電極２１を駆動するＴＦＴ２
２が形成され、更に図１に示すように、下層部補助容量
線給電配線２８の不連続部２８ａと積層されゲート絶縁
膜２２ａに形成されたスルーホール４０を介し不連続部
２８ａと電気的に接続される第２の配線パターンである
上層部補助容量線給電配線３５、アルミニウム（Ａｌ）
膜からなり、タンタル（Ｔａ）からなるショトーリング
の一部３１ａと電極３６を介し接続され、走査信号線２
６、上層部及び下層部補助容量線給電配線２８、３５と
交差するショートリング３１の一部３１ｂ、表示信号線
４１、ショートリング３１と表示信号線４１とを電気的
に接続する可変抵抗体としての第２のショートリング用
ＴＦＴ４２のゲート電極（図示せず）、上層部補助容量
線給電配線３５と一体的に形成され電極３７を介し補助
容量線２７と電気的に接続する補助容量接続配線４２が
形成されている。尚３４は、走査信号線２６の給電々
極、４３は下層部補助容量線給電配線２８端部の電極で
ある。
ブマトリクス基板２０上には、ＩＴＯからなる表示画素
電極２１及びこの表示画素電極２１を駆動するＴＦＴ２
２が形成され、更に図１に示すように、下層部補助容量
線給電配線２８の不連続部２８ａと積層されゲート絶縁
膜２２ａに形成されたスルーホール４０を介し不連続部
２８ａと電気的に接続される第２の配線パターンである
上層部補助容量線給電配線３５、アルミニウム（Ａｌ）
膜からなり、タンタル（Ｔａ）からなるショトーリング
の一部３１ａと電極３６を介し接続され、走査信号線２
６、上層部及び下層部補助容量線給電配線２８、３５と
交差するショートリング３１の一部３１ｂ、表示信号線
４１、ショートリング３１と表示信号線４１とを電気的
に接続する可変抵抗体としての第２のショートリング用
ＴＦＴ４２のゲート電極（図示せず）、上層部補助容量
線給電配線３５と一体的に形成され電極３７を介し補助
容量線２７と電気的に接続する補助容量接続配線４２が
形成されている。尚３４は、走査信号線２６の給電々
極、４３は下層部補助容量線給電配線２８端部の電極で
ある。
【００１８】このようにして成るアクティブマトリクス
基板２０の概略等価回路図を図５に示す。そしてアクテ
ィブマトリクス基板２０に対向して第２の絶縁性基板で
ある第２のガラス基板４６上に対向電極４７を設けて成
る対向基板４８が配置されている。両基板２０、４８間
には液晶組成物５２が封入され、更に外側に偏光板５
３、５４が取着され液晶表示装置５６を構成している。
尚、５０、５１はポリイミドからなる配向膜である。
基板２０の概略等価回路図を図５に示す。そしてアクテ
ィブマトリクス基板２０に対向して第２の絶縁性基板で
ある第２のガラス基板４６上に対向電極４７を設けて成
る対向基板４８が配置されている。両基板２０、４８間
には液晶組成物５２が封入され、更に外側に偏光板５
３、５４が取着され液晶表示装置５６を構成している。
尚、５０、５１はポリイミドからなる配向膜である。
【００１９】次にアクティブマトリクス基板２０の製造
方法について図６に示すフローチャートを参照して説明
する。先ずステップ１の走査信号線層形成工程にて、第
１のガラス基板２４上にスパッタ法によりタンタル（Ｔ
ａ）膜を３０００オングストローム成膜した後、フォト
エッチングにより走査信号線２６、補助容量線２７、不
連続部２８ａを有する下層部補助容量線給電配線２８、
表示画素電極２１と電気的に接続する駆動用のＴＦＴ２
２のゲート電極３０、表示信号線４１と交差するショー
トリング３１の一部３１ａ、ショートリング３１と走査
信号線２６とを電気的に接続する可変抵抗体としての第
１のショートリング用ＴＦＴ３２のゲート電極３３を所
定形状に加工する。
方法について図６に示すフローチャートを参照して説明
する。先ずステップ１の走査信号線層形成工程にて、第
１のガラス基板２４上にスパッタ法によりタンタル（Ｔ
ａ）膜を３０００オングストローム成膜した後、フォト
エッチングにより走査信号線２６、補助容量線２７、不
連続部２８ａを有する下層部補助容量線給電配線２８、
表示画素電極２１と電気的に接続する駆動用のＴＦＴ２
２のゲート電極３０、表示信号線４１と交差するショー
トリング３１の一部３１ａ、ショートリング３１と走査
信号線２６とを電気的に接続する可変抵抗体としての第
１のショートリング用ＴＦＴ３２のゲート電極３３を所
定形状に加工する。
【００２０】次にステップ２のゲート絶縁膜成膜工程に
てプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｏｔｉｏｎの略。）法により酸化シリコン（Ｓ
ｉＯ）膜からなるゲート絶縁膜２２ａを４０００オング
ストローム厚に成膜し、更にステップ３の半導体層成膜
工程にてプラズマＣＶＤ法によりＴＦＴ２２のチャネル
領域となるアモルファスシリコン（以下ａ−Ｓｉと称す
る。）膜２２ｂを１０００オングストローム厚に成膜す
る。次にステップ４のエッチング保護膜形成工程にてプ
ラズマＣＶＤ法により酸化シリコン（ＳｉＯ）からなる
エッチング保護膜２２ｃを２０００オングストローム成
膜した後、このエッチング保護膜のみを所定の形状にフ
ォトエッチングする。
てプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｏｔｉｏｎの略。）法により酸化シリコン（Ｓ
ｉＯ）膜からなるゲート絶縁膜２２ａを４０００オング
ストローム厚に成膜し、更にステップ３の半導体層成膜
工程にてプラズマＣＶＤ法によりＴＦＴ２２のチャネル
領域となるアモルファスシリコン（以下ａ−Ｓｉと称す
る。）膜２２ｂを１０００オングストローム厚に成膜す
る。次にステップ４のエッチング保護膜形成工程にてプ
ラズマＣＶＤ法により酸化シリコン（ＳｉＯ）からなる
エッチング保護膜２２ｃを２０００オングストローム成
膜した後、このエッチング保護膜のみを所定の形状にフ
ォトエッチングする。
【００２１】次にステップ５の半導体層形成工程にてプ
ラズマＣＶＤ法によりｎ+ 型ａ−Ｓｉ膜２２ｄを１００
０オングストローム成膜し、更にｎ+ 型ａ−Ｓｉ膜及び
ａ−Ｓｉ膜を所定形状に加工する。次いでステップ６の
画素電極形成工程にてスパッタ法によりＩＴＯ膜を１０
００オングストローム成膜し、フォトエッチングにより
所定の形状に加工し表示画素電極２１を形成する。次に
ステップ７の走査信号線給電電極形成工程にて走査信号
線２６の給電々極３４、タンタル（Ｔａ）からなるショ
トーリングの一部３１ａとアルミニウム（Ａｌ）からな
るショートリングの一部３１ｂとを電気的に接続する電
極３６、補助容量線２７端部の給電々極３７と共に、下
層部及び上層部補助容量線給電配線２８、３５を電気的
に接続するためのスルーホール４０をフォトエッチング
によりゲート絶縁膜を所定形状に加工し形成する。
ラズマＣＶＤ法によりｎ+ 型ａ−Ｓｉ膜２２ｄを１００
０オングストローム成膜し、更にｎ+ 型ａ−Ｓｉ膜及び
ａ−Ｓｉ膜を所定形状に加工する。次いでステップ６の
画素電極形成工程にてスパッタ法によりＩＴＯ膜を１０
００オングストローム成膜し、フォトエッチングにより
所定の形状に加工し表示画素電極２１を形成する。次に
ステップ７の走査信号線給電電極形成工程にて走査信号
線２６の給電々極３４、タンタル（Ｔａ）からなるショ
トーリングの一部３１ａとアルミニウム（Ａｌ）からな
るショートリングの一部３１ｂとを電気的に接続する電
極３６、補助容量線２７端部の給電々極３７と共に、下
層部及び上層部補助容量線給電配線２８、３５を電気的
に接続するためのスルーホール４０をフォトエッチング
によりゲート絶縁膜を所定形状に加工し形成する。
【００２２】次にステップ８の表示信号線層形成工程に
て、アルミニウム（Ａｌ）膜からなる表示信号線４１、
走査信号線２６と交差する領域を含むショートリング３
１の一部３１ｂ、ＴＦＴ２２ソース電極２２ｅ・ドレイ
ン電極２２ｆを形成すると共に、下層部補助容量線給電
配線２８の不連続部２８ａ上に積層される上層部補助容
量線給電配線３５及び、この上層部補助容量線給電配線
３５と一体的に形成され、給電電極３７を介し補助容量
線２７と接続される補助容量接続配線４２を形成し更に
保護層２２Ｇを形成する。この後、第１のガラス基板２
４を所定の形状に切り出しアクティブマトリクス基板２
０を形成する。一方、第２の絶縁性基板である第２のガ
ラス基板４６上に対向電極４７を設けて成る対向基板４
８を形成し、アクティブマトリクス基板２０及び対向基
板４８に配向膜５０、５１を印刷塗布し、両基板２０、
４８を対向して組み立て、セル化し、その間隙に液晶組
成物５２を注入し封止し、更に第１及び第２ガラス基板
２４、４６の外側に偏光板５３、５４を取着して液晶表
示装置５６を形成する。
て、アルミニウム（Ａｌ）膜からなる表示信号線４１、
走査信号線２６と交差する領域を含むショートリング３
１の一部３１ｂ、ＴＦＴ２２ソース電極２２ｅ・ドレイ
ン電極２２ｆを形成すると共に、下層部補助容量線給電
配線２８の不連続部２８ａ上に積層される上層部補助容
量線給電配線３５及び、この上層部補助容量線給電配線
３５と一体的に形成され、給電電極３７を介し補助容量
線２７と接続される補助容量接続配線４２を形成し更に
保護層２２Ｇを形成する。この後、第１のガラス基板２
４を所定の形状に切り出しアクティブマトリクス基板２
０を形成する。一方、第２の絶縁性基板である第２のガ
ラス基板４６上に対向電極４７を設けて成る対向基板４
８を形成し、アクティブマトリクス基板２０及び対向基
板４８に配向膜５０、５１を印刷塗布し、両基板２０、
４８を対向して組み立て、セル化し、その間隙に液晶組
成物５２を注入し封止し、更に第１及び第２ガラス基板
２４、４６の外側に偏光板５３、５４を取着して液晶表
示装置５６を形成する。
【００２３】次に作用について述べる。ショートリング
３１完成前のアクティブマトリクス基板２０の製造工程
において第１のガラス基板２４が静電気を帯電した場
合、下層部補助容量線給電配線２８及び補助容量線２７
は、周囲に比してパターン面積が大きいため、帯電々荷
量が多い。又、第１のガラス基板２４上で下層部補助容
量線給電配線２８は補助容量線２７よりも第１のガラス
基板２４端側に位置する事及び静電気の帯電は第１のガ
ラス基板２４内で一様では無い事から、下層部補助容量
線給電配線２８と補助容量線２７との電位は異なる。更
に図９に示す導体中の電荷分布の原理に示すように、連
続部２８ｂと補助容量線２７とが互いに不連続部２８ａ
を挾んで向かい合うそれぞれの端部において、それぞれ
に帯電した電荷が集中するため、不連続部２８ａ付近に
強い電場が形成される。この結果、この領域では帯電電
荷の放電が生じ易くなる。従って連続部２８ｂの端部
と、不連続部２８ａとの間において、特にゲート絶縁膜
２２ａの膜質が悪く、耐圧の低い箇所でゲート絶縁膜２
２ａを破壊し、図７に実線で示すような矢印ｏ方向或い
は矢印ｐ方向の放電を生じる。
３１完成前のアクティブマトリクス基板２０の製造工程
において第１のガラス基板２４が静電気を帯電した場
合、下層部補助容量線給電配線２８及び補助容量線２７
は、周囲に比してパターン面積が大きいため、帯電々荷
量が多い。又、第１のガラス基板２４上で下層部補助容
量線給電配線２８は補助容量線２７よりも第１のガラス
基板２４端側に位置する事及び静電気の帯電は第１のガ
ラス基板２４内で一様では無い事から、下層部補助容量
線給電配線２８と補助容量線２７との電位は異なる。更
に図９に示す導体中の電荷分布の原理に示すように、連
続部２８ｂと補助容量線２７とが互いに不連続部２８ａ
を挾んで向かい合うそれぞれの端部において、それぞれ
に帯電した電荷が集中するため、不連続部２８ａ付近に
強い電場が形成される。この結果、この領域では帯電電
荷の放電が生じ易くなる。従って連続部２８ｂの端部
と、不連続部２８ａとの間において、特にゲート絶縁膜
２２ａの膜質が悪く、耐圧の低い箇所でゲート絶縁膜２
２ａを破壊し、図７に実線で示すような矢印ｏ方向或い
は矢印ｐ方向の放電を生じる。
【００２４】このとき、静電エネルギーを放出するた
め、静電気の帯電による電位差は低減されるが、十分に
低減されない場合は、電位差が十分小さくなるまで更に
となりの不連続部２８ａに向かう実線で示す矢印ｑ方
向、矢印ｒ方向或いは矢印ｓ方向等の放電を生じる事と
なるが、破線で示す矢印ｔ方向の放電を生じる事はな
く、領域Ａにおけるゲート絶縁膜２２ａが破壊される事
が無く、補助容量線２７とショートリング３１とが電気
的に短絡し、表示不良を生じる事がない。
め、静電気の帯電による電位差は低減されるが、十分に
低減されない場合は、電位差が十分小さくなるまで更に
となりの不連続部２８ａに向かう実線で示す矢印ｑ方
向、矢印ｒ方向或いは矢印ｓ方向等の放電を生じる事と
なるが、破線で示す矢印ｔ方向の放電を生じる事はな
く、領域Ａにおけるゲート絶縁膜２２ａが破壊される事
が無く、補助容量線２７とショートリング３１とが電気
的に短絡し、表示不良を生じる事がない。
【００２５】又、不連続部２８ａは、ショートリング３
１との交差部に近付くほど幅広に形成されており、破線
で示す矢印ｕ方向の放電を生じる事がなく、領域Ｂにお
けるゲート絶縁膜２２ａが破壊される事が無く、走査信
号線２６とショートリング３１とが電気的に短絡し、画
像不良を生じる事もない。即ち、不連続部２８ａをショ
ートリング３１との交差部に近付く程幅広にする事によ
り、領域Ｂにおける静電破壊をより一層防止出来る。
１との交差部に近付くほど幅広に形成されており、破線
で示す矢印ｕ方向の放電を生じる事がなく、領域Ｂにお
けるゲート絶縁膜２２ａが破壊される事が無く、走査信
号線２６とショートリング３１とが電気的に短絡し、画
像不良を生じる事もない。即ち、不連続部２８ａをショ
ートリング３１との交差部に近付く程幅広にする事によ
り、領域Ｂにおける静電破壊をより一層防止出来る。
【００２６】この様に構成すれば、アクティブマトリク
ス基板製造工程にて、ショートリング完成前に生じた静
電気は下層部補助容量線給電配線２８に帯電され、その
連続配線２８ｂ端部及び不連続部２８ａ端部にて放電さ
れ、他の配線には影響を与えない事から、静電破壊によ
り、走査信号線２６や表示信号線４１が短絡され、表示
不良を生じる惧れがなく、アクティブマトリクス基板２
０の製造歩留まりが向上され、ひいてはコストを低減出
来る。
ス基板製造工程にて、ショートリング完成前に生じた静
電気は下層部補助容量線給電配線２８に帯電され、その
連続配線２８ｂ端部及び不連続部２８ａ端部にて放電さ
れ、他の配線には影響を与えない事から、静電破壊によ
り、走査信号線２６や表示信号線４１が短絡され、表示
不良を生じる惧れがなく、アクティブマトリクス基板２
０の製造歩留まりが向上され、ひいてはコストを低減出
来る。
【００２７】尚本発明は上記実施の形態に限られるもの
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えばゲート電極や、走査線或いは信号線の材質或
いはゲート絶縁膜や絶縁性保護膜の材料等任意である。
又積層構造を成す配線の積層数は任意であるし、又不連
続配線の幅や形状或いは不連続数も、この不連続配線部
にて静電エネルギーを吸収出来るものであれば限定され
ない。
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えばゲート電極や、走査線或いは信号線の材質或
いはゲート絶縁膜や絶縁性保護膜の材料等任意である。
又積層構造を成す配線の積層数は任意であるし、又不連
続配線の幅や形状或いは不連続数も、この不連続配線部
にて静電エネルギーを吸収出来るものであれば限定され
ない。
【００２８】
【発明の効果】以上説明したように本発明によれば、ア
クティブマトリクス基板製造時、ショートリング完成以
前に生じた静電気を、積層構造を有する配線パターンの
最下層に設けられ周囲より幅広の不連続配線にて吸収す
る事により、他の配線パターン位置での静電破壊を防止
する事により、表示不良の原因となる信号配線の静電破
壊による短絡を生じることがなく、アクティブマトリク
ス基板の製造歩留まりを向上でき、ひいては製造コスト
の低減を図れる。
クティブマトリクス基板製造時、ショートリング完成以
前に生じた静電気を、積層構造を有する配線パターンの
最下層に設けられ周囲より幅広の不連続配線にて吸収す
る事により、他の配線パターン位置での静電破壊を防止
する事により、表示不良の原因となる信号配線の静電破
壊による短絡を生じることがなく、アクティブマトリク
ス基板の製造歩留まりを向上でき、ひいては製造コスト
の低減を図れる。
【図１】本発明の実施の形態のアクティブマトリクス基
板を示す概略平面図である。
板を示す概略平面図である。
【図２】本発明の実施の形態のアクティブマトリクス基
板の走査信号線形成工程終了時を示す概略平面図であ
る。
板の走査信号線形成工程終了時を示す概略平面図であ
る。
【図３】本発明の実施の形態の下層部補助容量線給電配
線の一部を示す概略平面図である。
線の一部を示す概略平面図である。
【図４】本発明の実施の形態の下層部補助容量線給電配
線上に上層部補助容量給電配線を形成した状態の一部を
示す概略平面図である。
線上に上層部補助容量給電配線を形成した状態の一部を
示す概略平面図である。
【図５】本発明の実施の形態のアクティブマトリクス基
板の概略等価回路図である。
板の概略等価回路図である。
【図６】本発明の実施の形態のアクティブマトリクス基
板の製造工程を示すフローチャートである。
板の製造工程を示すフローチャートである。
【図７】本発明の実施の形態の下層部補助容量線給電配
線における帯電々荷の放電を示す概略説明図である。
線における帯電々荷の放電を示す概略説明図である。
【図８】本発明の実施の形態の液晶表示装置を示す一部
概略断面図である。
概略断面図である。
【図９】本発明の原理を説明する導体の電荷分布を示す
説明図である。
説明図である。
【図１０】従来のアクティブマトリクス基板を示す概略
平面図である。
平面図である。
【図１１】従来のアクティブマトリクス基板の走査信号
線形成工程終了時を示す概略平面図である。
線形成工程終了時を示す概略平面図である。
【図１２】従来のアクティブマトリクス基板の絶縁破壊
による絶縁膜の欠落を示す概略説明図である。
による絶縁膜の欠落を示す概略説明図である。
【図１３】従来のアクティブマトリクス基板の下層配線
及び上層配線の短絡を示す概略説明図である。
及び上層配線の短絡を示す概略説明図である。
【符号の説明】 ２０…アクティブマトリクス基板 ２１…表示画素電極 ２２…ＴＦＴ ２４…第１のガラス基板 ２６…走査信号線 ２７…補助容量線 ２８…下層部補助容量線給電配線 ２８ａ…不連続部 ２８ｂ…連続部 ３１…ショートリング ３２…第１のショートリング用ＴＦＴ ３５…上層部補助容量線給電配線 ４１…表示信号線 ４２…第２のショートリング用ＴＦＴ ４８…対向基板 ５２…液晶組成物 ５６…液晶表示装置
Claims (10)
- 【請求項１】 表示領域及びこの表示領域周囲の配線領
域からなる絶縁性基板の前記表示領域にマトリクス状に
配列される画素電極と、この画素電極を駆動するスイッ
チング素子と、前記スイッチング素子に信号を供給する
複数の信号線と、前記配線領域に設けられる前記信号線
の給電々極とを備えたアクティブマトリクス基板におい
て、 前記配線領域にて配置される第１の配線パターンと、 前記配線領域にて前記第１の配線パターンと絶縁膜を介
して前記第１の配線パターンと交差する様に配置され、
前記第１の配線パターンとの交差領域近傍にて、不連続
に形成される不連続配線と、 前記不連続配線を電気的に接続する第２の配線パターン
とを具備することを特徴とするアクティブマトリクス基
板。 - 【請求項２】 第１の配線パターンが、複数の信号線と
導通可能なショートリングであることを特徴とする請求
項１に記載のアクティブマトリクス基板。 - 【請求項３】 不連続配線が、周囲の配線パターンに
比し面積が広い事を特徴とする請求項１又は請求項２の
いずれかに記載のアクティブマトリクス基板。 - 【請求項４】 不連続配線の線幅が、第１の配線パター
ンとの交差領域に近付くに連れ拡大する事を特徴とする
請求項１乃至請求項３のいずれかに記載のアクティブマ
トリクス基板。 - 【請求項５】 不連続配線が、複数の信号線のうち下層
に配置される任意の信号線と同一層である事を特徴とす
る請求項１乃至請求項４のいずれかに記載のアクティブ
マトリクス基板。 - 【請求項６】 表示領域及びこの表示領域周囲の配線領
域からなる第１の絶縁性基板の前記表示領域にマトリク
ス状に配列される画素電極と、この画素電極を駆動する
スイッチング素子と、前記スイッチング素子に信号を供
給する複数の信号線とを有するアクティブマトリクス基
板と、 第２の絶縁性基板に対向電極を有し前記アクティブマト
リクス基板に対向される対向基板と、 前記アクティブマトリクス基板及び前記対向基板との間
隙に封入される液晶組成物とを備えたアクティブマトリ
クス型液晶表示装置において、 前記配線領域にて配置される第１の配線パターンと、 前記配線領域にて前記第１の配線パターンと絶縁膜を介
して前記第１の配線パターンと交差する様に配置され、
前記第１の配線パターンとの交差領域近傍にて、不連続
に形成される不連続配線と、 前記不連続配線を電気的に接続する第２の配線パターン
とを具備することを特徴とするアクティブマトリクス型
液晶表示装置。 - 【請求項７】 第１の配線パターンが、複数の信号線と
導通可能なショートリングであることを特徴とする請求
項６に記載のアクティブマトリクス基板。 - 【請求項８】 不連続配線が、周囲の配線パターンに比
し面積が広い事を特徴とする請求項６又は請求項７のい
ずれかに記載のアクティブマトリクス基板。 - 【請求項９】 不連続配線の線幅が、第１の配線パター
ンとの交差領域に近付くに連れ拡大する事を特徴とする
請求項６乃至請求項８のいずれかに記載のアクティブマ
トリクス型液晶表示装置。 - 【請求項１０】 不連続配線が、複数の信号線のうち下
層に配置される任意の信号線と同一層である事を特徴と
する請求項６乃至請求項９のいずれかに記載のアクティ
ブマトリクス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25197096A JP3628125B2 (ja) | 1996-09-24 | 1996-09-24 | アクティブマトリクス基板及びアクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25197096A JP3628125B2 (ja) | 1996-09-24 | 1996-09-24 | アクティブマトリクス基板及びアクティブマトリクス型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1096940A true JPH1096940A (ja) | 1998-04-14 |
| JP3628125B2 JP3628125B2 (ja) | 2005-03-09 |
Family
ID=17230711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25197096A Expired - Fee Related JP3628125B2 (ja) | 1996-09-24 | 1996-09-24 | アクティブマトリクス基板及びアクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3628125B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208305A (ja) * | 2004-01-22 | 2005-08-04 | Advanced Display Inc | 表示装置および表示装置の製造方法 |
| US7453428B2 (en) * | 2000-02-18 | 2008-11-18 | Hitachi, Ltd. | Driving method for display device |
| JP2009205122A (ja) * | 2008-02-28 | 2009-09-10 | Samsung Mobile Display Co Ltd | 有機電界発光表示装置 |
| JP2011232539A (ja) * | 2010-04-27 | 2011-11-17 | Fujifilm Corp | 電子装置 |
| TWI657300B (zh) * | 2017-08-10 | 2019-04-21 | 友達光電股份有限公司 | 陣列基板 |
-
1996
- 1996-09-24 JP JP25197096A patent/JP3628125B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7453428B2 (en) * | 2000-02-18 | 2008-11-18 | Hitachi, Ltd. | Driving method for display device |
| JP2005208305A (ja) * | 2004-01-22 | 2005-08-04 | Advanced Display Inc | 表示装置および表示装置の製造方法 |
| JP2009205122A (ja) * | 2008-02-28 | 2009-09-10 | Samsung Mobile Display Co Ltd | 有機電界発光表示装置 |
| EP2105964A1 (en) * | 2008-02-28 | 2009-09-30 | Samsung Mobile Display Co., Ltd. | Organic light emitting display device |
| US8049412B2 (en) | 2008-02-28 | 2011-11-01 | Samsung Mobile Display Co., Ltd. | Organic light emitting display device |
| JP2011232539A (ja) * | 2010-04-27 | 2011-11-17 | Fujifilm Corp | 電子装置 |
| KR101446829B1 (ko) * | 2010-04-27 | 2014-10-01 | 후지필름 가부시키가이샤 | 전자 장치 및 그 제조 방법 |
| TWI657300B (zh) * | 2017-08-10 | 2019-04-21 | 友達光電股份有限公司 | 陣列基板 |
| US10297619B2 (en) | 2017-08-10 | 2019-05-21 | Au Optronics Corporation | Array substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3628125B2 (ja) | 2005-03-09 |
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