JPH09197376A - 半導体素子静電対策構造 - Google Patents

Abstract

(57)【要約】 【課題】 製造工程数の増加や消費電力を増大させるこ
となく、半導体素子に接続された配線を介して入ってく
る静電気による素子破壊を防止する。 【解決手段】 ＴＦＴ素子２８の各端子に接続された隣
接したドレイン線２２，２３，２４の間、あるいは、隣
接したゲート線２５，２６，２７の間に静電対策電極３
０，３１，３２，３３をそれぞれ設けることにより、各
配線間に静電容量を形成するようにする。これにより、
ＴＦＴ基板をカッティングして個々のＴＦＴ基板２１を
切り出すとともに、各配線に接続されていたショートバ
ー３４が切り離されるため、各配線間を同電位にするこ
とが難しくなる。外部から静電気が入ってきた場合は、
上記した静電対策電極３０，３１，３２，３３を介し
て、電荷の集中している配線から隣接する配線に電荷が
分散され、電荷の集中を緩和するので、静電気による素
子や配線等の破壊を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子静電対
策構造に係り、詳細には、半導体素子の各端子に入力さ
れる静電気によって半導体素子が破壊されないようにす
る半導体素子静電対策構造に関する。

【０００２】

【従来の技術】従来の半導体素子には、薄膜半導体素子
であるＴＦＴ（Thin Film Transistor）素子などがあ
り、例えば、複数のＴＦＴ素子を基板上にマトリックス
配置したＴＦＴ−ＬＣＤを形成し、各画素電極毎に駆動
電圧を印加するアクティブマトリックス駆動によって液
晶表示を行うものがある。

【０００３】図１０は、従来のＴＦＴ基板の製造工程中
の平面構成図であり、図１１は、図１０のドレイン線の
断面図であり、図１２は、図１０のゲート線の断面図で
ある。

【０００４】従来、ＴＦＴ−ＬＣＤの液晶表示パネルを
製造する場合は、１枚のガラス基板上に複数のＴＦＴ基
板分のＴＦＴ素子と配線とを同一工程で形成した後、個
々の基板にカッティングすることが行われている。図１
０は、一点鎖線位置でカッティングする前のＴＦＴ基板
１を示したもので、カッティング前の全てのドレイン線
２，３，４とゲート線５，６，７と補助容量電極のＣｓ
電極８とをショートバー９で接続することで同電位にし
ている。このため、ショートバー９は、配線を介して静
電気が取り込まれた場合でも、常に全体が同電位になる
ことから、電荷が部分的に蓄積されることが無くなり、
スパークによるＴＦＴ素子１０の破壊を防止している。
なお、図１０中の破線内は、ＴＦＴ素子１０と、これに
対応した図示しない画素電極とがマトリックス状に配置
されている表示領域である。

【０００５】このように、従来のカッティング前のＴＦ
Ｔ基板は、ショートバー９を採用しているので、静電気
によるＴＦＴ素子の破壊が防止される。

【０００６】そして、従来のＴＦＴ基板のドレイン線
２，３，４の断面は、図１１に示すように、ガラス基板
１１上にゲート絶縁膜１２が形成され、さらに、その上
にＤｎ、Ｄｎ＋１、Ｄｎ＋２のドレイン線２，３，４が
図の奥行方向にそれぞれ平行に配置されているため、各
ドレイン線２，３，４同士はそれぞれ独立している。ま
た、従来のＴＦＴ基板のゲート線５，６，７の断面は、
図１２に示すように、ガラス基板１１上にＧｎ、Ｇｎ＋
１、Ｇｎ＋２のゲート線５，６，７が図の奥行方向に平
行に配置されているため、各ゲート線５，６，７はそれ
ぞれ独立していて、さらに、その表面はゲート絶縁膜１
２で覆われている。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の薄膜半導体素子を用いたＴＦＴ基板にあって
は、ＴＦＴ−ＬＣＤのパネルを作成した後、そのパネル
を１個ずつカッティングする製造工程において、ＴＦＴ
−ＬＣＤの外形（一点鎖線位置）よりも外側に設けられ
たショートバー９から、ドレイン線やゲート線やＣｓ電
極が電気的に切り離されることになるため、外部からの
静電気に対して無防備になってしまうという問題があっ
た。

【０００８】特に、この無防備状態は、ＴＦＴ−ＬＣＤ
パネルがカッティングされた後、ＴＦＴ−ＬＣＤパネル
の各端子に信号側駆動回路や走査側駆動回路がＴＡＢ
（TapeAutomated Bonding）技術、あるいはＣＯＧ（Chi
p On Glass） 技術を用いて接続されるまでの間、続く
ことになる。

【０００９】そこで、ドレイン線やゲート線の各配線間
における静電保護素子として、抵抗、あるいは、非線形
素子等を設けることも考えられるが、ＴＦＴ−ＬＣＤパ
ネルを駆動したときに、各配線間で電流が流れて消費電
力が増大したり、配線金属の腐食が進んで、ＴＦＴ−Ｌ
ＣＤパネル自体の信頼性が低下するという問題がある。

【００１０】本発明の目的は、製造工程数の増加や消費
電力を増大させることなく、半導体素子に接続された配
線を介して入ってくる静電気による素子破壊を防止する
ことが可能な半導体素子静電対策構造を提供することで
ある。

【００１１】

【課題を解決するための手段】請求項１記載の半導体素
子静電対策構造は、半導体層を介して接する複数の電極
間の電流の流れを半導体層の電気的性質を変化させて制
御する半導体素子と、前記半導体素子の各電極端子に接
続される複数の配線部と、前記配線部の一つに接続さ
れ、他の配線部と絶縁層を介して対向配置させて所定の
静電容量を形成する静電対策電極と、を備えたことを特
徴とする。

【００１２】すなわち、半導体素子の各電極端子に接続
された配線部の一つに静電対策電極を接続し、他の配線
部と絶縁層を介して対向配置することで所定の静電容量
が形成されるようにする。したがって、半導体素子の各
電極端子に接続された配線間に設けられた静電対策電極
は、その配線間に所定の静電容量が形成されるため、一
方の配線部から入ってきた静電気によって電荷が蓄積さ
れても、配線間にある静電容量によって電荷の分散が行
われて、電荷の集中が防止できるので、スパーク等によ
る素子破壊を防止することができる。また、配線部間で
静電容量が形成されているが、互いに絶縁層によって絶
縁されているため、配線間でのリーク電流がなく、消費
電力の増大や配線の腐食等を防止することができる。

【００１３】請求項２記載の半導体素子静電対策構造
は、前記半導体素子が薄膜半導体素子で構成され、該薄
膜半導体素子をマトリックス状に基板に配置して、信号
線と走査線を通じて供給される表示信号と走査信号とで
アクティブマトリックス駆動を行って表示制御する液晶
表示パネルの半導体素子静電対策構造において、前記薄
膜半導体素子の各電極端子に前記走査線および前記信号
線が接続されて基板上に複数配線される配線部と、該配
線部のうち走査線群と信号線群の少なくとも一方に設け
られ、同種の配線部の中の所定の配線に接続されるとと
もに、この配線と隣接した他の配線に対して絶縁層を介
して対向配置させて所定の静電容量を形成する静電対策
電極と、を備えたことを特徴とする。

【００１４】すなわち、基板上に薄膜半導体素子をマト
リックス配置した液晶表示パネルの信号線と走査線から
表示信号と走査信号とを供給して、アクティブマトリッ
クス駆動することによって表示制御を行い、複数の薄膜
半導体素子の各電極端子に走査線および信号線を接続し
て配線部を形成して、その走査線群と信号線群の少なく
とも一方の隣接した配線部の一つに静電対策電極を接続
して、他方の配線部との間で絶縁層を介して対向配置す
ることによって静電容量が形成される。

【００１５】したがって、薄膜半導体素子をマトリック
ス配置したＴＦＴ−ＬＣＤパネルの走査線群と信号線群
の少なくとも一方で、同種の配線部の隣接した配線間の
一つに静電対策電極を接続して、他の配線と絶縁層を介
して対向配置して静電容量を形成するようにしたので、
所定の配線に静電気が入って電荷が蓄積されても、形成
された静電容量によって隣接した配線に電荷が分散さ
れ、スパークによる薄膜半導体素子の破壊を防止するこ
とができる。また、同種の隣接した配線間では、静電容
量が形成されるが、互いに絶縁層を介して絶縁されてい
るため、配線間におけるリーク電流が無く、消費電力の
増大や配線の腐食等を防止することができる。

【００１６】請求項３記載の半導体素子静電対策構造
は、前記静電対策電極を走査線群に設ける場合は、該静
電対策電極と前記信号線群とを同一工程で形成するとと
もに、前記静電対策電極を信号線群に設ける場合は、該
静電対策電極と前記走査線群とを同一工程で形成するこ
とを特徴とする。すなわち、同種の配線間に設けられる
静電対策電極は、走査線群に設ける場合は、信号線群
と、また、信号線群に設ける場合は、走査線群と同一工
程で形成することができる。したがって、従来の半導体
素子の製造工程数を増加させることなく、静電対策構造
が形成できるため、製造コストの上昇を防止することが
できる。

【００１７】請求項４記載の半導体素子静電対策構造
は、前記静電対策電極が、同種の配線部の中の所定の配
線に接続されるとともに、この配線と隣接した他の配線
に対して絶縁層を介して対向配置する際に、隣接した配
線間に配置する静電対策電極同士が重なりあわないよう
に千鳥掛け状に配置されていることを特徴とする。すな
わち、隣接した配線間に静電対策電極を配置する場合
は、配線との間で接続するコンタクト領域と静電容量形
成領域とが必要になるため、静電対策電極同士が重なり
あわないように千鳥掛け状に互い違いに配置したもので
ある。したがって、隣同士の静電対策電極の距離が離れ
て、静電対策電極同士がショートするのを防止すること
ができるとともに、静電対策電極と配線との間の接続ス
ペースや容量形成スペースを自由に取ることができる。

【００１８】請求項５記載の半導体素子静電対策構造
は、前記静電対策電極が配置される配線部が、静電対策
電極と配線とが接続されるコンタクト領域、あるいは、
他の配線との間に絶縁層を介して静電対策電極が対向配
置される静電容量形成領域の少なくとも一方が広がった
配線パターンに形成されていることを特徴とする。すな
わち、静電対策電極が配置される配線部のパターンが、
静電対策電極と配線とが接続されるコンタクト領域や、
他の配線との間で形成される静電容量形成領域の少なく
とも一方が広がった配線パターンを採用している。した
がって、隣同士の静電対策電極と配線との間の接続スペ
ースや容量形成スペースが自由に取りやすくなり、静電
容量の調整等が容易に行えるようになるとともに、隣接
する配線パターンも必要な所だけ配線パターンを広げる
だけで済むため、配線間のショートを防止することがで
きる。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１〜図９は、本発明を適
用した半導体素子静電対策構造の一実施の形態を示す図
であって、ここでは、薄膜半導体素子（ＴＦＴ素子）を
マトリックス状に配置したＴＦＴ−ＬＣＤパネルを用い
たものである。まず、構成を説明する。図１は、本実施
形態に係る半導体素子静電対策構造のＴＦＴ基板２１の
製造工程中における平面構成図であり、図２は、図１の
ドレイン線またはゲート線の断面図である。

【００２０】図１に示すＴＦＴ基板２１は、ＴＦＴ−Ｌ
ＣＤの液晶表示パネルを製造する際に、１枚のガラス基
板上にＴＦＴ素子をマトリックス状に配置した複数のＴ
ＦＴ基板を同一工程で形成し、個々のＴＦＴ基板にカッ
ティングする前のものである。ここでは、図１のＴＦＴ
基板２１上に引かれた一点鎖線位置でカッティングする
ことにより、個々のＴＦＴ基板２１に分離するものであ
る。ＴＦＴ基板２１上には、複数のドレイン線２２，２
３，２４と、複数のゲート線２５，２６，２７とが絶縁
層を介して互いに接触することなく直交方向に配置さ
れ、そのドレイン線とゲート線とが交叉する各交叉位置
には、スイッチング動作を行うＴＦＴ素子２８がそれぞ
れ接続されている。

【００２１】そして、本実施形態における特徴的な構成
は、上記したゲート線２５，２６，２７のうち、隣接す
るゲート線２５と２６の間、あるいは、ゲート線２６と
２７の間に、それぞれ静電容量を形成するための静電対
策電極３０，３１が設けられていることにある。この静
電対策電極３０の断面構造を図２で見ると、例えば、ガ
ラス基板４１上に複数のゲート線が所定間隔毎に平行に
配置され、その上に窒化膜（ＳｉＮ）がパターニング形
成されて層間絶縁膜４２としている。そして、コンタク
トホール３５を介してゲート線２５（Ｇｎ）と接続され
た静電対策電極３０は、隣接するゲート線２６（Ｇｎ＋
１）に掛かるように延在形成され、ゲート線２６との間
に層間絶縁膜４３を介して対向配置されることにより、
所定の静電容量が形成されるものである。また、それに
隣接するゲート線２６と２７との間には、上記と同様に
静電対策電極３１が設けるように、各ゲート線間にそれ
ぞれ静電対策電極を設けることによって、隣接する配線
間において所定の静電容量が形成される。

【００２２】さらに、静電対策電極は、上記のゲート線
の他、ドレイン線２２，２３，２４側にも設けるように
してもよい。例えば、上記と同じ図２を用いて説明する
と、隣接するドレイン線２２（Ｄｎ）と２３（Ｄｎ＋
１）の一方に接続して他方との間に層間絶縁膜４２を介
して対向配置された静電対策電極３２、あるいは、ドレ
イン線２３（Ｄｎ＋１）と２４（Ｄｎ＋２）の一方に接
続して他方との間に層間絶縁膜４３を介して対向配置し
た静電対策電極３３のように、各ドレイン線間にもそれ
ぞれ静電対策電極を設けることによって、隣接する配線
間で静電容量が形成されれば、より一層効果的な静電対
策を施すことができる。

【００２３】また、ＴＦＴ基板２１の外周部には、図１
に示すように、全てのドレイン線とゲート線、及び補助
容量電極のＣｓ電極に接続されたショートバー３４が従
来例と同様に配置されている。このため、カッティング
前であれば、ショートバー３４によってＴＦＴ素子２８
の端子に接続された各電極間の電位が常に同電位となる
ので、外部から入ってくる静電気によってＴＦＴ素子２
８が破壊されるのを防ぐことができる。

【００２４】しかし、個々のＴＦＴ基板２１に分離する
場合は、図１の一点鎖線位置でガラス基板をカッティン
グした後、各種配線とショートバー３４との接続部分が
切断され、各配線の先端部が露出する上、各配線がそれ
ぞれ独立したフローティング状態となっているため、各
配線間での電荷の移動が困難であることから、帯電し易
くなっている。そして、この状態は、各ＴＦＴ基板２１
に液晶駆動回路（ドライバ）がＴＡＢあるいはＣＯＧ技
術によってＴＦＴ基板２１に接続されるまで続くので、
カッティングした後のＴＦＴ基板２１上のＴＦＴ素子２
８は、静電気に対して無防備である。

【００２５】そこで、本実施形態では、上記の隣接した
配線間に静電対策電極を設けることによって、１枚のガ
ラス基板上に形成される複数のＴＦＴ基板をカッティン
グし、各配線とショートバー３４とを切り離した後に静
電気が入ってきても、静電対策電極によって隣接した配
線間での電荷を分散することができ、静電気によるＴＦ
Ｔ素子の破壊を防止することができる。

【００２６】ここでは、４インチパネルのＴＦＴ基板２
１が使われており、図３に示すように、ゲート側（走査
ライン）の画素数が２３４画素、ドレイン側（信号ライ
ン）の画素数が４８０画素あって、１画素あたりの画素
ピッチがゲート側で２５９μｍ、ドレイン側では１６８
μｍとなる。そして、上記した各静電対策電極の層間絶
縁膜の膜厚は、４０００オングストローム程度とした場
合、誘電率はε＝７．０程度となり、ゲート線上の全容
量は１００ｐＦ、ドレイン線上の全容量は６０ｐＦ程度
となる。

【００２７】したがって、隣接するゲート線間及びドレ
イン線間に上記の静電対策電極を設けた場合は、静電対
策電極の１個あたりの容量が１０〜数十ｐＦとなり、液
晶駆動に殆ど影響を与えない程度のものである。なお、
１つの静電対策電極における容量形成部の面積は、電極
１個の容量を１０ｐＦとした場合、０．０６４ｍｍ²程
度となる。

【００２８】図４は、ＴＦＴ基板内の１画素を構成する
ＴＦＴ素子と配線との接続状態を示す平面図である。図
４において、ＴＦＴ素子２８は、半導体層５１を挟んで
両端部にドレイン電極５２とソース電極５３とが接続さ
れ、この半導体層５１は、図の奥行方向に図示しないゲ
ート絶縁膜が配され、これを介してゲート電極５４が対
向配置されている。このような構成のＴＦＴ素子２８
は、ゲート電極５４に印加するゲート電圧をＯＮ／ＯＦ
Ｆ制御することにより、半導体層５１中にｎチャネルあ
るいはｐチャネルを生成、あるいは消滅させ、ソース−
ドレイン間の電流の流れのスイッチング制御を行うもの
である。

【００２９】上記したドレイン電極５２はドレイン線２
２に、ソース電極５３は画素電極５５に、ゲート電極５
４はゲート線２５にそれぞれ接続されている。そして、
本実施形態の特徴的な構成である静電対策電極３２は、
ここでは、ドレイン線２２とドレイン線２３とにまたが
るように配置され、ドレイン線２３に対してコンタクト
部５６を介して接続されるとともに、ドレイン線２２に
対して図示しない層間絶縁膜を介して対向配置されてい
る。図中のハッチングで示す重なり合う部分は、ライン
間容量形成部５７であって、この面積の大きさや層間絶
縁膜の膜厚によって形成される静電容量が変化する。

【００３０】このように、本実施形態では、隣接するド
レイン線間、あるいはゲート線間で所定の静電容量を形
成する静電対策電極を配置するよう構成したため、ＴＦ
Ｔ基板をカッティングする際に一緒にショートバーとの
接続を切った後、外部から静電気が入ってきて特定のド
レイン線やゲート線等の配線部に電荷が蓄積された場
合、静電対策電極３２によって容量結合された隣接配線
間で電荷が分散されて、電荷が特定の電極や配線に集中
するのが防止される。その結果、配線間やＴＦＴ素子２
８のチャネル領域におけるスパークの発生が防止され、
配線や素子等が破壊されるのを防ぐことができるもので
ある。

【００３１】図５は、図１に示す隣接するゲート線２
５，２６間の静電対策電極３０とＴＦＴ素子２８の断面
図であり、静電対策電極部６１とＴＦＴ素子周辺部６２
の断面構造をそれぞれ示したものである。まず、静電対
策電極部６１は、ガラス基板４１上にアルミニウム９５
％＋チタン５％からなるＡｌ−Ｔｉ合金膜を所定膜厚形
成した後、ゲート線２５，２６，……を形成するために
パターニングが行われる。

【００３２】次に、層間絶縁膜４２としてシリコン窒化
膜（ＳｉＮ）を約４０００オングストロームの厚さに成
膜した後、ゲート線２５，２６等に接続するためのコン
タクトホール６３，６４をエッチング形成する。

【００３３】次いで、その層間絶縁膜４２上には、ドレ
イン線を形成する工程に合わせて、本実施形態の静電対
策電極３０，３１を同時に形成するようにする。すなわ
ち、上記と同じＡｌ−Ｔｉ合金膜をコンタクトホール６
３，６４に埋め込みつつ、層間絶縁膜４２上に所定膜厚
のドレインメタルを形成し、隣接するゲート線２６にラ
イン間容量形成部６５の部分だけ重なり合うようにパタ
ーニングを行って、静電対策電極３０，３１，…を形成
する。なお、図示していないが、この静電対策電極３
０，３１上には、パッシベーション膜であるオーバーコ
ート膜（ＳｉＮ）が形成される。

【００３４】このような図５の静電対策電極３０は、隣
接するゲート線２５，２６間に所定の静電容量（ここで
は、約１０ｐＦ程度の容量）が形成される。そして、こ
のゲート線２５，２６間に形成された容量は、液晶駆動
にはほとんど影響を与えない程度に小さいが、例えば、
外部からゲート線２５に静電気が入ってきて電荷が蓄積
されても、隣接するゲート線間で容量結合されているた
め、蓄積電荷がゲート線２６、あるいは、他に隣接した
ゲート線等に分散されので、電荷の集中が起こり難く、
その結果、静電気のスパーク現象により配線や素子が破
壊されるのを防止することができる。

【００３５】他方、ＴＦＴ素子周辺部６２は、図５に示
すように、ＴＦＴ素子と画素電極とが配置されている。
その製造工程は、ガラス基板４１上に上記のゲート線と
同一の工程でアルミニウム９５％＋チタン５％からなる
Ａｌ−Ｔｉ合金膜を所定膜厚形成し、パターニングして
ゲート電極５４を形成する。

【００３６】次に、そのゲート電極５４上にシリコン窒
化膜（ＳｉＮ）を約４０００オングストローム程度形成
してゲート絶縁膜６６とする。次いで、ゲート絶縁膜６
６上のＴＦＴ素子部には、真性半導体からなる活性層５
１（Ｉ−Ｓｉ）を形成するとともに、画素部には、酸化
インジウム膜（ＩＴＯ：Indium Tin Oxide）からなる画
素電極５５を形成する。そして、活性層５１上には、ブ
ロッキングレイヤー（ＢＬ）６７をパターニング形成し
た後、該ブロッキングレイヤー６７の側壁部と活性層５
１とを覆うようにオーミック電極層（ｎ＋Ｓｉ）を形成
し、その上に金属クロム膜（Ｃｒ）６９を形成し、さら
にその上に上記ドレイン線の製造工程と同じＡｌ−Ｔｉ
合金膜からなるドレイン電極５２とソース電極５３とを
形成してＴＦＴ素子が形成される。

【００３７】そして、上記形成したＴＦＴ素子の表面及
び画素電極５５の周辺部には、パッシベーション膜であ
るオーバーコート膜（ＳｉＮ）７０が選択的に形成され
る。上記したように、本実施形態における半導体素子静
電対策構造のＴＦＴ−ＬＣＤパネルは、隣接したゲート
線間、あるいは、ドレイン線間に所定の静電容量を形成
する静電対策電極を形成するようにしたため、ＴＦＴ基
板をカッティングして各配線とショートバーとを切り離
した後に外部から静電気が入ってきても、蓄積電荷が静
電対策電極によって隣接した配線に分散されて、スパー
ク等による破壊を防止することができる。

【００３８】さらに、上記した静電対策電極は、隣接し
たゲート線間、あるいは、ドレイン線間に形成される
が、層間絶縁膜を介してソース線とドレイン線とが配置
されていることを利用して、ソース線間の静電対策電極
をドレイン線と同時に形成するとともに、ドレイン線間
の静電対策電極をソース線と同時に形成することによ
り、製造工程数を増加させることなく形成できるため、
コスト増を招くことなく、静電気に強い半導体素子の静
電対策を行うことができる。

【００３９】図６は、隣接したドレイン線とゲート線と
にそれぞれ形成した静電対策電極の配置構成を示した平
面図である。図６に示すように、ドレイン線２２と２３
との間、あるいは、ゲート線２５，２６と２７との間に
それぞれ、静電対策電極３０，３１，３２，３３が配置
されていて、隣接する配線の一方にコンタクト部（図中
の、破線の円形部分）を介して接続されるとともに、こ
れと隣接する他方の配線と図の奥行方向に絶縁層を介し
て重なり合う部分にライン間容量形成部（ハッチングで
示した部分）が形成されている。図６からもわかるよう
に、ゲート電極２５，２６，２７と静電対策電極３２，
３３とは、同じ下層部に位置し、ドレイン電極２２，２
３と静電対策電極３０，３１とは、同じ上層部に位置す
るため、同一工程で同時に形成することができ、製造コ
ストが増加しなくて済む。

【００４０】図７〜図９は、隣接した配線間に静電容量
を形成する静電対策電極の形成パターン例を示した図で
ある。まず、図７は、複数の隣接したゲート線またはド
レイン線からなる配線８１，８２，８３に対して静電対
策電極９１，９２，９３，９４が一列に形成された状態
を示す図である。ここでは各静電対策電極が隣接する配
線間において、ライン間容量容量形成部１１１とコンタ
クト部１１２とにより静電容量がそれぞれ形成されてい
る。

【００４１】また、図８は、複数の隣接した配線８１，
８２，８３に対して、静電対策電極９５，９６，９７，
９８が交互に互い違いになるように、千鳥掛け状に配置
した図である。このように、配線８１，８２，８３に対
して、静電対策電極が交互に上下にずらして配置したた
め、上記したライン間容量容量形成部１１１とコンタク
ト部１１２とが配線上で接触する恐れがなくなり、ライ
ン間容量容量形成部の面積を変化させて所望の容量に調
整することも可能であり、また、コンタクト部１１２の
大きさも自由に変えられるので、接続不良等の欠陥が生
じ難くなる。

【００４２】さらに、図９は、複数の隣接した配線８
１，８２，８３に対して、図７の場合と同様に、静電対
策電極９９，１００，１０１，１０２が一列に形成した
ものであるが、配線８１，８２，８３の一部を張り出し
た突起部１２１，１２２，１２３が設けられていること
に特徴がある。このような構成を採用した場合、静電対
策電極９９，１００，１０１，１０２を一列に配置する
ことができるので、配置場所が少なくて済むとともに、
突起部１２１，１２２，１２３を利用することによっ
て、ライン間容量容量形成部の面積を変化させて所望の
容量に調整したり、また、コンタクト部１１２の大きさ
も自由に変えるようにしてもよく、接続不良等の欠陥を
未然に防止することができる。

【００４３】上記したように、ゲート線やドレイン線な
どの配線と静電対策電極とを図７〜図９に示す如く配置
することにより、隣接した配線間で所望の静電容量を形
成することが可能であるため、所定の配線を通って入っ
てきた静電気により電荷が蓄積されたとしても、これと
隣接する配線との間に形成された静電容量によって、電
荷を分散させるように作用する。

【００４４】そして、この静電対策電極によって形成さ
れる静電容量は、電荷を分散させるように働くが、個々
の容量をそれ程大きくしなかったため、液晶駆動の際に
与える影響はほとんど無視することができる。このよう
に、画像表示に悪影響を与えることなく、製造工程中に
外部から入ってくる静電気により素子や配線が破壊され
るのを防止することができるようになった。

【００４５】以上、本発明を好適な実施形態に基づいて
具体的に説明したが、本発明は上記の実施形態に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。例えば、上記の実
施形態では、ＴＦＴ−ＬＣＤなどの液晶表示装置を例に
あげて実施したが、これに限定されるものではなく、半
導体素子を使った回路一般に適用することができる。

【００４６】また、上記の実施形態では、ＴＦＴ−ＬＣ
Ｄにおける隣接したゲート線同士やドレイン線同士の間
に静電対策電極を配置するようにしたが、これに限定さ
れるものではなく、ゲート線とドレイン線の間、あるい
は、それ以外の配線間のように、異種類の配線間に形成
するようにしてもよい。

【００４７】

【発明の効果】請求項１記載の半導体素子静電対策構造
によれば、半導体素子の各電極端子に接続された配線間
に設けられた静電対策電極は、その配線間に所定の静電
容量を形成することから、一方の配線部から入ってきた
静電気により電荷が蓄積されても、配線間の静電容量に
よって他方の配線部に電荷が分散されて、電荷の集中を
防止できるので、スパーク等による素子破壊を防止する
ことができる。また、配線部同士は、静電容量が形成さ
れているが、互いに絶縁層によって絶縁されているの
で、配線間における電流のリークがなく、消費電力の増
大や配線の腐食を防止することができる。

【００４８】請求項２記載の半導体素子静電対策構造に
よれば、薄膜半導体素子をマトリックス配置したＴＦＴ
−ＬＣＤパネルの走査線群と信号線群の少なくとも一方
で、同種の配線部の隣接した配線間の一つに静電対策電
極を接続して、他の配線と絶縁層を介して対向配置して
静電容量を形成するようにしたので、所定の配線に静電
気が入って電荷が蓄積されても、静電容量を介して隣接
する配線に電荷が分散されて、スパークによる薄膜半導
体素子の破壊を防止することができる。また、同種の隣
接した配線間では、静電容量が形成されているが、互い
に絶縁層によって絶縁されているので、配線間において
電流がリークすることがなく、消費電力が増大したり、
配線の腐食等を防止することができる。

【００４９】請求項３記載の半導体素子静電対策構造に
よれば、従来の半導体素子の製造工程数を増加させるこ
となく、静電対策構造を形成することができるので、製
造コストの上昇を防止することができる。

【００５０】請求項４記載の半導体素子静電対策構造に
よれば、隣同士の静電対策電極の距離が離れて、静電対
策電極同士がショートするのを防止できるとともに、静
電対策電極と配線との間の接続スペースや容量形成スペ
ースが自由に取りやすくなる。

【００５１】請求項５記載の半導体素子静電対策構造に
よれば、隣同士の静電対策電極と配線との間の接続スペ
ースや容量形成スペースが自由に取りやすくなり、静電
容量の調整等が容易に行えるとともに、隣接する配線パ
ターンも必要な所だけ配線パターンを広げるだけで済む
ので、配線間のショートを防止することができる。

【図面の簡単な説明】

【図１】本実施形態に係る半導体素子静電対策構造のＴ
ＦＴ基板の製造工程中における平面構成図。

【図２】図１のドレイン線またはゲート線の断面図。

【図３】図１における本実施形態のＴＦＴ基板の画素数
と画素ピッチ例を示す図。

【図４】ＴＦＴ基板内の１画素を構成するＴＦＴ素子と
配線との接続状態を示す平面図。

【図５】図１に示す隣接するゲート線間の静電対策電極
とＴＦＴ素子の断面図。

【図６】隣接したドレイン線とゲート線とにそれぞれ形
成した静電対策電極の配置構成を示した平面図。

【図７】隣接した配線間に静電容量を形成する静電対策
電極の形成パターン例を示した図。

【図８】隣接した配線間に静電容量を形成する静電対策
電極の形成パターン例を示した図。

【図９】隣接した配線間に静電容量を形成する静電対策
電極の形成パターン例を示した図。

【図１０】従来のＴＦＴ基板の製造工程中の平面構成
図。

【図１１】図１０のドレイン線の断面図。

【図１２】図１０のゲート線の断面図。

【符号の説明】

２１ ＴＦＴ基板 ２２，２３，２４ ドレイン線 ２５，２６，２７ ゲート線 ２８ ＴＦＴ素子 ３０，３１ 静電対策電極 ３５ コンタクトホール ４１ ガラス基板 ４２ 層間絶縁膜 ５１ 半導体層 ５２ ドレイン電極 ５３ ソース電極 ５４ ゲート電極 ５５ 画素電極 ５６ コンタクト部 ５７ ライン間容量形成部 ６１ 静電対策電極部 ６２ ＴＦＴ素子周辺部 ６３，６４ コンタクトホール ６５ ライン間容量形成部 ６６ ゲート絶縁膜 ６７ ブロッキングレイヤー（Ｂ
Ｌ） ８１，８２，８３ 配線 ９１，９２，９３，９４ 静電対策電極 １１１ ライン間容量容量形成部 １１２ コンタクト部 ９５，９６，９７，９８ 静電対策電極 ９９，１００，１０１，１０２ 静電対策電極 １２１，１２２，１２３ 突起部

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体層を介して接する複数の電極間の電
   流の流れを半導体層の電気的性質を変化させて制御する
   半導体素子と、 前記半導体素子の各電極端子に接続される複数の配線部
   と、 前記配線部の一つに接続され、他の配線部と絶縁層を介
   して対向配置させて所定の静電容量を形成する静電対策
   電極と、 を備えたことを特徴とする半導体素子静電対策構造。
2. 【請求項２】前記半導体素子が薄膜半導体素子で構成さ
   れ、該薄膜半導体素子をマトリックス状に基板に配置し
   て、信号線と走査線を通じて供給される表示信号と走査
   信号とでアクティブマトリックス駆動を行って表示制御
   する液晶表示パネルの半導体素子静電対策構造におい
   て、 前記薄膜半導体素子の各電極端子に前記走査線および前
   記信号線が接続されて基板上に複数配線される配線部
   と、 該配線部のうち走査線群と信号線群の少なくとも一方に
   設けられ、同種の配線部の中の所定の配線に接続される
   とともに、この配線と隣接した他の配線に対して絶縁層
   を介して対向配置させて所定の静電容量を形成する静電
   対策電極と、 を備えたことを特徴とする半導体素子静電対策構造。
3. 【請求項３】前記静電対策電極を走査線群に設ける場合
   は、該静電対策電極と前記信号線群とを同一工程で形成
   するとともに、 前記静電対策電極を信号線群に設ける場合は、該静電対
   策電極と前記走査線群とを同一工程で形成することを特
   徴とする請求項２記載の半導体素子静電対策構造。
4. 【請求項４】前記静電対策電極が、 同種の配線部の中の所定の配線に接続されるとともに、
   この配線と隣接した他の配線に対して絶縁層を介して対
   向配置する際に、隣接した配線間に配置する静電対策電
   極同士が重なりあわないように千鳥掛け状に配置されて
   いることを特徴とする請求項１から請求項３までの何れ
   かに記載の半導体素子静電対策構造。
5. 【請求項５】前記静電対策電極が配置される配線部が、 静電対策電極と配線とが接続されるコンタクト領域、あ
   るいは、他の配線との間に絶縁層を介して静電対策電極
   が対向配置される静電容量形成領域の少なくとも一方が
   広がった配線パターンに形成されていることを特徴とす
   る請求項１から請求項３までの何れかに記載の半導体素
   子静電対策構造。