JP2005303220A - Ｔｆｔアレイ基板 - Google Patents

Abstract

【課題】 ＴＦＴアレイ基板における半導体配線の耐静電気特性を改善し、ＴＦＴアレイ基板の製造歩留まりを向上させることを目的とする。
【解決手段】 第１メタル層からなる多数のゲート配線１１Ｌと、第２メタル層からなり、上記ゲート配線１１Ｌに交差させて配置された多数のソース配線１５Ｌと、ゲート電極、ソース電極１５Ｓ、ドレイン電極１５Ｄ及び半導体層１４ＴからなるＴＦＴ６と、上記半導体層からなり、上記ソース配線１５Ｌ下に配置され、上記ソース配線１５Ｌに沿って伸延させた半導体配線１４Ｌと、上記第１メタル層からなり、上記半導体配線１４Ｌの終端部を内包する終端部パターン１１Ｅとを備える。
【選択図】 図７

Description

本発明は、ＴＦＴアレイ基板に係り、さらに詳しくは、ＴＦＴアレイ基板の製造工程における静電気対策に関する。

液晶表示装置は、画像表示を行う液晶表示パネルとその制御回路からなり、液晶表示パネルは、ＴＦＴアレイ基板、カラーフィルタ基板間に液晶を封入して構成される。ＴＦＴアレイ基板は、ガラスなどからなる絶縁性の透明基板上に多数の画素電極が形成され、各画素電極ごとに薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が形成されている。一方、カラーフィルタ基板は、ガラスなどからなる絶縁性の透明基板上に共通電極が形成され、画素電極及び共通電極間の電界により液晶分子の配向方向を制御して画像表示を行っている。

また、ＴＦＴアレイ基板には、多数のゲート配線が形成されるとともに、これらのゲート配線に交差させて多数のソース配線が形成されている。ゲート配線及びソース配線は、ともにＣｒ，Ａｌ，Ｍｏ等からなるメタル層をパターニングして形成される。ただし、ゲート配線及びソース配線をこれらの交点において導通させないように、ガラス基板上に形成されたメタル層（第１メタル層）を用いてゲート配線を形成する一方、ソース電極には第１メタル層上に絶縁膜を介して形成された第２メタル層が用いられる。

また、ＴＦＴは、第１メタル層からなるゲート電極と、第２メタル層からなるソース電極及びドレイン電極と、第１メタル層及び第２メタル層間に形成された絶縁膜及び半導体層とにより構成される。このＴＦＴは、ゲート配線の電位に基づいてオンオフ制御され、オン時におけるソース配線の電位が画素電極に書き込まれる。

上述したＴＦＴアレイ基板では、ゲート配線との交点においてソース配線が断線し易くなる。このソース配線の断線を防止する従来の方法として、ＴＦＴを形成するための半導体層をソース配線下に形成する技術が知られている（例えば、特許文献１）。また、第１メタル層を用いて、ゲート配線に平行な補助容量電極（Ｃｓ電極）を形成しているＴＦＴアレイ基板の場合であれば、補助容量電極とソース配線との交点においても、全く同様の問題が生ずる。このため、ソース配線下に配置された半導体層は、ソース配線に沿って伸延させた半導体配線として形成される。
特開平１１−２４２２４１号公報

この様なＴＦＴアレイ基板の製造工程において、パターニング処理後の半導体層に静電気に起因すると思われる損傷が観察されることを発明者らは発見した。図１４は、この様子の一例を示した図である。この図は、ＴＦＴアレイ基板上の表示領域の端部を拡大して示した図であり、ソース配線（不図示）に沿って伸延させた半導体配線１４Ｌの終端部とその周辺部が示されている。この半導体配線は、ソース配線に沿って表示領域を上下方向に横断し、最も外側のゲート配線１１Ｌ又は補助容量電極１１Ｃと交差している。このため、その終端部は当該ゲート配線１１Ｌよりも外側に突出して配置されている。

この半導体配線１４Ｌの終端部からゲート配線１１Ｌ又は補助容量電極１１Ｃの交点にかけて損傷３０が生じており、ゲート配線１１Ｌとの交点における絶縁膜が損傷を受けることにより、絶縁破壊が生ずる場合があった。上述した通り、当該交点上には、その後の工程によりソース配線が形成されることから、絶縁膜の欠陥によって、ゲート配線１１Ｌ及びソース配線が短絡した場合、縦横に１本ずつの線状欠陥が発生するという問題が生じていた。

この様な絶縁膜の欠陥が発生する原因の一つとして、ドライエッチング装置において、エッチング処理後のＴＦＴアレイ基板を下部電極から持ち上げる際に発生する剥離帯電が考えられる。すなわち、剥離帯電によって発生した電荷が、突出している半導体配線１４Ｌの先端から半導体配線１４Ｌの側端部を伝わってゲート配線に流れることによって、半導体配線１４Ｌの側端部とゲート配線１１Ｌとの交点における絶縁膜に損傷を与えていると考えられる。

図１５は、ドライエッチング処理の一例を示した図である。ドライエッチング装置は、真空チャンバー２００内に上部電極２０１及び下部電極２０２を対向配置させてプラズマを発生させてエッチング処理が行なわれる。エッチング処理時には、下部電極２０２上にＴＦＴアレイ基板１が配置され、ＴＦＴアレイ基板１上面のレジストが形成されていない領域がエッチングされる。エッチング処理後のＴＦＴアレイ基板１は、その下面にピン２０３を当接させて下部電極２０２から持ち上げられ、搬送アーム２０４をＴＦＴアレイ基板１下面に挿入して上記真空チャンバー２００から搬出される。

このピンアップ時に、パターニング直後の半導体配線が剥離帯電し、その電荷がアンテナ状に突出させた半導体配線の終端部付近を損傷させ、第１メタル層との交点における絶縁膜に損傷を与えていると考えられる。図１４では、最も外側にゲート配線１１Ｌが配置されている場合について説明したが、ゲート配線１１Ｌよりも外側に補助容量電極１１Ｃが配置されている場合であれば、補助容量電極１１Ｃとの交点において絶縁膜の欠陥が発生する。この場合、補助容量電極１１Ｃとソース配線が短絡され、線状欠陥が発生することになる。

さらに、その後の製造工程においても静電気により半導体配線１４Ｌに電荷が蓄積される可能性があり、上述したドライエッチング工程における剥離帯電はその一例に過ぎない。半導体配線１４Ｌに電荷が蓄積された場合、上述した様な線状欠陥を生じさせる場合だけでなく、ＴＦＴを破壊して点欠陥を生じさせる場合も考えられる。

本発明は、上記の事情に鑑みてなされたものであり、半導体配線のパターニング時に静電破壊が発生するのを抑制し、ＴＦＴアレイ基板の製造歩留まりを向上させることを目的とする。また、高品質のＴＦＴアレイ基板及び液晶パネルを安価に提供することを目的とする。

本発明によるＴＦＴアレイ基板は、第１メタル層からなる多数のゲート配線と、第２メタル層からなり、上記ゲート配線に交差させて配置された多数のソース配線と、上記第１メタル層からなるゲート電極、上記第２メタル層からなるソース電極及びドレイン電極、並びに、上記第１メタル層及び上記第２メタル層間に形成される絶縁膜及び半導体層により構成されるＴＦＴと、上記半導体層からなり、上記ソース配線下に配置され、上記ソース配線に沿って伸延させた半導体配線と、上記第１メタル層からなり、上記半導体配線の終端部を内包する終端部パターンとを備えて構成される。

この様な構成により、第１メタル層の終端部パターンにより半導体配線の終端部を内包させることができ、半導体配線のパターニング時に静電破壊が発生するのを抑制することができる。特に、静電破壊によって、ソース配線に沿って伸延させた半導体配線と、第１メタル層との交点における絶縁膜に損傷を与え、その後形成されるソース配線としての第２メタル層と、第１メタル層とが短絡されるのを抑制することができる。従って、当該ＴＦＴアレイ基板により構成される液晶表示パネルにおいて線状欠陥が発生するのを抑制することができる。つまり、ＴＦＴアレイ基板の製造歩留まり、さらには、液晶表示パネルの製造歩留まりを向上させることができる。

本発明によるＴＦＴアレイ基板は、上記構成に加えて、上記終端部パターンが、最も外側に配置された上記ゲート配線よりも外側に伸延させた上記半導体配線の終端部に対して形成される。最も外側のゲート配線から突出させて形成された半導体配線の終端部は、半導体配線をパターニングするためのドライエッチング工程において、上記ゲート配線及び半導体配線の交点で静電破壊による絶縁不良が発生し易い。このため、この様な構成により、静電破壊による影響を効果的に抑制することができる。

本発明によるＴＦＴアレイ基板は、上記構成に加えて、上記終端パターンが、上記ゲート配線のいずれかに接続される。この様な構成により、最も外側のゲート配線から突出させて形成された半導体配線の突出部が電気的には突出部でない場合とほぼ等価にすることができ、半導体配線の突出部における損傷をより効果的に抑制することができる。

本発明によるＴＦＴアレイ基板は、上記構成に加えて、第１メタル層からなり、ゲート配線に対して平行に位置され、互いに接続された多数の補助容量電極を備え、上記終端パターンは、最も外側に配置された上記補助容量電極よりも外側に伸延させた上記半導体配線の終端部に対して形成される。最も外側の補助容量電極から突出させて形成された半導体配線の終端部は、半導体配線をパターニングするためのドライエッチング工程において、上記補助容量電極及び半導体配線の交点で静電破壊による絶縁不良が発生し易い。このため、この様な構成により、静電破壊による影響を効果的に抑制することができる。

本発明によるＴＦＴアレイ基板は、上記構成に加えて、上記終端パターンが、上記補助容量電極に接続されている。この様な構成により、最も外側の補助容量電極から突出させて形成された半導体配線の突出部が電気的には突出部でない場合とほぼ等価にすることができ、半導体配線の突出部における損傷をより効果的に抑制することができる。

本発明によるＴＦＴアレイ基板は、上記構成に加えて、上記終端パターンが、各半導体配線ごとに独立したパターンからなる。

本発明によるＴＦＴアレイ基板は、上記半導体配線が終端部を尖鋭させた尖鋭部を有し、２以上の上記半導体配線について尖鋭部を近接して配置することによりスパークギャップを形成し、上記終端部パターンが、スパークギャップを形成する尖鋭部をともに内包するパターンからなる。

本発明によれば、半導体配線のパターニング時に静電破壊が発生するのを抑制することができ、ＴＦＴアレイ基板の製造歩留まりを向上させることができる。また、製造歩留まりを向上させることにより、高品質のＴＦＴアレイ基板を安価に提供することを目的とする。

実施の形態１．
図１は、本発明によるＴＦＴアレイ基板を含む液晶表示装置の一構成例を示した図である。図中の１はＴＦＴアレイ基板、２は制御基板、３はゲート駆動モジュール、４はソース駆動モジュール、５は表示領域である。また、６はＴＦＴ、７は画素容量、１１Ｌはゲート配線、１５Ｌはソース配線である。

ＴＦＴアレイ基板１には、ガラス基板上に多数のゲート配線１１Ｌが平行に形成されるとともに、これらのゲート配線１１Ｌに交差させて多数のソース配線１５Ｌが平行に形成され、さらにゲート配線１１Ｌ及びソース配線１５Ｌの各交点ごとにＴＦＴ６が形成されている。これらのＴＦＴ６は、ゲート電極Ｇ及びソース電極Ｓが、ゲート配線１１Ｌ及びソース配線１５Ｌにそれぞれ接続され、また、ドレイン電極Ｄが対応する画素電極（図中の画素容量７）に接続されている。これらの画素電極が配置された矩形領域が表示領域５であり、各ゲート配線１１Ｌは表示領域５を左右方向に横断するように形成され、各ソース配線１５Ｌは表示領域５を上下方向に横断するように形成されている。

上記ＴＦＴ６は、ゲート電極Ｇ及びソース電極Ｓが、ゲート配線１１Ｌ及びソース配線１５Ｌにそれぞれ接続され、ドレイン電極Ｄが画素電極に接続されている。このため、各ＴＦＴ６は、ゲート配線１１Ｌの電位に基づいてオンオフ制御され、オン時におけるソース配線１５Ｌの電位が画素電極に書き込まれる。なお、ＴＦＴアレイ基板１は、ガラス基板上に共通電極及びカラーフィルタを形成したカラーフィルタ基板と張り合わされ、その間隙に液晶を封入して液晶表示パネルを構成しているが、図１では、カラーフィルタ基板を省略して示している。

制御基板２は、外部から入力される画像信号に基づいて、ゲート駆動モジュール３及びソース駆動モジュール４を制御し、画像表示を行なっている。ゲート駆動モジュール３は、ゲートドライバ回路が絶縁性フィルム上に形成されたＴＣＰ（Tape Carrier Package）と呼ばれる可撓性の薄型回路であり、制御基板２の出力信号に基づいてゲート配線１１Ｌを駆動している。同様にして、ソース駆動モジュール４は、ソースドライバ回路が絶縁性フィルム上に形成されたＴＣＰであり、制御基板２の出力信号に基づいてソース配線１５Ｌを駆動している。

図２は、ＴＦＴアレイ基板１上の表示領域５内の一画素（図１の領域Ａ１）を拡大して示した平面図である。ＴＦＴアレイ基板１上の一画素は、ＴＦＴ６と、コンタクトホール２１を介して当該ＴＦＴ６のドレイン電極１５Ｄに接続された画素電極１７からなる。画素電極１７は、ゲート配線１１Ｌ及びソース配線１５Ｌに囲まれるとともに、画素電極１７を横断する補助容量電極１１Ｃが形成されている。

ソース配線１５Ｌの下層には、ソース配線１５Ｌに沿って伸延させた半導体配線１４Ｌが形成されている。この半導体配線１４Ｌの幅は、ソース配線１５Ｌよりも狭く、ソース配線１５Ｌと重複させて配置され、表示領域５を上下方向に横断している。補助容量電極１１Ｃは、画素容量を増大させるため、画素電極１７の中央付近を横断するように形成された電極であり、ゲート配線１１Ｌと平行に配置され、ソース配線１５Ｌと交差しながら表示領域５を左右方向に横断している。

ＴＦＴ６は、ゲート配線１１Ｌ及びソース配線１５Ｌの交点付近に形成され、ソース電極１５Ｓ、ドレイン電極１５Ｄ、ゲート電極１１Ｇ及びＴＦＴ半導体部１４Ｔにより構成される。ソース電極１５Ｓは、ソース配線１５ＬをＴＦＴ領域へ分岐させたパターンからなる。ゲート電極１１Ｇは、ゲート配線１１Ｌの一部であり、ＴＦＴ領域内に形成された配線部分からなる。また、ＴＦＴ半導体部１４Ｔは、半導体配線１４ＬをＴＦＴ領域へ分岐させたパターンからなる。

図３（ａ）には、図２のＡ−Ａ切断線による断面図が示され、図３（ｂ）には、図２のＢ−Ｂ切断線による断面図が示されている。ＴＦＴ６は、ゲート電極１１ＧがＴＦＴ半導体部１４Ｔよりも下層（絶縁性基板１０側）に配置されたバックチャネル型ＴＦＴである。

ＴＦＴ６が形成されたＴＦＴ領域では、絶縁性基板１０上にゲート電極１１Ｇが形成されるとともに、ゲート電極１１Ｇ上に絶縁膜１２を介してＴＦＴ半導体部１４Ｔが形成されている。また、ソース電極１５Ｓ及びドレイン電極１５Ｄは、ＴＦＴ半導体部１４Ｔ上においてチャネル領域２０を挟んで対向するように形成されている。さらに、ソース電極１５Ｓ、ドレイン電極１５Ｄ及びチャネル領域２０上には層間絶縁膜１６が形成されている。ドレイン電極１５Ｄ上の層間絶縁膜１６には、コンタクトホール２１が形成されており、このコンタクトホール２１を介して、画素電極１７がドレイン電極１５Ｄに接続されている。

絶縁性基板１０は、ガラス等を素材とする透明性及び絶縁性を有する基板である。ゲート電極１１Ｇは、絶縁性基板１０上に形成されたＣｒ，Ａｌ，Ｍｏ等からなる第１メタル層をパターニングして形成される。絶縁膜１２は、第１メタル層をより上方の層から絶縁するＳｉＮｘ等からなる。ＴＦＴ半導体部１４ＴはシリコンＳｉ等を主成分とする半導体層により形成されており、絶縁膜１２上に形成されたノンドープ層と、当該ノンドープ層上に形成されたコンタクト層の２層からなる。チャネル領域２０では、コンタクト層がエッチングにより除去されてノンドープ層のみが残されている。ソース電極１５Ｓ及びドレイン電極１５Ｄは、ＴＦＴ半導体部１４Ｔ上に形成されたＣｒ，Ａｌ，Ｍｏ等からなる第２メタル層をパターニングして形成される。層間絶縁膜１６は、第２メタル層をより上方の層から絶縁するＳｉＮｘ等からなる。

画素電極領域では、絶縁性基板１０上に絶縁膜１２及び層間絶縁膜１６を介して画素電極１７が形成されている。この画素電極１７はＩＴＯ（Indium Tin Oxide）等からなる透明電極である。画素電極領域内の一部に形成される補助容量電極１１Ｃには、上記第１メタル層が用いられる。すなわち、補助容量電極１１Ｃは絶縁性基板１０上に形成され、絶縁膜１２を介して画素電極１７と対向しており、この補助容量電極１１Ｃを基準電位に保持することによって画素容量を増大させている。

ソース配線１５Ｌが形成されたソース配線領域では、絶縁膜１２を介して絶縁性基板１０上に半導体配線１４Ｌが形成されている。この半導体配線１４Ｌ上に、半導体配線１４Ｌよりも広幅のソース配線１５Ｌが形成され、さらに、ソース配線１５Ｌ上に層間絶縁膜１６が形成されている。半導体配線１４Ｌには、上記半導体層が用いられ、ソース配線１５Ｌには、上記第２メタル層が用いられる。

また、図３（ｂ）に示した通り、ソース配線１５Ｌ及び補助容量電極１１Ｃの交差領域では、上記第１メタル層からなる補助容量電極１１Ｃが絶縁性基板１０上に形成されており、この補助容量電極１１Ｃ上に絶縁膜１２を介して半導体配線１４Ｌ及びソース配線１５Ｌが形成されている。全く同様にして、ソース配線１５Ｌ及びゲート配線１１Ｌの交差領域では、上記第１メタル層からなるゲート配線１１Ｌが絶縁性基板１０上に形成されており、このゲート配線１１Ｌ上に絶縁膜１２を介して半導体配線１４Ｌ及びソース配線１５Ｌが形成されている。

図４は、図２のＴＦＴアレイ基板１の製造工程の一例を示した平面図であり、ＴＦＴ領域及びその周辺が示されている。また、図５は、当該製造工程におけるＡ−Ａ断面を示した断面図である。まず、スパッタ法又は蒸着法により、絶縁性基板１０上にＣｒ，Ａｌ，Ｔｉ，Ｔａ，Ｍｏ，Ｗ，Ｎｉ等からなる第１メタル層を成膜する。この第１メタル層をパターニングすることにより、ゲート配線１１Ｌ、ゲート電極１１Ｇ及び補助容量電極１１Ｃが形成される（図５（ａ））。

次に、プラズマＣＶＤ法等によって、絶縁膜１２、ノンドープ層及びコンタクト層を連続して成膜する（図５（ｂ））。絶縁膜１２は、窒化シリコンＳｉＮｘ、酸化シリコンＳｉＯｘ等からなる。半導体層は、非晶質シリコン、多結晶シリコン等からなり、コンタクト層は、当該シリコン層にリン、砒素等のｎ型不純物がドーピングされたｎ^＋シリコンからなる。この半導体層はドライエッチングによりパターニングされ、半導体配線１４Ｌ及びＴＦＴ半導体部１４Ｔが形成される（図４（ａ），図５（ｃ））。

次に、スパッタ法又は蒸着法により、Ｃｒ，Ａｌ，Ｔｉ，Ｔａ，Ｍｏ，Ｗ，Ｎｉ等からなる第２メタル層を成膜し、この第２メタル層をパターニングして、ソース配線１５Ｌ、ソース電極１５Ｓ及びドレイン電極１５Ｄが形成される。続いて、ソース電極１５Ｓ及びドレイン電極１５Ｄをマスクとして、チャネル領域２０をエッチングし、ノンドープ層を残してコンタクト層を除去する（図４（ｂ），図５（ｄ））。

次に、窒化シリコンＳｉＮｘ、酸化シリコンＳｉＯｘ、有機ポリマー等からなる層間絶縁膜１６を成膜し、この絶縁膜１６をパターニングして、ドレイン電極１５Ｄ上にコンタクトホール２１を形成する（図５（ｅ））。最後に、ＩＴＯ等からなる透明導電膜を成膜し、この透明導電膜をパターニングすることによって、コンタクトホール２１を含む画素電極領域に画素電極１７が形成される（図４（ｃ），図５（ｆ））。

図６〜図８は、本発明の実施の形態１によるＴＦＴアレイ基板１の要部について一構成例を示した図であり、表示領域５の下端辺付近（図１の領域Ａ２）における半導体配線１４Ｌの終端部付近の様子が示されている。図６は、製造工程中における様子を示した平面図であり、図７は製造後における様子を示した平面図である。また、図８の（ａ）は図６におけるＣ−Ｃ断面、図８の（ｂ）は図７のＤ−Ｄ断面を示した図である。

このＴＦＴアレイ基板１は、ともに第１メタル層からなる多数の補助容量電極１１Ｃ及び多数のゲート配線１１Ｌが平行に形成されており、表示領域５の下端の最も外側には、ゲート配線１１Ｌが形成されている。半導体配線１４Ｌは、第１メタル層上に絶縁膜１２を介して形成され、補助容量電極１１Ｃ及びゲート配線１１Ｌに直交させて形成される。この半導体配線１４Ｌは、最も外側のゲート配線１１Ｌと交差した後、更に外側へ突出させて終端され、ゲート配線１１Ｌよりも外側に位置する半導体配線１４Ｌの突出部に対応させて、第１メタル層からなる終端部パターン１１Ｅが配置されている。

終端部パターン１１Ｅは、半導体配線１４Ｌの上記突出部を内包する形状からなる。すなわち、ゲート配線１１Ｌを半導体配線１４Ｌとの交点から、半導体配線１４Ｌの終端部よりも外側まで、半導体配線１４Ｌに沿って伸延させた形状からなる。また、半導体配線１４Ｌよりも幅が広く、半導体配線１４Ｌの突出部は、終端部パターン１１Ｅによって完全に覆われている。

半導体配線１４Ｌの突出部が形成される領域に、第１メタル層からなる終端部パターン１１Ｅを形成することによって、当該突出部は、第１メタル層との関係において、第１メタル層よりも外側に突出した形状ではなくなる。つまり、半導体配線１４Ｌ自体の形状としては何ら違いはないが、電気的には第１メタル層から突出した部分ではなくなっている。このため、半導体配線１４Ｌの終端部から第１メタル層との交点までに発生していた損傷を防止することができ、ＴＦＴアレイ基板の製造歩留まりを向上させることができる。

図９は、本発明の実施の形態１によるＴＦＴアレイ基板の他の例を示した図であり、表示領域５の上端における半導体配線１４Ｌの終端部付近の様子が示されている。図９は、製造工程中の様子を示した図であり、図１０は製造後の様子を示した図である。図９中のＣ−Ｃ断面及び図１０中のＤ−Ｄ断面は、図８の（ａ）及び（ｂ）と同じである。

ＴＦＴアレイ基板１の表示領域５上端の最も外側には、補助容量電極１１Ｃが形成されている。半導体配線１４Ｌは、最も外側の補助容量電極１１Ｃと交差した後、更に外側へ突出させて終端しており、補助容量電極１１Ｃよりも外側に位置する半導体配線１４Ｌの突出部に対応させて、第１メタル層からなる終端部パターン１１Ｅが配置されている。

この終端部パターン１１Ｅは、図６及び図７の場合と同様、半導体配線１４Ｌの上記突出部を内包する形状からなる。すなわち、補助容量電極１１Ｃを半導体配線１４Ｌとの交点から、半導体配線１４Ｌの終端部よりも外側まで、半導体配線１４Ｌに沿って伸延させた形状からなる。また、半導体配線１４Ｌよりも幅が広く、半導体配線１４Ｌの突出部は、終端部パターン１１Ｅによって完全に覆われている。

ＴＦＴアレイ基板１の上端部には、ソース駆動モジュール４の端子が接続されるパッド１００が配置されている。各パッド１００は、ＩＴＯを用いて形成され、コンタクトホール１０１を介してソース配線１５Ｌに接続されている。つまり、ソース配線１５Ｌは、ＴＦＴアレイ基板１の上部側においてソース駆動モジュール４に接続されている。このため、ソース配線１５Ｌが、最も外側の補助容量電極１１Ｃとの交点において断線した場合、当該ソース配線１５Ｌは制御不能となり、縦に１本の線状欠陥が発生することになる。この様なソース配線１５Ｌの断線を防止するために半導体配線１４Ｌが形成されており、半導体配線１４Ｌは、最も外側の補助容量電極１１Ｃとの交点から突出した突出部を有していなければならない。しかしながら、上述した通り、半導体配線１４Ｌが突出部を有すると、半導体層のドライエッチング処理の際、第１メタル層との交点における絶縁膜１２が破壊され、ソース配線１５Ｌが補助容量電極１１Ｃに短絡されると、線状欠陥が発生することになる。

このため、半導体配線１４Ｌの突出部が形成される位置に、第１メタル層からなる終端部パターン１１Ｅを形成すれば、第１メタル層との交点におけるソース配線１５Ｌの断線を防止しつつ、交点における第１メタル層との短絡も防止することができる。

本実施の形態によれば、最も外側に位置するゲート配線１１Ｌ又は補助容量電極１１Ｃを半導体配線１４Ｌに沿って更に外側に伸延させ、半導体配線１４Ｌの突出部を内包する形状からなる終端部パターン１１Ｅを形成している。従って、半導体配線１４Ｌが、形状としての突出部を有している場合であっても、当該突出部は、第１メタル層との関係では突出していない状態になり、剥離帯電に起因する絶縁破壊が発生するのを防止することができる。

実施の形態２．
実施の形態１では、終端部パターン１１Ｅが、半導体配線１４Ｌの突出部を内包するパターンからなる場合について説明した。これに対し、本実施の形態では、終端部パターン１１Ｅが、半導体配線１４Ｌの終端部を内包し、かつ、ゲート配線１１Ｌ又は補助容量電極１１Ｃに接続されたパターンからなる場合について説明する。

図１１は、本発明の実施の形態２によるＴＦＴアレイ基板の要部について一構成例を示した図であり、半導体層のパターニング後の表示領域５の下端における半導体配線１４Ｌの終端部付近の様子が示されている。

終端部パターン１１Ｅは、半導体配線の終端部を内包し、かつ、ゲート配線１１Ｌを伸延させて形成される第１メタル層のパターンからなる。すなわち、この終端部パターン１１Ｅは、半導体配線１４Ｌの突出部に沿って伸延させたパターンではなく、半導体配線１４Ｌの突出部のうち、ゲート配線１１Ｌと終端部との間の一部は、第１メタル層と重複していない。

剥離帯電により損傷を受けるのは、半導体配線１４Ｌの突出部である。つまり、第１メタル層からなる最も外側に形成されたゲート配線１１Ｌ又は補助容量電極１１Ｃと交差し、更にその外側に突出している部分である。このため、半導体配線１４Ｌの終端部を内包する終端部パターンを形成し、この終端部パターン１１Ｅをゲート配線１１Ｌ又は補助容量電極１１Ｃに接続しておくことによって、終端部パターン１１Ｅは、電気的にゲート配線１１Ｌ又は補助容量電極１１Ｃと等価となる。このため、半導体配線１４Ｌの突出部を起因とする静電破壊を防止することができる。

実施の形態３．
実施の形態１及び２では、終端部パターン１１Ｅが、ゲート配線１１Ｌ又は補助容量電極１１Ｃに接続されている場合について説明した。これに対し、本実施の形態では、終端部パターン１１Ｅが、ゲート配線１１Ｌ及び補助容量電極１１Ｃから電気的に独立したパターンである場合について説明する。

図１２は、本発明の実施の形態３によるＴＦＴアレイ基板の要部について一構成例を示した図であり、半導体層のパターニング後の表示領域５下端における半導体配線の終端部付近の様子が示されている。この終端部パターン１１Ｅは、第１メタル層からなり、半導体配線１４Ｌの終端部を内包する形状を有するが、ゲート配線１１Ｌ及び補助容量電極１１Ｃに接続されておらず、電気的にフローティングな状態になっている。

剥離帯電に起因する電流が半導体配線１４Ｌの終端部から流れた場合であっても、その大部分、あるいは、少なくとも一部が、直下の絶縁膜１２を破壊して、終端部パターン１１Ｅに流れると考えられる。本実施の形態における終端部パターン１１Ｅは、最終製品においても電気的にフローティングであるため、ソース配線１５Ｌと短絡したとしても不良の原因になることはない。従って、ゲート配線１１Ｌ又は補助容量電極１１Ｃとの交点における絶縁破壊を抑制し、剥離帯電によって線状不良が発生するのを抑制することができる。

実施の形態４．
実施の形態１〜３では、半導体配線１４Ｌの終端部に終端部パターン１１Ｅを設ける場合について説明した。これに対し、本実施の形態では、２以上の半導体配線１４Ｌの終端部によりスパークギャップを形成させ、当該スパークギャップを内包する終端部パターン１１Ｅを形成する場合について説明する。

図１３は、本発明の実施の形態４によるＴＦＴアレイ基板の要部について一構成例を示した図であり、半導体層のパターニング後の表示領域５下端における半導体配線の終端部付近の様子が示されている。

各半導体配線１４Ｌは、最も外側のゲート配線１１Ｌ又は補助容量電極１１Ｃよりも外側に位置する終端部が尖鋭形状からなり、隣接する半導体配線１４Ｌ間で、尖鋭部を近接させてスパークギャップを形成している。この様にして２以上の半導体配線１４Ｌ間にスパークギャップを形成しておけば、一方の半導体配線１４Ｌが帯電し、上記半導体配線１４Ｌ間に大きな電位差が生じた場合には、当該スパークギャップにおいて放電させることができる。

つまり、半導体層のドライエッチング時における剥離帯電によって半導体配線１４Ｌが帯電した場合、その電荷は、スパークギャップを介して隣接する半導体配線１４Ｌへも放電することが期待できる。なお、スパークギャップによる放電によって隣接する半導体配線１４Ｌ同士が短絡した場合であっても、シリコンＳｉからなる半導体層の抵抗は十分に高く、表示への影響はない。

半導体配線１４Ｌの尖鋭部の間隔はできるだけ狭いことが望ましく、ＴＦＴのソース電極１５Ｓ、ドレイン電極１５Ｄ間の距離よりも短いことが望ましい。例えば、ソース電極１５Ｓ、ドレイン電極１５Ｄ間の距離が３．５μｍであれば、スパークギャップを形成する尖鋭部間の距離を３μｍにすればよい。さらに、尖鋭部は対向させて配置させることが望ましい。

また、半導体配線１４Ｌの終端部には、上記スパークギャップを内包し、第１メタルからなる終端部パターン１１Ｅが形成されている。すなわち、終端部パターン１１Ｅが、スパークギャップを形成する２以上の半導体配線１４Ｌの終端部を内包している。このため、終端部パターン１１Ｅが、実施の形態３の場合と同様の機能を有するとともに、スパークギャップにおいて放電された電荷が、終端部パターン１１Ｅに流れることが期待される。

本実施の形態によれば、２以上の半導体配線１４Ｌの尖鋭部を近接して配置したスパークギャップを設けることにより、半導体配線１４Ｌ間に電位差が生じた場合に、スパークギャップにおいて放電させることができ、ゲート配線１１Ｌへの放電による静電破壊を防止することができる。また、スパークギャップを構成する半導体配線１４Ｌの尖鋭部を内包する第１メタル層からなる終端部パターンを形成することにより、実施の形態３と同様の作用効果を得ることができる。

本発明によるＴＦＴアレイ基板を含む液晶表示装置の一構成例を示した図である。 ＴＦＴアレイ基板１上の表示領域５内の一画素（図１の領域Ａ１）を拡大して示した平面図である。 図２のＡ−Ａ切断線及びＢ−Ｂ切断線による断面図である。 ＴＦＴアレイ基板の製造工程の一例を示した図である（平面図）。 ＴＦＴアレイ基板の製造工程の一例を示した図である（断面図）。 本発明の実施の形態１によるＴＦＴアレイ基板１の要部について一構成例を示した図であり、製造工程中における様子を示した平面図である。 図６の製造後における様子を示した平面図である。 図６のＣ−Ｃ断面、図７のＤ−Ｄ断面を示した図である。 本発明の実施の形態１によるＴＦＴアレイ基板の他の例を示した図であり、製造工程中における様子を示した図である。 図９の製造後における様子を示した図である。 本発明の実施の形態２によるＴＦＴアレイ基板の要部について一構成例を示した図である。 本発明の実施の形態３によるＴＦＴアレイ基板の要部について一構成例を示した図である。 本発明の実施の形態４によるＴＦＴアレイ基板の要部について一構成例を示した図である。 半導体層のパターニング処理後に観察されたＴＦＴアレイ基板の半導体層の損傷を示した図である。 ドライエッチング処理の一例を示した図である。

符号の説明

１ アレイ基板
２ 制御基板
３ ゲート駆動モジュール
４ ソース駆動モジュール
５ 表示領域
６ ＴＦＴ
７ 画素容量
１０ 絶縁性基板
１１Ｌ ゲート配線
１１Ｇ ゲート電極
１１Ｅ 終端部パターン
１１Ｃ 補助容量電極
１２ 絶縁膜
１４Ｔ 半導体部
１４Ｌ 半導体配線
１５Ｌ ソース配線
１５Ｓ ソース電極
１５Ｄ ドレイン電極
１６ 層間絶縁膜
１７ 画素電極
２０ チャネル領域
２１ コンタクトホール

Claims (7)

1. 第１メタル層からなる多数のゲート配線と、
   第２メタル層からなり、上記ゲート配線に交差させて配置された多数のソース配線と、
   上記第１メタル層からなるゲート電極、上記第２メタル層からなるソース電極及びドレイン電極、並びに、上記第１メタル層及び上記第２メタル層間に形成される絶縁膜及び半導体層により構成されるＴＦＴと、
   上記半導体層からなり、上記ソース配線下に配置され、上記ソース配線に沿って伸延させた半導体配線と、
   上記第１メタル層からなり、上記半導体配線の終端部を内包する終端部パターンとを備えたことを特徴とするＴＦＴアレイ基板。
2. 上記終端部パターンは、最も外側に配置された上記ゲート配線よりも外側に伸延させた上記半導体配線の終端部に対して形成されることを特徴とする請求項１に記載のＴＦＴアレイ基板。
3. 上記終端パターンは、上記ゲート配線のいずれかに接続されていることを特徴とする請求項１に記載のＴＦＴアレイ基板。
4. 第１メタル層からなり、ゲート配線に対して平行に位置され、互いに接続された多数の補助容量電極を備え、
   上記終端パターンは、最も外側に配置された上記補助容量電極よりも外側に伸延させた上記半導体配線の終端部に対して形成されることを特徴とする請求項１に記載のＴＦＴアレイ基板。
5. 上記終端パターンが、上記補助容量電極に接続されていることを特徴とする請求項４に記載のＴＦＴアレイ基板。
6. 上記終端パターンが、各半導体配線ごとに独立したパターンであることを特徴とする請求項１に記載のＴＦＴアレイ基板。
7. 上記半導体配線が終端部を尖鋭させた尖鋭部を有し、２以上の上記半導体配線について尖鋭部を近接して配置することによりスパークギャップを形成し、
   上記終端部パターンが、スパークギャップを形成する尖鋭部をともに内包するパターンからなることを特徴とする請求項１に記載のＴＦＴアレイ基板。
   

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