KR101810304B1 - 가요성 디스플레이 - Google Patents

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Abstract

픽셀들 또는 서브 픽셀들의 어레이를 갖는 가요성 디스플레이가 제공된다. 디스플레이는 가요성 기판 및 기판 상의 픽셀들 또는 서브 픽셀들의 어레이에 대응하는 박막 트랜지스터(TFT)들의 어레이를 포함한다. 디스플레이는 또한 TFT의 게이트 전극에 연결된 제1 복수의 금속 라인 및 TFT의 소스 전극 및 드레인 전극에 연결된 제2 복수의 금속 라인을 포함한다. 제1 복수의 금속 라인 및 제2 복수의 금속 라인 중 적어도 하나는 TFT 영역의 비신축성(non-stretchable) 부분 및 TFT 영역 외측의 신축성 부분을 포함한다.

Description

가요성 디스플레이{FLEXIBLE DISPLAY}
관련 출원 상호 참조
본 특허 협력 조약 특허 출원은 2013년 3월 15일에 출원되고 발명의 명칭이 "가요성 디스플레이"인 미국 정규 출원 제13/837,311에 대하여 우선권을 주장하고, 이는 2012년 11월 16일에 출원되고, 발명의 명칭이 "가요성 디스플레이"인 미국 가출원 제61/727,473에 대하여 우선권을 주장하며, 이들 각각의 내용은 본 명세서에 전체적으로 참조로서 포함된다.
본 명세서에서 설명하는 실시예들은 일반적으로 컴퓨팅 디바이스들을 위한 가요성 디스플레이에 관한 것으로, 더 상세하게는 디스플레이가 휘어짐에 따라 단선 또는 균열 없이 구부러질 수 있는 금속 트레이스를 갖는 가요성 디스플레이를 구현하는 것에 관한 것이다.
가요성 디스플레이를 만들기 위하여, 많은 디스플레이 컴포넌트들이 유기 발광 층, 유기 패시베이션 층과 같은 유기 재료 및 가요성 기판으로서 중합체 기판을 사용하도록 개발되어 왔다. 그러나, 디스플레이의 금속 트레이스를 유기 재료로 교체하는 것은 어려운데, 그 이유는 유기 재료의 전기 전도성이 금속 트레이스만큼 높지 않기 때문이다. 디스플레이 패널이 구부러지면 금속 트레이스가 파괴되거나 단절될 수 있는데, 그 이유는 금속 트레이스의 파괴 변형 한계(fracture strain limit)가 약 1%이기 때문이다. 일부 다른 컴포넌트들은 계속 실리콘 질화물을 사용하는데, 이 역시 균열이 생길 수 있다. 따라서, 디스플레이 컴포넌트들이 구부러지거나 휘어질 수 있도록 하는 것이 바람직하다.
일반적으로, 본 명세서에서 설명하는 실시예들은 전자 디바이스를 위한 디스플레이에 관한 것이다. 디스플레이는 유기 발광 다이오드(OLED) 디스플레이일 수 있다. 디스플레이는 픽셀들 또는 서브 픽셀들의 어레이 및 각 픽셀 또는 서브 픽셀을 구동하는 박막 트랜지스터들을 지지하는 가요성 기판을 포함한다. 디스플레이는 하나 이상의 축에 대하여 휘어질 수 있다. 예를 들어, 디스플레이는 둘둘 말아 원통을 형성하거나 구부려서 비평면 형상으로 될 수 있다. 그러한 유연성을 제공함으로써, 디스플레이의 휴대성 및 특정 동작이 강화될 수 있다.
일 실시예에서, 픽셀들 또는 서브 픽셀들의 어레이를 갖는 가요성 디스플레이가 제공된다. 디스플레이는 가요성 기판 및 기판 상의 픽셀들 또는 서브 픽셀들의 어레이에 대응하는 박막 트랜지스터(TFT)들의 어레이를 포함한다. 디스플레이는 또한 TFT의 게이트 전극에 연결된 제1 복수의 금속 라인(metal line) 및 TFT의 소스 전극 및 드레인 전극에 연결된 제2 복수의 금속 라인을 포함한다. 제1 복수의 금속 라인 및 제2 복수의 금속 라인 중 적어도 하나는 TFT 영역의 비신축성(non-stretchable) 부분 및 TFT 영역 외측의 신축성 부분을 포함한다.
다른 실시예에서, 픽셀들 또는 서브 픽셀들의 어레이를 갖는 가요성 디스플레이가 제공된다. 디스플레이는 가요성 기판 및 가요성 기판 위의 버퍼층을 포함한다. 디스플레이는 또한 기판 상의 픽셀들 또는 서브 픽셀들의 어레이에 대응하는 박막 트랜지스터(TFT)들의 어레이를 포함한다. 디스플레이는 TFT의 게이트 전극에 연결된 제1 복수의 금속 라인 및 TFT의 소스 전극 및 드레인 전극에 연결된 제2 복수의 금속 라인을 추가로 포함한다. 디스플레이는 또한 TFT 및 픽셀들 외측의 집적 회로(IC) 기판, 및 TFT와 IC 기판 사이에 연결된 복수의 금속 트레이스를 포함한다. 복수의 금속 트레이스는 TFT의 게이트 전극을 위한 제1 금속과 TFT의 소스 전극 및 드레인 전극을 위한 제2 금속 중 적어도 하나로 형성된다. 복수의 금속 트레이스가 버퍼층 위에 배치된다. TFT 영역 외측의 버퍼층은 줄무늬(striation) 패턴을 갖도록 구성된다.
부가적인 실시예들 및 특징들은 이하의 설명에서 부분적으로 상술되며, 부분적으로는 본 명세서의 심사 시에 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 명백해지거나 또는 본 명세서에서 논의된 실시예들의 실행에 의해 학습될 수 있다. 특정 실시예들의 특징 및 이점에 관한 추가적 이해는 본 개시 내용의 일부를 형성하는 명세서의 나머지 부분 및 도면을 참조하는 것에 의해 실현될 수 있다.
도 1은 샘플 디스플레이의 단일 픽셀을 도시한다.
도 2는 금속 라인에 신축응력(stretching stress)을 가하는 가요성 디스플레이의 일 예를 나타낸다.
도 3은 일반적으로 일련의 게이트 라인에 중첩하는 데이터 라인을 도시한다.
도 4는 디스플레이 디바이스를 위한 일련의 박막 트랜지스터(TFT)들을 도시한다.
도 5는 디스플레이의 휨으로 인한 변형을 수용할 수 있는 사형(serpentine) 데이터 라인을 갖는 가요성 디스플레이를 도시한다.
도 6은 자신의 길이를 따라 사인파(sine wave)를 닮은 금속 트레이스를 도시한다.
도 7은 본 명세서에서 설명하는 실시예들에 따라 금속 트레이스들을 위한 2 개의 가능한 잉여 설계를 도시한다.
도 8은 다수의 TFT와 함께, 샘플 디스플레이의 게이트/컨트롤 라인 및 데이터 라인을 도시한다.
도 9는 일반적으로 디스플레이 픽셀의 TFT의 일부분 및 TFT와 연관된 금속 트레이스들의 단면을 도시한다.
도 10은 도 9의 버퍼층의 단순화된 모습을 도시한다.
도 11은 도 9의 버퍼층의 대안적인 실시예의 단순화된 모습을 도시한다.
도 12 및 도 13은 도 10에 도시된 버퍼층을 생성할 수 있는 하나의 샘플 마스킹 및 애싱(ashing) 동작을 도시한다.
도 14는 줄무늬들이 예상 균열 간격마다 실리콘 질화물의 버퍼층에 형성된 버퍼층의 대안적인 실시예를 도시한다.
도 15는 균열 없이 구부러지거나 휠 수 있는 영역을 형성하기 위하여 실리콘 질화물이 얇아진 버퍼층의 대안적인 실시예를 도시한다.
도 16은 줄무늬들이 ILD의 실리콘 질화물 부분에 형성된, 가요성 디스플레이에 사용하기 적합한 ILD를 도시한다.
도 17은 실리콘 질화물이 게이트 금속 팬아웃(fanout) 위에서 제거되지만 게이트 금속 영역간에서는 보존되는 대안적인 ILD이다.
도 18은 가요성 디스플레이에 사용하기 적합한 ILD의 또 다른 실시예이다.
도 19a는 제1 실시예의 신축성 금속 트레이스를 위한 샘플 사형 패턴을 도시한다.
도 19b는 제2 실시예에서 신축성 금속 트레이스를 위한 샘플 사인파 패턴을 도시한다.
도 19c는 제3 실시예에서 신축성 금속 트레이스를 위한 샘플 사인파 형상 패턴을 도시한다.
도 19d는 제4 실시예에서 신축성 금속 트레이스를 위한 한 쌍의 사형 패턴을 도시한다.
도 19e는 제5 실시예에서 신축성 금속 트레이스를 위한 한 쌍의 사인파 형상 패턴을 도시한다.
도 19f는 제6 실시예에서 신축성 금속 트레이스를 위한 한 쌍의 구형파(square wave) 형상 패턴을 도시한다.
도 19g는 본 개시 내용의 실시예에 따른 도 19d의 두 금속 트레이스들 사이의 제1 중첩 영역의 단면도를 도시한다.
도 19h는 본 개시 내용의 실시예에 따른 도 19d의 두 금속 트레이스들 사이의 제2 중첩 영역의 단면도를 도시한다.
도 20a는 본 개시 내용의 실시예들에 따른 가요성 디스플레이의 평면도를 도시한다.
도 20b는 본 개시 내용의 제1 실시예에 따른 집적 회로(IC) 기판과 TFT 사이에 연결된 금속 트레이스들에 중첩하는 균일한 버퍼 또는 층간 절연막(ILD)을 포함하는 영역의 평면도를 도시한다.
도 20c는 본 개시 내용의 제2 실시예에 따른 집적 회로(IC) 기판과 TFT 사이에 연결된 금속 트레이스들에 중첩하는 줄무늬 버퍼 또는 ILD 패턴을 포함하는 영역의 평면도를 도시한다.
도 20d는 본 개시 내용의 제3 실시예에 따른 집적 회로(IC) 기판과 TFT 사이에 연결된 금속 트레이스들에서 벗어난 줄무늬 버퍼 또는 ILD 패턴을 포함하는 영역의 평면도를 도시한다.
도 21a는 본 개시 내용의 실시예들에 따른 도 20a의 단면도를 도시한다.
도 21b는 본 개시 내용의 실시예들에 따른 도 20b의 단면도를 도시한다.
도 21c는 본 개시 내용의 실시예들에 따른 도 20c의 단면도를 도시한다.
도 21d는 본 개시 내용의 실시예들에 따른 도 20d의 단면도를 도시한다.
일반적으로, 본 명세서에서 설명하는 실시예들은 전자 디바이스를 위한 디스플레이에 관한 것이다. 디스플레이는 유기 발광 다이오드(OLED) 디스플레이일 수 있다. 디스플레이는 픽셀들 또는 서브 픽셀들의 어레이 및 각 픽셀 또는 서브 픽셀을 구동하는 박막 트랜지스터(TFT)들을 지지하는 가요성 기판을 포함한다. 디스플레이는 하나 이상의 축에 대하여 휘어질 수 있다. 예를 들어, 디스플레이는 둘둘 말아 원통을 형성하거나 구부려서 비평면 형상으로 될 수 있다. 그러한 유연성을 제공함으로써, 디스플레이의 휴대성 및 특정 동작이 강화될 수 있다.
디스플레이는 TFT 외측에서 휘어질 수 있다. 예를 들어, 디스플레이는 TFT 외측의 영역에서 신축성 게이트 라인 및/또는 신축성 데이터 라인을 포함할 수 있다. 디스플레이는 또한 가요성 기판과 TFT 및 픽셀들 또는 서브 픽셀들 사이에 버퍼층을 포함할 수 있다. 버퍼층은 균열에 저항하도록 구성될 수 있다. 디스플레이는 또한 게이트 전극에 대한 제1 금속층과 TFT의 소스/드레인 전극에 대한 제2 금속층 사이에 층간 절연막(ILD)을 포함할 수 있다. ILD 또한 균열에 저항하도록 구성될 수 있다. 버퍼와 ILD 층 둘 모두 실리콘 산화물의 서브층(sublayer) 및 실리콘 질화물의 서브층을 포함할 수 있다. 실리콘 질화물은 구부러질 때 균열에 더 민감할 수 있기 때문에, 일 실시예는 실리콘 질화물 줄무늬들을 포함할 수 있다.
디스플레이는 또한 자신의 경계 근처에 가요성 영역을 포함할 수 있다. 일반적으로, 디스플레이는 픽셀 영역 또는 활성 영역 외측에 집적 회로(IC) 영역을 포함한다. IC와 TFT 사이에 연결된 금속 트레이스들이 많을 수 있다. 이러한 금속 트레이스들은 게이트 금속층 또는 소스/드레인 금속층, 즉 제1 금속층 또는 제2 금속층 중에 어느 하나로 형성될 수 있다. 이 금속 트레이스들은 신축되도록 구성될 수 있다. 금속 트레이스들은 금속 트레이스들과 가요성 기판 사이에 버퍼층을 갖는 가요성 기판에 의해 지지되도록 형성된다. 버퍼층은 균열에 저항하도록 줄무늬로 패터닝될 수 있다.
디스플레이는 다수의 개별적인 픽셀을 가질 수 있는데, 이들은 각각 서브 픽셀들의 세트로 형성될 수 있다. 예를 들어, 도 1은 디스플레이의 단일 픽셀을 나타낸다. 픽셀은 3 개의 서브 픽셀, 즉 적색, 녹색 및 청색 서브 픽셀을 포함한다.
일부 실시예에서, 픽셀 및 그것들의 서브 픽셀은 유기 발광 다이오드(OLED) 재료로 형성될 수 있다. 다른 실시예에서, 상이한 가요성 재료들을 이용하여 픽셀 및 서브 픽셀들을 형성할 수 있다.
대략적으로, 샘플 가요성 디스플레이는 중합체 기판, 기판 상의 유기 발광 층(예를 들어, OLED 층), 및 발광 층을 피복하거나 덧씌우는 유기 패시베이션 층으로 만들어질 수 있다. 기판은 임의의 적절한 재료로 형성될 수 있다. 중합체는 오직 일 예시일 뿐이다. 더 구체적인 예로서, 기판은 폴리이미드로 형성될 수 있다. 이해해야 할 점은 샘플 가요성 디스플레이에 추가적인 층이 있을 수 있다는 것이다. 유사하게, 본 명세서에서 논의된 층들은 자체적으로 다수의 층들로 형성될 수 있다. 예시적인 가요성 디스플레이의 샘플 부분 단면이 도 9에 대하여 아래에 더 자세히 논의된다.
일반적으로, 그리고 도 1에 도시된 바와 같이, 가요성 디스플레이(100)는 서브 픽셀(102A 내지 102C)을 지지하는 가요성 기판을 포함한다. 금속 라인(104)은 다양한 서브 픽셀(102A 내지 102C) 및 픽셀들도 연결할 수 있다. 그러한 선들은, 예를 들어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들에게 알려진 게이트 및/또는 데이터 라인일 수 있다. 이것들은 오직 두 예시이다. 금속 신호 라인은 기타 정보 및/또는 신호를 전달할 수 있다.
종래의 금속 신호 라인 또는 트레이스들은 직선이고, 가요성 디스플레이가 구부러지면 균열 또는 단선될 수 있다. 즉, 굽힘 동작은 금속 라인을 변형하고, 이는 균열 또는 단선되게 할 수 있다. 따라서, 본 명세서에서 개시된 특정 실시예들은 사형 금속 트레이스들을 이용하고, 이는 도 1에 도시된 바와 같다. 이 사형 트레이스들은 그것들이 가요성 디스플레이에 사용하기에 적합하게 하는 여러 특성을 가질 수 있다. 예를 들어, 가요성 디스플레이가 구부러지거나, 둘둘 말리거나 또는 그 외에 변형될 때, 사형 금속 라인들은 단선되지 않고 자신의 원형 부분들을 따라 신축될 수 있다. 금속 라인 상에 신축응력을 가하는 가요성 디스플레이의 예가 도 2에 도시된다. 도면에 도시된 바와 같이, 금속 라인(104)은 화살표(202)가 가리키는 방향으로 신축될 수 있고/있거나 디스플레이를 구부림으로써 가해지는 스트레스에 응답하여 비틀릴 수 있다. 또한, 이해해야 할 점은 도 2에 도시되는 것이 대형 디스플레이의 한 픽셀이라는 것이다.
일반적으로, 도 1 및 도 2에 도시된 사형 금속 라인은 연결된 반원들의 반복 패턴으로 형성된다. 사형 금속 트레이스의 상부 및 하부 에지는 일반적으로 디스플레이의 굽힘 동작에 응답하여 신축 또는 변형되는 부분들이다. 즉, 신축되거나, 구부러지거나 하면, 사형 금속 라인이 연장되어 반원 부분들이 더 길어지고 어느 정도 부분적으로 타원형이 되도록 한다. 이것은 도 2의 금속 라인을 도 1의 금속 라인에 비교함으로써 알 수 있다.
도 1 및 도 2에 도시된 금속 트레이스는 통상적으로 각 반원 세그먼트의 내부에서 상기 세그먼트들의 외부 및/또는 반원 세그먼트들 사이의 연결 부분들보다 더 큰 변형을 경함한다.
이해해야 할 점은 금속 라인에 대한 상이한 디자인 및/또는 형상들이 대안적인 실시예에서 이용될 수 있다는 것이다. 유사하게, 금속 라인은 다양한 재료로 형성될 수 있다. 일 예로서, 라인은 금(gold)으로 형성될 수 있다. 또 다른 샘플 재료는 구리, 은, 및 기타 전도성 금속들을 포함한다. 금속 라인은 상대적으로 연성(ductile)인 금속으로 형성되거나 그렇지 않을 수도 있다. 사형 금속 트레이스들이 금으로 형성된 실시예들에서, 트레이스에 가해지는 최대 변형은 대략 0.5%일 수 있고, 이는 금의 변형 파괴 한계(예를 들어, 1%)보다 낮다.
서브 픽셀(102A 내지 102C)은 OLED 서브 픽셀로서 형성될 수 있다. OLED 서브 픽셀은 일반적으로 애노드, 하나 이상의 유기 층, 및 캐소드를 포함한다. 해당하는 OLED는 하부 발광식 또는 상부 발광식일 수 있다. 하부 발광 OLED에서, 광은 애노드 측에서 추출된다. 반대로, 상부 발광 OLED에서는, 광이 캐소드 측에서 추출된다. 캐소드는 광학적으로 투명하지만, 애노드는 빛을 반사한다. 이 상부 발광 OLED는 보통 하부 발광 OLED보다 더 큰 OLED 개구를 가능하게 한다.
여기서 언급해야 할 점은 도 1 및 도 2에 도시된 바와 같이 사형 금속 라인(104)들이 상부 발광 OLED의 픽셀 영역과 중첩한다는 것이다. 사형 금속 라인은 일반적으로 상부 발광 OLED 디바이스의 개구율에 영향을 미치지 않는데, 그 이유는 금속 라인이 OLED 방출 층 아래에 있어서 발광을 가로막지 않기 때문이다. 그러나, 하부 발광 OLED에 대하여, 사형 금속 라인들은 픽셀 영역(도시되지 않음)과 중첩하지 않는다.
통상의 기술자들은 가요성 디스플레이가 메시 타입 사형 금속 트레이스 또는 기타 메시 타입 금속 트레이스를 포함할 수 있다는 것을 이해할 것이다. 상부 발광 OLED 디스플레이에 대하여, 능동 소자들이 사형 금속 트레이스의 메시와 중첩할 수 있다.
도 3은 일반적으로 일련의 데이터 라인(302)들에 중첩하는 게이트 라인을 도시한다. 도시된 바와 같이, 게이트 라인(304)은 그것의 길이 중 제1 부분(304A)에서 직선일 수 있고 그것의 길이 중 제2 부분(304B)에서 사형일 수 있다. 그와 같은 배열에서, 고려할 점은 직선 데이터 라인을 갖는 패널의 구역은 구부러지지 않지만, 사형 라인을 갖는 구역은 구부러질 수 있다는 것이다. 이해해야 할 점은 게이트(또는 다른) 라인들이 모두 직선일지라도 일부 실시예들은 디스플레이의 굽힘을 허용할 수 있다는 것이다. "구부리는 에지"로 명명된 선은 하나의 가능한 선을 나타내는데, 가요성 디스플레이가 그 선을 따라 구부러질 수 있다. 이해해야 할 점은 구부리는 에지의 위치는 임의적이고 예시적인 목적으로 사용된다는 것이다. 디스플레이는 많은 다른 지점에서 또는 명명되지 않은 많은 다른 선들을 따라 구부러질 수 있다. 유사하게, 디스플레이는 복잡한 곡선을 따라 또는 다차원적으로 구부러질 수 있다. 일부 실시예들은 디스플레이를 접는 것도 허용할 수 있다.
데이터 라인(302)은 또한 가요성 디스플레이를 위한 기타 컨트롤 신호 라인, 예컨대 발광 컨트롤 라인에 중첩할 수 있다. 일반적으로, 데이터 및 게이트 라인의 중첩 영역(306)에 있는 용량성 부하를 디스플레이의 편평한 부분과 구부러지는 부분에서 동일하게 만드는 것이 유용할 수 있다. 따라서, 도 3에서 크기(308)로 나타낸 게이트 금속 스페이스는 도 3에서 크기(306)로 나타낸 데이터 금속(302)의 최소 너비보다 넓어야 한다. 즉, 크기(308)는 크기(306)보다 커야 한다. 두 개가 동일한 경우, 측벽 정전 용량이 디스플레이의 구부리고/휘는 부분에 있는 데이터 및/또는 게이트 라인에 추가적인 부하를 제공할 수 있다. 일부 실시예에서, 최소 데이터 금속 너비를 만들어내기 위하여, 데이터 금속 라인은 양 쪽에서 대략 0.5 마이크로미터만큼 얇아질 수 있다. 그와 같은 마진은 디스플레이가 구부러지거나 휘어지는 것과 상관없이 중첩 정전 용량이 계속 동일하도록 보장할 수 있다.
도 4는 디스플레이 디바이스를 위한 일련의 박막 트랜지스터(TFT)들을 도시한다. 각 TFT(402)는 일반적으로 게이트/컨트롤 라인(304)과 데이터 라인(302)의 교차점에 위치한다. 드레인 및 소스(404)는 데이터 라인(302)과 동일한 금속층이다. 일반적으로, 각 TFT는 단일 픽셀(도시되지 않음)을 조종한다. 일반적으로, 구부러지는 영역 및 구부러지지 않는 영역을 갖는 디스플레이의 경우, 각 TFT(402)는 다른 TFT와 동일한 정도로 게이트/컨트롤 라인(304)(들)에 중첩해야 한다. 즉, 구부러지지 않는 영역(도 4의 왼쪽에 도시됨)에 있는 게이트/컨트롤 라인(들)과 TFT 간의 중첩은 디스플레이의 구부러지는 부분(도 4의 오른쪽에 도시됨)에 있는 둘 사이의 중첩과 동일해야 한다. 라인들이 직선, 사형 또는 그 외 변형인 것에 상관없이 중첩은 일반적으로 모든 TFT 및 게이트/컨트롤 라인에 대하여 동일할 수 있다. 이런 방식으로, TFT로 인한 용량성 라인 부하는 다루고 있는 디스플레이의 부분에 상관없이 일정할 수 있다.
도 5는 디스플레이의 휨으로 인한 변형을 수용할 수 있는 사형 데이터 라인(502)을 갖는 가요성 디스플레이(500)를 도시한다. 이러한 가요성 디스플레이에서, 게이트 라인(504)은 실질적으로 직선일 수 있다. 구부리는 에지는 실질적으로 게이트 라인(504)에 평행하다. 도 4의 실시예에서와 같이, TFT와 다양한 금속 라인 간의 용량성 라인 부하는 디스플레이의 휠 수 있는 부분과 휠 수 없는 부분 둘 모두에 위치한 TFT에서 동일해야 한다. 이것은 TFT를 사형 금속 라인의 상대적으로 직선 부분과 중첩함으로써 성취될 수 있고, 이는 도 5에 도시된 바와 같다. 이 예에서, 사형 금속 데이터 라인은 상대적으로 직선인 에지 및 커넥터를 갖고, 에지 부분과 커넥터 부분 사이의 전이부는 둥글다. 각 TFT는 에지 부분 위에 놓인다. 에지 부분이 본질적으로 직선이기 때문에, 도 5의 사형 데이터 라인에 대한 라인 부하는 TFT와 직선 데이터 라인 간의 라인 부하에 동일하거나 거의 동일하다. 이해해야 할 점은 도 5에 도시된 사형 라인 구성(예를 들어, 반원 에지 부분 대신에, 평탄하거나 직선인 에지 부분)이 도 4의 실시예와 같이 본 명세서에서 논의한 다른 실시예들에 사용될 수 있다는 것이다.
앞서 언급한 바와 같이, 일부 실시예들은 비선형이지만 사형은 아닌 금속 신호 라인을 사용할 수 있다. 예를 들어, 도 6은 자신의 길이를 따라 사인파를 닮은 금속 트레이스(600)를 도시한다. 그와 같은 구성은, 예를 들어, 금속 라인을 위해 지정된 또는 전용의 디스플레이의 영역을 감소시킬 수 있다. 그러한 구성들은 높은 픽셀 밀도 및/또는 다중 컨트롤, 데이터, 또는 게이트 라인을 갖는 다른 애플리케이션 중에서, 고밀도 OLED에서 이용될 수 있다. 사인파 형상의 금속 트레이스의 정확한 높이 및 진폭은 패널의 전기적 특성, 그것의 사용 의도 및 동작 파라미터 등에 따라 달라질 수 있다. 따라서, 그러한 크기는 애플리케이션에 달려있고 경험에 기인하여 결정될 수 있기 때문에 정확한 크기는 본 명세서에서 논의하지 않는다.
또 다른 선택 사항으로서, 다중 금속 트레이스들이 단일 금속 트레이스 대신에 사용될 수 있고, 이는 앞서 말한 도면들에 도시된 바와 같다. 이해해야 할 점은 가요성 디스플레이의 임의의 금속 라인이 잉여부분으로 만들어질 수 있다는 것이다. 추가로, 그러한 디스플레이는 일반적으로 금속 라인들이 경유할 수 있는 다중 층을 갖기 때문에, 제1 및 제2(예를 들어, 일반 및 잉여부분) 금속 트레이스들은 상이한 금속층들에 위치할 수 있다. 도 7은 2 개의 가능한 잉여 설계를 도시한다.
도 7에 도시된 제1 설계(700A)는 한 쌍의 사인파 형상의 금속 트레이스(702, 704)를 사용한다. 두 금속 트레이스는 특정 지점(706)에서 중첩한다. 본질적으로, 제1 및 제2 금속 트레이스는 서로에 대하여 대략 180 도 위상이 달라, 제2 금속 트레이스의 상부 부분은 제1 금속 트레이스의 하부 부분과 선형적으로 정렬된다. 이것은 도 7의 제1 잉여 설계(700A)에서 라인 표시된 "구부리는 에지"를 따라 확인할 수 있다. 이해해야 할 점은 두 트레이스 간의 오프셋은 바라는 만큼 크거나 작을 수 있다는 것이다.
다른 예로서, 제1 및 제2 금속 트레이스는 자신들의 길이 중 전체 또는 일부에서 서로 중첩할 수 있고, 이는 도 7에서, 특히 잉여 설계(700B)에 도시된 바와 같다. 두 트레이스(702, 704)를 중첩함으로써, 하나가 단선되거나, 균열이 발생하거나 또는 그 외에 방해되더라도 다른 하나는 계속 동작할 수 있다.
도 8은 다수의 TFT와 함께, 샘플 디스플레이의 게이트/컨트롤 라인 및 데이터 라인을 도시한다. 또한, 드레인/소스(404)를 포함하는 각 TFT(402)는 일반적으로 단일 픽셀에 대응한다. 게이트/컨트롤 라인(804)은 모든 TFT를 행 방향으로 연결하지만, 데이터 라인(802)은 모든 TFT를 열 방향으로 연결한다. 이전의 실시예와 같이, 도 8의 개략적인 도면은 구부러지지 않는 부분(예를 들어, 게이트/컨트롤 라인이 선형인 부분) 및 구부러지는 부분(예를 들어, 게이트/컨트롤 라인이 사형인 부분) 둘 모두를 갖는 디스플레이를 도시하도록 의도된다. 이해해야 할 점은 실시예에 따라 디스플레이는 모두 구부러질 수 있고 구부러질 수 없는 부분이 없을 수도 있고, 도 8의 도시된 특성을 계속 포함할 수 있다(예를 들어, 사형 다중 트레이스 패턴이 디스플레이의 전체에 걸쳐 사용될 수 있음)는 것이다. 유사하게, 데이터 및 게이트/컨트롤 라인 둘 모두 사형, 사인형 또는 그 외 스트레스를 받으면 휠 수 있는 패턴일 수 있다.
도 8에 도시된 바와 같이, 중첩 및 오프셋 잉여 금속 트레이스들이 동일한 디스플레이에 사용될 수 있다. 도 8은 게이트/컨트롤 라인의 상부 세트를 따라 형성된 사형 금속 트레이스의 오프셋 쌍과 하부 게이트/컨트롤 라인을 따라 형성된 금속 트레이스의 중첩 쌍을 나타낸다. 또한 이해해야 할 점은 이러한 잉여는 디스플레이의 특정 부분, 예컨대 스트레스를 받으면 단선 또는 파괴에 더 민감할 수 있는 영역 또는 구역, 또는 그와 같은 잉여를 지원할 충분한 공간을 갖는 영역에서만 사용될 수 있다는 것이다.
가요성 디스플레이의 샘플 스택업이 이제 논의될 것이다. 도 9는 일반적으로 디스플레이 픽셀의 TFT의 일부분 및 TFT와 연관된 금속 트레이스들의 단면을 도시한다. 도 4의 화살표 A-A에 의해 도시된 바와 같이 단면을 취한다. 일반적으로, TFT 자체는 구부러지지 않는다(대안적인 실시예에서도, 구부러질 수 없음). 대신, 디스플레이는 "구부리는 영역"으로 명명된 라인 및 그 우측에서 구부러진다(도 9 참조). TFT 자체는 일반적으로 도 9의 구부리는 영역 라인의 좌측에 있는 반면, 이전에 논의된 금속 트레이스들을 포함하는 TFT간 영역은 우측에 있다.
설명을 통해, 다양한 층에 대한 라벨이 이제 논의될 것이다. 기판(902)은 폴리이미드(PI)로 형성될 수 있고, 이는 가요성 디스플레이가 형성될 수 있는 적합한 기판의 한 예이다. 다른 실시예들은 상이한 기판을 사용할 수 있다. 버퍼층(904)은 기판(예를 들어, PI)과 게이트 금속(910)/게이트 절연체(908) 사이의 베이스층이다. 버퍼층은 실리콘 질화물 및 실리콘 산화물 중 하나 또는 둘 모두로 형성될 수 있다. 층(906)은 TFT의 활성 반도체 층이다. 반도체는 아몰퍼스 실리콘, 저온 폴리실리콘 또는 금속 산화물로 형성될 수 있다. 게이트 절연체(GI) 층(908)은 실리콘 산화물로 형성될 수 있다. GI 층의 상부는 게이트 층이고, 이 또한 금속이다. 층간 절연막(ILD)은 부분적으로 게이트(910)를 둘러싸고 부분적으로 GI 층(908)의 상부이다. 이 층간 절연막은 실리콘 질화물 및 실리콘 산화물 중 하나 또는 둘 모두로 형성될 수 있다. (이해해야 할 점은 어떠한 실리콘 산화물 및/또는 실리콘 질화물도 임의의 층에 적합할 수 있다는 것이다.) 소스/드레인 금속(918)은 활성층(906)에 연결된다. "PAS"로 표시되는 패시베이션 층(914)은 소스/드레인 금속(918) 위에 형성되고 실리콘 질화물로 만들어질 수 있다. 도 9에 도시된 "PAD"는 컨택트 패드, 예를 들어, 패널 및/또는 구동 집적 회로와 가요성 회로 간의 결합 영역이다.
일부 실시예에서, 피복층이 TFT 구조를 덧씌운다.
도 9의 버퍼층(904)의 샘플 단순화된 모습이 도 10에 도시된다. 버퍼층(904)은 제1 층(904B)을 포함할 수 있고, 이는 실리콘 산화물 등으로 형성될 수 있다. 버퍼층(904)은 또한 제2 층(904A)을 포함할 수 있고, 이는 실리콘 질화물 등으로 형성될 수 있다. 특히, 도 10 내지 도 13의 파선은 "구부리는 영역"으로 명명된 도 9의 파선과 동일하다. 일반적으로, 실리콘 산화물은 도 9에 도시된 구조, 또는 유사한 구조에서 사용될 때 실리콘 질화물보다 고장 없이 더 신뢰성있게 구부러질 수 있다. 제2 층(904)은 일부 줄무늬(906)들을 가질 수 있다. 일반적으로, 주어진 층의 실리콘 질화물의 균열들 간의 간격은 층 두께에 따라 달라진다. 따라서, 디스플레이가 휘어질 때 균열을 방지하기 위하여 버퍼층의 실리콘 질화물 부분에 특수 패턴을 형성하는 것이 유용할 수 있다.
다양한 실시예들이 버퍼층(904)에서 실리콘 질화물(예를 들어, SiNx)과 실리콘 산화물(예를 들어, SiO)의 증착 순서를 변경할 수 있다. 따라서, 도 10 내지 도13은 실리콘 산화물이 먼저 증착되고 이어서 실리콘 질화물이 증착된 것으로 가정한다. 반대로, 도 14 및 도 15는 실리콘 질화물이 먼저 증착되고, 그 다음 실리콘 질화물이 증착된 것으로 가정한다.
도 10에 이어서, 버퍼층에 균열이 형성되는 것을 방지하기 위하여 매우 규칙적인 간격마다 버퍼층의 실리콘 질화물(또는 다른 층)로 줄무늬들을 생성하는 것이 유용할 수 있다. 균열 간격은 층 두께에 따라 결정될 수 있기 때문에, 층은 예상 균열 또는 단선이 형성될 수 있는 동일한 간격마다 줄무늬가 형성될 수 있다. 도 10은 줄무늬들이 그러한 간격마다 형성된 버퍼층(904)을 도시한다.
다른 선택으로서, 실리콘 질화물은 줄무늬를 형성하는 대신에 얇아질 수 있다. 얇아진 층은 균열되기보다 더 잘 휘어지거나 구부러지는 경향이 있을 수 있다. 따라서, 도 11에 도시된 바와 같이 파선의 우측의 구부리는 영역에서 SiNx 층(904C)을 얇게 하는 것은 디스플레이의 성능을 강화할 수 있다. 특히, 하나 이상의 얇아진 영역은 계단 패턴이 생성되도록 형성될 수 있다. 얇아진 영역은 도 11에 도시된 것보다 더 크거나 작을 수 있다. 일부 실시예에서, SiNx는 얇아진 영역을 형성할 수 있고, 이어서 더 두꺼운 영역으로 증가하고 이어서 다른 얇아진 영역을 형성할 수 있다. 그러한 얇아진 영역들은 예상 균열 간격마다 형성될 수 있다.
도 12 및 도 13은 도 10에 도시된 버퍼층을 생성할 수 있는 하나의 샘플 마스킹 및 애싱 동작을 도시한다. 초기에, 하프 톤 포토레지스트("PR"로 명명됨) 마스크(1202)가 버퍼층(904)의 전체 SiNx 층에 걸쳐 증착될 수 있다. 자외광 노출은 포토레지스트 및 SiNx 층을 애싱할 수 있다. 여기서, 세 가지 상이한 노출이 사용될 수 있다. 자외광 100% 노출을 사용하여 포토레지스트 및 실리콘 질화물 층을 통해 전체적으로 애싱하여 줄무늬들을 형성할 수 있다. 자외광 30% 노출을 사용하여 포토레지스트를 제거할 수 있지만, 어떠한 실리콘 질화물 층도 제거할 수 없다. 추가적으로, 자외광 0% 노출은 활성 층(906)을 보호하는 포토레지스트를 유지할 수 있다. 그와 같은 애싱 이후에 남은 것이 도 13에 도시된다. 이 포토레지스트는 TFT 및 금속 라인 구조를 형성할 때 추가적인 마스킹 공정을 통해 증착될 수 있다.
도 14 및 도 15는 일반적으로 가요성 디스플레이에 사용하기 위한 샘플 버퍼층을 도시한다. 도 10 및 도 11에 도시된 버퍼층과 같지 않게, 이러한 층들에서 실리콘 산화물은 실리콘 질화물을 뒤덮는다. 또한, 버퍼의 실리콘 산화물 및 실리콘 질화물은 폴리이미드 기판 상에 형성될 수 있다.
줄무늬들이 예상 균열 간격마다 버퍼층(904)의 실리콘 질화물(1402B)로 형성될 수 있다는 점에서 도 14는 도 10과 유사하다. 여기서, 그러나, 실리콘 산화물(1402A)은 부분적으로 또는 완전히 그러한 줄무늬들을 채울 수 있다. 앞서 언급한 줄무늬들 또는 트렌치들이 없는 마스킹 공정에 비교할 때 실리콘 질화물 층을 형성하기 위하여 추가적인 마스크가 필요할 수 있다.
반대로 도 15는 도 11과 유사하다. 또한, 실리콘 질화물(1502B)은 균열 없이 구부러지거나 휘어질 수 있는 영역을 형성하도록 얇아졌다. 또한, 실리콘 산화물은 이 얇아진 영역을 뒤덮을 수 있다. 전체 층에 걸쳐 대략 균일한 두께를 갖도록 도 15는 실리콘 산화물 층(1502A)을 나타내지만, 일부 실시예에서 실리콘 산화물은 얇아진 실리콘 질화물을 뒤덮는 곳에서는 더 두꺼울 수 있다. 이런 방식으로, 버퍼층은 균일하고, 매끄러운 상부 표면을 가질 수 있다. 실리콘 산화물은 구부리거나 휘는 동작 동안 균열이 발생하는 경향이 덜하기 때문에, 특정 실시예들에서 필요로 하는 것보다 두꺼워질 수 있다.
도 16 내지 도 18이 이제 논의될 것이다. 이 도면들은 도 9에 일반적으로 도시된 층간 절연막(ILD) 층의 다양한 실시예를 나타낸다. 도 4의 화살표 B-B에 의해 도시된 바와 같이 단면을 취한다. 도면에서 볼 수 있는 바와 같이, ILD(912)는 일반적으로 버퍼(904) 및/또는 게이트 절연체 층(908)과 패시베이션 층(914) 사이에 놓인다. 도면에 도시된 활성 요소(906)는 도 9에 도시된 소스/드레인 금속의 일부분이다. 주의할 점은 게이트 금속이 게이트 절연체(908)와 ILD(912) 사이에 있고, 이는 도 16 내지 도 18의 활성 층(906) 위에서 보이지 않는다는 것이다. 또한, 소스/드레인 금속은 ILD(912)와 패시베이션 층(914) 사이에 있고, 이는 도 16 내지 도 18의 활성 층(906) 위에서 보이지 않는다.
ILD 층(1602)은 일반적으로 실리콘 산화물(1602A)의 서브층 및 실리콘 질화물(1602B)의 서브층으로 형성된다. 따라서, ILD의 실리콘 질화물 부분은 또한 디스플레이를 휘는 동안 균열에 민감할 수 있다. 따라서, 그리고 도 16에 도시된 바와 같이, 줄무늬들은 ILD의 실리콘 질화물 부분에 형성될 수 있다. 그럼에도 불구하고 실리콘 질화물은 일반적으로 게이트 금속의 팬아웃 부분을 덮고 있고, 이는 도 16에 도시된 바와 같다. 추가로, 실리콘 산화물은 실리콘 질화물의 줄무늬들을 적어도 부분적으로 채울 수 있고, ILD(1602) 위의 패시베이션 층과 같을 수 있다.
도 17은 도 16의 실시예에 대한 대안적인 실시예이다. 여기서, ILD(1602)의 실리콘 질화물(1602B)은 게이트 금속 팬아웃의 위에서는 제거되지만 게이트 금속 영역간에서는 보존된다.
도 18은 가요성 디스플레이에 사용하기 적합한 ILD의 또 다른 실시예이다. 이 실시예에서, ILD(1702)는 디스플레이의 구부리는 영역에서 완전히 제거된다. 즉, ILD의 실리콘 산화물(1702A) 및 실리콘 질화물(1702B) 층은 게이트 금속 팬아웃 영역을 전혀 커버하지 않는다.
도 19a 내지 도 19c는 대안적인 실시예로서 도 1의 사형 부분(104)의 샘플 패턴을 도시한다. 도 19a에 도시된 바와 같이, 신축성 금속 트레이스는 사형 패턴을 가질 수 있다. 특정 실시예에서, 트레이스 너비 "w"는 도 19a에 도시된 바와 같이 약 4 μm일 수 있고 반경 "r"은 도 19a에 도시된 바와 같이 약 5 μm일 수 있다. 트레이스 너비는 또한 약 8 μm로 증가할 수 있고 반경 "r"은 약 6 μm로 증가할 수 있다. 이해해야 할 점은 일 실시예를 위한 샘플 크기가 있다는 것이다. 크기는 실시예마다 다를 수 있어서 예시로서 고려되어야 하고, 제한 또는 요구 조건으로 고려되어서는 안된다.
도 19b에 도시된 바와 같이, 신축성 금속 트레이스는 사인파 패턴을 가질 수 있다. 특정 실시예에서, 트레이스 너비 "w"는 도 19b에 도시된 바와 같이 약 4 μm일 수 있고 반경 "r"은 도 19b에 도시된 바와 같이 약 8 μm일 수 있다. 트레이스 너비는 또한 약 8 μm로 증가할 수 있고 반경은 약 20 μm로 증가할 수 있다.
도 19c에 도시된 바와 같이, 신축성 금속 트레이스는 구형(square) 패턴을 가질 수 있다. 트레이스 너비 "w" 및 반경 "r"은 도 19c에 도시된 바와 같이 정의된다. 트레이스 너비 및 반경은 사인파 패턴과 유사할 수 있다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 패턴이 금속으로 하여금 신축 가능하도록 하기만 하면 패턴은 달라질 수 있다는 것을 이해할 것이다.
도 19d 내지 도 19f는 대안적인 실시예로서 도 7의 잉여 설계(700A)의 샘플 패턴을 나타낸다. 도시된 바와 같이, 두 금속 트레이스에 제1 금속 트레이스(1906)와 제2 금속 트레이스(1908) 사이의 제1 중첩 영역 및 제2 중첩 영역(1904)에서 교차한다. 제1 및 제2 중첩 영역(1902, 1904)은 파선 안에 나타난다. 제1 금속 트레이스(1902)는 게이트 라인 또는 게이트 전극과 동일한 제1 금속층으로 형성된다. 제2 금속 트레이스(1904)는 데이터 라인 및 소스/드레인 전극과 동일한 제2 금속층으로 형성된다. 트레이스 너비 및 반경은 도 19a 내지 도 19c에 도시된 바와 같이 잉여 없는 단일 금속 트레이스 패턴보다 클 수 있다.
예시 크기들이 아래에 제공된다. 트레이스 너비 및 트레이스 반경의 정의들은 대응하는 단일 금속 트레이스와 동일하다. 도 19d에 도시된 바와 같은 잉여 사형 패턴의 경우에, 트레이스 너비는 4 μm일 수 있고 반경은 10 μm일 수 있다. 트레이스 너비가 8 μm인 경우 반경은 15 μm일 수 있다. 또한, 이것은 다양한 실시예들에서 달라질 수 있는 샘플 크기이고, 본 명세서를 통해 모든 크기, 오차, 측정치 등에 적용되는 바와 같다.
도 19e에 도시된 바와 같은 잉여 사인파 패턴의 경우에, 트레이스 너비는 4 μm일 수 있고 반경은 15 μm일 수 있다. 트레이스 너비가 8 μm인 경우 반경은 30 μm일 수 있다. 또한, 잉여 구형 패턴은 잉여 사인파 패턴과 유사한 트레이스 너비 및 반경을 가질 수 있다.
도 19g 및 도 19h는 본 개시 내용의 실시예에 따른 두 금속 트레이스 사이의 제1 및 제2 중첩 영역의 단면도를 도시한다. 제1 중첩 영역(1902)은 데이터 라인 또는 게이트 라인(도 7에 도시된 중첩 영역(706)과 같음) 중 어느 하나의 직선 라인 부분에 연결될 수 있다. 도 19g에 도시된 바와 같이, 제1 금속 또는 게이트는 패시베이션 층과 게이트 절연체에 형성된 관통홀(비아)(1912)에 의한 전도층(1910)을 통해 제2 금속 또는 소스/드레인 전극에 연결된다. 전도층(1910)은 인듐 주석 산화물과 같은 투명 전도체로 형성될 수 있다. 전도층은 또한 제2 금속 트레이스(1908)의 상부에 있는 패시베이션 층(914) 위에 배치된다. 제1 금속은 게이트 라인(304)에 연결되고, 제2 금속은 데이터 라인(302)에 연결된다.
대안적으로, 전도층(1910)(도시되지 않음)은 제거될 수 있다. 제2 금속 트레이스는 두 금속 트레이스가 잉여 금속 트레이스를 이루기 위하여 연결되도록 관통홀에서 제1 금속 트레이스의 상부에 있을 수 있다. 한 금속 트레이스가 파괴되는 경우, 다른 금속 트레이스는 계속 연결된다.
이제 도 19h를 참조하여, 제1 금속 트레이스(1906) 및 제2 금속 트레이스(1908)는 제2 중첩 영역(1904)에서 서로 연결되지 않는다. 그것들은 ILD(912)에 의해 분리된다.
도 20a는 본 개시 내용의 실시예들에 따른 가요성 디스플레이의 평면도를 도시한다. 도시된 바와 같이, 가요성 디스플레이(2000)는 픽셀 영역(102) 및 TFT, 게이트 라인(304) 및 데이터 라인(302)을 포함하는 디스플레이 영역(2020)을 포함한다. 추가적으로, 가요성 디스플레이는 디스플레이 영역의 좌측 및 우측에 집적형 게이트 드라이버(2008)를 포함하고 디스플레이 영역의 상부에 집적 회로(IC)(2006)를 포함한다. 집적형 게이트 드라이버는 활성 층(906)과 동일한 시기에 만들어질 수 있다. 집적형 드라이버(2008) 및 IC(2006)는 디스플레이 영역(2020) 외측에 있다. 가요성 디스플레이는 IC(2006)와 디스플레이 영역(2020) 사이에 연결된 금속 트레이스(2002)를 추가로 포함한다.
도 20b 내지 도 20d는 본 개시 내용의 실시예들에 따라 금속 트레이스들과 중첩하는 실리콘 질화물 서브층의 평면도를 도시한다. 실리콘 질화물 서브층은 버퍼층 또는 ILD 중 어느 하나에 포함될 수 있다. 금속 트레이스(2002)는 도 20a에 도시된 바와 같이 IC(2006)와 디스플레이 영역(2020) 사이에 연결된다. 도 20b는 실리콘 질화물 서브층(2004A)이 금속 트레이스(2002)들에 걸쳐 균일한 것을 나타낸다. 도 20c는 실리콘 질화물이 줄무늬 패턴(2004B)을 갖고, 줄무늬 패턴(2004B)은 금속 트레이스(2002)들과 중첩되는 것을 나타낸다. 도 20d는 실리콘 질화물 서브층이 또한 줄무늬 패턴(2004C)을 가질 수 있는데, 이는 금속 트레이스(2002)들을 중첩하는 것에서 금속 트레이스(2002)들 사이의 공간을 채우는 것으로 바꿀수 있다.
도 21a 내지 도 21d는 본 개시 내용의 실시예들에 따른 디스플레이의 샘플 단면도를 도시한다. 도 21a는 도 20b에 도시된 바와 같이 실리콘 질화물 서브층(904A, 912A)이 버퍼층(904) 및 ILD 층(912)에 대하여 균일한 패턴을 이루는 단면도를 나타낸다. 도시된 바와 같이, 버퍼층 및 ILD 둘 모두의 실리콘 질화물 서브층은 어떠한 줄무늬 패턴도 갖지 않고, 이는 평면도 도 20b가 도시하는 바와 같다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 버퍼층(904)의 실리콘 질화물 서브층(904A)이 실리콘 산화물 서브층(904B)과 위치를 교환할 수 있다는 것을 이해할 것이다. 즉, 실리콘 산화물 서브층(904B)이 실리콘 질화물 서브층(904A)의 상부에 있을 수 있다. 유사하게, ILD 층(912)의 실리콘 질화물 서브층(912A)은 실리콘 산화물 서브층(912B)과 위치를 교환할 수 있다.
도 21b는 본 개시 내용의 실시예들에 따른 디스플레이의 단면도를 도시한다. 도시된 바와 같이, 버퍼층(904)의 실리콘 질화물 서브층(2014B)은 도 20c에 도시된 바와 같이 줄무늬 패턴을 갖는다. 일부 실시예에서 실리콘 산화물 서브층(2014B)은 균일하다. 줄무늬 패턴(2014B)은 제1 금속(예를 들어 게이트 금속)의 금속 트레이스(2002)와 중첩한다. 이 실시예에서, ILD(912)는 도 21a에 도시된 바와 같이 TFT(402) 또는 디스플레이 영역(2020) 너머의 이 영역에서 제거된다. 또한, 실리콘 질화물 서브층(2014B)은 실리콘 산화물 서브층(2014A)과 위치를 교환할 수 있다는 것을 이해할 것이다. 또한 대안적인 실시예에서 디스플레이는 도 21b에서와 같이 균일한 실리콘 질화물 서브층을 포함하는 ILD 층을 포함할 수 있다는 것을 이해할 것이다. 다른 실시예에서 ILD는 또한 버퍼층의 실리콘 질화물 서브층(2014B)과 같은 줄무늬 패턴을 포함할 수 있다.
도 21c는 본 개시 내용의 실시예들에 따른 디스플레이의 단면도를 도시한다. 도시된 바와 같이, ILD 층(912)의 실리콘 질화물 서브층은 도 20d에 도시된 바와 같이 줄무늬 패턴을 갖는다. ILD 층의 줄무늬 실리콘 질화물 패턴(2012B)은 금속 트레이스(2002)들 사이의 공간을 채운다. 그러나, 줄무늬 패턴을 갖는 실리콘 질화물 서브층(2014B)은, 도 20c에 도시된 바와 같이, 통상적으로 계속 제1 금속(예를 들어 게이트 금속)의 금속 트레이스(2002)와 중첩한다.
도 21d는 본 개시 내용의 실시예들에 따른 디스플레이의 단면도를 도시한다. 도시된 바와 같이, ILD 층은 도 20c에 도시된 바와 같이 줄무늬 패턴(2004B)을 갖는 줄무늬 실리콘 질화물 서브층(2012C)을 포함한다. 줄무늬 실리콘 질화물 서브층(2012C)은 금속 트레이스(2002)와 중첩하고, 줄무늬 실리콘 질화물 서브층(2014B)은 금속 트레이스(2002)에서 벗어나 두 금속 트레이스(2002) 사이에 있다. 버퍼층(904)의 실리콘 산화물 서브층(2014A) 및 ILD 층(912)의 실리콘 산화물 서브층(2012A)은 도 20a에 도시된 바와 같이 균일한 패턴(2004A)과 동일하다.
통상의 기술자들은 금속 트레이스(2002)들은 사형, 사인파, 구형파 등과 같은 다양한 형상을 갖는 도 7 및 도 19a 내지 도 19f에 도시된 중첩하거나 교차되는 두 금속 트레이스들과 같은, 잉여 금속 트레이스들로 형성될 수 있다는 것을 이해할 것이다. 금속 트레이스(2002)들은 게이트 금속 또는 드레인/소스 금속 중 적어도 하나 또는 게이트 금속과 드레인/소스 금속 둘 모두로 형성될 수 있다. 통상의 기술자들은 버퍼층 및 ILD 층의 실리콘 질화물 서브층들의 조합 및 금속 트레이스들은 스트레스 또는 변형에 의해 발생한 신축 또는 구부림에 의해 균열 또는 단절에 대하여 저항하도록 달라질 수 있다.
실시예에 따라, 픽셀들 또는 서브 픽셀들의 어레이를 갖는 가요성 디스플레이, 가요성 기판, 기판 상의 픽셀들 또는 서브 픽셀들의 어레이에 대응하는 박막 트랜지스터(TFT)들의 어레이, TFT의 게이트 전극들에 연결된 제1 복수의 금속 라인, 및 TFT의 소스 전극들 및 드레인 전극들에 연결된 제2 복수의 금속 라인을 포함하는 디스플레이가 제공되고, 제1 복수의 금속 라인 및 제2 복수의 금속 라인 중 적어도 하나는 TFT 영역들 내의 비신축성 부분 및 TFT 영역들 외측의 신축성 부분을 포함한다.
다른 실시예에 따라, 신축성 부분은 구부러지도록 구성된 패턴으로 형상화된 금속 트레이스를 포함한다.
다른 실시예에 따라, 패턴은 사형, 사인파, 및 구형파 중 적어도 하나를 포함한다.
다른 실시예에 따라, 픽셀들 또는 서브 픽셀들은 유기 발광 다이오드를 포함한다.
다른 실시예에 따라, 가요성 디스플레이는 기판과 TFT 사이에 버퍼층을 포함한다.
다른 실시예에 따라, 버퍼층 위의 활성 반도체 층 및 활성층 위의 게이트 절연체를 포함하고, 게이트 전극은 게이트 절연체 위에 배치된다.
다른 실시예에 따라, 활성 반도체 층은 아몰퍼스 실리콘, 저온 폴리실리콘, 및 금속 산화물로 구성된 군으로부터 선택된 재료를 포함한다.
다른 실시예에 따라, 버퍼층은 실리콘 산화물의 서브층 및 실리콘 질화물의 서브층을 포함하고, 실리콘 질화물은 구부러지는 영역에서 줄무늬를 포함한다.
다른 실시예에 따라, 버퍼층은 실리콘 산화물의 서브층 및 실리콘 질화물의 서브층을 포함하고, 실리콘 질화물은 TFT 영역 외측의 구부러지는 영역보다 TFT 영역에서 더 두꺼운 부분을 포함한다.
다른 실시예에 따라, 가요성 디스플레이는 TFT의 게이트 전극과 TFT의 소스/드레인 사이에 층간 절연막(ILD)을 포함한다.
다른 실시예에 따라, ILD는 실리콘 산화물의 서브층 및 실리콘 질화물의 서브층을 포함하고, 실리콘 질화물은 TFT 영역 외측의 구부러지는 영역에서 줄무늬 패턴을 포함한다.
다른 실시예에 따라, ILD 층은 TFT 영역에 존재하고 TFT 영역 외측에는 부재한다.
다른 실시예에 따라, 가요성 디스플레이는 TFT들의 소스 전극들 및 드레인 전극들 위에 배치된 패시베이션을 포함한다.
다른 실시예에 따라, 패시베이션 층은 가요성 유기 재료를 포함한다.
다른 실시예에 따라, 가요성 기판은 폴리이미드를 포함한다.
다른 실시예에 따라, 제1 복수의 금속 라인 및 제2 복수의 금속 라인 중 적어도 하나의 신축성 부분은 잉여부분으로서의 제2 신축성 부분과 교차 또는 중첩되는 제1 신축성 부분을 추가로 포함한다.
다른 실시예에 따라, 제1 신축성 부분은 게이트 전극 및 게이트 라인을 위한 제1 금속으로 형성되고, 제2 신축성 부분은 드레인과 소스 및 데이터 라인을 위한 제2 금속으로 형성된다.
다른 실시예에 따라, 제1 신축성 부분 및 제2 신축성 부분은 TFT 영역 외측의 적어도 하나의 위치에서 연결된다.
실시예에 따라, 픽셀들 또는 서브 픽셀들의 어레이를 갖는 가요성 디스플레이, 가요성 기판, 가요성 기판 위의 버퍼층, 기판 상의 픽셀들 또는 서브 픽셀들의 어레이에 대응하는 박막 트랜지스터(TFT)들의 어레이, TFT의 게이트 전극들에 연결된 제1 복수의 금속 라인, 및 TFT의 소스 전극들 및 드레인 전극들에 연결된 제2 복수의 금속 라인, TFT 및 픽셀들의 외측의 집적 회로(IC) 기판, 및 TFT와 IC 기판 사이에 연결된 복수의 금속 트레이스를 포함하는 디스플레이가 제공되고, 복수의 금속 트레이스는 TFT의 게이트 전극을 위한 제1 금속 및 TFT의 소스 전극 및 드레인 전극을 위한 제2 금속 중 적어도 하나로 형성되고, 복수의 금속 트레이스는 버퍼층 위에 배치되고, TFT 영역 외측의 버퍼층은 줄무늬 패턴을 갖도록 구성된다.
다른 실시예에 따라, 복수의 금속 트레이스는 신축되도록 구성되어 있다.
다른 실시예에 따라, 제1 복수의 금속 라인 및 제2 복수의 금속 라인 중 적어도 하나는 TFT 영역들 내의 비신축성 부분 및 TFT 영역들 외측의 신축성 부분을 포함한다.
다른 실시예에 따라, 신축성 부분은 구부러지도록 구성된 패턴으로 형상화된 금속 트레이스를 포함한다.
다른 실시예에 따라, 패턴은 사형, 사인파, 및 구형파 중 적어도 하나를 포함한다.
다른 실시예에 따라, 픽셀들 또는 서브 픽셀들은 유기 발광 다이오드를 포함한다.
다른 실시예에 따라, 가요성 디스플레이는 기판과 TFT 사이에 버퍼층을 포함한다.
다른 실시예에 따라, 버퍼층은 실리콘 산화물의 서브층 및 실리콘 질화물의 서브층을 포함하고, 실리콘 질화물은 구부러지는 영역에서 줄무늬를 포함한다.
다른 실시예에 따라, 버퍼층은 실리콘 산화물의 서브층 및 실리콘 질화물의 서브층을 포함하고, 실리콘 질화물은 TFT 영역 외측의 구부러지는 영역보다 TFT 영역에서 더 두꺼운 부분을 포함한다.
다른 실시예에 따라, 가요성 디스플레이는 TFT의 게이트 전극과 TFT의 소스/드레인 사이에 층간 절연막(ILD)을 포함한다.
다른 실시예에 따라, ILD는 실리콘 산화물의 서브층 및 실리콘 질화물의 서브층을 포함하고, 실리콘 질화물은 TFT 영역 외측의 구부러지는 영역에서 줄무늬 패턴을 포함한다.
다른 실시예에 따라, ILD 층은 TFT 영역에 존재하고 TFT 영역 외측에는 부재한다.
다른 실시예에 따라, 가요성 디스플레이는 TFT들의 소스 전극들 및 드레인 전극들 위에 배치된 패시베이션을 포함한다.
다른 실시예에 따라, 패시베이션 층은 가요성 유기 재료를 포함한다.
다른 실시예에 따라, 가요성 기판은 폴리이미드를 포함한다.
다른 실시예에 따라, 제1 복수의 금속 라인 및 제2 복수의 금속 라인 중 적어도 하나의 신축성 부분은 잉여부분으로서의 제2 신축성 부분과 교차 또는 중첩되는 제1 신축성 부분을 추가로 포함한다.
다른 실시예에 따라, 제1 신축성 부분은 게이트 전극 및 게이트 라인을 위한 제1 금속으로 형성되고, 제2 신축성 부분은 드레인과 소스 및 데이터 라인을 위한 제2 금속으로 형성된다.
다른 실시예에 따라, 제1 신축성 부분 및 제2 신축성 부분은 TFT 영역 외측의 적어도 하나의 위치에서 연결된다.
실시예들은 특정 구조 및 제조 공정에 대하여 논의되었지만, 변형들이 개시 내용을 읽으면 그러한 실시예들에 적용될 수 있다는 것이 통상의 기술자들에 명백할 것이다. 그러한 변형 및 변경은 본 명세서에 의해 모두 포괄된다.

Claims (36)

  1. 픽셀들의 어레이를 갖는 가요성 디스플레이로서,
    상기 픽셀들의 어레이는 상기 디스플레이의 활성 영역에서 이미지들을 사용자에게 디스플레이하도록 발광하고,
    상기 가요성 디스플레이는,
    가요성 기판;
    상기 가요성 기판 상의 상기 픽셀들의 어레이에 대응하는 박막 트랜지스터들의 어레이;
    상기 박막 트랜지스터들의 게이트 전극들에 연결된 제1 복수의 금속 라인(metal line); 및
    상기 박막 트랜지스터들의 소스-드레인 전극들에 연결된 제2 복수의 금속 라인
    을 포함하고,
    상기 제1 복수의 금속 라인 및 상기 제2 복수의 금속 라인 중 적어도 하나는, 제1 및 제2 금속 트레이스들로부터 형성되는 신축성 금속 라인을 포함하고, 상기 제1 금속 트레이스는 제1 및 제2 컨택트 지점들에서 상기 제2 금속 트레이스와 전기적으로 쇼트(short)되고, 상기 제1 및 제2 금속 트레이스들은 구부러질 수 있는 패턴으로 형상화되고, 상기 제1 및 제2 금속 트레이스들은 상기 제1 및 제2 컨택트 지점들 사이의 제1 영역에서 중첩하고, 상기 제1 및 제2 금속 트레이스들은 상기 제1 및 제2 컨택트 지점들 사이의 제2 영역에서 중첩하지 않는, 가요성 디스플레이.
  2. 제1항에 있어서, 상기 신축성 금속 라인은 구부러지도록 구성된 패턴으로 형상화된 금속 트레이스를 포함하는, 가요성 디스플레이.
  3. 제2항에 있어서, 상기 패턴은 사형(serpentine) 패턴, 사인파 패턴, 및 구형파 패턴으로 이루어진 군으로부터 선택된 적어도 하나의 패턴을 포함하는, 가요성 디스플레이.
  4. 제1항에 있어서, 상기 픽셀들은 유기 발광 다이오드들을 포함하는, 가요성 디스플레이.
  5. 제1항에 있어서, 상기 기판과 상기 박막 트랜지스터들 사이에 버퍼층을 추가로 포함하는, 가요성 디스플레이.
  6. 제5항에 있어서, 상기 버퍼층 위의 활성 반도체 층 및 상기 활성 반도체 층 위의 게이트 절연체를 추가로 포함하고, 상기 게이트 전극들은 상기 게이트 절연체 위에 배치되는, 가요성 디스플레이.
  7. 제6항에 있어서, 상기 활성 반도체 층은 아몰퍼스 실리콘, 저온 폴리실리콘, 및 금속 산화물로 구성된 군으로부터 선택된 재료를 포함하는, 가요성 디스플레이.
  8. 제5항에 있어서, 상기 버퍼층은 실리콘 산화물의 서브층 및 실리콘 질화물의 서브층을 포함하고, 상기 실리콘 질화물은 상기 박막 트랜지스터들의 어레이에서의 상기 박막 트랜지스터들 사이의 줄무늬(striation)를 포함하는, 가요성 디스플레이.
  9. 제5항에 있어서, 상기 버퍼층은 실리콘 산화물의 서브층 및 실리콘 질화물의 서브층을 포함하고, 상기 실리콘 질화물은 상기 박막 트랜지스터들의 어레이에서의 적어도 하나의 박막 트랜지스터 아래에 형성되는 제1 부분 및 상기 적어도 하나의 박막 트랜지스터 아래에 형성되지 않는 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분보다 두꺼운, 가요성 디스플레이.
  10. 제1항에 있어서, 상기 박막 트랜지스터들의 상기 게이트 전극들과 상기 박막 트랜지스터들의 상기 소스-드레인 전극들 사이에 층간 절연막을 추가로 포함하는, 가요성 디스플레이.
  11. 제10항에 있어서, 상기 층간 절연막의 층은 실리콘 산화물의 서브층 및 실리콘 질화물의 서브층을 포함하고, 상기 실리콘 질화물은 상기 박막 트랜지스터들의 어레이에서의 상기 박막 트랜지스터들 사이의 줄무늬 패턴을 포함하는, 가요성 디스플레이.
  12. 제10항에 있어서, 상기 층간 절연막의 층은 상기 박막 트랜지스터들의 어레이에서의 상기 박막 트랜지스터들 중 적어도 일부와 중첩되고 상기 박막 트랜지스터들의 어레이에서의 상기 박막 트랜지스터들 중 적어도 일부의 사이에는 존재하지 않는, 가요성 디스플레이.
  13. 제1항에 있어서, 상기 박막 트랜지스터들의 상기 소스-드레인 전극들 위에 배치된 패시베이션 층을 추가로 포함하는, 가요성 디스플레이.
  14. 제13항에 있어서, 상기 패시베이션 층은 가요성 유기 재료를 포함하는, 가요성 디스플레이.
  15. 제1항에 있어서, 상기 가요성 기판은 폴리이미드를 포함하는, 가요성 디스플레이.
  16. 삭제
  17. 제1항에 있어서, 상기 제1 금속 트레이스는 상기 게이트 전극들을 형성하는 제1 금속 층으로부터 형성되고, 상기 제2 금속 트레이스는 상기 소스-드레인 전극들을 형성하는 제2 금속 층으로부터 형성되는, 가요성 디스플레이.
  18. 제17항에 있어서, 상기 제1 금속 트레이스 및 상기 제2 금속 트레이스는 상기 박막 트랜지스터들의 어레이에서의 상기 박막 트랜지스터들 사이에서 서로 쇼트되는, 가요성 디스플레이.
  19. 픽셀들의 어레이를 갖는 가요성 디스플레이로서, 상기 가요성 디스플레이는,
    가요성 기판;
    상기 가요성 기판 위의 버퍼층;
    상기 가요성 기판 상의 상기 픽셀들의 어레이에 대응하는 박막 트랜지스터들의 어레이;
    상기 박막 트랜지스터들의 게이트 전극들에 연결된 제1 복수의 금속 라인;
    상기 박막 트랜지스터들의 소스-드레인 전극들에 연결된 제2 복수의 금속 라인;
    상기 박막 트랜지스터들의 어레이 및 상기 픽셀들의 어레이 외측의 상기 가요성 디스플레이의 경계 영역의 집적 회로;
    상기 박막 트랜지스터들 및 상기 집적 회로 사이에 연결된 복수의 금속 트레이스 - 상기 복수의 금속 트레이스는 상기 박막 트랜지스터들의 게이트 전극들을 형성하는 제1 금속 층 및 상기 박막 트랜지스터들의 소스-드레인 전극들을 형성하는 제2 금속 층 중 적어도 하나로부터 형성되고, 상기 복수의 금속 트레이스는 상기 버퍼층 위에 배치됨 -; 및
    상기 제1 금속 층 및 상기 버퍼층 사이에 개재되는 게이트 절연체 층
    을 포함하고,
    상기 버퍼층은 제1 및 제2 서브 층들을 포함하고, 상기 제1 서브 층은 복수의 갭들을 포함하고 상기 제2 서브 층과 상기 가요성 기판 사이에 개재되고, 상기 제2 서브 층은 상기 제1 서브 층의 상기 복수의 갭들과 중첩되는 상기 버퍼층의 줄무늬들을 형성하기 위해 상기 갭들에 형성되고,
    상기 게이트 절연체 층은 상기 제2 서브 층의 줄무늬들과 중첩되는 게이트 절연체 층 줄무늬들을 형성하기 위하여, 상기 제2 서브 층 상에 형성되는, 가요성 디스플레이.
  20. 제19항에 있어서, 상기 복수의 금속 트레이스는 신축되도록 구성되어 있는, 가요성 디스플레이.
  21. 제19항에 있어서, 상기 제1 복수의 금속 라인 및 상기 제2 복수의 금속 라인 중 적어도 하나는 상기 박막 트랜지스터들의 어레이에서의 박막 트랜지스터와 적어도 부분적으로 중첩되는 비-신축성 부분 및 상기 박막 트랜지스터들의 어레이에서의 상기 박막 트랜지스터와 중첩되지 않는 신축성 부분을 포함하는, 가요성 디스플레이.
  22. 제21항에 있어서, 상기 신축성 부분은 구부러지도록 구성된 패턴으로 형상화된 금속 트레이스를 포함하는, 가요성 디스플레이.
  23. 제22항에 있어서, 상기 패턴은 사형 패턴, 사인파 패턴, 및 구형파 패턴을 포함하는 군으로부터 선택된 적어도 하나의 패턴을 포함하는, 가요성 디스플레이.
  24. 제19항에 있어서, 상기 픽셀들 또는 상기 픽셀들 각각의 서브 픽셀들은 유기 발광 다이오드들을 포함하는, 가요성 디스플레이.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
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