WO2011049182A1 - アクティブマトリクス基板、液晶パネル、テレビジョン受像機 - Google Patents

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WO2011049182A1
WO2011049182A1 PCT/JP2010/068627 JP2010068627W WO2011049182A1 WO 2011049182 A1 WO2011049182 A1 WO 2011049182A1 JP 2010068627 W JP2010068627 W JP 2010068627W WO 2011049182 A1 WO2011049182 A1 WO 2011049182A1
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吉田　秀史
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シャープ株式会社
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    • G02F2201/40—Arrangements for improving the aperture ratio

Definitions

  • the present invention relates to a pixel division type active matrix substrate and a liquid crystal panel.
  • a pixel division method in which two pixels (a bright pixel electrode corresponding to a bright subpixel and a dark pixel electrode corresponding to a dark subpixel) are provided in one pixel of a liquid crystal panel It has been known.
  • a one-pixel capacitive coupling in which a bright pixel electrode is connected to a data signal line through a transistor connected to the scanning signal line of the own stage, and a dark pixel electrode is connected to a bright pixel electrode through a coupling capacitor.
  • each of the bright and dark pixel electrodes are connected to the data signal line through separate transistors connected to the scanning signal line of the own stage, and the capacitor electrode that forms a coupling capacitance with the bright pixel electrode is connected to the next stage.
  • the dark pixel electrode is electrically floating, which causes pixel burn-in.
  • each of the bright and dark pixel electrodes is not electrically floating, and the pixel burn-in occurs. It is hard to happen.
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2008-33218 (Publication Date: February 14, 2008)”
  • the dark pixel electrode is connected to a capacitor electrode 169a (source metal) formed in the same layer as the data signal line.
  • the capacitor electrode 169a and the bright pixel electrode 181 are overlapped with each other via a channel protective film (interlayer insulating film) 170, thereby forming a coupling capacitor. Therefore, in order to secure the value of the coupling capacitance, it is necessary to make the channel protective film thin to some extent.
  • the channel protective film is made thick (for example, using an organic insulating film), and the pixel electrode is connected to the data signal line or the scanning signal.
  • a capacitively coupled active matrix substrate capable of increasing the thickness of the channel protective film (interlayer insulating film) is proposed.
  • the active matrix substrate includes a scanning signal line, a data signal line, a first transistor connected to the scanning signal line and the data signal line, a second transistor connected to the scanning signal line and the data signal line, A third transistor connected to a scanning signal line different from the scanning signal line, and a first pixel electrode connected to the first transistor in one pixel region (a region corresponding to a pixel of one color); A second pixel electrode connected to the second transistor, a first capacitance electrode connected to the first pixel electrode, a second capacitance electrode connected to the second pixel electrode via the third transistor, and a relay electrode
  • the first and second capacitor electrodes are formed in the same layer as the data signal line, and the relay electrode is formed in the same layer as each scanning signal line, and the relay electrode is interposed through the gate insulating film. First and Characterized in that it overlaps the second capacitor electrode, respectively.
  • the coupling capacitance of the light / dark pixel electrode in the three-transistor capacitive coupling type is the combined capacitance of the capacitance between the relay electrode and the first capacitance electrode and the capacitance between the relay electrode and the second capacitance electrode (each capacitance).
  • the present active matrix substrate may be configured to include a storage capacitor wiring that forms a capacitor with the second capacitor electrode.
  • an organic insulating film may be included in an interlayer insulating film formed on the channel of each transistor.
  • the scanning signal line to which the first and second transistors are connected and the scanning signal line to which the third transistor is connected may be adjacently arranged in this order along the scanning direction. it can.
  • the first and second pixel electrodes may be overlaid on the data signal lines.
  • the data signal line may meander so as to overlap the edge portions of the first and second pixel electrodes.
  • the first and second pixel electrodes are arranged in the vertical direction in the pixel region, and are drawn out from the first transistor.
  • a configuration in which an extraction electrode connected to the electrode, a first capacitance electrode, an extraction electrode extracted from the third transistor and connected to the second capacitance electrode, and the second capacitance electrode are arranged so as to cut through the pixel region.
  • the first storage capacitor wiring arranged to cross the first pixel electrode and the second pixel electrode are arranged to cross the first pixel electrode.
  • a configuration may also be provided that includes a second storage capacitor line and a third storage capacitor line disposed so as to overlap the gap between the first and second pixel electrodes.
  • the second capacitor electrode and the second storage capacitor line may form a capacitor.
  • the first or second storage capacitor line and the third storage capacitor line may be connected to each other.
  • the first storage capacitor line and the third storage capacitor line are connected to each other in the pixel region corresponding to a certain color, and the second storage capacitor wire and the third storage region are connected to each other in the pixel region corresponding to another color.
  • the storage capacitor wiring may be connected to each other.
  • the first storage capacitor line and the third storage capacitor line are connected to each other in one of the two pixel regions adjacent in the horizontal direction, and the second storage capacitor line and the third storage capacitor line are connected to each other.
  • the second storage capacitor line and the third storage capacitor line are connected to each other.
  • a configuration in which the capacitor wirings are connected to each other may be employed.
  • the active matrix substrate may include a fourth transistor connected to the same scanning signal line as the first and second transistors, and a third pixel electrode connected to the fourth transistor.
  • the first and second pixel electrodes may have a fishbone shape.
  • This active matrix substrate includes a scanning signal line, a data signal line, and a first transistor connected to the scanning signal line and the data signal line.
  • the first and second capacitor electrodes are formed in the same layer as the data signal line, and the relay electrode is formed in the same layer as each scanning signal line, and the relay electrode is formed through the gate insulating film.
  • the first and second capacitor electrodes overlap with each other.
  • the active matrix substrate includes a scanning signal line, a data signal line, a first transistor connected to the scanning signal line and the data signal line, a second transistor connected to the scanning signal line and the data signal line, A third transistor connected to a scanning signal line different from the scanning signal line; a fourth transistor connected to the same scanning signal line as the first and second transistors; and a storage capacitor wiring; A first pixel electrode connected to the first transistor, a second pixel electrode connected to the second transistor, and a third pixel connected to the fourth transistor in one pixel region (region corresponding to a pixel of one color); A pixel electrode and a coupling electrode that forms a capacitance with each of the first pixel electrode and the storage capacitor wiring are provided, and the coupling electrode is connected to the second pixel electrode through the third transistor. And said that you are.
  • This liquid crystal panel includes the active matrix substrate and a liquid crystal layer.
  • the liquid crystal layer may have a configuration in which alignment by ultraviolet rays is defined.
  • the present television receiver includes a liquid crystal display device including the liquid crystal panel and a tuner unit that receives a television broadcast.
  • a capacitively coupled active matrix substrate capable of increasing the thickness of the channel protective film (interlayer insulating film) can be realized.
  • FIG. 1 is a plan view showing a configuration of a liquid crystal panel according to Embodiment 1.
  • FIG. 1 is a circuit diagram showing a configuration of a liquid crystal panel according to Embodiment 1.
  • FIG. 3 is a timing chart showing a method for driving the liquid crystal panel of FIG. 2.
  • FIG. 2 is a cross-sectional view taken along the arrow in FIG. 1. It is a top view which shows the disclination (alignment disorder) area
  • region when photo-alignment liquid crystal is used for the liquid crystal panel of FIG. 10 is a plan view showing another configuration of the liquid crystal panel according to Embodiment 2.
  • FIG. FIG. 10 is a plan view showing still another configuration of the liquid crystal panel according to the second exemplary embodiment.
  • FIG. 10 is a plan view showing still another configuration of the liquid crystal panel according to the second exemplary embodiment.
  • FIG. 6 is a circuit diagram illustrating a configuration of a liquid crystal panel according to a second embodiment. 9 is a timing chart illustrating a method for driving the liquid crystal panel of FIG. 8.
  • 6 is a plan view showing a configuration of a liquid crystal panel according to Embodiment 2.
  • FIG. It is a top view which shows the disclination (alignment disorder) area
  • FIG. FIG. 10 is a plan view showing still another configuration of the liquid crystal panel according to the second exemplary embodiment. It is a top view which shows the structure of the liquid crystal panel of FIG. FIG.
  • FIG. 10 is a plan view showing still another configuration of the liquid crystal panel according to the second exemplary embodiment.
  • FIG. 16 is a plan view showing a disclination (alignment disorder) region of the liquid crystal panel of FIG. 15.
  • FIG. 6 is a circuit diagram illustrating a configuration of a liquid crystal panel according to a third embodiment. It is a timing chart which shows the drive method of the liquid crystal panel of FIG.
  • FIG. 6 is a plan view illustrating a configuration of a liquid crystal panel according to a third embodiment.
  • FIG. 20 is a cross-sectional view taken along the arrow in FIG. 19. It is a top view which shows the disclination (alignment disorder) area
  • the extending direction of the data signal lines is defined as a vertical (column) direction
  • the extending direction of the scanning signal lines is defined as a horizontal (row) direction.
  • the scanning signal line may extend in the horizontal direction or in the vertical direction. Needless to say.
  • One pixel area of the active matrix substrate corresponds to one pixel of a liquid crystal panel or a liquid crystal display device.
  • FIG. 2 is an equivalent circuit diagram showing a part of the liquid crystal panel 5a.
  • the scanning signal line of its own stage, the data signal line, the first and second transistors connected to the scanning signal line of its own stage, and the third transistor connected to the scanning signal line of the next stage The first pixel electrode connected to the drain electrode of the first transistor, the second pixel electrode connected to the drain electrode of the second transistor, and the first pixel electrode connected to the first pixel electrode.
  • a capacitor electrode, a second capacitor electrode connected to the second pixel electrode through the third transistor, and a relay electrode that is electrically floating are provided, and the first and second capacitor electrodes are connected to the data signal line.
  • the relay electrode is formed in the same layer as each scanning signal line, the relay electrode forms a capacitance with each of the first and second capacitor electrodes, and the second capacitor electrode is a storage capacitor. Form wiring and capacitance There.
  • one data signal line 15x is provided corresponding to the pixel column including the pixels 101 and 102 arranged in the column direction, and 1 corresponding to the pixel column including the pixels 103 and 104 arranged in the column direction.
  • One data signal line 15X is provided, and one scanning signal line Gn and three storage capacitor lines 18np, 18nq, and 18nr are provided corresponding to the pixel row including the pixels 101 and 103 arranged in the row direction.
  • One scanning signal line Gm and three storage capacitor lines 18mp, 18mq, and 18mr are provided corresponding to the pixel row including the pixels 102 and 104 arranged in the row direction.
  • the scanning signal lines Gn, Gm, and Gk are arranged in this order along the scanning direction.
  • the source electrodes of the transistors 12a and 12b connected to the scanning signal line Gn are connected to the data signal line 15x.
  • the drain electrodes of the transistors 12a and 12b are connected to the pixel electrodes 17a and 17b, the source electrode of the transistor 82ab connected to the scanning signal line Gm is connected to the pixel electrode 17b, and the drain electrode of the transistor 82ab is relayed.
  • Each of the electrode 7ab and the storage capacitor wiring 18nr forms a capacitor Cb and a capacitor Cn, and the pixel electrode 17a and the relay electrode 7ab form a capacitor Ca.
  • a liquid crystal capacitor Cla is formed between the pixel electrode 17a and the common electrode (counter electrode) com, and a liquid crystal capacitor Clb is formed between the pixel electrode 17b and the common electrode (counter electrode) com.
  • a storage capacitor csa is formed between 17a and the storage capacitor line 18np, and a storage capacitor csb is formed between the pixel electrode 17b and the storage capacitor line 18nr.
  • two pixel electrodes 17c and 17d are arranged in this order along the column direction, and the source electrodes of the transistors 12c and 12d connected to the scanning signal line Gm are data.
  • the drain electrodes of the transistors 12c and 12d are connected to the pixel electrodes 17c and 17d, and the source electrode of the transistor 82cd connected to the scanning signal line Gk is connected to the pixel electrode 17d.
  • the 82 cd drain electrode forms the capacitor Cd and the capacitor Cm with the relay electrode 7cd and the storage capacitor wiring 18mr, respectively, and the pixel electrode 17c and the relay electrode 7cd form the capacitor Cc.
  • a liquid crystal capacitor Clc is formed between the pixel electrode 17c and the common electrode (counter electrode) com, and a liquid crystal capacitor Cld is formed between the pixel electrode 17d and the common electrode (counter electrode) com.
  • a storage capacitor csc is formed between 17c and the storage capacitor line 18mp, and a storage capacitor csd is formed between the pixel electrode 17d and the storage capacitor line 18mr.
  • two pixel electrodes 17A and 17B are arranged in this order along the column direction, and the source electrodes of the transistors 12A and 12B connected to the scanning signal line Gn are data.
  • the drain electrodes of the transistors 12A and 12B are connected to the pixel electrodes 17A and 17B, and the source electrode of the transistor 82AB connected to the scanning signal line Gm is connected to the pixel electrode 17B.
  • the drain electrode 82AB forms the capacitor CB and the capacitor CN with the relay electrode 7AB and the storage capacitor wiring 18nr, respectively, and the pixel electrode 17A and the relay electrode 7AB form the capacitor CA.
  • a liquid crystal capacitor ClA is formed between the pixel electrode 17A and the common electrode (counter electrode) com, and a liquid crystal capacitor ClB is formed between the pixel electrode 17B and the common electrode (counter electrode) com.
  • a storage capacitor csA is formed between 17A and the storage capacitor line 18np, and a storage capacitor csB is formed between the pixel electrode 17B and the storage capacitor line 18nr.
  • two pixel electrodes 17C and 17D are arranged in this order along the column direction, and the source electrodes of the transistors 12C and 12D connected to the scanning signal line Gm are data.
  • the drain electrodes of the transistors 12C and 12D are connected to the pixel electrodes 17C and 17D, and the source electrode of the transistor 82CD connected to the scanning signal line Gk is connected to the pixel electrode 17D.
  • the drain electrode of 82CD forms the capacitor CD and the capacitor CM with the relay electrode 7CD and the holding capacitor wiring 18mr, respectively, and the pixel electrode 17C and the relay electrode 7CD form the capacitor CC.
  • a liquid crystal capacitor ClC is formed between the pixel electrode 17C and the common electrode (counter electrode) com, and a liquid crystal capacitor ClD is formed between the pixel electrode 17D and the common electrode (counter electrode) com.
  • a storage capacitor csC is formed between 17C and the storage capacitor line 18mp, and a storage capacitor csD is formed between the pixel electrode 17D and the storage capacitor line 18mr.
  • FIG. 3 is a timing chart (for two frames) showing a driving method when halftone solid display is performed on a part of the liquid crystal panel 5a (including the pixels 101 and 102 in FIG. 2).
  • 15x and 15X in FIG. 2 shows data signals supplied to the data signal lines 15x and 15X in FIG. 2
  • Gn, Gm, and Gk in FIG. 3 are scanning signals (active high) supplied to the scanning signal lines Gn, Gm, and Gk in FIG. 3 indicate the potentials of the pixel electrodes 17a to 17d in FIG.
  • scanning signal lines are sequentially selected one by one, and data signals having opposite polarities are supplied to two adjacent data signal lines (for example, 15x and 15X).
  • the polarity of the data signal supplied to each data signal line is inverted every horizontal scanning period (1H).
  • the scanning signal line Gn is selected (made active). Thereby, as shown in FIG. 3, the same positive data signal is written to the pixel electrodes 17a and 17b.
  • the scanning signal line Gm is selected (made active).
  • the same negative data signal is written to the pixel electrodes 17c and 17d, and the transistor 82ab (see FIG. 2) is turned on, so that the pixel electrode 17b is connected in series.
  • charge is released from the pixel electrode 17b, and the potential of the pixel electrode 17b varies in a direction approaching the center potential, while the potential of the pixel electrode 17a varies in a direction away from the center potential.
  • the sub-pixel corresponding to the pixel electrode 17a is a bright sub-pixel (+)
  • the sub-pixel corresponding to the pixel electrode 17b is a dark sub-pixel (+).
  • the scanning signal line Gk is selected (made active).
  • the capacitor is connected to the storage capacitor wiring 18mr via the capacitor Cm.
  • charge is released from the pixel electrode 17d, and the potential of the pixel electrode 17d varies in a direction approaching the center potential, while the potential of the pixel electrode 17c varies in a direction away from the center potential.
  • the sub-pixel corresponding to the pixel electrode 17c is a bright sub-pixel ( ⁇ )
  • the sub-pixel corresponding to the pixel electrode 17d is a dark sub-pixel ( ⁇ ).
  • FIG. 1 is a plan view showing a configuration example of one pixel of the liquid crystal panel 5a shown in FIG.
  • substantially rectangular pixel electrodes 17a and 17b are arranged in this order along the column direction in an area defined by the scanning signal line Gn and the data signal line 15x.
  • a storage capacitor line 18np is provided so as to cross the center of the electrode 17a
  • a storage capacitor line 18nr is provided so as to cross the center of the pixel electrode 17b
  • a storage capacitor line 18nq is provided so as to overlap the gap between the pixel electrodes 17a and 17b. It has been.
  • Transistors 12a and 12b are provided near the intersection between the scanning signal line Gn and the data signal line 15x.
  • the source electrode of the transistor 12a is connected to the data signal line 15x, and the drain electrode of the transistor 12a is connected to the extraction electrode 27a.
  • the lead electrode 27a is formed below the vertical center line of the pixel electrode 17a, and is connected to the capacitor electrode 37a disposed under the pixel electrode 17a (connected in the same layer).
  • the lead electrode 27a has a bulging portion 67a below the central portion of the pixel electrode 17a, and the bulging portion 67a and the pixel electrode 17a are connected through two contact holes 11a.
  • the storage capacitor line 18np also has a wide portion 18npw below the pixel electrode 17a. The bulge portion 67a and the wide portion 18npw overlap with each other via a gate insulating film, and a capacitor csa (see FIG. 2) is formed in the overlap portion. Is done.
  • the source electrode of the transistor 12b is connected to the data signal line 15x, and the drain electrode of the transistor 12b is connected to the extraction electrode 27b.
  • the lead electrode 27b has a bulging portion 67b below the pixel electrode 17b, and the bulging portion 67b and the pixel electrode 17b are connected via two contact holes 11b.
  • the storage capacitor line 18nr has a wide portion 18nrw below the pixel electrode 17b, and the bulge portion 67b and the wide portion 18nrw are overlapped with each other via a gate insulating film, and a capacitor csb (see FIG. 2) is formed in the overlapping portion. Is done.
  • the scanning signal line Gm adjacent to the downstream side of the scanning signal line Gn in the scanning direction is arranged so as to overlap with the edge of the pixel electrode 17b on the downstream side in the scanning direction.
  • the scanning signal line Gm functions as a gate electrode of the transistor 82ab, the source electrode of the transistor 82ab is connected to the tip of the extraction electrode 27b, and the drain electrode of the transistor 82ab is connected to the extraction electrode 27n.
  • the lead electrode 27n is formed below the vertical center line of the pixel electrode 17b, and is connected to the capacitor electrode 37b disposed under the pixel electrode 17a (connected in the same layer).
  • the lead electrode 27n has a bulge portion 87n below the center of the pixel electrode 17b.
  • the bulge portion 87n and the wide portion 18nrw overlap with each other through a gate insulating film, and a capacitor Cn (see FIG. 2) is formed in the overlap portion. Is done.
  • a floating island-like relay electrode 7ab is formed below the pixel electrode 17a in the same layer as each scanning signal line and each storage capacitor wiring.
  • the relay electrode 7ab overlaps with each of the capacitance electrodes 37a and 37b via the gate insulating film, and capacitance Ca ⁇ Cb (see FIG. 2) is formed in each overlapping portion.
  • the data signal line 15x extends in the column direction while meandering, and portions 15xk and 15xu thereof overlap with the lower left edge portion of the pixel electrode 17a and the lower left edge portion of the pixel electrode 17b in the drawing.
  • the data signal line 15X also extends in the column direction while meandering, and the portions 15Xk and 15Xu respectively overlap the upper right edge portion of the pixel electrode 17a in the drawing and the upper right edge portion of the pixel electrode 17b in the drawing.
  • FIG. 4 is a cross-sectional view taken along the arrow in FIG.
  • the liquid crystal panel 5a includes an active matrix substrate 3, a color filter substrate 30 facing the active matrix substrate 3, and a liquid crystal layer 40 disposed between the substrates (3, 30).
  • a black matrix 13 and a colored layer 14 are formed on a glass substrate 32, and a common electrode (com) 28 is formed thereon.
  • the liquid crystal layer 30 uses, for example, liquid crystal in a photo-alignment mode (four divisions) in which alignment is defined by ultraviolet rays.
  • the scanning signal line Gn, the relay electrode 7ab, and the storage capacitor wirings 18np (18npw), 18nq, and 18nr (18nrw) are formed on the glass substrate 31, and are 200 nm thick so as to cover them.
  • a gate insulating film 22 made of SiNx is formed.
  • a semiconductor layer i layer and n + layer
  • a source electrode in contact with the n + layer a drain electrode (not shown because it is not included in the cross section), and an extraction electrode 27a (bulging portion 67a)
  • the capacitor electrodes 37a and 37b and the extraction electrode 27n are made of, for example, Ti and Al
  • the inorganic interlayer insulating film 25 made of, for example, SiNx is formed so as to cover them.
  • An organic interlayer insulating film 26 thicker than this (about 2 microns) is formed on the inorganic interlayer insulating film 25, and pixel electrodes 17a and 17b are formed on the organic interlayer insulating film 26.
  • the inorganic interlayer insulating film 25 and the organic interlayer insulating film 26 are penetrated, whereby the pixel electrode 17a and the bulging portion 67a (of the extraction electrode 27a) are connected.
  • a capacitor csa (see FIG. 2) is formed in a portion where the bulging portion 67a and the wide portion 18npw (of the storage capacitor wiring 18np) overlap with each other only through the gate insulating film 22.
  • a capacitor Ca (see FIG. 2) is formed in a portion where the relay electrode 7ab formed in the same layer as the scanning signal line Gn overlaps the capacitor electrode 37a through only the gate insulating film 22, and the relay electrode 7ab
  • a capacitor Cb (see FIG. 2) is formed in a portion overlapping with the capacitor electrode 37b only through the gate insulating film 22.
  • a capacitor Cn (see FIG. 2) is formed in a portion where the bulging portion 87n (of the extraction electrode 27n) and the wide portion 18nrw (of the storage capacitor wiring 18nr) overlap with each other only through the gate insulating film 22.
  • the capacitance values Ca, Cb, and Cn can be sufficiently secured while the thick organic interlayer insulating film 26 is provided. Therefore, it is possible to adopt a high aperture ratio structure in which the edges of the pixel electrodes 17a and 17b overlap the data signal lines 15x and 15X and the scanning signal lines Gn and Gm.
  • the storage capacitor wiring, the lead electrode, and the capacitor electrode cross each other, and the data signal line meanders so as to overlap the edge of each pixel electrode. It is possible to conceal the disclination (orientation disorder) region that is seen when there is a cross (see FIG. 5).
  • liquid crystal panel 5a is a three-transistor capacitive coupling type pixel division method, the viewing angle characteristics are good, and there is no pixel electrode that is electrically floating as compared with the one-transistor capacitive coupling type. There is an advantage such as high nature.
  • the liquid crystal panel 5a shown in FIG. 2 can be modified as shown in FIG. That is, in the green pixel and the red pixel, the storage capacitor line 18nq and the storage capacitor line 18nr are connected to each other, and in the blue pixel, the storage capacitor line 18np and the storage capacitor line 18nq are connected to each other. Moreover, it can also deform
  • the storage capacitor line 18nq and the storage capacitor line 18nr are connected to each other, and on the other hand, the storage capacitor line 18np and the storage capacitor line 18nq are connected to each other, and the column In one of the two pixels adjacent in the direction, the storage capacitor line 18nq and the storage capacitor line 18nr are connected to each other, and on the other side, the storage capacitor line 18np and the storage capacitor line 18nq are connected to each other.
  • the width of potential fluctuation received by each storage capacitor wiring can be reduced, and display unevenness can be suppressed.
  • FIG. 8 is an equivalent circuit diagram showing a part of the liquid crystal panel 5b.
  • the scanning signal line of the own stage, the data signal line, the first and second transistors connected to the scanning signal line of the own stage, and the third transistor connected to the scanning signal line of the next stage A fourth transistor connected to the scanning signal line of the first stage, and a first pixel electrode connected to the drain electrode of the first transistor and a first transistor connected to the drain electrode of the second transistor in one pixel.
  • the first and second capacitance electrodes are formed in the same layer as the data signal line, and the relay electrode is formed in the same layer as each scanning signal line.
  • the It is joint electrode to form a first and second capacitor electrodes, respectively and the capacitor, and the second capacitor electrode forms a storage capacitor wiring and the capacitor.
  • one data signal line 15x is provided corresponding to the pixel column including the pixels 101 and 102 arranged in the column direction, and 1 corresponding to the pixel column including the pixels 103 and 104 arranged in the column direction.
  • Two data signal lines 15X are provided, and two scanning signal lines Gn ⁇ gn and five storage capacitor lines 18np, 18nq, 18nr, and so on corresponding to the pixel row including the pixels 101 and 103 arranged in the row direction.
  • 18 ns and 18 nt are provided, corresponding to the pixel row including the pixels 102 and 104 arranged in the row direction, two scanning signal lines Gm ⁇ gm and five storage capacitor lines 18mp ⁇ 18mq ⁇ 18mr ⁇ 18ms ⁇ 18mt Is provided.
  • the scanning signal lines Gn, gn, Gm, and gm are arranged in this order along the scanning direction.
  • the source electrodes of the transistors 12a, 12b, and 12n connected to the scanning signal line Gn are the data signal lines 15x.
  • the drain electrodes of the transistors 12a, 12b, and 12n are connected to the pixel electrodes 17a, 17b, and 17n, and the source electrode of the transistor 82ab that is connected to the scanning signal line gn is connected to the pixel electrode 17b.
  • the drain electrode of the transistor 82ab forms a capacitor Cb and a capacitor Cn with the relay electrode 7ab and the storage capacitor line 18nr, respectively, and the pixel electrode 17a and the relay electrode 7ab form a capacitor Ca.
  • a liquid crystal capacitor Cla is formed between the pixel electrode 17a and the common electrode (counter electrode) com, and a liquid crystal capacitor Clb is formed between the pixel electrode 17b and the common electrode (counter electrode) com.
  • a liquid crystal capacitor Cln is formed between the electrode 17n and the common electrode (counter electrode) com, a storage capacitor csa is formed between the pixel electrode 17a and the storage capacitor line 18np, and the pixel electrode 17b and the storage capacitor.
  • a storage capacitor csb is formed between the wiring 18nr and a storage capacitor csn is formed between the pixel electrode 17n and the storage capacitor wiring 18ns.
  • two pixel electrodes 17m, 17c, and 17d are arranged in this order along the column direction, and each of the transistors 12c, 12d, and 12m connected to the scanning signal line Gm is arranged.
  • the source electrode is connected to the data signal line 15x, the drain electrodes of the transistors 12c, 12d, and 12m are connected to the pixel electrodes 17c, 17d, and 17m, and the source electrode of the transistor 82cd that is connected to the scanning signal line gm
  • the drain electrode of the transistor 82cd connected to the pixel electrode 17d forms a capacitor Cd and a capacitor Cm with the relay electrode 7cd and the storage capacitor wiring 18mr, respectively, and the pixel electrode 17c and the relay electrode 7cd form a capacitor Cc.
  • a liquid crystal capacitor Clc is formed between the pixel electrode 17c and the common electrode (counter electrode) com, and a liquid crystal capacitor Cld is formed between the pixel electrode 17d and the common electrode (counter electrode) com.
  • a liquid crystal capacitor Clm is formed between the electrode 17m and the common electrode (counter electrode) com, a storage capacitor csc is formed between the pixel electrode 17c and the storage capacitor line 18mp, and the pixel electrode 17d and the storage capacitor are formed.
  • a storage capacitor csd is formed between the wiring 18mr and a storage capacitor csm is formed between the pixel electrode 17m and the storage capacitor wiring 18ms.
  • two pixel electrodes 17N, 17A, and 17B are arranged in this order along the column direction, and each of the transistors 12A, 12B, and 12N connected to the scanning signal line Gn is arranged.
  • the source electrode is connected to the data signal line 15X
  • the drain electrodes of the transistors 12A, 12B, and 12N are connected to the pixel electrodes 17A, 17B, and 17N
  • the source electrode of the transistor 82AB that is connected to the scanning signal line gn
  • the drain electrode of the transistor 82AB connected to the pixel electrode 17B forms a capacitor CB and a capacitor CN with the relay electrode 7AB and the storage capacitor wiring 18nr, respectively, and the pixel electrode 17A and the relay electrode 7AB form a capacitor CA.
  • a liquid crystal capacitor ClA is formed between the pixel electrode 17A and the common electrode (counter electrode) com
  • a liquid crystal capacitor ClB is formed between the pixel electrode 17B and the common electrode (counter electrode) com.
  • a liquid crystal capacitor ClN is formed between the electrode 17N and the common electrode (counter electrode) com, a storage capacitor csA is formed between the pixel electrode 17A and the storage capacitor line 18np, and the pixel electrode 17B and the storage capacitor are formed.
  • a storage capacitor csB is formed between the wiring 18nr and a storage capacitor csN is formed between the pixel electrode 17N and the storage capacitor wiring 18ns.
  • each of the transistors 12C, 12D, and 12M connected to the scanning signal line Gm is arranged.
  • the source electrode is connected to the data signal line 15X
  • the drain electrodes of the transistors 12C, 12D, and 12M are connected to the pixel electrodes 17C, 17D, and 17M
  • the source electrode of the transistor 82CD that is connected to the scanning signal line gm
  • the drain electrode of the transistor 82CD is connected to the pixel electrode 17D, and the capacitor CD and the capacitor CM are formed with the relay electrode 7CD and the storage capacitor wiring 18mr, respectively.
  • the pixel electrode 17C and the relay electrode 7CD form the capacitor CC.
  • a liquid crystal capacitor ClC is formed between the pixel electrode 17C and the common electrode (counter electrode) com, and a liquid crystal capacitor ClD is formed between the pixel electrode 17D and the common electrode (counter electrode) com.
  • a liquid crystal capacitor ClM is formed between the electrode 17M and the common electrode (counter electrode) com, a storage capacitor csC is formed between the pixel electrode 17C and the storage capacitor wiring 18mp, and the pixel electrode 17D and the storage capacitor are formed.
  • a storage capacitor csD is formed between the wiring 18mr and a storage capacitor csM is formed between the pixel electrode 17M and the storage capacitor wiring 18ms.
  • FIG. 9 is a timing chart (for two frames) showing a driving method when halftone solid display is performed on a part of the liquid crystal panel 5b (including the pixels 101 and 102 in FIG. 2).
  • 8 shows data signals supplied to the data signal lines 15x and 15X in FIG. 8
  • Gn, gn, Gm, and gm in FIG. 9 are scanning signals supplied to the scanning signal lines Gn, gn, Gm, and gm in FIG. (Active High)
  • 17a to 17d in FIG. 9 indicate the potentials of the pixel electrodes 17a to 17d in FIG.
  • two scanning signal lines are sequentially selected, and data signals having opposite polarities are supplied to two adjacent data signal lines (for example, 15x and 15X).
  • the polarity of the data signal supplied to each data signal line is inverted every horizontal scanning period (1H).
  • the scanning signal line Gn and the upstream scanning signal line are selected (made active).
  • the same positive data signal is written to the pixel electrodes 17a, 17b, and 17n.
  • the scanning signal line gn and the scanning signal line Gm are selected (made active).
  • the same negative data signal is written to the pixel electrodes 17c, 17d, and 17m, and the transistor 82ab (see FIG. 8) is turned on, so that the pixel electrode 17b is connected in series.
  • the sub-pixel corresponding to the pixel electrode 17a is a bright sub-pixel (+)
  • the sub-pixel corresponding to the pixel electrode 17b is a dark sub-pixel (+)
  • the sub-pixel corresponding to the pixel electrode 17n is greater than the bright sub-pixel.
  • the sub-pixel (medium sub-pixel) is darker and brighter than the dark sub-pixel.
  • the scanning signal line gm and the downstream scanning signal line are selected (made active).
  • the capacitor is connected to the storage capacitor wiring 18mr via the capacitor Cm.
  • the potential of the pixel electrode 17m does not change while the data signal is written.
  • the sub-pixel corresponding to the pixel electrode 17c is a bright sub-pixel ( ⁇ )
  • the sub-pixel corresponding to the pixel electrode 17d is a dark sub-pixel ( ⁇ )
  • the sub-pixel corresponding to the pixel electrode 17m is a middle sub-pixel ( ⁇ ). It becomes.
  • FIG. 10 is a plan view showing a configuration example for one pixel of the liquid crystal panel 5b shown in FIG.
  • substantially rectangular pixel electrodes 17a and 17b are arranged in this order along the column direction in an area defined by the scanning signal line Gn and the data signal line 15x.
  • a pixel electrode 17n is disposed upstream of the electrode 17a in the scanning direction.
  • a storage capacitor line 18np is provided so as to cross the center of the pixel electrode 17a
  • a storage capacitor line 18nr is provided so as to cross the center of the pixel electrode 17b
  • the storage capacitor line is overlapped with the gap between the pixel electrodes 17a and 17b.
  • a storage capacitor line 18 nq is provided, a storage capacitor line 18 ns is provided so as to cross the center of the pixel electrode 17 n, and a storage capacitor line 18 nt is provided so as to overlap with the edge of the pixel electrode 17 n on the upstream side in the scanning direction.
  • the scanning signal line Gn is arranged so as to overlap the gap between the pixel electrode 17n and the pixel electrode 17a, and transistors 12a, 12b, and 12n are provided in the vicinity of the intersection of the scanning signal line Gn and the data signal line 15x.
  • the source electrode of the transistor 12n is connected to the data signal line 15x, and the drain electrode of the transistor 12n is connected to the extraction electrode 27N.
  • the lead electrode 27N has a bulging portion 67n below the center of the pixel electrode 17n, and the bulging portion 67n and the pixel electrode 17n are connected via two contact holes 11n.
  • the storage capacitor line 18 ns also has a wide portion 18 nsw under the pixel electrode 17 n, and the bulge portion 67 n and the wide portion 18 nsw overlap with each other via a gate insulating film, and a capacitor csn (see FIG. 8) is formed in this overlapping portion. Is done.
  • the source electrode of the transistor 12a is connected to the data signal line 15x, and the drain electrode of the transistor 12a is connected to the extraction electrode 27a.
  • the lead electrode 27a is formed below the vertical center line of the pixel electrode 17a, and is connected to the capacitor electrode 37a disposed under the pixel electrode 17a (connected in the same layer).
  • the lead electrode 27a has a bulging portion 67a below the central portion of the pixel electrode 17a, and the bulging portion 67a and the pixel electrode 17a are connected through two contact holes 11a.
  • the storage capacitor line 18np also has a wide portion 18npw below the pixel electrode 17a.
  • the bulge portion 67a and the wide portion 18npw overlap with each other via a gate insulating film, and a capacitor csa (see FIG. 8) is formed in the overlapping portion. Is done.
  • the source electrode of the transistor 12b is connected to the data signal line 15x, and the drain electrode of the transistor 12b is connected to the extraction electrode 27b.
  • the lead electrode 27b has a bulging portion 67b below the pixel electrode 17b, and the bulging portion 67b and the pixel electrode 17b are connected via two contact holes 11b.
  • the storage capacitor line 18nr has a wide portion 18nrw below the pixel electrode 17b, and the bulge portion 67b and the wide portion 18nrw overlap with each other via a gate insulating film, and a capacitor csb (see FIG. 8) is formed in this overlapping portion. Is done.
  • the scanning signal line gn adjacent to the downstream side of the scanning signal line Gn in the scanning direction is arranged so as to overlap with the edge of the pixel electrode 17b on the downstream side in the scanning direction.
  • the scanning signal line gn functions as the gate electrode of the transistor 82ab, the source electrode of the transistor 82ab is connected to the tip of the extraction electrode 27b, and the drain electrode of the transistor 82ab is connected to the extraction electrode 27n.
  • the lead electrode 27n is formed below the vertical center line of the pixel electrode 17b, and is connected to the capacitor electrode 37b disposed under the pixel electrode 17a (connected in the same layer).
  • the lead electrode 27n has a bulging portion 87n below the central portion of the pixel electrode 17b.
  • a floating island-like relay electrode 7ab is formed below the pixel electrode 17a in the same layer as each scanning signal line and each storage capacitor wiring.
  • the relay electrode 7ab overlaps each of the capacitance electrodes 37a and 37b via the gate insulating film, and the capacitance Ca ⁇ Cb (see FIG. 8) is formed in each overlapping portion.
  • the data signal line 15x extends in the column direction while meandering, and the portions 15xk, 15xu, and 15xv are respectively the lower left edge portion of the pixel electrode 17a and the lower left edge portion of the pixel electrode 17b and the pixel electrode 17n. It overlaps with the lower left edge in the figure.
  • the data signal line 15X also extends in the column direction while meandering, and the portions 15Xk, 15Xu, and 15XV are respectively the upper right edge portion in the drawing of the pixel electrode 17a and the upper right edge portion in the drawing of the pixel electrode 17b and the pixel electrode 17n. It overlaps with the upper right edge in the figure.
  • the liquid crystal panel 5b includes an active matrix substrate 3, a color filter substrate 30 facing the active matrix substrate 3, and a liquid crystal layer 40 disposed between the substrates (3, 30).
  • a black matrix 13 and a colored layer 14 are formed on a glass substrate 32, and a common electrode (com) 28 is formed thereon.
  • the liquid crystal layer 30 uses, for example, liquid crystal in a photo-alignment mode (four divisions) in which alignment is defined by ultraviolet rays.
  • the scanning signal line Gn, the relay electrode 7ab, and the storage capacitor wirings 18np (18npw), 18nq, and 18nr (18nrw) are formed on the glass substrate 31, and have a thickness of, for example, 200 nm so as to cover them.
  • a gate insulating film 22 made of SiNx is formed.
  • a semiconductor layer i layer and n + layer
  • a source electrode in contact with the n + layer a drain electrode (not shown because it is not included in the cross section), and an extraction electrode 27a (bulging portion 67a)
  • the capacitor electrodes 37a and 37b and the extraction electrode 27n are made of, for example, Ti and Al
  • the inorganic interlayer insulating film 25 made of, for example, SiNx is formed so as to cover them.
  • An organic interlayer insulating film 26 thicker than this (about 2 microns) is formed on the inorganic interlayer insulating film 25, and pixel electrodes 17a and 17b are formed on the organic interlayer insulating film 26.
  • the inorganic interlayer insulating film 25 and the organic interlayer insulating film 26 are penetrated, whereby the pixel electrode 17a and the bulging portion 67a (of the extraction electrode 27a) are connected.
  • a capacitor csa (see FIG. 8) is formed in a portion where the bulging portion 67a and the wide portion 18npw (of the storage capacitor wiring 18np) overlap with each other only through the gate insulating film 22.
  • a capacitor Ca (see FIG. 8) is formed in a portion where the relay electrode 7ab formed in the same layer as the scanning signal line Gn overlaps the capacitor electrode 37a only through the gate insulating film 22, and the relay electrode 7ab
  • a capacitor Cb (see FIG. 8) is formed in a portion overlapping with the capacitor electrode 37b only through the gate insulating film 22.
  • a capacitor Cn (see FIG. 8) is formed in a portion where the bulging portion 87n (of the extraction electrode 27n) and the wide portion 18nrw (of the storage capacitor wiring 18nr) overlap with each other only through the gate insulating film 22.
  • the capacitance values Ca, Cb, and Cn can be sufficiently secured while the thick organic interlayer insulating film 26 is provided. Therefore, it is possible to adopt a high aperture ratio structure in which the edges of the pixel electrodes 17a and 17b overlap the data signal lines 15x and 15X and the scanning signal lines Gn and gm.
  • the storage capacitor wiring, the lead electrode, and the capacitor electrode cross each other, and the data signal line meanders so as to overlap the edge of each pixel electrode. It is possible to conceal the disclination (orientation disorder) region that is seen when there is a cross (see FIG. 11).
  • liquid crystal panel 5b can display halftones with sub-pixels having three types of brightness (light, dark and medium) (three types of VT curves), the viewing angle characteristics can be further improved. Further, as compared with the one-transistor capacitive coupling type, there is an advantage that there is no electrically floating pixel electrode and the reliability is high.
  • liquid crystal panel 5b of FIG. 8 can be modified as shown in FIG. That is, in the green pixel and the red pixel, the storage capacitor line 18nq and the storage capacitor line 18nr are connected to each other, and in the blue pixel, the storage capacitor line 18np and the storage capacitor line 18nq are connected to each other. Moreover, it can also deform
  • the storage capacitor line 18nq and the storage capacitor line 18nr are connected to each other, and on the other hand, the storage capacitor line 18np and the storage capacitor line 18nq are connected to each other, and the column In one of the two pixels adjacent in the direction, the storage capacitor line 18nq and the storage capacitor line 18nr are connected to each other, and on the other side, the storage capacitor line 18np and the storage capacitor line 18nq are connected to each other.
  • the width of the potential fluctuation received by each storage capacitor wiring can be reduced, and display unevenness can be suppressed.
  • the configuration of two pixels adjacent in the row direction in the liquid crystal panel of FIGS. 12 and 13 is shown in FIG.
  • each pixel electrode can be formed into a fishbone shape (PSA mode). This configuration is shown in FIG. Even in the configuration of FIG. 15, the storage capacitor wiring, the lead electrode, and the capacitor electrode cross each other under each pixel electrode, so that the cross-shaped disclination (alignment disorder) region seen in the PSA mode can be hidden. Yes (see FIG. 16).
  • FIG. 17 is an equivalent circuit diagram showing a part of the liquid crystal panel 5c.
  • the liquid crystal panel 5c includes a first scanning signal line, a data signal line, and a first transistor connected to the scanning signal line of the first stage, and a first pixel connected to the drain electrode of the first transistor.
  • a pixel electrode, a second pixel electrode, a first capacitor electrode connected to the first pixel electrode, a second capacitor electrode connected to the second pixel electrode, and a relay electrode that is electrically floating are provided.
  • the first and second capacitor electrodes are formed in the same layer as the data signal line, and the relay electrode is formed in the same layer as each scanning signal line.
  • the relay electrode is connected to each of the first and second capacitor electrodes. Forming capacity.
  • one data signal line 15x is provided corresponding to the pixel column including the pixels 101 and 102 arranged in the column direction, and 1 corresponding to the pixel column including the pixels 103 and 104 arranged in the column direction.
  • One data signal line 15X is provided, and one scanning signal line Gn and three storage capacitor lines 18np, 18nq, and 18nr are provided corresponding to the pixel row including the pixels 101 and 103 arranged in the row direction.
  • One scanning signal line Gm and three storage capacitor lines 18mp, 18mq, and 18mr are provided corresponding to the pixel row including the pixels 102 and 104 arranged in the row direction.
  • the scanning signal lines Gn and Gm are arranged in this order along the scanning direction.
  • the source electrode of the transistor 12a connected to the scanning signal line Gn is connected to the data signal line 15x.
  • the drain electrode of the transistor 12a is connected to the pixel electrode 17a, and the relay electrode 7ab forms capacitors Ca and Cb with the pixel electrode 17a and the pixel electrode 17b, respectively.
  • a liquid crystal capacitor Cla is formed between the pixel electrode 17a and the common electrode (counter electrode) com, and a liquid crystal capacitor Clb is formed between the pixel electrode 17b and the common electrode (counter electrode) com.
  • a storage capacitor csa is formed between 17a and the storage capacitor line 18np, and a storage capacitor csb is formed between the pixel electrode 17b and the storage capacitor line 18nr.
  • the pixels 102 to 104 have the same configuration.
  • FIG. 18 is a timing chart (for two frames) showing a driving method when halftone solid display is performed on a part of the liquid crystal panel 5c (including the pixels 101 and 102 in FIG. 17).
  • 15x and 15X in FIG. 17 shows data signals supplied to the data signal lines 15x and 15X in FIG. 17, and Gn and Gm in FIG. 18 indicate scanning signals (active high) supplied to the scanning signal lines Gn and Gm in FIG.
  • Reference numerals 17a to 17d 18 denote the potentials of the pixel electrodes 17a to 17d in FIG.
  • scanning signal lines are sequentially selected one by one, and data signals having opposite polarities are supplied to two adjacent data signal lines (for example, 15x and 15X).
  • the polarity of the data signal supplied to each data signal line is inverted every horizontal scanning period (1H).
  • the scanning signal line Gn is selected (made active).
  • a positive data signal is written to the pixel electrode 17a.
  • the potential of the pixel electrode 17b is closer to the center potential than the potential of the pixel electrode 17a.
  • the sub-pixel corresponding to the pixel electrode 17a is a bright sub-pixel (+)
  • the sub-pixel corresponding to the pixel electrode 17b is a dark sub-pixel (+).
  • the scanning signal line Gm is selected (made active).
  • a negative data signal is written to the pixel electrode 17c.
  • the potential of the pixel electrode 17d is closer to the center potential than the potential of the pixel electrode 17c.
  • the sub-pixel corresponding to the pixel electrode 17c is a bright sub-pixel ( ⁇ )
  • the sub-pixel corresponding to the pixel electrode 17d is a dark sub-pixel ( ⁇ ).
  • FIG. 19 is a plan view showing a configuration example for one pixel of the liquid crystal panel 5c shown in FIG.
  • substantially rectangular pixel electrodes 17a and 17b are arranged in this order along the column direction in an area defined by the scanning signal line Gn and the data signal line 15x.
  • a storage capacitor line 18np is provided so as to cross the center of the electrode 17a
  • a storage capacitor line 18nr is provided so as to cross the center of the pixel electrode 17b
  • a storage capacitor line 18nq is provided so as to overlap the gap between the pixel electrodes 17a and 17b. It has been.
  • a transistor 12a is provided near the intersection of the scanning signal line Gn and the data signal line 15x.
  • the source electrode of the transistor 12a is connected to the data signal line 15x, and the drain electrode of the transistor 12a is connected to the extraction electrode 27a.
  • the lead electrode 27a is formed below the vertical center line of the pixel electrode 17a, and is connected to the capacitor electrode 37a disposed under the pixel electrode 17a (connected in the same layer).
  • the lead electrode 27a has a bulging portion 67a below the central portion of the pixel electrode 17a, and the bulging portion 67a and the pixel electrode 17a are connected through two contact holes 11a.
  • the storage capacitor line 18np also has a wide portion 18npw below the pixel electrode 17a, and the bulge portion 67a and the wide portion 18npw overlap with each other via a gate insulating film, and a capacitor csa (see FIG. 17) is formed in the overlapping portion. Is done.
  • an extraction electrode 27n is formed below the vertical center line of the pixel electrode 17b, and the extraction electrode 27n is connected to a capacitor electrode 37b disposed under the pixel electrode 17a (connected in the same layer).
  • the lead electrode 27n has a bulge portion 67n below the center of the pixel electrode 17b, and the bulge portion 67n and the pixel electrode 17b are connected to each other through two contact holes 11b.
  • the storage capacitor wiring 18nr also has a wide portion 18nrw below the pixel electrode 17b, and the bulging portion 67n and the wide portion 18nrw overlap with each other via a gate insulating film, and a capacitor csb (see FIG. 17) is formed in the overlapping portion. It is formed.
  • a floating island-like relay electrode 7ab is formed below the pixel electrode 17a in the same layer as each scanning signal line and each storage capacitor wiring.
  • the relay electrode 7ab overlaps with each of the capacitance electrodes 37a and 37b through the gate insulating film, and capacitance Ca ⁇ Cb (see FIG. 17) is formed in each overlapping portion.
  • the data signal line 15x extends in the column direction while meandering, and portions 15xk and 15xu thereof overlap with the lower left edge portion of the pixel electrode 17a and the lower left edge portion of the pixel electrode 17b in the drawing.
  • the data signal line 15X also extends in the column direction while meandering, and the portions 15Xk and 15Xu respectively overlap the upper right edge portion of the pixel electrode 17a in the drawing and the upper right edge portion of the pixel electrode 17b in the drawing.
  • the liquid crystal panel 5c includes an active matrix substrate 3, a color filter substrate 30 facing the active matrix substrate 3, and a liquid crystal layer 40 disposed between both substrates (3, 30).
  • a black matrix 13 and a colored layer 14 are formed on a glass substrate 32, and a common electrode (com) 28 is formed thereon.
  • the liquid crystal layer 30 uses, for example, liquid crystal in a photo-alignment mode (four divisions) in which alignment is defined by ultraviolet rays.
  • the scanning signal line Gn, the relay electrode 7ab, and the storage capacitor wirings 18np (18npw), 18nq, and 18nr (18nrw) are formed on the glass substrate 31, and have a thickness of, for example, 200 nm so as to cover them.
  • a gate insulating film 22 made of SiNx is formed.
  • a semiconductor layer i layer and n + layer
  • a source electrode in contact with the n + layer a drain electrode (not shown because it is not included in the cross section), and an extraction electrode 27a (bulging portion 67a)
  • the capacitor electrodes 37a and 37b and the extraction electrode 27n are made of, for example, Ti and Al
  • the inorganic interlayer insulating film 25 made of, for example, SiNx is formed so as to cover them.
  • An organic interlayer insulating film 26 thicker than this (about 2 microns) is formed on the inorganic interlayer insulating film 25, and pixel electrodes 17a and 17b are formed on the organic interlayer insulating film 26.
  • the inorganic interlayer insulating film 25 and the organic interlayer insulating film 26 are penetrated, whereby the pixel electrode 17a and the bulging portion 67a (of the extraction electrode 27a) are connected. Further, in the contact hole 11b, the inorganic interlayer insulating film 25 and the organic interlayer insulating film 26 are penetrated, whereby the pixel electrode 17b and the bulging portion 67n (of the extraction electrode 27n) are connected.
  • a capacitor csa (see FIG. 17) is formed in a portion where the bulging portion 67a and the wide portion 18npw (of the storage capacitor wiring 18np) overlap with each other only through the gate insulating film 22.
  • a capacitor csb (see FIG. 17) is formed in a portion where the bulging portion 67n and the wide portion 18nrw (of the storage capacitor wiring 18nr) overlap with each other only through the gate insulating film 22.
  • a capacitor Ca (see FIG. 17) is formed in a portion where the relay electrode 7ab formed in the same layer as the scanning signal line Gn overlaps the capacitor electrode 37a through only the gate insulating film 22, and the relay electrode 7ab A capacitor Cb (see FIG. 17) is formed in a portion overlapping with the capacitor electrode 37b only through the gate insulating film 22.
  • the capacitance values Ca, Cb, and Cn can be sufficiently secured while the thick organic interlayer insulating film 26 is provided. Therefore, it is possible to adopt a high aperture ratio structure in which the edges of the pixel electrodes 17a and 17b overlap the data signal lines 15x and 15X and the scanning signal lines Gn and Gm.
  • the storage capacitor wiring, the lead electrode, and the capacitor electrode cross each other, and the data signal line meanders so as to overlap the edge of each pixel electrode. It is possible to hide the disclination (orientation disorder) region that is seen when the user touches (see FIG. 21).
  • liquid crystal panel 5c is a one-transistor capacitive coupling type pixel division method, it has good viewing angle characteristics and has a merit that the configuration is simple compared to the three-transistor capacitive coupling type.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and combinations thereof are also included in the embodiments of the present invention.
  • the active matrix substrate and the liquid crystal panel of the present invention are suitable for a liquid crystal television, for example.

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Abstract

　本アクティブマトリクス基板は、走査信号線（Ｇｎ）と、データ信号線（１５ｘ）と、該走査信号線およびデータ信号線に接続された第１トランジスタおよび第２トランジスタと、上記走査信号線とは別の走査信号線（Ｇｍ）に接続された第３トランジスタとを備え、１つの画素領域に、第１トランジスタに接続された第１画素電極（１７ａ）と、第２トランジスタに接続された第２画素電極（１７ｂ）と、第１画素電極に接続された第１容量電極（３７ａ）と、第３トランジスタを介して第２画素電極に接続された第２容量電極（３７ｂ）と、中継電極（７ａｂ）とが設けられ、上記第１および第２容量電極がデータ信号線と同層に形成されるとともに、中継電極が各走査信号線と同層に形成され、該中継電極がゲート絶縁膜を介して第１および第２容量電極それぞれと重なっている。こうすれば、チャネル保護膜（層間絶縁膜）を厚くすることが可能となる。

Description

アクティブマトリクス基板、液晶パネル、テレビジョン受像機
　本発明は、画素分割方式のアクティブマトリクス基板や液晶パネルに関するものである。
　液晶表示装置の視野角特性を高めるための技術として、液晶パネルの１画素に２つの画素電極（明副画素に対応する明画素電極と暗副画素に対応する暗画素電極）を設ける画素分割方式が知られている。画素分割方式には、明画素電極を、自段の走査信号線に繋がるトランジスタを介してデータ信号線に接続し、暗画素電極を、結合容量を介して明画素電極に接続する１トランジスタ容量結合型や、明・暗画素電極それぞれを、自段の走査信号線に繋がる別々のトランジスタを介してデータ信号線に接続するとともに、明画素電極と結合容量を形成する容量電極を、次段に繋がるトランジスタを介して暗画素電極に接続する３トランジスタ容量結合型（例えば、特許文献１参照）がある。１トランジスタ容量結合型では暗画素電極が電気的にフローティングとなり、画素の焼き付きの原因となるが、３トランジスタ容量結合型では明・暗画素電極それぞれが電気的にフローティングとならず、画素の焼き付きが起こり難い。
日本国公開特許公報「特開２００８－３３２１８号公報（公開日：２００８年２月１４日）」
　しかしながら、従来の１トランジスタあるいは３トランジスタ容量結合型の液晶パネルでは、例えば図２２に示すように、暗画素電極を、データ信号線と同層に形成される容量電極１６９ａ（ソースメタル）に接続し、この容量電極１６９ａと明画素電極１８１とをチャネル保護膜（層間絶縁膜）１７０を介して重ねることで結合容量を形成している。したがって、結合容量の値を確保するためにはチャネル保護膜をある程度薄くする必要があり、チャネル保護膜を厚くして（例えば、有機絶縁膜を使用して）画素電極をデータ信号線や走査信号線に重ねる高開口率構造をとることができないという問題がある。また、チャネル保護膜を厚くすることができないため、画素電極とデータ信号線あるいは走査信号線との間の寄生容量を小さくできない、画素電極とデータ信号線が短絡し易い、画素電極（例えば、ＩＴＯ）形成面の平坦度を上げることができないといった問題もある。
　本発明では、チャネル保護膜（層間絶縁膜）を厚くすることが可能な容量結合型のアクティブマトリクス基板を提案する。
　本アクティブマトリクス基板は、走査信号線と、データ信号線と、該走査信号線およびデータ信号線に接続された第１トランジスタと、該走査信号線およびデータ信号線に接続された第２トランジスタと、上記走査信号線とは別の走査信号線に接続された第３トランジスタとを備え、１つの画素領域（１色の画素に対応する領域）に、第１トランジスタに接続された第１画素電極と、第２トランジスタに接続された第２画素電極と、第１画素電極に接続された第１容量電極と、第３トランジスタを介して第２画素電極に接続された第２容量電極と、中継電極とが設けられ、上記第１および第２容量電極がデータ信号線と同層に形成されるとともに、中継電極が各走査信号線と同層に形成され、該中継電極がゲート絶縁膜を介して第１および第２容量電極それぞれと重なっていることを特徴とする。
　上記構成によれば、３トランジスタ容量結合型における明・暗画素電極の結合容量を、中継電極および第１容量電極間の容量と中継電極および第２容量電極間の容量との合成容量（各容量を直列接続した容量）によって形成することができる。したがって、トランジスタのチャネル保護膜（層間絶縁膜）を厚くし、画素電極をデータ信号線や走査信号線に重ねる高開口率構造を採用することができる。
　本アクティブマトリクス基板では、上記第２容量電極と容量を形成する保持容量配線を備える構成とすることもできる。
　本アクティブマトリクス基板では、各トランジスタのチャネル上に形成される層間絶縁膜に有機絶縁膜が含まれる構成とすることもできる。
　本アクティブマトリクス基板では、第１および第２トランジスタが接続された走査信号線と第３トランジスタが接続された走査信号線とが、走査方向に沿ってこの順に隣接配置されている構成とすることもできる。
　本アクティブマトリクス基板では、上記第１および第２画素電極がデータ信号線に重なっている構成とすることもできる。
　本アクティブマトリクス基板では、上記データ信号線が、第１および第２画素電極のエッジ部と重なるように蛇行している構成とすることもできる。
　本アクティブマトリクス基板では、各走査信号線の延伸方向を横方向としたときに、画素領域には第１および第２画素電極が縦方向に並べられ、上記第１トランジスタから引き出され、第１容量電極に繋がる引き出し電極と、第１容量電極と、第３トランジスタから引き出され、第２容量電極に繋がる引き出し電極と、第２容量電極とが、画素領域を縦断するように配されている構成とすることもできる。
　本アクティブマトリクス基板では、各走査信号線の延伸方向を横方向としたときに、第１画素電極を横切るように配された第１保持容量配線と、第２画素電極を横切るように配された第２保持容量配線と、第１および第２画素電極の間隙と重なるように配された第３保持容量配線とを備える構成とすることもできる。
　本アクティブマトリクス基板では、上記第２容量電極と第２保持容量配線とが容量を形成している構成とすることもできる。
　本アクティブマトリクス基板では、第１または第２保持容量配線と第３保持容量配線とが互いに接続されている構成とすることもできる。
　本アクティブマトリクス基板では、ある色に対応する画素領域では、第１保持容量配線と第３保持容量配線とが互いに接続され、別の色に対応する画素領域では、第２保持容量配線と第３保持容量配線とが互いに接続されている構成とすることもできる。
　本アクティブマトリクス基板では、横方向に隣接する２つの画素領域の一方では、第１保持容量配線と第３保持容量配線とが互いに接続され、他方では、第２保持容量配線と第３保持容量配線とが互いに接続され、かつ、縦方向に隣接する２つの画素領域の一方では、第１保持容量配線と第３保持容量配線とが互いに接続され、他方では、第２保持容量配線と第３保持容量配線とが互いに接続されている構成とすることもできる。
　本アクティブマトリクス基板では、上記第１および第２トランジスタと同一の走査信号線に接続された第４トランジスタと、該第４トランジスタに接続された第３画素電極とを備える構成とすることもできる。
　本アクティブマトリクス基板では、第１および第２画素電極はフィッシュボーン形状である構成とすることもできる。
　本アクティブマトリクス基板は、走査信号線と、データ信号線と、該走査信号線およびデータ信号線に接続された第１トランジスタを備え、１つの画素領域（１色の画素に対応する領域）に、第１トランジスタに接続された第１画素電極と、第２画素電極と、第１画素電極に接続された第１容量電極と、第２画素電極に接続された第２容量電極と、中継電極とが設けられ、上記第１および第２容量電極がデータ信号線と同層に形成されるとともに、中継電極が各走査信号線と同層に形成され、該中継電極がゲート絶縁膜を介して第１および第２容量電極それぞれと重なっていることを特徴とする。
　本アクティブマトリクス基板は、走査信号線と、データ信号線と、該走査信号線およびデータ信号線に接続された第１トランジスタと、該走査信号線およびデータ信号線に接続された第２トランジスタと、上記走査信号線とは別の走査信号線に接続された第３トランジスタと、上記第１および第２トランジスタと同一の走査信号線に接続された第４トランジスタと、保持容量配線とを備え、１つの画素領域（１色の画素に対応する領域）に、第１トランジスタに接続された第１画素電極と、第２トランジスタに接続された第２画素電極と、第４トランジスタに接続された第３画素電極と、第１画素電極および保持容量配線それぞれと容量を形成する結合電極とが設けられ、該結合電極が、第３トランジスタを介して第２画素電極に接続されていることを特徴とする。
　本液晶パネルは、上記アクティブマトリクス基板と液晶層とを備えることを特徴とする。
　本液晶パネルでは、上記液晶層は紫外線による配向規定がなされている構成とすることもできる。
　本テレビジョン受像機は、上記液晶パネルを含む液晶表示装置と、テレビジョン放送を受信するチューナー部とを備えることを特徴とする。
　以上のように、本発明によれば、チャネル保護膜（層間絶縁膜）を厚くすることが可能な容量結合型のアクティブマトリクス基板を実現することができる。
実施の形態１にかかる液晶パネルの構成を示す平面図である。 実施の形態１にかかる液晶パネルの構成を示す回路図である。 図２の液晶パネルの駆動方法を示すタイミングチャートである。 図１の矢視断面図である。 図１の液晶パネルに光配向液晶を用いたときのディスクリネーション（配向乱れ）領域を示す平面図である。 実施の形態２にかかる液晶パネルの他の構成を示す平面図である。 実施の形態２にかかる液晶パネルのさらに他の構成を示す平面図である。 実施の形態２にかかる液晶パネルの構成を示す回路図である。 図８の液晶パネルの駆動方法を示すタイミングチャートである。 実施の形態２にかかる液晶パネルの構成を示す平面図である。 図１０の液晶パネルに光配向液晶を用いたときのディスクリネーション（配向乱れ）領域を示す平面図である。 実施の形態２にかかる液晶パネルの他の構成を示す平面図である。 実施の形態２にかかる液晶パネルのさらに他の構成を示す平面図である。 図１２・１３の液晶パネルの構成を示す平面図である。 実施の形態２にかかる液晶パネルのさらに他の構成を示す平面図である。 図１５の液晶パネルのディスクリネーション（配向乱れ）領域を示す平面図である。 実施の形態３にかかる液晶パネルの構成を示す回路図である。 図１７の液晶パネルの駆動方法を示すタイミングチャートである。 実施の形態３にかかる液晶パネルの構成を示す平面図である。 図１９の矢視断面図である。 図１９の液晶パネルに光配向液晶を用いたときのディスクリネーション（配向乱れ）領域を示す平面図である。 従来の液晶パネルの構成を示す模式図である。
　本発明にかかる実施の形態の例を、図１～２１を用いて説明すれば、以下のとおりである。なお、説明の便宜のため、以下ではデータ信号線の延伸方向を縦（列）方向、走査信号線の延伸方向を横（行）方向とする。ただし、本液晶表示装置（あるいはこれに用いられる液晶パネルやアクティブマトリクス基板）の利用（視聴）状態において、その走査信号線が横方向に延伸していても縦方向に延伸していてもよいことはいうまでもない。また、アクティブマトリクス基板の１つの画素領域は、液晶パネルや液晶表示装置の１つの画素に対応している。
　〔実施の形態１〕
　図２は本液晶パネル５ａの一部を示す等価回路図である。液晶パネル５ａでは、自段の走査信号線と、データ信号線と、自段の走査信号線に接続された第１および第２トランジスタと、次段の査信号線に接続された第３トランジスタとを備え、１つの画素に、第１トランジスタのドレイン電極に接続された第１画素電極と、第２トランジスタのドレイン電極に接続された第２画素電極と、第１画素電極に接続された第１容量電極と、第３トランジスタを介して第２画素電極に接続された第２容量電極と、電気的にフローティングとなる中継電極とが設けられ、上記第１および第２容量電極がデータ信号線と同層に形成されるとともに、中継電極が各走査信号線と同層に形成され、該中継電極が第１および第２容量電極それぞれと容量を形成し、かつ、上記第２容量電極が保持容量配線と容量を形成している。
　例えば、列方向に並べられた画素１０１・１０２を含む画素列に対応して１本のデータ信号線１５ｘが設けられ、列方向に並べられた画素１０３・１０４を含む画素列に対応して１本のデータ信号線１５Ｘが設けられ、行方向に並べられた画素１０１・１０３を含む画素行に対応して１本の走査信号線Ｇｎと３本の保持容量配線１８ｎｐ・１８ｎｑ・１８ｎｒが設けられ、行方向に並べられた画素１０２・１０４を含む画素行に対応して１本の走査信号線Ｇｍと３本の保持容量配線１８ｍｐ・１８ｍｑ・１８ｍｒが設けられている。なお、走査信号線Ｇｎ・Ｇｍ・Ｇｋは走査方向に沿ってこの順に並べられている。
　ここで、画素１０１には、２つの画素電極１７ａ・１７ｂが列方向に沿ってこの順に並べられ、走査信号線Ｇｎに接続するトランジスタ１２ａ・１２ｂそれぞれのソース電極がデータ信号線１５ｘに接続されるとともに、トランジスタ１２ａ・１２ｂそれぞれのドレイン電極が画素電極１７ａ・１７ｂに接続され、かつ、走査信号線Ｇｍに接続するトランジスタ８２ａｂのソース電極が画素電極１７ｂに接続され、トランジスタ８２ａｂのドレイン電極が、中継電極７ａｂおよび保持容量配線１８ｎｒそれぞれと容量Ｃｂおよび容量Ｃｎを形成し、画素電極１７ａと中継電極７ａｂとが容量Ｃａを形成している。なお、画素電極１７ａと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌａが形成されるとともに、画素電極１７ｂと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｂが形成され、画素電極１７ａと保持容量配線１８ｎｐとの間に保持容量ｃｓａが形成されるとともに、画素電極１７ｂと保持容量配線１８ｎｒとの間に保持容量ｃｓｂが形成される。
　また、画素１０１と列方向に隣接する画素１０２には、２つの画素電極１７ｃ・１７ｄが列方向に沿ってこの順に並べられ、走査信号線Ｇｍに接続するトランジスタ１２ｃ・１２ｄそれぞれのソース電極がデータ信号線１５ｘに接続されるとともに、トランジスタ１２ｃ・１２ｄそれぞれのドレイン電極が画素電極１７ｃ・１７ｄに接続され、かつ、走査信号線Ｇｋに接続するトランジスタ８２ｃｄのソース電極が画素電極１７ｄに接続され、トランジスタ８２ｃｄのドレイン電極が、中継電極７ｃｄおよび保持容量配線１８ｍｒそれぞれと容量Ｃｄおよび容量Ｃｍを形成し、画素電極１７ｃと中継電極７ｃｄとが容量Ｃｃを形成している。なお、画素電極１７ｃと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｃが形成されるとともに、画素電極１７ｄと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｄが形成され、画素電極１７ｃと保持容量配線１８ｍｐとの間に保持容量ｃｓｃが形成されるとともに、画素電極１７ｄと保持容量配線１８ｍｒとの間に保持容量ｃｓｄが形成される。
　また、画素１０１と行方向に隣接する画素１０３には、２つの画素電極１７Ａ・１７Ｂが列方向に沿ってこの順に並べられ、走査信号線Ｇｎに接続するトランジスタ１２Ａ・１２Ｂそれぞれのソース電極がデータ信号線１５Ｘに接続されるとともに、トランジスタ１２Ａ・１２Ｂそれぞれのドレイン電極が画素電極１７Ａ・１７Ｂに接続され、かつ、走査信号線Ｇｍに接続するトランジスタ８２ＡＢのソース電極が画素電極１７Ｂに接続され、トランジスタ８２ＡＢのドレイン電極が、中継電極７ＡＢおよび保持容量配線１８ｎｒそれぞれと容量ＣＢおよび容量ＣＮを形成し、画素電極１７Ａと中継電極７ＡＢとが容量ＣＡを形成している。なお、画素電極１７Ａと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＡが形成されるとともに、画素電極１７Ｂと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＢが形成され、画素電極１７Ａと保持容量配線１８ｎｐとの間に保持容量ｃｓＡが形成されるとともに、画素電極１７Ｂと保持容量配線１８ｎｒとの間に保持容量ｃｓＢが形成される。
　また、画素１０２と行方向に隣接する画素１０４には、２つの画素電極１７Ｃ・１７Ｄが列方向に沿ってこの順に並べられ、走査信号線Ｇｍに接続するトランジスタ１２Ｃ・１２Ｄそれぞれのソース電極がデータ信号線１５Ｘに接続されるとともに、トランジスタ１２Ｃ・１２Ｄそれぞれのドレイン電極が画素電極１７Ｃ・１７Ｄに接続され、かつ、走査信号線Ｇｋに接続するトランジスタ８２ＣＤのソース電極が画素電極１７Ｄに接続され、トランジスタ８２ＣＤのドレイン電極が、中継電極７ＣＤおよび保持容量配線１８ｍｒそれぞれと容量ＣＤおよび容量ＣＭを形成し、画素電極１７Ｃと中継電極７ＣＤとが容量ＣＣを形成している。なお、画素電極１７Ｃと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＣが形成されるとともに、画素電極１７Ｄと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＤが形成され、画素電極１７Ｃと保持容量配線１８ｍｐとの間に保持容量ｃｓＣが形成されるとともに、画素電極１７Ｄと保持容量配線１８ｍｒとの間に保持容量ｃｓＤが形成される。
　図３は、液晶パネル５ａの一部（図２の画素１０１・１０２含む）に中間調ベタ表示を行う場合の駆動方法を示すタイミングチャート（２フレーム分）であり、図３の１５ｘ・１５Ｘは、図２のデータ信号線１５ｘ・１５Ｘに供給されるデータ信号を示し、図３のＧｎ・Ｇｍ・Ｇｋは、図２の走査信号線Ｇｎ・Ｇｍ・Ｇｋに供給される走査信号（アクティブＨｉｇｈ）を示し、図３の１７ａ～１７ｄは、図１の画素電極１７ａ～１７ｄの電位を示している。
　図３に示す駆動方法では、走査信号線を１本ずつ順次選択していき、隣接する２本のデータ信号線（例えば１５ｘ・１５Ｘ）には逆極性のデータ信号を供給する。なお、各データ信号線に供給されるデータ信号の極性は一水平走査期間（１Ｈ）ごとに反転する。
　例えば、連続する３つの水平走査期間Ｈ１～Ｈ３のＨ１では、走査信号線Ｇｎを選択する（アクティブとする）。これにより、図３に示すように、画素電極１７ａ・１７ｂには同一のプラスのデータ信号が書き込まれる。
　次いでＨ２では、走査信号線Ｇｍを選択する（アクティブとする）。これにより、図３に示すように、画素電極１７ｃ・１７ｄには同一のマイナスのデータ信号が書き込まれ、さらに、トランジスタ８２ａｂ（図２参照）がＯＮするため、画素電極１７ｂが、直列接続された容量Ｃａ・Ｃｂ（合成容量＝Ｃａ×Ｃｂ／Ｃａ＋Ｃｂ）を介して画素電極１７ａに接続されるとともに、容量Ｃｎを介して保持容量配線１８ｎｒに接続される。これにより、画素電極１７ｂから電荷が抜け、画素電極１７ｂの電位はセンター電位に近づく方向に変動する一方、画素電極１７ａの電位はセンター電位から遠ざかる方向に変動する。この結果、画素電極１７ａに対応する副画素は明副画素（＋）、画素電極１７ｂに対応する副画素は暗副画素（＋）となる。
　次いでＨ３では、走査信号線Ｇｋを選択する（アクティブとする）。これにより、トランジスタ８２ｃｄ（図２参照）がＯＮするため、画素電極１７ｄが、直列接続された容量Ｃｃ・Ｃｄ（合成容量＝Ｃｃ×Ｃｄ／Ｃｃ＋Ｃｄ）を介して画素電極１７ｃに接続されるとともに、容量Ｃｍを介して保持容量配線１８ｍｒに接続される。これにより、画素電極１７ｄから電荷が抜け、画素電極１７ｄの電位はセンター電位に近づく方向に変動する一方、画素電極１７ｃの電位はセンター電位から遠ざかる方向に変動する。この結果、画素電極１７ｃに対応する副画素は明副画素（－）、画素電極１７ｄに対応する副画素は暗副画素（－）となる。
　図１は、図２に示す液晶パネル５ａの１画素分の構成例を示す平面図である。図１に示すように、液晶パネル５ａには、走査信号線Ｇｎおよびデータ信号線１５ｘで画される領域にほぼ矩形の画素電極１７ａ・１７ｂが列方向に沿ってこの順に並べられ、また、画素電極１７ａの中央を横切るように保持容量配線１８ｎｐが設けられ、画素電極１７ｂの中央を横切るように保持容量配線１８ｎｒが設けられ、画素電極１７ａ・１７ｂの間隙と重なるように保持容量配線１８ｎｑが設けられている。
　走査信号線Ｇｎとデータ信号線１５ｘとの交差部近傍にはトランジスタ１２ａ・１２ｂが設けられる。トランジスタ１２ａのソース電極はデータ信号線１５ｘに接続され、トランジスタ１２ａのドレイン電極は、引き出し電極２７ａに接続されている。引き出し電極２７ａは画素電極１７ａの縦中央線下に形成され、画素電極１７ａ下に配された容量電極３７ａに繋がっている（同層にて接続されている）。引き出し電極２７ａは画素電極１７ａの中央部下に膨らみ部６７ａを有し、この膨らみ部６７ａと画素電極１７ａとが２個のコンタクトホール１１ａを介して接続されている。また、保持容量配線１８ｎｐも画素電極１７ａ下に幅広部１８ｎｐｗを有し、上記膨らみ部６７ａと幅広部１８ｎｐｗとがゲート絶縁膜を介して重なり、この重なり部分に容量ｃｓａ（図２参照）が形成される。
　また、トランジスタ１２ｂのソース電極はデータ信号線１５ｘに接続され、トランジスタ１２ｂのドレイン電極は、引き出し電極２７ｂに接続されている。引き出し電極２７ｂは画素電極１７ｂ下に膨らみ部６７ｂを有し、この膨らみ部６７ｂと画素電極１７ｂとが２個のコンタクトホール１１ｂを介して接続されている。また、保持容量配線１８ｎｒは画素電極１７ｂ下に幅広部１８ｎｒｗを有し、上記膨らみ部６７ｂと幅広部１８ｎｒｗとがゲート絶縁膜を介して重なり、この重なり部分に容量ｃｓｂ（図２参照）が形成される。
　また、走査信号線Ｇｎの走査方向下流側に隣接する走査信号線Ｇｍは、画素電極１７ｂの走査方向下流側のエッジと重なるように配されている。走査信号線Ｇｍは、トランジスタ８２ａｂのゲート電極として機能し、トランジスタ８２ａｂのソース電極は引き出し電極２７ｂの先端部に接続され、トランジスタ８２ａｂのドレイン電極は引き出し電極２７ｎに接続される。引き出し電極２７ｎは画素電極１７ｂの縦中央線下に形成され、画素電極１７ａ下に配された容量電極３７ｂに繋がっている（同層にて接続されている）。引き出し電極２７ｎは画素電極１７ｂの中央部下に膨らみ部８７ｎを有し、この膨らみ部８７ｎと上記幅広部１８ｎｒｗとがゲート絶縁膜を介して重なり、この重なり部分に容量Ｃｎ（図２参照）が形成される。
　ここで、画素電極１７ａの縦中央線下には、各走査信号線や各保持容量配線と同層に、浮き島状の中継電極７ａｂが形成されている。中継電極７ａｂはゲート絶縁膜を介して容量電極３７ａ・３７ｂそれぞれと重なっており、それぞれの重なり部分に容量Ｃａ・Ｃｂ（図２参照）が形成される。
　なお、データ信号線１５ｘは蛇行しながら列方向に延伸し、その一部１５ｘｋおよび１５ｘｕそれぞれが、画素電極１７ａの図中左下エッジ部および画素電極１７ｂの図中左下エッジ部と重なっている。また、データ信号線１５Ｘも蛇行しながら列方向に延伸し、その一部１５Ｘｋおよび１５Ｘｕそれぞれが、画素電極１７ａの図中右上エッジ部および画素電極１７ｂの図中右上エッジ部と重なっている。
　図４は図１の矢視断面図である。同図に示すように、液晶パネル５ａは、アクティブマトリクス基板３と、これに対向するカラーフィルタ基板３０と、両基板（３・３０）間に配される液晶層４０とを備える。
　カラーフィルタ基板３０では、ガラス基板３２上にブラックマトリクス１３および着色層１４が形成され、その上層に共通電極（ｃｏｍ）２８が形成されている。なお、液晶層３０は、例えば紫外線による配向規定がなされた光配向モード（４分割）の液晶を用いている。
　一方、アクティブマトリクス基板３では、ガラス基板３１上に走査信号線Ｇｎ、中継電極７ａｂ、および保持容量配線１８ｎｐ（１８ｎｐｗ）・１８ｎｑ・１８ｎｒ（１８ｎｒｗ）が形成され、これらを覆うように、例えば２００ｎｍ厚のＳｉＮｘからなるゲート絶縁膜２２が形成されている。ゲート絶縁膜２２上には、半導体層（ｉ層およびｎ＋層）、ｎ＋層に接するソース電極、およびドレイン電極（断面には含まれないので図示せず）並びに、引き出し電極２７ａ（膨らみ部６７ａ）、容量電極３７ａ・３７ｂ、および引き出し電極２７ｎ（膨らみ部８７ｎ）が、例えばＴｉおよびＡｌによって形成され、これらを覆うように、例えばＳｉＮｘからなる無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には、これよりも厚い（２ミクロン程度）有機層間絶縁膜２６が形成され、有機層間絶縁膜２６上に画素電極１７ａ・１７ｂが形成される。なお、コンタクトホール１１ａでは、無機層間絶縁膜２５および有機層間絶縁膜２６が刳り貫かれ、これによって、画素電極１７ａと（引き出し電極２７ａの）膨らみ部６７ａとが接続される。
　そして、膨らみ部６７ａと（保持容量配線１８ｎｐの）幅広部１８ｎｐｗとがゲート絶縁膜２２のみを介して重なっている部分に、容量ｃｓａ（図２参照）が形成される。
　ここで、走査信号線Ｇｎと同層に形成された中継電極７ａｂがゲート絶縁膜２２のみを介して容量電極３７ａと重なっている部分に容量Ｃａ（図２参照）が形成され、該中継電極７ａｂがゲート絶縁膜２２のみを介して容量電極３７ｂと重なっている部分に容量Ｃｂ（図２参照）が形成される。また、（引き出し電極２７ｎの）膨らみ部８７ｎと（保持容量配線１８ｎｒの）幅広部１８ｎｒｗとがゲート絶縁膜２２のみを介して重なっている部分に、容量Ｃｎ（図２参照）が形成される。
　このように本液晶パネルでは、厚い有機層間絶縁膜２６を設けながら、容量Ｃａ、容量Ｃｂおよび容量Ｃｎの各容量値を十分に確保することができる。したがって、画素電極１７ａ・１７ｂのエッジをデータ信号線１５ｘ・１５Ｘや走査信号線Ｇｎ・Ｇｍに重ねる高開口率の構造をとることができる。
　また、各画素電極下では保持容量配線と引き出し電極および容量電極とが十字交差し、また、データ信号線が各画素電極のエッジと重なるように蛇行しているため、光配向モードの液晶を用いたときに見られる鉤十字形状のディスクリネーション（配向乱れ）領域を隠すことができる（図５参照）。
　また、液晶パネル５ａは３トランジスタ容量結合型の画素分割方式であるため、視野角特性が良好であるとともに、１トランジスタ容量結合型と比較して、電気的にフローティングとなる画素電極がなく、信頼性が高いといったメリットがある。
　なお、図２の液晶パネル５ａを図６のように変形することもできる。すなわち、緑の画素および赤の画素では、保持容量配線１８ｎｑと保持容量配線１８ｎｒとが互いに接続され、青の画素では、保持容量配線１８ｎｐと保持容量配線１８ｎｑとが互いに接続されている。また、図７のように変形することもできる。すなわち、行方向に隣接する２つの画素の一方では、保持容量配線１８ｎｑと保持容量配線１８ｎｒとが互いに接続され、他方では、保持容量配線１８ｎｐと保持容量配線１８ｎｑとが互いに接続され、かつ、列方向に隣接する２つの画素の一方では、保持容量配線１８ｎｑと保持容量配線１８ｎｒとが互いに接続され、他方では、保持容量配線１８ｎｐと保持容量配線１８ｎｑとが互いに接続されている。図６や図７の構成によれば、各保持容量配線が受ける電位変動の幅を小さくすることができ、表示ムラを抑制することができる。
　〔実施の形態２〕
　図８は本液晶パネル５ｂの一部を示す等価回路図である。液晶パネル５ｂでは、自段の走査信号線と、データ信号線と、自段の走査信号線に接続された第１および第２トランジスタと、次段の査信号線に接続された第３トランジスタと、自段の走査信号線に接続された第４トランジスタとを備え、１つの画素に、第１トランジスタのドレイン電極に接続された第１画素電極と、第２トランジスタのドレイン電極に接続された第２画素電極と、第４トランジスタのドレイン電極に接続された第３画素電極と、第１画素電極に接続された第１容量電極と、第３トランジスタを介して第２画素電極に接続された第２容量電極と、電気的にフローティングとなる中継電極とが設けられ、上記第１および第２容量電極がデータ信号線と同層に形成されるとともに、中継電極が各走査信号線と同層に形成され、該中継電極が第１および第２容量電極それぞれと容量を形成し、かつ、上記第２容量電極が保持容量配線と容量を形成している。
　例えば、列方向に並べられた画素１０１・１０２を含む画素列に対応して１本のデータ信号線１５ｘが設けられ、列方向に並べられた画素１０３・１０４を含む画素列に対応して１本のデータ信号線１５Ｘが設けられ、行方向に並べられた画素１０１・１０３を含む画素行に対応して２本の走査信号線Ｇｎ・ｇｎと５本の保持容量配線１８ｎｐ・１８ｎｑ・１８ｎｒ・１８ｎｓ・１８ｎｔが設けられ、行方向に並べられた画素１０２・１０４を含む画素行に対応して２本の走査信号線Ｇｍ・ｇｍと５本の保持容量配線１８ｍｐ・１８ｍｑ・１８ｍｒ・１８ｍｓ・１８ｍｔが設けられている。なお、走査信号線Ｇｎ・ｇｎ・Ｇｍ・ｇｍは走査方向に沿ってこの順に並べられている。
　ここで、画素１０１には、３つの画素電極１７ｎ・１７ａ・１７ｂが列方向に沿ってこの順に並べられ、走査信号線Ｇｎに接続するトランジスタ１２ａ・１２ｂ・１２ｎそれぞれのソース電極がデータ信号線１５ｘに接続されるとともに、トランジスタ１２ａ・１２ｂ・１２ｎそれぞれのドレイン電極が画素電極１７ａ・１７ｂ・１７ｎに接続され、かつ、走査信号線ｇｎに接続するトランジスタ８２ａｂのソース電極が画素電極１７ｂに接続され、トランジスタ８２ａｂのドレイン電極が、中継電極７ａｂおよび保持容量配線１８ｎｒそれぞれと容量Ｃｂおよび容量Ｃｎを形成し、画素電極１７ａと中継電極７ａｂとが容量Ｃａを形成している。なお、画素電極１７ａと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌａが形成されるとともに、画素電極１７ｂと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｂが形成され、かつ画素電極１７ｎと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｎが形成され、また、画素電極１７ａと保持容量配線１８ｎｐとの間に保持容量ｃｓａが形成されるとともに、画素電極１７ｂと保持容量配線１８ｎｒとの間に保持容量ｃｓｂが形成され、かつ画素電極１７ｎと保持容量配線１８ｎｓとの間に保持容量ｃｓｎが形成される。
　また、画素１０１と列方向に隣接する画素１０２には、２つの画素電極１７ｍ・１７ｃ・１７ｄが列方向に沿ってこの順に並べられ、走査信号線Ｇｍに接続するトランジスタ１２ｃ・１２ｄ・１２ｍそれぞれのソース電極がデータ信号線１５ｘに接続されるとともに、トランジスタ１２ｃ・１２ｄ・１２ｍそれぞれのドレイン電極が画素電極１７ｃ・１７ｄ・１７ｍに接続され、かつ、走査信号線ｇｍに接続するトランジスタ８２ｃｄのソース電極が画素電極１７ｄに接続され、トランジスタ８２ｃｄのドレイン電極が、中継電極７ｃｄおよび保持容量配線１８ｍｒそれぞれと容量Ｃｄおよび容量Ｃｍを形成し、画素電極１７ｃと中継電極７ｃｄとが容量Ｃｃを形成している。なお、画素電極１７ｃと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｃが形成されるとともに、画素電極１７ｄと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｄが形成され、かつ画素電極１７ｍと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｍが形成され、また、画素電極１７ｃと保持容量配線１８ｍｐとの間に保持容量ｃｓｃが形成されるとともに、画素電極１７ｄと保持容量配線１８ｍｒとの間に保持容量ｃｓｄが形成され、かつ画素電極１７ｍと保持容量配線１８ｍｓとの間に保持容量ｃｓｍが形成される。
　また、画素１０１と行方向に隣接する画素１０３には、２つの画素電極１７Ｎ・１７Ａ・１７Ｂが列方向に沿ってこの順に並べられ、走査信号線Ｇｎに接続するトランジスタ１２Ａ・１２Ｂ・１２Ｎそれぞれのソース電極がデータ信号線１５Ｘに接続されるとともに、トランジスタ１２Ａ・１２Ｂ・１２Ｎそれぞれのドレイン電極が画素電極１７Ａ・１７Ｂ・１７Ｎに接続され、かつ、走査信号線ｇｎに接続するトランジスタ８２ＡＢのソース電極が画素電極１７Ｂに接続され、トランジスタ８２ＡＢのドレイン電極が、中継電極７ＡＢおよび保持容量配線１８ｎｒそれぞれと容量ＣＢおよび容量ＣＮを形成し、画素電極１７Ａと中継電極７ＡＢとが容量ＣＡを形成している。なお、画素電極１７Ａと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＡが形成されるとともに、画素電極１７Ｂと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＢが形成され、かつ画素電極１７Ｎと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＮが形成され、また、画素電極１７Ａと保持容量配線１８ｎｐとの間に保持容量ｃｓＡが形成されるとともに、画素電極１７Ｂと保持容量配線１８ｎｒとの間に保持容量ｃｓＢが形成され、かつ画素電極１７Ｎと保持容量配線１８ｎｓとの間に保持容量ｃｓＮが形成される。
　また、画素１０２と行方向に隣接する画素１０４には、３つの画素電極１７Ｍ・１７Ｃ・１７Ｄが列方向に沿ってこの順に並べられ、走査信号線Ｇｍに接続するトランジスタ１２Ｃ・１２Ｄ・１２Ｍそれぞれのソース電極がデータ信号線１５Ｘに接続されるとともに、トランジスタ１２Ｃ・１２Ｄ・１２Ｍそれぞれのドレイン電極が画素電極１７Ｃ・１７Ｄ・１７Ｍに接続され、かつ、走査信号線ｇｍに接続するトランジスタ８２ＣＤのソース電極が画素電極１７Ｄに接続され、トランジスタ８２ＣＤのドレイン電極が、中継電極７ＣＤおよび保持容量配線１８ｍｒそれぞれと容量ＣＤおよび容量ＣＭを形成し、画素電極１７Ｃと中継電極７ＣＤとが容量ＣＣを形成している。なお、画素電極１７Ｃと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＣが形成されるとともに、画素電極１７Ｄと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＤが形成され、かつ画素電極１７Ｍと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＭが形成され、また、画素電極１７Ｃと保持容量配線１８ｍｐとの間に保持容量ｃｓＣが形成されるとともに、画素電極１７Ｄと保持容量配線１８ｍｒとの間に保持容量ｃｓＤが形成され、かつ画素電極１７Ｍと保持容量配線１８ｍｓとの間に保持容量ｃｓＭが形成される。
　図９は、液晶パネル５ｂの一部（図２の画素１０１・１０２含む）に中間調ベタ表示を行う場合の駆動方法を示すタイミングチャート（２フレーム分）であり、図９の１５ｘ・１５Ｘは、図８のデータ信号線１５ｘ・１５Ｘに供給されるデータ信号を示し、図９のＧｎ・ｇｎ・Ｇｍ・ｇｍは、図８の走査信号線Ｇｎ・ｇｎ・Ｇｍ・ｇｍに供給される走査信号（アクティブＨｉｇｈ）を示し、図９の１７ａ～１７ｄは、図８の画素電極１７ａ～１７ｄの電位を示している。
　図９に示す駆動方法では、走査信号線を２本ずつ順次選択していき、隣接する２本のデータ信号線（例えば１５ｘ・１５Ｘ）には逆極性のデータ信号を供給する。なお、各データ信号線に供給されるデータ信号の極性は一水平走査期間（１Ｈ）ごとに反転する。
　例えば、連続する３つの水平走査期間Ｈ１～Ｈ３のＨ１では、走査信号線Ｇｎおよびその上流側の走査信号線を選択する（アクティブとする）。これにより、図９に示すように、画素電極１７ａ・１７ｂ・１７ｎには同一のプラスのデータ信号が書き込まれる。
　次いでＨ２では、走査信号線ｇｎおよび走査信号線Ｇｍを選択する（アクティブとする）。これにより、図９に示すように、画素電極１７ｃ・１７ｄ・１７ｍには同一のマイナスのデータ信号が書き込まれ、さらに、トランジスタ８２ａｂ（図８参照）がＯＮするため、画素電極１７ｂが、直列接続された容量Ｃａ・Ｃｂ（合成容量＝Ｃａ×Ｃｂ／Ｃａ＋Ｃｂ）を介して画素電極１７ａに接続されるとともに、容量Ｃｎを介して保持容量配線１８ｎｒに接続される。これにより、画素電極１７ｂから電荷が抜け、画素電極１７ｂの電位はセンター電位に近づく方向に変動する一方、画素電極１７ａの電位はセンター電位から遠ざかる方向に変動する。一方、画素電極１７ｎはデータ信号が書き込まれたまま電位変動しない。この結果、画素電極１７ａに対応する副画素は明副画素（＋）、画素電極１７ｂに対応する副画素は暗副画素（＋）となり、画素電極１７ｎに対応する副画素は、明副画素よりも暗く、暗副画素よりも明るい副画素（中副画素）となる。
　次いでＨ３では、走査信号線ｇｍおよびその下流側の走査信号線を選択する（アクティブとする）。これにより、トランジスタ８２ｃｄ（図８参照）がＯＮするため、画素電極１７ｄが、直列接続された容量Ｃｃ・Ｃｄ（合成容量＝Ｃｃ×Ｃｄ／Ｃｃ＋Ｃｄ）を介して画素電極１７ｃに接続されるとともに、容量Ｃｍを介して保持容量配線１８ｍｒに接続される。これにより、画素電極１７ｄから電荷が抜け、画素電極１７ｄの電位はセンター電位に近づく方向に変動する一方、画素電極１７ｃの電位はセンター電位から遠ざかる方向に変動する。一方、画素電極１７ｍはデータ信号が書き込まれたまま電位変動しない。この結果、画素電極１７ｃに対応する副画素は明副画素（－）、画素電極１７ｄに対応する副画素は暗副画素（－）、画素電極１７ｍに対応する副画素は中副画素（－）となる。
　図１０は、図８に示す液晶パネル５ｂの１画素分の構成例を示す平面図である。図１０に示すように、液晶パネル５ｂには、走査信号線Ｇｎおよびデータ信号線１５ｘで画される領域にほぼ矩形の画素電極１７ａ・１７ｂが列方向に沿ってこの順に並べられ、さらに、画素電極１７ａの走査方向上流側に画素電極１７ｎが配される。また、画素電極１７ａの中央を横切るように保持容量配線１８ｎｐが設けられ、画素電極１７ｂの中央を横切るように保持容量配線１８ｎｒが設けられ、画素電極１７ａ・１７ｂの間隙と重なるように保持容量配線１８ｎｑが設けられ、画素電極１７ｎの中央を横切るように保持容量配線１８ｎｓが設けられ、画素電極１７ｎの走査方向上流側のエッジと重なるように保持容量配線１８ｎｔが設けられている。
　走査信号線Ｇｎは、画素電極１７ｎと画素電極１７ａの間隙と重なるように配され、走査信号線Ｇｎとデータ信号線１５ｘとの交差部近傍にはトランジスタ１２ａ・１２ｂ・１２ｎが設けられる。
　トランジスタ１２ｎのソース電極はデータ信号線１５ｘに接続され、トランジスタ１２ｎのドレイン電極は、引き出し電極２７Ｎに接続されている。引き出し電極２７Ｎは画素電極１７ｎの中央部下に膨らみ部６７ｎを有し、この膨らみ部６７ｎと画素電極１７ｎとが２個のコンタクトホール１１ｎを介して接続されている。また、保持容量配線１８ｎｓも画素電極１７ｎ下に幅広部１８ｎｓｗを有し、上記膨らみ部６７ｎと幅広部１８ｎｓｗとがゲート絶縁膜を介して重なり、この重なり部分に容量ｃｓｎ（図８参照）が形成される。
　トランジスタ１２ａのソース電極はデータ信号線１５ｘに接続され、トランジスタ１２ａのドレイン電極は、引き出し電極２７ａに接続されている。引き出し電極２７ａは画素電極１７ａの縦中央線下に形成され、画素電極１７ａ下に配された容量電極３７ａに繋がっている（同層にて接続されている）。引き出し電極２７ａは画素電極１７ａの中央部下に膨らみ部６７ａを有し、この膨らみ部６７ａと画素電極１７ａとが２個のコンタクトホール１１ａを介して接続されている。また、保持容量配線１８ｎｐも画素電極１７ａ下に幅広部１８ｎｐｗを有し、上記膨らみ部６７ａと幅広部１８ｎｐｗとがゲート絶縁膜を介して重なり、この重なり部分に容量ｃｓａ（図８参照）が形成される。
　また、トランジスタ１２ｂのソース電極はデータ信号線１５ｘに接続され、トランジスタ１２ｂのドレイン電極は、引き出し電極２７ｂに接続されている。引き出し電極２７ｂは画素電極１７ｂ下に膨らみ部６７ｂを有し、この膨らみ部６７ｂと画素電極１７ｂとが２個のコンタクトホール１１ｂを介して接続されている。また、保持容量配線１８ｎｒは画素電極１７ｂ下に幅広部１８ｎｒｗを有し、上記膨らみ部６７ｂと幅広部１８ｎｒｗとがゲート絶縁膜を介して重なり、この重なり部分に容量ｃｓｂ（図８参照）が形成される。
　また、走査信号線Ｇｎの走査方向下流側に隣接する走査信号線ｇｎは、画素電極１７ｂの走査方向下流側のエッジと重なるように配されている。走査信号線ｇｎは、トランジスタ８２ａｂのゲート電極として機能し、トランジスタ８２ａｂのソース電極は引き出し電極２７ｂの先端部に接続され、トランジスタ８２ａｂのドレイン電極は引き出し電極２７ｎに接続される。引き出し電極２７ｎは画素電極１７ｂの縦中央線下に形成され、画素電極１７ａ下に配された容量電極３７ｂに繋がっている（同層にて接続されている）。引き出し電極２７ｎは画素電極１７ｂの中央部下に膨らみ部８７ｎを有し、この膨らみ部８７ｎと上記幅広部１８ｎｒｗとがゲート絶縁膜を介して重なり、この重なり部分に容量Ｃｎ（図８参照）が形成される。なお、引き出し電極２７ｎおよび容量電極３７ｂが結合電極を構成している。
　ここで、画素電極１７ａの縦中央線下には、各走査信号線や各保持容量配線と同層に、浮き島状の中継電極７ａｂが形成されている。中継電極７ａｂはゲート絶縁膜を介して容量電極３７ａ・３７ｂそれぞれと重なっており、それぞれの重なり部分に容量Ｃａ・Ｃｂ（図８参照）が形成される。
　なお、データ信号線１５ｘは蛇行しながら列方向に延伸し、その一部１５ｘｋおよび１５ｘｕ並びに１５ｘｖそれぞれが、画素電極１７ａの図中左下エッジ部および画素電極１７ｂの図中左下エッジ部並びに画素電極１７ｎの図中左下エッジ部と重なっている。また、データ信号線１５Ｘも蛇行しながら列方向に延伸し、その一部１５Ｘｋおよび１５Ｘｕ並びに１５ＸＶそれぞれが、画素電極１７ａの図中右上エッジ部および画素電極１７ｂの図中右上エッジ部並びに画素電極１７ｎの図中右上エッジ部と重なっている。
　図１０の断面図は、図４に示すとおりである。すなわち、液晶パネル５ｂは、アクティブマトリクス基板３と、これに対向するカラーフィルタ基板３０と、両基板（３・３０）間に配される液晶層４０とを備える。
　カラーフィルタ基板３０では、ガラス基板３２上にブラックマトリクス１３および着色層１４が形成され、その上層に共通電極（ｃｏｍ）２８が形成されている。なお、液晶層３０は、例えば紫外線による配向規定がなされた光配向モード（４分割）の液晶を用いている。
　一方、アクティブマトリクス基板３では、ガラス基板３１上に走査信号線Ｇｎ、中継電極７ａｂ、および保持容量配線１８ｎｐ（１８ｎｐｗ）・１８ｎｑ・１８ｎｒ（１８ｎｒｗ）が形成され、これらを覆うように、例えば２００ｎｍ厚のＳｉＮｘからなるゲート絶縁膜２２が形成されている。ゲート絶縁膜２２上には、半導体層（ｉ層およびｎ＋層）、ｎ＋層に接するソース電極、およびドレイン電極（断面には含まれないので図示せず）並びに、引き出し電極２７ａ（膨らみ部６７ａ）、容量電極３７ａ・３７ｂ、および引き出し電極２７ｎ（膨らみ部８７ｎ）が、例えばＴｉおよびＡｌによって形成され、これらを覆うように、例えばＳｉＮｘからなる無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には、これよりも厚い（２ミクロン程度）有機層間絶縁膜２６が形成され、有機層間絶縁膜２６上に画素電極１７ａ・１７ｂが形成される。なお、コンタクトホール１１ａでは、無機層間絶縁膜２５および有機層間絶縁膜２６が刳り貫かれ、これによって、画素電極１７ａと（引き出し電極２７ａの）膨らみ部６７ａとが接続される。
　そして、膨らみ部６７ａと（保持容量配線１８ｎｐの）幅広部１８ｎｐｗとがゲート絶縁膜２２のみを介して重なっている部分に、容量ｃｓａ（図８参照）が形成される。
　ここで、走査信号線Ｇｎと同層に形成された中継電極７ａｂがゲート絶縁膜２２のみを介して容量電極３７ａと重なっている部分に容量Ｃａ（図８参照）が形成され、該中継電極７ａｂがゲート絶縁膜２２のみを介して容量電極３７ｂと重なっている部分に容量Ｃｂ（図８参照）が形成される。また、（引き出し電極２７ｎの）膨らみ部８７ｎと（保持容量配線１８ｎｒの）幅広部１８ｎｒｗとがゲート絶縁膜２２のみを介して重なっている部分に、容量Ｃｎ（図８参照）が形成される。
　このように本液晶パネルでは、厚い有機層間絶縁膜２６を設けながら、容量Ｃａ、容量Ｃｂおよび容量Ｃｎの各容量値を十分に確保することができる。したがって、画素電極１７ａ・１７ｂのエッジをデータ信号線１５ｘ・１５Ｘや走査信号線Ｇｎ・ｇｍに重ねる高開口率の構造をとることができる。
　また、各画素電極下では保持容量配線と引き出し電極および容量電極とが十字交差し、また、データ信号線が各画素電極のエッジと重なるように蛇行しているため、光配向モードの液晶を用いたときに見られる鉤十字形状のディスクリネーション（配向乱れ）領域を隠すことができる（図１１参照）。
　また、液晶パネル５ｂは、中間調を、明・暗・中の３種の輝度（３種のＶＴカーブ）をもつ副画素で表示できるため、視野角特性をさらに向上させることができる。また、１トランジスタ容量結合型と比較して、電気的にフローティングとなる画素電極がなく、信頼性が高いといったメリットがある。
　なお、図８の液晶パネル５ｂを図１２のように変形することもできる。すなわち、緑の画素および赤の画素では、保持容量配線１８ｎｑと保持容量配線１８ｎｒとが互いに接続され、青の画素では、保持容量配線１８ｎｐと保持容量配線１８ｎｑとが互いに接続されている。また、図１３のように変形することもできる。すなわち、行方向に隣接する２つの画素の一方では、保持容量配線１８ｎｑと保持容量配線１８ｎｒとが互いに接続され、他方では、保持容量配線１８ｎｐと保持容量配線１８ｎｑとが互いに接続され、かつ、列方向に隣接する２つの画素の一方では、保持容量配線１８ｎｑと保持容量配線１８ｎｒとが互いに接続され、他方では、保持容量配線１８ｎｐと保持容量配線１８ｎｑとが互いに接続されている。図１２や図１３の構成によれば、各保持容量配線が受ける電位変動の幅を小さくすることができ、表示ムラを抑制することができる。なお、図１２・１３の液晶パネルにおける行方向に隣接する２画素の構成を図１４に示しておく。
　図１０の液晶パネルにおいて各画素電極をフィッシュボーン形状（ＰＳＡモード）とすることもできる。この構成を図１５に示す。この図１５の構成でも、各画素電極下で保持容量配線と引き出し電極および容量電極とが十字交差しているため、ＰＳＡモードで見られる十字形状のディスクリネーション（配向乱れ）領域を隠すことができる（図１６参照）。
　〔実施の形態３〕
　図１７は本液晶パネル５ｃの一部を示す等価回路図である。液晶パネル５ｃでは、自段の走査信号線と、データ信号線と、自段の走査信号線に接続された第１トランジスタを備え、１つの画素に、第１トランジスタのドレイン電極に接続された第１画素電極と、第２画素電極と、第１画素電極に接続された第１容量電極と、第２画素電極に接続された第２容量電極と、電気的にフローティングとなる中継電極とが設けられ、上記第１および第２容量電極がデータ信号線と同層に形成されるとともに、中継電極が各走査信号線と同層に形成され、該中継電極が第１および第２容量電極それぞれと容量を形成している。
　例えば、列方向に並べられた画素１０１・１０２を含む画素列に対応して１本のデータ信号線１５ｘが設けられ、列方向に並べられた画素１０３・１０４を含む画素列に対応して１本のデータ信号線１５Ｘが設けられ、行方向に並べられた画素１０１・１０３を含む画素行に対応して１本の走査信号線Ｇｎと３本の保持容量配線１８ｎｐ・１８ｎｑ・１８ｎｒが設けられ、行方向に並べられた画素１０２・１０４を含む画素行に対応して１本の走査信号線Ｇｍと３本の保持容量配線１８ｍｐ・１８ｍｑ・１８ｍｒが設けられている。なお、走査信号線Ｇｎ・Ｇｍは走査方向に沿ってこの順に並べられている。
　ここで、例えば、画素１０１には、２つの画素電極１７ａ・１７ｂが列方向に沿ってこの順に並べられ、走査信号線Ｇｎに接続するトランジスタ１２ａのソース電極がデータ信号線１５ｘに接続されるとともに、トランジスタ１２ａのドレイン電極が画素電極１７ａに接続され、中継電極７ａｂが、画素電極１７ａおよび画素電極１７ｂそれぞれと容量Ｃａ・Ｃｂを形成している。なお、画素電極１７ａと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌａが形成されるとともに、画素電極１７ｂと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｂが形成され、画素電極１７ａと保持容量配線１８ｎｐとの間に保持容量ｃｓａが形成されるとともに、画素電極１７ｂと保持容量配線１８ｎｒとの間に保持容量ｃｓｂが形成される。画素１０２～１０４についても同じ構成である。
　図１８は、液晶パネル５ｃの一部（図１７の画素１０１・１０２含む）に中間調ベタ表示を行う場合の駆動方法を示すタイミングチャート（２フレーム分）であり、図１８の１５ｘ・１５Ｘは、図１７のデータ信号線１５ｘ・１５Ｘに供給されるデータ信号を示し、図１８のＧｎ・Ｇｍは、図１７の走査信号線Ｇｎ・Ｇｍに供給される走査信号（アクティブＨｉｇｈ）を示し、図１８の１７ａ～１７ｄは、図１７の画素電極１７ａ～１７ｄの電位を示している。
　図１８に示す駆動方法では、走査信号線を１本ずつ順次選択していき、隣接する２本のデータ信号線（例えば１５ｘ・１５Ｘ）には逆極性のデータ信号を供給する。なお、各データ信号線に供給されるデータ信号の極性は一水平走査期間（１Ｈ）ごとに反転する。
　例えば、連続する３つの水平走査期間Ｈ１～Ｈ３のＨ１では、走査信号線Ｇｎを選択する（アクティブとする）。これにより、図１８に示すように、画素電極１７ａにはプラスのデータ信号が書き込まれる。ここで、画素電極１７ｂは、直列接続された容量Ｃａ・Ｃｂ（合成容量＝Ｃａ×Ｃｂ／Ｃａ＋Ｃｂ）を介して画素電極１７ａに接続されている。このため、画素電極１７ｂの電位は、画素電極１７ａの電位よりもセンター電位に近づくことになる。この結果、画素電極１７ａに対応する副画素は明副画素（＋）、画素電極１７ｂに対応する副画素は暗副画素（＋）となる。
　次いでＨ２では、走査信号線Ｇｍを選択する（アクティブとする）。これにより、図１８に示すように、画素電極１７ｃにはマイナスのデータ信号が書き込まれる。ここで、画素電極１７ｄは、直列接続された容量Ｃｃ・Ｃｄ（合成容量＝Ｃｃ×Ｃｄ／Ｃｃ＋Ｃｄ）を介して画素電極１７ｃに接続されている。このため、画素電極１７ｄの電位は、画素電極１７ｃの電位よりもセンター電位に近づくことになる。この結果、画素電極１７ｃに対応する副画素は明副画素（－）、画素電極１７ｄに対応する副画素は暗副画素（－）となる。
　図１９は、図１７に示す液晶パネル５ｃの１画素分の構成例を示す平面図である。図１９に示すように、液晶パネル５ｃには、走査信号線Ｇｎおよびデータ信号線１５ｘで画される領域にほぼ矩形の画素電極１７ａ・１７ｂが列方向に沿ってこの順に並べられ、また、画素電極１７ａの中央を横切るように保持容量配線１８ｎｐが設けられ、画素電極１７ｂの中央を横切るように保持容量配線１８ｎｒが設けられ、画素電極１７ａ・１７ｂの間隙と重なるように保持容量配線１８ｎｑが設けられている。
　走査信号線Ｇｎとデータ信号線１５ｘとの交差部近傍にはトランジスタ１２ａが設けられる。トランジスタ１２ａのソース電極はデータ信号線１５ｘに接続され、トランジスタ１２ａのドレイン電極は、引き出し電極２７ａに接続されている。引き出し電極２７ａは画素電極１７ａの縦中央線下に形成され、画素電極１７ａ下に配された容量電極３７ａに繋がっている（同層にて接続されている）。引き出し電極２７ａは画素電極１７ａの中央部下に膨らみ部６７ａを有し、この膨らみ部６７ａと画素電極１７ａとが２個のコンタクトホール１１ａを介して接続されている。また、保持容量配線１８ｎｐも画素電極１７ａ下に幅広部１８ｎｐｗを有し、上記膨らみ部６７ａと幅広部１８ｎｐｗとがゲート絶縁膜を介して重なり、この重なり部分に容量ｃｓａ（図１７参照）が形成される。
　また、画素電極１７ｂの縦中央線下に引き出し電極２７ｎが形成され、引き出し電極２７ｎは、画素電極１７ａ下に配された容量電極３７ｂに繋がっている（同層にて接続されている）。引き出し電極２７ｎは画素電極１７ｂの中央部下に膨らみ部６７ｎを有し、この膨らみ部６７ｎと画素電極１７ｂとが２個のコンタクトホール１１ｂを介して接続されている。また、保持容量配線１８ｎｒも画素電極１７ｂ下に幅広部１８ｎｒｗを有し、上記膨らみ部６７ｎとこの幅広部１８ｎｒｗとがゲート絶縁膜を介して重なり、この重なり部分に容量ｃｓｂ（図１７参照）が形成される。
　ここで、画素電極１７ａの縦中央線下には、各走査信号線や各保持容量配線と同層に、浮き島状の中継電極７ａｂが形成されている。中継電極７ａｂはゲート絶縁膜を介して容量電極３７ａ・３７ｂそれぞれと重なっており、それぞれの重なり部分に容量Ｃａ・Ｃｂ（図１７参照）が形成される。
　なお、データ信号線１５ｘは蛇行しながら列方向に延伸し、その一部１５ｘｋおよび１５ｘｕそれぞれが、画素電極１７ａの図中左下エッジ部および画素電極１７ｂの図中左下エッジ部と重なっている。また、データ信号線１５Ｘも蛇行しながら列方向に延伸し、その一部１５Ｘｋおよび１５Ｘｕそれぞれが、画素電極１７ａの図中右上エッジ部および画素電極１７ｂの図中右上エッジ部と重なっている。
　図２０は図１９の矢視断面図である。同図に示すように、液晶パネル５ｃは、アクティブマトリクス基板３と、これに対向するカラーフィルタ基板３０と、両基板（３・３０）間に配される液晶層４０とを備える。
　カラーフィルタ基板３０では、ガラス基板３２上にブラックマトリクス１３および着色層１４が形成され、その上層に共通電極（ｃｏｍ）２８が形成されている。なお、液晶層３０は、例えば紫外線による配向規定がなされた光配向モード（４分割）の液晶を用いている。
　一方、アクティブマトリクス基板３では、ガラス基板３１上に走査信号線Ｇｎ、中継電極７ａｂ、および保持容量配線１８ｎｐ（１８ｎｐｗ）・１８ｎｑ・１８ｎｒ（１８ｎｒｗ）が形成され、これらを覆うように、例えば２００ｎｍ厚のＳｉＮｘからなるゲート絶縁膜２２が形成されている。ゲート絶縁膜２２上には、半導体層（ｉ層およびｎ＋層）、ｎ＋層に接するソース電極、およびドレイン電極（断面には含まれないので図示せず）並びに、引き出し電極２７ａ（膨らみ部６７ａ）、容量電極３７ａ・３７ｂ、および引き出し電極２７ｎ（膨らみ部６７ｎ）が、例えばＴｉおよびＡｌによって形成され、これらを覆うように、例えばＳｉＮｘからなる無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には、これよりも厚い（２ミクロン程度）有機層間絶縁膜２６が形成され、有機層間絶縁膜２６上に画素電極１７ａ・１７ｂが形成される。なお、コンタクトホール１１ａでは、無機層間絶縁膜２５および有機層間絶縁膜２６が刳り貫かれ、これによって、画素電極１７ａと（引き出し電極２７ａの）膨らみ部６７ａとが接続される。また、コンタクトホール１１ｂでは、無機層間絶縁膜２５および有機層間絶縁膜２６が刳り貫かれ、これによって、画素電極１７ｂと（引き出し電極２７ｎの）膨らみ部６７ｎとが接続される。
　そして、膨らみ部６７ａと（保持容量配線１８ｎｐの）幅広部１８ｎｐｗとがゲート絶縁膜２２のみを介して重なっている部分に、容量ｃｓａ（図１７参照）が形成される。また、膨らみ部６７ｎと（保持容量配線１８ｎｒの）幅広部１８ｎｒｗとがゲート絶縁膜２２のみを介して重なっている部分に、容量ｃｓｂ（図１７参照）が形成される。
　ここで、走査信号線Ｇｎと同層に形成された中継電極７ａｂがゲート絶縁膜２２のみを介して容量電極３７ａと重なっている部分に容量Ｃａ（図１７参照）が形成され、該中継電極７ａｂがゲート絶縁膜２２のみを介して容量電極３７ｂと重なっている部分に容量Ｃｂ（図１７参照）が形成される。
　このように本液晶パネルでは、厚い有機層間絶縁膜２６を設けながら、容量Ｃａ、容量Ｃｂおよび容量Ｃｎの各容量値を十分に確保することができる。したがって、画素電極１７ａ・１７ｂのエッジをデータ信号線１５ｘ・１５Ｘや走査信号線Ｇｎ・Ｇｍに重ねる高開口率の構造をとることができる。
　また、各画素電極下では保持容量配線と引き出し電極および容量電極とが十字交差し、また、データ信号線が各画素電極のエッジと重なるように蛇行しているため、光配向モードの液晶を用いたときに見られる鉤十字形状のディスクリネーション（配向乱れ）領域を隠すことができる（図２１参照）。
　また、液晶パネル５ｃは１トランジスタ容量結合型の画素分割方式であるため、視野角特性が良好であるとともに、３トランジスタ容量結合型と比較して、構成が簡易というメリットがある。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
　本発明のアクティブマトリクス基板や液晶パネルは、例えば液晶テレビに好適である。
　５ａ～５ｃ　液晶パネル
　１２ａ～１２ｄ・１２Ａ～１２Ｄ　トランジスタ
　１２ｉ・１２ｊ・１２Ｉ・１２Ｊ　トランジスタ
　１５ｘ・１５Ｘ　データ信号線
　Ｇｍ・Ｇｎ・Ｇｋ　走査信号線
　１８ｉｐ・１８ｉｑ・１８ｉｒ　１８ｉｓ・１８ｉｔ　保持容量配線
　２２　ゲート絶縁膜
　２５　無機絶縁膜
　２６　有機絶縁膜
　１０１～１０４　画素
　６０１　テレビジョン受像機
　８００　液晶表示装置

Claims (19)

  1. 　走査信号線と、データ信号線と、該走査信号線およびデータ信号線に接続された第１トランジスタと、該走査信号線およびデータ信号線に接続された第２トランジスタと、上記走査信号線とは別の走査信号線に接続された第３トランジスタとを備え、
    　１つの画素領域に、第１トランジスタに接続された第１画素電極と、第２トランジスタに接続された第２画素電極と、第１画素電極に接続された第１容量電極と、第３トランジスタを介して第２画素電極に接続された第２容量電極と、中継電極とが設けられ、
    　上記第１および第２容量電極がデータ信号線と同層に形成されるとともに、中継電極が各走査信号線と同層に形成され、該中継電極がゲート絶縁膜を介して第１および第２容量電極それぞれと重なっていることを特徴とするアクティブマトリクス基板。
  2. 　上記第２容量電極と容量を形成する保持容量配線を備えることを特徴とする請求項１記載のアクティブマトリクス基板。
  3. 　各トランジスタのチャネル上に形成される層間絶縁膜に有機絶縁膜が含まれることを特徴とする請求項１または２記載のアクティブマトリクス基板。
  4. 　第１および第２トランジスタが接続された走査信号線と第３トランジスタが接続された走査信号線とが、走査方向に沿ってこの順に隣接配置されていることを特徴とする請求項１～３のいずれか１項に記載のアクティブマトリクス基板。
  5. 　上記第１および第２画素電極がデータ信号線に重なっていることを特徴とする請求項１～４のいずれか１項に記載のアクティブマトリクス基板。
  6. 　上記データ信号線が、第１および第２画素電極のエッジ部と重なるように蛇行していることを特徴とする請求項５記載のアクティブマトリクス基板。
  7. 　各走査信号線の延伸方向を横方向としたときに、画素領域には第１および第２画素電極が縦方向に並べられ、
    　上記第１トランジスタから引き出され、第１容量電極に繋がる引き出し電極と、第１容量電極と、第３トランジスタから引き出され、第２容量電極に繋がる引き出し電極と、第２容量電極とが、画素領域を縦断するように配されていることを特徴とする請求項１～６のいずれか１項に記載のアクティブマトリクス基板。
  8. 　各走査信号線の延伸方向を横方向としたときに、第１画素電極を横切るように配された第１保持容量配線と、第２画素電極を横切るように配された第２保持容量配線と、第１および第２画素電極の間隙と重なるように配された第３保持容量配線とを備えることを特徴とする請求項１記載のアクティブマトリクス基板。
  9. 　上記第２容量電極と第２保持容量配線とが容量を形成していることを特徴とする請求項８記載のアクティブマトリクス基板。
  10. 　第１または第２保持容量配線と第３保持容量配線とが互いに接続されていることを特徴とする請求項８記載のアクティブマトリクス基板。
  11. 　ある色に対応する画素領域では、第１保持容量配線と第３保持容量配線とが互いに接続され、別の色に対応する画素領域では、第２保持容量配線と第３保持容量配線とが互いに接続されていることを特徴とする請求項１０記載のアクティブマトリクス基板。
  12. 　横方向に隣接する２つの画素領域の一方では、第１保持容量配線と第３保持容量配線とが互いに接続され、他方では、第２保持容量配線と第３保持容量配線とが互いに接続され、かつ、縦方向に隣接する２つの画素領域の一方では、第１保持容量配線と第３保持容量配線とが互いに接続され、他方では、第２保持容量配線と第３保持容量配線とが互いに接続されていることを特徴とする請求項１０記載のアクティブマトリクス基板。
  13. 　上記第１および第２トランジスタと同一の走査信号線に接続された第４トランジスタと、該第４トランジスタに接続された第３画素電極とを備えることを特徴とする請求項１～１２のいずれか１項に記載のアクティブマトリクス基板。
  14. 　第１および第２画素電極はフィッシュボーン形状であることを特徴とする請求項１～１３のいずれか１項に記載のアクティブマトリクス基板。
  15. 　走査信号線と、データ信号線と、該走査信号線およびデータ信号線に接続された第１トランジスタを備え、
    　１つの画素領域に、第１トランジスタに接続された第１画素電極と、第２画素電極と、第１画素電極に接続された第１容量電極と、第２画素電極に接続された第２容量電極と、中継電極とが設けられ、
    　上記第１および第２容量電極がデータ信号線と同層に形成されるとともに、中継電極が各走査信号線と同層に形成され、該中継電極がゲート絶縁膜を介して第１および第２容量電極それぞれと重なっていることを特徴とするアクティブマトリクス基板。
  16. 　走査信号線と、データ信号線と、該走査信号線およびデータ信号線に接続された第１トランジスタと、該走査信号線およびデータ信号線に接続された第２トランジスタと、上記走査信号線とは別の走査信号線に接続された第３トランジスタと、上記第１および第２トランジスタと同一の走査信号線に接続された第４トランジスタと、保持容量配線とを備え、
    　１つの画素領域に、第１トランジスタに接続された第１画素電極と、第２トランジスタに接続された第２画素電極と、第４トランジスタに接続された第３画素電極と、第１画素電極および保持容量配線それぞれと容量を形成する結合電極とが設けられ、
    　該結合電極が、第３トランジスタを介して第２画素電極に接続されていることを特徴とするアクティブマトリクス基板。
  17. 　請求項１～１６のいずれか１項に記載のアクティブマトリクス基板と液晶層とを備えることを特徴とする液晶パネル。
  18. 　上記液晶層は紫外線による配向規定がなされていることを特徴とする請求項１７記載の液晶パネル。
  19. 　　請求項１７または１８記載の液晶パネルを含む液晶表示装置と、テレビジョン放送を受信するチューナー部とを備えることを特徴とするテレビジョン受像機。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016503515A (ja) * 2012-11-16 2016-02-04 アップル インコーポレイテッド フレキシブルディスプレイ
US9600112B2 (en) 2014-10-10 2017-03-21 Apple Inc. Signal trace patterns for flexible substrates
US10411084B2 (en) 2016-12-26 2019-09-10 Lg Display Co., Ltd. Flexible display device providing structures to minimize failure generated in bent portion

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102879960B (zh) 2012-09-19 2015-08-19 深圳市华星光电技术有限公司 一种阵列基板及液晶显示面板
KR102102155B1 (ko) * 2013-12-23 2020-05-29 엘지디스플레이 주식회사 액정표시장치
CN103941442B (zh) * 2014-04-10 2016-07-20 深圳市华星光电技术有限公司 显示面板及其驱动方法
KR102509111B1 (ko) * 2018-05-17 2023-03-13 삼성디스플레이 주식회사 표시 장치
KR20210149960A (ko) * 2020-06-02 2021-12-10 삼성디스플레이 주식회사 표시 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003280032A (ja) * 2002-03-20 2003-10-02 Matsushita Electric Ind Co Ltd 液晶表示装置
JP2005062882A (ja) * 2003-08-13 2005-03-10 Samsung Electronics Co Ltd 多重ドメイン液晶表示装置及びそれに用いられる表示板
JP2006039290A (ja) * 2004-07-28 2006-02-09 Fujitsu Display Technologies Corp 液晶表示装置及びその焼き付き防止方法
JP2006184737A (ja) * 2004-12-28 2006-07-13 Sharp Corp 液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法
JP2006276411A (ja) * 2005-03-29 2006-10-12 Sharp Corp 液晶表示装置
JP2006330634A (ja) * 2005-05-30 2006-12-07 Sharp Corp 液晶表示装置
WO2006132369A1 (ja) * 2005-06-09 2006-12-14 Sharp Kabushiki Kaisha 液晶表示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3458382B2 (ja) * 1998-11-26 2003-10-20 セイコーエプソン株式会社 電気光学装置及びその製造方法並びに電子機器
JP2002281505A (ja) * 2001-03-16 2002-09-27 Toshiba Corp 動画像圧縮装置、同装置のカット検出用データ作成方法およびカット位置データ作成方法ならびにカット検出装置および同装置のカット検出方法
JP3821067B2 (ja) * 2002-07-11 2006-09-13 セイコーエプソン株式会社 電気光学装置及び電子機器
JP4108078B2 (ja) * 2004-01-28 2008-06-25 シャープ株式会社 アクティブマトリクス基板及び表示装置
KR101319595B1 (ko) * 2007-03-13 2013-10-16 삼성디스플레이 주식회사 액정 표시 장치
WO2008146512A1 (ja) * 2007-05-30 2008-12-04 Sharp Kabushiki Kaisha アクティブマトリクス基板、液晶パネル、液晶表示ユニット、液晶表示装置およびテレビジョン受像機
KR20090051484A (ko) * 2007-11-19 2009-05-22 삼성전자주식회사 액정표시장치 및 그의 제조 방법
KR20090072208A (ko) * 2007-12-28 2009-07-02 삼성전자주식회사 액정표시장치
CN100578329C (zh) * 2008-03-03 2010-01-06 上海广电光电子有限公司 液晶显示装置、像素结构及其驱动方法
KR101538320B1 (ko) * 2008-04-23 2015-07-23 삼성디스플레이 주식회사 표시 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003280032A (ja) * 2002-03-20 2003-10-02 Matsushita Electric Ind Co Ltd 液晶表示装置
JP2005062882A (ja) * 2003-08-13 2005-03-10 Samsung Electronics Co Ltd 多重ドメイン液晶表示装置及びそれに用いられる表示板
JP2006039290A (ja) * 2004-07-28 2006-02-09 Fujitsu Display Technologies Corp 液晶表示装置及びその焼き付き防止方法
JP2006184737A (ja) * 2004-12-28 2006-07-13 Sharp Corp 液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法
JP2006276411A (ja) * 2005-03-29 2006-10-12 Sharp Corp 液晶表示装置
JP2006330634A (ja) * 2005-05-30 2006-12-07 Sharp Corp 液晶表示装置
WO2006132369A1 (ja) * 2005-06-09 2006-12-14 Sharp Kabushiki Kaisha 液晶表示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016503515A (ja) * 2012-11-16 2016-02-04 アップル インコーポレイテッド フレキシブルディスプレイ
US9601557B2 (en) 2012-11-16 2017-03-21 Apple Inc. Flexible display
US9600112B2 (en) 2014-10-10 2017-03-21 Apple Inc. Signal trace patterns for flexible substrates
US10411084B2 (en) 2016-12-26 2019-09-10 Lg Display Co., Ltd. Flexible display device providing structures to minimize failure generated in bent portion

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