JP2006184737A - 液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法 - Google Patents

Abstract

【課題】本発明は、液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法に関し、良好な表示特性の得られる液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法を提供することを目的とする。
【解決手段】画素電極１６ａ、１６ｂが形成された副画素Ａと、画素電極１７が形成された副画素Ｂとを備えた画素領域と、ゲートバスライン１２ｎに接続されたゲート電極と、画素電極１６ａ、１６ｂに接続されたソース電極２１ｂとを備えたＴＦＴ２１と、ゲートバスライン１２（ｎ−１）に接続されたゲート電極２２ｃと、ソース電極２１ｂに接続されたドレイン電極２２ａと、画素電極１７に接続されたソース電極２２ｂとを備えたＴＦＴ２２と、ソース電極２１ｂと画素電極１７とを容量結合する制御容量部とを有するように構成する。
【選択図】図２

Description

本発明は、電子機器の表示部等に用いられる液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法に関する。

近年、液晶表示装置は、テレビ受像機やパーソナル・コンピュータのモニタ装置等として用いられるようになっている。これらの用途では、表示画面をあらゆる方向から見ることのできる高い視角特性が求められている。図２３は、ＶＡ（Ｖｅｒｔｉｃａｌｌｙ Ａｌｉｇｎｅｄ）モードの液晶表示装置の印加電圧に対する透過率特性（Ｔ−Ｖ特性）を示すグラフである。横軸は液晶層に対する印加電圧（Ｖ）を表し、縦軸は光の透過率を表している。線Ａは表示画面に対し垂直な方向（以下、「正面方向」という）でのＴ−Ｖ特性を示し、線Ｂは表示画面に対して方位角９０°、極角６０°の方向（以下、「斜め方向」という）でのＴ−Ｖ特性を示している。ここで、方位角は、表示画面の右方向を基準として反時計回りに計った角度とする。また極角は、表示画面の中心に立てた垂線となす角とする。

図２３に示すように、円Ｃで囲んだ領域近傍において、透過率（輝度）変化に歪みが生じている。例えば、印加電圧が約２．５Ｖの比較的低階調においては斜め方向の透過率が正面方向の透過率より高くなっているが、印加電圧が約４．５Ｖの比較的高階調においては斜め方向の透過率が正面方向の透過率より低くなっている。この結果、表示画面を斜め方向から見た場合には実効駆動電圧範囲での輝度差が小さくなってしまう。この現象は色の変化に最も顕著に現れる。

図２４は表示画面に表示した画像の見え方の変化を示している。図２４（ａ）は正面方向から見た画像を示し、図２４（ｂ）は斜め方向から見た画像を示している。図２４（ａ）、（ｂ）に示すように、表示画面を斜め方向から見ると、正面方向から見たときと比較して画像の色が白っぽく変化してしまう。

図２５は、赤みがかった画像における赤（Ｒ）、緑（Ｇ）、青（Ｂ）３原色の階調ヒストグラムを示している。図２５（ａ）はＲの階調ヒストグラムを示し、図２５（ｂ）はＧの階調ヒストグラムを示し、図２５（ｃ）はＢの階調ヒストグラムを示している。図２５（ａ）〜（ｃ）の横軸は階調（０〜２５５の２５６階調）を表し、縦軸は存在率（％）を表している。図２５（ａ）〜（ｃ）に示すように、この画像では比較的高階調のＲと比較的低階調のＧ及びＢとが高い存在率で存在している。このような画像をＶＡモードの液晶表示装置の表示画面に表示させて斜め方向から見ると、高階調のＲが相対的に暗めに変化し、低階調のＧ及びＢが相対的に明るめに変化する。これにより３原色の輝度差が小さくなるため、画面全体として色が白っぽくなる。

上記の現象は、従来型の駆動モードであるＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードの液晶表示装置でも同様に生じる。特許文献１乃至３には、ＴＮモードの液晶表示装置における上記の現象を改善する技術が開示されている。図２６はこれらの公知技術に基づく基本的な液晶表示装置の１画素の構成を示し、図２７は図２６のＸ−Ｘ線で切断した液晶表示装置の断面構成を示し、図２８はこの液晶表示装置の１画素の等価回路を示している。図２６乃至図２８に示すように、液晶表示装置は、薄膜トランジスタ（ＴＦＴ）基板１０２と対向基板１０４と両基板１０２、１０４間に封止された液晶層１０６とを有している。

ＴＦＴ基板１０２は、ガラス基板１１０上に形成された複数のゲートバスライン１１２と、絶縁膜１３０を介してゲートバスライン１１２に交差して形成された複数のドレインバスライン１１４とを有している。ゲートバスライン１１２及びドレインバスライン１１４の交差位置近傍には、スイッチング素子として画素毎に形成されたＴＦＴ１２０が配置されている。ゲートバスライン１１２の一部はＴＦＴ１２０のゲート電極として機能し、ＴＦＴ１２０のドレイン電極１２１はドレインバスライン１１４に電気的に接続されている。また、ゲートバスライン１１２及びドレインバスライン１１４により画定された画素領域を横切って、ゲートバスライン１１２に並列して延びる蓄積容量バスライン１１８が形成されている。蓄積容量バスライン１１８上には、絶縁膜１３０を介して蓄積容量電極１１９が画素毎に形成されている。蓄積容量電極１１９は、制御容量電極１２５を介してＴＦＴ１２０のソース電極１２２に電気的に接続されている。蓄積容量バスライン１１８と蓄積容量電極１１９との間には、蓄積容量Ｃｓが形成される。

ゲートバスライン１１２及びドレインバスライン１１４により画定された画素領域は、副画素Ａと副画素Ｂとに分割されている。副画素Ａには画素電極１１６が形成され、副画素Ｂには画素電極１１６から分離された画素電極１１７が形成されている。画素電極１１６は、コンタクトホール１２４を介して蓄積容量電極１１９及びＴＦＴ１２０のソース電極１２２に電気的に接続されている。一方、画素電極１１７は電気的にフローティング状態になっている。画素電極１１７は、保護膜１３２を介して制御容量電極１２５に重なる領域を有し、当該領域に形成される制御容量Ｃｃを介した容量結合によりソース電極１２２に間接的に接続されている。

対向基板１０４は、ガラス基板１１１上に形成されたカラーフィルタ（ＣＦ）樹脂層１４０と、ＣＦ樹脂層１４０上に形成された共通電極１４２とを有している。副画素Ａの画素電極１１６と共通電極１４２との間には液晶容量Ｃｌｃ１が形成され、副画素Ｂの画素電極１１７と共通電極１４２との間には液晶容量Ｃｌｃ２が形成される。ＴＦＴ基板１０２及び対向基板１０４の液晶１０６との界面には、配向膜１３６、１３７がそれぞれ形成されている。

ＴＦＴ１２０がオン状態になって画素電極１１６に電圧が印加され、副画素Ａの液晶層に電圧Ｖｐｘ１が印加されるとする。このとき、液晶容量Ｃｌｃ２と制御容量Ｃｃとの容量比に従って電位が分割されるため、副画素Ｂの画素電極１１７には画素電極１１６とは異なる電圧が印加される。副画素Ｂの液晶層に印加される電圧Ｖｐｘ２は、
Ｖｐｘ２＝（Ｃｃ／（Ｃｌｃ２＋Ｃｃ））×Ｖｐｘ１
となる。実際の電圧比（Ｖｐｘ２／Ｖｐｘ１（＝Ｃｃ／（Ｃｌｃ２＋Ｃｃ）））は液晶表示装置の表示特性に基づく設計事項であるが、およそ０．６〜０．８とするのが理想的である。

このように、液晶層に印加される電圧が互いに異なる副画素Ａ、Ｂが１画素内に存在すると、図２３に示したようなＴ−Ｖ特性の歪みが副画素Ａ、Ｂで分散される。このため、斜め方向から見たときに画像の色が白っぽくなる現象を抑制でき、視角特性が改善される。以下、上記の手法を容量結合ＨＴ（ハーフトーン・グレースケール）法とよぶ。

特許文献１乃至３ではＴＮモードの液晶表示装置を前提として上記の技術が記載されているが、近年ＴＮモードに代わって主流となったＶＡモードの液晶表示装置に上記の技術を適用することによって、より高い効果が得られる。

図２９は、容量結合ＨＴ法を用いた従来の液晶表示装置に生じる焼付きを説明する図である。図２９（ａ）は、焼付き試験の際に画面に表示する白黒のチェッカパターンを示している。焼付き試験では、図２９（ａ）に示すチェッカパターンを一定時間（例えば４８時間）連続表示させた直後に画面全体に同階調の中間調（３２／６４階調）を表示させて、チェッカパターンが視認されるか否かを検査する。チェッカパターンが視認された場合には、画面の輝度をチェッカパターンの一方向に沿って測定し、焼付き率を算出する。ここで、視認されるチェッカパターンのうち低輝度領域の輝度をａとし高輝度領域の輝度をａ＋ｂ（＞ａ）としたとき、ｂ／ａを焼付き率と定義した。

図２９（ｂ）は容量結合ＨＴ法を用いていない液晶表示装置に中間調を表示させた画面を示し、図２９（ｃ）は容量結合ＨＴ法を用いた従来の液晶表示装置に中間調を表示させた画面を示している。図２９（ｂ）に示すように、容量結合ＨＴ法を用いていない液晶表示装置では、中間調表示の際にチェッカパターンはほとんど視認されなかった。図２９（ｂ）のＹ−Ｙ’線に沿って輝度を測定したところ、輝度は図２９（ｄ）の線ｃに示すような分布を有していた。焼付き率は０〜５％に過ぎなかった。これに対し、容量結合ＨＴ法を用いた液晶表示装置では、図２９（ｃ）に示すようなチェッカパターンが視認された。図２９（ｃ）のＹ−Ｙ’線に沿って輝度を測定したところ、輝度は図２９（ｄ）の線ｄに示すような分布を有していた。焼付き率は１０％以上であった。このように、容量結合ＨＴ法を用いていない液晶表示装置では焼付きがほとんど発生しないのに対し、容量結合ＨＴ法を用いた液晶表示装置では比較的濃い焼付きが発生する。

焼付きが発生した液晶表示装置の画素内の特性分布などを評価して解析した結果、焼付きは、電気的にフローティング状態の画素電極１１７の形成された副画素Ｂで発生していることが判明した。画素電極１１７は、極めて電気抵抗の高いシリコン窒化膜（ＳｉＮ膜）等を介して制御容量電極１２５に接続され、また極めて電気抵抗の高い液晶層を介して共通電極１４２に接続されている。このため、画素電極１１７に充電された電荷は容易に放電されないようになっている。一方、ＴＦＴ１２０のソース電極１２２に電気的に接続された副画素Ａの画素電極１１６にはフレーム毎に所定の電位が書き込まれ、かつ画素電極１１６は、ＳｉＮ膜や液晶層に比較して極めて電気抵抗の低いＴＦＴ１２０の動作半導体層を介してドレインバスライン１１４に接続されている。このため、画素電極１１７に充電された電荷が放電されなくなることはない。
以上のように、容量結合ＨＴ法を用いた従来の液晶表示装置は、視角特性が向上するものの、焼付きが発生するため良好な表示特性が得られないという問題を有している。

特開平２−１２号公報 米国特許第４８４０４６０号明細書 特許第３０７６９３８号公報 特開平８−１４６４６４号公報

本発明の目的は、良好な表示特性の得られる液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法を提供することにある。

上記目的は、基板上に互いに並列して形成された複数のゲートバスラインと、前記ゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、前記基板上に第１の画素電極が形成された第１の副画素と、前記第１の画素電極から分離された第２の画素電極が前記基板上に形成された第２の副画素とを備えた画素領域と、ｎ本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記ドレインバスラインに電気的に接続されたドレイン電極と、前記第１の画素電極に電気的に接続されたソース電極とを備えた第１のトランジスタと、（ｎ−１）本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記第１のトランジスタのソース電極及び前記第２の画素電極のいずれか一方に電気的に接続されたドレイン電極と、前記第１のトランジスタのソース電極及び前記第２の画素電極の他方に電気的に接続されたソース電極とを備えた第２のトランジスタと、前記第１のトランジスタのソース電極に電気的に接続され、絶縁膜を介して前記第２の画素電極の少なくとも一部に対向して配置された制御容量電極を備え、前記第１のトランジスタのソース電極と前記第２の画素電極とを容量結合する制御容量部とを有することを特徴とする液晶表示装置用基板によって達成される。

本発明によれば、良好な表示特性の得られる液晶表示装置を実現できる。

〔第１の実施の形態〕
本発明の第１の実施の形態による液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法について図１乃至図１２を用いて説明する。図１は、本実施の形態による液晶表示装置の概略構成を示している。図１に示すように、液晶表示装置は、絶縁膜を介して互いに交差して形成されたゲートバスライン及びドレインバスラインと、画素毎に形成されたＴＦＴ及び画素電極とを備えたＴＦＴ基板２を有している。また、液晶表示装置は、ＣＦや共通電極が形成された対向基板４と、両基板２、４間に封止された例えば負の誘電率異方性を有する液晶６（図１では図示せず）とを備えている。

ＴＦＴ基板２には、複数のゲートバスラインを駆動するドライバＩＣが実装されたゲートバスライン駆動回路８０と、複数のドレインバスラインを駆動するドライバＩＣが実装されたドレインバスライン駆動回路８２とが接続されている。これらの駆動回路８０、８２は、制御回路８４から出力された所定の信号に基づいて、走査信号やデータ信号を所定のゲートバスラインあるいはドレインバスラインに出力するようになっている。ＴＦＴ基板２のＴＦＴ素子形成面と反対側の面には偏光板８７が配置され、対向基板４の共通電極形成面と反対側の面には、偏光板８７とクロスニコルに配置された偏光板８６が配置されている。偏光板８７のＴＦＴ基板２と反対側の面にはバックライトユニット８８が配置されている。

図２は、本実施の形態による液晶表示装置用基板のｎ行目の１画素の構成を示している。図３は、図２のＣ−Ｃ線に対応する位置で切断した液晶表示装置の断面構成を示している。図４は、本実施の形態による液晶表示装置のｎ行目の１画素の等価回路を示している。図２乃至図４に示すように、ＴＦＴ基板２は、ガラス基板１０上に形成された複数のゲートバスライン１２と、ＳｉＮ膜等からなる絶縁膜３０を介してゲートバスライン１２に交差して形成された複数のドレインバスライン１４とを有している。ここで、複数のゲートバスライン１２は例えば線順次走査され、図２及び図４では、（ｎ−１）番目に走査される（ｎ−１）本目のゲートバスライン１２（ｎ−１）と、ｎ番目に走査されるｎ本目のゲートバスライン１２ｎとを示している。ゲートバスライン１２及びドレインバスライン１４で囲まれた領域は、画素領域になっている。ｎ行目の画素領域は一般にゲートバスライン１２ｎとゲートバスライン１２（ｎ＋１）との間に配置されるが、本実施の形態では、ｎ行目の画素領域がゲートバスライン１２（ｎ−１）とゲートバスライン１２ｎとの間に配置されている。

ゲートバスライン１２及びドレインバスライン１４の交差位置近傍には、スイッチング素子として画素毎に形成された第１のＴＦＴ２１が配置されている。ｎ行目の画素を駆動するＴＦＴ２１のゲート電極は、ゲートバスライン１２ｎに電気的に接続されている。本実施の形態では、ゲートバスライン１２ｎの一部がＴＦＴ２１のゲート電極として機能している。ゲートバスライン１２上には、絶縁膜（ゲート絶縁膜）３０を介してＴＦＴ２１の動作半導体層（図示せず）が形成され、当該動作半導体層上にはチャネル保護膜２１ｄが形成されている。ＴＦＴ２１のチャネル保護膜２１ｄ上には、ドレイン電極２１ａ及びその下層のｎ型不純物半導体層（図示せず）と、ソース電極２１ｂ及びその下層のｎ型不純物半導体層（図示せず）とが所定の間隙を介して対向して形成されている。ＴＦＴ２１のドレイン電極２１ａは、ドレインバスライン１４に電気的に接続されている。ドレイン電極２１ａ及びソース電極２１ｂ上の基板全面には、ＳｉＮ膜等からなる保護膜３２が形成されている。

画素領域の図２中上方には、第２のＴＦＴ２２が配置されている。ＴＦＴ２２のゲート電極２２ｃは、前段のゲートバスライン１２（ｎ−１）に電気的に接続されている。ゲート電極２２ｃ上には、絶縁膜３０を介して動作半導体層２２ｅが形成され、動作半導体層２２ｅ上にはチャネル保護膜２２ｄが形成されている。チャネル保護膜２２ｄ上には、ドレイン電極２２ａ及びその下層のｎ型不純物半導体層２２ｆと、ソース電極２２ｂ及びその下層のｎ型不純物半導体層２２ｆとが所定の間隙を介して対向して形成されている。

またガラス基板１０上には、画素領域を横切ってゲートバスライン１２に並列して延びる蓄積容量バスライン１８が形成されている。図２及び図４では、ゲートバスライン１２（ｎ−１）とゲートバスライン１２との間に配置された蓄積容量バスライン１８ｎを示している。蓄積容量バスライン１８上には、絶縁膜３０を介して蓄積容量電極１９が画素毎に形成されている。蓄積容量電極１９は、接続電極２５を介してＴＦＴ２１のソース電極２１ｂに電気的に接続されている。絶縁膜３０を介して対向する蓄積容量バスライン１８と蓄積容量電極１９との間には、蓄積容量Ｃｓが形成される。

画素領域は、第１の副画素Ａと第２の副画素Ｂとに分割されている。画素領域中央部には副画素Ｂが配置され、副画素Ｂを挟んで画素領域の図２中上方及び下方には副画素Ａがそれぞれ配置されている。副画素Ｂには画素電極１７が形成され、画素領域上方の副画素Ａには画素電極１７から分離された画素電極１６ｂが形成され、画素領域下方の副画素Ａには画素電極１７から分離された画素電極１６ａが形成されている。画素電極１６ａ、１６ｂ、１７は、いずれもＩＴＯ等の透明導電膜により形成されている。高い視角特性を得るためには、副画素Ａに対する副画素Ｂの面積比が１／２以上４以下（副画素Ａと副画素Ｂの面積比が２：１〜１：４）であることが望ましい。画素電極１６ａは、保護膜３２が開口されたコンタクトホール５０を介して第１のＴＦＴ２１のソース電極２１ｂに電気的に接続されている。画素電極１６ｂは、ソース電極２１に電気的に接続された接続電極２６に、保護膜３２が開口されたコンタクトホール５１を介して電気的に接続されている。画素電極１７の一部は、接続電極２５、２６及び蓄積容量電極１９の一部に保護膜３２を介して重なって配置されている。画素電極１７に重なって配置された領域の接続電極２５、２６及び蓄積容量電極１９は制御容量電極として機能し、画素電極１７との間に制御容量Ｃｃを形成する。これにより画素電極１７は、制御容量Ｃｃを介した容量結合によってＴＦＴ２１のソース電極２１ｂに間接的に接続されている。

また画素電極１６ｂは、保護膜３２が開口されたコンタクトホール５２を介して、第２のＴＦＴ２２のドレイン電極（又はソース電極）２２ａに電気的に接続されている。画素電極１７は、保護膜３２が開口されたコンタクトホール５３を介して、ＴＦＴ２２のソース電極（又はドレイン電極）２２ｂに電気的に接続されている。画素電極１６ａ、１６ｂと画素電極１７とは、ＴＦＴ２２を介して接続されていることになる。

対向基板４は、ガラス基板１１上に形成されたＣＦ樹脂層４０と、ＣＦ樹脂層４０上に形成された共通電極４２とを有している。液晶６を介して対向する副画素Ａの画素電極１６ａ、１６ｂと共通電極４２との間には液晶容量Ｃｌｃ１が形成され、液晶６を介して対向する副画素Ｂの画素電極１７と共通電極４２との間には液晶容量Ｃｌｃ２が形成される。液晶容量Ｃｌｃ１は、蓄積容量Ｃｓに並列に接続される。ここで、蓄積容量バスライン１８に電気的に接続された電極を、絶縁膜３０及び／又は保護膜３２を介して画素電極１７に重なるように配置し、液晶容量Ｃｌｃ２に並列に接続される第２の蓄積容量を形成してもよい。ＴＦＴ基板２の液晶６との界面には配向膜（垂直配向膜）３６が形成され、対向基板４の液晶６との界面には配向膜３７が形成されている。これにより、液晶６の液晶分子は、電圧無印加時に基板面にほぼ垂直に配向する。

容量結合ＨＴ法を用いた従来の液晶表示装置に比較的濃い焼付きが発生する要因は、副画素Ｂの画素電極１１７が制御容量電極１２５や共通電極１４２に対してそれぞれ極めて高い電気抵抗を介して接続されるため、蓄えられた電荷が放電され難い点にある。これに対し、本実施の形態では、副画素Ｂの画素電極１７がＴＦＴ２２を介して画素電極１６ａ、１６ｂ及びＴＦＴ２１のソース電極２１ｂに接続されている。ＴＦＴ２２の動作半導体層２２ｅの電気抵抗は、オフ状態であっても絶縁膜３０や保護膜３２、液晶層等の電気抵抗よりも極めて低い。また、ＴＦＴ２２のゲート電極２２ｃは前段のゲートバスライン１２（ｎ−１）に電気的に接続されているため、ＴＦＴ２１がオン状態になって所定の電圧が画素電極１６ａ、１６ｂ、１７に印加される直前にＴＦＴ２２がオン状態になり、画素電極１７と画素電極１６ａ、１６ｂとの間の電気抵抗がさらに減少する。このため、画素電極１７に蓄えられた電荷は容易に放電されるようになっている。したがって本実施の形態によれば、ハーフトーン法を用いているのにもかかわらず、濃い焼付きが生じることがない。

次に、本実施の形態による液晶表示装置の動作について説明する。図５は、本実施の形態による液晶表示装置の駆動波形を示している。図５（ａ）は、ｎ行目のある画素のＴＦＴ２１のドレイン電極２１ａに接続されたドレインバスライン１４に印加されるデータ電圧の波形を示している。図５（ｂ）は、当該画素のＴＦＴ２２のゲート電極２２ｃに接続された（ｎ−１）本目のゲートバスライン１２（ｎ−１）に印加されるゲート電圧の波形を示し、図５（ｃ）は当該画素のＴＦＴ２１のゲート電極に接続されたｎ本目のゲートバスライン１２ｎに印加されるゲート電圧の波形を示している。図５（ａ）〜（ｃ）の横方向は時間（約３フレーム分）を表し、縦方向は電圧レベルを表している。図６は、当該画素のＴＦＴ２２の動作及び各容量の電圧の変化を説明する図である。ここで、制御容量Ｃｃを容量Ｃ１とし、副画素Ｂの液晶容量Ｃｌｃ２（第２の蓄積容量を有する構成では液晶容量Ｃｌｃ２と第２の蓄積容量との和）を容量Ｃ２とし、副画素Ａの液晶容量Ｃｌｃ１と蓄積容量Ｃｓとの和を容量Ｃ３とする。初期状態では当該画素の液晶容量Ｃｌｃ１、Ｃｌｃ２の電圧は共に０であり、当該画素は黒を表示している。

図６（ａ）は、図５（ａ）〜（ｃ）の状態１を示している。状態１では、ゲートバスライン１２ｎにオン電圧が印加され、ゲートバスライン１２ｎに接続されたＴＦＴ２１がオン状態になることによって、初期状態にある画素の画素電極１６ａ、１６ｂに所定の電圧Ｖ０１が印加される。容量Ｃ１、Ｃ２、Ｃ３の電圧をそれぞれＶ１１、Ｖ２１、Ｖ３１とすると、直列に接続された容量Ｃ１、Ｃ２にそれぞれ蓄えられる電荷Ｑ１はＱ１＝Ｃ１×Ｖ１１＝Ｃ２×Ｖ２１になり、容量Ｃ３に蓄えられる電荷Ｑ２はＱ２＝Ｃ３×Ｖ３１になる。ここで、Ｖ１１＋Ｖ２１＝Ｖ３１＝Ｖ０１であるため、状態１での容量Ｃ１（制御容量Ｃｃ）の電圧Ｖ１１及び容量Ｃ２（副画素Ｂの液晶容量Ｃｌｃ２）の電圧Ｖ２１はそれぞれ、
Ｖ１１＝Ｃ２／（Ｃ１＋Ｃ２）×Ｖ０１
Ｖ２１＝Ｃ１／（Ｃ１＋Ｃ２）×Ｖ０１
となる。状態１は、次フレームで前段のゲートバスライン１２（ｎ−１）にオン電圧が印加されるまでのほぼ１フレーム期間維持される。

次に、前段のゲートバスライン１２（ｎ−１）にオン電圧が印加され、状態２になる。図６（ｂ）は、図５（ａ）〜（ｃ）の状態２を示している。状態２では、ＴＦＴ２１がオフ状態でありＴＦＴ２２がオン状態である。ＴＦＴ２２がオン状態になることにより、図６（ｂ）に示すように、容量Ｃ１（制御容量Ｃｃ）を形成する制御容量電極（接続電極２５、２６及び蓄積容量電極１９）と画素電極１７とが同電位になり、副画素Ａの画素電極１６ａ、１６ｂと副画素Ｂの画素電極１７とが同電位になる。このため、容量Ｃ１の電圧が０になり、容量Ｃ１に蓄えられた電荷が０になる。副画素Ｂの画素電極１７に溜まっていた電荷は、副画素Ａの画素電極１６ａ、１６ｂに移動する。容量Ｃ２、Ｃ３の電圧をそれぞれＶ２２、Ｖ３２とすると、容量Ｃ２に蓄えられる電荷Ｑ３はＱ３＝Ｃ２×Ｖ２２になり、容量Ｃ３に蓄えられる電荷Ｑ４はＱ４＝Ｃ３×Ｖ３２になる。電圧Ｖ２２と電圧Ｖ３２は等しいため、
Ｑ３／Ｃ２＝Ｑ４／Ｃ３
となる。電荷保存の法則によりＱ３＋Ｑ４＝Ｑ１＋Ｑ２であるため、状態２での容量Ｃ２（副画素Ｂの液晶容量Ｃｌｃ２）の電圧Ｖ２２は、
Ｖ２２＝１／（Ｃ２＋Ｃ３）×（Ｃ２×Ｖ２１＋Ｃ３×Ｖ３１）
となる。

次に、ゲートバスライン１２（ｎ−１）にオフ電圧が印加されるのとほぼ同時に、ゲートバスライン１２ｎにオン電圧が印加され、状態３になる。図６（ｃ）は、図５（ａ）〜（ｃ）の状態３を示している。状態３では、ＴＦＴ２１がオン状態でありＴＦＴ２２がオフ状態である。ＴＦＴ２１がオン状態になることにより、画素電極１６ａ、１６ｂに新たな電圧Ｖ０２が印加される。容量Ｃ１、Ｃ２、Ｃ３の電圧をそれぞれＶ１３、Ｖ２３、Ｖ３３とすると、図６（ｃ）に示すように、容量Ｃ１に蓄えられる電荷Ｑ５はＱ５＝Ｃ１×Ｖ１３になり、容量Ｃ２に蓄えられる電荷（Ｑ３＋Ｑ５）は（Ｑ３＋Ｑ５）＝Ｃ２×Ｖ２３になり、容量Ｃ３に蓄えられる電荷Ｑ６はＱ６＝Ｃ３×Ｖ３３になる。Ｖ１３＋Ｖ２３＝Ｖ３３＝Ｖ０２であるため、状態３での容量Ｃ１（制御容量Ｃｃ）の電圧Ｖ１３及び容量Ｃ２（副画素Ｂの液晶容量Ｃｌｃ２）の電圧Ｖ２３はそれぞれ、
Ｖ１３＝（Ｖ０２−Ｖ２２）×Ｃ２／（Ｃ１＋Ｃ２）
Ｖ２３＝Ｖ０２−Ｖ１３
となる。

次に、ゲートバスライン１２ｎにオフ電圧が印加され、状態４になる。状態４ではＴＦＴ２１、２２が共にオフ状態である。状態４は、次フレームで前段のゲートバスライン１２（ｎ−１）にオン電圧が印加されるまでのほぼ１フレーム期間維持され、この間容量Ｃ１、Ｃ２、Ｃ３の電圧はそれぞれ保持される。これ以降、フレーム期間毎に状態４→状態２→状態３→状態４を繰り返すことになる。

副画素Ａの画素電極１６ａ、１６ｂは、ＴＦＴ２１を介してドレインバスライン１４に接続されている。ＴＦＴ２１の電気抵抗はオフ状態であっても比較的低く、オン状態ではさらに低くなる。一般にドレインバスライン１４に印加される電圧はフレーム毎に極性が反転するため、画素電極１６ａ、１６ｂに電荷が溜まってしまうことはない。また、副画素Ｂの画素電極１７は、ＴＦＴ２１と同様に比較的低抵抗のＴＦＴ２２を介して画素電極１６ａ、１６ｂに接続されている。したがって、画素電極１７に電荷が溜まってしまうこともない。

容量結合ＨＴ法を用いた液晶表示装置では、副画素Ａの液晶層に印加される電圧Ｖｐｘ１と副画素Ｂの液晶層に印加される電圧Ｖｐｘ２との電圧比Ｖｐｘ２／Ｖｐｘ１がおよそ０．６以上０．８５以下であるときに良好な視角特性が得られ、電圧比Ｖｐｘ２／Ｖｐｘ１が約０．７２のときに特に良好な視角特性が得られることが分かっている。また容量結合ＨＴ法を用いた従来の構成では、Ｖｐｘ２／Ｖｐｘ１＝Ｃｃ／（Ｃｌｃ２＋Ｃｃ）であるため、電圧比Ｖｐｘ２／Ｖｐｘ１を約０．７２にするためには、容量比Ｃｃ／Ｃｌｃ２を２．５にすればよい。これらに基づき、図２及び図３に示した構成の液晶表示装置において、制御容量電極の面積や保護膜３２の膜厚等を調整し、容量比Ｃｃ／Ｃｌｃ２が２．５になるように画素を設計した。

図７は、上記の液晶表示装置に対し、第０フレームに電圧０Ｖを画素電極１６ａ、１６ｂに印加して黒を表示させ、第１〜第１０フレームに電圧±５Ｖを画素電極１６ａ、１６ｂに印加して白を表示させ、第１１〜第２０フレームに電圧０Ｖを画素電極１６ａ、１６ｂに印加して黒を表示させた場合の画素電極１６ａ、１６ｂ、１７の電圧の変化を示すグラフである。グラフの横軸はフレーム数を表し、縦軸は印加電圧（Ｖ）を表している。線ｅは画素電極１６ａ、１６ｂに印加される電圧Ｖｐｘ１を示し、線ｆは画素電極１７に印加される電圧Ｖｐｘ２を示している。グラフ中の破線は、電圧Ｖｐｘ１の０．７２倍となる点を正極性側及び負極性側でそれぞれ結んだ線を示している。図７に示すように、第１フレームでは、電圧Ｖｐｘ１が＋５Ｖだけ変動するため（０Ｖ→＋５Ｖ）、電圧Ｖｐｘ２は、＋５Ｖの０．７２倍である＋３．５Ｖ程度変動する（０Ｖ→＋３．５Ｖ）。

第２フレームの直前にＴＦＴ２２がオン状態になることにより画素電極１６ａ、１６ｂ、１７が同電位になり、電圧Ｖｐｘ１、Ｖｐｘ２は共に＋４Ｖ程度になる。第２フレームでのデータ電圧の書込みにより、電圧Ｖｐｘ１は−５Ｖになる。すなわち電圧Ｖｐｘ１は−９Ｖだけ変動する。電圧Ｖｐｘ２は、−９Ｖの０．７２倍である−６．５Ｖ程度変動し、ほぼ−２．５Ｖになる。

第３フレームの直前にＴＦＴ２２がオン状態になることにより画素電極１６ａ、１６ｂ、１７が同電位になり、電圧Ｖｐｘ１、Ｖｐｘ２は共に−３．５Ｖ程度になる。第３フレームでのデータ電圧の書込みにより、電圧Ｖｐｘ１は＋５Ｖになる。すなわち電圧Ｖｐｘ１は＋８．５Ｖだけ変動する。電圧Ｖｐｘ２は、−８．５Ｖの０．７２倍である＋６Ｖ程度変動し、ほぼ＋２．５Ｖになる。第４〜第１０フレームではフレーム毎に電圧の極性が反転すること以外は第３フレームと同様であり、電圧Ｖｐｘ１は±５Ｖとなり、電圧Ｖｐｘ２はほぼ±２．５Ｖとなる。

第１１フレームの直前にＴＦＴ２２がオン状態になることにより画素電極１６ａ、１６ｂ、１７が同電位になり、電圧Ｖｐｘ１、Ｖｐｘ２は共に−３．５Ｖ程度になる。第３フレームでのデータ電圧の書込みにより、電圧Ｖｐｘ１は０Ｖになる。すなわち電圧Ｖｐｘ１は−３．５Ｖだけ変動する。電圧Ｖｐｘ２は、−３．５Ｖの０．７２倍である−２．５Ｖ程度変動し、ほぼ−１Ｖになる。第１２フレーム以降は、電圧Ｖｐｘ１、Ｖｐｘ２は共にほぼ０Ｖになる。

上記の液晶表示装置の副画素Ｂの画素電極１７に印加される電圧Ｖｐｘ２は、以下のような２つの特徴を有している。
第１の特徴は、第２〜第１０フレームでの電圧Ｖｐｘ１がほぼ±５Ｖであり、電圧Ｖｐｘ２がほぼ±２．５Ｖであるため、電圧比Ｖｐｘ２／Ｖｐｘ１が約０．５になっていることである。これは、Ｖｐｘ２／Ｖｐｘ１＝Ｃｃ／（Ｃｌｃ２＋Ｃｃ）の関係を用いて求められる電圧比Ｖｐｘ２／Ｖｐｘ１（＝０．７２）よりも小さくなっている。良好な視角特性の得られる電圧比Ｖｐｘ２／Ｖｐｘ１の範囲はおよそ０．６以上０．８５以下であるため、この液晶表示装置では視角特性の向上が困難である。

図８は、容量比Ｃｃ／Ｃｌｃ２を変化させたときの電圧比Ｖｐｘ２／Ｖｐｘ１の変化を示すグラフである。横軸は容量比Ｃｃ／Ｃｌｃ２を表し、縦軸は電圧比Ｖｐｘ２／Ｖｐｘ１を表している。線ｇはＶｐｘ２／Ｖｐｘ１＝Ｃｃ／（Ｃｌｃ２＋Ｃｃ）の関係を用いて求められる従来の液晶表示装置の電圧比を示し、線ｈは本実施の形態による液晶表示装置の電圧比を示している。図８に示すように、従来の液晶表示装置では、容量比Ｃｃ／Ｃｌｃ２をおよそ１．５以上５．５以下にすることにより電圧比Ｖｐｘ２／Ｖｐｘ１がおよそ０．６以上０．８５以下になり、良好な視角特性が得られていた。これに対し本実施の形態による液晶表示装置では、電圧比Ｖｐｘ２／Ｖｐｘ１を０．６以上０．８５以下にするためには、容量比Ｃｃ／Ｃｌｃ２を３．５以上１２以下にする必要がある。また、特に良好な視角特性の得られる電圧比Ｖｐｘ２／Ｖｐｘ１（＝０．７２）は、従来の構成では容量比Ｃｃ／Ｃｌｃ２を２．５にすることにより得られていたのに対し、本実施の形態では容量比Ｃｃ／Ｃｌｃ２を約６にすることにより得られる。このように本実施の形態では、良好な視角特性の得られる容量比Ｃｃ／Ｃｌｃ２の範囲が従来の構成に対して大きくずれるため、従来の考え方では所望の電圧比Ｖｐｘ２／Ｖｐｘ１が得られないことが分かった。また本実施の形態では、容量比Ｃｃ／Ｃｌｃ２を３．５以上１２以下（好ましくは約６）にすることにより良好な視角特性を得られることが分かった。

第２の特徴は、副画素Ｂの第１フレームでの電圧Ｖｐｘ２が第２〜第１０フレームでの電圧Ｖｐｘ２よりも大きいことである。すなわち第１フレームの電圧比Ｖｐｘ２／Ｖｐｘ１だけは、Ｖｐｘ２／Ｖｐｘ１＝Ｃｃ／（Ｃｌｃ２＋Ｃｃ）の関係を用いて求められる電圧比Ｖｐｘ２／Ｖｐｘ１（＝０．７２）にほぼ等しい。上記のように容量比Ｃｃ／Ｃｌｃ２を６にした場合、第２〜第１０フレームの電圧比Ｖｐｘ２／Ｖｐｘ１はほぼ０．７２になるが、第１フレームの電圧比Ｖｐｘ２／Ｖｐｘ１は０．７２より大きくなってしまう。

図９は、第１〜第５フレームでの電圧Ｖｐｘ１及び画素全体の輝度の時間変化を示すグラフである。横方向は時間を表し、縦方向は電圧レベル及び輝度レベルを表している。線ｉは電圧Ｖｐｘ１を示し、線ｊは輝度を示している。電圧Ｖｐｘ２が大きめになるオーバーシュートが第１フレームに生じると、液晶の応答が十分に速い場合、第１フレームの副画素Ｂの輝度が高くなってしまう。このため画素全体の輝度も高くなり、図９に示すように、図中楕円で囲んだ第１フレーム（１ｆ）の輝度だけが所望の輝度よりも高くなってしまう。具体的には、動画像を表示した際にエッジが強調され過ぎてしまう現象が起こり得る。

図１０は、本実施の形態による液晶表示装置の駆動方法を用いた場合の電圧Ｖｐｘ１及び画素全体の輝度の時間変化を示すグラフである。例えば本実施の形態による液晶表示装置の有する制御部は、フレームメモリに記憶された２フレーム分の入力階調データ（第ｍフレームの入力階調データＧｍ、及び第（ｍ＋１）フレームの入力階調データＧ（ｍ＋１））を画素毎に比較する。Ｇｍ＜Ｇ（ｍ＋１）の場合（本例ではｍ＝０）には、図１０に示すように、実際に出力する第（ｍ＋１）フレームの出力階調データＧ’（ｍ＋１）をＧｍ＜Ｇ’（ｍ＋１）＜Ｇ（ｍ＋１）の範囲内で補正し、第（ｍ＋１）フレームに小さめの電圧を液晶層に印加するアンダードライブ方式の駆動を行う。これにより、図１０中楕円で囲んだ第１フレームにおいて所望の輝度が得られるようになる。一方、図示していないがＧｍ＞Ｇ（ｍ＋１）の場合（本例ではｍ＝１０）には、実際に出力する第（ｍ＋１）フレームの出力階調データＧ’（ｍ＋１）をＧｍ＞Ｇ’（ｍ＋１）＞Ｇ（ｍ＋１）の範囲内で補正し、第（ｍ＋１）フレームに大きめの電圧を液晶層に印加するオーバードライブ方式の駆動を行う。

以上のような２つの特徴は、容量結合ＨＴ法を用いた従来の液晶表示装置には存在せず、本実施の形態による液晶表示装置において新たに生じた現象である。したがって、これらの特徴に基づき生じる問題点を解消するための容量比Ｃｃ／Ｃｌｃ２の設定や液晶表示装置の駆動方法は、本実施の形態により初めて明らかにされた新しい技術である。

図１１は、本実施の形態をＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式の液晶表示装置に適用した構成を示している。図１２は、図１１のＤ−Ｄ線で切断した液晶表示装置の断面構成を示している。図１１及び図１２に示すように、対向基板４上には、画素領域端部に対して斜めに延びる線状突起４４が、液晶の配向を規制する配向規制用構造物として設けられている。線状突起４４は、感光性樹脂等を用いて形成されている。また、配向規制用構造物として、線状突起４４の代わりに共通電極４２にスリットが設けられていてもよい。画素領域は、副画素Ａと副画素Ｂとに分割されている。副画素Ａには画素電極１６が形成され、副画素Ｂには画素電極１６から分離された画素電極１７が形成されている。画素電極１６と画素電極１７とを分離する線状のスリット４６は、線状突起４４に並列し、画素領域端部に対して斜めに延びている。スリット４６は、ＴＦＴ基板２側の配向規制用構造物としても機能する。

容量比Ｃｃ／Ｃｌｃ２が約６になるように制御容量電極の面積や保護膜３２の膜厚等を調整し、図１１及び図１２に示すような構成の液晶表示装置を作製した。この液晶表示装置の表示画面に、５０℃の温度条件下で白黒チェッカパターンを４８時間連続表示させ、焼付き試験を行った。その結果、この液晶表示装置では、容量結合ＨＴ法を用いた従来の液晶表示装置に生じたような焼付きは全く生じないことが確認できた。

一般に、容量結合ＨＴ法を用いた従来の液晶表示装置は、極めて良好な視角特性が得られるものの、焼付きが発生するために実用化が困難であった。これに対し、本実施の形態では従来の構成とは異なり、副画素Ａの画素電極１６（１６ａ、１６ｂ）と副画素Ｂの画素電極１７とがいずれもフローティング状態ではない。画素電極１６はＴＦＴ２１を介してドレインバスライン１４に接続され、画素電極１７はＴＦＴ２２を介して画素電極１６に接続されている。このため、焼付きが生じず視角特性の良好な液晶表示装置が得られる。また、本実施の形態による液晶表示装置で新たに生じた現象に対して、容量比Ｃｃ／Ｃｌｃ２を従来用いられていた範囲とは異なる範囲内で設定し、液晶表示装置の駆動方法を最適化することによって、さらに良好な表示特性が得られる。

〔第２の実施の形態〕
次に、本発明の第２の実施の形態による液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法について図１３乃至図２１を用いて説明する。図１３は、本実施の形態による液晶表示装置用基板のｎ行目の１画素の構成を示している。図１４は、本実施の形態による液晶表示装置のｎ行目の１画素の等価回路を示している。図１３及び図１４に示すように、本実施の形態は、蓄積容量バスライン１８ｎと副画素Ｂの画素電極１７とが第２のＴＦＴ２２を介して接続されている点に特徴を有している。ＴＦＴ２２のドレイン電極（又はソース電極）２２ａは、保護膜３２が開口されたコンタクトホール５５を介し、画素電極１６ａ、１６ｂ、１７と同一の形成材料で同層に形成された繋ぎ替え電極５６に電気的に接続されている。繋ぎ替え電極５６は、保護膜３２及び絶縁膜３０が開口されたコンタクトホール５４を介し、蓄積容量バスライン１８ｎに電気的に接続されている。ＴＦＴ２２のソース電極（又はドレイン電極）２２ｂは、保護膜３２が開口されたコンタクトホール５３を介して画素電極１７に電気的に接続され、ゲート電極２２ｃは前段のゲートバスライン１２（ｎ−１）に電気的に接続されている。ここで、蓄積容量バスライン１８に電気的に接続された電極を、絶縁膜３０及び／又は保護膜３２を介して画素電極１７に重なるように配置し、液晶容量Ｃｌｃ２に並列に接続される第２の蓄積容量を形成してもよい。

本実施の形態では、副画素Ｂの画素電極１７がＴＦＴ２２を介して蓄積容量バスライン１８ｎに接続されている。ＴＦＴ２２の動作半導体層の電気抵抗は、オフ状態であっても絶縁膜３０や保護膜３２、液晶層等の電気抵抗よりも極めて低い。また、ＴＦＴ２２のゲート電極２２ｃは前段のゲートバスライン１２（ｎ−１）に電気的に接続されているため、ＴＦＴ２１がオン状態になって所定の電圧が画素電極１６ａ、１６ｂ、１７に印加される直前にＴＦＴ２２がオン状態になり、画素電極１７と蓄積容量バスライン１８ｎとの間の電気抵抗がさらに減少する。このため、画素電極１７に蓄えられた電荷は容易に放電されるようになっている。蓄積容量バスライン１８ｎは共通電極４２と同電位であるため、画素電極１７に蓄えられた電荷が大きくても確実に放電される。したがって本実施の形態によれば、ハーフトーン法を用いているのにもかかわらず、濃い焼付きが生じることがない。

次に、本実施の形態による液晶表示装置の動作について説明する。図１５は、図５（ａ）〜（ｃ）に示したような駆動を行ったときのＴＦＴ２２の動作及び各容量の電圧の変化を説明する図である。ここで、制御容量Ｃｃを容量Ｃ１とし、副画素Ｂの液晶容量Ｃｌｃ２（第２の蓄積容量を有する構成では液晶容量Ｃｌｃ２と第２の蓄積容量との和）を容量Ｃ２とし、副画素Ａの液晶容量Ｃｌｃ１と蓄積容量Ｃｓとの和を容量Ｃ３とする。初期状態では当該画素の液晶容量Ｃｌｃ１、Ｃｌｃ２の電圧は共に０であり、当該画素は黒を表示している。

図１５（ａ）は、図５（ａ）〜（ｃ）の状態１を示している。状態１では、ゲートバスライン１２ｎにオン電圧が印加され、ゲートバスライン１２ｎに接続されたＴＦＴ２１がオン状態になることによって、初期状態にある画素の画素電極１６ａ、１６ｂに所定の電圧Ｖ０１が印加される。容量Ｃ１、Ｃ２、Ｃ３の電圧をそれぞれＶ１１、Ｖ２１、Ｖ３１とすると、直列に接続された容量Ｃ１、Ｃ２にそれぞれ蓄えられる電荷Ｑ１はＱ１＝Ｃ１×Ｖ１１＝Ｃ２×Ｖ２１になり、容量Ｃ３に蓄えられる電荷Ｑ２はＱ２＝Ｃ３×Ｖ３１になる。ここで、Ｖ１１＋Ｖ２１＝Ｖ３１＝Ｖ０１であるため、状態１での容量Ｃ１（制御容量Ｃｃ）の電圧Ｖ１１及び容量Ｃ２（副画素Ｂの液晶容量Ｃｌｃ２）の電圧Ｖ２１はそれぞれ、
Ｖ１１＝Ｃ２／（Ｃ１＋Ｃ２）×Ｖ０１
Ｖ２１＝Ｃ１／（Ｃ１＋Ｃ２）×Ｖ０１
となる。状態１は、次フレームで前段のゲートバスライン１２（ｎ−１）にオン電圧が印加されるまでのほぼ１フレーム期間維持される。

次に、前段のゲートバスライン１２（ｎ−１）にオン電圧が印加され、状態２になる。図１５（ｂ）は、図５（ａ）〜（ｃ）の状態２を示している。状態２では、ＴＦＴ２１がオフ状態でありＴＦＴ２２がオン状態である。ＴＦＴ２２がオン状態になることにより、図１５（ｂ）に示すように、容量Ｃ２（副画素Ｂの液晶容量Ｃｌｃ２）を形成する画素電極１７と共通電極４２とが同電位になる。このため、容量Ｃ２の電圧が０になり、容量Ｃ２に蓄えられた電荷が０になる。容量Ｃ１を形成する制御容量電極（接続電極２５、２６及び蓄積容量電極１９）に溜まっていた電荷は、副画素Ａの画素電極１６ａ、１６ｂに移動する。容量Ｃ１、Ｃ３の電圧をそれぞれＶ１２、Ｖ３２とすると、容量Ｃ１に蓄えられる電荷Ｑ３はＱ３＝Ｃ１×Ｖ１２になり、容量Ｃ３に蓄えられる電荷Ｑ４はＱ４＝Ｃ３×Ｖ３２になる。電圧Ｖ１２と電圧Ｖ３２は等しいため、
Ｑ３／Ｃ１＝Ｑ４／Ｃ３
となる。電荷保存の法則によりＱ３＋Ｑ４＝Ｑ１＋Ｑ２であるため、状態２での容量Ｃ１（制御容量Ｃｃ）の電圧Ｖ１２は、
Ｖ１２＝１／（Ｃ１＋Ｃ３）×（Ｃ１×Ｖ１１＋Ｃ３×Ｖ３１）
となる。

次に、ゲートバスライン１２（ｎ−１）にオフ電圧が印加されるのとほぼ同時に、ゲートバスライン１２ｎにオン電圧が印加され、状態３になる。図１５（ｃ）は、図５（ａ）〜（ｃ）の状態３を示している。状態３では、ＴＦＴ２１がオン状態でありＴＦＴ２２がオフ状態である。ＴＦＴ２１がオン状態になることにより、画素電極１６ａ、１６ｂに新たな電圧Ｖ０２が印加される。容量Ｃ１、Ｃ２、Ｃ３の電圧をそれぞれＶ１３、Ｖ２３、Ｖ３３とすると、図１５（ｃ）に示すように、容量Ｃ１に蓄えられる電荷（Ｑ３＋Ｑ５）は（Ｑ３＋Ｑ５）＝Ｃ１×Ｖ１３になり、容量Ｃ２に蓄えられる電荷Ｑ５はＱ５＝Ｃ２×Ｖ２３になり、容量Ｃ３に蓄えられる電荷Ｑ６はＱ６＝Ｃ３×Ｖ３３になる。Ｖ１３＋Ｖ２３＝Ｖ３３＝Ｖ０２であるため、状態３での容量Ｃ２（副画素Ｂの液晶容量Ｃｌｃ２）の電圧Ｖ２３及び容量Ｃ１（制御容量Ｃｃ）の電圧Ｖ１３はそれぞれ、
Ｖ２３＝（Ｖ０２−Ｖ１２）×Ｃ１／（Ｃ１＋Ｃ２）
Ｖ１３＝Ｖ０２−Ｖ２３
となる。

次に、ゲートバスライン１２ｎにオフ電圧が印加され、状態４になる。状態４ではＴＦＴ２１、２２が共にオフ状態である。状態４は、次フレームで前段のゲートバスライン１２（ｎ−１）にオン電圧が印加されるまでのほぼ１フレーム期間維持され、この間容量Ｃ１、Ｃ２、Ｃ３の電圧はそれぞれ保持される。これ以降、フレーム期間毎に状態４→状態２→状態３→状態４を繰り返すことになる。

本実施の形態においても、電圧比Ｖｐｘ２／Ｖｐｘ１を約０．７２にするために、従来の考え方に基づき容量比Ｃｃ／Ｃｌｃ２が２．５になるように画素を設計した液晶表示装置を作製した。図１６は、上記の液晶表示装置に対し、第０フレームに電圧０Ｖを画素電極１６ａ、１６ｂに印加して黒を表示させ、第１〜第１０フレームに電圧±５Ｖを画素電極１６ａ、１６ｂに印加して白を表示させ、第１１〜第２０フレームに電圧０Ｖを画素電極１６ａ、１６ｂに印加して黒を表示させた場合の画素電極１６ａ、１６ｂ、１７の電圧の変化を示すグラフである。グラフの横軸はフレーム数を表し、縦軸は印加電圧（Ｖ）を表している。線ｋは画素電極１６ａ、１６ｂに印加される電圧Ｖｐｘ１を示し、線ｌは画素電極１７に印加される電圧Ｖｐｘ２を示している。グラフ中の破線は、電圧Ｖｐｘ１の０．７２倍となる点を正極性側及び負極性側でそれぞれ結んだ線を示している。

図１６に示すように、上記の液晶表示装置の副画素Ｂの画素電極１７に印加される電圧Ｖｐｘ２は、以下のような２つの特徴を有している。
第１の特徴は、第２〜第１０フレームでの電圧Ｖｐｘ１がほぼ±５Ｖであり、電圧Ｖｐｘ２がほぼ±４．７５Ｖであるため、電圧比Ｖｐｘ２／Ｖｐｘ１が約０．９５になっていることである。これは、Ｖｐｘ２／Ｖｐｘ１＝Ｃｃ／（Ｃｌｃ２＋Ｃｃ）の関係を用いて求められる電圧比Ｖｐｘ２／Ｖｐｘ１（＝０．７２）よりも大きくなっている。良好な視角特性の得られる電圧比Ｖｐｘ２／Ｖｐｘ１の範囲はおよそ０．６以上０．８５以下であるため、この液晶表示装置では視角特性の向上が困難である。

また上記の液晶表示装置では、並列容量が存在することにより、印加電圧の直流成分が比較的大きくなる。この影響によって、図１６に示したグラフの第２フレームのように、電圧Ｖｐｘ２が電圧Ｖｐｘ１より大きくなる場合もある。印加電圧の直流成分は、並列容量のない場合よりも早い８フレーム程度でほぼ０になる。印加電圧の直流成分は液晶の応答に影響を及ぼし、瞬間的にフリッカが発生する要因になる。

図１７は、容量比Ｃｃ／Ｃｌｃ２を変化させたときの電圧比Ｖｐｘ２／Ｖｐｘ１の変化を示すグラフである。横軸は容量比Ｃｃ／Ｃｌｃ２を表し、縦軸は電圧比Ｖｐｘ２／Ｖｐｘ１を表している。線ｏはＶｐｘ２／Ｖｐｘ１＝Ｃｃ／（Ｃｌｃ２＋Ｃｃ）の関係を用いて求められる従来の液晶表示装置の電圧比を示し、線ｐは本実施の形態による液晶表示装置の電圧比を示している。図１７に示すように、従来の液晶表示装置では、容量比Ｃｃ／Ｃｌｃ２をおよそ１．５以上５．５以下にすることにより電圧比Ｖｐｘ２／Ｖｐｘ１がおよそ０．６以上０．８５以下になり、良好な視角特性が得られていた。これに対し本実施の形態による液晶表示装置では、電圧比Ｖｐｘ２／Ｖｐｘ１を０．６以上０．８５以下にするためには、容量比Ｃｃ／Ｃｌｃ２を０．５以上１．３以下にする必要がある。また、特に良好な視角特性の得られる電圧比Ｖｐｘ２／Ｖｐｘ１（＝０．７２）は、従来の構成では容量比Ｃｃ／Ｃｌｃ２を２．５にすることにより得られていたのに対し、本実施の形態では容量比Ｃｃ／Ｃｌｃ２を約０．７５にすることにより得られる。このように本実施の形態では、良好な視角特性の得られる容量比Ｃｃ／Ｃｌｃ２の範囲が従来の構成に対して大きくずれるため、従来の考え方では所望の電圧比Ｖｐｘ２／Ｖｐｘ１が得られないことが分かった。また本実施の形態では、容量比Ｃｃ／Ｃｌｃ２を０．５以上１．３以下（好ましくは約０．７５）にすることにより良好な視角特性を得られることが分かった。

第２の特徴は、第１フレームでの電圧Ｖｐｘ２が第２〜第１０フレームでの電圧Ｖｐｘ２よりも小さいことである。すなわち第１フレームの電圧比Ｖｐｘ２／Ｖｐｘ１だけは、Ｖｐｘ２／Ｖｐｘ１＝Ｃｃ／（Ｃｌｃ２＋Ｃｃ）の関係を用いて求められる電圧比Ｖｐｘ２／Ｖｐｘ１（＝０．７２）にほぼ等しい。

図１８は、容量比Ｃｃ／Ｃｌｃ２を０．７５にした場合の画素電極１６ａ、１６ｂ、１７の電圧の変化を示すグラフである。グラフの横軸及び縦軸は図１６に示したグラフと同様である。線ｑは画素電極１６ａ、１６ｂに印加される電圧Ｖｐｘ１を示し、線ｒは画素電極１７に印加される電圧Ｖｐｘ２を示し、線ｓは電圧差（Ｖｐｘ１−Ｖｐｘ２）を示している。図１８に示すように、容量比Ｃｃ／Ｃｌｃ２を０．７５にした場合、第２〜第１０フレームの電圧比Ｖｐｘ２／Ｖｐｘ１はほぼ０．７２になるが、第１フレームの電圧比Ｖｐｘ２／Ｖｐｘ１は０．７２より小さくなる。印加電圧の直流成分は、容量比Ｃｃ／Ｃｌｃ２を２．５にした場合（８フレーム程度）よりも早い４フレーム程度でほぼ０になる。

図１９は、容量比Ｃｃ／Ｃｌｃ２を０．７５にした場合の第１〜第５フレームで当該画素の画素電極１６ａ、１６ｂに印加される電圧Ｖｐｘ１、及び画素全体の輝度の時間変化を示すグラフである。横方向は時間を表し、縦方向は電圧レベル及び輝度レベルを表している。線ｔは電圧Ｖｐｘ１を示し、線ｕは輝度を示している。図１９に示すように、液晶の応答が十分に速い場合であっても、副画素Ｂの輝度が低いため画素全体の輝度は第１フレーム（１ｆ）内で所望の輝度に到達しない。所望の輝度に到達するまでには、例えば２フレームが必要になってしまう。これにより、図中楕円で囲んだ領域に示すように輝度変化の波形が２段になる２段応答が生じる。具体的には、動画像を表示した際にエッジがぼけてしまう現象が起こり得る。

図２０は、本実施の形態による液晶表示装置の駆動方法を用いた場合の電圧Ｖｐｘ１及び画素全体の輝度の時間変化を示すグラフである。例えば本実施の形態による液晶表示装置の有する制御部は、フレームメモリに記憶された２フレーム分の入力階調データ（第ｍフレームの入力階調データＧｍ、及び第（ｍ＋１）フレームの入力階調データＧ（ｍ＋１））を画素毎に比較する。Ｇｍ＜Ｇ（ｍ＋１）の場合（本例ではｍ＝０）には、図２０に示すように、実際に出力する第（ｍ＋１）フレームの出力階調データＧ’（ｍ＋１）をＧ’（ｍ＋１）＞Ｇ（ｍ＋１）となるように補正し、第（ｍ＋１）フレームに大きめの電圧を液晶層に印加するオーバードライブ方式の駆動を行う。これにより、図１０中楕円で囲んだ第１フレームにおいて所望の輝度が得られるようになる。一方、図示していないがＧｍ＞Ｇ（ｍ＋１）の場合（本例ではｍ＝１０）には、実際に出力する第（ｍ＋１）フレームの出力階調データＧ’（ｍ＋１）をＧ’（ｍ＋１）≦Ｇ（ｍ＋１）となるように補正し、第（ｍ＋１）フレームに小さめの電圧を液晶層に印加するアンダードライブ方式の駆動を行う。

図２１は、本実施の形態による液晶表示装置の駆動方法の他の例を用いた場合の電圧Ｖｐｘ１及び画素全体の輝度の時間変化を示すグラフである。図２１に示すように、本例では、Ｇｍ＜Ｇ（ｍ＋１）の場合に、実際に出力する第（ｍ＋１）フレームの出力階調データＧ’（ｍ＋１）をＧｍ＜Ｇ’（ｍ＋１）＜Ｇ（ｍ＋１）の範囲内で補正し、第（ｍ＋１）フレームに小さめの電圧を液晶層に印加するアンダードライブ方式の駆動を行う。ここで、入力階調データＧｍに基づいて得られる画素の輝度をＢｍ（図２１では第０フレームの輝度）とし、入力階調データＧ（ｍ＋１）に基づいて得られる画素の輝度をＢ（ｍ＋１）（図２１では第４フレーム以降の輝度）としたとき、第（ｍ＋１）フレーム内での輝度変化ΔＢは輝度差（Ｂ（ｍ＋１）−Ｂｍ）の１０％以下になるようにする（ΔＢ≦（Ｂ（ｍ＋１）−Ｂｍ）×０．１）。これにより、図中楕円で囲んだ領域に示すように輝度変化の波形が３段になる３段応答が生じる。このように、第（ｍ＋１）フレームで意図的に小さめの電圧を印加することによって、液晶の応答が実質的に１フレーム分遅くなるものの第（ｍ＋２）フレームでの輝度の変化が大きくなり、液晶の応答の遅さに起因する動画像のエッジのぼけ等が視認され難くなる。

以上のような２つの特徴は、容量結合ＨＴ法を用いた従来の液晶表示装置には存在せず、本実施の形態による液晶表示装置において新たに生じた現象である。したがって、これらの特徴に基づき生じる問題点を解消するための容量比Ｃｃ／Ｃｌｃ２の設定や液晶表示装置の駆動方法は、本実施の形態により初めて明らかにされた新しい技術である。

本実施の形態では、副画素Ａの画素電極１６ａ、１６ｂと副画素Ｂの画素電極１７とがいずれもフローティング状態でなく、画素電極１６ａ、１６ｂはＴＦＴ２１を介してドレインバスライン１４に接続され、画素電極１７はＴＦＴ２２を介して蓄積容量バスライン１８ｎに接続されている。このため第１の実施の形態と同様に、焼付きが生じず視角特性の良好な液晶表示装置が得られる。また、本実施の形態による液晶表示装置で新たに生じた現象に対して、容量比Ｃｃ／Ｃｌｃ２を従来用いられていた範囲とは異なる範囲内で設定し、液晶表示装置の駆動方法を最適化することによって、さらに良好な表示特性が得られる。

〔第３の実施の形態〕
次に、本発明の第３の実施の形態による液晶表示装置について図２２を用いて説明する。上記第１及び第２の実施の形態では、画素領域が２つの副画素Ａ、Ｂに分割された構成を例に挙げたが、本実施の形態では、視角特性をさらに改善するために画素領域を３つ（又はそれ以上）の副画素に分割する。図２２は、本実施の形態による液晶表示装置の１画素の等価回路を示している。図２２に示すように、本実施の形態では、図４に等価回路を示した第１の実施の形態による液晶表示装置に比較すると、第１の制御容量Ｃｃ１（図４では制御容量Ｃｃ）に加えて第２の制御容量Ｃｃ２が同一画素内に設けられている。制御容量Ｃｃ２の一方の電極は、ＴＦＴ２１のソース電極に電気的に接続されている。制御容量Ｃｃ２の他方の電極は、第３のＴＦＴ２３を介してＴＦＴ２１のソース電極に接続され、また第３の副画素Ｃに形成された画素電極に電気的に接続されている。第３の副画素Ｃに形成された画素電極とＴＦＴ２１のソース電極との間は、制御容量Ｃｃ２を介して容量結合されている。副画素Ｃに形成された画素電極と、当該画素電極に液晶層を介して対向する共通電極４２との間には、液晶容量Ｃｌｃ３が形成される。

各副画素Ａ、Ｂ、Ｃの液晶層にそれぞれ印加される電圧Ｖｐｘ１、Ｖｐｘ２、Ｖｐｘ３をそれぞれ異なる値にするため、容量比Ｃｃ１／Ｃｌｃ２、Ｃｃ２／Ｃｌｃ３は互いに異なる値になるようにする。例えば、電圧Ｖｐｘ１、Ｖｐｘ２、Ｖｐｘ３の関係をＶｐｘ１＞Ｖｐｘ２＞Ｖｐｘ３とするためには、（Ｃｃ１／Ｃｌｃ２）＞（Ｃｃ２／Ｃｌｃ３）とすればよい。同様にして、画素領域を４つ以上の副画素に分割することもできる。本実施の形態によれば、第１及び第２の実施の形態よりもさらに良好な視角特性が得られる。

本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態ではＭＶＡ方式等のＶＡモードの液晶表示装置を例に挙げたが、本発明はこれに限らず、ＴＮモード等の他の液晶表示装置にも適用できる。

また、上記実施の形態では透過型の液晶表示装置を例に挙げたが、本発明はこれに限らず、反射型や半透過型等の他の液晶表示装置にも適用できる。

さらに上記実施の形態では、ＴＦＴ基板２に対向して配置された対向基板４上にＣＦ樹脂層４０が形成された液晶表示装置を例に挙げたが、本発明はこれに限らず、ＴＦＴ基板２上にＣＦ樹脂層４０が形成された、いわゆるＣＦ−ｏｎ−ＴＦＴ構造の液晶表示装置にも適用できる。

以上説明した実施の形態による液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法は、以下のようにまとめられる。
（付記１）
基板上に互いに並列して形成された複数のゲートバスラインと、
前記ゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
前記基板上に第１の画素電極が形成された第１の副画素と、前記第１の画素電極から分離された第２の画素電極が前記基板上に形成された第２の副画素とを備えた画素領域と、
ｎ本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記ドレインバスラインに電気的に接続されたドレイン電極と、前記第１の画素電極に電気的に接続されたソース電極とを備えた第１のトランジスタと、
（ｎ−１）本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記第１のトランジスタのソース電極及び前記第２の画素電極のいずれか一方に電気的に接続されたドレイン電極と、前記第１のトランジスタのソース電極及び前記第２の画素電極の他方に電気的に接続されたソース電極とを備えた第２のトランジスタと、
前記第１のトランジスタのソース電極に電気的に接続され、絶縁膜を介して前記第２の画素電極の少なくとも一部に対向して配置された制御容量電極を備え、前記第１のトランジスタのソース電極と前記第２の画素電極とを容量結合する制御容量部と
を有することを特徴とする液晶表示装置用基板。
（付記２）
付記１記載の液晶表示装置用基板において、
ｎ行目の前記画素領域は、前記（ｎ−１）本目のゲートバスラインと前記ｎ本目のゲートバスラインとの間に配置されていること
を特徴とする液晶表示装置用基板。
（付記３）
付記１又は２に記載の液晶表示装置用基板において、
前記第１の副画素に対する前記第２の副画素の面積比は、１／２以上４以下であること
を特徴とする液晶表示装置用基板。
（付記４）
対向配置された一対の基板と、前記一対の基板間に封止された液晶とを備えた液晶表示装置であって、
前記一対の基板の一方に、付記１乃至３のいずれか１項に記載の液晶表示装置用基板が用いられていること
を特徴とする液晶表示装置。
（付記５）
付記４記載の液晶表示装置において、
前記一対の基板の他方は共通電極を有し、
前記第２の画素電極と前記共通電極との間に形成された液晶容量に対する前記制御容量部の容量比は、３．５以上１２以下であること
を特徴とする液晶表示装置。
（付記６）
付記５記載の液晶表示装置において、
前記容量比は約６であること
を特徴とする液晶表示装置。
（付記７）
付記４記載の液晶表示装置において、
前記一対の基板の他方は共通電極を有し、
前記第２の画素電極と前記共通電極との間に形成された液晶容量に並列に接続された蓄積容量をさらに有し、
前記液晶容量と前記蓄積容量との和に対する前記制御容量部の容量比は、３．５以上１２以下であること
を特徴とする液晶表示装置。
（付記８）
付記７記載の液晶表示装置において、
前記容量比は約６であること
を特徴とする液晶表示装置。
（付記９）
基板上に互いに並列して形成された複数のゲートバスラインと、
前記ゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
前記ゲートバスラインに並列して形成された複数の蓄積容量バスラインと、
前記基板上に第１の画素電極が形成された第１の副画素と、前記第１の画素電極から分離された第２の画素電極が前記基板上に形成された第２の副画素とを備えた画素領域と、
ｎ本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記ドレインバスラインに電気的に接続されたドレイン電極と、前記第１の画素電極に電気的に接続されたソース電極とを備えた第１のトランジスタと、
（ｎ−１）本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記蓄積容量バスライン及び前記第２の画素電極のいずれか一方に電気的に接続されたドレイン電極と、前記蓄積容量バスライン及び前記第２の画素電極の他方に電気的に接続されたソース電極とを備えた第２のトランジスタと、
前記第１のトランジスタのソース電極に電気的に接続され、絶縁膜を介して前記第２の画素電極の少なくとも一部に対向して配置された制御容量電極を備え、前記第１のトランジスタのソース電極と前記第２の画素電極とを容量結合する制御容量部と
を有することを特徴とする液晶表示装置用基板。
（付記１０）
付記９記載の液晶表示装置用基板において、
ｎ行目の前記画素領域は、前記（ｎ−１）本目のゲートバスラインと前記ｎ本目のゲートバスラインとの間に配置されていること
を特徴とする液晶表示装置用基板。
（付記１１）
付記９又は１０に記載の液晶表示装置用基板において、
前記第１の副画素に対する前記第２の副画素の面積比は、１／２以上４以下であること
を特徴とする液晶表示装置用基板。
（付記１２）
対向配置された一対の基板と、前記一対の基板間に封止された液晶とを備えた液晶表示装置であって、
前記一対の基板の一方に、付記９乃至１１のいずれか１項に記載の液晶表示装置用基板が用いられていること
を特徴とする液晶表示装置。
（付記１３）
付記１２記載の液晶表示装置において、
前記一対の基板の他方は共通電極を有し、
前記第２の画素電極と前記共通電極との間に形成された液晶容量に対する前記制御容量部の容量比は、０．５以上１．３以下であること
を特徴とする液晶表示装置。
（付記１４）
付記１３記載の液晶表示装置において、
前記容量比は約０．７５であること
を特徴とする液晶表示装置。
（付記１５）
付記１２記載の液晶表示装置において、
前記一対の基板の他方は共通電極を有し、
前記第２の画素電極と前記共通電極との間に形成された液晶容量に並列に接続された蓄積容量をさらに有し、
前記液晶容量と前記蓄積容量との和に対する前記制御容量部の容量比は、０．５以上１．３以下であること
を特徴とする液晶表示装置。
（付記１６）
付記１５記載の液晶表示装置において、
前記容量比は約０．７５であること
を特徴とする液晶表示装置。
（付記１７）
付記４乃至８又は１２乃至１６のいずれか１項に記載の液晶表示装置において、
前記液晶は負の誘電率異方性を有し、電圧無印加時に基板面にほぼ垂直に配向していること
を特徴とする液晶表示装置。
（付記１８）
基板上に互いに並列して形成された複数のゲートバスラインと、
前記ゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
前記基板上に第１の画素電極が形成された第１の副画素と、前記第１の画素電極から分離された第２の画素電極が前記基板上に形成された第２の副画素とを備えた画素領域と、
ｎ本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記ドレインバスラインに電気的に接続されたドレイン電極と、前記第１の画素電極に電気的に接続されたソース電極とを備えた第１のトランジスタと、
（ｎ−１）本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記第１のトランジスタのソース電極及び前記第２の画素電極のいずれか一方に電気的に接続されたドレイン電極と、前記第１のトランジスタのソース電極及び前記第２の画素電極の他方に電気的に接続されたソース電極とを備えた第２のトランジスタと、
前記第１のトランジスタのソース電極に電気的に接続され、絶縁膜を介して前記第２の画素電極の少なくとも一部に対向して配置された制御容量電極を備え、前記第１のトランジスタのソース電極と前記第２の画素電極とを容量結合する制御容量部とを有する液晶表示装置を駆動する際に、
第ｍフレームの入力階調データＧｍと、第（ｍ＋１）フレームの入力階調データＧ（ｍ＋１）とを画素毎に比較し、
Ｇｍ＜Ｇ（ｍ＋１）の場合に、前記第（ｍ＋１）フレームの出力階調データＧ’（ｍ＋１）を、Ｇｍ＜Ｇ’（ｍ＋１）＜Ｇ（ｍ＋１）となるように補正すること
を特徴とする液晶表示装置の駆動方法。
（付記１９）
付記１８記載の液晶表示装置の駆動方法において、
Ｇｍ＞Ｇ（ｍ＋１）の場合に、前記第（ｍ＋１）フレームの出力階調データＧ’（ｍ＋１）を、Ｇｍ＞Ｇ’（ｍ＋１）＞Ｇ（ｍ＋１）となるように補正すること
を特徴とする液晶表示装置の駆動方法。
（付記２０）
基板上に互いに並列して形成された複数のゲートバスラインと、
前記ゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
前記ゲートバスラインに並列して形成された複数の蓄積容量バスラインと、
前記基板上に第１の画素電極が形成された第１の副画素と、前記第１の画素電極から分離された第２の画素電極が前記基板上に形成された第２の副画素とを備えた画素領域と、
ｎ本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記ドレインバスラインに電気的に接続されたドレイン電極と、前記第１の画素電極に電気的に接続されたソース電極とを備えた第１のトランジスタと、
（ｎ−１）本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記蓄積容量バスライン及び前記第２の画素電極のいずれか一方に電気的に接続されたドレイン電極と、前記蓄積容量バスライン及び前記第２の画素電極の他方に電気的に接続されたソース電極とを備えた第２のトランジスタと、
前記第１のトランジスタのソース電極に電気的に接続され、絶縁膜を介して前記第２の画素電極の少なくとも一部に対向して配置された制御容量電極を備え、前記第１のトランジスタのソース電極と前記第２の画素電極とを容量結合する制御容量部とを有する液晶表示装置を駆動する際に、
第ｍフレームの入力階調データＧｍと、第（ｍ＋１）フレームの入力階調データＧ（ｍ＋１）とを画素毎に比較し、
Ｇｍ＜Ｇ（ｍ＋１）の場合に、前記第（ｍ＋１）フレームの出力階調データＧ’（ｍ＋１）を、Ｇ’（ｍ＋１）＞Ｇ（ｍ＋１）となるように補正すること
を特徴とする液晶表示装置の駆動方法。
（付記２１）
基板上に互いに並列して形成された複数のゲートバスラインと、
前記ゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
前記ゲートバスラインに並列して形成された複数の蓄積容量バスラインと、
前記基板上に第１の画素電極が形成された第１の副画素と、前記第１の画素電極から分離された第２の画素電極が前記基板上に形成された第２の副画素とを備えた画素領域と、
ｎ本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記ドレインバスラインに電気的に接続されたドレイン電極と、前記第１の画素電極に電気的に接続されたソース電極とを備えた第１のトランジスタと、
（ｎ−１）本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記蓄積容量バスライン及び前記第２の画素電極のいずれか一方に電気的に接続されたドレイン電極と、前記蓄積容量バスライン及び前記第２の画素電極の他方に電気的に接続されたソース電極とを備えた第２のトランジスタと、
前記第１のトランジスタのソース電極に電気的に接続され、絶縁膜を介して前記第２の画素電極の少なくとも一部に対向して配置された制御容量電極を備え、前記第１のトランジスタのソース電極と前記第２の画素電極とを容量結合する制御容量部とを有する液晶表示装置を駆動する際に、
第ｍフレームの入力階調データＧｍと、第（ｍ＋１）フレームの入力階調データＧ（ｍ＋１）とを画素毎に比較し、
Ｇｍ＜Ｇ（ｍ＋１）の場合に、前記第（ｍ＋１）フレームの出力階調データＧ’（ｍ＋１）を、Ｇｍ＜Ｇ’（ｍ＋１）＜Ｇ（ｍ＋１）となり、かつ、前記第（ｍ＋１）フレーム内での輝度変化ΔＢが、前記入力階調データＧｍに基づき得られる輝度Ｂｍと前記入力階調データＧ（ｍ＋１）に基づき得られる輝度Ｂ（ｍ＋１）との輝度差（Ｂ（ｍ＋１）−Ｂｍ）の１０％以下となるように補正すること
を特徴とする液晶表示装置の駆動方法。

本発明の第１の実施の形態による液晶表示装置の概略構成を示す図である。 本発明の第１の実施の形態による液晶表示装置用基板の構成を示す図である。 本発明の第１の実施の形態による液晶表示装置の構成を示す断面図である。 本発明の第１の実施の形態による液晶表示装置の１画素の等価回路を示す図である。 本発明の第１の実施の形態による液晶表示装置の駆動波形を示す図である。 本発明の第１の実施の形態による液晶表示装置のＴＦＴ２２の動作及び各容量の電圧の変化を説明する図である。 液晶表示装置の副画素Ａ、Ｂの各画素電極の電圧の変化を示すグラフである。 容量比Ｃｃ／Ｃｌｃ２を変化させたときの電圧比Ｖｐｘ２／Ｖｐｘ１の変化を示すグラフである。 電圧Ｖｐｘ１及び輝度の時間変化を示すグラフである。 電圧Ｖｐｘ１及び輝度の時間変化を示すグラフである。 本発明の第１の実施の形態によるＭＶＡ方式の液晶表示装置の構成を示す図である。 本発明の第１の実施の形態によるＭＶＡ方式の液晶表示装置の構成を示す断面図である。 本発明の第２の実施の形態による液晶表示装置用基板の構成を示す図である。 本発明の第２の実施の形態による液晶表示装置の１画素の等価回路を示す図である。 本発明の第２の実施の形態による液晶表示装置のＴＦＴ２２の動作及び各容量の電圧の変化を説明する図である。 液晶表示装置の副画素Ａ、Ｂの各画素電極の電圧の変化を示すグラフである。 容量比Ｃｃ／Ｃｌｃ２を変化させたときの電圧比Ｖｐｘ２／Ｖｐｘ１の変化を示すグラフである。 本発明の第２の実施の形態による液晶表示装置における副画素Ａ、Ｂの各画素電極の電圧の変化を示すグラフである。 電圧Ｖｐｘ１及び輝度の時間変化を示すグラフである。 電圧Ｖｐｘ１及び輝度の時間変化を示すグラフである。 電圧Ｖｐｘ１及び輝度の時間変化を示すグラフである。 本発明の第３の実施の形態による液晶表示装置の１画素の等価回路を示す図である。 ＶＡモードの液晶表示装置のＴ−Ｖ特性を示すグラフである。 表示画面に表示した画像の見え方の変化を示す図である。 赤みがかった画像におけるＲ、Ｇ、Ｂの階調ヒストグラムを示す図である。 公知技術に基づく基本的な液晶表示装置の構成を示す図である。 公知技術に基づく基本的な液晶表示装置の構成を示す断面図である。 公知技術に基づく基本的な液晶表示装置の等価回路を示す図である。 容量結合ＨＴ法を用いた従来の液晶表示装置に生じる焼付き現象を説明する図である。

符号の説明

２ ＴＦＴ基板
４ 対向基板
６ 液晶
１０、１１ ガラス基板
１２ ゲートバスライン
１４ ドレインバスライン
１６、１６ａ、１６ｂ、１７ 画素電極
１８ 蓄積容量バスライン
１９ 蓄積容量電極
２１、２２、２３ ＴＦＴ
２１ａ、２２ａ ドレイン電極
２１ｂ、２２ｂ ソース電極
２１ｄ、２２ｄ チャネル保護膜
２２ｃ ゲート電極
２２ｅ 動作半導体層
２２ｆ ｎ型不純物半導体層
２５、２６ 接続電極
３０ 絶縁膜
３２ 保護膜
３６、３７ 配向膜
４０ ＣＦ樹脂層
４２ 共通電極
４４ 線状突起
４６ スリット
５０、５１、５２、５３、５４、５５ コンタクトホール
５６ 繋ぎ替え電極
８０ ゲートバスライン駆動回路
８２ ドレインバスライン駆動回路
８４ 制御回路
８６、８７ 偏光板
８８ バックライトユニット

Claims (20)

1. 基板上に互いに並列して形成された複数のゲートバスラインと、
   前記ゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
   前記基板上に第１の画素電極が形成された第１の副画素と、前記第１の画素電極から分離された第２の画素電極が前記基板上に形成された第２の副画素とを備えた画素領域と、
   ｎ本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記ドレインバスラインに電気的に接続されたドレイン電極と、前記第１の画素電極に電気的に接続されたソース電極とを備えた第１のトランジスタと、
   （ｎ−１）本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記第１のトランジスタのソース電極及び前記第２の画素電極のいずれか一方に電気的に接続されたドレイン電極と、前記第１のトランジスタのソース電極及び前記第２の画素電極の他方に電気的に接続されたソース電極とを備えた第２のトランジスタと、
   前記第１のトランジスタのソース電極に電気的に接続され、絶縁膜を介して前記第２の画素電極の少なくとも一部に対向して配置された制御容量電極を備え、前記第１のトランジスタのソース電極と前記第２の画素電極とを容量結合する制御容量部と
   を有することを特徴とする液晶表示装置用基板。
2. 請求項１記載の液晶表示装置用基板において、
   ｎ行目の前記画素領域は、前記（ｎ−１）本目のゲートバスラインと前記ｎ本目のゲートバスラインとの間に配置されていること
   を特徴とする液晶表示装置用基板。
3. 請求項１又は２に記載の液晶表示装置用基板において、
   前記第１の副画素に対する前記第２の副画素の面積比は、１／２以上４以下であること
   を特徴とする液晶表示装置用基板。
4. 対向配置された一対の基板と、前記一対の基板間に封止された液晶とを備えた液晶表示装置であって、
   前記一対の基板の一方に、請求項１乃至３のいずれか１項に記載の液晶表示装置用基板が用いられていること
   を特徴とする液晶表示装置。
5. 請求項４記載の液晶表示装置において、
   前記一対の基板の他方は共通電極を有し、
   前記第２の画素電極と前記共通電極との間に形成された液晶容量に対する前記制御容量部の容量比は、３．５以上１２以下であること
   を特徴とする液晶表示装置。
6. 請求項５記載の液晶表示装置において、
   前記容量比は約６であること
   を特徴とする液晶表示装置。
7. 請求項４記載の液晶表示装置において、
   前記一対の基板の他方は共通電極を有し、
   前記第２の画素電極と前記共通電極との間に形成された液晶容量に並列に接続された蓄積容量をさらに有し、
   前記液晶容量と前記蓄積容量との和に対する前記制御容量部の容量比は、３．５以上１２以下であること
   を特徴とする液晶表示装置。
8. 請求項７記載の液晶表示装置において、
   前記容量比は約６であること
   を特徴とする液晶表示装置。
9. 基板上に互いに並列して形成された複数のゲートバスラインと、
   前記ゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
   前記ゲートバスラインに並列して形成された複数の蓄積容量バスラインと、
   前記基板上に第１の画素電極が形成された第１の副画素と、前記第１の画素電極から分離された第２の画素電極が前記基板上に形成された第２の副画素とを備えた画素領域と、
   ｎ本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記ドレインバスラインに電気的に接続されたドレイン電極と、前記第１の画素電極に電気的に接続されたソース電極とを備えた第１のトランジスタと、
   （ｎ−１）本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記蓄積容量バスライン及び前記第２の画素電極のいずれか一方に電気的に接続されたドレイン電極と、前記蓄積容量バスライン及び前記第２の画素電極の他方に電気的に接続されたソース電極とを備えた第２のトランジスタと、
   前記第１のトランジスタのソース電極に電気的に接続され、絶縁膜を介して前記第２の画素電極の少なくとも一部に対向して配置された制御容量電極を備え、前記第１のトランジスタのソース電極と前記第２の画素電極とを容量結合する制御容量部と
   を有することを特徴とする液晶表示装置用基板。
10. 請求項９記載の液晶表示装置用基板において、
    ｎ行目の前記画素領域は、前記（ｎ−１）本目のゲートバスラインと前記ｎ本目のゲートバスラインとの間に配置されていること
    を特徴とする液晶表示装置用基板。
11. 請求項９又は１０に記載の液晶表示装置用基板において、
    前記第１の副画素に対する前記第２の副画素の面積比は、１／２以上４以下であること
    を特徴とする液晶表示装置用基板。
12. 対向配置された一対の基板と、前記一対の基板間に封止された液晶とを備えた液晶表示装置であって、
    前記一対の基板の一方に、請求項９乃至１１のいずれか１項に記載の液晶表示装置用基板が用いられていること
    を特徴とする液晶表示装置。
13. 請求項１２記載の液晶表示装置において、
    前記一対の基板の他方は共通電極を有し、
    前記第２の画素電極と前記共通電極との間に形成された液晶容量に対する前記制御容量部の容量比は、０．５以上１．３以下であること
    を特徴とする液晶表示装置。
14. 請求項１３記載の液晶表示装置において、
    前記容量比は約０．７５であること
    を特徴とする液晶表示装置。
15. 請求項１２記載の液晶表示装置において、
    前記一対の基板の他方は共通電極を有し、
    前記第２の画素電極と前記共通電極との間に形成された液晶容量に並列に接続された蓄積容量をさらに有し、
    前記液晶容量と前記蓄積容量との和に対する前記制御容量部の容量比は、０．５以上１．３以下であること
    を特徴とする液晶表示装置。
16. 請求項１５記載の液晶表示装置において、
    前記容量比は約０．７５であること
    を特徴とする液晶表示装置。
17. 基板上に互いに並列して形成された複数のゲートバスラインと、
    前記ゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
    前記基板上に第１の画素電極が形成された第１の副画素と、前記第１の画素電極から分離された第２の画素電極が前記基板上に形成された第２の副画素とを備えた画素領域と、
    ｎ本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記ドレインバスラインに電気的に接続されたドレイン電極と、前記第１の画素電極に電気的に接続されたソース電極とを備えた第１のトランジスタと、
    （ｎ−１）本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記第１のトランジスタのソース電極及び前記第２の画素電極のいずれか一方に電気的に接続されたドレイン電極と、前記第１のトランジスタのソース電極及び前記第２の画素電極の他方に電気的に接続されたソース電極とを備えた第２のトランジスタと、
    前記第１のトランジスタのソース電極に電気的に接続され、絶縁膜を介して前記第２の画素電極の少なくとも一部に対向して配置された制御容量電極を備え、前記第１のトランジスタのソース電極と前記第２の画素電極とを容量結合する制御容量部とを有する液晶表示装置を駆動する際に、
    第ｍフレームの入力階調データＧｍと、第（ｍ＋１）フレームの入力階調データＧ（ｍ＋１）とを画素毎に比較し、
    Ｇｍ＜Ｇ（ｍ＋１）の場合に、前記第（ｍ＋１）フレームの出力階調データＧ’（ｍ＋１）を、Ｇｍ＜Ｇ’（ｍ＋１）＜Ｇ（ｍ＋１）となるように補正すること
    を特徴とする液晶表示装置の駆動方法。
18. 請求項１７記載の液晶表示装置の駆動方法において、
    Ｇｍ＞Ｇ（ｍ＋１）の場合に、前記第（ｍ＋１）フレームの出力階調データＧ’（ｍ＋１）を、Ｇｍ＞Ｇ’（ｍ＋１）＞Ｇ（ｍ＋１）となるように補正すること
    を特徴とする液晶表示装置の駆動方法。
19. 基板上に互いに並列して形成された複数のゲートバスラインと、
    前記ゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
    前記ゲートバスラインに並列して形成された複数の蓄積容量バスラインと、
    前記基板上に第１の画素電極が形成された第１の副画素と、前記第１の画素電極から分離された第２の画素電極が前記基板上に形成された第２の副画素とを備えた画素領域と、
    ｎ本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記ドレインバスラインに電気的に接続されたドレイン電極と、前記第１の画素電極に電気的に接続されたソース電極とを備えた第１のトランジスタと、
    （ｎ−１）本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記蓄積容量バスライン及び前記第２の画素電極のいずれか一方に電気的に接続されたドレイン電極と、前記蓄積容量バスライン及び前記第２の画素電極の他方に電気的に接続されたソース電極とを備えた第２のトランジスタと、
    前記第１のトランジスタのソース電極に電気的に接続され、絶縁膜を介して前記第２の画素電極の少なくとも一部に対向して配置された制御容量電極を備え、前記第１のトランジスタのソース電極と前記第２の画素電極とを容量結合する制御容量部とを有する液晶表示装置を駆動する際に、
    第ｍフレームの入力階調データＧｍと、第（ｍ＋１）フレームの入力階調データＧ（ｍ＋１）とを画素毎に比較し、
    Ｇｍ＜Ｇ（ｍ＋１）の場合に、前記第（ｍ＋１）フレームの出力階調データＧ’（ｍ＋１）を、Ｇ’（ｍ＋１）＞Ｇ（ｍ＋１）となるように補正すること
    を特徴とする液晶表示装置の駆動方法。
20. 基板上に互いに並列して形成された複数のゲートバスラインと、
    前記ゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
    前記ゲートバスラインに並列して形成された複数の蓄積容量バスラインと、
    前記基板上に第１の画素電極が形成された第１の副画素と、前記第１の画素電極から分離された第２の画素電極が前記基板上に形成された第２の副画素とを備えた画素領域と、
    ｎ本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記ドレインバスラインに電気的に接続されたドレイン電極と、前記第１の画素電極に電気的に接続されたソース電極とを備えた第１のトランジスタと、
    （ｎ−１）本目の前記ゲートバスラインに電気的に接続されたゲート電極と、前記蓄積容量バスライン及び前記第２の画素電極のいずれか一方に電気的に接続されたドレイン電極と、前記蓄積容量バスライン及び前記第２の画素電極の他方に電気的に接続されたソース電極とを備えた第２のトランジスタと、
    前記第１のトランジスタのソース電極に電気的に接続され、絶縁膜を介して前記第２の画素電極の少なくとも一部に対向して配置された制御容量電極を備え、前記第１のトランジスタのソース電極と前記第２の画素電極とを容量結合する制御容量部とを有する液晶表示装置を駆動する際に、
    第ｍフレームの入力階調データＧｍと、第（ｍ＋１）フレームの入力階調データＧ（ｍ＋１）とを画素毎に比較し、
    Ｇｍ＜Ｇ（ｍ＋１）の場合に、前記第（ｍ＋１）フレームの出力階調データＧ’（ｍ＋１）を、Ｇｍ＜Ｇ’（ｍ＋１）＜Ｇ（ｍ＋１）となり、かつ、前記第（ｍ＋１）フレーム内での輝度変化ΔＢが、前記入力階調データＧｍに基づき得られる輝度Ｂｍと前記入力階調データＧ（ｍ＋１）に基づき得られる輝度Ｂ（ｍ＋１）との輝度差（Ｂ（ｍ＋１）−Ｂｍ）の１０％以下となるように補正すること
    を特徴とする液晶表示装置の駆動方法。