JPWO2010052954A1 - アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機 - Google Patents

アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機 Download PDF

Info

Publication number
JPWO2010052954A1
JPWO2010052954A1 JP2010536710A JP2010536710A JPWO2010052954A1 JP WO2010052954 A1 JPWO2010052954 A1 JP WO2010052954A1 JP 2010536710 A JP2010536710 A JP 2010536710A JP 2010536710 A JP2010536710 A JP 2010536710A JP WO2010052954 A1 JPWO2010052954 A1 JP WO2010052954A1
Authority
JP
Japan
Prior art keywords
electrode
pixel
pixel electrode
capacitor
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010536710A
Other languages
English (en)
Other versions
JP5107437B2 (ja
Inventor
俊英 津幡
俊英 津幡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2010536710A priority Critical patent/JP5107437B2/ja
Publication of JPWO2010052954A1 publication Critical patent/JPWO2010052954A1/ja
Application granted granted Critical
Publication of JP5107437B2 publication Critical patent/JP5107437B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136259—Repairing; Defects
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134345—Subdivided pixels, e.g. for grey scale or redundancy
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134345—Subdivided pixels, e.g. for grey scale or redundancy
    • G02F1/134354—Subdivided pixels, e.g. for grey scale or redundancy the sub-pixels being capacitively coupled
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0443—Pixel structures with several sub-pixels for the same colour in a pixel, not specifically used to display gradations
    • G09G2300/0447—Pixel structures with several sub-pixels for the same colour in a pixel, not specifically used to display gradations for multi-domain technique to improve the viewing angle in a liquid crystal display, such as multi-vertical alignment [MVA]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0876—Supplementary capacities in pixels having special driving circuits and electrodes instead of being connected to common electrode or ground; Use of additional capacitively coupled compensation electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

１画素（１０１）に、第１および第２画素電極（１７ａ・１７ｂ）が設けられた液晶パネルであって、第１画素電極（１７ａ）に接続された第１上層容量電極（３７ａ）と、第２画素電極（１７ｂ）に接続された第２上層容量電極（３７ｂ）と、走査信号線（１６ｘ）と同層に形成され、第１画素電極（１７ａ）に接続された第１下層容量電極（４７ａ）および第２画素電極（１７ｂ）に接続された第２下層容量電極（４７ｂ）とを備え、第１画素電極（１７ａ）はトランジスタ（１２ａ）を介してデータ信号線（１５ｘ）に接続され、第１上層容量電極（３７ａ）と第２下層容量電極（４７ｂ）との間で容量が形成され、第２上層容量電極（３７ｂ）と第１下層容量電極（４７ａ）との間で容量が形成されている。

Description

本発明は、１画素領域に複数の画素電極を設けるアクティブマトリクス基板およびこれを用いた液晶表示装置（画素分割方式）に関する。
液晶表示装置のγ特性の視野角依存性を向上させる（例えば、画面の白浮き等を抑制する）ため、１画素に設けた複数の副画素を異なる輝度に制御し、これら副画素の面積階調によって中間調を表示する液晶表示装置（画素分割方式、例えば特許文献１参照）が提案されている。
特許文献１記載のアクティブマトリクス基板では、図４８に示すように、１つの画素領域に、３つの画素電極１２１ａ〜１２１ｃがデータ信号線１１５に沿って並べられ、トランジスタ１１６のソース電極１１６ｓがコンタクト電極１１７ａに繋がり、コンタクト電極１１７ａと制御電極１１８とが引き出し配線１１９を介して接続され、制御電極１１８とコンタクト電極１１７ｂとが引き出し配線１２６を介して接続され、コンタクト電極１１７ａと画素電極１２１ａとがコンタクトホール１２０ａを介して接続され、コンタクト電極１１７ｂと画素電極１２１ｃとがコンタクトホール１２０ｂを介して接続され、電気的にフローティングとされた画素電極１２１ｂが絶縁層を介して制御電極１１８に重なっており、画素電極１２１ｂは、画素電極１２１ａ・１２１ｃそれぞれに対して容量結合されている（容量結合型の画素分割方式）。また、制御電極１１８と容量配線１１３との重なり部分に保持容量が形成されている。このアクティブマトリクス基板を用いた液晶表示装置では、画素電極１２１ａ・１２１ｃに対応する副画素それぞれを明副画素、画素電極１２１ｂに対応する副画素を暗副画素とすることができ、これら明副画素（２個）・暗副画素（１個）の面積階調によって中間調を表示することができる。
日本国公開特許公報「特開２００６−３９２９０号公報（２００６年２月９日公開）」
しかしながら、図４８のアクティブマトリクス基板では、例えば、制御電極１１８と画素電極１２１ｂとが短絡してしまった場合、引き出し配線１１９を切断することでデータ信号線から画素電極１２１ｂに信号電位が書き込まれることを回避することができるものの、画素電極１２１ｂが、画素電極１２１ａに容量結合されなくなってしまう。このように、従来のアクティブマトリクス基板では画素電極１２１ｂに対応する副画素（暗副画素）が欠陥となり易く、歩留まりが低下するおそれがある。
上記課題に鑑み、本発明では、容量結合型の画素分割方式のアクティブマトリクス基板において、その歩留まりを向上させうる構成を提案する。
本アクティブマトリクス基板は、走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素領域に、第１および第２の画素電極が設けられたアクティブマトリクス基板であって、上記第１画素電極に電気的に接続された第１導電体と、上記第２画素電極に電気的に接続された第２導電体と、上記走査信号線と同層に形成されるとともに、上記第１画素電極に電気的に接続された第１容量電極および上記第２画素電極に電気的に接続された第２容量電極とを備え、上記第１画素電極は、上記トランジスタを介して上記データ信号線に接続され、上記第１導電体と上記第２容量電極との間で容量が形成され、上記第２導電体と上記第１容量電極との間で容量が形成されていることを特徴としている。
上記構成は、容量結合型の画素分割方式のアクティブマトリクス基板において、１画素領域に設けられる第１および第２画素電極を、並列な２つの容量（結合容量）を介して接続するものである。こうすれば、製造工程等において一方の容量に不具合が発生しても他方の容量によって第１および第２画素電極の容量結合を維持することができる。例えば、第１導電体と第２画素電極とが短絡してしまった場合でも、第１導電体を、第１画素電極との接続箇所および短絡箇所の間で切断することで、第１および第２画素電極の容量結合を維持することができる。これにより、本アクティブマトリクス基板およびこれを備えた液晶パネルの製造歩留まりを高めることができる。
本アクティブマトリクス基板では、さらに、上記第１導電体と上記第２画素電極との間に容量が形成され、あるいは、上記第２導電体と上記第１画素電極との間に容量が形成されている構成とすることもできる。
本アクティブマトリクス基板では、上記第１容量電極と上記第１画素電極との間の層に上記第２導電体が形成され、上記第１容量電極と上記第２導電体とが第１絶縁膜を介して重なることで上記第１容量電極および上記第２導電体間に容量が形成され、上記第２導電体と上記第１画素電極とが第２絶縁膜を介して重なることで上記第２導電体および上記第１画素電極間に容量が形成されている構成とすることもできる。
本アクティブマトリクス基板では、上記第２容量電極と上記第２画素電極との間の層に上記第１導電体が形成され、上記第２容量電極と上記第１導電体とが第１絶縁膜を介して重なることで上記第２容量電極および上記第１導電体間に容量が形成され、上記第１導電体と上記第２画素電極とが第２絶縁膜を介して重なることで上記第１導電体および上記第２画素電極間に容量が形成されている構成とすることもできる。
本アクティブマトリクス基板では、さらに、上記第１導電体と上記第２画素電極との間に容量が形成され、上記第２導電体と上記第１画素電極との間に容量が形成されている構成とすることもできる。
本アクティブマトリクス基板では、上記第１容量電極と上記第１画素電極との間の層に上記第２導電体が形成され、上記第１容量電極と上記第２導電体とが第１絶縁膜を介して重なることで上記第１容量電極および上記第２導電体間に容量が形成され、上記第２導電体と上記第１画素電極とが第２絶縁膜を介して重なることで上記第２導電体および上記第１画素電極間に容量が形成され、上記第２容量電極と上記第２画素電極との間の層に上記第１導電体が形成され、上記第２容量電極と上記第１導電体とが上記第１絶縁膜を介して重なることで上記第２容量電極および上記第１導電体間に容量が形成され、上記第１導電体と上記第２画素電極とが上記第２絶縁膜を介して重なることで上記第１導電体および上記第２画素電極間に容量が形成されている構成とすることもできる。
本アクティブマトリクス基板では、上記第１導電体と上記第２容量電極とが重なる第１重畳部、および、上記第２導電体と上記第１容量電極とが重なる第２重畳部が、上記第１および第２画素電極の間隙を跨いでいる構成とすることもできる。
本アクティブマトリクス基板では、上記画素領域内に形成された第３画素電極をさらに備え、上記第３画素電極は、上記第１画素電極と電気的に接続されている構成とすることもできる。
本アクティブマトリクス基板では、上記第２画素電極に電気的に接続された第３導電体と、上記走査信号線と同層に形成されるとともに、上記第３画素電極に電気的に接続された第３容量電極とを備え、上記第３導電体と上記第３容量電極との間で容量が形成されている構成とすることもできる。
本アクティブマトリクス基板では、さらに、上記第３導電体と上記第３画素電極との間に容量が形成されている構成とすることもできる。
本アクティブマトリクス基板では、上記第１および第２導電体は、上記トランジスタの一方の導通電極と同層に形成されている構成とすることもできる。
本アクティブマトリクス基板では、上記第１絶縁膜は、ゲート絶縁膜である構成とすることもできる。
本アクティブマトリクス基板では、上記第２絶縁膜は、上記トランジスタのチャネルを覆う層間絶縁膜である構成とすることもできる。
本アクティブマトリクス基板では、上記トランジスタの一方の導通電極がコンタクトホールを介して上記第１画素電極に接続されるとともに、該導通電極が、これから引き出された引き出し配線を介して上記第１導電体に接続されている構成とすることもできる。
本アクティブマトリクス基板では、上記トランジスタの一方の導通電極と上記第１画素電極とがコンタクトホールを介して接続されるとともに、上記第１画素電極と上記第１導電体とがコンタクトホールを介して接続されている構成とすることもできる。
本アクティブマトリクス基板では、一方の画素電極が他方の画素電極を取り囲んでいる構成とすることもできる。
本アクティブマトリクス基板では、上記走査信号線の延伸方向を行方向として、上記第１および第２画素電極が列方向に並べられている構成とすることもできる。
本アクティブマトリクス基板では、行方向に隣り合う２つの画素領域について、その一方の第１画素電極と他方の第２画素電極とが行方向に隣接している構成とすることもできる。
本アクティブマトリクス基板では、列方向に隣り合う２つの画素領域について、その一方の第１画素電極と他方の第２画素電極とが列方向に隣接している構成とすることもできる。
本アクティブマトリクス基板では、上記第１画素電極あるいはこれに電気的に接続された導電体と容量を形成するとともに、上記第２画素電極あるいはこれに電気的に接続された導電体と容量を形成する保持容量配線を備える構成とすることもできる。
本アクティブマトリクス基板では、上記保持容量配線は、該保持容量配線から枝分かれした保持容量配線延伸部を備え、上記保持容量配線延伸部は、平面的に視ると、上記画素領域を取り囲むように、上記データ信号線および上記走査信号線に沿って延伸するとともに、上記第１および第２画素電極と重なっている構成とすることもできる。
本アクティブマトリクス基板では、上記第１および第２画素電極の間隙が配向規制構造物として機能する構成とすることもできる。
本アクティブマトリクス基板では、上記第１導電体の面積が上記第２容量電極の面積よりも大きく、かつ、上記第２導電体の面積が上記第１容量電極の面積よりも大きい、あるいは、上記第１導電体の面積が上記第２容量電極の面積よりも小さく、かつ、上記第２導電体の面積が上記第１容量電極の面積よりも小さい構成とすることもできる。
本アクティブマトリクス基板は、走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素領域に、第１および第２の画素電極が設けられたアクティブマトリクス基板であって、上記第１画素電極に電気的に接続された第１導電体と、上記第２画素電極に電気的に接続された第２導電体と、上記走査信号線と同層に形成されるとともに、上記第２画素電極に電気的に接続された第２容量電極とを備え、上記第１画素電極は、上記トランジスタを介してデータ信号線に接続され、上記第１導電体と上記第２容量電極との間で容量が形成され、上記第２導電体と上記第１画素電極との間で容量が形成されていることを特徴としている。
本アクティブマトリクス基板は、走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素領域に、第１および第２の画素電極が設けられたアクティブマトリクス基板であって、上記第１画素電極に電気的に接続された第１導電体と、上記第２画素電極に電気的に接続された第２導電体と、上記走査信号線と同層に形成されるとともに、上記第１画素電極に電気的に接続された第１容量電極とを備え、上記第１画素電極は、上記トランジスタを介してデータ信号線に接続され、上記第１導電体と上記第２画素電極との間で容量が形成され、上記第２導電体と上記第１容量電極との間で容量が形成されていることを特徴としている。
本アクティブマトリクス基板では、さらに、上記第１導電体と上記第２画素電極との間に容量が形成されている構成とすることもできる。
本アクティブマトリクス基板では、さらに、上記第２導電体と上記第１画素電極との間に容量が形成されている構成とすることもできる。
本アクティブマトリクス基板の製造方法は、走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素領域に、第１および第２画素電極が設けられたアクティブマトリクス基板の製造方法であって、上記第１画素電極に電気的に接続される第１容量電極と、上記第２画素電極に電気的に接続される第２容量電極とを形成する工程と、上記第１画素電極および上記トランジスタの一方の導通電極に電気的に接続されるとともに上記第２容量電極と容量を形成する第１導電体と、上記第２画素電極に電気的に接続されるとともに上記第１容量電極と容量を形成する第２導電体とを形成する工程と、上記第１導電体と上記第２画素電極との短絡、および上記第２導電体と上記第１画素電極との短絡の少なくとも一方を検出する工程と、上記第１導電体と上記第２画素電極との短絡が検出された場合には、上記第１導電体を、上記第１画素電極との接続箇所および短絡箇所の間で切断し、上記第２導電体と上記第１画素電極との短絡が検出された場合には、上記第２導電体を、上記第２画素電極との接続箇所および短絡箇所の間で切断する工程とを含むことを特徴としている。
本液晶パネルの製造方法は、走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素に、第１および第２画素電極が設けられた液晶パネルの製造方法であって、上記第１画素電極に電気的に接続される第１容量電極と、上記第２画素電極に電気的に接続される第２容量電極とを形成する工程と、上記第１画素電極および上記トランジスタの一方の導通電極に電気的に接続されるとともに上記第２容量電極と容量を形成する第１導電体と、上記第２画素電極に電気的に接続されるとともに上記第１容量電極と容量を形成する第２導電体とを形成する工程と、上記第１導電体と上記第２画素電極との短絡、および上記第２導電体と上記第１画素電極との短絡の少なくとも一方を検出する工程と、上記第１導電体と上記第２画素電極との短絡が検出された場合には、上記第１導電体を、上記第１画素電極との接続箇所および短絡箇所の間で切断し、上記第２導電体と上記第１画素電極との短絡が検出された場合には、上記第２導電体を、上記第２画素電極との接続箇所および短絡箇所の間で切断する工程とを含むことを特徴としている。
本液晶パネルは上記アクティブマトリクス基板を備えることを特徴とする。また、本液晶表示ユニットは、上記液晶パネルとドライバとを備えることを特徴とする。また、本液晶表示装置は、上記液晶表示ユニットと光源装置とを備えることを特徴とする。また、本テレビジョン受像機は、上記液晶表示装置と、テレビジョン放送を受信するチューナー部とを備えることを特徴とする。
以上のように、本発明は、容量結合型の画素分割方式のアクティブマトリクス基板において、１画素領域に設けられる第１および第２画素電極を並列な２つの容量（結合容量）を介して接続するものである。こうすれば、製造工程等において一方の容量に不具合が発生しても他方の容量によって第１および第２画素電極の容量結合を維持することができるため、本アクティブマトリクス基板の製造歩留まりを高めることができる。
本実施の形態１にかかる液晶パネルの構成を示す回路図である。 図１の液晶パネルの一具体例を示す平面図である。 図２のＸ１−Ｙ１矢視断面図である。 図２のＸ２−Ｙ２矢視断面図である。 図１の液晶パネルを備えた液晶表示装置の駆動方法を示すタイミングチャートである。 図５の駆動方法を用いた場合のフレーム毎の表示状態を示す模式図である。 図２の液晶パネルの修正方法を示す平面図である。 図２の変形構成におけるＸ−Ｙ矢視断面図である。 図１に示す液晶パネルの他の具体例を示す平面図である。 図９の液晶パネルの修正方法を示す平面図である。 本実施の形態１にかかる液晶パネルの他の構成を示す回路図である。 図１１に示す液晶パネルの具体例を示す平面図である。 本実施の形態１にかかる液晶パネルの他の構成を示す回路図である。 図１３の液晶パネルを備えた液晶表示装置に図５の駆動方法を用いた場合のフレーム毎の表示状態を示す模式図である。 図１３に示す液晶パネルの具体例を示す平面図である。 図１に示す液晶パネルの他の具体例を示す平面図である。 図１６のＸ１−Ｙ１矢視断面図である。 図１６のＸ２−Ｙ２矢視断面図である。 図１６に示す液晶パネルの他の具体例を示す平面図である。 本実施の形態２にかかる液晶パネルの構成を示す回路図である。 図２０に示す液晶パネルの具体例を示す平面図である。 図２１のＸ１−Ｙ１矢視断面図である。 図２１のＸ２−Ｙ２矢視断面図である。 本実施の形態２にかかる液晶パネルの他の構成を示す回路図である。 図２４に示す液晶パネルの具体例を示す平面図である。 図２５のＸ１−Ｙ１矢視断面図である。 図２５のＸ２−Ｙ２矢視断面図である。 図２４に示す液晶パネルの他の具体例を示す平面図である。 図２４に示す液晶パネルの他の具体例を示す平面図である。 本実施の形態３にかかる液晶パネルの構成を示す回路図である。 図３０に示す液晶パネルの具体例を示す平面図である。 図３１のＸ１−Ｙ１矢視断面図である。 図３１のＸ２−Ｙ２矢視断面図である。 本実施の形態４にかかる液晶パネルの構成を示す回路図である。 図３４に示す液晶パネルの具体例を示す平面図である。 図３４に示す液晶パネルの具体例を示す平面図である。 本実施の形態４にかかる液晶パネルの他の構成を示す回路図である。 図３７に示す液晶パネルの具体例を示す平面図である。 本実施の形態５にかかる液晶パネルの構成を示す回路図である。 図３９に示す液晶パネルの具体例を示す平面図である。 図２に示す液晶パネルの変形例を示す平面図である。 （ａ）は本液晶表示ユニットの構成を示す模式図であり、（ｂ）は本液晶表示装置の構成を示す模式図である。 本液晶表示装置の全体構成を説明するブロック図である。 本液晶表示装置の機能を説明するブロック図である。 本テレビジョン受像機の機能を説明するブロック図である。 本テレビジョン受像機の構成を示す分解斜視図である。 図３５に示す液晶パネルにおいて、アライメントずれが生じた状態を示す平面図である。 従来の液晶パネルの構成を示す平面図である。
本発明にかかる実施の形態の例を、図面を用いて説明すれば、以下のとおりである。なお、説明の便宜のため、以下では走査信号線の延伸方向を行方向とする。ただし、本液晶パネル（あるいはこれに用いられるアクティブマトリクス基板）を備えた液晶表示装置の利用（視聴）状態において、その走査信号線が横方向に延伸していても縦方向に延伸していてもよいことはいうまでもない。また、液晶パネルに形成される配向規制用構造
物については、適宜省略記載している。
〔実施の形態１〕
図１は実施の形態１にかかる液晶パネルの一部を示す等価回路図である。図１に示すように、本液晶パネルは、列方向（図中上下方向）に延伸するデータ信号線（１５ｘ・１５ｙ）、行方向（図中左右方向）に延伸する走査信号線（１６ｘ・１６ｙ）、行および列方向に並べられた画素（１０１〜１０４）、保持容量配線（１８ｐ・１８ｑ）、および共通電極（対向電極）ｃｏｍを備え、各画素の構造は同一である。なお、画素１０１・１０２が含まれる画素列と、画素１０３・１０４が含まれる画素列とが隣接し、画素１０１・１０３が含まれる画素行と、画素１０２・１０４が含まれる画素行とが隣接している。
本液晶パネルでは、１つの画素に対応して１本のデータ信号線と１本の走査信号線とが設けられる。１つの画素に２つの画素電極が列方向に並べられて設けられ、画素１０１に設けられた２つの画素電極１７ａ・１７ｂ、および画素１０２に設けられた２つの画素電極１７ｃ・１７ｄが一列に配されるともに、画素１０３に設けられた２つの画素電極１７Ａ・１７Ｂ、および画素１０４に設けられた２つの画素電極１７Ｃ・１７Ｄが一列に配され、画素電極１７ａと１７Ａ、画素電極１７ｂと１７Ｂ、画素電極１７ｃと１７Ｃ、画素電極１７ｄと１７Ｄが、それぞれ行方向に隣接している。
画素１０１では、画素電極１７ａ・１７ｂが、並列に配された結合容量Ｃａｂ１・Ｃａｂ２を介して接続され、画素電極１７ａが、走査信号線１６ｘに接続されたトランジスタ１２ａを介してデータ信号線１５ｘに接続され、画素電極１７ａと保持容量配線１８ｐとの間に保持容量Ｃｈａが形成され、画素電極１７ｂと保持容量配線１８ｐとの間に保持容量Ｃｈｂが形成され、画素電極１７ａおよび共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極１７ｂおよび共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。
また、画素１０１と列方向に隣接する画素１０２では、画素電極１７ｃ・１７ｄが、並列に配された結合容量Ｃｃｄ１・Ｃｃｄ２を介して接続され、画素電極１７ｃが、走査信号線１６ｙに接続されたトランジスタ１２ｃを介してデータ信号線１５ｘに接続され、画素電極１７ｃと保持容量配線１８ｑとの間に保持容量Ｃｈｃが形成され、画素電極１７ｄと保持容量配線１８ｑとの間に保持容量Ｃｈｄが形成され、画素電極１７ｃおよび共通電極ｃｏｍ間に液晶容量Ｃｌｃが形成され、画素電極１７ｄおよび共通電極ｃｏｍ間に液晶容量Ｃｌｄが形成されている。
また、画素１０１と行方向に隣接する画素１０３では、画素電極１７Ａ・１７Ｂが、並列に配された結合容量ＣＡＢ１・ＣＡＢ２を介して接続され、画素電極１７Ａが、走査信号線１６ｘに接続されたトランジスタ１２Ａを介してデータ信号線１５ｙに接続され、画素電極１７Ａと保持容量配線１８ｐとの間に保持容量ＣｈＡが形成され、画素電極１７Ｂと保持容量配線１８ｐとの間に保持容量ＣｈＢが形成され、画素電極１７Ａおよび共通電極ｃｏｍ間に液晶容量ＣｌＡが形成され、画素電極１７Ｂおよび共通電極ｃｏｍ間に液晶容量ＣｌＢが形成されている。
本液晶パネルを備えた液晶表示装置では、順次走査が行われ、走査信号線１６ｘ、１６ｙが順次選択される。例えば、走査信号線１６ｘが選択された場合には、画素電極１７ａがデータ信号線１５ｘに（トランジスタ１２ａを介して）接続され、画素電極１７ａと画素電極１７ｂとが結合容量Ｃａｂ１・Ｃａｂ２を介して容量結合されているため、Ｃｌａの容量値＝Ｃｌｂの容量値＝Ｃｌとし、Ｃｈａの容量値＝Ｃｈｂの容量値＝Ｃｈ、Ｃａｂ１の容量値＝Ｃ１、Ｃａｂ２の容量値＝Ｃ２とし、トランジスタ１２ａがＯＦＦした後の画素電極１７ａの電位をＶａ、トランジスタ１２ａがＯＦＦした後の画素電極１７ｂの電位をＶｂとすれば、Ｖｂ＝Ｖａ×〔（Ｃ１＋Ｃ２）／（Ｃｌ＋Ｃｈ＋Ｃ１＋Ｃ２）〕〕となる。すなわち、|Ｖａ|≧|Ｖｂ|（なお、例えば|Ｖａ|は、Ｖａとｃｏｍ電位＝Ｖｃｏｍとの電位差を意味する）であるため、中間調表示時には画素電極１７ａを含む副画素を明副画素、画素電極１７ｂを含む副画素を暗副画素とし、これら明・暗副画素の面積階調によって表示を行うことができる。これにより、上記液晶表示装置の視野角特性を高めることができる。
図１の画素１０１の具体例を図２に示す。同図に示されるように、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、長方形形状の画素電極１７ａと長方形形状の画素電極１７ｂとが列方向に並べられており、第１画素電極の外周をなす４辺のうち１辺と第２画素電極の外周をなす４辺のうち１辺とが隣接している。そして、第１・第２上層容量電極３７ａ・３７ｂそれぞれが、この隣接する２辺の間隙（画素電極１７ａ・１７ｂの間隙）に重なるように配されている。また、第１下層容量電極４７ａが、この隣接する２辺の間隙（画素電極１７ａ・１７ｂの間隙）と第２上層容量電極３７ｂ（第２導電体）とに重なるように配され、第２下層容量電極４７ｂが、この隣接する２辺の間隙（画素電極１７ａ・１７ｂの間隙）と第１上層容量電極３７ａ（第１導電体）とに重なるように配されている。保持容量配線１８ｐは、該保持容量配線１８ｐから枝分かれした保持容量配線延伸部を備え、平面的に視て、画素電極１７ａ・１７ｂのエッジの一部と重なるように延伸して設けられている。
より詳細には、画素電極１７ａと画素電極１７ｂとの間隙において、第１上層容量電極３７ａと第２上層容量電極３７ｂとが行方向に並んで配され、第１下層容量電極４７ａと第２下層容量電極４７ｂとが行方向に並んで配され、第１上層容量電極３７ａと第２下層容量電極４７ｂとが重なるとともに、第２上層容量電極３７ｂと第１下層容量電極４７ａとが重なり、これら重なり部分が、行方向に並んで配されている。保持容量配線１８ｐの保持容量配線延伸部は、画素領域を取り囲むように、データ信号線１５ｘ・１５ｙおよび走査信号線１６ｘ・１６ｙに沿って延伸するとともに、画素電極１７ａ・１７ｂの間隙を形成する両辺を除いたそれぞれの３辺と重なるように延伸して設けられている。この保持容量配線１８ｐの形状によれば、データ信号線１５ｘ・１５ｙおよび走査信号線１６ｘ・１６ｙからの電荷の飛び込みを抑制できるため、フローティング画素の焼き付き改善効果が得られる。また、枝分かれ構造により、保持容量配線１８ｐに冗長性を持たせることができるため、歩留りを向上させることができる。なお、このような保持容量配線１８ｐの構造は、後述の液晶パネルの各形態において適用することができ、同様の効果が得られる。
そして、走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、同層に形成された第１上層容量電極３７ａに繋がるとともに、コンタクト電極７７ａに接続され、コンタクト電極７７ａはコンタクトホール１１ａを介して画素電極１７ａに接続される。
第１上層容量電極３７ａはゲート絶縁膜を介して第２下層容量電極４７ｂと重なり、第２下層容量電極４７ｂに接続された第２下層容量電極延伸部２８ｂは、コンタクト電極７８ｂに接続され、コンタクト電極７８ｂはコンタクトホール６８ｂを介して画素電極１７ｂに接続される。これにより、第１上層容量電極３７ａと第２下層容量電極４７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図１参照）が形成される。
また、第２上層容量電極３７ｂはゲート絶縁膜を介して第１下層容量電極４７ａと重なるとともに、第２上層容量電極３７ｂに接続された第２上層容量電極延伸部２９ｂがコンタクト電極７９ｂに接続され、コンタクト電極７９ｂはコンタクトホール６９ｂを介して画素電極１７ｂに接続される。第１下層容量電極４７ａに接続された第１下層容量電極延伸部２９ａは、コンタクト電極７９ａに接続され、コンタクト電極７９ａはコンタクトホール６９ａを介して画素電極１７ａに接続される。これにより、第２上層容量電極３７ｂと第１下層容量電極４７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図１参照）が形成される。
また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図１参照）が形成される。また、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図１参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
この構成によれば、画素電極１７ａを含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。
また、この構成によれば、結合容量（Ｃａｂ１・Ｃａｂ２）は、上層容量電極（３７ａ・３７ｂ）と下層容量電極（４７ａ・４７ｂ）との間にゲート絶縁膜を挟んで形成される。すなわち、本構成では、結合容量を形成する絶縁膜が、ゲート絶縁膜である。この点、従来の構成（例えば特許文献１）では、結合容量を形成する絶縁膜は、トランジスタを覆う層間絶縁膜となっている。一般に、ゲート絶縁膜は、トランジスタを覆う層間絶縁膜よりも、高温下で成膜されるため、ゲート絶縁膜の方が緻密な膜が得られやすい。そのため、本構成は、従来の構成と比較して、結合容量形成部における電極間の短絡発生を抑制する点において好適である。なお、このようなゲート絶縁膜による結合容量の形成構造は、後述の液晶パネルの各形態において適用することができ、同様の効果が得られる。
図３は図２のＸ１−Ｙ１矢視断面図である。同図に示すように、本液晶パネルは、アクティブマトリクス基板３と、これに対向するカラーフィルタ基板３０と、両基板（３・３０）間に配される液晶層４０とを備える。
アクティブマトリクス基板３では、ガラス基板３１上に、第２下層容量電極４７ｂと、第２下層容量電極延伸部２８ｂと、コンタクト電極７８ｂとが形成され、これらを覆うように無機ゲート絶縁膜２２が形成されている。なお、図示しないが、走査信号線も基板上に形成される。無機ゲート絶縁膜２２の上層には、半導体層（ｉ層およびｎ＋層；図示せず）と、ｎ＋層に接するソース電極およびドレイン電極（ともに図示せず）と、ドレイン引き出し配線２７ａと、第１上層容量電極３７ａと、コンタクト電極７７ａとが形成され、これらを覆うように無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には画素電極１７ａ・１７ｂが形成され、さらに、これら（画素電極１７ａ・１７ｂ）を覆うように配向膜（図示せず）が形成されている。
ここで、コンタクトホール１１ａでは、無機層間絶縁膜２５が刳り貫かれており、これによって、画素電極１７ａとコンタクト電極７７ａとが接続される。また、コンタクトホール６８ｂでは、無機層間絶縁膜２５および無機ゲート絶縁膜２２が刳り貫かれており、これによって、画素電極１７ｂとコンタクト電極７８ｂとが接続される。すなわち、画素電極１７ａと第１上層容量電極３７ａとが電気的に接続され、画素電極１７ｂと第２下層容量電極４７ｂとが電気的に接続される。そして、第１上層容量電極３７ａと第２下層容量電極４７ｂとが無機ゲート絶縁膜２２を介して重なっており、これによって、結合容量Ｃａｂ１（図１参照）が形成される。
図４は図２のＸ２−Ｙ２矢視断面図である。同図に示すように、アクティブマトリクス基板３では、ガラス基板３１上に、第１下層容量電極４７ａと、第１下層容量電極延伸部２９ａと、コンタクト電極７９ａとが形成され、これらを覆うように無機ゲート絶縁膜２２が形成されている。なお、図示しないが、走査信号線も基板上に形成される。無機ゲート絶縁膜２２の上層には、半導体層（ｉ層およびｎ＋層；図示せず）と、ｎ＋層に接するソース電極およびドレイン電極（ともに図示せず）と、第２上層容量電極３７ｂと、第２上層容量電極延伸部２９ｂと、コンタクト電極７９ｂとが形成され、これらを覆うように無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には画素電極１７ａ・１７ｂが形成され、さらに、これら（画素電極１７ａ・１７ｂ）を覆うように配向膜（図示せず）が形成されている。
ここで、コンタクトホール６９ａでは、無機層間絶縁膜２５および無機ゲート絶縁膜２２が刳り貫かれており、これによって、画素電極１７ａとコンタクト電極７９ａとが接続される。また、コンタクトホール６９ｂでは、無機層間絶縁膜２５が刳り貫かれており、これによって、画素電極１７ｂとコンタクト電極７９ｂとが接続される。すなわち、画素電極１７ａと第１下層容量電極４７ａとが電気的に接続され、画素電極１７ｂと第２上層容量電極３７ｂとが電気的に接続される。そして、第２上層容量電極３７ｂと第１下層容量電極４７ａとが、無機ゲート絶縁膜２２を介して重なっており、これによって、結合容量Ｃａｂ２（図１参照）が形成される。
なお、図３および図４に示すように、カラーフィルタ基板３０では、ガラス基板３２上に着色層１４が形成され、その上層に共通電極（ｃｏｍ）２８が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。
図５は図１および図２に示す液晶パネルを備えた本液晶表示装置（ノーマリブラックモードの液晶表示装置）の駆動方法を示すタイミングチャートである。なお、ＳｖおよびＳＶは、隣接する２本のデータ信号線（例えば、１５ｘ・１５ｙ）それぞれに供給される信号電位を示し、Ｇｘ・Ｇｙは走査信号線１６ｘ・１６ｙに供給されるゲートオンパルス信号、Ｖａ・Ｖｂ、ＶＡ・ＶＢ、Ｖｃ・Ｖｄはそれぞれ、画素電極１７ａ・１７ｂ、１７Ａ・１７Ｂ、１７ｃ・１７ｄの電位を示している。
この駆動方法では、図５に示されるように、走査信号線を順次選択し、データ信号線に供給する信号電位の極性を１水平走査期間（１Ｈ）ごとに反転させるとともに、各フレームにおける同一番目の水平走査期間に供給される信号電位の極性を１フレーム単位で反転させ、かつ同一水平走査期間においては隣接する２本のデータ信号線に逆極性の信号電位を供給する。
具体的には、連続するフレームＦ１・Ｆ２において、Ｆ１では、走査信号線を順次選択（例えば、走査信号線１６ｘ・１６ｙをこの順に選択）し、隣接する２本のデータ信号線の一方（例えば、データ信号線１５ｘ）には、１番目の水平走査期間（例えば、画素電極１７ａの書き込み期間含む）にプラス極性の信号電位を供給し、２番目の水平走査期間（例えば、画素電極１７ｃの書き込み期間含む）にマイナス極性の信号電位を供給し、上記２本のデータ信号線の他方（例えば、データ信号線１５ｙ）には、１番目の水平走査期間（例えば、画素電極１７Ａの書き込み期間含む）にマイナス極性の信号電位を供給し、２番目の水平走査期間（例えば、画素電極１７Ｃの書き込み期間含む）にプラス極性の信号電位を供給する。これにより、図５に示すように、|Ｖａ|≧|Ｖｂ|，|Ｖｃ|≧|Ｖｄ|，|ＶＡ|≧|ＶＢ|となり、画素電極１７ａ（プラス極性）を含む副画素は明副画素（以下、「明」）、画素電極１７ｂ（プラス極性）を含む副画素は暗副画素（以下、「暗」）となり、画素電極１７ｃ（マイナス極性）を含む副画素は「明」、画素電極１７ｄ（マイナス極性）を含む副画素は「暗」となり、画素電極１７Ａ（マイナス極性）を含む副画素は「明」、画素電極１７Ｂ（マイナス極性）を含む副画素は「暗」となり、全体としては、図６（ａ）のようになる。
また、Ｆ２では、走査信号線を順次選択（例えば、走査信号線１６ｘ・１６ｙをこの順に選択）し、隣接する２本のデータ信号線の一方（例えば、データ信号線１５ｘ）には、１番目の水平走査期間（例えば、画素電極１７ａの書き込み期間含む）にマイナス極性の信号電位を供給し、２番目の水平走査期間（例えば、画素電極１７ｃの書き込み期間含む）にプラス極性の信号電位を供給し、上記２本のデータ信号線の他方（例えば、データ信号線１５ｙ）には、１番目の水平走査期間（例えば、画素電極１７Ａの書き込み期間含む）にプラス極性の信号電位を供給し、２番目の水平走査期間（例えば、画素電極１７Ｃの書き込み期間含む）にマイナス極性の信号電位を供給する。これにより、図５に示すように、|Ｖａ|≧|Ｖｂ|，|Ｖｃ|≧|Ｖｄ|，|ＶＡ|≧|ＶＢ|となり、画素電極１７ａ（マイナス）を含む副画素は「明」、画素電極１７ｂ（マイナス）を含む副画素は「暗」となり、画素電極１７ｃ（プラス極性）を含む副画素は「明」、画素電極１７ｄ（プラス極性）を含む副画素は「暗」となり、画素電極１７Ａ（プラス極性）を含む副画素は「明」、画素電極１７Ｂ（プラス極性）を含む副画素は「暗」となり、全体としては、図６（ｂ）のようになる。
なお、図２では配向規制用構造物の記載を省略しているが、例えばＭＶＡ（マルチドメインバーティカルアライメント）方式の液晶パネルでは、例えば図４１に示すように、画素電極１７ａに配向規制用のスリットＳ１〜Ｓ４が設けられ、カラーフィルタ基板の画素電極１７ａに対応する部分に配向規制用のリブＬ１・Ｌ２が設けられ、画素電極１７ｂに配向規制用のスリットＳ５〜Ｓ８が設けられ、カラーフィルタ基板の画素電極１７ｂに対応する部分に配向規制用のリブＬ３・Ｌ４が設けられる。なお、上記のような配向規制用のリブを設ける代わりに、カラーフィルタ基板の共通電極に配向規制用のスリットを設けてもよい。
図２の液晶パネルでは、画素電極１７ａと画素電極１７ｂとを、並列する２つの結合容量（Ｃａｂ１・Ｃａｂ２）によって接続（容量結合）しているため、例えば、図２のＰでドレイン引き出し配線２７ａが（製造工程等において）断線してしまっても、第２上層容量電極３７ｂによって画素電極１７ａ・１７ｂの容量結合を維持することができる。また、第１上層容量電極３７ａと、第２下層容量電極４７ｂとが短絡してしまった場合には、ドレイン引き出し配線２７ａを、コンタクトホール１１ａ以降の部分で切断するか、あるいは、第１上層容量電極３７ａを、ドレイン引き出し配線２７ａとの接続箇所でレーザ切断するか、または、第２下層容量電極４７ｂを、画素電極１７ｂとの接続箇所でレーザ切断する修正工程を行うことにより、画素電極１７ａ・１７ｂの容量結合を維持することができる。また、第２上層容量電極３７ｂと第１下層容量電極４７ａとが短絡した場合には、第２上層容量電極３７ｂを画素電極１７ｂとの接続箇所、あるいは、第１下層容量電極４７ａを画素電極１７ａとの接続箇所でレーザ切断すればよい。さらに、第１上層容量電極３７ａとデータ信号線１５ｘとが短絡してしまった場合には、第１上層容量電極３７ａと画素電極１７ａとの接続箇所および第２下層容量電極４７ｂと画素電極１７ｂとの接続箇所の両方でレーザ切断すればよい。同様に、第２上層容量電極３７ｂとデータ信号線１５ｙとが短絡してしまった場合には、第２上層容量電極３７ｂと画素電極１７ｂとの接続箇所および第１下層容量電極４７ａと画素電極１７ａとの接続箇所の両方でレーザ切断すればよい。
アクティブマトリクス基板の段階で上記修正工程を行う場合には、アクティブマトリクス基板の裏面（ガラス基板側）から、ドレイン引き出し配線２７ａ（コンタクトホール１１ａ以降の部分）にレーザを照射してこれを切断する（図７参照）か、あるいは、アクティブマトリクス基板のおもて面（ガラス基板の反対側）から、画素電極１７ａ・１７ｂの間隙を介して第１上層容量電極３７ａにレーザを照射してこれを切断することになる。上記のようにアクティブマトリクス基板のおもて面からレーザを照射して第１上層容量電極３７ａを切断する手法は、修正工程時にアクティブマトリクス基板を反転させなくてよいというメリットがある。一方、液晶パネル段階で上記修正工程を行う場合にも、液晶パネル裏面（アクティブマトリクス基板のガラス基板側）から、ドレイン引き出し配線２７ａ（コンタクトホール１１ａ以降の部分）にレーザを照射してこれを切断するか、または、画素電極１７ａ・１７ｂの間隙を介して第１上層容量電極３７ａにレーザを照射してこれを切断すればよい。
以上から、本実施の形態によれば、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができる。なお、図４８に示す従来のアクティブマトリクス基板（参照）では、引き出し配線１１９が断線してしまうと、画素電極１２１ｂの電位制御が不可能となる。また、制御電極１１８と容量配線１１３とが短絡してしまった場合、引き出し配線１１９を切断することで画素電極１２１ａへの信号電位の書き込みは可能となるものの、画素電極１２１ｂが、画素電極１２１ａに容量結合されなくなってしまう。
また、図２の液晶パネルでは、第１・第２下層容量電極４７ａ・４７ｂそれぞれが、第１・第２上層容量電極３７ａ・３７ｂよりも面積が大きいため、各容量電極のアライメントがある程度ずれた場合でも、第１下層容量電極４７ａおよび第２上層容量電極３７ｂの重なり面積と、第２下層容量電極４７ｂおよび第１上層容量電極３７ａの重なり面積、すなわち２つの結合容量（Ｃａｂ１・Ｃａｂ２）の総量が変化しにくいというメリットがある。なお、第１・第２上層容量電極３７ａ・３７ｂそれぞれが、第１・第２下層容量電極４７ａ・４７ｂよりも面積が大きい構成でもよく、この場合にも上記と同様の効果が得られる。
次に、本液晶パネルの製造方法について説明する。液晶パネルの製造方法には、アクティブマトリクス基板製造工程と、カラーフィルタ基板製造工程と、両基板を貼り合わせて液晶を充填する組み立て工程とが含まれる。また、アクティブマトリクス基板製造工程および組み立て工程の少なくとも一方の途中あるいはその後に検査工程を行い、検査工程で画素（副画素）欠陥が検出された場合にはその修正をするための修正工程が追加される。
以下に、アクティブマトリクス基板製造工程について説明する。
まず、ガラス、プラスチックなどの基板上に、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、または、それらの積層膜（厚さ１０００Å〜３０００Å）をスパッタリング法により成膜し、その後、フォトリソグラフィー技術（Photo Engraving Process、以下、「ＰＥＰ技術」と称する）によりパターニングを行い、走査信号線、トランジスタのゲート電極（走査信号線がゲート電極を兼ねる場合もある）、ゲートメタル層（第１・第２下層容量電極４７ａ・４７ｂ）、および保持容量配線を形成する。
次いで、走査信号線などが形成された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により窒化シリコンや酸化シリコンなどの無機絶縁膜（厚さ３０００Å〜５０００Å程度）を成膜し、ゲート絶縁膜を形成する。例えば、窒化シリコンは成膜時の基板温度を３５０℃にして成膜する。
続いて、ゲート絶縁膜上（基板全体）に、ＣＶＤ法により真性アモルファスシリコン膜（厚さ１０００Å〜３０００Å）と、リンがドープされたｎ＋アモルファスシリコン膜（厚さ４００Å〜７００Å）とを連続して成膜し、その後、ＰＥＰ技術によってパターニングを行い、ゲート電極上に、真性アモルファスシリコン層とｎ＋アモルファスシリコン層とからなるシリコン積層体を島状に形成する。
続いて、シリコン積層体が形成された基板全体に、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、または、それらの積層膜（厚さ１０００Å〜３０００Å）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターニングを行い、データ信号線、トランジスタのソース電極・ドレイン電極、ドレイン引き出し配線、および導電体（第１・第２上層容量電極３７ａ・３７ｂ）を形成する。
さらに、ソース電極およびドレイン電極をマスクとして、シリコン積層体を構成するｎ＋アモルファスシリコン層をエッチング除去し、トランジスタのチャネルを形成する。ここで、半導体層は、上記のようにアモルファスシリコン膜により形成させてもよいが、ポリシリコン膜を成膜させてもよく、また、アモルファスシリコン膜およびポリシリコン膜にレーザアニール処理を行って結晶性を向上させてもよい。これにより、半導体層内の電子の移動速度が速くなり、トランジスタ（ＴＦＴ）の特性を向上させることができる。
次いで、データ信号線などが形成された基板全体に、ＣＶＤ法により窒化シリコンや酸化シリコンなどの無機絶縁膜（厚さ２０００Å〜５０００Å）を成膜して、無機層間絶縁膜を形成する。例えば、窒化シリコンは成膜時の基板温度を２５０℃にして成膜する。
その後、ＰＥＰ技術により層間絶縁膜、あるいは、層間絶縁膜およびゲート絶縁膜をエッチング除去して、各種コンタクトホールを形成する。続いて、コンタクトホールが形成された層間絶縁膜上の基板全体に、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、酸化亜鉛、酸化スズなどからなる透明導電膜（厚さ１０００Å〜２０００Å）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターニングし、各画素電極を形成する。
最後に、画素電極上の基板全体に、ポリイミド樹脂を厚さ５００Å〜１０００Åで印刷し、その後、焼成して、回転布にて１方向にラビング処理を行って、配向膜を形成する。以上のようにして、アクティブマトリクス基板製造される。
以下に、カラーフィルタ基板製造工程について説明する。
まず、ガラス、プラスチックなどの基板上（基板全体）に、クロム薄膜、または黒色顔料を含有する樹脂を成膜した後にＰＥＰ技術によってパターニングを行い、ブラックマトリクスを形成する。次いで、ブラックマトリクスの間隙に、顔料分散法などを用いて、赤、緑および青のカラーフィルタ層（厚さ２μｍ程度）をパターン形成する。
続いて、カラーフィルタ層上の基板全体に、ＩＴＯ、ＩＺＯ、酸化亜鉛、酸化スズなどからなる透明導電膜（厚さ１０００Å程度）を成膜し、共通電極（ｃｏｍ）を形成する。
最後に、共通電極上の基板全体に、ポリイミド樹脂を厚さ５００Å〜１０００Åで印刷し、その後、焼成して、回転布にて１方向にラビング処理を行って、配向膜を形成する。上記のようにして、カラーフィルタ基板を製造することができる。
以下に、組み立て工程について、説明する。
まず、アクティブマトリクス基板およびカラーフィルタ基板の一方に、スクリーン印刷により、熱硬化性エポキシ樹脂などからなるシール材料を液晶注入口の部分を欠いた枠状パターンに塗布し、他方の基板に液晶層の厚さに相当する直径を持ち、プラスチックまたはシリカからなる球状のスペーサーを散布する。
次いで、アクティブマトリクス基板とカラーフィルタ基板とを貼り合わせ、シール材料を硬化させる。
最後に、アクティブマトリクス基板およびカラーフィルタ基板並びにシール材料で囲まれる空間に、減圧法により液晶材料を注入した後、液晶注入口にＵＶ硬化樹脂を塗布し、ＵＶ照射によって液晶材料を封止することで液晶層を形成する。以上のようにして、液晶パネルが製造される。
以下に、アクティブマトリクス基板製造工程の途中（例えば、画素電極形成後で配向膜の形成前）あるいはアクティブマトリクス基板製造工程後に行う第１検査工程について説明する。第１検査工程では、アクティブマトリクス基板に対して、外観検査や電気光学検査などを行うことにより、短絡発生箇所（短絡部）を検出する。短絡には、例えば、導電体（第１・第２上層容量電極３７ａ・３７ｂ）と容量電極（第１・第２下層容量電極４７ａ・４７ｂ）との短絡や、導電体（第１・第２上層容量電極３７ａ・３７ｂ）とデータ信号線（１５ｘ・１５ｙ）との短絡がある。なお、外観検査とは、ＣＣＤカメラなどにより、配線パターンを光学的に検査するものであり、電気光学検査とは、アクティブマトリクス基板に対向するようにモジュレータ（電気光学素子）を設置した後、アクティブマトリクス基板とモジュレータとの間に電圧を印加させると共に光を入射させて、その光の輝度の変化をＣＣＤカメラで捉えることで配線パターンを電気光学的に検査するものである。
短絡箇所が検出された場合には、短絡した導電体あるいはこれに接続する導電体部分（例えば、ドレイン引き出し配線）をレーザ切断する修正工程を行う。このレーザ切断には、例えば、ＹＡＧ（Yttrium Aluminium Garnet）レーザの第４高調波（波長２６６ｎｍ）を用いる。こうすれば、切断精度を高めることができる。また、短絡箇所が検出された場合に、短絡した導電体にコンタクトホールを介して接続する画素電極のうち、該コンタクトホール内の部分をレーザ等により除去（トリミング）する修正工程を行う場合もある。なお、第１検査工程後に行われる修正工程では、通常、アクティブマトリクス基板のおもて面（画素電極側）あるいは裏面（基板側）からのレーザ照射が可能である。
なお、第１検査工程および修正工程は、画素電極の形成後のほか、導電体（第１・第２上層容量電極３７ａ・３７ｂ）の形成後、または、トランジスタのチャネル形成後に行ってもよい。こうすれば、製造工程のより初期の段階で欠陥を修正することができ、アクティブマトリクス基板の製造歩留りを高めることができる。
次に、組み立て工程の後に行う第２検査工程について説明する。この第２検査工程では、液晶パネルに対して点灯検査を行うことにより、短絡箇所を検出する。短絡には、例えば、第１・第２上層容量電極３７ａ・３７ｂと容量電極（第１・第２下層容量電極４７ａ・４７ｂ）との短絡や、第１・第２上層容量電極３７ａ・３７ｂとデータ信号線１５ｘ・１５ｙとの短絡がある。具体的には、例えば、各走査信号線にバイアス電圧−１０Ｖ、周期１６．７ｍｓｅｃ、パルス幅５０μｓｅｃの＋１５Ｖのパルス電圧のゲート検査信号を入力して全てのＴＦＴをオン状態にする。さらに、各データ信号線に１６．７ｍｓｅｃ毎に極性が反転する±２Ｖの電位のソース検査信号を入力して、各ＴＦＴのソース電極およびドレイン電極を介して画素電極に±２Ｖに対応した信号電位を書き込む。同時に、共通電極（ｃｏｍ）および保持容量配線に直流で−１Ｖの電位の共通電極検査信号を入力する。このとき、画素電極と共通電極との間で構成される液晶容量、および保持容量配線と画素電極との間で構成される保持容量に電圧が印加され、その画素電極で構成する副画素が点灯状態になる。そして、例えば導電体とデータ信号線との短絡箇所では、その画素電極とデータ信号線とが導通して輝点となる（ノーマリーブラック）。これにより、短絡箇所が検出される。
短絡箇所が検出された場合には、短絡した導電体あるいはこれに接続する導電体部分（例えば、ドレイン引き出し配線）をレーザ切断する修正工程を行う。なお、第２検査工程後に行われる修正工程では、通常、アクティブマトリクス基板の裏面（アクティブマトリクス基板の基板側）からレーザ照射を行うこととなる。
図３に戻って、図３の無機層間絶縁膜２５上にこれよりも厚い有機層間絶縁膜を設け、図８に示すように、チャネル保護膜（層間絶縁膜）を二層構造とすることもできる。こうすれば、各種寄生容量の低減、配線同士の短絡防止、および平坦化による画素電極の裂け等の低減といった効果が得られる。
図８の無機層間絶縁膜２５、有機層間絶縁膜２６およびコンタクトホール１１ａ・６８ｂは例えば、以下のようにして形成することができる。すなわち、トランジスタやデータ信号線を形成した後、ＳｉＨ４ガスとＮＨ３ガスとＮ２ガスとの混合ガスを用い、基板全面を覆うように、厚さ約３０００ÅのＳｉＮｘからなる無機層間絶縁膜２５（パッシベーション膜）をＣＶＤにて形成する。その後、厚さ約３μｍのポジ型感光性アクリル樹脂からなる有機層間絶縁膜２６をスピンコートやダイコートにて形成する。続いて、フォトリソグラフィーを行って有機層間絶縁膜２６の刳り貫き部分および各種のコンタクト用パターンを形成し、さらに、パターニングされた有機層間絶縁膜２６をマスクとし、ＣＦ４ガスとＯ２ガスとの混合ガスを用いて、コンタクトホール１１ａの箇所では無機層間絶縁膜２５をドライエッチングし、コンタクトホール６８ｂの箇所では無機層間絶縁膜２５とゲート絶縁膜２２をドライエッチングする。具体的には、例えば、コンタクトホール１１ａの部分については有機絶縁膜をフォトリソグラフィー工程でハーフ露光とすることで現像完了時に有機層間絶縁膜が薄く残膜するようにしておく一方、コンタクトホール６８ｂの部分については上記フォトリソグラフィー工程でフル露光することで現像完了時に有機層間絶縁膜が残らないようにしておく。ここで、ＣＦ４ガスとＯ２ガスとの混合ガスでドライエッチングを行えば、コンタクトホール１１ａの部分についてはまず（有機層間絶縁膜の）残膜が除去され、続いて無機層間絶縁膜２５が除去され、コンタクトホール６８ｂの部分については、まず有機層間絶縁膜下の無機層間絶縁膜２５が除去され、続いてゲート絶縁膜２２が除去されることになる。なお、有機層間絶縁膜２６は、例えば、ＳＯＧ（スピンオンガラス）材料からなる絶縁膜であってもよく、また、有機層間絶縁膜２６に、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、ノボラック樹脂、およびシロキサン樹脂の少なくとも１つが含まれていてもよい。
図２の画素１０１を図９のように変形してもよい。図９の構成では、トランジスタ１２ａのドレイン電極９ａを、コンタクトホール１１ａを介して画素電極１７ａに接続し、画素電極１７ａと第１上層容量電極３７ａとをコンタクトホール６８ａを介して接続する。こうすれば、ドレイン電極９ａと第１上層容量電極３７ａとを接続するドレイン引き出し配線を短縮でき、開口率を高めることができる。また、図９の液晶パネルでは、画素電極１７ａと画素電極１７ｂとを、並列する２つの結合容量（Ｃａｂ１・Ｃａｂ２）によって接続（容量結合）しているため、製造工程等でコンタクトホール６８ａが形成不良となった場合でも、画素電極１７ａ・１７ｂの容量結合を維持することができる。また、第１上層容量電極３７ａと、第２下層容量電極４７ｂあるいはデータ信号線１５ｘとが（製造工程等において）短絡してしまった場合には、図１０に示すように、画素電極１７ａのうちコンタクトホール６８ａ内の部分をレーザ等により除去（トリミング）して画素電極１７ａと第１上層容量電極３７ａとを電気的に切り離すことで、画素電極１７ａ・１７ｂの容量結合を維持することができる。
図１の液晶パネルでは、１画素に設けられる２つの画素電極のうちトランジスタに近接する方を該トランジスタに接続しているが、これに限定されない。図１１に示すように、１画素に設けられる２つの画素電極のうちトランジスタから遠い方を該トランジスタに接続してもよい。
図１１の画素１０１の具体例を図１２に示す。図１２の液晶パネルでは、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、長方形形状の画素電極１７ａと長方形形状の画素電極１７ｂとが列方向に並べられており、第１画素電極の外周をなす４辺のうち１辺と第２画素電極の外周をなす４辺のうち１辺とが隣接している。そして、第１・第２上層容量電極３７ａ・３７ｂそれぞれが、この隣接する２辺の間隙（画素電極１７ａ・１７ｂの間隙）と画素電極１７ａと画素電極１７ｂとに重なるように配されている。また、第１下層容量電極４７ａが、この隣接する２辺の間隙（画素電極１７ａ・１７ｂの間隙）と第２上層容量電極３７ｂとに重なるように配され、第２下層容量電極４７ｂが、この隣接する２辺の間隙（画素電極１７ａ・１７ｂの間隙）と第１上層容量電極３７ａとに重なるように配されている。保持容量配線１８ｐは、該保持容量配線１８ｐから枝分かれした保持容量配線延伸部を備え、平面的に視て、画素電極１７ａ・１７ｂのエッジの一部と重なるように延伸して設けられている。
より詳細には、画素電極１７ａと画素電極１７ｂとの間隙において、第１上層容量電極３７ａと第２上層容量電極３７ｂとが行方向に並んで配され、第１下層容量電極４７ａと第２下層容量電極４７ｂとが行方向に並んで配され、第１上層容量電極３７ａと第２下層容量電極４７ｂとが重なるとともに、第２上層容量電極３７ｂと第１下層容量電極４７ａとが重なり、これら重なり部分が、行方向に並んで配されている。保持容量配線１８ｐの保持容量配線延伸部は、画素領域を囲むように設けられ、画素電極１７ａ・１７ｂの間隙を形成する両辺を除いたそれぞれの３辺と重なっている。
そして、走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、同層に形成された第２上層容量電極３７ｂに繋がる。第２上層容量電極３７ｂに接続された第２上層容量電極延伸部２９ｂは、コンタクト電極７９ｂに接続され、コンタクト電極７９ｂはコンタクトホール６９ｂを介して画素電極１７ｂに接続される。
第２上層容量電極３７ｂはゲート絶縁膜を介して第１下層容量電極４７ａと重なり、第１下層容量電極４７ａに接続された第１下層容量電極延伸部２９ａは、コンタクト電極７９ａに接続され、コンタクト電極７９ａはコンタクトホール６９ａを介して画素電極１７ａに接続される。これにより、第２上層容量電極３７ｂと第１下層容量電極４７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図１１参照）が形成される。
また、第１上層容量電極３７ａはゲート絶縁膜を介して第２下層容量電極４７ｂと重なるとともに、第１上層容量電極３７ａに接続された第１上層容量電極延伸部２８ａがコンタクト電極７８ａに接続され、コンタクト電極７８ａはコンタクトホール６８ａを介して画素電極１７ａに接続される。第２下層容量電極４７ｂに接続された第２下層容量電極延伸部２８ｂは、コンタクト電極７８ｂに接続され、コンタクト電極７８ｂはコンタクトホール６８ｂを介して画素電極１７ｂに接続される。これにより、第１上層容量電極３７ａと第２下層容量電極４７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図１１参照）が形成される。
また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図１１参照）が形成される。また、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図１１参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
この構成によれば、画素電極１７ａを含む副画素は「暗」、画素電極１７ｂを含む副画素は「明」となる。
図１２の液晶パネルでは、画素電極１７ａと画素電極１７ｂとを、並列する２つの結合容量（Ｃａｂ１・Ｃａｂ２）によって接続（容量結合）しているため、例えば、図１２のＰで、第２上層容量電極３７ｂと第１下層容量電極４７ａとが（製造工程等において）短絡してしまった場合には、第２上層容量電極３７ｂを、画素電極１７ｂとの接続箇所および短絡箇所間でレーザ切断する修正工程を行うことにより、画素電極１７ａ・１７ｂの容量結合を維持することができる。また、第１上層容量電極３７ａと第２下層容量電極４７ｂとが短絡してしまった場合には、第１上層容量電極３７ａを、画素電極１７ａとの接続箇所および短絡箇所間でレーザ切断すればよい。
また、図１２の液晶パネルでは、第１・第２下層容量電極４７ａ・４７ｂそれぞれが、第１・第２上層容量電極３７ａ・３７ｂよりも面積が大きいため、各容量電極のアライメントがある程度ずれた場合でも、第１下層容量電極４７ａおよび第２上層容量電極３７ｂの重なり面積と、第２下層容量電極４７ｂおよび第１上層容量電極３７ａの重なり面積、すなわち結合容量（Ｃａｂ１・Ｃａｂ２）の総量が変化しにくいというメリットがある。なお、第１・第２上層容量電極３７ａ・３７ｂそれぞれが、第１・第２下層容量電極４７ａ・４７ｂよりも面積が大きい構成でもよく、この場合にも上記と同様の効果が得られる。
図１の液晶パネルでは、各画素においてトランジスタに近接する方の画素電極を該トランジスタに接続しているが、これに限定されない。図１３に示すように、行方向に隣り合う２つの画素の一方ではトランジスタに近接する方の画素電極を該トランジスタに接続し、他方ではトランジスタから遠い方の画素電極を該トランジスタに接続してもよい。
図１３の液晶パネルを備えた液晶表示装置においてデータ信号線１５ｘ・１５ｙを図５のように駆動すると、フレームＦ１では、画素電極１７ａ（プラス極性）を含む副画素は「明」、画素電極１７ｂ（プラス極性）を含む副画素は「暗」となり、画素電極１７ｃ（マイナス極性）を含む副画素は「明」、画素電極１７ｄ（マイナス極性）を含む副画素は「暗」となり、画素電極１７Ａ（マイナス極性）を含む副画素は「暗」、画素電極１７Ｂ（マイナス極性）を含む副画素は「明」となり、全体としては、図１４（ａ）のようになる。また、フレームＦ２では、画素電極１７ａ（マイナス極性）を含む副画素は「明」、画素電極１７ｂ（マイナス極性）を含む副画素は「暗」となり、画素電極１７ｃ（プラス極性）を含む副画素は「明」、画素電極１７ｄ（プラス極性）を含む副画素は「暗」となり、画素電極１７Ａ（プラス極性）を含む副画素は「暗」、画素電極１７Ｂ（プラス極性）を含む副画素は「明」となり、全体としては、図１４（ｂ）のようになる。
図１３の液晶パネルによれば、明副画素が行方向に並んだり、暗副画素同士が行方向に並んだりすることがなくなるため、行方向のスジムラを低減することができる。
図１３の画素１０１・１０３の具体例を図１５に示す。同図に示されるように、画素１０１では、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、長方形形状の画素電極１７ａと長方形形状の画素電極１７ｂとが列方向に並べられており、第１画素電極の外周をなす４辺のうち１辺と第２画素電極の外周をなす４辺のうち１辺とが隣接している。そして、第１・第２上層容量電極３７ａ・３７ｂそれぞれが、この隣接する２辺の間隙（画素電極１７ａ・１７ｂの間隙）に重なるように配されている。また、第１下層容量電極４７ａが、この隣接する２辺の間隙（画素電極１７ａ・１７ｂの間隙）と第２上層容量電極３７ｂとに重なるように配され、第２下層容量電極４７ｂが、この隣接する２辺の間隙（画素電極１７ａ・１７ｂの間隙）と第１上層容量電極３７ａとに重なるように配されている。保持容量配線１８ｐは、該保持容量配線１８ｐから枝分かれした保持容量配線延伸部を備え、平面的に視て、画素電極１７ａ・１７ｂのエッジの一部と重なるように延伸して設けられている。
より詳細には、画素電極１７ａと画素電極１７ｂとの間隙において、第１上層容量電極３７ａと第２上層容量電極３７ｂとが行方向に並んで配され、第１下層容量電極４７ａと第２下層容量電極４７ｂとが行方向に並んで配され、第１上層容量電極３７ａと第２下層容量電極４７ｂとが重なるとともに、第２上層容量電極３７ｂと第１下層容量電極４７ａとが重なり、これら重なり部分が、行方向に並んで配されている。保持容量配線１８ｐの保持容量配線延伸部は、画素領域を囲むように設けられ、画素電極１７ａ・１７ｂの間隙を形成する両辺を除いたそれぞれの３辺と重なっている。
そして、走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、同層に形成された第１上層容量電極３７ａに繋がるとともに、コンタクト電極７７ａに接続され、コンタクト電極７７ａはコンタクトホール１１ａを介して画素電極１７ａに接続される。
第１上層容量電極３７ａはゲート絶縁膜を介して第２下層容量電極４７ｂと重なり、第２下層容量電極４７ｂに接続された第２下層容量電極延伸部２８ｂは、コンタクト電極７８ｂに接続され、コンタクト電極７８ｂはコンタクトホール６８ｂを介して画素電極１７ｂに接続される。これにより、第１上層容量電極３７ａと第２下層容量電極４７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図１３参照）が形成される。
また、第２上層容量電極３７ｂはゲート絶縁膜を介して第１下層容量電極４７ａと重なるとともに、第２上層容量電極３７ｂに接続された第２上層容量電極延伸部２９ｂがコンタクト電極７９ｂに接続され、コンタクト電極７９ｂはコンタクトホール６９ｂを介して画素電極１７ｂに接続される。第１下層容量電極４７ａに接続された第１下層容量電極延伸部２９ａは、コンタクト電極７９ａに接続され、コンタクト電極７９ａはコンタクトホール６９ａを介して画素電極１７ａに接続される。これにより、第２上層容量電極３７ｂと第１下層容量電極４７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図１３参照）が形成される。
また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図１３参照）が形成される。また、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図１３参照）が形成される。
この構成によれば、画素１０１では、画素電極１７ａを含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。
一方、画素１０３では、データ信号線１５ｙおよび走査信号線１６ｘの交差部近傍にトランジスタ１２Ａが配され、両信号線（１５ｙ・１６ｘ）で画される画素領域に、長方形形状の画素電極１７Ａと長方形形状の画素電極１７Ｂとが列方向に並べられており、第１画素電極の外周をなす４辺のうち１辺と第２画素電極の外周をなす４辺のうち１辺とが隣接している。そして、第１・第２上層容量電極３７Ａ・３７Ｂそれぞれが、この隣接する２辺の間隙（画素電極１７Ａ・１７Ｂの間隙）と重なるように配されている。また、第１下層容量電極４７Ａが、この隣接する２辺の間隙（画素電極１７Ａ・１７Ｂの間隙）と第２上層容量電極３７Ｂとに重なるように配され、第２下層容量電極４７Ｂが、この隣接する２辺の間隙（画素電極１７Ａ・１７Ｂの間隙）と第１上層容量電極３７Ａとに重なるように配されている。保持容量配線１８ｐは、該保持容量配線１８ｐから枝分かれした保持容量配線延伸部を備え、平面的に視て、画素電極１７Ａ・１７Ｂのエッジの一部と重なるように延伸して設けられている。
より詳細には、画素電極１７Ａと画素電極１７Ｂとの間隙において、第１上層容量電極３７Ａと第２上層容量電極３７Ｂとが行方向に並んで配され、第１下層容量電極４７Ａと第２下層容量電極４７Ｂとが行方向に並んで配され、第１上層容量電極３７Ａと第２下層容量電極４７Ｂとが重なるとともに、第２上層容量電極３７Ｂと第１下層容量電極４７Ａとが重なり、これら重なり部分が、行方向に並んで配されている。保持容量配線１８ｐの保持容量配線延伸部は、画素領域を囲むように設けられ、画素電極１７Ａ・１７Ｂの間隙を形成する両辺を除いたそれぞれの３辺と重なっている。
そして、走査信号線１６ｘ上には、トランジスタ１２Ａのソース電極８Ａおよびドレイン電極９Ａが形成され、ソース電極８Ａはデータ信号線１５ｙに接続される。ドレイン電極９Ａはドレイン引き出し配線２７Ａに接続され、ドレイン引き出し配線２７Ａは、同層に形成された第２上層容量電極３７Ｂに繋がる。第２上層容量電極３７Ｂに接続された第２上層容量電極延伸部２９Ｂは、コンタクト電極７９Ｂに接続され、コンタクト電極７９Ｂはコンタクトホール６９Ｂを介して画素電極１７Ｂに接続される。
第２上層容量電極３７Ｂはゲート絶縁膜を介して第１下層容量電極４７Ａと重なり、第１下層容量電極４７Ａに接続された第１下層容量電極延伸部２９Ａは、コンタクト電極７９Ａに接続され、コンタクト電極７９Ａはコンタクトホール６９Ａを介して画素電極１７Ａに接続される。これにより、第２上層容量電極３７Ｂと第１下層容量電極４７Ａとの重なり部分に画素電極１７Ａ・１７Ｂ間の結合容量ＣＡＢ２（図１３参照）が形成される。
また、第１上層容量電極３７Ａはゲート絶縁膜を介して第２下層容量電極４７Ｂと重なるとともに、第１上層容量電極３７Ａに接続された第１上層容量電極延伸部２８Ａがコンタクト電極７８Ａに接続され、コンタクト電極７８Ａはコンタクトホール６８Ａを介して画素電極１７Ａに接続される。第２下層容量電極４７Ｂに接続された第２下層容量電極延伸部２８Ｂは、コンタクト電極７８Ｂに接続され、コンタクト電極７８Ｂはコンタクトホール６８Ｂを介して画素電極１７Ｂに接続される。これにより、第１上層容量電極３７Ａと第２下層容量電極４７Ｂとの重なり部分に画素電極１７Ａ・１７Ｂ間の結合容量ＣＡＢ１（図１３参照）が形成される。
また、画素電極１７Ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量ＣｈＡ（図１３参照）が形成される。また、画素電極１７Ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量ＣｈＢ（図１３参照）が形成される。
この構成によれば、画素１０３では、画素電極１７Ａを含む副画素は「暗」、画素電極１７Ｂを含む副画素は「明」となる。
図２および図９の画素１０１を図１６のように変形してもよい。図１６の構成では、図９における第１下層容量電極４７ａが省略され、画素電極１７ａに重なる領域において、第１上層容量電極３７ａと第２上層容量電極３７ｂとが行方向に並んで配され、第１上層容量電極３７ａと第２下層容量電極４７ｂとが重なっている。保持容量配線１８ｐの保持容量配線延伸部は、画素領域を囲むように設けられ、画素電極１７ａ・１７ｂの間隙を形成する両辺を除いたそれぞれの３辺と重なっている。
走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクト電極７７ａに接続され、コンタクト電極７７ａはコンタクトホール１１ａを介して画素電極１７ａに接続される。
第１上層容量電極３７ａはゲート絶縁膜を介して第２下層容量電極４７ｂと重なるとともに、第１上層容量電極３７ａに接続された第１上層容量電極延伸部２８ａがコンタクト電極７８ａに接続され、コンタクト電極７８ａはコンタクトホール６８ａを介して画素電極１７ａに接続される。第２下層容量電極４７ｂに接続された第２下層容量電極延伸部２８ｂは、コンタクト電極７８ｂに接続され、コンタクト電極７８ｂはコンタクトホール６８ｂを介して画素電極１７ｂに接続される。これにより、第１上層容量電極３７ａと第２下層容量電極４７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図１参照）が形成される。
また、第２上層容量電極３７ｂは、層間絶縁膜を介して画素電極１７ａと重なっている。第２上層容量電極３７ｂに接続された第２上層容量電極延伸部２９ｂはコンタクト電極７９ｂに接続され、コンタクト電極７９ｂはコンタクトホール６９ｂを介して画素電極１７ｂに接続される。これにより、第２上層容量電極３７ｂと画素電極１７ａとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図１参照）が形成される。
また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図１参照）が形成される。また、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図１参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
この構成によれば、画素電極１７ａを含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。
図１７は図１６のＸ１−Ｙ１矢視断面図である。同図に示すように、本液晶パネルは、アクティブマトリクス基板３と、これに対向するカラーフィルタ基板３０と、両基板（３・３０）間に配される液晶層４０とを備える。
アクティブマトリクス基板３では、ガラス基板３１上に、第２下層容量電極４７ｂと、第２下層容量電極延伸部２８ｂと、コンタクト電極７８ｂとが形成され、これらを覆うように無機ゲート絶縁膜２２が形成されている。なお、図示しないが、走査信号線も基板上に形成される。無機ゲート絶縁膜２２の上層には、半導体層（ｉ層およびｎ＋層；図示せず）と、ｎ＋層に接するソース電極およびドレイン電極（ともに図示せず）と、第１上層容量電極３７ａと、第１上層容量電極延伸部２８ａと、コンタクト電極７８ａとが形成され、これらを覆うように無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には画素電極１７ａ・１７ｂが形成され、さらに、これら（画素電極１７ａ・１７ｂ）を覆うように配向膜（図示せず）が形成されている。
ここで、コンタクトホール６８ａでは、無機層間絶縁膜２５が刳り貫かれており、これによって、画素電極１７ａとコンタクト電極７８ａとが接続される。また、コンタクトホール６８ｂでは、無機層間絶縁膜２５および無機ゲート絶縁膜２２が刳り貫かれており、これによって、画素電極１７ｂとコンタクト電極７８ｂとが接続される。すなわち、画素電極１７ａと第１上層容量電極３７ａとが電気的に接続され、画素電極１７ｂと第２下層容量電極４７ｂとが電気的に接続される。そして、第１上層容量電極３７ａと第２下層容量電極４７ｂとが無機ゲート絶縁膜２２を介して重なっており、これによって、結合容量Ｃａｂ１（図１参照）が形成される。なお、第１上層容量電極３７ａの上層には、無機層間絶縁膜２５を介して画素電極１７ａが形成されている。
図１８は図１６のＸ２−Ｙ２矢視断面図である。同図に示すように、アクティブマトリクス基板３では、ガラス基板３１上に、無機ゲート絶縁膜２２が形成されている。なお、図示しないが、走査信号線も基板上に形成される。無機ゲート絶縁膜２２の上層には、半導体層（ｉ層およびｎ＋層；図示せず）と、ｎ＋層に接するソース電極およびドレイン電極（ともに図示せず）と、第２上層容量電極３７ｂと、第２上層容量電極延伸部２９ｂと、コンタクト電極７９ｂとが形成され、これらを覆うように無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には画素電極１７ａ・１７ｂが形成され、さらに、これら（画素電極１７ａ・１７ｂ）を覆うように配向膜（図示せず）が形成されている。
ここで、コンタクトホール６９ｂでは、無機層間絶縁膜２５が刳り貫かれており、これによって、画素電極１７ｂとコンタクト電極７９ｂとが接続される。すなわち、画素電極１７ｂと第２上層容量電極３７ｂとが電気的に接続される。そして、第２上層容量電極３７ｂと画素電極１７ａとが、無機層間絶縁膜２５を介して重なっており、これによって、結合容量Ｃａｂ２（図１参照）が形成される。
なお、図１７および図１８に示すように、カラーフィルタ基板３０では、ガラス基板３２上に着色層１４が形成され、その上層に共通電極（ｃｏｍ）２８が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。
図１６の液晶パネルでは、画素電極１７ａと画素電極１７ｂとを、平面的に並列する２つの結合容量（（Ｃａｂ１）・（Ｃａｂ２））によって接続（容量結合）しているため、例えば、図１６のＰで第１上層容量電極３７ａと、第２下層容量電極４７ｂあるいはデータ信号線１５ｘとが（製造工程等において）短絡してしまった場合には、第１上層容量電極３７ａを、コンタクトホール６８ａおよび短絡箇所の間でレーザ切断する修正工程を行うことにより、画素電極１７ａ・１７ｂの容量結合を維持することができる。なお、第１上層容量電極３７ａと第２下層容量電極４７ｂとが短絡し上記レーザ切断を行った場合には、画素電極１７ｂと第１上層容量電極３７ａとが導通し同電位となっており、第１上層容量電極３７ａと画素電極１７ａとが無機層間絶縁膜２５を介して重なることで画素電極１７ａと画素電極１７ｂの容量結合を維持できる。
図１６の画素１０１を図１９のように変形してもよい。図１９の構成では、画素電極１７ｂに重なる領域において、第１上層容量電極３７ａと第２上層容量電極３７ｂとが行方向に並んで配され、第２上層容量電極３７ｂと第１下層容量電極４７ａとが重なっている。
この構成によれば、第１上層容量電極３７ａは、層間絶縁膜を介して画素電極１７ｂと重なり、第１上層容量電極３７ａに接続された第１上層容量電極延伸部２８ａはコンタクト電極７８ａに接続され、コンタクト電極７８ａはコンタクトホール６８ａを介して画素電極１７ａに接続される。これにより、第１上層容量電極３７ａと画素電極１７ｂとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図１参照）が形成される。
また、第２上層容量電極３７ｂはゲート絶縁膜を介して第１下層容量電極４７ａと重なるとともに、第２上層容量電極３７ｂに接続された第２上層容量電極延伸部２９ｂがコンタクト電極７９ｂに接続され、コンタクト電極７９ｂはコンタクトホール６９ｂを介して画素電極１７ｂに接続される。第１下層容量電極４７ａに接続された第１下層容量電極延伸部２９ａは、コンタクト電極７９ａに接続され、コンタクト電極７９ａはコンタクトホール６９ａを介して画素電極１７ａに接続される。これにより、第２上層容量電極３７ｂと第１下層容量電極４７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図１参照）が形成される。
図１９の液晶パネルでは、図１６の液晶パネルと同様、画素電極１７ａと画素電極１７ｂとを、平面的に並列する２つの結合容量（（Ｃａｂ１）・（Ｃａｂ２））によって接続（容量結合）しているため、例えば、図１９のＰで、第２上層容量電極３７ｂと、第１下層容量電極４７ａあるいはデータ信号線１５ｙとが（製造工程等において）短絡してしまった場合には、第２上層容量電極３７ｂを、コンタクトホール６９ｂおよび短絡箇所の間でレーザ切断する修正工程を行うことにより、画素電極１７ａ・１７ｂの容量結合を維持することができる。なお、第２上層容量電極３７ｂと第１下層容量電極４７ａとが短絡し上記レーザ切断を行った場合には、画素電極１７ａと第２上層容量電極３７ｂとが導通し同電位となっており、第２上層容量電極３７ｂと画素電極１７ｂとが無機層間絶縁膜２５を介して重なることで画素電極１７ａと画素電極１７ｂの容量結合を維持できる。
以上のように、図１６および図１９の構成によれば、一方の上層容量電極が下層容量電極と重なり、他方の上層容量電極が画素電極と重なり、これら重なり部が平面的に並列に配されているため、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができる。
〔実施の形態２〕
図２０は実施の形態２にかかる液晶パネルの一部を示す等価回路図である。図２０に示すように、本液晶パネルは、列方向（図中上下方向）に延伸するデータ信号線（１５ｘ・１５ｙ）、行方向（図中左右方向）に延伸する走査信号線（１６ｘ・１６ｙ）、行および列方向に並べられた画素（１０１〜１０４）、保持容量配線（１８ｐ・１８ｑ）、および共通電極（対向電極）ｃｏｍを備え、各画素の構造は同一である。なお、画素１０１・１０２が含まれる画素列と、画素１０３・１０４が含まれる画素列とが隣接し、画素１０１・１０３が含まれる画素行と、画素１０２・１０４が含まれる画素行とが隣接している。
本液晶パネルでは、１つの画素に対応して１本のデータ信号線と１本の走査信号線とが設けられる。１つの画素に２つの画素電極が列方向に並べられて設けられ、画素１０１に設けられた２つの画素電極１７ａ・１７ｂ、および画素１０２に設けられた２つの画素電極１７ｃ・１７ｄが一列に配されるとともに、画素１０３に設けられた２つの画素電極１７Ａ・１７Ｂ、および画素１０４に設けられた２つの画素電極１７Ｃ・１７Ｄが一列に配され、画素電極１７ａと１７Ａ、画素電極１７ｂと１７Ｂ、画素電極１７ｃと１７Ｃ、画素電極１７ｄと１７Ｄが、それぞれ行方向に隣接している。
画素１０１では、画素電極１７ａ・１７ｂが、平面的に視て、行方向に並列に配された結合容量Ｃａｂ１・Ｃａｂ２、および、結合容量Ｃａｂ２と積層方向に並列に配された結合容量Ｃａｂ２１を介して接続され、画素電極１７ａが、走査信号線１６ｘに接続されたトランジスタ１２ａを介してデータ信号線１５ｘに接続され、画素電極１７ａと保持容量配線１８ｐとの間に保持容量Ｃｈａが形成され、画素電極１７ｂと保持容量配線１８ｐとの間に保持容量Ｃｈｂが形成され、画素電極１７ａおよび共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極１７ｂおよび共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。
また、画素１０１と列方向に隣接する画素１０２では、画素電極１７ｃ・１７ｄが、平面的に視て、行方向に並列に配された結合容量Ｃｃｄ１・Ｃｃｄ２、および、結合容量Ｃｃｄ２と積層方向に並列に配された結合容量Ｃｃｄ２１を介して接続され、画素電極１７ｃが、走査信号線１６ｙに接続されたトランジスタ１２ｃを介してデータ信号線１５ｘに接続され、画素電極１７ｃと保持容量配線１８ｑとの間に保持容量Ｃｈｃが形成され、画素電極１７ｄと保持容量配線１８ｑとの間に保持容量Ｃｈｄが形成され、画素電極１７ｃおよび共通電極ｃｏｍ間に液晶容量Ｃｌｃが形成され、画素電極１７ｄおよび共通電極ｃｏｍ間に液晶容量Ｃｌｄが形成されている。
また、画素１０１と行方向に隣接する画素１０３では、画素電極１７Ａ・１７Ｂが、平面的に視て、行方向に並列に配された結合容量ＣＡＢ１・ＣＡＢ２、および、結合容量ＣＡＢ２と積層方向に並列に配された結合容量ＣＡＢ２１を介して接続され、画素電極１７Ａが、走査信号線１６ｘに接続されたトランジスタ１２Ａを介してデータ信号線１５ｙに接続され、画素電極１７Ａと保持容量配線１８ｐとの間に保持容量ＣｈＡが形成され、画素電極１７Ｂと保持容量配線１８ｐとの間に保持容量ＣｈＢが形成され、画素電極１７Ａおよび共通電極ｃｏｍ間に液晶容量ＣｌＡが形成され、画素電極１７Ｂおよび共通電極ｃｏｍ間に液晶容量ＣｌＢが形成されている。
本液晶パネルを備えた液晶表示装置においてデータ信号線１５ｘ・１５ｙを図５のように駆動すると、フレームＦ１では、画素電極１７ａ（プラス極性）を含む副画素は「明」、画素電極１７ｂ（プラス極性）を含む副画素は「暗」となり、画素電極１７ｃ（マイナス極性）を含む副画素は「明」、画素電極１７ｄ（マイナス極性）を含む副画素は「暗」となり、画素電極１７Ａ（マイナス極性）を含む副画素は「明」、画素電極１７Ｂ（マイナス極性）を含む副画素は「暗」となり、全体としては、図６（ａ）のようになる。また、フレームＦ２では、画素電極１７ａ（マイナス）を含む副画素は「明」、画素電極１７ｂ（マイナス）を含む副画素は「暗」となり、画素電極１７ｃ（プラス極性）を含む副画素は「明」、画素電極１７ｄ（プラス極性）を含む副画素は「暗」となり、画素電極１７Ａ（プラス極性）を含む副画素は「明」、画素電極１７Ｂ（プラス極性）を含む副画素は「暗」となり、全体としては、図６（ｂ）のようになる。
図２０の画素１０１の具体例を図２１に示す。同図に示されるように、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、長方形形状の画素電極１７ａと長方形形状の画素電極１７ｂとが列方向に並べられており、第１画素電極の外周をなす４辺のうち１辺と第２画素電極の外周をなす４辺のうち１辺とが隣接している。第１・第２上層容量電極３７ａ・３７ｂそれぞれが、画素電極１７ａに重なるように配されている。また、第１下層容量電極４７ａが、画素電極１７ａと第２上層容量電極３７ｂとに重なるように配され、第２下層容量電極４７ｂが、画素電極１７ａと第１上層容量電極３７ａとに重なるように配されている。保持容量配線１８ｐは、該保持容量配線１８ｐから枝分かれした保持容量配線延伸部を備え、平面的に視て、画素電極１７ａ・１７ｂのエッジの一部と重なるように延伸して設けられている。
より詳細には、画素電極１７ａに重なる領域において、第１上層容量電極３７ａと第２上層容量電極３７ｂとが行方向に並んで配され、第１下層容量電極４７ａと第２下層容量電極４７ｂとが行方向に並んで配され、第１上層容量電極３７ａと第２下層容量電極４７ｂとが重なるとともに、第２上層容量電極３７ｂと第１下層容量電極４７ａとが重なり、これら重なり部分が、行方向に並んで配されている。保持容量配線１８ｐの保持容量配線延伸部は、画素領域を囲むように設けられ、画素電極１７ａ・１７ｂの間隙を形成する両辺を除いたそれぞれの３辺と重なっている。
そして、走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクト電極７７ａに接続され、コンタクト電極７７ａはコンタクトホール１１ａを介して画素電極１７ａに接続される。
ドレイン引き出し配線２７ａと同層に形成される第１上層容量電極３７ａはゲート絶縁膜を介して第２下層容量電極４７ｂと重なるとともに、第１上層容量電極３７ａに接続された第１上層容量電極延伸部２８ａがコンタクト電極７８ａに接続され、コンタクト電極７８ａはコンタクトホール６８ａを介して画素電極１７ａに接続される。第２下層容量電極４７ｂに接続された第２下層容量電極延伸部２８ｂは、コンタクト電極７８ｂに接続され、コンタクト電極７８ｂはコンタクトホール６８ｂを介して画素電極１７ｂに接続される。これにより、第１上層容量電極３７ａと第２下層容量電極４７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図２０参照）が形成される。
また、第２上層容量電極３７ｂは、ゲート絶縁膜を介して第１下層容量電極４７ａと重なるとともに、層間絶縁膜を介して画素電極１７ａと重なっている。第２上層容量電極３７ｂに接続された第２上層容量電極延伸部２９ｂはコンタクト電極７９ｂに接続され、コンタクト電極７９ｂはコンタクトホール６９ｂを介して画素電極１７ｂに接続される。第１下層容量電極４７ａに接続された第１下層容量電極延伸部２９ａはコンタクト電極７９ａに接続され、コンタクト電極７９ａはコンタクトホール６９ａを介して画素電極１７ａに接続される。これにより、第２上層容量電極３７ｂと第１下層容量電極４７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図２０参照）が形成され、第２上層容量電極３７ｂと画素電極１７ａとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２１（図２０参照）が形成される。
また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図２０参照）が形成される。また、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図２０参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
この構成によれば、画素電極１７ａを含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。
図２２は図２１のＸ１−Ｙ１矢視断面図である。同図に示すように、本液晶パネルは、アクティブマトリクス基板３と、これに対向するカラーフィルタ基板３０と、両基板（３・３０）間に配される液晶層４０とを備える。
アクティブマトリクス基板３では、ガラス基板３１上に、第２下層容量電極４７ｂと、第２下層容量電極延伸部２８ｂと、コンタクト電極７８ｂとが形成され、これらを覆うように無機ゲート絶縁膜２２が形成されている。なお、図示しないが、走査信号線も基板上に形成される。無機ゲート絶縁膜２２の上層には、半導体層（ｉ層およびｎ＋層；図示せず）と、ｎ＋層に接するソース電極およびドレイン電極（ともに図示せず）と、第１上層容量電極３７ａと、第１上層容量電極延伸部２８ａと、コンタクト電極７８ａとが形成され、これらを覆うように無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には画素電極１７ａ・１７ｂが形成され、さらに、これら（画素電極１７ａ・１７ｂ）を覆うように配向膜（図示せず）が形成されている。
ここで、コンタクトホール６８ａでは、無機層間絶縁膜２５が刳り貫かれており、これによって、画素電極１７ａとコンタクト電極７８ａとが接続される。また、コンタクトホール６８ｂでは、無機層間絶縁膜２５および無機ゲート絶縁膜２２が刳り貫かれており、これによって、画素電極１７ｂとコンタクト電極７８ｂとが接続される。すなわち、画素電極１７ａと第１上層容量電極３７ａとが電気的に接続され、画素電極１７ｂと第２下層容量電極４７ｂとが電気的に接続される。そして、第１上層容量電極３７ａと第２下層容量電極４７ｂとが無機ゲート絶縁膜２２を介して重なっており、これによって、結合容量Ｃａｂ１（図２０参照）が形成される。なお、第１上層容量電極３７ａの上層には、無機層間絶縁膜２５を介して画素電極１７ａが形成されている。
図２３は図２１のＸ２−Ｙ２矢視断面図である。同図に示すように、アクティブマトリクス基板３では、ガラス基板３１上に、第１下層容量電極４７ａと、第１下層容量電極延伸部２９ａと、コンタクト電極７９ａとが形成され、これらを覆うように無機ゲート絶縁膜２２が形成されている。なお、図示しないが、走査信号線も基板上に形成される。無機ゲート絶縁膜２２の上層には、半導体層（ｉ層およびｎ＋層；図示せず）と、ｎ＋層に接するソース電極およびドレイン電極（ともに図示せず）と、第２上層容量電極３７ｂと、第２上層容量電極延伸部２９ｂと、コンタクト電極７９ｂとが形成され、これらを覆うように無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には画素電極１７ａ・１７ｂが形成され、さらに、これら（画素電極１７ａ・１７ｂ）を覆うように配向膜（図示せず）が形成されている。
ここで、コンタクトホール６９ａでは、無機層間絶縁膜２５および無機ゲート絶縁膜２２が刳り貫かれており、これによって、画素電極１７ａとコンタクト電極７９ａとが接続される。また、コンタクトホール６９ｂでは、無機層間絶縁膜２５が刳り貫かれており、これによって、画素電極１７ｂとコンタクト電極７９ｂとが接続される。すなわち、画素電極１７ａと第１下層容量電極４７ａとが電気的に接続され、画素電極１７ｂと第２上層容量電極３７ｂとが電気的に接続される。そして、第２上層容量電極３７ｂと第１下層容量電極４７ａとが、無機ゲート絶縁膜２２を介して重なっており、これによって、結合容量Ｃａｂ２（図２０参照）が形成される。また、第２上層容量電極３７ｂと画素電極１７ａとが、無機層間絶縁膜２５を介して重なっており、これによって、結合容量Ｃａｂ２１（図２０参照）が形成される。
なお、図２２および図２３に示すように、カラーフィルタ基板３０では、ガラス基板３２上に着色層１４が形成され、その上層に共通電極（ｃｏｍ）２８が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。
図２１の液晶パネルでは、画素電極１７ａと画素電極１７ｂとを、平面的に並列する２つの結合容量（（Ｃａｂ１）・（Ｃａｂ２＋Ｃａｂ２１））によって接続（容量結合）しているため、例えば、図２１のＰで、第１上層容量電極３７ａと、第２下層容量電極４７ｂあるいはデータ信号線１５ｘとが（製造工程等において）短絡してしまった場合には、第１上層容量電極３７ａを、コンタクトホール６８ａおよび短絡箇所の間でレーザ切断する修正工程を行うことにより、画素電極１７ａ・１７ｂの容量結合を維持することができる。なお、第１上層容量電極３７ａと第２下層容量電極４７ｂとが短絡し上記レーザ切断を行った場合には、画素電極１７ｂと第１上層容量電極３７ａとが導通し同電位となっており、第１上層容量電極３７ａと画素電極１７ａとが無機層間絶縁膜２５を介して重なることで画素電極１７ａと画素電極１７ｂの容量結合を維持できる。さらに、製造工程等でコンタクトホール６８ａが形成不良となった場合でも、画素電極１７ａ・１７ｂの容量結合を維持することができる。なお、第２上層容量電極３７ｂと、第１下層容量電極４７ａあるいは画素電極１７ａとが短絡した場合には、第２上層容量電極３７ｂを、コンタクトホール６９ｂおよび短絡箇所の間でレーザ切断すればよい。
上記修正工程を行う場合には、例えば、アクティブマトリクス基板の裏面（ガラス基板側）から、第１上層容量電極延伸部２８ａ（コンタクトホール６８ａ以降の部分）にレーザを照射してこれを切断する。なお、第１上層容量電極３７ａとデータ信号線１５ｘあるいは画素電極１７ｂとが短絡してしまった場合に、画素電極１７ａのうちコンタクトホール６８ａ内の部分をレーザ等により除去（トリミング）して画素電極１７ａと第１上層容量電極３７ａとを電気的に切り離すことによっても、画素電極１７ａ・１７ｂの容量結合を維持することができる。
以上から、本実施の形態によれば、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができる。
また、図２１の液晶パネルでは、第１・第２下層容量電極４７ａ・４７ｂそれぞれが、第１・第２上層容量電極３７ａ・３７ｂよりも面積が大きいため、各容量電極のアライメントがある程度ずれた場合でも、第１下層容量電極４７ａおよび第２上層容量電極３７ｂの重なり面積と、第２下層容量電極４７ｂおよび第１上層容量電極３７ａの重なり面積、すなわち結合容量（（Ｃａｂ１）・（Ｃａｂ２＋Ｃａｂ２１））の総量が変化しにくいというメリットがある。なお、第１・第２上層容量電極３７ａ・３７ｂそれぞれが、第１・第２下層容量電極４７ａ・４７ｂよりも面積が大きい構成でもよく、この場合にも上記と同様の効果が得られる。
図２１の画素１０１を図２５のように変形してもよい。なお、図２４は、図２５の液晶パネルに対応する等価回路図である。図２４に示すように、例えば画素１０１では、画素電極１７ａ・１７ｂが、平面的に視て、行方向に並列に配された結合容量Ｃａｂ１・Ｃａｂ２、および、結合容量Ｃａｂ１と積層方向に並列に配された結合容量Ｃａｂ１１を介して接続され、画素電極１７ａが、走査信号線１６ｘに接続されたトランジスタ１２ａを介してデータ信号線１５ｘに接続され、画素電極１７ａと保持容量配線１８ｐとの間に保持容量Ｃｈａが形成され、画素電極１７ｂと保持容量配線１８ｐとの間に保持容量Ｃｈｂが形成され、画素電極１７ａおよび共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極１７ｂおよび共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。
より詳細には、図２５に示すように、第１・第２上層容量電極３７ａ・３７ｂそれぞれが、画素電極１７ｂに重なるように配されている。第１下層容量電極４７ａは、画素電極１７ｂと第２上層容量電極３７ｂとに重なるように配され、第２下層容量電極４７ｂは、画素電極１７ｂと第１上層容量電極３７ａとに重なるように配されている。保持容量配線１８ｐは、該保持容量配線１８ｐから枝分かれした保持容量配線延伸部を備え、平面的に視て、画素電極１７ａ・１７ｂのエッジの一部と重なるように延伸して設けられている。
より詳細には、画素電極１７ｂに重なる領域において、第１上層容量電極３７ａと第２上層容量電極３７ｂとが行方向に並んで配され、第１下層容量電極４７ａと第２下層容量電極４７ｂとが行方向に並んで配され、第１上層容量電極３７ａと第２下層容量電極４７ｂとが重なるとともに、第２上層容量電極３７ｂと第１下層容量電極４７ａとが重なり、これら重なり部分が、行方向に並んで配されている。保持容量配線１８ｐの保持容量配線延伸部は、画素領域を囲むように設けられ、画素電極１７ａ・１７ｂの間隙を形成する両辺を除いたそれぞれの３辺と重なっている。
そして、走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクト電極７７ａに接続され、コンタクト電極７７ａはコンタクトホール１１ａを介して画素電極１７ａに接続される。
第１上層容量電極３７ａはゲート絶縁膜を介して第２下層容量電極４７ｂと重なるとともに、層間絶縁膜を介して画素電極１７ｂと重なっている。第１上層容量電極３７ａに接続された第１上層容量電極延伸部２８ａはコンタクト電極７８ａに接続され、コンタクト電極７８ａはコンタクトホール６８ａを介して画素電極１７ａに接続される。第２下層容量電極４７ｂに接続された第２下層容量電極延伸部２８ｂは、コンタクト電極７８ｂに接続され、コンタクト電極７８ｂはコンタクトホール６８ｂを介して画素電極１７ｂに接続される。これにより、第１上層容量電極３７ａと第２下層容量電極４７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図２４参照）が形成され、第１上層容量電極３７ａと画素電極１７ｂとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１１（図２４参照）が形成される。
また、第２上層容量電極３７ｂは、ゲート絶縁膜を介して第１下層容量電極４７ａと重なるとともに、第２上層容量電極３７ｂに接続された第２上層容量電極延伸部２９ｂがコンタクト電極７９ｂに接続され、コンタクト電極７９ｂはコンタクトホール６９ｂを介して画素電極１７ｂに接続される。第１下層容量電極４７ａに接続された第１下層容量電極延伸部２９ａはコンタクト電極７９ａに接続され、コンタクト電極７９ａはコンタクトホール６９ａを介して画素電極１７ａに接続される。これにより、第２上層容量電極３７ｂと第１下層容量電極４７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図２４参照）が形成される。
また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図２４参照）が形成される。また、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図２４参照）が形成される。
図２６は図２５のＸ１−Ｙ１矢視断面図である。同図に示すように、本液晶パネルは、アクティブマトリクス基板３と、これに対向するカラーフィルタ基板３０と、両基板（３・３０）間に配される液晶層４０とを備える。
アクティブマトリクス基板３では、ガラス基板３１上に、第２下層容量電極４７ｂと、第２下層容量電極延伸部２８ｂと、コンタクト電極７８ｂとが形成され、これらを覆うように無機ゲート絶縁膜２２が形成されている。なお、図示しないが、走査信号線も基板上に形成される。無機ゲート絶縁膜２２の上層には、半導体層（ｉ層およびｎ＋層；図示せず）と、ｎ＋層に接するソース電極およびドレイン電極（ともに図示せず）と、第１上層容量電極３７ａと、第１上層容量電極延伸部２８ａと、コンタクト電極７８ａとが形成され、これらを覆うように無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には画素電極１７ａ・１７ｂが形成され、さらに、これら（画素電極１７ａ・１７ｂ）を覆うように配向膜（図示せず）が形成されている。
ここで、コンタクトホール６８ａでは、無機層間絶縁膜２５が刳り貫かれており、これによって、画素電極１７ａとコンタクト電極７８ａとが接続される。また、コンタクトホール６８ｂでは、無機層間絶縁膜２５および無機ゲート絶縁膜２２が刳り貫かれており、これによって、画素電極１７ｂとコンタクト電極７８ｂとが接続される。すなわち、画素電極１７ａと第１上層容量電極３７ａとが電気的に接続され、画素電極１７ｂと第２下層容量電極４７ｂとが電気的に接続される。そして、第１上層容量電極３７ａと第２下層容量電極４７ｂとが無機ゲート絶縁膜２２を介して重なっており、これによって、結合容量Ｃａｂ１（図２４参照）が形成される。また、第１上層容量電極３７ａと画素電極１７ｂとが、無機層間絶縁膜２５を介して重なっており、これによって、結合容量Ｃａｂ１１（図２４参照）が形成される。
図２７は図２５のＸ２−Ｙ２矢視断面図である。同図に示すように、アクティブマトリクス基板３では、ガラス基板３１上に、第１下層容量電極４７ａと、第１下層容量電極延伸部２９ａと、コンタクト電極７９ａとが形成され、これらを覆うように無機ゲート絶縁膜２２が形成されている。なお、図示しないが、走査信号線も基板上に形成される。無機ゲート絶縁膜２２の上層には、半導体層（ｉ層およびｎ＋層；図示せず）と、ｎ＋層に接するソース電極およびドレイン電極（ともに図示せず）と、第２上層容量電極３７ｂと、第２上層容量電極延伸部２９ｂと、コンタクト電極７９ｂとが形成され、これらを覆うように無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には画素電極１７ａ・１７ｂが形成され、さらに、これら（画素電極１７ａ・１７ｂ）を覆うように配向膜（図示せず）が形成されている。
ここで、コンタクトホール６９ａでは、無機層間絶縁膜２５および無機ゲート絶縁膜２２が刳り貫かれており、これによって、画素電極１７ａとコンタクト電極７９ａとが接続される。また、コンタクトホール６９ｂでは、無機層間絶縁膜２５が刳り貫かれており、これによって、画素電極１７ｂとコンタクト電極７９ｂとが接続される。すなわち、画素電極１７ａと第１下層容量電極４７ａとが電気的に接続され、画素電極１７ｂと第２上層容量電極３７ｂとが電気的に接続される。そして、第２上層容量電極３７ｂと第１下層容量電極４７ａとが、無機ゲート絶縁膜２２を介して重なっており、これによって、結合容量Ｃａｂ２（図２４参照）が形成される。なお、第２上層容量電極３７ｂの上層には、無機層間絶縁膜２５を介して画素電極１７ｂが形成されている。
なお、図２６および図２７に示すように、カラーフィルタ基板３０では、ガラス基板３２上に着色層１４が形成され、その上層に共通電極（ｃｏｍ）２８が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。
図２５の液晶パネルでは、画素電極１７ａと画素電極１７ｂとを、平面的に並列する２つの結合容量（（Ｃａｂ１＋Ｃａｂ１１）・（Ｃａｂ２））によって接続（容量結合）しているため、例えば、図２５のＰで、第２上層容量電極３７ｂと、第１下層容量電極４７ａあるいはデータ信号線１５ｙとが（製造工程等において）短絡してしまった場合には、第２上層容量電極３７ｂを、コンタクトホール６９ｂおよび短絡箇所の間でレーザ切断する修正工程を行うことにより、画素電極１７ａ・１７ｂの容量結合を維持することができる。なお、第２上層容量電極３７ｂと第１下層容量電極４７ａとが短絡し上記レーザ切断を行った場合には、画素電極１７ａと第２上層容量電極３７ｂとが導通し同電位となっており、第２上層容量電極３７ｂと画素電極１７ｂとが無機層間絶縁膜２５を介して重なることで画素電極１７ａと画素電極１７ｂの容量結合を維持できる。
図２１および図２５の画素１０１を図２８のように変形してもよい。図２８の構成では、図２１における第１下層容量電極４７ａが省略され、それぞれの一部が切り欠かれた長方形形状の画素電極１７ａ・１７ｂが、互いにかみ合うように列方向に並べられている。第１上層容量電極３７ａは、画素電極１７ｂに重なるように配され、第２上層容量電極３７ｂは、画素電極１７ａに重なるように、行方向に第１上層容量電極３７ａと並んで配されている。また、第２下層容量電極４７ｂは、画素電極１７ｂと第１上層容量電極３７ａとに重なるように配されている。すなわち、第１上層容量電極３７ａと第２上層容量電極３７ｂとが行方向に並んで配され、第２下層容量電極４７ｂと第１上層容量電極３７ａと画素電極１７ｂとがこの順に積層方向に重なるとともに、第２上層容量電極３７ｂと画素電極１７ａとが積層方向に重なり、これら重なり部分が、行方向に並んで配されている。保持容量配線１８ｐの保持容量配線延伸部は、画素領域を囲むように設けられ、画素電極１７ａ・１７ｂの間隙を形成する両辺を除いたそれぞれの３辺と重なっている。
走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクト電極７７ａに接続され、コンタクト電極７７ａはコンタクトホール１１ａを介して画素電極１７ａに接続される。
第１上層容量電極３７ａはゲート絶縁膜を介して第２下層容量電極４７ｂと重なるとともに、層間絶縁膜を介して画素電極１７ｂと重なっている。第１上層容量電極３７ａに接続された第１上層容量電極延伸部２８ａはコンタクト電極７８ａに接続され、コンタクト電極７８ａはコンタクトホール６８ａを介して画素電極１７ａに接続される。第２下層容量電極４７ｂに接続された第２下層容量電極延伸部２８ｂは、コンタクト電極７８ｂに接続され、コンタクト電極７８ｂはコンタクトホール６８ｂを介して画素電極１７ｂに接続される。これにより、第１上層容量電極３７ａと第２下層容量電極４７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図２４参照）が形成され、第１上層容量電極３７ａと画素電極１７ｂとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１１（図２４参照）が形成される。
また、第２上層容量電極３７ｂは、層間絶縁膜を介して画素電極１７ａと重なっている。第２上層容量電極３７ｂに接続された第２上層容量電極延伸部２９ｂはコンタクト電極７９ｂに接続され、コンタクト電極７９ｂはコンタクトホール６９ｂを介して画素電極１７ｂに接続される。これにより、第２上層容量電極３７ｂと画素電極１７ａとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図２４参照）が形成される。
また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図２４参照）が形成される。また、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図２４参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
この構成によれば、画素電極１７ａを含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。
図２８の画素１０１を図２９のように変形してもよい。図２９の構成では、画素電極１７ｂに重なる第２下層容量電極４７ｂが省略され、第１下層容量電極４７ａが画素電極１７ａに重なっている。すなわち、第１上層容量電極３７ａと第２上層容量電極３７ｂとが行方向に並んで配され、第１上層容量電極３７ａと画素電極１７ｂとが積層方向に重なるとともに、第１下層容量電極４７ａと第２上層容量電極３７ｂと画素電極１７ａとがこの順に積層方向に重なり、これら重なり部分が、行方向に並んで配されている。
より詳細には、第１上層容量電極３７ａは、層間絶縁膜を介して画素電極１７ｂと重なり、第１上層容量電極３７ａに接続された第１上層容量電極延伸部２８ａはコンタクト電極７８ａに接続され、コンタクト電極７８ａはコンタクトホール６８ａを介して画素電極１７ａに接続される。これにより、第１上層容量電極３７ａと画素電極１７ｂとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図２４参照）が形成される。
また、第２上層容量電極３７ｂはゲート絶縁膜を介して第１下層容量電極４７ａと重なるとともに、第２上層容量電極３７ｂに接続された第２上層容量電極延伸部２９ｂがコンタクト電極７９ｂに接続され、コンタクト電極７９ｂはコンタクトホール６９ｂを介して画素電極１７ｂに接続される。第１下層容量電極４７ａに接続された第１下層容量電極延伸部２９ａは、コンタクト電極７９ａに接続され、コンタクト電極７９ａはコンタクトホール６９ａを介して画素電極１７ａに接続される。これにより、第２上層容量電極３７ｂと第１下層容量電極４７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図２４参照）が形成され、第２上層容量電極３７ｂと画素電極１７ａとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２１（図示せず）が形成される。
これら図２８および図２９の構成によっても、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができる。
〔実施の形態３〕
図３０は実施の形態３にかかる液晶パネルの一部を示す等価回路図である。図３０に示すように、本液晶パネルは、列方向（図中上下方向）に延伸するデータ信号線（１５ｘ・１５ｙ）、行方向（図中左右方向）に延伸する走査信号線（１６ｘ・１６ｙ）、行および列方向に並べられた画素（１０１〜１０４）、保持容量配線（１８ｐ・１８ｑ）、および共通電極（対向電極）ｃｏｍを備え、各画素の構造は同一である。なお、画素１０１・１０２が含まれる画素列と、画素１０３・１０４が含まれる画素列とが隣接し、画素１０１・１０３が含まれる画素行と、画素１０２・１０４が含まれる画素行とが隣接している。
本液晶パネルでは、１つの画素に対応して１本のデータ信号線と１本の走査信号線とが設けられる。１つの画素に２つの画素電極が列方向に並べられて設けられ、画素１０１に設けられた２つの画素電極１７ａ・１７ｂ、および画素１０２に設けられた２つの画素電極１７ｃ・１７ｄが一列に配されるともに、画素１０３に設けられた２つの画素電極１７Ａ・１７Ｂ、および画素１０４に設けられた２つの画素電極１７Ｃ・１７Ｄが一列に配され、画素電極１７ａと１７Ａ、画素電極１７ｂと１７Ｂ、画素電極１７ｃと１７Ｃ、画素電極１７ｄと１７Ｄが、それぞれ行方向に隣接している。
画素１０１では、画素電極１７ａ・１７ｂが、平面的に視て、行方向に並列に配された結合容量Ｃａｂ１・Ｃａｂ２、該結合容量Ｃａｂ１と積層方向に並列に配された結合容量Ｃａｂ１１、および、該結合容量Ｃａｂ２と積層方向に並列に配された結合容量Ｃａｂ２１を介して接続され、画素電極１７ａが、走査信号線１６ｘに接続されたトランジスタ１２ａを介してデータ信号線１５ｘに接続され、画素電極１７ａと保持容量配線１８ｐとの間に保持容量Ｃｈａが形成され、画素電極１７ｂと保持容量配線１８ｐとの間に保持容量Ｃｈｂが形成され、画素電極１７ａおよび共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極１７ｂおよび共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。
また、画素１０１と列方向に隣接する画素１０２では、画素電極１７ｃ・１７ｄが、平面的に視て、行方向に並列に配された結合容量Ｃｃｄ１・Ｃｃｄ２、該結合容量Ｃｃｄ１と積層方向に並列に配された結合容量Ｃｃｄ１１、該結合容量Ｃｃｄ２と積層方向に並列に配された結合容量Ｃｃｄ２１を介して接続され、画素電極１７ｃが、走査信号線１６ｙに接続されたトランジスタ１２ｃを介してデータ信号線１５ｘに接続され、画素電極１７ｃと保持容量配線１８ｑとの間に保持容量Ｃｈｃが形成され、画素電極１７ｄと保持容量配線１８ｑとの間に保持容量Ｃｈｄが形成され、画素電極１７ｃおよび共通電極ｃｏｍ間に液晶容量Ｃｌｃが形成され、画素電極１７ｄおよび共通電極ｃｏｍ間に液晶容量Ｃｌｄが形成されている。
また、画素１０１と行方向に隣接する画素１０３では、画素電極１７Ａ・１７Ｂが、平面的に視て、行方向に並列に配された結合容量ＣＡＢ１・ＣＡＢ２、該結合容量ＣＡＢ１と積層方向に並列に配された結合容量ＣＡＢ１１、および、該結合容量ＣＡＢ２と積層方向に並列に配された結合容量ＣＡＢ２１を介して接続され、画素電極１７Ａが、走査信号線１６ｘに接続されたトランジスタ１２Ａを介してデータ信号線１５ｙに接続され、画素電極１７Ａと保持容量配線１８ｐとの間に保持容量ＣｈＡが形成され、画素電極１７Ｂと保持容量配線１８ｐとの間に保持容量ＣｈＢが形成され、画素電極１７Ａおよび共通電極ｃｏｍ間に液晶容量ＣｌＡが形成され、画素電極１７Ｂおよび共通電極ｃｏｍ間に液晶容量ＣｌＢが形成されている。
本液晶パネルを備えた液晶表示装置においてデータ信号線１５ｘ・１５ｙを図５のように駆動すると、フレームＦ１では、画素電極１７ａ（プラス極性）を含む副画素は「明」、画素電極１７ｂ（プラス極性）を含む副画素は「暗」となり、画素電極１７ｃ（マイナス極性）を含む副画素は「明」、画素電極１７ｄ（マイナス極性）を含む副画素は「暗」となり、画素電極１７Ａ（マイナス極性）を含む副画素は「明」、画素電極１７Ｂ（マイナス極性）を含む副画素は「暗」となり、全体としては、図６（ａ）のようになる。また、フレームＦ２では、画素電極１７ａ（マイナス）を含む副画素は「明」、画素電極１７ｂ（マイナス）を含む副画素は「暗」となり、画素電極１７ｃ（プラス極性）を含む副画素は「明」、画素電極１７ｄ（プラス極性）を含む副画素は「暗」となり、画素電極１７Ａ（プラス極性）を含む副画素は「明」、画素電極１７Ｂ（プラス極性）を含む副画素は「暗」となり、全体としては、図６（ｂ）のようになる。
図３０の画素１０１の具体例を図３１に示す。同図に示されるように、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、それぞれの一部が切り欠かれた長方形形状の画素電極１７ａ・１７ｂが、互いにかみ合うように列方向に並べられている。第１上層容量電極３７ａが、画素電極１７ｂに重なるように配され、第２上層容量電極３７ｂが、画素電極１７ａに重なるように配されている。また、第１下層容量電極４７ａが、画素電極１７ａと第２上層容量電極３７ｂとに重なるように配され、第２下層容量電極４７ｂが、画素電極１７ｂと第１上層容量電極３７ａとに重なるように配されている。保持容量配線１８ｐは、該保持容量配線１８ｐから枝分かれした保持容量配線延伸部を備え、平面的に視て、画素電極１７ａ・１７ｂのエッジの一部と重なるように延伸して設けられている。
より詳細には、第１上層容量電極３７ａと第２上層容量電極３７ｂとが行方向に並んで配され、第１下層容量電極４７ａと第２下層容量電極４７ｂとが行方向に並んで配され、第２下層容量電極４７ｂと第１上層容量電極３７ａと画素電極１７ｂとがこの順に積層方向に重なるとともに、第１下層容量電極４７ａと第２上層容量電極３７ｂと画素電極１７ａとがこの順に積層方向に重なり、これら重なり部分が、行方向に並んで配されている。保持容量配線１８ｐの保持容量配線延伸部は、画素領域を囲むように設けられ、画素電極１７ａ・１７ｂの間隙を形成する各辺を除いたそれぞれの３辺と重なっている。
そして、走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクト電極７７ａに接続され、コンタクト電極７７ａはコンタクトホール１１ａを介して画素電極１７ａに接続される。
第１上層容量電極３７ａはゲート絶縁膜を介して第２下層容量電極４７ｂと重なるとともに、層間絶縁膜を介して画素電極１７ｂと重なっている。第１上層容量電極３７ａに接続された第１上層容量電極延伸部２８ａはコンタクト電極７８ａに接続され、コンタクト電極７８ａはコンタクトホール６８ａを介して画素電極１７ａに接続される。第２下層容量電極４７ｂに接続された第２下層容量電極延伸部２８ｂは、コンタクト電極７８ｂに接続され、コンタクト電極７８ｂはコンタクトホール６８ｂを介して画素電極１７ｂに接続される。これにより、第１上層容量電極３７ａと第２下層容量電極４７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図３０参照）が形成され、第１上層容量電極３７ａと画素電極１７ｂとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１１（図３０参照）が形成される。
また、第２上層容量電極３７ｂは、ゲート絶縁膜を介して第１下層容量電極４７ａと重なるとともに、層間絶縁膜を介して画素電極１７ａと重なっている。第２上層容量電極３７ｂに接続された第２上層容量電極延伸部２９ｂはコンタクト電極７９ｂに接続され、コンタクト電極７９ｂはコンタクトホール６９ｂを介して画素電極１７ｂに接続される。第１下層容量電極４７ａに接続された第１下層容量電極延伸部２９ａはコンタクト電極７９ａに接続され、コンタクト電極７９ａはコンタクトホール６９ａを介して画素電極１７ａに接続される。これにより、第２上層容量電極３７ｂと第１下層容量電極４７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図３０参照）が形成され、第２上層容量電極３７ｂと画素電極１７ａとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２１（図３０参照）が形成される。
また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図３０参照）が形成される。また、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図３０参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
この構成によれば、画素電極１７ａを含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。
図３２は図３１のＸ１−Ｙ１矢視断面図である。同図に示すように、本液晶パネルは、アクティブマトリクス基板３と、これに対向するカラーフィルタ基板３０と、両基板（３・３０）間に配される液晶層４０とを備える。
アクティブマトリクス基板３では、ガラス基板３１上に、第２下層容量電極４７ｂと、第２下層容量電極延伸部２８ｂと、コンタクト電極７８ｂとが形成され、これらを覆うように無機ゲート絶縁膜２２が形成されている。なお、図示しないが、走査信号線も基板上に形成される。無機ゲート絶縁膜２２の上層には、半導体層（ｉ層およびｎ＋層；図示せず）と、ｎ＋層に接するソース電極およびドレイン電極（ともに図示せず）と、第１上層容量電極３７ａと、第１上層容量電極延伸部２８ａと、コンタクト電極７８ａとが形成され、これらを覆うように無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には画素電極１７ａ・１７ｂが形成され、さらに、これら（画素電極１７ａ・１７ｂ）を覆うように配向膜（図示せず）が形成されている。
ここで、コンタクトホール６８ａでは、無機層間絶縁膜２５が刳り貫かれており、これによって、画素電極１７ａとコンタクト電極７８ａとが接続される。また、コンタクトホール６８ｂでは、無機層間絶縁膜２５および無機ゲート絶縁膜２２が刳り貫かれており、これによって、画素電極１７ｂとコンタクト電極７８ｂとが接続される。すなわち、画素電極１７ａと第１上層容量電極３７ａとが電気的に接続され、画素電極１７ｂと第２下層容量電極４７ｂとが電気的に接続される。そして、第１上層容量電極３７ａと第２下層容量電極４７ｂとが無機ゲート絶縁膜２２を介して重なっており、これによって、結合容量Ｃａｂ１（図３０参照）が形成される。また、第１上層容量電極３７ａと画素電極１７ｂとが、無機層間絶縁膜２５を介して重なっており、これによって、結合容量Ｃａｂ１１（図３０参照）が形成される。
図３３は図３１のＸ２−Ｙ２矢視断面図である。同図に示すように、アクティブマトリクス基板３では、ガラス基板３１上に、第１下層容量電極４７ａと、第１下層容量電極延伸部２９ａと、コンタクト電極７９ａとが形成され、これらを覆うように無機ゲート絶縁膜２２が形成されている。なお、図示しないが、走査信号線も基板上に形成される。無機ゲート絶縁膜２２の上層には、半導体層（ｉ層およびｎ＋層；図示せず）と、ｎ＋層に接するソース電極およびドレイン電極（ともに図示せず）と、第２上層容量電極３７ｂと、第２上層容量電極延伸部２９ｂと、コンタクト電極７９ｂとが形成され、これらを覆うように無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には画素電極１７ａ・１７ｂが形成され、さらに、これら（画素電極１７ａ・１７ｂ）を覆うように配向膜（図示せず）が形成されている。
ここで、コンタクトホール６９ａでは、無機層間絶縁膜２５および無機ゲート絶縁膜２２が刳り貫かれており、これによって、画素電極１７ａとコンタクト電極７９ａとが接続される。また、コンタクトホール６９ｂでは、無機層間絶縁膜２５が刳り貫かれており、これによって、画素電極１７ｂとコンタクト電極７９ｂとが接続される。すなわち、画素電極１７ａと第１下層容量電極４７ａとが電気的に接続され、画素電極１７ｂと第２上層容量電極３７ｂとが電気的に接続される。そして、第２上層容量電極３７ｂと第１下層容量電極４７ａとが、無機ゲート絶縁膜２２を介して重なっており、これによって、結合容量Ｃａｂ２（図３０参照）が形成される。また、第２上層容量電極３７ｂと画素電極１７ａとが、無機層間絶縁膜２５を介して重なっており、これによって、結合容量Ｃａｂ２１（図３０参照）が形成される。
なお、図３２および図３３に示すように、カラーフィルタ基板３０では、ガラス基板３２上に着色層１４が形成され、その上層に共通電極（ｃｏｍ）２８が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。
図３１の液晶パネルでは、画素電極１７ａと画素電極１７ｂとを、平面的に並列する２つの結合容量（（Ｃａｂ１＋Ｃａｂ１１）・（Ｃａｂ２＋Ｃａｂ２１））によって接続（容量結合）しているため、例えば、図３１のＰで第１上層容量電極３７ａと、第２下層容量電極４７ｂあるいは画素電極１７ｂとが（製造工程等において）短絡してしまった場合には、第１上層容量電極３７ａを、コンタクトホール６８ａおよび短絡箇所の間でレーザ切断する修正工程を行うことにより、画素電極１７ａ・１７ｂの容量結合を維持することができる。さらに、製造工程等でコンタクトホール６８ａが形成不良となった場合でも、画素電極１７ａ・１７ｂの容量結合を維持することができる。なお、第２上層容量電極３７ｂと、第１下層容量電極４７ａあるいは画素電極１７ａとが短絡した場合には、第２上層容量電極３７ｂを、コンタクトホール６９ｂおよび短絡箇所の間でレーザ切断すればよい。
上記修正工程を行う場合には、例えば、アクティブマトリクス基板の裏面（ガラス基板側）から、第１上層容量電極延伸部２８ａ（コンタクトホール６８ａ以降の部分）にレーザを照射してこれを切断する。なお、第１上層容量電極３７ａと、第２下層容量電極４７ｂあるいは画素電極１７ｂとが短絡してしまった場合に、画素電極１７ａのうちコンタクトホール６８ａ内の部分をレーザ等により除去（トリミング）して画素電極１７ａと第１上層容量電極３７ａとを電気的に切り離すことによっても、画素電極１７ａ・１７ｂの容量結合を維持することができる。
以上から、本実施の形態によれば、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができる。また、結合容量を形成する重なり部は、平面的な並列配置に加えて、積層方向にも並列に配されているため、図２の液晶パネルと比較して結合容量値を大きくすることができる。そのため、例えば、容量電極の面積を小さくしても所望の結合容量値を得ることができるため、容量結合を維持しつつ、開口率の向上を図ることも可能となる。
また、図３１の液晶パネルでは、第１・第２下層容量電極４７ａ・４７ｂそれぞれが、第１・第２上層容量電極３７ａ・３７ｂよりも面積が大きいため、各容量電極のアライメントがある程度ずれた場合でも、第１下層容量電極４７ａおよび第２上層容量電極３７ｂの重なり面積と、第２下層容量電極４７ｂおよび第１上層容量電極３７ａの重なり面積、すなわち結合容量（（Ｃａｂ１＋Ｃａｂ１１）・（Ｃａｂ２＋Ｃａｂ２１））の総量が変化しにくいというメリットがある。なお、第１・第２上層容量電極３７ａ・３７ｂそれぞれが、第１・第２下層容量電極４７ａ・４７ｂよりも面積が大きい構成でもよく、この場合にも上記と同様の効果が得られる。
〔実施の形態４〕
図３４は実施の形態４にかかる液晶パネルの一部を示す等価回路図である。図３４に示すように、本液晶パネルでは、列方向（図中上下方向）に延伸するデータ信号線（１５ｘ・１５ｙ）、行方向（図中左右方向）に延伸する走査信号線（１６ｘ・１６ｙ）、行および列方向に並べられた画素（１０１〜１０４）、保持容量配線（１８ｐ・１８ｑ）、および共通電極（対向電極）ｃｏｍを備え、各画素の構造は同一である。なお、画素１０１・１０２が含まれる画素列と、画素１０３・１０４が含まれる画素列とが隣接し、画素１０１・１０３が含まれる画素行と、画素１０２・１０４が含まれる画素行とが隣接している。
本液晶パネルでは、１つの画素に対応して１本のデータ信号線と１本の走査信号線とが設けられる。また、１画素に、２つの画素電極が、その一方が他方を取り囲むように設けられ、画素１０１に、画素電極１７ｂとこれを取り囲む画素電極１７ａとが設けられ、画素１０２に、画素電極１７ｄとこれを取り囲む画素電極１７ｃとが設けられ、画素１０３に、画素電極１７Ｂとこれを取り囲む画素電極１７Ａとが設けられ、画素１０４に、画素電極１７Ｄとこれを取り囲む画素電極１７Ｃとが設けられている。
図３４の画素１０１の具体例を図３５に示す。同図に示されるように、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、行方向に視てＶ字形状をなす画素電極１７ｂとこれを取り囲む画素電極１７ａとが配され、保持容量配線１８ｐが画素中央を横切って行方向に延伸している。具体的には、画素電極１７ｂは、保持容量配線１８ｐ上にあって行方向に対して略９０°をなす第１辺と、第１辺の一端から行方向に対して略４５°をなして延伸する第２辺と、第１辺の他端から行方向に対して略３１５°をなして延伸する第３辺と、保持容量配線１８ｐ上に一端を有し、第２辺に平行でかつこれよりも短い４辺と、第４辺の一端に接続され、第３辺に平行でかつこれよりも短い５辺と、第２および第４辺とを繋ぐ第６辺と、第３および第５辺を繋ぐ第７辺とを備えており、画素電極１７ａの内周は、上記第１〜第７辺に対向する７つの辺からなる。
なお、画素電極１７ｂの第１辺とこれに対向する画素電極１７ａの内周の一辺との間隙が第１間隙Ｋ１となっており、画素電極１７ｂの第２辺とこれに対向する画素電極１７ａの内周の一辺との間隙が第２間隙Ｋ２となっており、画素電極１７ｂの第３辺とこれに対向する画素電極１７ａの内周の一辺との間隙が第３間隙Ｋ３となっており、画素電極１７ｂの第４辺とこれに対向する画素電極１７ａの内周の一辺との間隙が第４間隙Ｋ４となっており、画素電極１７ｂの第５辺とこれに対向する画素電極１７ａの内周の一辺との間隙が第５間隙Ｋ５となっている。そして、第１・第２上層容量電極３７ａ・３７ｂそれぞれが、第３間隙Ｋ３と交差するように、保持容量配線１８ｐの行方向に対して略２２５°をなして延伸し、画素電極１７ａと画素電極１７ｂとに重なるように配されている。
そして、走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクト電極７７ａに接続され、コンタクト電極７７ａはコンタクトホール１１ａを介して画素電極１７ａに接続される。
第１上層容量電極３７ａはゲート絶縁膜を介して第２下層容量電極４７ｂと重なるとともに、層間絶縁膜を介して画素電極１７ｂと重なっている。第１上層容量電極３７ａに接続されたコンタクト電極７８ａはコンタクトホール６８ａを介して画素電極１７ａに接続される。第２下層容量電極４７ｂに接続されたコンタクト電極７８ｂはコンタクトホール６８ｂを介して画素電極１７ｂに接続される。これにより、第１上層容量電極３７ａと第２下層容量電極４７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図３４参照）が形成され、第１上層容量電極３７ａと画素電極１７ｂとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１１（図３４参照）が形成される。
また、第２上層容量電極３７ｂは、ゲート絶縁膜を介して第１下層容量電極４７ａと重なるとともに、層間絶縁膜を介して画素電極１７ａと重なっている。第２上層容量電極３７ｂに接続されたコンタクト電極７９ｂはコンタクトホール６９ｂを介して画素電極１７ｂに接続される。第１下層容量電極４７ａに接続されたコンタクト電極７９ａはコンタクトホール６９ａを介して画素電極１７ａに接続される。これにより、第２上層容量電極３７ｂと第１下層容量電極４７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図３４参照）が形成され、第２上層容量電極３７ｂと画素電極１７ａとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２１（図３４参照）が形成される。
また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図３４参照）が形成される。また、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図３４参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
この構成によれば、画素電極１７ａを含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。
図３５の液晶パネルでは、画素電極１７ａと画素電極１７ｂとを、平面方向および積層方向に並列する結合容量（（Ｃａｂ１＋Ｃａｂ１１）・（Ｃａｂ２＋Ｃａｂ２１））によって接続（容量結合）しているため、実施の形態３の構成と同様、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができるとともに、結合容量値を大きくすることができる。そのため、例えば、容量電極の面積を小さくしても所望の結合容量値を得ることができるため、容量結合を維持しつつ、開口率の向上を図ることも可能となる。
また、図３５の液晶パネルでは、第１・第２上層容量電極３７ａ・３７ｂそれぞれが、第１・第２下層容量電極４７ａ・４７ｂよりも面積が大きい。さらに、第１上層容量電極３７ａと第２下層容量電極４７ｂとの重畳部（第１重畳部）、および、第２上層容量電極３７ｂと第１下層容量電極４７ａとの重畳部（第２重畳部）が、画素電極１７ａ・１７ｂの間隙（第３間隙Ｋ３）を跨いで構成されている。これにより、各容量電極のアライメントがずれた場合でも、第１上層容量電極３７ａおよび第２下層容量電極４７ｂの重なり部による結合容量（Ｃａｂ１）と、第２上層容量電極３７ｂおよび第１下層容量電極４７ａの重なり部による結合容量（Ｃａｂ２）と、第１・第２上層容量電極３７ａ・３７ｂおよび画素電極１７ａ・１７ｂの重なり部による結合容量（Ｃａｂ１１、Ｃａｂ２１）とが、互いに補償し合うこととなり、結合容量の総量（Ｃａｂ１＋Ｃａｂ１１＋Ｃａｂ２＋Ｃａｂ２１）が変化しにくいというメリットがある。
具体例について図４７を用いて以下に説明する。図４７は、ゲート層とソース・ドレイン層とのアライメントが、保持容量配線１８ｐの行方向に対して略２２５°方向（図中の矢印方向）にずれた状態を示している。図３５のアライメントずれが生じていない状態と比較すると、第１上層容量電極３７ａと第２下層容量電極４７ｂとの重なり部分の面積が減少するため、結合容量Ｃａｂ１は、Ｃａｂ１−αとなり、その分、第２上層容量電極３７ｂと第１下層容量電極４７ａとの重なり部分の面積が増加するため、結合容量Ｃａｂ２は、Ｃａｂ２＋αとなる。また、第１上層容量電極３７ａと画素電極１７ｂとの重なり部分の面積が減少するため、結合容量Ｃａｂ１１は、Ｃａｂ１１−βとなり、その分、第２上層容量電極３７ｂと画素電極１７ａとの重なり部分の面積が増加するため、結合容量Ｃａｂ２は、Ｃａｂ２＋βとなる。このように、アライメントずれが生じても、これら４つの結合容量により、その変動分を互いに補償し合うため、結合容量全体としての容量値（総量）の変動を抑えることができる。なお、第１・第２下層容量電極４７ａ・４７ｂそれぞれが、第１・第２上層容量電極３７ａ・３７ｂよりも面積が大きい構成でもよく、この場合にも上記と同様の効果が得られる。
また、図３５の液晶パネルでは、電気的にフローティングとなる画素電極１７ｂを画素電極１７ａが取り囲んでいるため、この画素電極１７ａがシールド電極として機能し、画素電極１７ｂへの電荷の飛び込み等を抑制することができる。これにより、画素電極１７ｂを含む副画素（暗副画素）の焼き付きを抑制することができる。
なお、図３５では配向規制用構造物の記載を省略しているが、例えばＭＶＡ（マルチドメインバーティカルアライメント）方式の液晶パネルでは、例えば図３６に示すように、画素電極１７ａ・１７ｂの間隙Ｋ２〜Ｋ５が配向規制用構造物として機能し、カラーフィルタ基板の画素電極１７ｂに対応する部分に、間隙Ｋ２・Ｋ４に平行なリブＬ３と、間隙Ｋ３・Ｋ５に平行なリブＬ４とが設けられ、カラーフィルタ基板の画素電極１７ａに対応する部分に、間隙Ｋ２・Ｋ４に平行なリブＬ１・Ｌ５と、間隙Ｋ３・Ｋ５に平行なリブＬ２・Ｌ６とが設けられる。なお、上記のような配向規制用のリブを設ける代わりに、カラーフィルタ基板の共通電極に配向規制用のスリットを設けてもよい。
図３４では１つの画素に設けられた２つの画素電極の一方が他方を取り囲んでおり、この取り囲んでいる方の画素電極をトランジスタに接続しているがこれに限定されない。図３７のように、１つの画素に設けられた２つの画素電極の一方が他方を取り囲んでおり、この取り囲まれている方の画素電極をトランジスタに接続することもできる。
図３７の画素１０１の具体例を図３８に示す。同図に示すように、画素電極１７ａ・１７ｂおよび保持容量配線１８ｐの形状および配置は図３５と同じであり、第１・第２上層容量電極３７ａ・３７ｂそれぞれが、第３間隙Ｋ３と交差するように行方向に対して略３１５°をなして延伸し、画素電極１７ａと画素電極１７ｂとに重なるように配されている。
そして、走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクト電極７７ｂに接続され、コンタクト電極７７ｂはコンタクトホール１１ｂを介して画素電極１７ｂに接続される。
第２上層容量電極３７ｂはゲート絶縁膜を介して第１下層容量電極４７ａと重なるとともに、層間絶縁膜を介して画素電極１７ａと重なっている。第２上層容量電極３７ｂに接続されたコンタクト電極７９ｂはコンタクトホール６９ｂを介して画素電極１７ｂに接続される。第１下層容量電極４７ａに接続されたコンタクト電極７９ａはコンタクトホール６９ａを介して画素電極１７ａに接続される。これにより、第２上層容量電極３７ｂと第１下層容量電極４７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図３７参照）が形成され、第２上層容量電極３７ｂと画素電極１７ａとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１１（図３７参照）が形成される。
また、第１上層容量電極３７ａは、ゲート絶縁膜を介して第２下層容量電極４７ｂと重なるとともに、層間絶縁膜を介して画素電極１７ｂと重なっている。第１上層容量電極３７ａに接続されたコンタクト電極７８ａはコンタクトホール６８ａを介して画素電極１７ａに接続される。第２下層容量電極４７ｂに接続されたコンタクト電極７８ｂはコンタクトホール６８ｂを介して画素電極１７ｂに接続される。これにより、第１上層容量電極３７ａと第２下層容量電極４７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図３７参照）が形成され、第１上層容量電極３７ａと画素電極１７ｂとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２１（図３７参照）が形成される。
また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図３７参照）が形成される。また、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図３７参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
この構成によれば、画素電極１７ａを含む副画素は「暗」、画素電極１７ｂを含む副画素は「明」となる。
図３８の液晶パネルでは、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができるとともに、結合容量値を大きくすることができる。そのため、例えば、容量電極の面積を小さくしても所望の結合容量値を得ることができるため、容量結合を維持しつつ、開口率の向上を図ることも可能となる。加えて、暗副画素に対応する画素電極１７ａが、明副画素に対応する画素電極１７ｂを取り囲んでいる構成であるため、空間周波数の高い映像を鮮明に表示することができるという効果も得られる。
〔実施の形態５〕
図３９は実施の形態５にかかる液晶パネルの一部を示す等価回路図である。図３９に示すように、本液晶パネルでは、列方向（図中上下方向）に延伸するデータ信号線（１５ｘ・１５ｙ）、行方向（図中左右方向）に延伸する走査信号線（１６ｘ・１６ｙ）、行および列方向に並べられた画素（１０１〜１０４）、保持容量配線（１８ｐ・１８ｑ）、および共通電極（対向電極）ｃｏｍを備え、各画素の構造は同一である。なお、画素１０１・１０２が含まれる画素列と、画素１０３・１０４が含まれる画素列とが隣接し、画素１０１・１０３が含まれる画素行と、画素１０２・１０４が含まれる画素行とが隣接している。
本液晶パネルでは、１つの画素に対応して１本のデータ信号線と１本の走査信号線とが設けられる。また、１画素に、３つの画素電極が設けられており、画素１０１には、画素電極１７ａ・１７ｂ・１７ａ′が設けられ、画素１０２には、画素電極１７ｃ・１７ｄ・１７ｃ′が設けられ、画素１０３には、画素電極１７Ａ・１７Ｂ・１７Ａ′が設けられ、画素１０４には、画素電極１７Ｃ・１７Ｄ・１７Ｃ′が設けられている。
図３９の画素１０１の具体例を図４０に示す。同図に示されるように、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、台形形状をなす画素電極１７ａと、保持容量配線１８ｐの行方向に対して略３１５°の位置に、画素電極１７ａと対向するように配される台形形状をなす画素電極１７ａ′と、これら画素電極１７ａ・１７ａ′間の領域において、画素電極１７ａ・１７ａ′の形状に対応するように配される画素電極１７ｂとを有する。また、保持容量配線１８ｐが画素電極１７ａ・１７ｂを横切って行方向に延伸している。
このような構成により、画素電極１７ａ・１７ｂ・１７ａ′は、それぞれ、画素電極１７ａの一部が走査信号線１６ｘに近接し、画素電極１７ａ′の一部が、走査信号線１６ｙに近接し、画素電極１７ｂの一方の端部が走査信号線１６ｘに近接するとともに、他方の端部が走査信号線１６ｙに近接するように配されている。換言すると、画素電極１７ａ・１７ａ′それぞれの少なくとも一部が、走査信号線１６ｘ・１６ｙのそれぞれに近接して配されるとともに、画素電極１７ｂは、走査信号線１６ｘ・１６ｙ同士を繋ぐように、列方向に延びて配されている。
走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクト電極７７ａに接続され、コンタクト電極７７ａはコンタクトホール１１ａを介して画素電極１７ａに接続される。
第１上層容量電極３７ａはゲート絶縁膜を介して第２下層容量電極４７ｂと重なるとともに、層間絶縁膜を介して画素電極１７ｂと重なっている。第１上層容量電極３７ａに接続された第１上層容量電極延伸部２８ａは、コンタクトホール６８ａを介して画素電極１７ａに接続される。第２下層容量電極４７ｂは、コンタクトホール６８ｂを介して画素電極１７ｂに接続される。これにより、第１上層容量電極３７ａと第２下層容量電極４７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図３９参照）が形成され、第１上層容量電極３７ａと画素電極１７ｂとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１１（図３９参照）が形成される。
また、第２上層容量電極３７ｂは、ゲート絶縁膜を介して第１下層容量電極４７ａと重なるとともに、層間絶縁膜を介して画素電極１７ａと重なっている。第２上層容量電極３７ｂに接続された第２上層容量電極延伸部２９ｂは、コンタクトホール６９ｂを介して画素電極１７ｂに接続される。第１下層容量電極４７ａは、コンタクトホール６９ａを介して画素電極１７ａに接続される。これにより、第２上層容量電極３７ｂと第１下層容量電極４７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図３９参照）が形成され、第２上層容量電極３７ｂと画素電極１７ａとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２１（図３９参照）が形成される。
また、第１・第２上層容量電極３７ａ・３７ｂと同層に形成された保持容量電極３８ａが、コンタクトホール７０ａを介して画素電極１７ａに接続されることによって、保持容量Ｃｈａ（図３９参照）が形成され、第１・第２上層容量電極３７ａ・３７ｂと同層に形成された保持容量電極３８ｂが、コンタクトホール７０ｂを介して画素電極１７ｂに接続されることによって、保持容量Ｃｈｂ（図３９参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
この構成によれば、画素電極１７ａ・１７ａ′を含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。
なお、図４０に示すように、画素電極１７ａ′・１７ｂ間にも結合容量が形成されるように構成してもよい。具体的には、第３上層容量電極３７ｂ′が、ゲート絶縁膜を介して第３下層容量電極４７ａ′と重なるとともに、層間絶縁膜を介して画素電極１７ａ′と重なっている。第３上層容量電極３７ｂ′に接続された第２上層容量電極延伸部２９ｂが、コンタクトホール６９ｂを介して画素電極１７ｂに接続される。第３下層容量電極４７ａ′は、コンタクトホール６９ａ′を介して画素電極１７ａ′に接続される。これにより、第３上層容量電極３７ｂ′と第３下層容量電極４７ａ′との重なり部分に画素電極１７ａ′・１７ｂ間の結合容量が形成され、第３上層容量電極３７ｂ′と画素電極１７ａ′との重なり部分に、画素電極１７ａ′・１７ｂ間の結合容量が形成される。
これにより、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができるとともに、結合容量値を大きくすることができる。
また、図４０の液晶パネルでは、第１・第２上層容量電極３７ａ・３７ｂそれぞれが、第１・第２下層容量電極４７ａ・４７ｂよりも面積が大きいため、各容量電極のアライメントがある程度ずれた場合でも、第１上層容量電極３７ａおよび第２下層容量電極４７ｂの重なり面積と、第２上層容量電極３７ｂおよび第１下層容量電極４７ａの重なり面積、すなわち結合容量（（Ｃａｂ１＋Ｃａｂ１１）・（Ｃａｂ２＋Ｃａｂ２１））の総量が変化しにくいというメリットがある。なお、第１・第２下層容量電極４７ａ・４７ｂそれぞれが、第１・第２上層容量電極３７ａ・３７ｂよりも面積が大きい構成でもよく、この場合にも上記と同様の効果が得られる。
ここで、実施の形態１の図２に示した液晶パネルをＭＶＡ構造とした場合を構成を図４１に示す。同図に示すように、画素電極１７ａに配向規制用のスリットＳ１〜Ｓ４が設けられ、カラーフィルタ基板の画素電極１７ａに対応する部分に配向規制用のリブＬ１・Ｌ２が設けられ、画素電極１７ｂに配向規制用のスリットＳ５〜Ｓ８が設けられ、カラーフィルタ基板の画素電極１７ｂに対応する部分に配向規制用のリブＬ３・Ｌ４が設けられる。なお、上記のような配向規制用のリブを設ける代わりに、カラーフィルタ基板の共通電極に配向規制用のスリットを設けてもよい。
最後に、本発明の液晶表示ユニットおよび液晶表示装置の構成例について説明する。上記各実施の形態では、以下のようにして、本液晶表示ユニットおよび液晶表示装置を構成する。すなわち、本液晶パネルの両面に、２枚の偏光板Ａ・Ｂを、偏光板Ａの偏光軸と偏光板Ｂの偏光軸とが互いに直交するように貼り付ける。なお、偏光板には必要に応じて、光学補償シート等を積層してもよい。次に、図４２（ａ）に示すように、ドライバ（ゲートドライバ２０２、ソースドライバ２０１）を接続する。ここでは、一例として、ドライバをＴＣＰ（Tape Career Package）方式による接続について説明する。まず、液晶パネルの端子部にＡＣＦ（Anisotropic Conductive Film）を仮圧着する。ついで、ドライバが乗せられたＴＣＰをキャリアテープから打ち抜き、パネル端子電極に位置合わせし、加熱、本圧着を行う。その後、ドライバＴＣＰ同士を連結するための回路基板２０９（ＰＷＢ：Printed Wiring Board）とＴＣＰの入力端子とをＡＣＦで接続する。これにより、液晶表示ユニット２００が完成する。その後、図４２（ｂ）に示すように、液晶表示ユニットの各ドライバ（２０１・２０２）に、回路基板２０３を介して表示制御回路２０９を接続し、照明装置（バックライトユニット）２０４と一体化することで、液晶表示装置２１０となる。
なお、本願でいう「電位の極性」とは、基準となる電位以上（プラス）あるいは基準となる電位以下（マイナス）を意味する。ここで、基準となる電位は、共通電極（対向電極）の電位であるＶｃｏｍ（コモン電位）であってもその他任意の電位であってもよい。
図４３は、本液晶表示装置の構成を示すブロック図である。同図に示されるように、本液晶表示装置は、表示部（液晶パネル）と、ソースドライバ（ＳＤ）と、ゲートドライバ（ＧＤ）と、表示制御回路とを備えている。ソースドライバはデータ信号線を駆動し、ゲートドライバは走査信号線を駆動し、表示制御回路は、ソースドライバおよびゲートドライバを制御する。
表示制御回路は、外部の信号源（例えばチューナー）から、表示すべき画像を表すデジタルビデオ信号Ｄｖと、当該デジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作を制御するための制御信号Ｄｃとを受け取る。また、表示制御回路は、受け取ったこれらの信号Ｄｖ，ＨＳＹ，ＶＳＹ，Ｄｃに基づき、そのデジタルビデオ信号Ｄｖの表す画像を表示部に表示させるための信号として、データスタートパルス信号ＳＳＰと、データクロック信号ＳＣＫと、チャージシェア信号ｓｈと、表示すべき画像を表すデジタル画像信号ＤＡ（ビデオ信号Ｄｖに対応する信号）と、ゲートスタートパルス信号ＧＳＰと、ゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号（走査信号出力制御信号）ＧＯＥとを生成し、これらを出力する。
より詳しくは、ビデオ信号Ｄｖを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡとして表示制御回路から出力し、そのデジタル画像信号ＤＡの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号ＳＣＫを生成し、水平同期信号ＨＳＹに基づき１水平走査期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてデータスタートパルス信号ＳＳＰを生成し、垂直同期信号ＶＳＹに基づき１フレーム期間（１垂直走査期間）毎に所定期間だけＨレベルとなる信号としてゲートスタートパルス信号ＧＳＰを生成し、水平同期信号ＨＳＹに基づきゲートクロック信号ＧＣＫを生成し、水平同期信号ＨＳＹおよび制御信号Ｄｃに基づきチャージシェア信号ｓｈ、ならびにゲートドライバ出力制御信号ＧＯＥを生成する。
上記のようにして表示制御回路において生成された信号のうち、デジタル画像信号ＤＡ、チャージシェア信号ｓｈ、信号電位（データ信号電位）の極性を制御する信号ＰＯＬ、データスタートパルス信号ＳＳＰ、およびデータクロック信号ＳＣＫは、ソースドライバに入力され、ゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとゲートドライバ出力制御信号ＧＯＥとは、ゲートドライバに入力される。
ソースドライバは、デジタル画像信号ＤＡ、データクロック信号ＳＣＫ、チャージシェア信号ｓｈ、データスタートパルス信号ＳＳＰ、および極性反転信号ＰＯＬに基づき、デジタル画像信号ＤＡの表す画像の各走査信号線における画素値に相当するアナログ電位（信号電位）を１水平走査期間毎に順次生成し、これらのデータ信号をデータ信号線（例えば、１５ｘ・１５Ｘ）に出力する。
ゲートドライバは、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとに基づき、ゲートオンパルス信号を生成し、これらを走査信号線に出力し、これによって走査信号線を選択的に駆動する。
上記のようにソースドライバおよびゲートドライバにより表示部（液晶パネル）のデータ信号線および走査信号線が駆動されることで、選択された走査信号線に接続されたトランジスタ（ＴＦＴ）を介して、データ信号線から画素電極に信号電位が書き込まれる。これにより各副画素の液晶層に電圧が印加され、これによってバックライトからの光の透過量が制御され、デジタルビデオ信号Ｄｖの示す画像が各副画素に表示される。
次に、本液晶表示装置をテレビジョン受信機に適用するときの一構成例について説明する。図４４は、テレビジョン受信機用の液晶表示装置８００の構成を示すブロック図である。液晶表示装置８００は、液晶表示ユニット８４と、Ｙ／Ｃ分離回路８０と、ビデオクロマ回路８１と、Ａ／Ｄコンバータ８２と、液晶コントローラ８３と、バックライト駆動回路８５と、バックライト８６と、マイコン（マイクロコンピュータ）８７と、階調回路８８とを備えている。なお、液晶表示ユニット８４は、液晶パネルと、これを駆動するためのソースドライバおよびゲートドライバとで構成される。
上記構成の液晶表示装置８００では、まず、テレビジョン信号としての複合カラー映像信号Ｓｃｖが外部からＹ／Ｃ分離回路８０に入力され、そこで輝度信号と色信号に分離される。これらの輝度信号と色信号は、ビデオクロマ回路８１にて光の３原色に対応するアナログＲＧＢ信号に変換され、さらに、このアナログＲＧＢ信号はＡ／Ｄコンバータ８２により、デジタルＲＧＢ信号に変換される。このデジタルＲＧＢ信号は液晶コントローラ８３に入力される。また、Ｙ／Ｃ分離回路８０では、外部から入力された複合カラー映像信号Ｓｃｖから水平および垂直同期信号も取り出され、これらの同期信号もマイコン８７を介して液晶コントローラ８３に入力される。
液晶表示ユニット８４には、液晶コントローラ８３からデジタルＲＧＢ信号が、上記同期信号に基づくタイミング信号と共に所定のタイミングで入力される。また、階調回路８８では、カラー表示の３原色Ｒ，Ｇ，Ｂそれぞれの階調電位が生成され、それらの階調電位も液晶表示ユニット８４に供給される。液晶表示ユニット８４では、これらのＲＧＢ信号、タイミング信号および階調電位に基づき内部のソースドライバやゲートドライバ等により駆動用信号（データ信号＝信号電位、走査信号等）が生成され、それらの駆動用信号に基づき、内部の液晶パネルにカラー画像が表示される。なお、この液晶表示ユニット８４によって画像を表示するには、液晶表示ユニット内の液晶パネルの後方から光を照射する必要があり、この液晶表示装置８００では、マイコン８７の制御の下にバックライト駆動回路８５がバックライト８６を駆動することにより、液晶パネルの裏面に光が照射される。上記の処理を含め、システム全体の制御はマイコン８７が行う。なお、外部から入力される映像信号（複合カラー映像信号）としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号なども使用可能であり、この液晶表示装置８００では、様々な映像信号に基づいた画像表示が可能である。
液晶表示装置８００でテレビジョン放送に基づく画像を表示する場合には、図４５に示すように、液晶表示装置８００にチューナー部９０が接続され、これによって本テレビジョン受像機６０１が構成される。このチューナー部９０は、アンテナ（不図示）で受信した受信波（高周波信号）の中から受信すべきチャンネルの信号を抜き出して中間周波信号に変換し、この中間周波信号を検波することによってテレビジョン信号としての複合カラー映像信号Ｓｃｖを取り出す。この複合カラー映像信号Ｓｃｖは、既述のように液晶表示装置８００に入力され、この複合カラー映像信号Ｓｃｖに基づく画像が該液晶表示装置８００によって表示される。
図４６は、本テレビジョン受像機の一構成例を示す分解斜視図である。同図に示すように、本テレビジョン受像機６０１は、その構成要素として、液晶表示装置８００の他に第１筐体８０１および第２筐体８０６を有しており、液晶表示装置８００を第１筐体８０１と第２筐体８０６とで包み込むようにして挟持した構成となっている。第１筐体８０１には、液晶表示装置８００で表示される画像を透過させる開口部８０１ａが形成されている。また、第２筐体８０６は、液晶表示装置８００の背面側を覆うものであり、当該表示装置８００を操作するための操作用回路８０５が設けられると共に、下方に支持用部材８０８が取り付けられている。
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
本発明のアクティブマトリクス基板およびこれを備えた液晶パネルは、例えば液晶テレビに好適である。
１０１〜１０４ 画素
１２ａ・１２ｃ・１２Ａ・１２Ｃ トランジスタ
１５ｘ・１５ｙ データ信号線
１６ｘ・１６ｙ 走査信号線
１７ａ・１７ｂ・１７ｃ・１７ｄ 画素電極
１７Ａ・１７Ｂ・１７Ｃ・１７Ｄ 画素電極
１７ａ′・１７Ａ′・１７ｃ′・１７Ｃ′ 画素電極
１８ｐ・１８ｑ 保持容量配線
２２ 無機ゲート絶縁膜（第１絶縁膜）
２５ 無機層間絶縁膜（第２絶縁膜）
２６ 有機層間絶縁膜
３７ａ 第１上層容量電極（第１導電体）
３７ｂ 第２上層容量電極（第２導電体）
３７ｂ′ 第３上層容量電極（第３導電体）
４７ａ 第１下層容量電極（第１容量電極）
４７ｂ 第２下層容量電極（第２容量電極）
４７ａ′ 第３下層容量電極（第３容量電極）
８４ 液晶表示ユニット
６０１ テレビジョン受像機
８００ 液晶表示装置

Claims (33)

  1. 走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素領域に、第１および第２の画素電極が設けられたアクティブマトリクス基板であって、
    上記第１画素電極に電気的に接続された第１導電体と、上記第２画素電極に電気的に接続された第２導電体と、上記走査信号線と同層に形成されるとともに、上記第１画素電極に電気的に接続された第１容量電極および上記第２画素電極に電気的に接続された第２容量電極とを備え、
    上記第１画素電極は、上記トランジスタを介して上記データ信号線に接続され、
    上記第１導電体と上記第２容量電極との間で容量が形成され、上記第２導電体と上記第１容量電極との間で容量が形成されていることを特徴とするアクティブマトリクス基板。
  2. さらに、上記第１導電体と上記第２画素電極との間に容量が形成され、あるいは、上記第２導電体と上記第１画素電極との間に容量が形成されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  3. 上記第１容量電極と上記第１画素電極との間の層に上記第２導電体が形成され、
    上記第１容量電極と上記第２導電体とが第１絶縁膜を介して重なることで上記第１容量電極および上記第２導電体間に容量が形成され、上記第２導電体と上記第１画素電極とが第２絶縁膜を介して重なることで上記第２導電体および上記第１画素電極間に容量が形成されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  4. 上記第２容量電極と上記第２画素電極との間の層に上記第１導電体が形成され、
    上記第２容量電極と上記第１導電体とが第１絶縁膜を介して重なることで上記第２容量電極および上記第１導電体間に容量が形成され、上記第１導電体と上記第２画素電極とが第２絶縁膜を介して重なることで上記第１導電体および上記第２画素電極間に容量が形成されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  5. さらに、上記第１導電体と上記第２画素電極との間に容量が形成され、上記第２導電体と上記第１画素電極との間に容量が形成されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  6. 上記第１容量電極と上記第１画素電極との間の層に上記第２導電体が形成され、
    上記第１容量電極と上記第２導電体とが第１絶縁膜を介して重なることで上記第１容量電極および上記第２導電体間に容量が形成され、上記第２導電体と上記第１画素電極とが第２絶縁膜を介して重なることで上記第２導電体および上記第１画素電極間に容量が形成され、
    上記第２容量電極と上記第２画素電極との間の層に上記第１導電体が形成され、
    上記第２容量電極と上記第１導電体とが上記第１絶縁膜を介して重なることで上記第２容量電極および上記第１導電体間に容量が形成され、上記第１導電体と上記第２画素電極とが上記第２絶縁膜を介して重なることで上記第１導電体および上記第２画素電極間に容量が形成されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  7. 上記第１導電体と上記第２容量電極とが重なる第１重畳部、および、上記第２導電体と上記第１容量電極とが重なる第２重畳部が、上記第１および第２画素電極の間隙を跨いでいることを特徴とする請求項６に記載のアクティブマトリクス基板。
  8. 上記画素領域内に形成された第３画素電極をさらに備え、
    上記第３画素電極は、上記第１画素電極と電気的に接続されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  9. 上記第２画素電極に電気的に接続された第３導電体と、上記走査信号線と同層に形成されるとともに、上記第３画素電極に電気的に接続された第３容量電極とを備え、
    上記第３導電体と上記第３容量電極との間で容量が形成されていることを特徴とする請求項８に記載のアクティブマトリクス基板。
  10. さらに、上記第３導電体と上記第３画素電極との間に容量が形成されていることを特徴とする請求項９に記載のアクティブマトリクス基板。
  11. 上記第１および第２導電体は、上記トランジスタの一方の導通電極と同層に形成されていることを特徴とする請求項１記載のアクティブマトリクス基板。
  12. 上記第１絶縁膜は、ゲート絶縁膜であることを特徴とする請求項３，４および６のいずれか１項に記載のアクティブマトリクス基板。
  13. 上記第２絶縁膜は、上記トランジスタのチャネルを覆う層間絶縁膜であることを特徴とする請求項３，４および６のいずれか１項に記載のアクティブマトリクス基板。
  14. 上記トランジスタの一方の導通電極がコンタクトホールを介して上記第１画素電極に接続されるとともに、該導通電極が、これから引き出された引き出し配線を介して上記第１導電体に接続されていることを特徴とする請求項１〜１３のいずれか１項に記載のアクティブマトリクス基板。
  15. 上記トランジスタの一方の導通電極と上記第１画素電極とがコンタクトホールを介して接続されるとともに、上記第１画素電極と上記第１導電体とがコンタクトホールを介して接続されていることを特徴とする請求項１〜１３のいずれか１項に記載のアクティブマトリクス基板。
  16. 一方の画素電極が他方の画素電極を取り囲んでいることを特徴とする請求項１に記載のアクティブマトリクス基板。
  17. 上記走査信号線の延伸方向を行方向として、上記第１および第２画素電極が列方向に並べられていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  18. 行方向に隣り合う２つの画素領域について、その一方の第１画素電極と他方の第２画素電極とが行方向に隣接していることを特徴とする請求項１７に記載のアクティブマトリクス基板。
  19. 列方向に隣り合う２つの画素領域について、その一方の第１画素電極と他方の第２画素電極とが列方向に隣接していることを特徴とする請求項１７に記載のアクティブマトリクス基板。
  20. 上記第１画素電極あるいはこれに電気的に接続された導電体と容量を形成するとともに、上記第２画素電極あるいはこれに電気的に接続された導電体と容量を形成する保持容量配線を備えることを特徴とする請求項１〜１９のいずれか１項に記載のアクティブマトリクス基板。
  21. 上記保持容量配線は、該保持容量配線から枝分かれした保持容量配線延伸部を備え、
    上記保持容量配線延伸部は、平面的に視ると、上記画素領域を取り囲むように、上記データ信号線および上記走査信号線に沿って延伸するとともに、上記第１および第２画素電極と重なっていることを特徴とする請求項２０に記載のアクティブマトリクス基板。
  22. 上記第１および第２画素電極の間隙が配向規制構造物として機能することを特徴とする請求項１〜２１のいずれか１項に記載のアクティブマトリクス基板。
  23. 上記第１導電体の面積が上記第２容量電極の面積よりも大きく、かつ、上記第２導電体の面積が上記第１容量電極の面積よりも大きい、あるいは、
    上記第１導電体の面積が上記第２容量電極の面積よりも小さく、かつ、上記第２導電体の面積が上記第１容量電極の面積よりも小さいことを特徴とする請求項１〜２２のいずれか１項に記載のアクティブマトリクス基板。
  24. 走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素領域に、第１および第２の画素電極が設けられたアクティブマトリクス基板であって、
    上記第１画素電極に電気的に接続された第１導電体と、上記第２画素電極に電気的に接続された第２導電体と、上記走査信号線と同層に形成されるとともに、上記第２画素電極に電気的に接続された第２容量電極とを備え、
    上記第１画素電極は、上記トランジスタを介してデータ信号線に接続され、
    上記第１導電体と上記第２容量電極との間で容量が形成され、上記第２導電体と上記第１画素電極との間で容量が形成されていることを特徴とするアクティブマトリクス基板。
  25. 走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素領域に、第１および第２の画素電極が設けられたアクティブマトリクス基板であって、
    上記第１画素電極に電気的に接続された第１導電体と、上記第２画素電極に電気的に接続された第２導電体と、上記走査信号線と同層に形成されるとともに、上記第１画素電極に電気的に接続された第１容量電極とを備え、
    上記第１画素電極は、上記トランジスタを介してデータ信号線に接続され、
    上記第１導電体と上記第２画素電極との間で容量が形成され、上記第２導電体と上記第１容量電極との間で容量が形成されていることを特徴とするアクティブマトリクス基板。
  26. さらに、上記第１導電体と上記第２画素電極との間に容量が形成されていることを特徴とする請求項２４に記載のアクティブマトリクス基板。
  27. さらに、上記第２導電体と上記第１画素電極との間に容量が形成されていることを特徴とする請求項２５に記載のアクティブマトリクス基板。
  28. 走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素領域に、第１および第２画素電極が設けられたアクティブマトリクス基板の製造方法であって、
    上記第１画素電極に電気的に接続される第１容量電極と、上記第２画素電極に電気的に接続される第２容量電極とを形成する工程と、
    上記第１画素電極および上記トランジスタの一方の導通電極に電気的に接続されるとともに上記第２容量電極と容量を形成する第１導電体と、上記第２画素電極に電気的に接続されるとともに上記第１容量電極と容量を形成する第２導電体とを形成する工程と、
    上記第１導電体と上記第２画素電極との短絡、および上記第２導電体と上記第１画素電極との短絡の少なくとも一方を検出する工程と、
    上記第１導電体と上記第２画素電極との短絡が検出された場合には、上記第１導電体を、上記第１画素電極との接続箇所および短絡箇所の間で切断し、上記第２導電体と上記第１画素電極との短絡が検出された場合には、上記第２導電体を、上記第２画素電極との接続箇所および短絡箇所の間で切断する工程とを含むことを特徴とするアクティブマトリクス基板の製造方法。
  29. 走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素に、第１および第２画素電極が設けられた液晶パネルの製造方法であって、
    上記第１画素電極に電気的に接続される第１容量電極と、上記第２画素電極に電気的に接続される第２容量電極とを形成する工程と、
    上記第１画素電極および上記トランジスタの一方の導通電極に電気的に接続されるとともに上記第２容量電極と容量を形成する第１導電体と、上記第２画素電極に電気的に接続されるとともに上記第１容量電極と容量を形成する第２導電体とを形成する工程と、
    上記第１導電体と上記第２画素電極との短絡、および上記第２導電体と上記第１画素電極との短絡の少なくとも一方を検出する工程と、
    上記第１導電体と上記第２画素電極との短絡が検出された場合には、上記第１導電体を、上記第１画素電極との接続箇所および短絡箇所の間で切断し、上記第２導電体と上記第１画素電極との短絡が検出された場合には、上記第２導電体を、上記第２画素電極との接続箇所および短絡箇所の間で切断する工程とを含むことを特徴とする液晶パネルの製造方法。
  30. 請求項１〜２７のいずれか１項に記載のアクティブマトリクス基板を備えた液晶パネル。
  31. 請求項３０に記載の液晶パネルとドライバとを備えることを特徴とする液晶表示ユニット。
  32. 請求項３１に記載の液晶表示ユニットと光源装置とを備えることを特徴とする液晶表示装置。
  33. 請求項３２に記載の液晶表示装置と、テレビジョン放送を受信するチューナー部とを備えることを特徴とするテレビジョン受像機。
JP2010536710A 2008-11-05 2009-07-09 アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機 Expired - Fee Related JP5107437B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010536710A JP5107437B2 (ja) 2008-11-05 2009-07-09 アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008284806 2008-11-05
JP2008284806 2008-11-05
PCT/JP2009/062546 WO2010052954A1 (ja) 2008-11-05 2009-07-09 アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機
JP2010536710A JP5107437B2 (ja) 2008-11-05 2009-07-09 アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機

Publications (2)

Publication Number Publication Date
JPWO2010052954A1 true JPWO2010052954A1 (ja) 2012-04-05
JP5107437B2 JP5107437B2 (ja) 2012-12-26

Family

ID=42152765

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010536710A Expired - Fee Related JP5107437B2 (ja) 2008-11-05 2009-07-09 アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機

Country Status (7)

Country Link
US (1) US8847352B2 (ja)
EP (1) EP2343593A4 (ja)
JP (1) JP5107437B2 (ja)
CN (1) CN102197337B (ja)
BR (1) BRPI0920411A2 (ja)
RU (1) RU2468403C1 (ja)
WO (1) WO2010052954A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102998855B (zh) * 2012-11-16 2015-06-17 京东方科技集团股份有限公司 像素单元、薄膜晶体管阵列基板及液晶显示器
CN103728761B (zh) * 2013-12-26 2016-07-13 深圳市华星光电技术有限公司 一种内嵌式触控阵列基板及液晶显示面板
JP2015165272A (ja) * 2014-03-03 2015-09-17 株式会社ジャパンディスプレイ 表示装置及び反射型液晶表示装置
KR102315811B1 (ko) 2015-02-16 2021-10-25 삼성디스플레이 주식회사 표시 장치
KR102389875B1 (ko) * 2015-09-01 2022-04-22 삼성디스플레이 주식회사 액정 표시 장치
CN206370279U (zh) * 2017-01-03 2017-08-01 京东方科技集团股份有限公司 电荷释放电路、显示基板、显示面板及显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09269509A (ja) * 1996-03-29 1997-10-14 Seiko Epson Corp 液晶表示素子及びその製造方法
JP2006039290A (ja) * 2004-07-28 2006-02-09 Fujitsu Display Technologies Corp 液晶表示装置及びその焼き付き防止方法
JP2006184737A (ja) * 2004-12-28 2006-07-13 Sharp Corp 液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02165125A (ja) 1988-12-20 1990-06-26 Seiko Epson Corp 表示装置
KR940004322B1 (ko) * 1991-09-05 1994-05-19 삼성전자 주식회사 액정표시장치 및 그 제조방법
JP2590693B2 (ja) * 1993-07-14 1997-03-12 日本電気株式会社 液晶表示装置
US5777700A (en) 1993-07-14 1998-07-07 Nec Corporation Liquid crystal display with improved viewing angle dependence
JPH0954341A (ja) * 1995-08-16 1997-02-25 Matsushita Electric Ind Co Ltd アクティブマトリックス型液晶表示素子
JPH117046A (ja) * 1997-06-16 1999-01-12 Sharp Corp 液晶表示装置
US7295199B2 (en) * 2003-08-25 2007-11-13 Motorola Inc Matrix display having addressable display elements and methods
TWI239424B (en) * 2003-10-15 2005-09-11 Hannstar Display Corp Liquid crystal display panel and driving method therefor
KR101112539B1 (ko) * 2004-07-27 2012-02-15 삼성전자주식회사 다중 도메인 액정 표시 장치 및 그에 사용되는 표시판
US7573537B2 (en) * 2005-01-17 2009-08-11 Samsung Electronics Co., Ltd. Array substrate, liquid crystal display panel having the same and liquid crystal display device having the same
KR101232618B1 (ko) * 2005-01-17 2013-02-13 삼성디스플레이 주식회사 어레이 기판, 이를 갖는 액정표시패널 및 액정표시장치
KR101133760B1 (ko) * 2005-01-17 2012-04-09 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치
KR101137840B1 (ko) * 2005-06-23 2012-04-20 엘지디스플레이 주식회사 횡전계방식 액정표시소자
JP2007214663A (ja) * 2006-02-07 2007-08-23 Funai Electric Co Ltd テレビ放送視聴録画システム、録画再生装置及び視聴装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09269509A (ja) * 1996-03-29 1997-10-14 Seiko Epson Corp 液晶表示素子及びその製造方法
JP2006039290A (ja) * 2004-07-28 2006-02-09 Fujitsu Display Technologies Corp 液晶表示装置及びその焼き付き防止方法
JP2006184737A (ja) * 2004-12-28 2006-07-13 Sharp Corp 液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法

Also Published As

Publication number Publication date
US8847352B2 (en) 2014-09-30
EP2343593A1 (en) 2011-07-13
CN102197337A (zh) 2011-09-21
JP5107437B2 (ja) 2012-12-26
WO2010052954A1 (ja) 2010-05-14
BRPI0920411A2 (pt) 2015-12-22
CN102197337B (zh) 2013-12-25
EP2343593A4 (en) 2012-09-12
US20110205200A1 (en) 2011-08-25
RU2468403C1 (ru) 2012-11-27

Similar Documents

Publication Publication Date Title
JP5431335B2 (ja) アクティブマトリクス基板、液晶パネル、液晶表示ユニット、液晶表示装置、テレビジョン受像機、アクティブマトリクス基板の製造方法
JP5220863B2 (ja) アクティブマトリクス基板、液晶パネル、液晶表示ユニット、液晶表示装置、テレビジョン受像機
JP5107439B2 (ja) アクティブマトリクス基板、液晶パネル、液晶表示ユニット、液晶表示装置、テレビジョン受像機
WO2010100788A1 (ja) アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機
WO2010100789A1 (ja) アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機
JP5179670B2 (ja) 液晶表示装置
JP5323856B2 (ja) アクティブマトリクス基板、液晶パネル、液晶表示ユニット、液晶表示装置、テレビジョン受像機
WO2010100790A1 (ja) アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機
WO2010089820A1 (ja) アクティブマトリクス基板、液晶パネル、液晶表示ユニット、液晶表示装置、テレビジョン受像機
JP5107437B2 (ja) アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機
JP5301567B2 (ja) アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機
JP5143905B2 (ja) アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機
JP5318888B2 (ja) 液晶パネル、液晶表示ユニット、液晶表示装置、テレビジョン受像機
WO2010089922A1 (ja) アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機
WO2009144966A1 (ja) アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120904

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121003

R150 Certificate of patent or registration of utility model

Ref document number: 5107437

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151012

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees