WO2010100789A1 - アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機 - Google Patents

アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機 Download PDF

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Definitions

  • the present invention relates to an active matrix substrate in which a plurality of pixel electrodes are provided in one pixel region, and a liquid crystal display device (pixel division method) using the same.
  • a plurality of subpixels provided in one pixel are controlled to have different luminances, and the area level of these subpixels.
  • a liquid crystal display device pixel division method, for example, see Patent Document 1 that displays a halftone by a tone.
  • three pixel electrodes 121a to 121c are arranged along the data signal line 115 in one pixel region, and the source electrode 116s of the transistor 116 is a contact electrode.
  • 117a, the contact electrode 117a and the control electrode 118 are connected via an extraction wiring 119
  • the control electrode 118 and the contact electrode 117b are connected via an extraction wiring 126
  • the contact electrode 117a and the pixel electrode 121a are in contact with each other.
  • the contact electrode 117b and the pixel electrode 121c are connected via the contact hole 120b via the hole 120a, and the electrically floating pixel electrode 121b overlaps the control electrode 118 via the insulating layer.
  • the pixel electrode 121b is Are capacitively coupled to each pixel electrode 121a ⁇ 121c (capacitively coupled pixel split method).
  • a storage capacitor is formed in an overlapping portion between the control electrode 118 and the capacitor wiring 113.
  • each of the sub-pixels corresponding to the pixel electrodes 121a and 121c can be a bright sub-pixel, and the sub-pixel corresponding to the pixel electrode 121b can be a dark sub-pixel.
  • Halftone can be displayed by area gradation of dark sub-pixel (1).
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2006-39290 (published on February 9, 2006)”
  • the signal potential is written from the data signal line to the pixel electrode 121b by cutting the lead-out wiring 119.
  • the pixel electrode 121b is not capacitively coupled to the pixel electrode 121a.
  • the sub-pixel (dark sub-pixel) corresponding to the pixel electrode 121b tends to be defective, and the yield may be reduced.
  • the present invention proposes a structure capable of improving the yield of an active matrix substrate of a capacitively coupled pixel division method.
  • the active matrix substrate includes a scanning signal line, a data signal line, and a transistor connected to the scanning signal line and the data signal line, and an active element in which first and second pixel electrodes are provided in one pixel region.
  • a matrix substrate wherein the first pixel electrode is connected to the data signal line through the transistor, and includes first and second capacitor electrodes formed in the same layer as the scanning signal line, The first capacitor electrode is electrically connected to one of the first and second pixel electrodes, and forms a capacitor with the other pixel electrode.
  • the second capacitor The electrode is electrically connected to one of the first and second pixel electrodes and forms a capacitor with the other pixel electrode.
  • the first and second pixel electrodes provided in one pixel region are divided into two capacitors formed in the same layer as the scanning signal line ( Connected via a coupling capacitor).
  • the capacitive coupling between the first and second pixel electrodes can be maintained by the other capacitor, so that the manufacturing yield of the present active matrix substrate can be increased. it can.
  • FIG. 1 is a circuit diagram illustrating a configuration of a liquid crystal panel according to a first embodiment.
  • FIG. 2 is a plan view showing a specific example of the liquid crystal panel of FIG. 1.
  • FIG. 3 is a cross-sectional view taken along the line AB in FIG. 2.
  • FIG. 3 is a cross-sectional view taken along arrow AB in the modified configuration of FIG. 2.
  • 3 is a timing chart illustrating a driving method of a liquid crystal display device including the liquid crystal panel of FIG. 1. It is a schematic diagram which shows the display state for every flame
  • FIG. 12 is a cross-sectional view taken along the line AB of FIG.
  • FIG. 14 is a cross-sectional view taken along the line AB in FIG. 13.
  • FIG. 6 is a circuit diagram illustrating another configuration of the liquid crystal panel according to the first embodiment.
  • FIG. 17 is a plan view illustrating a specific example of the liquid crystal panel illustrated in FIG. 16.
  • FIG. 6 is a circuit diagram illustrating another configuration of the liquid crystal panel according to the first embodiment.
  • FIG. 19 is a schematic diagram illustrating a display state for each frame when the driving method of FIG. 5 is used in a liquid crystal display device including the liquid crystal panel of FIG. 18.
  • FIG. 19 is a plan view illustrating a specific example of the liquid crystal panel illustrated in FIG. 18.
  • FIG. 6 is a plan view illustrating another specific example of the liquid crystal panel illustrated in FIG. 2.
  • FIG. 6 is a plan view illustrating another specific example of the liquid crystal panel illustrated in FIG. 2.
  • FIG. 6 is a circuit diagram illustrating a configuration of a liquid crystal panel according to a second embodiment.
  • FIG. 24 is a plan view illustrating a specific example of the liquid crystal panel illustrated in FIG. 23.
  • FIG. 24 is a plan view illustrating a specific example of the liquid crystal panel illustrated in FIG. 23.
  • FIG. 25 is a plan view illustrating another specific example of the liquid crystal panel illustrated in FIG. 24.
  • FIG. 25 is a plan view illustrating another specific example of the liquid crystal panel illustrated in FIG. 24.
  • FIG. 10 is a circuit diagram showing another configuration of the liquid crystal panel according to the second embodiment. It is a top view which shows the specific example of the liquid crystal panel shown in FIG.
  • FIG. 25 is a plan view illustrating another specific example of the liquid crystal panel illustrated in FIG. 24.
  • FIG. 25 is a plan view illustrating another specific example of the liquid crystal panel illustrated in FIG. 24.
  • It is a circuit diagram which shows the structure of the liquid crystal panel concerning this Embodiment 3.
  • FIG. 32 is a plan view showing a specific example of the liquid crystal panel shown in FIG. 31.
  • FIG. 32 is a plan view showing a specific example of the liquid crystal panel shown in FIG. 31.
  • FIG. 32 is a plan view illustrating another specific example of the liquid crystal panel illustrated in FIG. 31.
  • FIG. 10 is a circuit diagram illustrating another configuration of the liquid crystal panel according to the fourth embodiment.
  • FIG. 35 is a plan view showing a specific example of the liquid crystal panel shown in FIG. 34.
  • FIG. 35 is a plan view showing another specific example of the liquid crystal panel shown in FIG. 34. It is a schematic diagram which shows the structure of this liquid crystal display unit and this liquid crystal display device, (a) shows the structure of this liquid crystal display unit, (b) shows the structure of this liquid crystal display device. It is a block diagram explaining the whole structure of this liquid crystal display device. It is a block diagram explaining the function of this liquid crystal display device.
  • FIG. 26 is a block diagram illustrating functions of the present television receiver. It is a disassembled perspective view which shows the structure of this television receiver. It is a top view which shows the structure of the conventional liquid crystal panel.
  • the extending direction of the scanning signal lines is hereinafter referred to as the row direction.
  • the scanning signal line may extend in the horizontal direction or in the vertical direction. Needless to say, it is good. Further, the alignment regulating structure formed on the liquid crystal panel is omitted as appropriate.
  • FIG. 1 is an equivalent circuit diagram showing a part of the liquid crystal panel according to the first embodiment.
  • the present liquid crystal panel includes a data signal line (15x ⁇ 15y) extending in the column direction (vertical direction in the drawing) and a scanning signal line (16x ⁇ 16y) extending in the row direction (horizontal direction in the drawing). ), Pixels (101 to 104) arranged in the row and column directions, storage capacitor lines (18p, 18q), and common electrode (counter electrode) com, and the structure of each pixel is the same.
  • the pixel column including the pixels 101 and 102 and the pixel column including the pixels 103 and 104 are adjacent to each other, and the pixel row including the pixels 101 and 103 and the pixel row including the pixels 102 and 104 are adjacent to each other. is doing.
  • one data signal line and one scanning signal line are provided corresponding to one pixel.
  • Two pixel electrodes are arranged in the column direction in one pixel, and two pixel electrodes 17a and 17b provided in the pixel 101 and two pixel electrodes 17c and 17d provided in the pixel 102 are arranged in a line.
  • two pixel electrodes 17A and 17B provided on the pixel 103 and two pixel electrodes 17C and 17D provided on the pixel 104 are arranged in a line, and the pixel electrodes 17a and 17A, the pixel electrodes 17b and 17B, Pixel electrodes 17c and 17C and pixel electrodes 17d and 17D are adjacent to each other in the row direction.
  • the storage capacitor line 18p crosses the pixels 101 and 103, and the storage capacitor line 18q crosses the pixels 102 and 104, respectively.
  • the pixel electrodes 17a and 17b are connected via the coupling capacitors Cab1 and Cab2 arranged in parallel, and the pixel electrode 17a is connected to the data signal line 15x via the transistor 12a connected to the scanning signal line 16x.
  • the storage capacitor Cha is formed between the pixel electrode 17a and the storage capacitor line 18p
  • the storage capacitor Chb is formed between the pixel electrode 17b and the storage capacitor line 18p, and is connected between the pixel electrode 17a and the common electrode com.
  • a liquid crystal capacitor Cla is formed, and a liquid crystal capacitor Clb is formed between the pixel electrode 17b and the common electrode com.
  • the pixel electrodes 17c and 17d are connected via the coupling capacitors Ccd1 and Ccd2 arranged in parallel, and the pixel electrode 17c is connected to the scanning signal line 16y.
  • a storage capacitor Chc is formed between the pixel electrode 17c and the storage capacitor line 18q
  • a storage capacitor Chd is formed between the pixel electrode 17d and the storage capacitor line 18q.
  • a liquid crystal capacitor Clc is formed between the pixel electrode 17c and the common electrode com
  • a liquid crystal capacitor Cld is formed between the pixel electrode 17d and the common electrode com.
  • the pixel electrodes 17A and 17B are connected via the coupling capacitors CAB1 and CAB2 arranged in parallel, and the pixel electrode 17A is connected to the scanning signal line 16x.
  • a storage capacitor ChA is formed between the pixel electrode 17A and the storage capacitor line 18p
  • a storage capacitor ChB is formed between the pixel electrode 17B and the storage capacitor line 18p.
  • a liquid crystal capacitor ClA is formed between the pixel electrode 17A and the common electrode com
  • a liquid crystal capacitor ClB is formed between the pixel electrode 17B and the common electrode com.
  • the scanning signal lines 16x and 16y are sequentially selected.
  • Vb Va ⁇ [(C1 + C2) / (Cl + Ch + C1 + C2)]]. That is,
  • means a potential difference between Va and com potential Vcom), so that the subpixel including the pixel electrode 17a is a bright subpixel at the time of halftone display.
  • the sub-pixel including the pixel electrode 17b is a dark sub-pixel, and display can be performed according to the area gradation of these bright / dark sub-pixels. Thereby, the viewing angle characteristic of the liquid crystal display device can be enhanced.
  • FIG. 2 shows a specific example of the pixel 101 in FIG.
  • a transistor 12a is arranged near the intersection of the data signal line 15x and the scanning signal line 16x, and a rectangular pixel electrode 17a is formed in a pixel region defined by both signal lines (15x and 16x).
  • rectangular pixel electrodes 17b are arranged in the column direction, and one of the four sides forming the outer periphery of the first pixel electrode is adjacent to one of the four sides forming the outer periphery of the second pixel electrode.
  • the storage capacitor line 18p includes a storage capacitor line extending portion branched from the storage capacitor line 18p, and is extended and overlapped with part of the edges of the pixel electrodes 17a and 17b in plan view.
  • the capacitor electrodes 37a and 38a are arranged so as to overlap the pixel electrode 17b.
  • the capacitor electrode 37a extends in the same direction as the extending direction of the scanning signal line 16x and overlaps the pixel electrode 17b.
  • the capacitive electrode 38a is arranged side by side with the capacitive electrode 37a in the row direction (the extending direction), extends in the same direction as the extending direction of the scanning signal line 16x, and overlaps the pixel electrode 17b. Further, each of the capacitance electrodes 37a and 38a is formed in the same layer as the scanning signal line 16x.
  • the storage capacitor wiring extending portion of the storage capacitor wiring 18p extends along the data signal lines 15x and 15y and the scanning signal lines 16x and 16y so as to surround the pixel region, and forms both sides of the pixel electrodes 17a and 17b.
  • the storage capacitor wiring 18p It is extended and provided so as to overlap each of the three sides excluding. According to the shape of the storage capacitor wiring 18p, jumping in charges from the data signal lines 15x and 15y and the scanning signal lines 16x and 16y can be suppressed, so that an effect of improving the burn-in of the floating pixels can be obtained. Further, since the storage capacitor wiring 18p can be made redundant by the branching structure, the yield can be improved. Such a structure of the storage capacitor wiring 18p can be applied to each form of a liquid crystal panel described later, and the same effect can be obtained.
  • the source electrode 8a and the drain electrode 9a of the transistor 12a are formed on the scanning signal line 16x, and the source electrode 8a is connected to the data signal line 15x.
  • the drain electrode 9a is connected to the drain lead wiring 27a, and the drain lead wiring 27a is connected to the pixel electrode 17a through the contact hole 11a.
  • the capacitor electrode 37a overlaps the pixel electrode 17b through the gate insulating film and the interlayer insulating film, and the lead-out wiring 47a connected to the capacitor electrode 37a is connected to the pixel electrode 17a through the contact hole 67a.
  • a coupling capacitor Cab1 (see FIG. 1) between the pixel electrodes 17a and 17b is formed at an overlapping portion between the capacitor electrode 37a and the pixel electrode 17b.
  • the capacitor electrode 38a overlaps the pixel electrode 17b through the gate insulating film and the interlayer insulating film, and the lead-out wiring 48a connected to the capacitor electrode 38a is connected to the pixel electrode 17a through the contact hole 68a.
  • a coupling capacitor Cab2 (see FIG. 1) between the pixel electrodes 17a and 17b is formed at the overlapping portion between the capacitor electrode 38a and the pixel electrode 17b.
  • the pixel electrode 17a and the storage capacitor line 18p overlap with each other via the interlayer insulating film and the gate insulating film, and a storage capacitor Cha (see FIG. 1) is formed in the overlapping portion between the pixel electrode 17b and the storage capacitor.
  • the wiring 18p overlaps with the interlayer insulating film and the gate insulating film, and a storage capacitor Chb (see FIG. 1) is formed in the overlapping portion between the two. Note that the configuration of other pixels (the shape, arrangement, and connection relationship of each member) is the same as that of the pixel 101.
  • the sub-pixel including the pixel electrode 17a is a bright sub-pixel (hereinafter “bright”), and the sub-pixel including the pixel electrode 17b is a dark sub-pixel (hereinafter “dark”).
  • FIG. 3 is a cross-sectional view taken along the line AB of FIG.
  • the present liquid crystal panel includes an active matrix substrate 3, a color filter substrate 30 facing the active matrix substrate 3, and a liquid crystal layer 40 disposed between both substrates (3, 30).
  • the scanning signal line 16x, the storage capacitor line 18p, the capacitor electrodes 37a and 38a, and the lead lines 47a and 48a are formed on the glass substrate 31, and the inorganic gate insulating film 22 is formed so as to cover them.
  • a semiconductor layer 24 i layer and n + layer
  • a source electrode 8a and a drain electrode 9a in contact with the n + layer, and a drain lead wiring 27a are formed on the inorganic gate insulating film 22 so as to cover them.
  • An inorganic interlayer insulating film 25 is formed.
  • Pixel electrodes 17a and 17b are formed on the inorganic interlayer insulating film 25, and an alignment film (not shown) is formed so as to cover these (pixel electrodes 17a and 17b).
  • the inorganic interlayer insulating film 25 is penetrated, whereby the pixel electrode 17a and the drain lead wiring 27a are connected. Further, in the contact hole 67a, the inorganic interlayer insulating film 25 and the inorganic gate insulating film 22 are penetrated, whereby the pixel electrode 17a and the lead-out wiring 47a are connected. That is, the pixel electrode 17a and the capacitor electrode 37a are electrically connected.
  • the capacitor electrode 37a and the pixel electrode 17b overlap with each other via the inorganic gate insulating film 22 and the inorganic interlayer insulating film 25, thereby forming a coupling capacitor Cab1 (see FIG. 1).
  • the inorganic interlayer insulating film 25 and the inorganic gate insulating film 22 are penetrated, whereby the pixel electrode 17a and the lead-out wiring 48a are connected. That is, the pixel electrode 17a and the capacitor electrode 38a are electrically connected.
  • the capacitor electrode 38a and the pixel electrode 17b overlap with each other via the inorganic gate insulating film 22 and the inorganic interlayer insulating film 25, thereby forming a coupling capacitor Cab2 (see FIG. 1).
  • the colored layer 14 is formed on the glass substrate 32, the common electrode (com) 28 is formed thereon, and an alignment film (not shown) is formed so as to cover the common electrode (com) 28. Yes.
  • FIG. 5 is a timing chart showing a driving method of the present liquid crystal display device (normally black mode liquid crystal display device) provided with the liquid crystal panel shown in FIGS.
  • Sv and SV indicate signal potentials supplied to two adjacent data signal lines (for example, 15x and 15y), and Gx and Gy are gate-on pulse signals supplied to the scanning signal lines 16x and 16y.
  • Va ⁇ Vb, VA ⁇ VB, and Vc ⁇ Vd indicate the potentials of the pixel electrodes 17a and 17b, 17A and 17B, and 17c and 17d, respectively.
  • the scanning signal lines are sequentially selected, the polarity of the signal potential supplied to the data signal lines is inverted every horizontal scanning period (1H), and the same number in each frame.
  • the polarity of the signal potential supplied in the horizontal scanning period is inverted in units of one frame, and in the same horizontal scanning period, a signal potential having a reverse polarity is supplied to two adjacent data signal lines.
  • the scanning signal lines are sequentially selected (for example, the scanning signal lines 16x and 16y are selected in this order), and one of the two adjacent data signal lines (for example, , A signal potential having a positive polarity is supplied to the data signal line 15x in the first horizontal scanning period (for example, including the writing period of the pixel electrode 17a), and the second horizontal scanning period (for example, writing of the pixel electrode 17c) is performed.
  • a negative polarity signal potential is supplied to the other of the two data signal lines (for example, the data signal line 15y) for the first horizontal scanning period (for example, the writing period of the pixel electrode 17A).
  • the scanning signal lines are sequentially selected (for example, the scanning signal lines 16x and 16y are selected in this order), and one of the two adjacent data signal lines (for example, the data signal line 15x) is the first.
  • the negative polarity signal potential is supplied during the horizontal scanning period (for example, including the writing period of the pixel electrode 17a), and the positive polarity signal potential is supplied for the second horizontal scanning period (for example, including the writing period of the pixel electrode 17c).
  • a positive polarity signal potential is supplied to the other of the two data signal lines (for example, the data signal line 15y) in the first horizontal scanning period (for example, including the writing period of the pixel electrode 17A).
  • a negative polarity signal potential is supplied in the first horizontal scanning period (for example, including the writing period of the pixel electrode 17C). Accordingly, as shown in FIG. 5,
  • , and the sub-pixel including the pixel electrode 17a (negative polarity) is “bright”.
  • the sub-pixel including the pixel electrode 17b (negative polarity) is “dark”, the sub-pixel including the pixel electrode 17c (positive polarity) is “bright”, and the sub-pixel including the pixel electrode 17d (positive polarity) is “dark”.
  • the sub-pixel including the pixel electrode 17A (plus polarity) is “bright”, and the sub-pixel including the pixel electrode 17B (plus polarity) is “dark”, as shown in FIG. 6B as a whole.
  • an alignment regulating slit is formed in the pixel electrode 17a.
  • S1 to S4 are provided
  • alignment regulating ribs L1 and L2 are provided in a portion corresponding to the pixel electrode 17a of the color filter substrate
  • alignment regulating slits S5 to S8 are provided in the pixel electrode 17b, and the color filter substrate.
  • Orientation regulating ribs L3 and L4 are provided at portions corresponding to the pixel electrodes 17b.
  • an alignment regulating slit may be provided in the common electrode of the color filter substrate.
  • the pixel electrode 17a and the pixel electrode 17b are connected (capacitively coupled) by two parallel coupling capacitors (Cab1 and Cab2). ) Even if it is disconnected, the capacitive coupling of the pixel electrodes 17a and 17b can be maintained by the capacitive electrode 38a.
  • the capacitor electrode 37a and the pixel electrode 17b are short-circuited in P of FIG. 2 (in the manufacturing process or the like), the lead-out wiring 47a is cut as shown in FIG.
  • the capacitor electrode 38a and the pixel electrode 17b are short-circuited, the capacitor electrode 38a or the lead-out wiring 48a is laser-cut between the contact hole 68a and the short-circuited portion, or the pixel electrode 17a has a contact hole 68a. This portion may be removed (trimmed) with a laser or the like.
  • the lead wire 47a is irradiated with laser from the back surface (glass substrate side) of the active matrix substrate to cut it, or the active matrix substrate From the front surface (opposite side of the glass substrate), the extraction wiring 47a is irradiated with laser through the gap between the pixel electrodes 17a and 17b to cut it (see FIG. 8). Further, when the correction process is performed at the liquid crystal panel stage, the lead wire 47a is irradiated with laser from the back surface of the liquid crystal panel (on the glass substrate side of the active matrix substrate) to cut it.
  • the manufacturing yield of the liquid crystal panel and the active matrix substrate used therefor can be increased.
  • two insulating layers (gate insulating film and interlayer insulating film) are interposed between the capacitor electrodes (37a and 38a) and the pixel electrode (17b), only one layer (interlayer insulating film) is interposed. Compared with the configuration, the occurrence of a short circuit between the capacitor electrode and the pixel electrode can be suppressed.
  • the capacitor electrodes (37a and 38a) are formed in the same layer as the scanning signal line and are covered with a gate insulating film.
  • a gate insulating film is formed at a higher temperature than the interlayer insulating film covering the transistor, a denser film is more easily obtained with the gate insulating film. Therefore, a greater effect can be obtained in that the occurrence of a short circuit between the capacitor electrode and the pixel electrode is suppressed.
  • the method for manufacturing a liquid crystal panel includes an active matrix substrate manufacturing process, a color filter substrate manufacturing process, and an assembly process in which both substrates are bonded to each other and filled with liquid crystal.
  • an inspection process is performed during or after at least one of the active matrix substrate manufacturing process and the assembly process, and when a pixel (sub-pixel) defect is detected in the inspection process, a correction process for correcting the defect is added. Is done.
  • a metal film such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, or copper, an alloy film thereof, or a laminated film thereof (thickness 1000 to 3000 mm) is sputtered onto a substrate such as glass or plastic.
  • patterning is performed by photolithography technology (Photo Engraving Process, hereinafter referred to as “PEP technology”), and scanning signal lines and gate electrodes of transistors (scanning signal lines may also serve as gate electrodes) ), A gate metal layer (capacitance electrodes 37a and 38a), and a storage capacitor wiring.
  • PEP technology Photo Engraving Process
  • an inorganic insulating film such as silicon nitride or silicon oxide is formed by CVD (Chemical Vapor Deposition) method on the entire substrate on which the scanning signal lines are formed to form a gate insulating film To do.
  • an intrinsic amorphous silicon film (thickness 1000 to 3000 mm) and an n + amorphous silicon film (thickness 400 to 700 mm) doped with phosphorus are continuously formed on the gate insulating film (whole substrate) by CVD.
  • patterning is performed by the PEP technique, and a silicon laminated body including an intrinsic amorphous silicon layer and an n + amorphous silicon layer is formed in an island shape on the gate electrode.
  • a metal film such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, or copper, an alloy film thereof, or a stacked film thereof (thickness 1000 to 3000 mm) is formed on the entire substrate on which the silicon laminate is formed. Then, patterning is performed by the PEP technique to form data signal lines, transistor source / drain electrodes, and drain lead wiring.
  • the n + amorphous silicon layer constituting the silicon stacked body is removed by etching to form a transistor channel.
  • the semiconductor layer may be formed of an amorphous silicon film as described above.
  • a polysilicon film may be formed, or a laser annealing treatment is performed on the amorphous silicon film and the polysilicon film to form a crystal. May be improved. Thereby, the moving speed of the electrons in the semiconductor layer is increased, and the characteristics of the transistor (TFT) can be improved.
  • an inorganic insulating film such as silicon nitride or silicon oxide is formed by CVD on the entire substrate on which the data signal lines and the like are formed to form an inorganic interlayer insulating film.
  • the interlayer insulating film is etched away by PEP technology to form a contact hole.
  • a transparent conductive film (thickness 1000 to 2000 mm) made of ITO (Indium / Tin / Oxide), IZO (Indium / Zinc / Oxide), zinc oxide, tin oxide or the like is formed on the entire substrate on the interlayer insulating film in which the contact holes are formed. Is formed by sputtering, and then patterned by PEP technology to form each pixel electrode.
  • polyimide resin is printed on the entire substrate on the pixel electrode with a thickness of 500 to 1000 mm, and then fired and rubbed in one direction with a rotating cloth to form an alignment film.
  • the active matrix substrate is manufactured as described above.
  • the color filter substrate manufacturing process will be described below.
  • a chromium thin film or a resin containing a black pigment is formed on a glass or plastic substrate (entire substrate), and then patterned by PEP technology to form a black matrix.
  • red, green and blue color filter layers are formed in a pattern in the gap of the black matrix by using a pigment dispersion method or the like.
  • a transparent conductive film made of ITO, IZO, zinc oxide, tin oxide or the like is formed on the entire substrate on the color filter layer to form a common electrode (com).
  • polyimide resin is printed on the entire substrate on the common electrode with a thickness of 500 to 1000 mm, and then fired and rubbed in one direction with a rotating cloth to form an alignment film.
  • a color filter substrate can be manufactured as described above.
  • a seal material made of a thermosetting epoxy resin or the like is applied to one of the active matrix substrate and the color filter substrate by screen printing in a frame-like pattern lacking the liquid crystal inlet portion, and the liquid crystal layer is applied to the other substrate.
  • a spherical spacer having a diameter corresponding to the thickness and made of plastic or silica is dispersed.
  • the active matrix substrate and the color filter substrate are bonded together, and the sealing material is cured.
  • the liquid crystal panel is manufactured.
  • a short-circuit occurrence location is detected by performing an appearance inspection or an electro-optical inspection on the active matrix substrate.
  • the short circuit includes, for example, a short circuit between the capacitor electrode and the pixel electrode.
  • the appearance inspection is to optically inspect the wiring pattern using a CCD camera or the like.
  • the electro-optical inspection is an active inspection after a modulator (electro-optical element) is placed so as to face the active matrix substrate.
  • a wiring pattern is electro-optically inspected by applying a voltage between a matrix substrate and a modulator and making light incident and capturing a change in luminance of the light with a CCD camera.
  • a correction process is performed in which the short-circuited capacitive electrode or the conductor portion connected thereto (for example, the lead-out wirings 47a and 48a in FIG. 2) is laser-cut.
  • a fourth harmonic (wavelength 266 nm) of a YAG (Yttrium Aluminum Garnet) laser is used.
  • a correction process may be performed in which a portion in the contact hole is removed (trimmed) by a laser or the like among the pixel electrodes connected to the short-circuited capacitor electrode via the contact hole. .
  • laser irradiation can usually be performed from the front surface (pixel electrode side) or the back surface (substrate side) of the active matrix substrate.
  • the first inspection step and the correction step may be performed after the formation of the pixel electrode, the formation of the capacitor electrode, or the formation of the channel of the transistor. In this way, defects can be corrected at an earlier stage of the manufacturing process, and the manufacturing yield of the active matrix substrate can be increased.
  • a short circuit location is detected by performing a lighting inspection on the liquid crystal panel.
  • the short circuit includes, for example, a short circuit between the capacitor electrode and the pixel electrode.
  • a gate inspection signal having a bias voltage of ⁇ 10 V, a period of 16.7 msec, a pulse width of 50 ⁇ sec and a pulse voltage of +15 V is input to each scanning signal line to turn on all TFTs.
  • a source inspection signal having a potential of ⁇ 2 V whose polarity is inverted every 16.7 msec is input to each data signal line, and a signal potential corresponding to ⁇ 2 V is applied to the pixel electrode via the source electrode and the drain electrode of each TFT.
  • a common electrode inspection signal having a direct current potential of ⁇ 1 V is input to the common electrode (com) and the storage capacitor wiring.
  • a voltage is applied to the liquid crystal capacitor configured between the pixel electrode and the common electrode, and the storage capacitor configured between the pixel electrode and the storage capacitor wiring, and the sub-pixel configured by the pixel electrode is turned on. It becomes a state.
  • the pixel electrode and the capacitor electrode are electrically connected, and what is originally a dark subpixel becomes a bright subpixel. Thereby, a short circuit location is detected.
  • a correction process is performed in which the short-circuited capacitive electrode or a conductor portion (for example, a lead wiring) connected thereto is laser-cut.
  • laser irradiation is usually performed from the back surface of the active matrix substrate (the substrate side of the active matrix substrate).
  • the cross section AB in FIG. 2 may be configured as shown in FIG. That is, the thick organic gate insulating film 21 and the thin inorganic gate insulating film 22 are formed on the glass substrate 31, and the thin inorganic interlayer insulating film 25 and the thick organic interlayer insulating film 26 are formed below the pixel electrode. In this way, effects such as reduction of various parasitic capacitances, prevention of short-circuiting between wirings, and reduction of pixel electrode tearing due to planarization can be obtained.
  • the organic gate insulating film 21 and the organic interlayer insulating film 26 penetrate through the portions located on the capacitor electrodes 37a and 38a. By doing so, it is possible to obtain the effect of improving the yield while sufficiently securing the capacitance value of the coupling capacitance (Cab1 ⁇ Cab2).
  • the punched-through portion (thin film portion 51a) of the organic interlayer insulating film 26 is preferably a region as shown by a dotted line portion in FIG.
  • the thin film portion 51a is formed in a rectangular shape by the first side (J1) to the fourth side (J4), the capacitor electrode 37a straddles the first side (J1), and the capacitance A capacitive electrode 38a arranged side by side in the row direction with the electrode 37a straddles the third side (J3) facing the first side (J1).
  • the inorganic interlayer insulating film 25, the organic interlayer insulating film 26, and the contact holes 11a, 67a, and 68a shown in FIG. 4 can be formed as follows. That is, after forming the transistors and data signal lines, an inorganic interlayer insulating film 25 made of SiNx having a thickness of about 3000 mm so as to cover the entire surface of the substrate using a mixed gas of SiH 4 gas, NH 3 gas, and N 2 gas. (Passivation film) is formed by CVD. Thereafter, an organic interlayer insulating film 26 made of a positive photosensitive acrylic resin having a thickness of about 3 ⁇ m is formed by spin coating or die coating.
  • the organic interlayer insulating film 26 is dry-etched at the contact hole 11a, and the inorganic interlayer insulating film 25 and the gate insulating film 22 are dry-etched at the contact holes 67a and 68a.
  • the organic insulating film is half-exposed in the photolithography process so that the organic interlayer insulating film remains thin when development is completed, while the contact hole 67a.
  • the portion 68a is fully exposed in the photolithography process so that no organic interlayer insulating film remains when development is completed.
  • dry etching is performed with a mixed gas of CF 4 gas and O 2 gas, the remaining film (of the organic interlayer insulating film) is first removed from the contact hole 11a, and then the inorganic interlayer insulating film 25 is removed.
  • the contact holes 67a and 68a the inorganic interlayer insulating film 25 under the organic interlayer insulating film is removed first, and then the gate insulating film 22 is removed.
  • the organic interlayer insulating film 26 may be, for example, an insulating film made of an SOG (spin-on glass) material, and the organic interlayer insulating film 26 may be an acrylic resin, an epoxy resin, a polyimide resin, a polyurethane resin, or a novolac resin. , And at least one of siloxane resins may be included.
  • SOG spin-on glass
  • the lead wire 47a connected to the capacitor electrode 37a is extended to a position overlapping the drain lead wire 27a, and the capacitor electrode 37a, the lead wire 47a, the drain lead wire 27a, and the pixel electrode 17a are connected by the contact hole 11s. .
  • the two contact holes (11a and 67a) in FIG. 2 can be combined into one contact hole (11s).
  • the liquid crystal alignment is likely to be disturbed due to the level difference at the contact hole formation location, and this may be visually recognized.
  • the region where the liquid crystal alignment is disturbed can be reduced and the display quality can be improved. it can.
  • the light-shielding area is reduced by combining the contact holes into one, and the openings are opened. The rate can be increased.
  • FIG. 12 is a cross-sectional view taken along the line AB of FIG.
  • the interlayer insulating film 25 and the gate insulating film 22 are penetrated, thereby connecting the capacitor electrode 37a, the lead-out wiring 47a, the drain lead-out wiring 27a, and the pixel electrode 17a.
  • the gate insulating film 22 is etched away by, for example, the PEP technique before the drain lead wiring 27a is formed.
  • the lead-out wiring 47a is connected to the portion after the contact hole 11s.
  • the configuration shown in FIGS. 13 and 14 may be employed. That is, in the liquid crystal panel of FIG. 13, the capacitor upper electrode 57b is formed in the same layer as the drain lead wiring 27a. The capacitor upper electrode 57b is connected to the pixel electrode 17b through the contact hole 77b and overlaps the capacitor electrodes 37a and 38a through the gate insulating film 22 (see FIG. 14). As a result, coupling capacitances Cab1 and Cab2 between the pixel electrodes 17a and 17b are formed at the overlapping portions of the upper electrode 57b and the capacitance electrodes 37a and 38a, respectively.
  • the capacitive upper electrode 57b is formed between the capacitive electrodes 37a and 38a and the pixel electrode 17b, the above-described capacitive electrodes 37a and 38a and the pixel electrode 17b In addition to the short circuit, a short circuit between the capacitive electrode 57b and the capacitive electrode 37a (38a) may occur.
  • the above-described correction process for example, by cutting the lead-out wiring 47a (48a) by laser or removing (trimming) the portion of the pixel electrode 17b in the contact hole 77b with a laser or the like, is performed. Capacitive coupling between the electrodes 17a and 17b can be maintained.
  • the capacitive upper electrode 57b is composed of one, and is formed so as to overlap each of the capacitive electrodes 37a and 38a. However, as shown in FIG. May be composed of two. In this configuration, one capacitive upper electrode 57b overlaps the capacitive electrode 37a, the other capacitive upper electrode 58b overlaps the capacitive electrode 38a, and the capacitive upper electrodes 57b and 58b are individually connected via different contact holes 77b and 78b.
  • the pixel electrode 17b may be connected to the pixel electrode 17b.
  • one of the two pixel electrodes provided in one pixel that is closer to the transistor is connected to the transistor.
  • the present invention is not limited to this.
  • the farther from the transistor of the two pixel electrodes provided in one pixel may be connected to the transistor.
  • a specific example of the pixel 101 in FIG. 16 is shown in FIG. In the liquid crystal panel of FIG.
  • a transistor 12a is arranged in the vicinity of the intersection of the data signal line 15x and the scanning signal line 16x, and a rectangular pixel electrode 17a and a pixel area defined by both signal lines (15x ⁇ 16x) Rectangular pixel electrodes 17b are arranged in the column direction, and one of the four sides forming the outer periphery of the first pixel electrode is adjacent to one of the four sides forming the outer periphery of the second pixel electrode.
  • the storage capacitor line 18p includes a storage capacitor line extending portion branched from the storage capacitor line 18p, and is extended and overlapped with part of the edges of the pixel electrodes 17a and 17b in plan view.
  • the capacitor electrodes 37b and 38b are arranged so as to overlap the pixel electrode 17a.
  • the capacitor electrode 37b extends in the same direction as the extending direction of the scanning signal line 16x and overlaps the pixel electrode 17a.
  • the capacitor electrode 38b is arranged side by side with the capacitor electrode 37b in the row direction (the extending direction), extends in the same direction as the extending direction of the scanning signal line 16x, and overlaps the pixel electrode 17a.
  • the capacitive electrodes 37b and 38b are formed in the same layer as the scanning signal line 16x.
  • the source electrode 8a and the drain electrode 9a of the transistor 12a are formed on the scanning signal line 16x, the source electrode 8a is connected to the data signal line 15x, and the drain electrode 9a is connected to the drain lead line 27a.
  • the drain lead wiring 27a, the capacitor electrode 37b, and the pixel electrode 17b are connected by one contact hole 11t. That is, the drain lead line 27a is connected to the pixel electrode 17b via the contact hole 11t, and the lead line 47b connected to the capacitor electrode 37b is connected to the pixel electrode 17b via the contact hole 11t.
  • the capacitor electrode 37b overlaps with the pixel electrode 17a via the gate insulating film and the interlayer insulating film, and a coupling capacitor Cab1 (see FIG.
  • a coupling capacitor Cab2 (see FIG. 16) between the pixel electrodes 17a and 17b is formed at the overlapping portion between the capacitor electrode 38b and the pixel electrode 17a.
  • the pixel electrode 17a and the storage capacitor line 18p overlap with each other via the interlayer insulating film and the gate insulating film, and a storage capacitor Cha (see FIG. 16) is formed in the overlapping portion between the pixel electrode 17b and the storage capacitor.
  • the wiring 18p overlaps with the interlayer insulating film and the gate insulating film, and a storage capacitor Chb (see FIG. 16) is formed in the overlapping portion of both. Note that the configuration of other pixels (the shape, arrangement, and connection relationship of each member) is the same as that of the pixel 101.
  • the subpixel including the pixel electrode 17a is “dark”, and the subpixel including the pixel electrode 17b is “bright”.
  • the lead-out wiring 48b (in the manufacturing process or the like)
  • the capacitive coupling of the pixel electrodes 17a and 17b can be maintained by the capacitive electrode 37b.
  • the lead-out wiring 48b is cut or the capacitor electrode 38b is connected to the pixel electrode 17b.
  • the capacitive coupling of the pixel electrodes 17a and 17b is maintained via the coupling capacitance formed at the overlapping portion of the pixel electrode 17a and the capacitive electrode 37b. be able to. Further, by removing (trimming) a portion of the pixel electrode 17b in the contact hole 68b with a laser or the like and electrically separating the pixel electrode 17b and the capacitive electrode 38b, an overlapping portion of the pixel electrode 17a and the capacitive electrode 37b. Thus, the capacitive coupling of the pixel electrodes 17a and 17b can be maintained through the coupling capacitance formed in the above. When the capacitor electrode 37b and the pixel electrode 17a are short-circuited, the capacitor electrode 37b or the lead-out wiring 47b may be laser-cut between the contact hole 11t and the short-circuited portion.
  • the manufacturing yield of the liquid crystal panel and the active matrix substrate used therefor can be increased.
  • the capacitor electrodes (37b and 38b) are formed in the same layer as the scanning signal line, occurrence of a short circuit between the capacitor electrode and the pixel electrode can be suppressed.
  • FIG. 1 may be configured as shown in FIG. In FIG. 18, one of two pixels adjacent in the row direction is connected to a pixel electrode closer to the transistor, and the other is connected to a pixel electrode farther from the transistor.
  • the sub-pixel including the pixel electrode 17a (positive polarity) is “bright”, and the pixel electrode 17b
  • the subpixel including (positive polarity) is “dark”
  • the subpixel including the pixel electrode 17c (minus polarity) is “bright”
  • the subpixel including the pixel electrode 17d (minus polarity) is “dark”
  • the pixel electrode 17A The sub-pixel including (minus polarity) is “dark”
  • the sub-pixel including the pixel electrode 17B (minus polarity) is “bright”, as a whole, as shown in FIG.
  • the subpixel including the pixel electrode 17a is “bright”
  • the subpixel including the pixel electrode 17b is “minus polarity”
  • the subpixel including the pixel electrode 17c is “plus polarity”.
  • the subpixel including the pixel electrode 17d positive polarity
  • the subpixel including the pixel electrode 17A positive polarity
  • the subpixel including the pixel electrode 17B positive polarity
  • FIG. 20 shows a specific example of the pixels 101 and 103 in FIG.
  • a transistor 12a is disposed in the vicinity of the intersection of the data signal line 15x and the scanning signal line 16x, and the pixel region defined by both signal lines (15x and 16x) has a rectangular shape.
  • the pixel electrode 17a and the rectangular pixel electrode 17b are arranged in the column direction, and one of the four sides forming the outer periphery of the first pixel electrode and one of the four sides forming the outer periphery of the second pixel electrode. And are adjacent.
  • the storage capacitor line 18p includes a storage capacitor line extending portion branched from the storage capacitor line 18p, and is extended and overlapped with part of the edges of the pixel electrodes 17a and 17b in plan view.
  • the capacitor electrodes 37a and 38a are arranged so as to overlap the pixel electrode 17b.
  • the capacitor electrode 37a extends in the same direction as the extending direction of the scanning signal line 16x and overlaps the pixel electrode 17b.
  • the capacitive electrode 38a is arranged side by side with the capacitive electrode 37a in the row direction (the extending direction), extends in the same direction as the extending direction of the scanning signal line 16x, and overlaps the pixel electrode 17b. Further, each of the capacitance electrodes 37a and 38a is formed in the same layer as the scanning signal line 16x.
  • the source electrode 8a and the drain electrode 9a of the transistor 12a are formed on the scanning signal line 16x, and the source electrode 8a is connected to the data signal line 15x.
  • the drain electrode 9a is connected to the drain lead wiring 27a, and the drain lead wiring 27a is connected to the pixel electrode 17a through the contact hole 11a.
  • the capacitor electrode 37a overlaps the pixel electrode 17b through the gate insulating film and the interlayer insulating film, and the lead-out wiring 47a connected to the capacitor electrode 37a is connected to the pixel electrode 17a through the contact hole 67a.
  • a coupling capacitance Cab1 see FIG.
  • the pixel electrode 17a and the storage capacitor line 18p overlap with each other via the interlayer insulating film and the gate insulating film, and a storage capacitor Cha (see FIG. 18) is formed in the overlapping portion between the pixel electrode 17b and the storage capacitor.
  • the wiring 18p overlaps with the interlayer insulating film and the gate insulating film, and a storage capacitor Chb (see FIG. 18) is formed in the overlapping portion of both.
  • the sub-pixel including the pixel electrode 17a is “bright”, and the sub-pixel including the pixel electrode 17b is “dark”.
  • a transistor 12A is disposed in the vicinity of the intersection of the data signal line 15y and the scanning signal line 16x, and a rectangular pixel electrode 17A and a rectangular shape are formed in a pixel region defined by both signal lines (15y ⁇ 16x).
  • the pixel electrodes 17B having a shape are arranged in the column direction, and one of the four sides forming the outer periphery of the first pixel electrode is adjacent to one of the four sides forming the outer periphery of the second pixel electrode. .
  • the storage capacitor line 18p includes a storage capacitor line extending portion branched from the storage capacitor line 18p, and is provided to extend so as to overlap part of the edges of the pixel electrodes 17A and 17B in a plan view.
  • the capacitor electrodes 37B and 38B are arranged so as to overlap the pixel electrode 17A.
  • the capacitor electrode 37B extends in the same direction as the extending direction of the scanning signal line 16x and overlaps the pixel electrode 17A.
  • the capacitor electrode 38B is arranged side by side with the capacitor electrode 37B in the row direction (the extending direction), extends in the same direction as the extending direction of the scanning signal line 16x, and overlaps the pixel electrode 17A.
  • the capacitive electrodes 37B and 38B are formed in the same layer as the scanning signal line 16x.
  • the source electrode 8A and the drain electrode 9A of the transistor 12A are formed on the scanning signal line 16x, the source electrode 8A is connected to the data signal line 15y, and the drain electrode 9A is connected to the drain lead wiring 27A.
  • the drain lead wiring 27A, the capacitor electrode 37B, and the pixel electrode 17B are connected by one contact hole 11T. That is, the drain lead line 27A is connected to the pixel electrode 17B via the contact hole 11T, and the lead line 47B connected to the capacitor electrode 37B is connected to the pixel electrode 17B via the contact hole 11T.
  • the capacitor electrode 37B overlaps with the pixel electrode 17A via the gate insulating film and the interlayer insulating film, and a coupling capacitor CAB1 (see FIG.
  • a coupling capacitor CAB2 (see FIG. 16) between the pixel electrodes 17A and 17B is formed at the overlapping portion between the capacitor electrode 38B and the pixel electrode 17A.
  • the pixel electrode 17A and the storage capacitor line 18p overlap with each other via the interlayer insulating film and the gate insulating film, and a storage capacitor ChA (see FIG. 16) is formed at the overlapping portion between the pixel electrode 17B and the storage capacitor.
  • the wiring 18p overlaps with the interlayer insulating film and the gate insulating film, and a storage capacitor ChB (see FIG. 16) is formed in the overlapping portion of both.
  • the sub-pixel including the pixel electrode 17A is “dark”, and the sub-pixel including the pixel electrode 17B is “bright”.
  • the capacitor electrode is electrically connected to the pixel electrode corresponding to the sub-pixel that becomes the bright sub-pixel, but the present invention is not limited to this.
  • the present liquid crystal panel may be configured such that the capacitor electrode is electrically connected to a pixel electrode corresponding to a sub-pixel that is a dark sub-pixel.
  • a transistor 12a is disposed in the vicinity of the intersection of the data signal line 15x and the scanning signal line 16x, and a rectangular pixel electrode 17a is formed in a pixel region defined by both signal lines (15x and 16x).
  • Rectangular pixel electrodes 17b are arranged in the column direction, and one of the four sides forming the outer periphery of the first pixel electrode is adjacent to one of the four sides forming the outer periphery of the second pixel electrode.
  • the storage capacitor line 18p includes a storage capacitor line extending portion branched from the storage capacitor line 18p, and is extended and overlapped with part of the edges of the pixel electrodes 17a and 17b in plan view.
  • the capacitor electrodes 37b and 38b are arranged so as to overlap the pixel electrode 17a.
  • the capacitor electrode 37b extends in the same direction as the extending direction of the scanning signal line 16x and overlaps the pixel electrode 17a.
  • the capacitor electrode 38b is arranged side by side with the capacitor electrode 37b in the row direction (the extending direction), extends in the same direction as the extending direction of the scanning signal line 16x, and overlaps the pixel electrode 17a.
  • the capacitive electrodes 37b and 38b are formed in the same layer as the scanning signal line 16x.
  • the source electrode 8a and the drain electrode 9a of the transistor 12a are formed on the scanning signal line 16x, and the source electrode 8a is connected to the data signal line 15x.
  • the drain electrode 9a is connected to the drain lead wiring 27a, and the drain lead wiring 27a is connected to the pixel electrode 17a through the contact hole 11a.
  • the capacitor electrode 37b overlaps the pixel electrode 17a through the gate insulating film and the interlayer insulating film, and the lead-out wiring 47b connected to the capacitor electrode 37b is connected to the pixel electrode 17b through the contact hole 67b.
  • a coupling capacitor Cab1 (see FIG. 1) between the pixel electrodes 17a and 17b is formed at the overlapping portion between the capacitor electrode 37b and the pixel electrode 17a.
  • the capacitor electrode 38b overlaps the pixel electrode 17a through the gate insulating film and the interlayer insulating film, and the lead-out wiring 48b connected to the capacitor electrode 38b is connected to the pixel electrode 17b through the contact hole 68b.
  • a coupling capacitor Cab2 (see FIG. 1) between the pixel electrodes 17a and 17b is formed at the overlapping portion between the capacitor electrode 38b and the pixel electrode 17a.
  • the pixel electrode 17a and the storage capacitor line 18p overlap with each other via the interlayer insulating film and the gate insulating film, and a storage capacitor Cha (see FIG. 1) is formed in the overlapping portion between the pixel electrode 17b and the storage capacitor.
  • the wiring 18p overlaps with the interlayer insulating film and the gate insulating film, and a storage capacitor Chb (see FIG. 1) is formed in the overlapping portion between the two. Note that the configuration of other pixels (the shape, arrangement, and connection relationship of each member) is the same as that of the pixel 101.
  • the subpixel including the pixel electrode 17a is “bright”, and the subpixel including the pixel electrode 17b is “dark”.
  • the pixel electrode 17a and the pixel electrode 17b are connected (capacitively coupled) by two parallel coupling capacitors (Cab1 and Cab2). ) Even if the connection is broken, the capacitive coupling of the pixel electrodes 17a and 17b can be maintained by the capacitive electrode 38b.
  • the capacitor electrode 37b and the pixel electrode 17a are short-circuited in P of FIG. 21 (in the manufacturing process or the like), the lead-out wiring 47b is cut or the capacitor electrode 37b is connected to the pixel electrode 17b.
  • the capacitive coupling of the pixel electrodes 17a and 17b is maintained through the coupling capacitance formed at the overlapping portion of the pixel electrode 17a and the capacitive electrode 38b. be able to. Further, by removing (trimming) a portion of the pixel electrode 17b in the contact hole 67b with a laser or the like and electrically separating the pixel electrode 17b and the capacitor electrode 37b, an overlapping portion of the pixel electrode 17a and the capacitor electrode 38b. Thus, the capacitive coupling of the pixel electrodes 17a and 17b can be maintained through the coupling capacitance formed in the above. When the capacitor electrode 38b and the pixel electrode 17a are short-circuited, the capacitor electrode 38b or the lead wiring 48b may be laser-cut between the contact hole 68b and the short-circuited portion.
  • the manufacturing yield of the liquid crystal panel and the active matrix substrate used therefor can be increased.
  • the capacitor electrodes (37b and 38b) are formed in the same layer as the scanning signal line, occurrence of a short circuit between the capacitor electrode and the pixel electrode can be suppressed.
  • each capacitor electrode (37a, 38a) is electrically connected to one of the pixel electrodes (17a, 17b) and overlaps the other pixel electrode.
  • the present invention is not limited to this.
  • one capacitor electrode (37a) is electrically connected to a pixel electrode (17a) corresponding to a sub-pixel serving as a bright sub-pixel and a sub-pixel serving as a dark sub-pixel. It overlaps with the pixel electrode (17b) corresponding to the pixel, and the other capacitor electrode (38b) is electrically connected to the pixel electrode (17b) corresponding to the sub-pixel serving as the dark sub-pixel and becomes the bright sub-pixel.
  • the pixel electrode (17a) corresponding to the subpixel may be overlapped. Even in this configuration, the above-described effects can be obtained.
  • the pixel electrodes 17a and 17b are arranged in the column direction.
  • the arrangement of the pixel electrodes 17a and 17b is not limited thereto.
  • the electrode 17a and 17b may be arranged side by side in the row direction.
  • FIG. 23 is an equivalent circuit diagram showing a part of the liquid crystal panel according to the second embodiment.
  • data signal lines (15x / 15y) extending in the column direction (vertical direction in the figure) and scanning signal lines (16x / 16y) extending in the row direction (left / right direction in the figure).
  • Pixels (101 to 104) arranged in the row and column directions, storage capacitor lines (18p, 18q), and common electrode (counter electrode) com, and the structure of each pixel is the same.
  • the pixel column including the pixels 101 and 102 and the pixel column including the pixels 103 and 104 are adjacent to each other, and the pixel row including the pixels 101 and 103 and the pixel row including the pixels 102 and 104 are adjacent to each other. is doing.
  • one data signal line and one scanning signal line are provided corresponding to one pixel.
  • one pixel is provided with two pixel electrodes, one of which surrounds the other, the pixel 101 is provided with a pixel electrode 17b and a pixel electrode 17a surrounding the pixel electrode, and the pixel 102 includes a pixel electrode 17d and A pixel electrode 17c surrounding the pixel electrode 17c and a pixel electrode 17B surrounding the pixel electrode 17B are provided.
  • the pixel 104 includes a pixel electrode 17D and a pixel electrode 17C surrounding the pixel electrode 17C. .
  • FIG. 24 shows a specific example of the pixel 101 in FIG.
  • a transistor 12a is disposed in the vicinity of the intersection of the data signal line 15x and the scanning signal line 16x, and the pixel region defined by both signal lines (15x and 16x) has a V direction when viewed in the row direction.
  • a pixel electrode 17b having a letter shape and a pixel electrode 17a surrounding the pixel electrode 17b are arranged, and a storage capacitor line 18p extends in the row direction across the center of the pixel.
  • the pixel electrode 17b is on the storage capacitor line 18p and forms a first side that forms approximately 90 ° with respect to the row direction and an angle of approximately 45 ° with respect to the row direction from one end of the first side.
  • a second side extending, a third side extending substantially 315 ° from the other end of the first side with respect to the row direction, one end on the storage capacitor wiring 18p, parallel to the second side, and A fourth side that is shorter than this, a sixth side that is connected to one end of the fourth side, is parallel to the third side and is shorter than the third side, and connects the second and fourth sides;
  • the inner periphery of the pixel electrode 17a is composed of seven sides opposed to the first to seventh sides.
  • a gap between the first side of the pixel electrode 17b and one side of the inner periphery of the pixel electrode 17a facing the first side is a first gap K1, and the second side of the pixel electrode 17b and the pixel electrode 17a facing the second side.
  • the gap between one side of the inner circumference of the pixel electrode is the second gap K2, and the gap between the third side of the pixel electrode 17b and the one side of the inner circumference of the pixel electrode 17a opposite thereto is the third gap K3.
  • the gap between the fourth side of the pixel electrode 17b and one side of the inner periphery of the pixel electrode 17a facing this is the fourth gap K4, and the fifth side of the pixel electrode 17b and the pixel electrode 17a facing this are separated.
  • a gap with one side of the inner periphery is a fifth gap K5.
  • each of the capacitor electrodes 37a and 38a are arranged so as to overlap the third gap K3, the pixel electrode 17a, and the pixel electrode 17b. More specifically, each of the capacitor electrodes 37a and 38b has a shape extending in a direction of 225 ° with respect to the row direction of the storage capacitor wiring 18p so as to intersect the third gap K3 in plan view, It does not overlap with the storage capacitor wiring 18p. Further, each of the capacitance electrodes 37a and 38a is formed in the same layer as the scanning signal line 16x.
  • the source electrode 8a and the drain electrode 9a of the transistor 12a are formed on the scanning signal line 16x, and the source electrode 8a is connected to the data signal line 15x.
  • the drain electrode 9a is connected to the drain lead wiring 27a, and the drain lead wiring 27a is connected to the pixel electrode 17a through the contact hole 11a.
  • the capacitor electrode 37a is connected to the pixel electrode 17a through the contact hole 67a and overlaps with the pixel electrode 17b through the gate insulating film and the interlayer insulating film, and the pixel electrodes 17a and 17b are overlapped with each other.
  • a coupling capacitor Cab1 (see FIG. 23) is formed.
  • the capacitor electrode 38a is connected to the pixel electrode 17a through the contact hole 68a and overlaps the pixel electrode 17b through the gate insulating film and the interlayer insulating film.
  • a coupling capacitance Cab2 between 17b is formed.
  • the pixel electrode 17a and the storage capacitor line 18p overlap with each other via the interlayer insulating film and the gate insulating film, and a storage capacitor Cha (see FIG. 23) is formed at the overlapping portion between the pixel electrode 17b and the storage capacitor.
  • the wiring 18p overlaps with the interlayer insulating film and the gate insulating film, and a storage capacitor Chb (see FIG. 23) is formed in the overlapping portion of both. Note that the configuration of other pixels (the shape, arrangement, and connection relationship of each member) is the same as that of the pixel 101.
  • the sub-pixel including the pixel electrode 17a is “bright”, and the sub-pixel including the pixel electrode 17b is “dark”.
  • the pixel electrode 17a and the pixel electrode 17b are connected (capacitively coupled) by two parallel coupling capacitors (Cab1 and Cab2).
  • the capacitor electrode 37a and the pixel electrode 17b are connected to each other.
  • the capacitive coupling of the pixel electrodes 17a and 17b is maintained by performing a correction process in which the capacitive electrode 37a is laser-cut between the contact hole 67a and the short-circuited portion. be able to.
  • the capacitive coupling of the pixel electrodes 17a and 17b can be maintained. Note that when the capacitor electrode 38a and the pixel electrode 17b are short-circuited, the capacitor electrode 38a may be laser-cut between the contact hole 68a and the short-circuited portion.
  • the capacitive electrode 37a (part after the contact hole 67a) is irradiated with a laser from the back surface (glass substrate side) of the active matrix substrate, or this is cut.
  • the capacitive electrode 37a is irradiated with a laser from the front surface (opposite side of the glass substrate) of the active matrix substrate through the gap between the pixel electrodes 17a and 17b to cut it.
  • the capacitive electrode 37a (part after the contact hole 67a) is irradiated with laser from the back surface of the liquid crystal panel (the glass substrate side of the active matrix substrate) to cut it. It will be.
  • the capacitor electrode 37a and the pixel electrode 17b are short-circuited, a part of the pixel electrode 17a in the contact hole 67a is removed (trimmed) with a laser or the like to electrically connect the pixel electrode 17a and the capacitor electrode 37a.
  • the capacitive coupling of the pixel electrodes 17a and 17b can also be maintained by separating them.
  • the present embodiment it is possible to increase the manufacturing yield of the liquid crystal panel and the active matrix substrate used therefor.
  • two insulating layers (gate insulating film and interlayer insulating film) are interposed between the capacitor electrodes (37a and 38a) and the pixel electrode (17b), only one layer (interlayer insulating film) is interposed. Compared with the configuration, the occurrence of a short circuit between the capacitor electrode and the pixel electrode can be suppressed.
  • the capacitor electrodes (37a and 38a) are formed in the same layer as the scanning signal line and are covered with a gate insulating film.
  • a gate insulating film is formed at a higher temperature than the interlayer insulating film covering the transistor, a denser film is more easily obtained with the gate insulating film. Therefore, according to this embodiment, a greater effect can be obtained in that the occurrence of a short circuit between the capacitor electrode and the pixel electrode is suppressed.
  • the pixel electrode 17a since the pixel electrode 17a surrounds the pixel electrode 17b that is electrically floating, the pixel electrode 17a functions as a shield electrode and suppresses the jumping of charges into the pixel electrode 17b. can do. Thereby, the burn-in of the sub-pixel (dark sub-pixel) including the pixel electrode 17b can be suppressed.
  • the description of the alignment regulating structure is omitted.
  • the gaps K2 to K2 of the pixel electrodes 17a and 17b are displayed.
  • K5 functions as an alignment regulating structure
  • a rib L3 parallel to the gaps K2 and K4 and a rib L4 parallel to the gaps K3 and K5 are provided in a portion corresponding to the pixel electrode 17b of the color filter substrate.
  • Ribs L1 and L5 parallel to the gaps K2 and K4 and ribs L2 and L6 parallel to the gaps K3 and K5 are provided in a portion corresponding to the pixel electrode 17a of the filter substrate.
  • an alignment regulating slit may be provided in the common electrode of the color filter substrate.
  • the holding capacitors Cha and Chb may be formed by the configuration shown in FIG. That is, as shown in FIG. 26, the storage capacitor electrode 39a formed in the same layer as the drain lead-out wiring 27a is connected to the pixel electrode 17a through the contact hole 69a, and the storage capacitor electrode 39a and the storage capacitor wiring 18p are connected. By overlapping via the interlayer insulating film, a storage capacitor Cha is formed between them.
  • the storage capacitor electrode 39b formed in the same layer as the drain lead-out wiring 27a is connected to the pixel electrode 17b through the contact hole 69b, and the storage capacitor electrode 39b and the storage capacitor wiring 18p overlap through the interlayer insulating film. Thus, a storage capacitor Chb is formed between the two.
  • the retention capacity value can be earned. Further, since the insulating film forming the storage capacitors Cha and Chb can be thinned, the width of the storage capacitor wiring 18p can be narrowed without changing the size of the storage capacitor value, and the aperture ratio can be reduced without reducing the reliability. The effect that improvement can be achieved is also obtained.
  • one of the two pixel electrodes provided in one pixel surrounds the other, and the surrounding pixel electrode is connected to the transistor, but the present invention is not limited to this.
  • one of two pixel electrodes provided in one pixel surrounds the other, and this surrounded pixel electrode can be connected to a transistor.
  • FIG. 28 shows a specific example of the pixel 101 in FIG.
  • the shape and arrangement of the pixel electrodes 17a and 17b and the storage capacitor wiring 18p are the same as those in FIG.
  • the capacitive electrodes 37b and 38b are arranged so as to overlap the second gap K2, the pixel electrode 17a, and the pixel electrode 17b.
  • the source electrode 8a and the drain electrode 9a of the transistor 12a are formed on the scanning signal line 16x, and the source electrode 8a is connected to the data signal line 15x.
  • the drain electrode 9a is connected to the pixel electrode 17b through the drain lead line 27a and the contact hole 11b.
  • the capacitor electrode 37b is connected to the pixel electrode 17b through the contact hole 67b, and a part of the capacitor electrode 37b overlaps the pixel electrode 17a through the gate insulating film and the interlayer insulating film. (See FIG. 27) is formed.
  • the capacitor electrode 38b is connected to the pixel electrode 17b through the contact hole 68b, and a part of the capacitor electrode 38b overlaps the pixel electrode 17a through the gate insulating film and the interlayer insulating film, and is coupled to the overlapping portion of both.
  • a capacitor Cab2 (see FIG. 27) is formed.
  • a part of the pixel electrode 17a overlaps the storage capacitor wiring 18p via the gate insulating film and the interlayer insulating film, and the storage capacitor Cha (see FIG. 27) is formed in the overlapping portion between them.
  • a part of the pixel electrode 17b overlaps the storage capacitor wiring 18p via the gate insulating film and the interlayer insulating film, and the storage capacitor Chb (see FIG. 27) is formed in the overlapping portion of both.
  • the sub-pixel including the pixel electrode 17a is “dark”, and the sub-pixel including the pixel electrode 17b is “bright”.
  • the pixel electrode 17a and the pixel electrode 17b are connected (capacitively coupled) by two parallel coupling capacitors (Cab1 and Cab2), so that the liquid crystal panel and the active matrix substrate used therefor The production yield can be increased. Further, since the capacitor electrodes (37b and 38b) are formed in the same layer as the scanning signal line, it is possible to obtain the same effect that the short-circuit between the capacitor electrode and the pixel electrode can be suppressed.
  • the pixel electrode 17a corresponding to the dark subpixel surrounds the pixel electrode 17b corresponding to the bright subpixel, so that an image with a high spatial frequency can be clearly displayed. The effect that it is possible is also acquired.
  • the capacitor electrode is electrically connected to the pixel electrode corresponding to the sub-pixel that becomes the bright sub-pixel, but the present invention is not limited to this.
  • the present liquid crystal panel may have a configuration in which the capacitor electrode is electrically connected to the pixel electrode corresponding to the sub-pixel serving as the dark sub-pixel.
  • the transistor 12a is arranged near the intersection of the data signal line 15x and the scanning signal line 16x, and the pixel region defined by both signal lines (15x ⁇ 16x) is arranged.
  • a pixel electrode 17b having a V-shape when viewed in the row direction and a pixel electrode 17a surrounding the V-shaped pixel electrode 17b are arranged, and a storage capacitor wiring 18p extends in the row direction across the center of the pixel.
  • the capacitor electrodes 37b and 38b are arranged so as to overlap the third gap K3, the pixel electrode 17a, and the pixel electrode 17b. More specifically, each of the capacitance electrodes 37b and 38b has a shape extending at 225 ° with respect to the row direction of the storage capacitor wiring 18p so as to intersect the third gap K3 when viewed in a plan view, It does not overlap with the storage capacitor wiring 18p.
  • the capacitive electrodes 37b and 38b are formed in the same layer as the scanning signal line 16x.
  • the source electrode 8a and the drain electrode 9a of the transistor 12a are formed on the scanning signal line 16x, and the source electrode 8a is connected to the data signal line 15x.
  • the drain electrode 9a is connected to the drain lead wiring 27a, and the drain lead wiring 27a is connected to the pixel electrode 17a through the contact hole 11a.
  • the capacitor electrode 37b is connected to the pixel electrode 17b through the contact hole 67b and overlaps with the pixel electrode 17a through the gate insulating film and the interlayer insulating film, and the pixel electrodes 17a and 17b are overlapped with each other.
  • a coupling capacitor Cab1 (see FIG. 23) is formed.
  • the capacitor electrode 38b is connected to the pixel electrode 17b through the contact hole 68b, and overlaps with the pixel electrode 17a through the gate insulating film and the interlayer insulating film.
  • the pixel electrode 17a overlaps with the pixel electrode 17a through the gate insulating film and the interlayer insulating film.
  • the pixel electrode 17a overlaps with the pixel electrode 17a through the gate insulating film and the interlayer insulating film.
  • the pixel electrode 17a A coupling capacitance Cab2 between 17b (see FIG. 23) is formed.
  • the pixel electrode 17a and the storage capacitor line 18p overlap with each other via the interlayer insulating film and the gate insulating film, and a storage capacitor Cha (see FIG. 23) is formed at the overlapping portion between the pixel electrode 17b and the storage capacitor.
  • the wiring 18p overlaps with the interlayer insulating film and the gate insulating film, and a storage capacitor Chb (see FIG. 23) is formed in the overlapping portion of both. Note that the configuration of other pixels (the shape, arrangement, and connection relationship of each member) is the same as that of the pixel 101.
  • the sub-pixel including the pixel electrode 17a is “bright”, and the sub-pixel including the pixel electrode 17b is “dark”.
  • the pixel electrode 17a and the pixel electrode 17b are connected (capacitively coupled) with two parallel coupling capacitors (Cab1 and Cab2), so that the liquid crystal panel and the active matrix substrate used therefor The production yield can be increased. Further, since the capacitor electrodes (37b and 38b) are formed in the same layer as the scanning signal line, it is possible to obtain the same effect that the short-circuit between the capacitor electrode and the pixel electrode can be suppressed.
  • each capacitor electrode (37a, 38a) is electrically connected to one of the pixel electrodes (17a, 17b) and overlaps the other pixel electrode.
  • the present invention is not limited to this. That is, in the present liquid crystal panel, as shown in FIG. 30, one of the capacitance electrodes (37a) is electrically connected to the pixel electrode (17a) corresponding to the sub-pixel that becomes the bright sub-pixel and the dark sub-pixel. And the other capacitor electrode (38b) is electrically connected to the pixel electrode (17b) corresponding to the sub-pixel serving as the dark sub-pixel and the bright sub-pixel.
  • the pixel electrode may be configured to overlap the pixel electrode (17a) corresponding to the sub-pixel serving as a pixel. Even in this configuration, the above-described effects can be obtained.
  • FIG. 31 is an equivalent circuit diagram showing a part of the liquid crystal panel according to the third embodiment.
  • data signal lines (15x / 15y) extending in the column direction (vertical direction in the figure) and scanning signal lines (16x / 16y) extending in the row direction (horizontal direction in the figure).
  • Pixels (101 to 104) arranged in the row and column directions, storage capacitor wiring (18p to 18s), and common electrode (counter electrode) com, and the structure of each pixel is the same.
  • the pixel column including the pixels 101 and 102 and the pixel column including the pixels 103 and 104 are adjacent to each other, and the pixel row including the pixels 101 and 103 and the pixel row including the pixels 102 and 104 are adjacent to each other. is doing.
  • one data signal line, one scanning signal line, and two storage capacitor lines are provided corresponding to one pixel.
  • one pixel is provided with three pixel electrodes
  • the pixel 101 is provided with pixel electrodes 17a (first pixel electrodes), 17b (second pixel electrodes), and 17a ′ (third pixel electrodes).
  • the pixel 102 is provided with pixel electrodes 17c, 17d, and 17c '
  • the pixel 103 is provided with pixel electrodes 17A, 17B, and 17A'
  • the pixel 104 is provided with pixel electrodes 17C, 17D, and 17C '. It has been.
  • FIG. 32 shows a specific example of the pixel 101 in FIG.
  • a transistor 12a is arranged near the intersection of the data signal line 15x and the scanning signal line 16x, and a pixel electrode having a trapezoidal shape is formed in a pixel region defined by both signal lines (15x and 16x).
  • 17a a pixel electrode 17a ′ having a trapezoidal shape substantially coincident with the shape of the pixel electrode 17a rotated by 180 ° at a position of approximately 315 ° with respect to the row direction of the storage capacitor wiring 18p, and the pixel electrodes 17a.
  • the pixel electrode 17b is arranged so as to correspond to (engage with) the shape of the pixel electrodes 17a and 17a ′.
  • the storage capacitor lines 18p and 18r are arranged in parallel to each other, the storage capacitor line 18p extends in the row direction across the pixel electrodes 17a and 17b, and the storage capacitor line 18r crosses the pixel electrodes 17b and 17a ′ in the row direction. Is stretched.
  • each of the pixel electrodes 17a, 17b, and 17a ′ has a part of the pixel electrode 17a close to the scanning signal line 16x and a part of the pixel electrode 17a ′ close to the scanning signal line 16y.
  • One end of the pixel electrode 17b is disposed close to the scanning signal line 16x, and the other end is disposed close to the scanning signal line 16y.
  • at least a part of each of the pixel electrodes 17a and 17a ′ is arranged in proximity to each of the scanning signal lines 16x and 16y, and the pixel electrode 17b connects the scanning signal lines 16x and 16y. It extends in the row direction.
  • the capacitor electrodes 37a and 38a extend at 225 ° with respect to the row direction of the storage capacitor wiring 18p, and the lead-out wirings 47a and 48a cross the pixel electrode 17b and the pixel electrodes 17a and 17b and the pixel electrode 17b. -It straddles the gap of 17a 'and overlaps a part of each of the pixel electrodes 17a, 17a'.
  • the source electrode 8a and the drain electrode 9a of the transistor 12a are formed on the scanning signal line 16x, and the source electrode 8a is connected to the data signal line 15x.
  • the drain electrode 9a is connected to the drain lead wiring 27a, and the drain lead wiring 27a is connected to the pixel electrode 17a through the contact hole 11a.
  • the capacitor electrode 37a is connected to the pixel electrode 17a through the contact hole 67a, is connected to the pixel electrode 17a 'through the contact hole 67a', and overlaps the pixel electrode 17b through the gate insulating film and the interlayer insulating film.
  • a coupling capacitor Cab1 (see FIG. 31) between the pixel electrodes 17a (17a ′) and 17b is formed in the overlapping portion between the two.
  • the capacitor electrode 38a is connected to the pixel electrode 17a through the contact hole 68a, and is connected to the pixel electrode 17a 'through the contact hole 68a', and is connected to the pixel electrode through the gate insulating film and the interlayer insulating film.
  • the coupling capacitor Cab2 (see FIG. 31) between the pixel electrodes 17a (17a ′) and 17b is formed at the overlapping portion of the two.
  • the storage capacitor electrode 39a is connected to the pixel electrode 17a through the contact hole 69a and overlaps the storage capacitor wiring 18p through the gate insulating film, and the storage capacitor Cha1 (see FIG. 31) is overlapped with both of them.
  • the storage capacitor electrode 39a ' is connected to the pixel electrode 17a' through the contact hole 69a 'and overlaps with the storage capacitor line 18r through the gate insulating film, and is held in the overlapping portion of both. Most of the capacitor Cha2 (see FIG. 31) is formed.
  • the storage capacitor electrode 39b is connected to the pixel electrode 17b through the contact hole 69b and overlaps the storage capacitor wiring 18p through the gate insulating film, and the storage capacitor Chb1 (see FIG.
  • the storage capacitor electrode 39b ' is connected to the pixel electrode 17b through the contact hole 69b' and overlaps with the storage capacitor wiring 18r through the gate insulating film. Most of Chb2 (see FIG. 31) is formed.
  • the sub-pixel including the pixel electrodes 17a and 17a ′ is “bright”, and the sub-pixel including the pixel electrode 17b is “dark”.
  • the pixel electrodes 17a and 17a ′ and the pixel electrode 17b are connected (capacitively coupled) by two parallel coupling capacitors (Cab1 and Cab2). If the capacitor electrode 37a is short-circuited to the pixel electrode 17a (17a) by performing a laser cutting process between the contact holes 67a and 67a ′ and the short-circuited portion when the capacitor 17b is short-circuited with the capacitor 17b (in a manufacturing process or the like). ′) ⁇ 17b capacitive coupling can be maintained. Further, even when the contact hole 67a is poorly formed in the manufacturing process or the like, the capacitive coupling of the pixel electrodes 17a (17a ′) and 17b can be maintained. When the capacitor electrode 38a and the pixel electrode 17b are short-circuited, the capacitor electrode 38a may be laser-cut between the contact holes 68a and 68a ′ and the short-circuited portion.
  • the capacitive electrode 37a (part after the contact hole 67a) is irradiated with laser from the back surface (glass substrate side) of the active matrix substrate to cut it.
  • a laser is emitted from the front surface of the active matrix substrate (opposite the glass substrate) to the lead-out wiring 47a of the capacitor electrode 37a through the gap between the pixel electrodes 17a and 17b and the gap between the pixel electrodes 17b and 17a ′. Irradiation will cut it.
  • the capacitive electrode 37a (part after the contact hole 67a) is irradiated with laser from the back surface of the liquid crystal panel (the glass substrate side of the active matrix substrate) to cut it. It will be.
  • the capacitor electrode 37a and the pixel electrode 17b are short-circuited, a part of the pixel electrode 17a in the contact hole 67a is removed (trimmed) with a laser or the like to electrically connect the pixel electrode 17a and the capacitor electrode 37a.
  • the pixel electrode 17a ′ can be separated from the pixel electrode 17a ′ by electrically removing the pixel electrode 17a ′ from the capacitor electrode 37a by removing (trimming) the portion of the pixel electrode 17a ′ in the contact hole 67a ′ with a laser or the like. 17b capacitive coupling can be maintained.
  • the present embodiment it is possible to increase the manufacturing yield of the liquid crystal panel and the active matrix substrate used therefor.
  • two insulating layers (gate insulating film and interlayer insulating film) are interposed between the capacitor electrodes (37a and 38a) and the pixel electrode (17b), only one layer (interlayer insulating film) is interposed. Compared with the configuration, the occurrence of a short circuit between the capacitor electrode and the pixel electrode can be suppressed.
  • the capacitor electrodes (37a and 38a) are formed in the same layer as the scanning signal line and are covered with a gate insulating film.
  • a gate insulating film is formed at a higher temperature than the interlayer insulating film covering the transistor, a denser film is more easily obtained with the gate insulating film. Therefore, according to this embodiment, a greater effect can be obtained in that the occurrence of a short circuit between the capacitor electrode and the pixel electrode is suppressed.
  • the pixel electrodes 17a and 17a ′ of FIG. 32 are connected to each other via a connection portion 17aa made of ITO or the like in the outer peripheral region of the pixel electrode 17b. That is, the pixel electrode integrally formed by the pixel electrodes 17a and 17a 'is provided so as to surround the pixel electrode 17b. For this reason, since the pixel electrodes 17a and 17a 'surround the pixel electrode 17b that is electrically floating, the pixel electrodes 17a and 17a' function as a shield electrode, thereby suppressing the jumping of charges into the pixel electrode 17b. Can do. Thereby, the burn-in of the sub-pixel (dark sub-pixel) including the pixel electrode 17b can be suppressed.
  • the capacitor electrodes 37a and 38a are one of the pixel electrodes 17a and 17a ′ (the pixel electrode in FIG. 36). 17a) and the contact holes (67a and 68a) may be connected.
  • the capacitor electrodes 37a and 38a may be formed in the same layer as the scanning signal line 16x so as to overlap the pixel electrode 17b with the gate insulating film and the interlayer insulating film interposed therebetween.
  • each capacitor electrode (37a and 38a in FIG. 32) is electrically connected to the pixel electrode (pixel electrode 17a and 17a ′ in FIG. 32) corresponding to the sub-pixel that becomes the bright sub-pixel.
  • the present invention is not limited to this.
  • the present liquid crystal panel may have a configuration in which each capacitor electrode (37a, 38a) is electrically connected to a pixel electrode (17b) corresponding to a sub-pixel serving as a dark sub-pixel.
  • each capacitor electrode (37a, 38a) is electrically connected to one of the pixel electrodes (17a (17a ′), 17b) and overlaps the other pixel electrode.
  • one of the capacitor electrodes (37a) is electrically connected to the pixel electrodes (17a, 17a ′) corresponding to the sub-pixels that are the bright sub-pixels, and corresponds to the sub-pixels that are the dark sub-pixels.
  • the other capacitor electrode (38a) is electrically connected to the pixel electrode (17b) corresponding to the sub-pixel serving as the dark sub-pixel and is connected to the sub-pixel serving as the bright sub-pixel. It may be configured to overlap with the corresponding pixel electrode (17a, 17a '). Even in this configuration, the above-described effects can be obtained.
  • FIG. 34 is an equivalent circuit diagram showing a part of the liquid crystal panel according to the fourth embodiment.
  • data signal lines (15x / 15y) extending in the column direction (vertical direction in the figure) and scanning signal lines (16x / 16y) extending in the row direction (horizontal direction in the figure).
  • Pixels (101 to 104) arranged in the row and column directions, storage capacitor wiring (18p to 18s), and common electrode (counter electrode) com, and the structure of each pixel is the same.
  • the pixel column including the pixels 101 and 102 and the pixel column including the pixels 103 and 104 are adjacent to each other, and the pixel row including the pixels 101 and 103 and the pixel row including the pixels 102 and 104 are adjacent to each other. is doing.
  • one data signal line, one scanning signal line, and two storage capacitor lines are provided corresponding to one pixel.
  • one pixel is provided with three pixel electrodes
  • the pixel 101 is provided with pixel electrodes 17b (second pixel electrode), 17a (first pixel electrode), and 17b ′ (third pixel electrode).
  • the pixel 102 is provided with pixel electrodes 17d, 17c, and 17d '
  • the pixel 103 is provided with pixel electrodes 17B, 17A, and 17B'
  • the pixel 104 is provided with pixel electrodes 17D, 17C, and 17D '. It has been.
  • FIG. 35 shows a specific example of the pixel 101 in FIG.
  • a transistor 12a is arranged near the intersection of the data signal line 15x and the scanning signal line 16x, and a pixel electrode having a trapezoidal shape is formed in a pixel region defined by both signal lines (15x and 16x).
  • 17b a pixel electrode 17b ′ having a trapezoidal shape substantially coincident with the shape of the pixel electrode 17b rotated by 180 ° at a position of approximately 315 ° with respect to the row direction of the storage capacitor wiring 18p
  • the pixel electrode 17a is arranged so as to correspond to (engage with) the shape of the pixel electrodes 17b and 17b'.
  • the storage capacitor lines 18p and 18r are arranged in parallel to each other, the storage capacitor line 18p extends in the row direction across the pixel electrodes 17a and 17b, and the storage capacitor line 18r crosses the pixel electrodes 17a and 17b 'in the row direction. Is stretched.
  • each of the pixel electrodes 17b, 17a, and 17b ′ has a part of the pixel electrode 17b close to the scanning signal line 16x, and a part of the pixel electrode 17b ′ close to the scanning signal line 16y.
  • One end of the pixel electrode 17a is disposed close to the scanning signal line 16x, and the other end is disposed close to the scanning signal line 16y.
  • at least a part of each of the pixel electrodes 17b and 17b ′ is disposed in proximity to the scanning signal lines 16x and 16y, and the pixel electrode 17a connects the scanning signal lines 16x and 16y. It extends in the row direction.
  • the capacitor electrodes 37b and 38b extend at 225 ° with respect to the row direction of the storage capacitor line 18p, and the lead lines 47b and 48b cross the pixel electrode 17b and the pixel electrodes 17a and 17b and the pixel electrode 17b. -It straddles the gap of 17a 'and overlaps a part of each of the pixel electrodes 17b and 17b'.
  • the source electrode 8a and the drain electrode 9a of the transistor 12a are formed on the scanning signal line 16x, and the source electrode 8a is connected to the data signal line 15x.
  • the drain electrode 9a is connected to the drain lead wiring 27a, and the drain lead wiring 27a is connected to the pixel electrode 17a through the contact hole 11a.
  • the capacitor electrode 37b is connected to the pixel electrode 17b through the contact hole 67b, is connected to the pixel electrode 17b 'through the contact hole 67b', and overlaps the pixel electrode 17a through the gate insulating film and the interlayer insulating film.
  • a coupling capacitor Cab1 (see FIG. 34) between the pixel electrodes 17a and 17b (17b ′) is formed at the overlapping portion.
  • the capacitor electrode 38b is connected to the pixel electrode 17b through the contact hole 68b, and is connected to the pixel electrode 17b 'through the contact hole 68b', and is connected to the pixel electrode through the gate insulating film and the interlayer insulating film.
  • the coupling capacitance Cab2 (see FIG. 34) between the pixel electrodes 17a and 17b (17b ') is formed in the overlapping portion of the two.
  • the storage capacitor electrode 39a is connected to the pixel electrode 17a through the contact hole 69a and overlaps the storage capacitor wiring 18p through the gate insulating film, and the storage capacitor Cha1 (see FIG. 34) overlaps with both of them.
  • the storage capacitor electrode 39a ' is connected to the pixel electrode 17a through the contact hole 69a' and overlaps the storage capacitor wiring 18r through the gate insulating film. Most of Cha2 (see FIG. 34) is formed.
  • the storage capacitor electrode 39b is connected to the pixel electrode 17b through the contact hole 69b and overlaps the storage capacitor wiring 18p through the gate insulating film, and the storage capacitor Chb1 (see FIG. 34) overlaps with the two.
  • the storage capacitor electrode 39b ' is connected to the pixel electrode 17b' through the contact hole 69b 'and overlaps with the storage capacitor line 18r through the gate insulating film, and is held in the overlapping portion of both. Many of the capacitors Chb2 (see FIG. 34) are formed.
  • the subpixel including the pixel electrode 17a is “bright”, and the subpixel including the pixel electrodes 17b and 17b ′ is “dark”.
  • the pixel electrode 17a and the pixel electrodes 17b and 17b ' are connected (capacitively coupled) by two parallel coupling capacitors (Cab1 and Cab2). If the capacitor electrode 37b is short-circuited between the contact holes 67b and 67b 'and the short-circuited portion when the capacitor 17b is short-circuited with the pixel electrode 17a or 17b (in a manufacturing process or the like) Capacitive coupling of (17b ') can be maintained. Further, even when the contact hole 67b is poorly formed in the manufacturing process or the like, the capacitive coupling of the pixel electrodes 17a and 17b (17b ') can be maintained. When the capacitor electrode 38b and the pixel electrode 17a are short-circuited, the capacitor electrode 38b may be laser-cut between the contact holes 68b and 68b ′ and the short-circuited portion.
  • the capacitive electrode 37b (part after the contact hole 67a) is irradiated with laser from the back surface (glass substrate side) of the active matrix substrate to cut it.
  • a laser is emitted from the front surface of the active matrix substrate (opposite the glass substrate) to the lead-out wiring 47b of the capacitor electrode 37b through the gap between the pixel electrodes 17a and 17b and the gap between the pixel electrodes 17a and 17b ′. Irradiation will cut it.
  • the capacitive electrode 37b (part after the contact hole 67b) is irradiated with laser from the back surface of the liquid crystal panel (the glass substrate side of the active matrix substrate) to cut it. It will be.
  • the capacitor electrode 37b and the pixel electrode 17a are short-circuited, a part of the pixel electrode 17b in the contact hole 67b is removed (trimmed) with a laser or the like to electrically connect the pixel electrode 17b and the capacitor electrode 37b.
  • the pixel electrode 17b ′ can be separated from the pixel electrode 17b ′ by electrically removing the pixel electrode 17b ′ from the capacitor electrode 37b by removing (trimming) the portion of the pixel electrode 17b ′ in the contact hole 67b ′ with a laser or the like. 17b (17b ') capacitive coupling can be maintained.
  • the present embodiment it is possible to increase the manufacturing yield of the liquid crystal panel and the active matrix substrate used therefor.
  • two insulating layers (gate insulating film and interlayer insulating film) are interposed between the capacitor electrodes (37b and 38b) and the pixel electrode (17a), only one layer (interlayer insulating film) is interposed. Compared with the configuration, the occurrence of a short circuit between the capacitor electrode and the pixel electrode can be suppressed.
  • the capacitor electrodes (37b and 38b) are formed in the same layer as the scanning signal line and are covered with a gate insulating film.
  • a gate insulating film is formed at a higher temperature than the interlayer insulating film covering the transistor, a denser film is more easily obtained with the gate insulating film. Therefore, according to this embodiment, a greater effect can be obtained in that the occurrence of a short circuit between the capacitor electrode and the pixel electrode is suppressed.
  • the present liquid crystal panel in FIG. 36 has a configuration in which the capacitor electrode is electrically connected to the pixel electrode corresponding to the sub-pixel serving as the bright sub-pixel and overlaps the two pixel electrodes corresponding to the sub-pixel serving as the dark sub-pixel. .
  • the source electrode 8a and the drain electrode 9a of the transistor 12a are formed on the scanning signal line 16x, and the source electrode 8a is connected to the data signal line 15x.
  • the drain electrode 9a is connected to the drain lead wiring 27a, and the drain lead wiring 27a is connected to the pixel electrode 17a through the contact hole 11a.
  • Each of the capacitive electrodes 37a and 37a ' is connected to the pixel electrode 17a through the contact hole 67a, and overlaps with each of the pixel electrodes 17b and 17b' through the gate insulating film and the interlayer insulating film.
  • a part of the coupling capacitance Cab1 (see FIG. 34) between the pixel electrodes 17a and 17b is formed in the overlapping portion with the electrode 17b, and between the pixel electrodes 17a and 17b ′ in the overlapping portion between the capacitive electrode 37a ′ and the pixel electrode 17b ′.
  • a part of the coupling capacitance Cab1 (see FIG. 34) is formed.
  • Each of the capacitive electrodes 38a and 38a ' is connected to the pixel electrode 17a through the contact hole 68a, and overlaps with each of the pixel electrodes 17b and 17b' through the gate insulating film and the interlayer insulating film.
  • a part of the coupling capacitance Cab2 (see FIG. 34) between the pixel electrodes 17a and 17b is formed in the overlapping portion between the pixel electrode 17b and the pixel electrode 17b, and the pixel electrodes 17a and 17b are formed in the overlapping portion between the capacitance electrode 38a 'and the pixel electrode 17b'.
  • a part of the coupling capacitance Cab2 (see FIG. 34) is formed.
  • the present liquid crystal display unit and the liquid crystal display device are configured as follows. That is, the two polarizing plates A and B are attached to both surfaces of the liquid crystal panel so that the polarizing axis of the polarizing plate A and the polarizing axis of the polarizing plate B are orthogonal to each other. In addition, you may laminate
  • drivers gate driver 202, source driver 201 are connected.
  • TCP Tape career Package
  • ACF Anisotropic Conductive ⁇ Film
  • the TCP on which the driver is placed is punched out of the carrier tape, aligned with the panel terminal electrode, and heated and pressed.
  • a circuit board 203 PWB: Printed Wiring Board
  • the liquid crystal display unit 200 is completed.
  • a display control circuit 209 is connected to each driver (201, 202) of the liquid crystal display unit via the circuit board 203, and integrated with the lighting device (backlight unit) 204. As a result, the liquid crystal display device 210 is obtained.
  • the “polarity of the potential” in the present application means a potential not less than a reference potential (plus) or not more than a reference potential (minus).
  • the reference potential may be Vcom (common potential) which is the potential of the common electrode (counter electrode) or any other potential.
  • FIG. 38 is a block diagram showing a configuration of the present liquid crystal display device.
  • the liquid crystal display device includes a display unit (liquid crystal panel), a source driver (SD), a gate driver (GD), and a display control circuit.
  • the source driver drives the data signal line
  • the gate driver drives the scanning signal line
  • the display control circuit controls the source driver and the gate driver.
  • the display control circuit controls a display operation from a digital video signal Dv representing an image to be displayed, a horizontal synchronization signal HSY and a vertical synchronization signal VSY corresponding to the digital video signal Dv from an external signal source (for example, a tuner). For receiving the control signal Dc. Further, the display control circuit, based on the received signals Dv, HSY, VSY, and Dc, uses a data start pulse signal SSP and a data clock as signals for displaying an image represented by the digital video signal Dv on the display unit.
  • GOE scanning signal output control signal
  • the video signal Dv is output as a digital image signal DA from the display control circuit, and a pulse corresponding to each pixel of the image represented by the digital image signal DA.
  • a data clock signal SCK is generated as a signal consisting of the above, a data start pulse signal SSP is generated as a signal that becomes high level (H level) for a predetermined period every horizontal scanning period based on the horizontal synchronization signal HSY, and the vertical synchronization signal VSY
  • the gate start pulse signal GSP is generated as a signal that becomes H level only for a predetermined period every one frame period (one vertical scanning period)
  • the gate clock signal GCK is generated based on the horizontal synchronization signal HSY, and the horizontal synchronization signal HSY and Based on the control signal Dc, the charge share signal sh and the gate dry Generating an output control signal GOE.
  • the digital image signal DA the charge share signal sh, the signal POL for controlling the polarity of the signal potential (data signal potential), the data start pulse signal SSP, and the data clock
  • the signal SCK is input to the source driver, and the gate start pulse signal GSP, the gate clock signal GCK, and the gate driver output control signal GOE are input to the gate driver.
  • the source driver corresponds to the pixel value in each scanning signal line of the image represented by the digital image signal DA based on the digital image signal DA, the data clock signal SCK, the charge share signal sh, the data start pulse signal SSP, and the polarity inversion signal POL.
  • the analog potential (signal potential) to be generated is sequentially generated every horizontal scanning period, and these data signals are output to the data signal lines (for example, 15x and 15X).
  • the gate driver generates a gate-on pulse signal based on the gate start pulse signal GSP, the gate clock signal GCK, and the gate driver output control signal GOE, and outputs them to the scanning signal line, thereby selecting the scanning signal line. Drive.
  • the data signal line and the scanning signal line of the display unit are driven by the source driver and the gate driver, so that the data is transmitted through the transistor (TFT) connected to the selected scanning signal line.
  • TFT transistor
  • a signal potential is written from the signal line to the pixel electrode.
  • a voltage is applied to the liquid crystal layer of each subpixel, whereby the amount of light transmitted from the backlight is controlled, and an image indicated by the digital video signal Dv is displayed on each subpixel.
  • FIG. 39 is a block diagram showing a configuration of a liquid crystal display device 800 for a television receiver.
  • the liquid crystal display device 800 includes a liquid crystal display unit 84, a Y / C separation circuit 80, a video chroma circuit 81, an A / D converter 82, a liquid crystal controller 83, a backlight drive circuit 85, a backlight 86, A microcomputer 87 and a gradation circuit 88 are provided.
  • the liquid crystal display unit 84 includes a liquid crystal panel and a source driver and a gate driver for driving the liquid crystal panel.
  • a composite color video signal Scv as a television signal is input from the outside to the Y / C separation circuit 80, where it is separated into a luminance signal and a color signal.
  • These luminance signals and color signals are converted into analog RGB signals corresponding to the three primary colors of light by the video chroma circuit 81, and further, the analog RGB signals are converted into digital RGB signals by the A / D converter 82. .
  • This digital RGB signal is input to the liquid crystal controller 83.
  • the Y / C separation circuit 80 also extracts horizontal and vertical synchronization signals from the composite color video signal Scv input from the outside, and these synchronization signals are also input to the liquid crystal controller 83 via the microcomputer 87.
  • the liquid crystal display unit 84 receives a digital RGB signal from the liquid crystal controller 83 at a predetermined timing together with a timing signal based on the synchronization signal.
  • the gradation circuit 88 generates gradation potentials for the three primary colors R, G, and B for color display, and these gradation potentials are also supplied to the liquid crystal display unit 84.
  • the backlight drive is performed under the control of the microcomputer 87.
  • the circuit 85 drives the backlight 86, so that light is irradiated to the back surface of the liquid crystal panel.
  • the microcomputer 87 controls the entire system including the above processing.
  • the video signal (composite color video signal) input from the outside includes not only a video signal based on television broadcasting but also a video signal captured by a camera, a video signal supplied via an Internet line, and the like.
  • the liquid crystal display device 800 can display images based on various video signals.
  • a tuner unit 90 is connected to the liquid crystal display device 800, thereby configuring the television receiver 601.
  • the tuner unit 90 extracts a signal of a channel to be received from a received wave (high frequency signal) received by an antenna (not shown), converts the signal to an intermediate frequency signal, and detects the intermediate frequency signal, thereby detecting the television.
  • a composite color video signal Scv as a signal is taken out.
  • the composite color video signal Scv is input to the liquid crystal display device 800 as described above, and an image based on the composite color video signal Scv is displayed by the liquid crystal display device 800.
  • FIG. 41 is an exploded perspective view showing an example of the configuration of the present television receiver.
  • the present television receiver 601 includes a first casing 801 and a second casing 806 in addition to the liquid crystal display device 800 as its constituent elements. It is configured to be sandwiched between one housing 801 and a second housing 806.
  • the first housing 801 is formed with an opening 801a through which an image displayed on the liquid crystal display device 800 is transmitted.
  • the second housing 806 covers the back side of the liquid crystal display device 800, is provided with an operation circuit 805 for operating the display device 800, and a support member 808 is attached below. Yes.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and those obtained by combining them are also included in the embodiments of the present invention.
  • the active matrix substrate includes a scanning signal line, a data signal line, and a transistor connected to the scanning signal line and the data signal line, and an active element in which first and second pixel electrodes are provided in one pixel region.
  • a matrix substrate wherein the first pixel electrode is connected to the data signal line through the transistor, and includes first and second capacitor electrodes formed in the same layer as the scanning signal line, The first capacitor electrode is electrically connected to one of the first and second pixel electrodes, and forms a capacitor with the other pixel electrode.
  • the second capacitor The electrode is electrically connected to one of the first and second pixel electrodes and forms a capacitor with the other pixel electrode.
  • the above configuration is such that the first and second pixel electrodes provided in one pixel region are connected via two capacitors (coupling capacitors) in a capacitively coupled pixel division type active matrix substrate. Thereby, even if a defect occurs in one capacitor in the manufacturing process or the like, the capacitive coupling between the first and second pixel electrodes can be maintained by the other capacitor.
  • the first capacitor electrode and the second capacitor electrode are electrically connected to the first pixel electrode, and a capacitor is formed between the first capacitor electrode and the second pixel electrode.
  • the first capacitor electrode is connected to the first pixel electrode and the short-circuited portion.
  • the capacitance coupling between the second and second pixel electrodes can be maintained by the capacitance (coupling capacitance) formed between the second capacitance electrode and the second pixel electrode. Thereby, the production yield of the present active matrix substrate and the liquid crystal panel including the same can be increased.
  • the thickness of the insulating film interposed between the capacitor electrode and the pixel electrode is made larger than that in the conventional configuration. be able to. Therefore, it is possible to make it difficult for a short circuit between the capacitor electrode and the pixel electrode to occur.
  • At least a part of the first capacitor electrode includes the interlayer insulating film that covers the channel of the transistor and the gate insulating film that covers the first capacitor electrode and the scanning signal line. At least part of the second capacitor electrode through an interlayer insulating film that covers the channel of the transistor and a gate insulating film that covers the second capacitor electrode and the scanning signal line.
  • a configuration in which the other pixel electrode overlaps may be employed.
  • the first and second capacitor electrodes are covered with the gate insulating film denser than the interlayer insulating film covering the transistor. Therefore, the occurrence of a short circuit between the capacitor electrode and the pixel electrode can be further suppressed.
  • the outer periphery of the first and second pixel electrodes includes a plurality of sides, and one side of the first pixel electrode and one side of the second pixel electrode are adjacent to each other.
  • Each of the second capacitor electrodes may be arranged so as to overlap the gap between the two adjacent sides, the first pixel electrode, and the second pixel electrode.
  • the first capacitor electrode is connected to the first pixel electrode by a contact hole penetrating the interlayer insulating film and the gate insulating film, and is interposed through the interlayer insulating film and the gate insulating film.
  • the second capacitor electrode is connected to the first pixel electrode by a contact hole penetrating the interlayer insulating film and the gate insulating film, and the interlayer insulating film and the A configuration in which the second pixel electrode overlaps with the gate insulating film interposed therebetween may be employed.
  • the first capacitor electrode is connected to the second pixel electrode by a contact hole penetrating the interlayer insulating film and the gate insulating film, and is interposed through the interlayer insulating film and the gate insulating film.
  • the second capacitor electrode is connected to the second pixel electrode by a contact hole penetrating the interlayer insulating film and the gate insulating film, and the interlayer insulating film and the A structure in which the first pixel electrode overlaps with the gate insulating film interposed therebetween may be employed.
  • the first capacitor electrode is connected to the first pixel electrode by a contact hole penetrating the interlayer insulating film and the gate insulating film, and is interposed through the interlayer insulating film and the gate insulating film.
  • the second capacitor electrode is connected to the second pixel electrode by a contact hole penetrating the interlayer insulating film and the gate insulating film, and the interlayer insulating film and the A structure in which the first pixel electrode overlaps with the gate insulating film interposed therebetween may be employed.
  • the drain extraction electrode extracted from one conduction electrode of the transistor and the first pixel electrode are connected via a first contact hole, and the first pixel electrode and the first capacitance electrode are connected.
  • the drain extraction electrode extracted from one conduction electrode of the transistor and the first pixel electrode are connected via a first contact hole, and the second pixel electrode and the first capacitance electrode are connected. May be connected via a second contact hole, and the second pixel electrode and the second capacitor electrode may be connected via a third contact hole.
  • the drain extraction electrode extracted from one conduction electrode of the transistor and the first pixel electrode are connected through a first contact hole, and the first pixel electrode and the first capacitance electrode are connected. May be connected via a second contact hole, and the second pixel electrode and the second capacitor electrode may be connected via a third contact hole.
  • the first capacitor electrode, the drain extraction electrode extracted from one conduction electrode of the transistor, and the first pixel electrode are the same through the interlayer insulating film and the gate insulating film.
  • the first pixel electrode and the second capacitor electrode may be connected via a contact hole, and may be connected via a contact hole different from the contact hole.
  • the present active matrix substrate may have a configuration in which the first and second pixel electrodes are arranged in the column direction with the extending direction of the scanning signal lines as the row direction.
  • the first pixel electrode in one pixel region and the second pixel electrode in the other pixel region are adjacent in the row direction. It can also be.
  • the first pixel electrode may surround the second pixel electrode.
  • the second pixel electrode may surround the first pixel electrode.
  • the first pixel electrode or a conductor and a capacitor electrically connected thereto are formed, and the second pixel electrode or a conductor and a capacitor electrically connected thereto are formed.
  • a configuration in which a storage capacitor wiring is further provided may be employed.
  • the storage capacitor wiring may be configured to extend in the same direction as the scanning signal line so as to cross the center of the pixel region.
  • the interlayer insulating film includes an inorganic insulating film and an organic insulating film thicker than the inorganic insulating film, and the organic insulating film includes at least a part of a portion overlapping the first capacitor electrode, and the second insulating film.
  • a configuration in which at least a part of the portion overlapping with the capacitor electrode is removed can also be employed.
  • the interlayer insulating film has a thin film portion formed by removing the organic insulating film, including a region overlapping with a part of the first capacitor electrode and a part of the second capacitor electrode,
  • the first and second capacitor electrodes are arranged side by side in the extending direction of the scanning signal line, the first capacitor electrode straddles one side of the thin film portion, and the second capacitor electrode faces the one side. It can also be set as the structure straddling the edge.
  • the thin film portion may be configured to overlap either one of the first and second pixel electrodes.
  • the gap between the first pixel electrode and the second pixel electrode may function as an alignment regulating structure.
  • a third pixel electrode electrically connected to the first pixel electrode is further provided.
  • the first capacitor electrode is connected to the first and third pixel electrodes through different contact holes, and forms a capacitor with the second pixel electrode.
  • the second capacitor electrode is The first and third pixel electrodes may be connected via different contact holes, and a capacitance may be formed between the first and third pixel electrodes.
  • a third pixel electrode electrically connected to the second pixel electrode is further provided.
  • the one capacitor electrode is connected to the second and third pixel electrodes through different contact holes, and forms a capacitor with the first pixel electrode.
  • the second capacitor electrode is The second and third pixel electrodes may be connected to each other through different contact holes, and a capacitance may be formed between the first and second pixel electrodes.
  • a third pixel electrode electrically connected to the second pixel electrode is further provided.
  • the one capacitor electrode is connected to the first pixel electrode through a contact hole, and forms a capacitor with the second and third pixel electrodes.
  • the second capacitor electrode is connected to the contact hole.
  • the capacitor may be connected to the first pixel electrode through the first electrode and a capacitor may be formed between the second and third pixel electrodes.
  • the manufacturing method of the active matrix substrate includes a scanning signal line, a data signal line, and a transistor connected to the scanning signal line and the data signal line, and the first and second pixel electrodes are provided in one pixel region.
  • An active matrix substrate manufacturing method in which the first pixel electrode is connected to the data signal line through the transistor, and is electrically connected to one of the first and second pixel electrodes.
  • a first capacitor electrode that is connected to and forms a capacitance with the other pixel electrode, and is electrically connected to one of the first and second pixel electrodes, and the other pixel electrode and the capacitor Forming a second capacitor electrode in the same layer as the scanning signal line, a short circuit between the first capacitor electrode and the other pixel electrode, and the second capacitor electrode and the other And detecting at least one of a short circuit between the pixel electrode, When a short circuit between the first capacitor electrode and the other pixel electrode is detected, the first capacitor electrode is cut between the connection point with the one pixel electrode and the short circuit point, and the second And a step of cutting the second capacitor electrode between a connection portion with the one pixel electrode and a short-circuit portion when a short-circuit between the capacitor electrode and the other pixel electrode is detected.
  • the manufacturing method of the present liquid crystal panel includes a scanning signal line, a data signal line, and a transistor connected to the scanning signal line and the data signal line, and a first pixel electrode and a second pixel electrode are provided in one pixel, A method of manufacturing a liquid crystal panel in which the first pixel electrode is connected to the data signal line through the transistor, and is electrically connected to one of the first and second pixel electrodes.
  • a first capacitor electrode that forms a capacitance with the other pixel electrode and one pixel electrode of the first and second pixel electrodes are electrically connected, and a capacitor is formed with the other pixel electrode.
  • This liquid crystal panel includes the above active matrix substrate.
  • the present liquid crystal display unit includes the liquid crystal panel and a driver.
  • the present liquid crystal display device includes the liquid crystal display unit and a light source device.
  • the television receiver includes the liquid crystal display device and a tuner unit that receives a television broadcast.
  • the active matrix substrate of the present invention and the liquid crystal panel provided with the active matrix substrate are suitable for, for example, a liquid crystal television.

Abstract

　走査信号線（１６ｘ）と、データ信号線（１５ｘ）と、走査信号線（１６ｘ）およびデータ信号線（１５ｘ）に接続されたトランジスタ（１２ａ）とを備え、１つの画素（１０１）に、画素電極（１７ａ・１７ｂ）が設けられた液晶パネルであって、画素電極（１７ａ）は、トランジスタ（１２ａ）を介してデータ信号線（１５ｘ）に接続され、走査信号線（１６ｘ）と同層に形成された容量電極（３７ａ・３８ａ）を備え、容量電極（３７ａ・３８ａ）は、画素電極（１７ａ）に電気的に接続されているとともに、画素電極（１７ｂ）との間で容量を形成している。これにより、容量結合型の画素分割方式のアクティブマトリクス基板における歩留まりを向上させることができる。

Description

アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機
　本発明は、１画素領域に複数の画素電極を設けるアクティブマトリクス基板およびこれを用いた液晶表示装置（画素分割方式）に関する。
　液晶表示装置のγ特性の視野角依存性を向上させる（例えば、画面の白浮き等を抑制する）ため、１画素に設けた複数の副画素を異なる輝度に制御し、これら副画素の面積階調によって中間調を表示する液晶表示装置（画素分割方式、例えば特許文献１参照）が提案されている。
　特許文献１記載のアクティブマトリクス基板では、図４２に示すように、１つの画素領域に、３つの画素電極１２１ａ～１２１ｃがデータ信号線１１５に沿って並べられ、トランジスタ１１６のソース電極１１６ｓがコンタクト電極１１７ａに繋がり、コンタクト電極１１７ａと制御電極１１８とが引き出し配線１１９を介して接続され、制御電極１１８とコンタクト電極１１７ｂとが引き出し配線１２６を介して接続され、コンタクト電極１１７ａと画素電極１２１ａとがコンタクトホール１２０ａを介して接続され、コンタクト電極１１７ｂと画素電極１２１ｃとがコンタクトホール１２０ｂを介して接続され、電気的にフローティングとされた画素電極１２１ｂが絶縁層を介して制御電極１１８に重なっており、画素電極１２１ｂは、画素電極１２１ａ・１２１ｃそれぞれに対して容量結合されている（容量結合型の画素割方式）。また、制御電極１１８と容量配線１１３との重なり部分に保持容量が形成されている。このアクティブマトリクス基板を用いた液晶表示装置では、画素電極１２１ａ・１２１ｃに対応する副画素それぞれを明副画素、画素電極１２１ｂに対応する副画素を暗副画素とすることができ、これら明副画素（２個）・暗副画素（１個）の面積階調によって中間調を表示することができる。
日本国公開特許公報「特開２００６－３９２９０号公報（２００６年２月９日公開）」
　しかしながら、図４２のアクティブマトリクス基板では、例えば、制御電極１１８と画素電極１２１ｂとが短絡してしまった場合、引き出し配線１１９を切断することでデータ信号線から画素電極１２１ｂに信号電位が書き込まれることを回避することはできるものの、画素電極１２１ｂが、画素電極１２１ａに容量結合されなくなってしまう。
　このように、従来のアクティブマトリクス基板では画素電極１２１ｂに対応する副画素（暗副画素）が欠陥となり易く、歩留まりが低下するおそれがある。
　上記課題に鑑み、本発明では、容量結合型の画素分割方式のアクティブマトリクス基板において、その歩留まりを向上させうる構成を提案する。
　本アクティブマトリクス基板は、走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素領域に、第１および第２画素電極が設けられたアクティブマトリクス基板であって、上記第１画素電極は、上記トランジスタを介して上記データ信号線に接続されており、上記走査信号線と同層に形成された第１および第２容量電極を備え、上記第１容量電極は、上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されているとともに、他方の画素電極との間で容量を形成しており、上記第２容量電極は、上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されているとともに、他方の画素電極との間で容量を形成していることを特徴とする。
　本発明のアクティブマトリクス基板では、容量結合型の画素分割方式のアクティブマトリクス基板において、１画素領域に設けられる第１および第２画素電極を、走査信号線と同層に形成される２つの容量（結合容量）を介して接続するものである。これにより、製造工程等において一方の容量に不具合が発生しても他方の容量によって第１および第２画素電極の容量結合を維持することができるため、本アクティブマトリクス基板の製造歩留まりを高めることができる。
本実施の形態１にかかる液晶パネルの構成を示す回路図である。 図１の液晶パネルの一具体例を示す平面図である。 図２のＡ－Ｂ矢視断面図である。 図２の変形構成におけるＡ－Ｂ矢視断面図である。 図１の液晶パネルを備えた液晶表示装置の駆動方法を示すタイミングチャートである。 図５の駆動方法を用いた場合のフレーム毎の表示状態を示す模式図である。 図１に示す液晶パネルの他の具体例を示す平面図である。 図２の液晶パネルの修正方法を示す平面図である。 図２の液晶パネルの他の修正方法を示す平面図である。 図１に示す液晶パネルの他の具体例を示す平面図である。 図１に示す液晶パネルの他の具体例を示す平面図である。 図１１のＡ－Ｂ矢視断面図である。 図１に示す液晶パネルの他の具体例を示す平面図である。 図１３のＡ－Ｂ矢視断面図である。 図１に示す液晶パネルの他の具体例を示す平面図である。 本実施の形態１にかかる液晶パネルの他の構成を示す回路図である。 図１６に示す液晶パネルの具体例を示す平面図である。 本実施の形態１にかかる液晶パネルの他の構成を示す回路図である。 図１８の液晶パネルを備えた液晶表示装置に図５の駆動方法を用いた場合のフレーム毎の表示状態を示す模式図である。 図１８に示す液晶パネルの具体例を示す平面図である。 図２に示す液晶パネルの他の具体例を示す平面図である。 図２に示す液晶パネルの他の具体例を示す平面図である。 本実施の形態２にかかる液晶パネルの構成を示す回路図である。 図２３に示す液晶パネルの具体例を示す平面図である。 図２４に示す液晶パネルの他の具体例を示す平面図である。 図２４に示す液晶パネルの他の具体例を示す平面図である。 本実施の形態２にかかる液晶パネルの他の構成を示す回路図である。 図２７に示す液晶パネルの具体例を示す平面図である。 図２４に示す液晶パネルの他の具体例を示す平面図である。 図２４に示す液晶パネルの他の具体例を示す平面図である。 本実施の形態３にかかる液晶パネルの構成を示す回路図である。 図３１に示す液晶パネルの具体例を示す平面図である。 図３１に示す液晶パネルの他の具体例を示す平面図である。 本実施の形態４にかかる液晶パネルの他の構成を示す回路図である。 図３４に示す液晶パネルの具体例を示す平面図である。 図３４に示す液晶パネルの他の具体例を示す平面図である。 本液晶表示ユニットおよび本液晶表示装置の構成を示す模式図であり、（ａ）は本液晶表示ユニットの構成を示し、（ｂ）は本液晶表示装置の構成を示す。 本液晶表示装置の全体構成を説明するブロック図である。 本液晶表示装置の機能を説明するブロック図である。 本テレビジョン受像機の機能を説明するブロック図である。 本テレビジョン受像機の構成を示す分解斜視図である。 従来の液晶パネルの構成を示す平面図である。
　本発明にかかる実施の形態の例を、図１～４１を用いて説明すれば、以下のとおりである。なお、説明の便宜のため、以下では走査信号線の延伸方向を行方向とする。ただし、本液晶パネル（あるいはこれに用いられるアクティブマトリクス基板）を備えた液晶表示装置の利用（視聴）状態において、その走査信号線が横方向に延伸していても縦方向に延伸していてもよいことはいうまでもない。また、液晶パネルに形成される配向規制用構造
物については、適宜省略している。
　〔実施の形態１〕
　図１は実施の形態１にかかる液晶パネルの一部を示す等価回路図である。図１に示すように、本液晶パネルは、列方向（図中上下方向）に延伸するデータ信号線（１５ｘ・１５ｙ）、行方向（図中左右方向）に延伸する走査信号線（１６ｘ・１６ｙ）、行および列方向に並べられた画素（１０１～１０４）、保持容量配線（１８ｐ・１８ｑ）、および共通電極（対向電極）ｃｏｍを備え、各画素の構造は同一である。なお、画素１０１・１０２が含まれる画素列と、画素１０３・１０４が含まれる画素列とが隣接し、画素１０１・１０３が含まれる画素行と、画素１０２・１０４が含まれる画素行とが隣接している。
　本液晶パネルでは、１つの画素に対応して１本のデータ信号線と１本の走査信号線とが設けられる。１つの画素に２つの画素電極が列方向に並べられて設けられ、画素１０１に設けられた２つの画素電極１７ａ・１７ｂ、および画素１０２に設けられた２つの画素電極１７ｃ・１７ｄが一列に配されるともに、画素１０３に設けられた２つの画素電極１７Ａ・１７Ｂ、および画素１０４に設けられた２つの画素電極１７Ｃ・１７Ｄが一列に配され、画素電極１７ａと１７Ａ、画素電極１７ｂと１７Ｂ、画素電極１７ｃと１７Ｃ、画素電極１７ｄと１７Ｄが、それぞれ行方向に隣接している。また、保持容量配線１８ｐが画素１０１・１０３それぞれを横切り、保持容量配線１８ｑが画素１０２・１０４それぞれを横切っている。
　画素１０１では、画素電極１７ａ・１７ｂが、並列に配された結合容量Ｃａｂ１・Ｃａｂ２を介して接続され、画素電極１７ａが、走査信号線１６ｘに接続されたトランジスタ１２ａを介してデータ信号線１５ｘに接続され、画素電極１７ａと保持容量配線１８ｐとの間に保持容量Ｃｈａが形成され、画素電極１７ｂと保持容量配線１８ｐとの間に保持容量Ｃｈｂが形成され、画素電極１７ａおよび共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極１７ｂおよび共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。
　また、画素１０１と列方向に隣接する画素１０２では、画素電極１７ｃ・１７ｄが、並列に配された結合容量Ｃｃｄ１・Ｃｃｄ２を介して接続され、画素電極１７ｃが、走査信号線１６ｙに接続されたトランジスタ１２ｃを介してデータ信号線１５ｘに接続され、画素電極１７ｃと保持容量配線１８ｑとの間に保持容量Ｃｈｃが形成され、画素電極１７ｄと保持容量配線１８ｑとの間に保持容量Ｃｈｄが形成され、画素電極１７ｃおよび共通電極ｃｏｍ間に液晶容量Ｃｌｃが形成され、画素電極１７ｄおよび共通電極ｃｏｍ間に液晶容量Ｃｌｄが形成されている。
　また、画素１０１と行方向に隣接する画素１０３では、画素電極１７Ａ・１７Ｂが、並列に配された結合容量ＣＡＢ１・ＣＡＢ２を介して接続され、画素電極１７Ａが、走査信号線１６ｘに接続されたトランジスタ１２Ａを介してデータ信号線１５ｙに接続され、画素電極１７Ａと保持容量配線１８ｐとの間に保持容量ＣｈＡが形成され、画素電極１７Ｂと保持容量配線１８ｐとの間に保持容量ＣｈＢが形成され、画素電極１７Ａおよび共通電極ｃｏｍ間に液晶容量ＣｌＡが形成され、画素電極１７Ｂおよび共通電極ｃｏｍ間に液晶容量ＣｌＢが形成されている。
　本液晶パネルを備えた液晶表示装置では、順次走査が行われ、走査信号線１６ｘ、１６ｙが順次選択される。例えば、走査信号線１６ｘが選択された場合には、画素電極１７ａがデータ信号線１５ｘに（トランジスタ１２ａを介して）接続され、画素電極１７ａと画素電極１７ｂとが結合容量Ｃａｂ１・Ｃａｂ２を介して容量結合されているため、Ｃｌａの容量値＝Ｃｌｂの容量値＝Ｃｌとし、Ｃｈａの容量値＝Ｃｈｂの容量値＝Ｃｈ、Ｃａｂ１の容量値＝Ｃ１、Ｃａｂ２の容量値＝Ｃ２とし、トランジスタ１２ａがＯＦＦした後の画素電極１７ａの電位をＶａ、トランジスタ１２ａがＯＦＦした後の画素電極１７ｂの電位をＶｂとすれば、Ｖｂ＝Ｖａ×〔（Ｃ１＋Ｃ２）／（Ｃｌ＋Ｃｈ＋Ｃ１＋Ｃ２）〕〕となる。すなわち、|Ｖａ|≧|Ｖｂ|（なお、例えば|Ｖａ|は、Ｖａとｃｏｍ電位＝Ｖｃｏｍとの電位差を意味する）であるため、中間調表示時には画素電極１７ａを含む副画素を明副画素、画素電極１７ｂを含む副画素を暗副画素とし、これら明・暗副画素の面積階調によって表示を行うことができる。これにより、上記液晶表示装置の視野角特性を高めることができる。
　図１の画素１０１の具体例を図２に示す。同図に示されるように、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、長方形形状の画素電極１７ａと長方形形状の画素電極１７ｂとが列方向に並べられており、第１画素電極の外周をなす４辺のうち１辺と第２画素電極の外周をなす４辺のうち１辺とが隣接している。保持容量配線１８ｐは、該保持容量配線１８ｐから枝分かれした保持容量配線延伸部を備え、平面的に視て、画素電極１７ａ・１７ｂのエッジの一部と重なるように延伸して設けられている。そして、容量電極３７ａ・３８aそれぞれが、画素電極１７ｂに重なるように配されている。
　より詳細には、容量電極３７ａは、走査信号線１６ｘの延伸方向と同一方向に延伸して、画素電極１７ｂに重なっている。容量電極３８ａは、容量電極３７ａと行方向（上記延伸方向）に並んで配され、走査信号線１６ｘの延伸方向と同一方向に延伸して、画素電極１７ｂに重なっている。また、容量電極３７ａ・３８aそれぞれは、走査信号線１６ｘと同層に形成されている。保持容量配線１８ｐの保持容量配線延伸部は、画素領域を取り囲むように、データ信号線１５ｘ・１５ｙおよび走査信号線１６ｘ・１６ｙに沿って延伸するとともに、画素電極１７ａ・１７ｂの間隙を形成する両辺を除いたそれぞれの３辺と重なるように延伸して設けられている。この保持容量配線１８ｐの形状によれば、データ信号線１５ｘ・１５ｙおよび走査信号線１６ｘ・１６ｙからの電荷の飛び込みを抑制できるため、フローティング画素の焼き付き改善効果が得られる。また、枝分かれ構造により、保持容量配線１８ｐに冗長性を持たせることができるため、歩留りを向上させることができる。なお、このような保持容量配線１８ｐの構造は、後述の液晶パネルの各形態において適用することができ、同様の効果が得られる。
　走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクトホール１１ａを介して画素電極１７ａに接続される。容量電極３７ａはゲート絶縁膜および層間絶縁膜を介して画素電極１７ｂと重なるとともに、容量電極３７ａに接続された引き出し配線４７ａがコンタクトホール６７ａを介して画素電極１７ａに接続される。これにより、容量電極３７ａと画素電極１７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図１参照）が形成される。同様に、容量電極３８ａはゲート絶縁膜および層間絶縁膜を介して画素電極１７ｂと重なるとともに、容量電極３８ａに接続された引き出し配線４８ａがコンタクトホール６８ａを介して画素電極１７ａに接続される。これにより、容量電極３８ａと画素電極１７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図１参照）が形成される。
　また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図１参照）が形成され、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図１参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
　この構成によれば、画素電極１７ａを含む副画素は明副画素（以下、「明」）、画素電極１７ｂを含む副画素は暗副画素（以下、「暗」）となる。
　図３は図２のＡ－Ｂ矢視断面図である。同図に示すように、本液晶パネルは、アクティブマトリクス基板３と、これに対向するカラーフィルタ基板３０と、両基板（３・３０）間に配される液晶層４０とを備える。
　アクティブマトリクス基板３では、ガラス基板３１上に、走査信号線１６ｘ、保持容量配線１８ｐ、容量電極３７ａ・３８ａ、および引き出し配線４７ａ・４８ａが形成され、これらを覆うように無機ゲート絶縁膜２２が形成されている。無機ゲート絶縁膜２２の上層には、半導体層２４（ｉ層およびｎ＋層）と、ｎ＋層に接する、ソース電極８ａおよびドレイン電極９ａと、ドレイン引き出し配線２７ａとが形成され、これらを覆うように無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には画素電極１７ａ・１７ｂが形成され、さらに、これら（画素電極１７ａ・１７ｂ）を覆うように配向膜（図示せず）が形成されている。
　ここで、コンタクトホール１１ａでは、無機層間絶縁膜２５が刳り貫かれており、これによって、画素電極１７ａとドレイン引き出し配線２７ａとが接続される。また、コンタクトホール６７ａでは、無機層間絶縁膜２５および無機ゲート絶縁膜２２が刳り貫かれており、これによって、画素電極１７ａと引き出し配線４７ａとが接続される。すなわち、画素電極１７ａと容量電極３７ａとが電気的に接続される。そして、容量電極３７ａと画素電極１７ｂとが無機ゲート絶縁膜２２および無機層間絶縁膜２５を介して重なっており、これによって、結合容量Ｃａｂ１（図１参照）が形成される。同様に、コンタクトホール６８ａでは、無機層間絶縁膜２５および無機ゲート絶縁膜２２が刳り貫かれており、これによって、画素電極１７ａと引き出し配線４８ａとが接続される。すなわち、画素電極１７ａと容量電極３８ａとが電気的に接続される。そして、容量電極３８ａと画素電極１７ｂとが無機ゲート絶縁膜２２および無機層間絶縁膜２５を介して重なっており、これによって、結合容量Ｃａｂ２（図１参照）が形成される。
　一方、カラーフィルタ基板３０では、ガラス基板３２上に着色層１４が形成され、その上層に共通電極（ｃｏｍ）２８が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。
　図５は図１および図２に示す液晶パネルを備えた本液晶表示装置（ノーマリブラックモードの液晶表示装置）の駆動方法を示すタイミングチャートである。なお、ＳｖおよびＳＶは、隣接する２本のデータ信号線（例えば、１５ｘ・１５ｙ）それぞれに供給される信号電位を示し、Ｇｘ・Ｇｙは走査信号線１６ｘ・１６ｙに供給されるゲートオンパルス信号、Ｖａ・Ｖｂ、ＶＡ・ＶＢ、Ｖｃ・Ｖｄはそれぞれ、画素電極１７ａ・１７ｂ、１７Ａ・１７Ｂ、１７ｃ・１７ｄの電位を示している。
　この駆動方法では、図５に示されるように、走査信号線を順次選択し、データ信号線に供給する信号電位の極性を１水平走査期間（１Ｈ）ごとに反転させるとともに、各フレームにおける同一番目の水平走査期間に供給される信号電位の極性を１フレーム単位で反転させ、かつ同一水平走査期間においては隣接する２本のデータ信号線に逆極性の信号電位を供給する。
　具体的には、連続するフレームＦ１・Ｆ２において、Ｆ１では、走査信号線を順次選択（例えば、走査信号線１６ｘ・１６ｙをこの順に選択）し、隣接する２本のデータ信号線の一方（例えば、データ信号線１５ｘ）には、１番目の水平走査期間（例えば、画素電極１７ａの書き込み期間含む）にプラス極性の信号電位を供給し、２番目の水平走査期間（例えば、画素電極１７ｃの書き込み期間含む）にマイナス極性の信号電位を供給し、上記２本のデータ信号線の他方（例えば、データ信号線１５ｙ）には、１番目の水平走査期間（例えば、画素電極１７Ａの書き込み期間含む）にマイナス極性の信号電位を供給し、２番目の水平走査期間（例えば、画素電極１７Ｃの書き込み期間含む）にプラス極性の信号電位を供給する。これにより、図５に示すように、|Ｖａ|≧|Ｖｂ|，|Ｖｃ|≧|Ｖｄ|，|ＶＡ|≧|ＶＢ|となり、画素電極１７ａ（プラス極性）を含む副画素は「明」、画素電極１７ｂ（プラス極性）を含む副画素は「暗」となり、画素電極１７ｃ（マイナス極性）を含む副画素は「明」、画素電極１７ｄ（マイナス極性）を含む副画素は「暗」となり、画素電極１７Ａ（マイナス極性）を含む副画素は「明」、画素電極１７Ｂ（マイナス極性）を含む副画素は「暗」となり、全体としては、図６（ａ）のようになる。
　また、Ｆ２では、走査信号線を順次選択（例えば、走査信号線１６ｘ・１６ｙをこの順に選択）し、隣接する２本のデータ信号線の一方（例えば、データ信号線１５ｘ）には、１番目の水平走査期間（例えば、画素電極１７ａの書き込み期間含む）にマイナス極性の信号電位を供給し、２番目の水平走査期間（例えば、画素電極１７ｃの書き込み期間含む）にプラス極性の信号電位を供給し、上記２本のデータ信号線の他方（例えば、データ信号線１５ｙ）には、１番目の水平走査期間（例えば、画素電極１７Ａの書き込み期間含む）にプラス極性の信号電位を供給し、２番目の水平走査期間（例えば、画素電極１７Ｃの書き込み期間含む）にマイナス極性の信号電位を供給する。これにより、図５に示すように、|Ｖａ|≧|Ｖｂ|，|Ｖｃ|≧|Ｖｄ|，|ＶＡ|≧|ＶＢ|となり、画素電極１７ａ（マイナス極性）を含む副画素は「明」、画素電極１７ｂ（マイナス極性）を含む副画素は「暗」となり、画素電極１７ｃ（プラス極性）を含む副画素は「明」、画素電極１７ｄ（プラス極性）を含む副画素は「暗」となり、画素電極１７Ａ（プラス極性）を含む副画素は「明」、画素電極１７Ｂ（プラス極性）を含む副画素は「暗」となり、全体としては、図６（ｂ）のようになる。
　なお、図２では配向規制用構造物の記載を省略しているが、例えばＭＶＡ（マルチドメインバーティカルアライメント）方式の液晶パネルでは、例えば図７に示すように、画素電極１７ａに配向規制用のスリットＳ１～Ｓ４が設けられ、カラーフィルタ基板の画素電極１７ａに対応する部分に配向規制用のリブＬ１・Ｌ２が設けられ、画素電極１７ｂに配向規制用のスリットＳ５～Ｓ８が設けられ、カラーフィルタ基板の画素電極１７ｂに対応する部分に配向規制用のリブＬ３・Ｌ４が設けられる。なお、上記のような配向規制用のリブを設ける代わりに、カラーフィルタ基板の共通電極に配向規制用のスリットを設けてもよい。
　図２の液晶パネルでは、画素電極１７ａと画素電極１７ｂとを、並列する２つの結合容量（Ｃａｂ１・Ｃａｂ２）によって接続（容量結合）しているため、例えば、引き出し配線４７ａが（製造工程等において）断線してしまっても、容量電極３８ａによって画素電極１７ａ・１７ｂの容量結合を維持することができる。また、図２のＰで容量電極３７ａと画素電極１７ｂとが（製造工程等において）短絡してしまった場合には、図８に示すように、引き出し配線４７ａを切断するか、あるいは、容量電極３７ａを、画素電極１７ａとの接続箇所および短絡箇所の間でレーザ切断する修正工程を行うことにより、画素電極１７ｂと容量電極３８ａとの重なり部分に形成される結合容量を介して画素電極１７ａ・１７ｂの容量結合を維持することができる。また、図９に示すように、画素電極１７ａのうちコンタクトホール６７ａ内の部分をレーザ等により除去（トリミング）して画素電極１７ａと容量電極３７ａとを電気的に切り離すことにより、画素電極１７ｂと容量電極３８ａとの重なり部分に形成される結合容量を介して画素電極１７ａ・１７ｂの容量結合を維持することもできる。なお、容量電極３８ａと画素電極１７ｂとが短絡した場合には、容量電極３８ａあるいは引き出し配線４８ａを、コンタクトホール６８ａおよび短絡箇所の間でレーザ切断する、もしくは、画素電極１７ａのうちコンタクトホール６８ａ内の部分をレーザ等により除去（トリミング）すればよい。
　なお、アクティブマトリクス基板の段階で上記修正工程を行う場合には、アクティブマトリクス基板の裏面（ガラス基板側）から、引き出し配線４７ａにレーザを照射してこれを切断するか、あるいは、アクティブマトリクス基板のおもて面（ガラス基板の反対側）から、画素電極１７ａ・１７ｂの間隙を介して引き出し配線４７ａにレーザを照射してこれを切断する（図８参照）ことになる。また、液晶パネル段階で上記修正工程を行う場合には、液晶パネル裏面（アクティブマトリクス基板のガラス基板側）から、引き出し配線４７ａにレーザを照射してこれを切断することになる。
　以上より、本実施の形態によれば、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができる。また、容量電極（３７ａ・３８ａ）と画素電極（１７ｂ）との間には、絶縁層が２層（ゲート絶縁膜および層間絶縁膜）介在するため、１層（層間絶縁膜）のみ介在する従来の構成と比較して、容量電極と画素電極との短絡の発生を抑制することができる。
　さらに、本形態では、容量電極（３７ａ・３８ａ）は、走査信号線と同層に形成され、ゲート絶縁膜により覆われている。一般に、ゲート絶縁膜は、トランジスタを覆う層間絶縁膜よりも高温下で成膜されるため、ゲート絶縁膜の方が緻密な膜が得られやすい。そのため、容量電極と画素電極との短絡発生を抑制する点において、より大きな効果が得られる。
　次に、本液晶パネルの製造方法について説明する。液晶パネルの製造方法には、アクティブマトリクス基板製造工程と、カラーフィルタ基板製造工程と、両基板を貼り合わせて液晶を充填する組み立て工程とが含まれる。また、アクティブマトリクス基板製造工程および組み立て工程の少なくとも一方の途中あるいはその後に検査工程を行い、検査工程において画素（副画素）欠陥が検出された場合には、その修正をするための修正工程が追加される。
　以下に、アクティブマトリクス基板製造工程について説明する。
　まず、ガラス、プラスチックなどの基板上に、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、または、それらの積層膜（厚さ１０００Å～３０００Å）をスパッタリング法により成膜し、その後、フォトリソグラフィー技術（Photo Engraving Process、以下、「ＰＥＰ技術」と称する）によりパターンニングを行い、走査信号線、トランジスタのゲート電極（走査信号線がゲート電極を兼ねる場合もある）、ゲートメタル層（容量電極３７ａ・３８ａ）、および保持容量配線を形成する。
　次いで、走査信号線などが形成された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により窒化シリコンや酸化シリコンなどの無機絶縁膜（厚さ３０００Å～５０００Å程度）を成膜し、ゲート絶縁膜を形成する。
　続いて、ゲート絶縁膜上（基板全体）に、ＣＶＤ法により真性アモルファスシリコン膜（厚さ１０００Å～３０００Å）と、リンがドープされたｎ＋アモルファスシリコン膜（厚さ４００Å～７００Å）とを連続して成膜し、その後、ＰＥＰ技術によってパターニングを行い、ゲート電極上に、真性アモルファスシリコン層とｎ＋アモルファスシリコン層とからなるシリコン積層体を島状に形成する。
　続いて、シリコン積層体が形成された基板全体に、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、または、それらの積層膜（厚さ１０００Å～３０００Å）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターンニングを行い、データ信号線、トランジスタのソース電極・ドレイン電極、およびドレイン引き出し配線を形成する。
　さらに、ソース電極およびドレイン電極をマスクとして、シリコン積層体を構成するｎ＋アモルファスシリコン層をエッチング除去し、トランジスタのチャネルを形成する。ここで、半導体層は、上記のようにアモルファスシリコン膜により形成させてもよいが、ポリシリコン膜を成膜させてもよく、また、アモルファスシリコン膜およびポリシリコン膜にレーザアニール処理を行って結晶性を向上させてもよい。これにより、半導体層内の電子の移動速度が速くなり、トランジスタ（ＴＦＴ）の特性を向上させることができる。
　次いで、データ信号線などが形成された基板全体に、ＣＶＤ法により窒化シリコンや酸化シリコンなどの無機絶縁膜（厚さ２０００Å～５０００Å）を成膜して、無機層間絶縁膜を形成する。
　その後、ＰＥＰ技術により層間絶縁膜をエッチング除去して、コンタクトホールを形成する。続いて、コンタクトホールが形成された層間絶縁膜上の基板全体に、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、酸化亜鉛、酸化スズなどからなる透明導電膜（厚さ１０００Å～２０００Å）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターニングし、各画素電極を形成する。
　最後に、画素電極上の基板全体に、ポリイミド樹脂を厚さ５００Å～１０００Åで印刷し、その後、焼成して、回転布にて１方向にラビング処理を行って、配向膜を形成する。以上のようにして、アクティブマトリクス基板製造される。
　以下に、カラーフィルタ基板製造工程について説明する。
　まず、ガラス、プラスチックなどの基板上（基板全体）に、クロム薄膜、または黒色顔料を含有する樹脂を成膜した後にＰＥＰ技術によってパターンニングを行い、ブラックマトリクスを形成する。次いで、ブラックマトリクスの間隙に、顔料分散法などを用いて、赤、緑および青のカラーフィルタ層（厚さ２μｍ程度）をパターン形成する。
　続いて、カラーフィルタ層上の基板全体に、ＩＴＯ、ＩＺＯ、酸化亜鉛、酸化スズなどからなる透明導電膜（厚さ１０００Å程度）を成膜し、共通電極（ｃｏｍ）を形成する。
　最後に、共通電極上の基板全体に、ポリイミド樹脂を厚さ５００Å～１０００Åで印刷し、その後、焼成して、回転布にて１方向にラビング処理を行って、配向膜を形成する。上記のようにして、カラーフィルタ基板を製造することができる。
　以下に、組み立て工程について、説明する。
　まず、アクティブマトリクス基板およびカラーフィルタ基板の一方に、スクリーン印刷により、熱硬化性エポキシ樹脂などからなるシール材料を液晶注入口の部分を欠いた枠状パターンに塗布し、他方の基板に液晶層の厚さに相当する直径を持ち、プラスチックまたはシリカからなる球状のスペーサーを散布する。
　次いで、アクティブマトリクス基板とカラーフィルタ基板とを貼り合わせ、シール材料を硬化させる。
　最後に、アクティブマトリクス基板およびカラーフィルタ基板並びにシール材料で囲まれる空間に、減圧法により液晶材料を注入した後、液晶注入口にＵＶ硬化樹脂を塗布し、ＵＶ照射によって液晶材料を封止することで液晶層を形成する。以上のようにして、液晶パネルが製造される。
　以下に、アクティブマトリクス基板製造工程の途中（例えば、画素電極形成後で配向膜の形成前）あるいはアクティブマトリクス基板製造工程後に行う第１検査工程について説明する。第１検査工程では、アクティブマトリクス基板に対して、外観検査や電気光学検査などを行うことにより、短絡発生箇所（短絡部）を検出する。短絡には、例えば、容量電極と画素電極との短絡がある。なお、外観検査とは、ＣＣＤカメラなどにより、配線パターンを光学的に検査するものであり、電気光学検査とは、アクティブマトリクス基板に対向するようにモジュレータ（電気光学素子）を設置した後、アクティブマトリクス基板とモジュレータとの間に電圧を印加させると共に光を入射させて、その光の輝度の変化をＣＣＤカメラで捉えることで配線パターンを電気光学的に検査するものである。
　短絡箇所が検出された場合には、短絡した容量電極あるいはこれに接続する導電体部分（例えば、図２の引き出し配線４７ａ・４８ａ）をレーザ切断する修正工程を行う。このレーザ切断には、例えば、ＹＡＧ（Yttrium Aluminium Garnet）レーザの第４高調波（波長２６６ｎｍ）を用いる。こうすれば、切断精度を高めることができる。また、短絡箇所が検出された場合に、短絡した容量電極にコンタクトホールを介して接続する画素電極のうち、該コンタクトホール内の部分をレーザ等により除去（トリミング）する修正工程を行う場合もある。なお、第１検査工程後に行われる修正工程では、通常、アクティブマトリクス基板のおもて面（画素電極側）あるいは裏面（基板側）からのレーザ照射が可能である。
　なお、第１検査工程および修正工程は、画素電極の形成後のほか、容量電極の形成後、または、トランジスタのチャネル形成後に行ってもよい。こうすれば、製造工程のより初期の段階で欠陥を修正することができ、アクティブマトリクス基板の製造歩留りを高めることができる。
　次に、組み立て工程の後に行う第２検査工程について説明する。この第２検査工程では、液晶パネルに対して点灯検査を行うことにより、短絡箇所を検出する。短絡には、例えば、容量電極と画素電極との短絡がある。具体的には、例えば、各走査信号線にバイアス電圧－１０Ｖ、周期１６．７ｍｓｅｃ、パルス幅５０μｓｅｃの＋１５Ｖのパルス電圧のゲート検査信号を入力して全てのＴＦＴをオン状態にする。さらに、各データ信号線に１６．７ｍｓｅｃ毎に極性が反転する±２Ｖの電位のソース検査信号を入力して、各ＴＦＴのソース電極およびドレイン電極を介して画素電極に±２Ｖに対応した信号電位を書き込む。同時に、共通電極（ｃｏｍ）および保持容量配線に直流で－１Ｖの電位の共通電極検査信号を入力する。このとき、画素電極と共通電極との間で構成される液晶容量、および画素電極と保持容量配線との間で構成される保持容量に電圧が印加され、その画素電極で構成する副画素が点灯状態になる。そして短絡箇所では、その画素電極と容量電極が導通して、本来暗副画素であるものが明副画素となる。これにより、短絡箇所が検出される。
　短絡箇所が検出された場合には、短絡した容量電極あるいはこれに接続する導電体部分（例えば、引き出し配線）をレーザ切断する修正工程を行う。なお、第２検査工程後に行われる修正工程では、通常、アクティブマトリクス基板の裏面（アクティブマトリクス基板の基板側）からレーザ照射を行うこととなる。
　ところで、図２のＡ－Ｂ断面を図４のように構成することもできる。すなわち、ガラス基板３１上に厚い有機ゲート絶縁膜２１と薄い無機ゲート絶縁膜２２とを形成し、画素電極の下層に薄い無機層間絶縁膜２５と厚い有機層間絶縁膜２６とを形成する。こうすれば、各種寄生容量の低減、配線同士の短絡防止、および平坦化による画素電極の裂け等の低減といった効果が得られる。なおこの場合には、図４に示すように、有機ゲート絶縁膜２１および有機層間絶縁膜２６については、容量電極３７ａ・３８ａ上に位置する部分を刳り貫いておくことが好ましい。こうすれば、結合容量（Ｃａｂ１・Ｃａｂ２）の容量値を十分に確保しながら、歩留まり向上の効果を得ることができる。
　また、有機層間絶縁膜２６の刳り貫き部（薄膜部５１ａ）は、図１０の点線部で示すような領域であることが好ましい。具体的には、図１０に示すように、薄膜部５１ａは第１辺（Ｊ１）～第４辺（Ｊ４）により矩形状に形成され、容量電極３７ａが第１辺（Ｊ１）を跨ぎ、容量電極３７ａと行方向に並んで配される容量電極３８ａが第１辺（Ｊ１）に対向する第３辺（Ｊ３）を跨いでいる。これにより、容量電極３７ａ・３８ａが行方向にずれた場合でも、容量電極３７ａおよび画素電極１７ｂの重なり面積と、容量電極３８ａおよび画素電極１７ｂの重なり面積とが補償し合うこととなり、２つの容量（結合容量Ｃａｂ１・Ｃａｂ２）の総量が変化しにくいという効果が得られる。なお、この構成は、後述する各液晶パネルにも適用可能であることは言うまでもない。
　図４の無機層間絶縁膜２５、有機層間絶縁膜２６およびコンタクトホール１１ａ・６７ａ・６８ａは例えば、以下のようにして形成することができる。すなわち、トランジスタやデータ信号線を形成した後、ＳｉＨ４ガスとＮＨ３ガスとＮ２ガスとの混合ガスを用い、基板全面を覆うように、厚さ約３０００ÅのＳｉＮｘからなる無機層間絶縁膜２５（パッシベーション膜）をＣＶＤにて形成する。その後、厚さ約３μｍのポジ型感光性アクリル樹脂からなる有機層間絶縁膜２６をスピンコートやダイコートにて形成する。続いて、フォトリソグラフィーを行って有機層間絶縁膜２６の刳り貫き部分および各種のコンタクト用パターンを形成し、さらに、パターニングされた有機層間絶縁膜２６をマスクとし、ＣＦ４ガスとＯ２ガスとの混合ガスを用いて、コンタクトホール１１ａの箇所では無機層間絶縁膜２５をドライエッチングし、コンタクトホール６７ａ・６８ａの箇所では無機層間絶縁膜２５とゲート絶縁膜２２をドライエッチングする。具体的には、例えば、コンタクトホール１１ａの部分については有機絶縁膜をフォトリソグラフィー工程でハーフ露光とすることで現像完了時に有機層間絶縁膜が薄く残膜するようにしておく一方、コンタクトホール６７ａ・６８ａの部分については上記フォトリソグラフィー工程でフル露光することで現像完了時に有機層間絶縁膜が残らないようにしておく。ここで、ＣＦ４ガスとＯ２ガスとの混合ガスでドライエッチングを行えば、コンタクトホール１１ａの部分についてはまず（有機層間絶縁膜の）残膜が除去され、続いて無機層間絶縁膜２５が除去され、コンタクトホール６７ａ・６８ａの部分については、まず有機層間絶縁膜下の無機層間絶縁膜２５が除去され、続いてゲート絶縁膜２２が除去されることになる。なお、有機層間絶縁膜２６は、例えば、ＳＯＧ（スピンオンガラス）材料からなる絶縁膜であってもよく、また、有機層間絶縁膜２６に、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、ノボラック樹脂、およびシロキサン樹脂の少なくとも１つが含まれていてもよい。
　図２の画素１０１を図１１のように変形してもよい。すなわち、容量電極３７ａに接続される引き出し配線４７ａをドレイン引き出し配線２７ａと重なる位置まで延伸させて、容量電極３７ａ、引き出し配線４７ａ、ドレイン引き出し配線２７ａ、および画素電極１７ａを、コンタクトホール１１ｓによって接続する。こうすれば、図２の２つのコンタクトホール（１１ａ・６７ａ）を、１つのコンタクトホール（１１ｓ）にまとめることができる。コンタクトホール形成箇所はその段差ゆえに液晶配向が乱れ易く、これが視認されるおそれがあるが、上記のようにコンタクトホールを１つにまとめることで液晶配向が乱れる領域を減らし、表示品位を高めることができる。なお、このような液晶配向の乱れを遮光膜（例えば、ブラックマトリクス）で隠したり容量電極を広くすることで隠したりする場合には、コンタクトホールを１つにまとめることで遮光領域を減らし、開口率を高めることができる。
　図１２は図１１のＡ－Ｂ矢視断面図である。同図に示すように、コンタクトホール１１ｓでは、層間絶縁膜２５およびゲート絶縁膜２２が刳り貫かれ、これによって、容量電極３７ａと引き出し配線４７ａとドレイン引き出し配線２７ａと画素電極１７ａとが接続される。なお、コンタクトホール１１ｓの形成箇所では、ドレイン引き出し配線２７ａを形成する前に、ゲート絶縁膜２２を例えばＰＥＰ技術によってエッチング除去しておくことになる。
　なお、図１１の液晶パネルでは、容量電極３７ａと画素電極１７ｂとが、同図のＰで（製造工程等において）短絡してしまった場合には、引き出し配線４７ａを、コンタクトホール１１ｓ以降の部分で切断する修正工程を行うことにより、画素電極１７ｂと容量電極３８ａとの重なり部分に形成される結合容量を介して画素電極１７ａ・１７ｂの容量結合を維持することができる。
　ここで、結合容量（Ｃａｂ１・Ｃａｂ２）の容量値を大きくするために、図１３および図１４に示す構成としてもよい。すなわち、図１３の液晶パネルでは、ドレイン引き出し配線２７ａと同層に、容量上電極５７ｂが形成されている。この容量上電極５７ｂは、コンタクトホール７７ｂを介して画素電極１７ｂに接続されるとともに、ゲート絶縁膜２２を介して容量電極３７ａ・３８ａと重なっている（図１４参照）。これにより容量上電極５７ｂと、容量電極３７ａ・３８ａそれぞれとの重なり部分に、画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１・Ｃａｂ２が形成される。この構成の場合には、図２のように画素電極１７ｂと容量電極３７ａ・３８ａとの間で結合容量Ｃａｂ１・Ｃａｂ２を形成する場合に比べて、それらの間に介在する絶縁膜を少なく（薄く）できるため、結合容量値を稼ぐことができる。また、結合容量Ｃａｂ１・Ｃａｂ２を形成する絶縁膜を薄くできるため、結合容量値の大きさを変えずに容量電極３７ａ・３８ａおよび容量上電極５７ｂの幅を狭くすることもでき、信頼性を低下させることなく開口率の向上が図れるという効果も得られる。
　ここで、図１３の液晶パネルでは、容量上電極５７ｂが、容量電極３７ａ・３８ａと画素電極１７ｂとの間に形成されているため、上述したような容量電極３７ａ・３８ａと画素電極１７ｂとの短絡に加えて、容量上電極５７ｂと容量電極３７ａ（３８ａ）との短絡が発生するおそれがある。しかし、この場合でも、上述した修正工程、例えば、引き出し配線４７ａ（４８ａ）をレーザ切断する、もしくは、画素電極１７ｂのうちコンタクトホール７７ｂ内の部分をレーザ等により除去（トリミング）することにより、画素電極１７ａ・１７ｂの容量結合を維持することができる。
　なお、図１３では、容量上電極５７ｂは、１つで構成され、容量電極３７ａ・３８ａのそれぞれと重なるように形成されているが、他の構成として、図１５に示すように、容量上電極は２つで構成されていてもよい。この構成では、一方の容量上電極５７ｂが容量電極３７ａと重なり、他方の容量上電極５８ｂが容量電極３８ａと重なり、各容量上電極５７ｂ・５８ｂそれぞれが、異なるコンタクトホール７７ｂ・７８ｂを介して個別に画素電極１７ｂに接続されている構成とすることができる。
　なお、図１３および図１５に示したような、容量電極に重なる容量上電極を備える構成は、後述する各液晶パネル（実施の形態２～４に示す各液晶パネルを含む）にも適用可能である。
　図１の液晶パネルでは、１画素に設けられる２つの画素電極のうちトランジスタに近接する方を該トランジスタに接続しているが、これに限定されない。図１６のように、１画素に設けられる２つの画素電極のうちトランジスタから遠い方を該トランジスタに接続してもよい。図１６の画素１０１の具体例を図１７に示す。図１７の液晶パネルでは、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、長方形形状の画素電極１７ａと長方形形状の画素電極１７ｂとが列方向に並べられており、第１画素電極の外周をなす４辺のうち１辺と第２画素電極の外周をなす４辺のうち１辺とが隣接している。保持容量配線１８ｐは、該保持容量配線１８ｐから枝分かれした保持容量配線延伸部を備え、平面的に視て、画素電極１７ａ・１７ｂのエッジの一部と重なるように延伸して設けられている。そして、容量電極３７ｂ・３８ｂそれぞれが、画素電極１７ａに重なるように配されている。
　より詳細には、容量電極３７ｂは、走査信号線１６ｘの延伸方向と同一方向に延伸して、画素電極１７ａに重なっている。容量電極３８ｂは、容量電極３７ｂと行方向（上記延伸方向）に並んで配され、走査信号線１６ｘの延伸方向と同一方向に延伸して、画素電極１７ａに重なっている。また、容量電極３７ｂ・３８ｂそれぞれは、走査信号線１６ｘと同層に形成されている。
　走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続され、ドレイン電極９ａはドレイン引き出し配線２７ａに接続される。ドレイン引き出し配線２７ａと容量電極３７ｂと画素電極１７ｂとは、１つのコンタクトホール１１ｔにより接続される。すなわち、ドレイン引き出し配線２７ａがコンタクトホール１１ｔを介して画素電極１７ｂに接続され、容量電極３７ｂに接続された引き出し配線４７ｂがコンタクトホール１１ｔを介して画素電極１７ｂに接続される。そして、容量電極３７ｂは、ゲート絶縁膜および層間絶縁膜を介して画素電極１７ａと重なっており、両者の重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図１６参照）が形成される。また、容量電極３８ｂはゲート絶縁膜および層間絶縁膜を介して画素電極１７ａと重なるとともに、容量電極３８ｂに接続された引き出し配線４８ｂがコンタクトホール６８ｂを介して画素電極１７ｂに接続される。これにより、容量電極３８ｂと画素電極１７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図１６参照）が形成される。
　また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図１６参照）が形成され、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図１６参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
　図１７の液晶パネルでは、画素電極１７ａを含む副画素は「暗」、画素電極１７ｂを含む副画素は「明」となる。
　図１７の液晶パネルでは、画素電極１７ａと画素電極１７ｂとを、並列する２つの結合容量（Ｃａｂ１・Ｃａｂ２）によって接続（容量結合）しているため、例えば、引き出し配線４８ｂが（製造工程等において）断線してしまっても、容量電極３７ｂによって画素電極１７ａ・１７ｂの容量結合を維持することができる。また、図１７のＰで容量電極３８ｂと画素電極１７ａとが（製造工程等において）短絡してしまった場合には、引き出し配線４８ｂを切断するか、あるいは、容量電極３８ｂを、画素電極１７ｂとの接続箇所および短絡箇所の間でレーザ切断する修正工程を行うことにより、画素電極１７ａと容量電極３７ｂとの重なり部分に形成される結合容量を介して画素電極１７ａ・１７ｂの容量結合を維持することができる。また、画素電極１７ｂのうちコンタクトホール６８ｂ内の部分をレーザ等により除去（トリミング）して画素電極１７ｂと容量電極３８ｂとを電気的に切り離すことにより、画素電極１７ａと容量電極３７ｂとの重なり部分に形成される結合容量を介して画素電極１７ａ・１７ｂの容量結合を維持することができる。なお、容量電極３７ｂと画素電極１７ａとが短絡した場合には、容量電極３７ｂあるいは引き出し配線４７ｂを、コンタクトホール１１ｔおよび短絡箇所の間でレーザ切断すればよい。
　以上より、本構成においても、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができる。また、容量電極（３７ｂ・３８ｂ）は走査信号線と同層に形成されているため、容量電極と画素電極との短絡発生を抑制することができる。
　図１の液晶パネルを図１８に示す構成としてもよい。図１８では、行方向に隣り合う２つの画素の一方ではトランジスタに近接する方の画素電極を該トランジスタに接続し、他方ではトランジスタから遠い方の画素電極を該トランジスタに接続している。
　図１８の液晶パネルを備えた液晶表示装置においてデータ信号線１５ｘ・１５ｙを図５のように駆動すると、フレームＦ１では、画素電極１７ａ（プラス極性）を含む副画素は「明」、画素電極１７ｂ（プラス極性）を含む副画素は「暗」となり、画素電極１７ｃ（マイナス極性）を含む副画素は「明」、画素電極１７ｄ（マイナス極性）を含む副画素は「暗」となり、画素電極１７Ａ（マイナス極性）を含む副画素は「暗」、画素電極１７Ｂ（マイナス極性）を含む副画素は「明」となり、全体としては、図１９（ａ）のようになる。また、フレームＦ２では、画素電極１７ａ（マイナス極性）を含む副画素は「明」、画素電極１７ｂ（マイナス極性）を含む副画素は「暗」となり、画素電極１７ｃ（プラス極性）を含む副画素は「明」、画素電極１７ｄ（プラス極性）を含む副画素は「暗」となり、画素電極１７Ａ（プラス極性）を含む副画素は「暗」、画素電極１７Ｂ（プラス極性）を含む副画素は「明」となり、全体としては、図１９（ｂ）のようになる。
　図１８の液晶パネルによれば、明副画素同士が行方向に並んだり、暗副画素同士が行方向に並んだりすることがなくなるため、行方向のスジムラを低減することができる。
　図１８の画素１０１・１０３の具体例を図２０に示す。同図に示されるように、画素１０１では、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、長方形形状の画素電極１７ａと長方形形状の画素電極１７ｂとが列方向に並べられており、第１画素電極の外周をなす４辺のうち１辺と第２画素電極の外周をなす４辺のうち１辺とが隣接している。保持容量配線１８ｐは、該保持容量配線１８ｐから枝分かれした保持容量配線延伸部を備え、平面的に視て、画素電極１７ａ・１７ｂのエッジの一部と重なるように延伸して設けられている。そして、容量電極３７ａ・３８aそれぞれが、画素電極１７ｂに重なるように配されている。
　より詳細には、容量電極３７ａは、走査信号線１６ｘの延伸方向と同一方向に延伸して、画素電極１７ｂに重なっている。容量電極３８ａは、容量電極３７ａと行方向（上記延伸方向）に並んで配され、走査信号線１６ｘの延伸方向と同一方向に延伸して、画素電極１７ｂに重なっている。また、容量電極３７ａ・３８aそれぞれは、走査信号線１６ｘと同層に形成されている。
　走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクトホール１１ａを介して画素電極１７ａに接続される。容量電極３７ａはゲート絶縁膜および層間絶縁膜を介して画素電極１７ｂと重なるとともに、容量電極３７ａに接続された引き出し配線４７ａがコンタクトホール６７ａを介して画素電極１７ａに接続される。これにより、容量電極３７ａと画素電極１７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図１８参照）が形成される。同様に、容量電極３８ａはゲート絶縁膜および層間絶縁膜を介して画素電極１７ｂと重なるとともに、容量電極３８ａに接続された引き出し配線４８ａがコンタクトホール６８ａを介して画素電極１７ａに接続される。これにより、容量電極３８ａと画素電極１７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図１８参照）が形成される。
　また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図１８参照）が形成され、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図１８参照）が形成される。
　これにより、画素１０１では、画素電極１７ａを含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。
　一方、画素１０３では、データ信号線１５ｙおよび走査信号線１６ｘの交差部近傍にトランジスタ１２Ａが配され、両信号線（１５ｙ・１６ｘ）で画される画素領域に、長方形形状の画素電極１７Ａと長方形形状の画素電極１７Ｂとが列方向に並べられており、第１画素電極の外周をなす４辺のうち１辺と第２画素電極の外周をなす４辺のうち１辺とが隣接している。保持容量配線１８ｐは、該保持容量配線１８ｐから枝分かれした保持容量配線延伸部を備え、平面的に視て、画素電極１７Ａ・１７Ｂのエッジの一部と重なるように延伸して設けられている。そして、容量電極３７Ｂ・３８Ｂそれぞれが、画素電極１７Ａに重なるように配されている。
　より詳細には、容量電極３７Ｂは、走査信号線１６ｘの延伸方向と同一方向に延伸して、画素電極１７Ａに重なっている。容量電極３８Ｂは、容量電極３７Ｂと行方向（上記延伸方向）に並んで配され、走査信号線１６ｘの延伸方向と同一方向に延伸して、画素電極１７Ａに重なっている。また、容量電極３７Ｂ・３８Ｂそれぞれは、走査信号線１６ｘと同層に形成されている。
　走査信号線１６ｘ上には、トランジスタ１２Ａのソース電極８Ａおよびドレイン電極９Ａが形成され、ソース電極８Ａはデータ信号線１５ｙに接続され、ドレイン電極９Ａはドレイン引き出し配線２７Ａに接続される。ドレイン引き出し配線２７Ａと容量電極３７Ｂと画素電極１７Ｂとは、１つのコンタクトホール１１Ｔにより接続される。すなわち、ドレイン引き出し配線２７Ａがコンタクトホール１１Ｔを介して画素電極１７Ｂに接続され、容量電極３７Ｂに接続された引き出し配線４７Ｂがコンタクトホール１１Ｔを介して画素電極１７Ｂに接続される。そして、容量電極３７Ｂは、ゲート絶縁膜および層間絶縁膜を介して画素電極１７Ａと重なっており、両者の重なり部分に画素電極１７Ａ・１７Ｂ間の結合容量ＣＡＢ１（図１６参照）が形成される。また、容量電極３８Ｂはゲート絶縁膜および層間絶縁膜を介して画素電極１７Ａと重なるとともに、容量電極３８Ｂに接続された引き出し配線４８Ｂがコンタクトホール６８Ｂを介して画素電極１７Ｂに接続される。これにより、容量電極３８Ｂと画素電極１７Ａとの重なり部分に画素電極１７Ａ・１７Ｂ間の結合容量ＣＡＢ２（図１６参照）が形成される。
　また、画素電極１７Ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量ＣｈＡ（図１６参照）が形成され、画素電極１７Ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量ＣｈＢ（図１６参照）が形成される。
　これにより、画素１０３では、画素電極１７Ａを含む副画素は「暗」、画素電極１７Ｂを含む副画素は「明」となる。
　ここで、上述した各液晶パネルでは、容量電極が、明副画素となる副画素に対応する画素電極に電気的に接続される構成であるが、これに限定されない。本液晶パネルは、図２１のように、容量電極が、暗副画素となる副画素に対応する画素電極に電気的に接続される構成であってもよい。
　図２１の液晶パネルでは、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、長方形形状の画素電極１７ａと長方形形状の画素電極１７ｂとが列方向に並べられており、第１画素電極の外周をなす４辺のうち１辺と第２画素電極の外周をなす４辺のうち１辺とが隣接している。保持容量配線１８ｐは、該保持容量配線１８ｐから枝分かれした保持容量配線延伸部を備え、平面的に視て、画素電極１７ａ・１７ｂのエッジの一部と重なるように延伸して設けられている。そして、容量電極３７ｂ・３８ｂそれぞれが、画素電極１７ａに重なるように配されている。
　より詳細には、容量電極３７ｂは、走査信号線１６ｘの延伸方向と同一方向に延伸して、画素電極１７ａに重なっている。容量電極３８ｂは、容量電極３７ｂと行方向（上記延伸方向）に並んで配され、走査信号線１６ｘの延伸方向と同一方向に延伸して、画素電極１７ａに重なっている。また、容量電極３７ｂ・３８ｂそれぞれは、走査信号線１６ｘと同層に形成されている。
　走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクトホール１１ａを介して画素電極１７ａに接続される。容量電極３７ｂはゲート絶縁膜および層間絶縁膜を介して画素電極１７ａと重なるとともに、容量電極３７ｂに接続された引き出し配線４７ｂがコンタクトホール６７ｂを介して画素電極１７ｂに接続される。これにより、容量電極３７ｂと画素電極１７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図１参照）が形成される。同様に、容量電極３８ｂはゲート絶縁膜および層間絶縁膜を介して画素電極１７ａと重なるとともに、容量電極３８ｂに接続された引き出し配線４８ｂがコンタクトホール６８ｂを介して画素電極１７ｂに接続される。これにより、容量電極３８ｂと画素電極１７ａとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図１参照）が形成される。
　また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図１参照）が形成され、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図１参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
　図２１の液晶パネルでは、画素電極１７ａを含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。
　図２１の液晶パネルでは、画素電極１７ａと画素電極１７ｂとを、並列する２つの結合容量（Ｃａｂ１・Ｃａｂ２）によって接続（容量結合）しているため、例えば、引き出し配線４７ｂが（製造工程等において）断線してしまっても、容量電極３８ｂによって画素電極１７ａ・１７ｂの容量結合を維持することができる。また、図２１のＰで容量電極３７ｂと画素電極１７ａとが（製造工程等において）短絡してしまった場合には、引き出し配線４７ｂを切断するか、あるいは、容量電極３７ｂを、画素電極１７ｂとの接続箇所および短絡箇所の間でレーザ切断する修正工程を行うことにより、画素電極１７ａと容量電極３８ｂとの重なり部分に形成される結合容量を介して画素電極１７ａ・１７ｂの容量結合を維持することができる。また、画素電極１７ｂのうちコンタクトホール６７ｂ内の部分をレーザ等により除去（トリミング）して画素電極１７ｂと容量電極３７ｂとを電気的に切り離すことにより、画素電極１７ａと容量電極３８ｂとの重なり部分に形成される結合容量を介して画素電極１７ａ・１７ｂの容量結合を維持することができる。なお、容量電極３８ｂと画素電極１７ａとが短絡した場合には、容量電極３８ｂあるいは引き出し配線４８ｂを、コンタクトホール６８ｂおよび短絡箇所の間でレーザ切断すればよい。
　以上より、本構成においても、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができる。また、容量電極（３７ｂ・３８ｂ）は走査信号線と同層に形成されているため、容量電極と画素電極との短絡発生を抑制することができる。
　また、上述した各液晶パネルでは、各容量電極（３７ａ・３８ａ）が、画素電極（１７ａ・１７ｂ）のうちの一方の画素電極に電気的に接続され、他方の画素電極に重なる構成であるが、これに限定されない。本液晶パネルは、図２２のように、一方の容量電極（３７ａ）が、明副画素となる副画素に対応する画素電極（１７ａ）に電気的に接続されるとともに、暗副画素となる副画素に対応する画素電極（１７ｂ）に重なり、他方の容量電極（３８ｂ）が、暗副画素となる副画素に対応する画素電極（１７ｂ）に電気的に接続されるとともに、明副画素となる副画素に対応する画素電極（１７ａ）に重なる構成であってもよい。この構成においても、上述した効果を得ることができる。
　また、上述した各液晶パネルでは、画素電極１７ａ・１７ｂが列方向に並べられて設けられている構成であるが、画素電極１７ａ・１７ｂの配列はこれに限定されるものではなく、例えば、画素電極１７ａ・１７ｂが行方向に並べられて設けられている構成であってもよい。
　〔実施の形態２〕
　図２３は実施の形態２にかかる液晶パネルの一部を示す等価回路図である。図２３に示すように、本液晶パネルでは、列方向（図中上下方向）に延伸するデータ信号線（１５ｘ・１５ｙ）、行方向（図中左右方向）に延伸する走査信号線（１６ｘ・１６ｙ）、行および列方向に並べられた画素（１０１～１０４）、保持容量配線（１８ｐ・１８ｑ）、および共通電極（対向電極）ｃｏｍを備え、各画素の構造は同一である。なお、画素１０１・１０２が含まれる画素列と、画素１０３・１０４が含まれる画素列とが隣接し、画素１０１・１０３が含まれる画素行と、画素１０２・１０４が含まれる画素行とが隣接している。
　本液晶パネルでは、１つの画素に対応して１本のデータ信号線と１本の走査信号線とが設けられる。また、１画素に、２つの画素電極が、その一方が他方を取り囲むように設けられ、画素１０１に、画素電極１７ｂとこれを取り囲む画素電極１７ａとが設けられ、画素１０２に、画素電極１７ｄとこれを取り囲む画素電極１７ｃとが設けられ、画素１０３に、画素電極１７Ｂとこれを取り囲む画素電極１７Ａとが設けられ、画素１０４に、画素電極１７Ｄとこれを取り囲む画素電極１７Ｃとが設けられている。
　図２３の画素１０１の具体例を図２４に示す。同図に示されるように、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、行方向に視てＶ字形状をなす画素電極１７ｂとこれを取り囲む画素電極１７ａとが配され、保持容量配線１８ｐが画素中央を横切って行方向に延伸している。具体的には、画素電極１７ｂは、保持容量配線１８ｐ上にあって行方向に対して略９０°をなす第１辺と、第１辺の一端から行方向に対して略４５°をなして延伸する第２辺と、第１辺の他端から行方向に対して略３１５°をなして延伸する第３辺と、保持容量配線１８ｐ上に一端を有し、第２辺に平行でかつこれよりも短い４辺と、第４辺の一端に接続され、第３辺に平行でかつこれよりも短い５辺と、第２および第４辺とを繋ぐ第６辺と、第３および第５辺を繋ぐ第７辺とを備えており、画素電極１７ａの内周は、上記第１～第７辺に対向する７つの辺からなる。
　なお、画素電極１７ｂの第１辺とこれに対向する画素電極１７ａの内周の一辺との間隙が第１間隙Ｋ１となっており、画素電極１７ｂの第２辺とこれに対向する画素電極１７ａの内周の一辺との間隙が第２間隙Ｋ２となっており、画素電極１７ｂの第３辺とこれに対向する画素電極１７ａの内周の一辺との間隙が第３間隙Ｋ３となっており、画素電極１７ｂの第４辺とこれに対向する画素電極１７ａの内周の一辺との間隙が第４間隙Ｋ４となっており、画素電極１７ｂの第５辺とこれに対向する画素電極１７ａの内周の一辺との間隙が第５間隙Ｋ５となっている。
　容量電極３７ａ・３８ａそれぞれは、第３間隙Ｋ３と画素電極１７ａと画素電極１７ｂとに重なるように配されている。より詳細には、容量電極３７ａ・３８ｂそれぞれは、平面的に視て、第３間隙Ｋ３と交差するように保持容量配線１８ｐの行方向に対して２２５°をなして延伸する形状であって、保持容量配線１８ｐとは重ならない。また、容量電極３７ａ・３８aそれぞれは、走査信号線１６ｘと同層に形成されている。
　走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａはコンタクトホール１１ａを介して画素電極１７ａに接続される。また、容量電極３７ａが、コンタクトホール６７ａを介して画素電極１７ａに接続されるとともに、ゲート絶縁膜および層間絶縁膜を介して画素電極１７ｂと重なっており、両者の重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図２３参照）が形成される。同様に、容量電極３８ａが、コンタクトホール６８ａを介して画素電極１７ａに接続されるとともに、ゲート絶縁膜および層間絶縁膜を介して画素電極１７ｂと重なっており、両者の重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図２３参照）が形成される。
　また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図２３参照）が形成され、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図２３参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
　この構成によれば、画素電極１７ａを含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。
　図２４の液晶パネルでは、画素電極１７ａと画素電極１７ｂとを、並列する２つの結合容量（Ｃａｂ１・Ｃａｂ２）によって接続（容量結合）しているため、例えば、容量電極３７ａと画素電極１７ｂとが（製造工程等において）短絡してしまった場合には、容量電極３７ａを、コンタクトホール６７ａおよび短絡箇所の間でレーザ切断する修正工程を行うことにより、画素電極１７ａ・１７ｂの容量結合を維持することができる。さらに、製造工程等でコンタクトホール６７ａが形成不良となった場合でも、画素電極１７ａ・１７ｂの容量結合を維持することができる。なお、容量電極３８ａと画素電極１７ｂとが短絡した場合には、容量電極３８ａを、コンタクトホール６８ａおよび短絡箇所の間でレーザ切断すればよい。
　アクティブマトリクス基板の段階で上記修正工程を行う場合には、アクティブマトリクス基板の裏面（ガラス基板側）から、容量電極３７ａ（コンタクトホール６７ａ以降の部分）にレーザを照射してこれを切断するか、あるいは、アクティブマトリクス基板のおもて面（ガラス基板の反対側）から、画素電極１７ａ・１７ｂの間隙を介して容量電極３７ａにレーザを照射してこれを切断することになる。また、液晶パネル段階で上記修正工程を行う場合には、液晶パネル裏面（アクティブマトリクス基板のガラス基板側）から、容量電極３７ａ（コンタクトホール６７ａ以降の部分）にレーザを照射してこれを切断することになる。
　なお、容量電極３７ａと画素電極１７ｂとが短絡してしまった場合に、画素電極１７ａのうちコンタクトホール６７ａ内の部分をレーザ等により除去（トリミング）して画素電極１７ａと容量電極３７ａとを電気的に切り離すことによっても、画素電極１７ａ・１７ｂの容量結合を維持することができる。
　以上から、本実施の形態によれば、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができる。また、容量電極（３７ａ・３８ａ）と画素電極（１７ｂ）との間には、絶縁層が２層（ゲート絶縁膜および層間絶縁膜）介在するため、１層（層間絶縁膜）のみ介在する従来の構成と比較して、容量電極と画素電極との短絡の発生を抑制することができる。
　また、本形態では、容量電極（３７ａ・３８ａ）は、走査信号線と同層に形成され、ゲート絶縁膜により覆われている。一般に、ゲート絶縁膜は、トランジスタを覆う層間絶縁膜よりも、高温下で成膜されるため、ゲート絶縁膜の方が緻密な膜が得られやすい。そのため、本形態によれば、容量電極と画素電極との短絡発生を抑制する点において、より大きな効果が得られる。
　さらに、図２４の液晶パネルでは、電気的にフローティングとなる画素電極１７ｂを画素電極１７ａが取り囲んでいるため、この画素電極１７ａがシールド電極として機能し、画素電極１７ｂへの電荷の飛び込み等を抑制することができる。これにより、画素電極１７ｂを含む副画素（暗副画素）の焼き付きを抑制することができる。
　なお、図２４では配向規制用構造物の記載を省略しているが、例えばＭＶＡ（マルチドメインバーティカルアライメント）方式の液晶パネルでは、例えば図２５に示すように、画素電極１７ａ・１７ｂの間隙Ｋ２～Ｋ５が配向規制用構造物として機能し、カラーフィルタ基板の画素電極１７ｂに対応する部分に、間隙Ｋ２・Ｋ４に平行なリブＬ３と、間隙Ｋ３・Ｋ５に平行なリブＬ４とが設けられ、カラーフィルタ基板の画素電極１７ａに対応する部分に、間隙Ｋ２・Ｋ４に平行なリブＬ１・Ｌ５と、間隙Ｋ３・Ｋ５に平行なリブＬ２・Ｌ６とが設けられる。なお、上記のような配向規制用のリブを設ける代わりに、カラーフィルタ基板の共通電極に配向規制用のスリットを設けてもよい。
　ここで、保持容量Ｃｈａ・Ｃｈｂ（図２３参照）の容量値は信頼性の観点から大きい方が好ましい。そこで、保持容量Ｃｈａ・Ｃｈｂは、図２６に示す構成により形成されていてもよい。すなわち、図２６に示すように、ドレイン引き出し配線２７ａと同層に形成された保持容量電極３９ａが、コンタクトホール６９ａを介して画素電極１７ａに接続され、保持容量電極３９ａと保持容量配線１８ｐとが層間絶縁膜を介して重なることにより、両者の間で保持容量Ｃｈａが形成される。また、ドレイン引き出し配線２７ａと同層に形成された保持容量電極３９ｂが、コンタクトホール６９ｂを介して画素電極１７ｂに接続され、保持容量電極３９ｂと保持容量配線１８ｐとが層間絶縁膜を介して重なることにより、両者の間で保持容量Ｃｈｂが形成される。
　この構成の場合には、図２４のように画素電極１７ａ・１７ｂと保持容量配線１８ｐとの間で保持容量Ｃｈａ・Ｃｈｂを形成する場合に比べて、それらの間に介在する絶縁膜を少なく（薄く）できるため、保持容量値を稼ぐことができる。また、保持容量Ｃｈａ・Ｃｈｂを形成する絶縁膜を薄くできるため、保持容量値の大きさを変えずに保持容量配線１８ｐの幅を狭くすることもでき、信頼性を低下させることなく開口率の向上が図れるという効果も得られる。
　ここで、図２３では、１つの画素に設けられた２つの画素電極の一方が他方を取り囲んでおり、この取り囲んでいる方の画素電極をトランジスタに接続しているがこれに限定されない。図２７に示すように、１つの画素に設けられた２つの画素電極の一方が他方を取り囲んでおり、この取り囲まれている方の画素電極をトランジスタに接続することもできる。
　図２７の画素１０１の具体例を図２８に示す。同図に示すように、画素電極１７ａ・１７ｂおよび保持容量配線１８ｐの形状および配置は図２４と同じである。容量電極３７ｂ・３８ｂそれぞれは、第２間隙Ｋ２と画素電極１７ａと画素電極１７ｂとに重なるように配されている。
　走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａおよびコンタクトホール１１ｂを介して画素電極１７ｂに接続される。容量電極３７ｂはコンタクトホール６７ｂを介して画素電極１７ｂに接続され、容量電極３７ｂの一部がゲート絶縁膜および層間絶縁膜を介して画素電極１７ａと重なっており、両者の重なり部分に結合容量Ｃａｂ１（図２７参照）が形成される。また、容量電極３８ｂはコンタクトホール６８ｂを介して画素電極１７ｂに接続され、容量電極３８ｂの一部がゲート絶縁膜および層間絶縁膜を介して画素電極１７ａと重なっており、両者の重なり部分に結合容量Ｃａｂ２（図２７参照）が形成される。また、画素電極１７ａの一部がゲート絶縁膜および層間絶縁膜を介して保持容量配線１８ｐと重なっており、両者の重なり部分に保持容量Ｃｈａ（図２７参照）が形成される。また、画素電極１７ｂの一部がゲート絶縁膜および層間絶縁膜を介して保持容量配線１８ｐと重なっており、両者の重なり部分に保持容量Ｃｈｂ（図２７参照）が形成される。
　図２８の液晶パネルでは、画素電極１７ａを含む副画素は「暗」、画素電極１７ｂを含む副画素は「明」となる。
　図２８の液晶パネルにおいても、画素電極１７ａと画素電極１７ｂとを、並列する２つの結合容量（Ｃａｂ１・Ｃａｂ２）によって接続（容量結合）しているため、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができる。また、容量電極（３７ｂ・３８ｂ）は走査信号線と同層に形成されているため、容量電極と画素電極との短絡発生を抑制することができるという効果も同様に得ることができる。
　さらに、図２８の液晶パネルでは、暗副画素に対応する画素電極１７ａが、明副画素に対応する画素電極１７ｂを取り囲んでいる構成であるため、空間周波数の高い映像を鮮明に表示することができるという効果も得られる。
　ここで、上述した各液晶パネルでは、容量電極が、明副画素となる副画素に対応する画素電極に電気的に接続される構成であるが、これに限定されない。本液晶パネルは、図２９のように、容量電極が、暗副画素となる副画素に対応する画素電極に電気的に接続される構成であってもよい。
　図２９の液晶パネルでは、図２４の液晶パネルと同様、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、行方向に視てＶ字形状をなす画素電極１７ｂとこれを取り囲む画素電極１７ａとが配され、保持容量配線１８ｐが画素中央を横切って行方向に延伸している。
　容量電極３７ｂ・３８ｂそれぞれは、第３間隙Ｋ３と画素電極１７ａと画素電極１７ｂとに重なるように配されている。より詳細には、容量電極３７ｂ・３８ｂそれぞれは、平面的に視て、第３間隙Ｋ３と交差するように保持容量配線１８ｐの行方向に対して２２５°をなして延伸する形状であって、保持容量配線１８ｐとは重ならない。また、容量電極３７ｂ・３８ｂそれぞれは、走査信号線１６ｘと同層に形成されている。
　走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクトホール１１ａを介して画素電極１７ａに接続される。また、容量電極３７ｂが、コンタクトホール６７ｂを介して画素電極１７ｂに接続されるとともに、ゲート絶縁膜および層間絶縁膜を介して画素電極１７ａと重なっており、両者の重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図２３参照）が形成される。同様に、容量電極３８ｂが、コンタクトホール６８ｂを介して画素電極１７ｂに接続されるとともに、ゲート絶縁膜および層間絶縁膜を介して画素電極１７ａと重なっており、両者の重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図２３参照）が形成される。
　また、画素電極１７ａと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈａ（図２３参照）が形成され、画素電極１７ｂと保持容量配線１８ｐとが、層間絶縁膜およびゲート絶縁膜を介して重なっており、両者の重なり部分に保持容量Ｃｈｂ（図２３参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。
　これにより、画素電極１７ａを含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。
　図２９の液晶パネルにおいても、画素電極１７ａと画素電極１７ｂとを、並列する２つの結合容量（Ｃａｂ１・Ｃａｂ２）によって接続（容量結合）しているため、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができる。また、容量電極（３７ｂ・３８ｂ）は走査信号線と同層に形成されているため、容量電極と画素電極との短絡発生を抑制することができるという効果も同様に得ることができる。
　また、上述した各液晶パネルでは、各容量電極（３７ａ・３８ａ）が、画素電極（１７ａ・１７ｂ）のうちの一方の画素電極に電気的に接続され、他方の画素電極に重なる構成であるが、これに限定されない。すなわち、本液晶パネルは、図３０に示すように、一方の容量電極（３７ａ）が、明副画素となる副画素に対応する画素電極（１７ａ）に電気的に接続されるとともに、暗副画素となる副画素に対応する画素電極（１７ｂ）に重なり、他方の容量電極（３８ｂ）が、暗副画素となる副画素に対応する画素電極（１７ｂ）に電気的に接続されるとともに、明副画素となる副画素に対応する画素電極（１７ａ）に重なる構成であってもよい。この構成においても、上述した効果を得ることができる。
　〔実施の形態３〕
　図３１は実施の形態３にかかる液晶パネルの一部を示す等価回路図である。図３１に示すように、本液晶パネルでは、列方向（図中上下方向）に延伸するデータ信号線（１５ｘ・１５ｙ）、行方向（図中左右方向）に延伸する走査信号線（１６ｘ・１６ｙ）、行および列方向に並べられた画素（１０１～１０４）、保持容量配線（１８ｐ～１８ｓ）、および共通電極（対向電極）ｃｏｍを備え、各画素の構造は同一である。なお、画素１０１・１０２が含まれる画素列と、画素１０３・１０４が含まれる画素列とが隣接し、画素１０１・１０３が含まれる画素行と、画素１０２・１０４が含まれる画素行とが隣接している。
　本液晶パネルでは、１つの画素に対応して１本のデータ信号線と１本の走査信号線と２本の保持容量配線とが設けられる。また、１画素に、３つの画素電極が設けられており、画素１０１には、画素電極１７ａ（第１画素電極）・１７ｂ（第２画素電極）・１７ａ′（第３画素電極）が設けられ、画素１０２には、画素電極１７ｃ・１７ｄ・１７ｃ′が設けられ、画素１０３には、画素電極１７Ａ・１７Ｂ・１７Ａ′が設けられ、画素１０４には、画素電極１７Ｃ・１７Ｄ・１７Ｃ′が設けられている。
　図３１の画素１０１の具体例を図３２に示す。同図に示されるように、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、台形形状をなす画素電極１７ａと、保持容量配線１８ｐの行方向に対して略３１５°の位置に、画素電極１７ａを１８０°回転した状態の形状と略一致する台形形状をなす画素電極１７ａ′と、これら画素電極１７ａ・１７ａ′を除いた領域において、画素電極１７ａ・１７ａ′の形状に対応する（かみ合う）ように配される画素電極１７ｂとを有する。また、保持容量配線１８ｐ・１８ｒは互いに平行に配され、保持容量配線１８ｐが画素電極１７ａ・１７ｂを横切って行方向に延伸し、保持容量配線１８ｒが画素電極１７ｂ・１７ａ′を横切って行方向に延伸している。
　このような構成により、画素電極１７ａ・１７ｂ・１７ａ′は、それぞれ、画素電極１７ａの一部が走査信号線１６ｘに近接し、画素電極１７ａ′の一部が、走査信号線１６ｙに近接し、画素電極１７ｂの一方の端部が走査信号線１６ｘに近接するとともに、他方の端部が走査信号線１６ｙに近接するように配されている。換言すると、画素電極１７ａ・１７ａ′それぞれの少なくとも一部が、走査信号線１６ｘ・１６ｙのそれぞれに近接して配されるとともに、画素電極１７ｂは、走査信号線１６ｘ・１６ｙ同士を繋ぐように、列方向に延びて配されている。
　容量電極３７ａ・３８ａは、保持容量配線１８ｐの行方向に対して２２５°をなして延伸し、それぞれの引き出し配線４７ａ・４８ａが画素電極１７ｂを横切って画素電極１７ａ・１７ｂの間隙および画素電極１７ｂ・１７ａ′の間隙を跨ぎ、画素電極１７ａ・１７ａ′それぞれの一部と重なっている。
　走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクトホール１１ａを介して画素電極１７ａに接続される。容量電極３７ａは、コンタクトホール６７ａを介して画素電極１７ａに接続されるとともに、コンタクトホール６７ａ′を介して画素電極１７ａ′に接続され、ゲート絶縁膜および層間絶縁膜を介して画素電極１７ｂと重なっており、両者の重なり部分に画素電極１７ａ（１７ａ′）・１７ｂ間の結合容量Ｃａｂ１（図３１参照）が形成される。同様に、容量電極３８ａは、コンタクトホール６８ａを介して画素電極１７ａに接続されるとともに、コンタクトホール６８ａ′を介して画素電極１７ａ′に接続され、ゲート絶縁膜および層間絶縁膜を介して画素電極１７ｂと重なっており、両者の重なり部分に画素電極１７ａ（１７ａ′）・１７ｂ間の結合容量Ｃａｂ２（図３１参照）が形成される。
　また、保持容量電極３９ａが、コンタクトホール６９ａを介して画素電極１７ａに接続されるとともにゲート絶縁膜を介して保持容量配線１８ｐと重なっており、両者の重なり部分に保持容量Ｃｈａ１（図３１参照）の多くが形成され、保持容量電極３９ａ′が、コンタクトホール６９ａ′を介して画素電極１７ａ′に接続されるとともにゲート絶縁膜を介して保持容量配線１８ｒと重なっており、両者の重なり部分に保持容量Ｃｈａ２（図３１参照）の多くが形成される。また、保持容量電極３９ｂが、コンタクトホール６９ｂを介して画素電極１７ｂに接続されるとともにゲート絶縁膜を介して保持容量配線１８ｐと重なっており、両者の重なり部分に保持容量Ｃｈｂ１（図３１参照）の多くが形成され、保持容量電極３９ｂ′が、コンタクトホール６９ｂ′を介して画素電極１７ｂに接続されるとともにゲート絶縁膜を介して保持容量配線１８ｒと重なっており、両者の重なり部分に保持容量Ｃｈｂ２（図３１参照）の多くが形成される。
　図３２の液晶パネルでは、画素電極１７ａ・１７ａ′を含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。
　図３２の液晶パネルでは、画素電極１７ａ・１７ａ′と画素電極１７ｂとを、並列する２つの結合容量（Ｃａｂ１・Ｃａｂ２）によって接続（容量結合）しているため、例えば、容量電極３７ａと画素電極１７ｂとが（製造工程等において）短絡してしまった場合には、容量電極３７ａを、コンタクトホール６７ａ・６７ａ′および短絡箇所の間でレーザ切断する修正工程を行うことにより、画素電極１７ａ（１７ａ′）・１７ｂの容量結合を維持することができる。さらに、製造工程等でコンタクトホール６７ａが形成不良となった場合でも、画素電極１７ａ（１７ａ′）・１７ｂの容量結合を維持することができる。なお、容量電極３８ａと画素電極１７ｂとが短絡した場合には、容量電極３８ａを、コンタクトホール６８ａ・６８ａ′および短絡箇所の間でレーザ切断すればよい。
　なお、アクティブマトリクス基板の段階で上記修正工程を行う場合には、アクティブマトリクス基板の裏面（ガラス基板側）から、容量電極３７ａ（コンタクトホール６７ａ以降の部分）にレーザを照射してこれを切断するか、あるいは、アクティブマトリクス基板のおもて面（ガラス基板の反対側）から、画素電極１７ａ・１７ｂの間隙および画素電極１７ｂ・１７ａ′の間隙を介して容量電極３７ａの引き出し配線４７ａにレーザを照射してこれを切断することになる。また、液晶パネル段階で上記修正工程を行う場合には、液晶パネル裏面（アクティブマトリクス基板のガラス基板側）から、容量電極３７ａ（コンタクトホール６７ａ以降の部分）にレーザを照射してこれを切断することになる。
　なお、容量電極３７ａと画素電極１７ｂとが短絡してしまった場合に、画素電極１７ａのうちコンタクトホール６７ａ内の部分をレーザ等により除去（トリミング）して画素電極１７ａと容量電極３７ａとを電気的に切り離すとともに、画素電極１７ａ′のうちコンタクトホール６７ａ′内の部分をレーザ等により除去（トリミング）して画素電極１７ａ′と容量電極３７ａとを電気的に切り離すことによっても、画素電極１７ａ・１７ｂの容量結合を維持することができる。
　以上から、本実施の形態によれば、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができる。また、容量電極（３７ａ・３８ａ）と画素電極（１７ｂ）との間には、絶縁層が２層（ゲート絶縁膜および層間絶縁膜）介在するため、１層（層間絶縁膜）のみ介在する従来の構成と比較して、容量電極と画素電極との短絡の発生を抑制することができる。
　また、本形態では、容量電極（３７ａ・３８ａ）は、走査信号線と同層に形成され、ゲート絶縁膜により覆われている。一般に、ゲート絶縁膜は、トランジスタを覆う層間絶縁膜よりも高温下で成膜されるため、ゲート絶縁膜の方が緻密な膜が得られやすい。そのため、本形態によれば、容量電極と画素電極との短絡発生を抑制する点において、より大きな効果が得られる。
　図３２の画素１０１を図３３のように変形してもよい。図３３の構成では、図３２の画素電極１７ａ・１７ａ′どうしが画素電極１７ｂの外周領域において、ＩＴＯなどからなる接続部１７ａａを介して互いに接続されている。すなわち、画素電極１７ａ・１７ａ′により一体的に形成される画素電極が画素電極１７ｂを取り囲むように設けられている。そのため、電気的にフローティングとなる画素電極１７ｂを画素電極１７ａ・１７ａ′が取り囲んでいるため、画素電極１７ａ・１７ａ′がシールド電極として機能し、画素電極１７ｂへの電荷の飛び込み等を抑制することができる。これにより、画素電極１７ｂを含む副画素（暗副画素）の焼き付きを抑制することができる。
　なお、この構成では、画素電極１７ａ・１７ａ′が接続部１７ａａを介して互いに電気的に接続されているため、容量電極３７ａ・３８ａは、画素電極１７ａ・１７ａ′の一方（図３６では画素電極１７ａ）とコンタクトホール（６７ａ・６８ａ）を介して接続されていればよい。また、容量電極３７ａ・３８ａは、走査信号線１６ｘと同層において、ゲート絶縁膜および層間絶縁膜を介して画素電極１７ｂと重なるように形成されていればよい。
　ここで、上述した液晶パネルでは、各容量電極（図３２の３７ａ・３８ａ）が、明副画素となる副画素に対応する画素電極（図３２の画素電極１７ａ・１７ａ′）に電気的に接続される構成であるが、これに限定されない。本液晶パネルは、各容量電極（３７ａ・３８ａ）が、暗副画素となる副画素に対応する画素電極（１７ｂ）に電気的に接続される構成であってもよい。
　また、上述した液晶パネルでは、各容量電極（３７ａ・３８ａ）が、画素電極（１７ａ（１７ａ′）・１７ｂ）のうちの一方の画素電極に電気的に接続され、他方の画素電極に重なる構成であるが、これに限定されない。本液晶パネルは、一方の容量電極（３７ａ）が、明副画素となる副画素に対応する画素電極（１７ａ・１７ａ′）に電気的に接続されるとともに、暗副画素となる副画素に対応する画素電極（１７ｂ）に重なり、他方の容量電極（３８ａ）が、暗副画素となる副画素に対応する画素電極（１７ｂ）に電気的に接続されるとともに、明副画素となる副画素に対応する画素電極（１７ａ・１７ａ′）に重なる構成であってもよい。この構成においても、上述した効果を得ることができる。
　〔実施の形態４〕
　図３４は実施の形態４にかかる液晶パネルの一部を示す等価回路図である。図３４に示すように、本液晶パネルでは、列方向（図中上下方向）に延伸するデータ信号線（１５ｘ・１５ｙ）、行方向（図中左右方向）に延伸する走査信号線（１６ｘ・１６ｙ）、行および列方向に並べられた画素（１０１～１０４）、保持容量配線（１８ｐ～１８ｓ）、および共通電極（対向電極）ｃｏｍを備え、各画素の構造は同一である。なお、画素１０１・１０２が含まれる画素列と、画素１０３・１０４が含まれる画素列とが隣接し、画素１０１・１０３が含まれる画素行と、画素１０２・１０４が含まれる画素行とが隣接している。
　本液晶パネルでは、１つの画素に対応して１本のデータ信号線と１本の走査信号線と２本の保持容量配線とが設けられる。また、１画素に、３つの画素電極が設けられており、画素１０１には、画素電極１７ｂ（第２画素電極）・１７ａ（第１画素電極）・１７ｂ′（第３画素電極）が設けられ、画素１０２には、画素電極１７ｄ・１７ｃ・１７ｄ′が設けられ、画素１０３には、画素電極１７Ｂ・１７Ａ・１７Ｂ′が設けられ、画素１０４には、画素電極１７Ｄ・１７Ｃ・１７Ｄ′が設けられている。
　図３４の画素１０１の具体例を図３５に示す。同図に示されるように、データ信号線１５ｘおよび走査信号線１６ｘの交差部近傍にトランジスタ１２ａが配され、両信号線（１５ｘ・１６ｘ）で画される画素領域に、台形形状をなす画素電極１７ｂと、保持容量配線１８ｐの行方向に対して略３１５°の位置に、画素電極１７ｂを１８０°回転した状態の形状と略一致する台形形状をなす画素電極１７ｂ′と、これら画素電極１７ｂ・１７ｂ′を除いた領域において、画素電極１７ｂ・１７ｂ′の形状に対応する（かみ合う）ように配される画素電極１７ａとを有する。また、保持容量配線１８ｐ・１８ｒは互いに平行に配され、保持容量配線１８ｐが画素電極１７ａ・１７ｂを横切って行方向に延伸し、保持容量配線１８ｒが画素電極１７ａ・１７ｂ′を横切って行方向に延伸している。
　このような構成により、画素電極１７ｂ・１７ａ・１７ｂ′は、それぞれ、画素電極１７ｂの一部が走査信号線１６ｘに近接し、画素電極１７ｂ′の一部が、走査信号線１６ｙに近接し、画素電極１７ａの一方の端部が走査信号線１６ｘに近接するとともに、他方の端部が走査信号線１６ｙに近接するように配されている。換言すると、画素電極１７ｂ・１７ｂ′それぞれの少なくとも一部が、走査信号線１６ｘ・１６ｙのそれぞれに近接して配されるとともに、画素電極１７ａは、走査信号線１６ｘ・１６ｙ同士を繋ぐように、列方向に延びて配されている。
　容量電極３７ｂ・３８ｂは、保持容量配線１８ｐの行方向に対して２２５°をなして延伸し、それぞれの引き出し配線４７ｂ・４８ｂが画素電極１７ｂを横切って画素電極１７ａ・１７ｂの間隙および画素電極１７ｂ・１７ａ′の間隙を跨ぎ、画素電極１７ｂ・１７ｂ′それぞれの一部と重なっている。
　走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクトホール１１ａを介して画素電極１７ａに接続される。容量電極３７ｂは、コンタクトホール６７ｂを介して画素電極１７ｂに接続されるとともに、コンタクトホール６７ｂ′を介して画素電極１７ｂ′に接続され、ゲート絶縁膜および層間絶縁膜を介して画素電極１７ａと重なっており、両者の重なり部分に画素電極１７ａ・１７ｂ（１７ｂ′）間の結合容量Ｃａｂ１（図３４参照）が形成される。同様に、容量電極３８ｂは、コンタクトホール６８ｂを介して画素電極１７ｂに接続されるとともに、コンタクトホール６８ｂ′を介して画素電極１７ｂ′に接続され、ゲート絶縁膜および層間絶縁膜を介して画素電極１７ａと重なっており、両者の重なり部分に画素電極１７ａ・１７ｂ（１７ｂ′）間の結合容量Ｃａｂ２（図３４参照）が形成される。
　また、保持容量電極３９ａが、コンタクトホール６９ａを介して画素電極１７ａに接続されるとともにゲート絶縁膜を介して保持容量配線１８ｐと重なっており、両者の重なり部分に保持容量Ｃｈａ１（図３４参照）の多くが形成され、保持容量電極３９ａ′が、コンタクトホール６９ａ′を介して画素電極１７ａに接続されるとともにゲート絶縁膜を介して保持容量配線１８ｒと重なっており、両者の重なり部分に保持容量Ｃｈａ２（図３４参照）の多くが形成される。また、保持容量電極３９ｂが、コンタクトホール６９ｂを介して画素電極１７ｂに接続されるとともにゲート絶縁膜を介して保持容量配線１８ｐと重なっており、両者の重なり部分に保持容量Ｃｈｂ１（図３４参照）の多くが形成され、保持容量電極３９ｂ′が、コンタクトホール６９ｂ′を介して画素電極１７ｂ′に接続されるとともにゲート絶縁膜を介して保持容量配線１８ｒと重なっており、両者の重なり部分に保持容量Ｃｈｂ２（図３４参照）の多くが形成される。
　図３５の液晶パネルでは、画素電極１７ａを含む副画素は「明」、画素電極１７ｂ・１７ｂ′を含む副画素は「暗」となる。
　図３５の液晶パネルでは、画素電極１７ａと画素電極１７ｂ・１７ｂ′とを、並列する２つの結合容量（Ｃａｂ１・Ｃａｂ２）によって接続（容量結合）しているため、例えば、容量電極３７ｂと画素電極１７ａとが（製造工程等において）短絡してしまった場合には、容量電極３７ｂを、コンタクトホール６７ｂ・６７ｂ′および短絡箇所の間でレーザ切断する修正工程を行うことにより、画素電極１７ａ・１７ｂ（１７ｂ′）の容量結合を維持することができる。さらに、製造工程等でコンタクトホール６７ｂが形成不良となった場合でも、画素電極１７ａ・１７ｂ（１７ｂ′）の容量結合を維持することができる。なお、容量電極３８ｂと画素電極１７ａとが短絡した場合には、容量電極３８ｂを、コンタクトホール６８ｂ・６８ｂ′および短絡箇所の間でレーザ切断すればよい。
　なお、アクティブマトリクス基板の段階で上記修正工程を行う場合には、アクティブマトリクス基板の裏面（ガラス基板側）から、容量電極３７ｂ（コンタクトホール６７ａ以降の部分）にレーザを照射してこれを切断するか、あるいは、アクティブマトリクス基板のおもて面（ガラス基板の反対側）から、画素電極１７ａ・１７ｂの間隙および画素電極１７ａ・１７ｂ′の間隙を介して容量電極３７ｂの引き出し配線４７ｂにレーザを照射してこれを切断することになる。また、液晶パネル段階で上記修正工程を行う場合には、液晶パネル裏面（アクティブマトリクス基板のガラス基板側）から、容量電極３７ｂ（コンタクトホール６７ｂ以降の部分）にレーザを照射してこれを切断することになる。
　なお、容量電極３７ｂと画素電極１７ａとが短絡してしまった場合に、画素電極１７ｂのうちコンタクトホール６７ｂ内の部分をレーザ等により除去（トリミング）して画素電極１７ｂと容量電極３７ｂとを電気的に切り離すとともに、画素電極１７ｂ′のうちコンタクトホール６７ｂ′内の部分をレーザ等により除去（トリミング）して画素電極１７ｂ′と容量電極３７ｂとを電気的に切り離すことによっても、画素電極１７ａ・１７ｂ（１７ｂ′）の容量結合を維持することができる。
　以上から、本実施の形態によれば、液晶パネルやこれに用いられるアクティブマトリクス基板の製造歩留まりを高めることができる。また、容量電極（３７ｂ・３８ｂ）と画素電極（１７ａ）との間には、絶縁層が２層（ゲート絶縁膜および層間絶縁膜）介在するため、１層（層間絶縁膜）のみ介在する従来の構成と比較して、容量電極と画素電極との短絡の発生を抑制することができる。
　また、本形態では、容量電極（３７ｂ・３８ｂ）は、走査信号線と同層に形成され、ゲート絶縁膜により覆われている。一般に、ゲート絶縁膜は、トランジスタを覆う層間絶縁膜よりも、高温下で成膜されるため、ゲート絶縁膜の方が緻密な膜が得られやすい。そのため、本形態によれば、容量電極と画素電極との短絡発生を抑制する点において、より大きな効果が得られる。
　図３５の画素１０１を図３６のように変形してもよい。図３６の本液晶パネルは、容量電極が、明副画素となる副画素に対応する画素電極に電気的に接続され、暗副画素となる副画素に対応する２つの画素電極と重なる構成である。具体的には、本液晶パネルでは、走査信号線１６ｘ上には、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクトホール１１ａを介して画素電極１７ａに接続される。容量電極３７ａ・３７ａ′それぞれは、コンタクトホール６７ａを介して画素電極１７ａに接続され、ゲート絶縁膜および層間絶縁膜を介して、画素電極１７ｂ・１７ｂ′それぞれと重なっており、容量電極３７ａと画素電極１７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ１（図３４参照）の一部が形成され、容量電極３７ａ′と画素電極１７ｂ′との重なり部分に画素電極１７ａ・１７ｂ′間の結合容量Ｃａｂ１（図３４参照）の一部が形成される。また、容量電極３８ａ・３８ａ′それぞれは、コンタクトホール６８ａを介して画素電極１７ａに接続され、ゲート絶縁膜および層間絶縁膜を介して、画素電極１７ｂ・１７ｂ′それぞれと重なっており、容量電極３８ａと画素電極１７ｂとの重なり部分に画素電極１７ａ・１７ｂ間の結合容量Ｃａｂ２（図３４参照）の一部が形成され、容量電極３８ａ′と画素電極１７ｂ′との重なり部分に画素電極１７ａ・１７ｂ′間の結合容量Ｃａｂ２（図３４参照）の一部が形成される。
　この構成においても、上述した効果を得ることができる。
　最後に、本発明の液晶表示ユニットおよび液晶表示装置の構成例について説明する。上記各実施の形態では、以下のようにして、本液晶表示ユニットおよび液晶表示装置を構成する。すなわち、本液晶パネルの両面に、２枚の偏光板Ａ・Ｂを、偏光板Ａの偏光軸と偏光板Ｂの偏光軸とが互いに直交するように貼り付ける。なお、偏光板には必要に応じて、光学補償シート等を積層してもよい。次に、図３７（ａ）に示すように、ドライバ（ゲートドライバ２０２、ソースドライバ２０１）を接続する。ここでは、一例として、ドライバをＴＣＰ（Tape Career Package）方式による接続について説明する。まず、液晶パネルの端子部にＡＣＦ（Anisotropic Conductive Film）を仮圧着する。ついで、ドライバが乗せられたＴＣＰをキャリアテープから打ち抜き、パネル端子電極に位置合わせし、加熱、本圧着を行う。その後、ドライバＴＣＰ同士を連結するための回路基板２０３（ＰＷＢ：Printed Wiring Board）とＴＣＰの入力端子とをＡＣＦで接続する。これにより、液晶表示ユニット２００が完成する。その後、図３７（ｂ）に示すように、液晶表示ユニットの各ドライバ（２０１・２０２）に、回路基板２０３を介して表示制御回路２０９を接続し、照明装置（バックライトユニット）２０４と一体化することで、液晶表示装置２１０となる。
　なお、本願でいう「電位の極性」とは、基準となる電位以上（プラス）あるいは基準となる電位以下（マイナス）を意味する。ここで、基準となる電位は、共通電極（対向電極）の電位であるＶｃｏｍ（コモン電位）であってもその他任意の電位であってもよい。
　図３８は、本液晶表示装置の構成を示すブロック図である。同図に示されるように、本液晶表示装置は、表示部（液晶パネル）と、ソースドライバ（ＳＤ）と、ゲートドライバ（ＧＤ）と、表示制御回路とを備えている。ソースドライバはデータ信号線を駆動し、ゲートドライバは走査信号線を駆動し、表示制御回路は、ソースドライバおよびゲートドライバを制御する。
　表示制御回路は、外部の信号源（例えばチューナー）から、表示すべき画像を表すデジタルビデオ信号Ｄｖと、当該デジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作を制御するための制御信号Ｄｃとを受け取る。また、表示制御回路は、受け取ったこれらの信号Ｄｖ，ＨＳＹ，ＶＳＹ，Ｄｃに基づき、そのデジタルビデオ信号Ｄｖの表す画像を表示部に表示させるための信号として、データスタートパルス信号ＳＳＰと、データクロック信号ＳＣＫと、チャージシェア信号ｓｈと、表示すべき画像を表すデジタル画像信号ＤＡ（ビデオ信号Ｄｖに対応する信号）と、ゲートスタートパルス信号ＧＳＰと、ゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号（走査信号出力制御信号）ＧＯＥとを生成し、これらを出力する。
　より詳しくは、ビデオ信号Ｄｖを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡとして表示制御回路から出力し、そのデジタル画像信号ＤＡの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号ＳＣＫを生成し、水平同期信号ＨＳＹに基づき１水平走査期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてデータスタートパルス信号ＳＳＰを生成し、垂直同期信号ＶＳＹに基づき１フレーム期間（１垂直走査期間）毎に所定期間だけＨレベルとなる信号としてゲートスタートパルス信号ＧＳＰを生成し、水平同期信号ＨＳＹに基づきゲートクロック信号ＧＣＫを生成し、水平同期信号ＨＳＹおよび制御信号Ｄｃに基づきチャージシェア信号ｓｈ、ならびにゲートドライバ出力制御信号ＧＯＥを生成する。
　上記のようにして表示制御回路において生成された信号のうち、デジタル画像信号ＤＡ、チャージシェア信号ｓｈ、信号電位（データ信号電位）の極性を制御する信号ＰＯＬ、データスタートパルス信号ＳＳＰ、およびデータクロック信号ＳＣＫは、ソースドライバに入力され、ゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとゲートドライバ出力制御信号ＧＯＥとは、ゲートドライバに入力される。
　ソースドライバは、デジタル画像信号ＤＡ、データクロック信号ＳＣＫ、チャージシェア信号ｓｈ、データスタートパルス信号ＳＳＰ、および極性反転信号ＰＯＬに基づき、デジタル画像信号ＤＡの表す画像の各走査信号線における画素値に相当するアナログ電位（信号電位）を１水平走査期間毎に順次生成し、これらのデータ信号をデータ信号線（例えば、１５ｘ・１５Ｘ）に出力する。
　ゲートドライバは、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとに基づき、ゲートオンパルス信号を生成し、これらを走査信号線に出力し、これによって走査信号線を選択的に駆動する。
　上記のようにソースドライバおよびゲートドライバにより表示部（液晶パネル）のデータ信号線および走査信号線が駆動されることで、選択された走査信号線に接続されたトランジスタ（ＴＦＴ）を介して、データ信号線から画素電極に信号電位が書き込まれる。これにより各副画素の液晶層に電圧が印加され、これによってバックライトからの光の透過量が制御され、デジタルビデオ信号Ｄｖの示す画像が各副画素に表示される。
　次に、本液晶表示装置をテレビジョン受信機に適用するときの一構成例について説明する。図３９は、テレビジョン受信機用の液晶表示装置８００の構成を示すブロック図である。液晶表示装置８００は、液晶表示ユニット８４と、Ｙ／Ｃ分離回路８０と、ビデオクロマ回路８１と、Ａ／Ｄコンバータ８２と、液晶コントローラ８３と、バックライト駆動回路８５と、バックライト８６と、マイコン（マイクロコンピュータ）８７と、階調回路８８とを備えている。なお、液晶表示ユニット８４は、液晶パネルと、これを駆動するためのソースドライバおよびゲートドライバとで構成される。
　上記構成の液晶表示装置８００では、まず、テレビジョン信号としての複合カラー映像信号Ｓｃｖが外部からＹ／Ｃ分離回路８０に入力され、そこで輝度信号と色信号に分離される。これらの輝度信号と色信号は、ビデオクロマ回路８１にて光の３原色に対応するアナログＲＧＢ信号に変換され、さらに、このアナログＲＧＢ信号はＡ／Ｄコンバータ８２により、デジタルＲＧＢ信号に変換される。このデジタルＲＧＢ信号は液晶コントローラ８３に入力される。また、Ｙ／Ｃ分離回路８０では、外部から入力された複合カラー映像信号Ｓｃｖから水平および垂直同期信号も取り出され、これらの同期信号もマイコン８７を介して液晶コントローラ８３に入力される。
　液晶表示ユニット８４には、液晶コントローラ８３からデジタルＲＧＢ信号が、上記同期信号に基づくタイミング信号と共に所定のタイミングで入力される。また、階調回路８８では、カラー表示の３原色Ｒ，Ｇ，Ｂそれぞれの階調電位が生成され、それらの階調電位も液晶表示ユニット８４に供給される。液晶表示ユニット８４では、これらのＲＧＢ信号、タイミング信号および階調電位に基づき内部のソースドライバやゲートドライバ等により駆動用信号（データ信号＝信号電位、走査信号等）が生成され、それらの駆動用信号に基づき、内部の液晶パネルにカラー画像が表示される。なお、この液晶表示ユニット８４によって画像を表示するには、液晶表示ユニット内の液晶パネルの後方から光を照射する必要があり、この液晶表示装置８００では、マイコン８７の制御の下にバックライト駆動回路８５がバックライト８６を駆動することにより、液晶パネルの裏面に光が照射される。上記の処理を含め、システム全体の制御はマイコン８７が行う。なお、外部から入力される映像信号（複合カラー映像信号）としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号なども使用可能であり、この液晶表示装置８００では、様々な映像信号に基づいた画像表示が可能である。
　液晶表示装置８００でテレビジョン放送に基づく画像を表示する場合には、図４０に示すように、液晶表示装置８００にチューナー部９０が接続され、これによって本テレビジョン受像機６０１が構成される。このチューナー部９０は、アンテナ（不図示）で受信した受信波（高周波信号）の中から受信すべきチャンネルの信号を抜き出して中間周波信号に変換し、この中間周波数信号を検波することによってテレビジョン信号としての複合カラー映像信号Ｓｃｖを取り出す。この複合カラー映像信号Ｓｃｖは、既述のように液晶表示装置８００に入力され、この複合カラー映像信号Ｓｃｖに基づく画像が該液晶表示装置８００によって表示される。
　図４１は、本テレビジョン受像機の一構成例を示す分解斜視図である。同図に示すように、本テレビジョン受像機６０１は、その構成要素として、液晶表示装置８００の他に第１筐体８０１および第２筐体８０６を有しており、液晶表示装置８００を第１筐体８０１と第２筐体８０６とで包み込むようにして挟持した構成となっている。第１筐体８０１には、液晶表示装置８００で表示される画像を透過させる開口部８０１ａが形成されている。また、第２筐体８０６は、液晶表示装置８００の背面側を覆うものであり、当該表示装置８００を操作するための操作用回路８０５が設けられると共に、下方に支持用部材８０８が取り付けられている。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
　本アクティブマトリクス基板は、走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素領域に、第１および第２画素電極が設けられたアクティブマトリクス基板であって、上記第１画素電極は、上記トランジスタを介して上記データ信号線に接続されており、上記走査信号線と同層に形成された第１および第２容量電極を備え、上記第１容量電極は、上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されているとともに、他方の画素電極との間で容量を形成しており、上記第２容量電極は、上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されているとともに、他方の画素電極との間で容量を形成していることを特徴とする。
　上記構成は、容量結合型の画素分割方式のアクティブマトリクス基板において、１画素領域に設けられる第１および第２画素電極を２つの容量（結合容量）を介して接続するものである。これにより、製造工程等において一方の容量に不具合が発生しても他方の容量によって第１および第２画素電極の容量結合を維持することができる。例えば、第１容量電極および第２容量電極が第１画素電極に電気的に接続されるとともに、第１容量電極と第２画素電極との間で容量が形成され、第２容量電極と第２画素電極との間で容量が形成される構成において、第１容量電極と第２画素電極とが短絡してしまった場合でも、第１容量電極を、第１画素電極との接続箇所および短絡箇所の間で切断することで、第２容量電極と第２画素電極との間に形成される容量（結合容量）により、第１および第２画素電極の容量結合を維持することができる。これにより、本アクティブマトリクス基板およびこれを備えた液晶パネルの製造歩留まりを高めることができる。
　また、上記構成では、第１および第２容量電極は走査信号線と同層に形成されているため、容量電極と画素電極との間に介在する絶縁膜の厚みを従来の構成よりも大きくすることができる。よって、容量電極と画素電極との短絡を発生しにくくすることができる。
　本アクティブマトリクス基板では、上記第１容量電極の少なくとも一部は、上記トランジスタのチャネルを覆う層間絶縁膜と、該第１容量電極および上記走査信号線を覆うゲート絶縁膜とを介して、上記他方の画素電極に重なっており、上記第２容量電極の少なくとも一部は、上記トランジスタのチャネルを覆う層間絶縁膜と、該第２容量電極および上記走査信号線を覆うゲート絶縁膜とを介して、上記他方の画素電極と重なっている構成とすることもできる。
　上記構成によれば、第１および第２容量電極は、トランジスタを覆う層間絶縁膜よりも緻密なゲート絶縁膜により覆われている。そのため、容量電極と画素電極との短絡の発生をより抑制することができる。
　本アクティブマトリクス基板では、上記第１および第２画素電極の外周は複数の辺からなるとともに、上記第１画素電極の一辺と上記第２画素電極の一辺とが隣り合っており、上記第１および第２容量電極それぞれが、この隣り合う２辺の間隙と上記第１画素電極と上記第２画素電極とに重なるように配されている構成とすることもできる。
　本アクティブマトリクス基板では、上記第１容量電極は、上記層間絶縁膜および上記ゲート絶縁膜を貫くコンタクトホールによって上記第１画素電極に接続されているとともに、上記層間絶縁膜および上記ゲート絶縁膜を介して上記第２画素電極に重なっており、上記第２容量電極は、上記層間絶縁膜および上記ゲート絶縁膜を貫くコンタクトホールによって上記第１画素電極に接続されているとともに、上記層間絶縁膜および上記ゲート絶縁膜を介して上記第２画素電極に重なっている構成とすることもできる。
　本アクティブマトリクス基板では、上記第１容量電極は、上記層間絶縁膜および上記ゲート絶縁膜を貫くコンタクトホールによって上記第２画素電極に接続されているとともに、上記層間絶縁膜および上記ゲート絶縁膜を介して上記第１画素電極に重なっており、上記第２容量電極は、上記層間絶縁膜および上記ゲート絶縁膜を貫くコンタクトホールによって上記第２画素電極に接続されているとともに、上記層間絶縁膜および上記ゲート絶縁膜を介して上記第１画素電極に重なっている構成とすることもできる。
　本アクティブマトリクス基板では、上記第１容量電極は、上記層間絶縁膜および上記ゲート絶縁膜を貫くコンタクトホールによって上記第１画素電極に接続されているとともに、上記層間絶縁膜および上記ゲート絶縁膜を介して上記第２画素電極に重なっており、上記第２容量電極は、上記層間絶縁膜および上記ゲート絶縁膜を貫くコンタクトホールによって上記第２画素電極に接続されているとともに、上記層間絶縁膜および上記ゲート絶縁膜を介して上記第１画素電極に重なっている構成とすることもできる。
　本アクティブマトリクス基板では、上記トランジスタの一方の導通電極から引き出されたドレイン引き出し電極と、上記第１画素電極とが第１コンタクトホールを介して接続され、上記第１画素電極と上記第１容量電極とが第２コンタクトホールを介して接続され、上記第１画素電極と上記第２容量電極とが第３コンタクトホールを介して接続されている構成とすることもできる。
　本アクティブマトリクス基板では、上記トランジスタの一方の導通電極から引き出されたドレイン引き出し電極と、上記第１画素電極とが第１コンタクトホールを介して接続され、上記第２画素電極と上記第１容量電極とが第２コンタクトホールを介して接続され、上記第２画素電極と上記第２容量電極とが第３コンタクトホールを介して接続されている構成とすることもできる。
　本アクティブマトリクス基板では、上記トランジスタの一方の導通電極から引き出されたドレイン引き出し電極と、上記第１画素電極とが第１コンタクトホールを介して接続され、上記第１画素電極と上記第１容量電極とが第２コンタクトホールを介して接続され、上記第２画素電極と上記第２容量電極とが第３コンタクトホールを介して接続されている構成とすることもできる。
　本アクティブマトリクス基板では、上記第１容量電極と、上記トランジスタの一方の導通電極から引き出されたドレイン引き出し電極と、上記第１画素電極とが、上記層間絶縁膜および上記ゲート絶縁膜を貫く同一のコンタクトホールによって接続され、上記第１画素電極と上記第２容量電極とが、上記コンタクトホールとは異なるコンタクトホールを介して接続されている構成とすることもできる。
　本アクティブマトリクス基板では、走査信号線の延伸方向を行方向として、上記第１および第２画素電極が列方向に並べられている構成とすることもできる。
　本アクティブマトリクス基板では、行方向に隣り合う２つの画素領域について、その一方の画素領域における上記第１画素電極と、他方の画素領域における上記第２画素電極とが行方向に隣り合っている構成とすることもできる。
　本アクティブマトリクス基板では、上記第１画素電極が上記第２画素電極を取り囲んでいる構成とすることもできる。
　本アクティブマトリクス基板では、上記第２画素電極が上記第１画素電極を取り囲んでいる構成とすることもできる。
　本アクティブマトリクス基板では、上記第１画素電極あるいはこれに電気的に接続された導電体と容量を形成するとともに、上記第２画素電極あるいはこれに電気的に接続された導電体と容量を形成する保持容量配線をさらに備える構成とすることもできる。
　本アクティブマトリクス基板では、上記保持容量配線は、上記画素領域の中央を横切るように上記走査信号線と同方向に延伸している構成とすることもできる。
　本アクティブマトリクス基板では、上記層間絶縁膜は無機絶縁膜とこれよりも厚い有機絶縁膜とを備え、上記有機絶縁膜は、上記第１容量電極と重畳する部分の少なくとも一部と、上記第２容量電極と重畳する部分の少なくとも一部とが除去されている構成とすることもできる。
　本アクティブマトリクス基板では、上記層間絶縁膜は、上記第１容量電極の一部および上記第２容量電極の一部と重なる領域を含む、上記有機絶縁膜が除去されてなる薄膜部を有し、上記第１および第２容量電極は、上記走査信号線の延伸方向に並んで配されるとともに、上記第１容量電極は上記薄膜部の一辺を跨ぎ、上記第２容量電極は該一辺に対向する辺を跨いでいる構成とすることもできる。
　本アクティブマトリクス基板では、上記薄膜部は、上記第１および第２画素電極のいずれか一方と重なっている構成とすることもできる。
　本アクティブマトリクス基板では、上記第１画素電極と上記第２画素電極との間隙が配向規制構造物として機能する構成とすることもできる。
　本アクティブマトリクス基板では、上記１つの画素領域内には、第１および第２画素電極に加え、該第１画素電極に電気的に接続された第３画素電極がさらに設けられており、上記第１容量電極は、上記第１および第３画素電極に、互いに異なるコンタクトホールを介して接続されているとともに、上記第２画素電極との間で容量を形成しており、上記第２容量電極は、上記第１および第３画素電極に、互いに異なるコンタクトホールを介して接続されているとともに、上記第２画素電極との間で容量を形成している構成とすることもできる。
　本アクティブマトリクス基板では、上記１つの画素領域内には、第１および第２画素電極に加え、該第２画素電極に電気的に接続された第３画素電極がさらに設けられており、上記第１容量電極は、上記第２および第３画素電極に、互いに異なるコンタクトホールを介して接続されているとともに、上記第１画素電極との間で容量を形成しており、上記第２容量電極は、上記第２および第３画素電極に、互いに異なるコンタクトホールを介して接続されているとともに、上記第１画素電極との間で容量を形成している構成とすることもできる。
　本アクティブマトリクス基板では、上記１つの画素領域内には、第１および第２画素電極に加え、該第２画素電極に電気的に接続された第３画素電極がさらに設けられており、上記第１容量電極は、コンタクトホールを介して上記第１画素電極に接続されているとともに、上記第２および第３画素電極との間で容量を形成しており、上記第２容量電極は、コンタクトホールを介して上記第１画素電極に接続されているとともに、上記第２および第３画素電極との間で容量を形成している構成とすることもできる。
　本アクティブマトリクス基板の製造方法は、走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素領域に、第１および第２画素電極が設けられ、上記第１画素電極が上記トランジスタを介して上記データ信号線に接続されたアクティブマトリクス基板の製造方法であって、上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されるとともに、他方の画素電極と容量を形成する第１容量電極と、上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されるとともに、他方の画素電極と容量を形成する第２容量電極とを、上記走査信号線と同層に形成する工程と、上記第１容量電極と上記他方の画素電極との短絡、および、上記第２容量電極と上記他方の画素電極との短絡の少なくとも一方を検出する工程と、
　上記第１容量電極と上記他方の画素電極との短絡が検出された場合には、上記第１容量電極を、上記一方の画素電極との接続箇所および短絡箇所の間で切断し、上記第２容量電極と上記他方の画素電極との短絡が検出された場合には、上記第２容量電極を、上記一方の画素電極との接続箇所および短絡箇所の間で切断する工程とを含むことを特徴とする。
　本液晶パネルの製造方法は、走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素に、第１および第２画素電極が設けられ、上記第１画素電極が上記トランジスタを介して上記データ信号線に接続された液晶パネルの製造方法であって、上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されるとともに、他方の画素電極と容量を形成する第１容量電極と、上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されるとともに、他方の画素電極と容量を形成する第２容量電極とを、上記走査信号線と同層に形成する工程と、上記第１容量電極と上記他方の画素電極との短絡、および、上記第２容量電極と上記他方の画素電極との短絡の少なくとも一方を検出する工程と、上記第１容量電極と上記他方の画素電極との短絡が検出された場合には、上記第１容量電極を、上記一方の画素電極との接続箇所および短絡箇所の間で切断し、上記第２容量電極と上記他方の画素電極との短絡が検出された場合には、上記第２容量電極を、上記一方の画素電極との接続箇所および短絡箇所の間で切断する工程とを含むことを特徴とする。
　本液晶パネルは上記アクティブマトリクス基板を備えることを特徴とする。また、本液晶表示ユニットは、上記液晶パネルとドライバとを備えることを特徴とする。また、本液晶表示装置は、上記液晶表示ユニットと光源装置とを備えることを特徴とする。また、本テレビジョン受像機は、上記液晶表示装置と、テレビジョン放送を受信するチューナー部とを備えることを特徴とする。
　本発明のアクティブマトリクス基板およびこれを備えた液晶パネルは、例えば液晶テレビに好適である。
　１０１～１０４　画素
　１２ａ・１２ｃ・１２Ａ・１２Ｃ　トランジスタ
　１５ｘ・１５ｙ・１５ｚ　データ信号線
　１６ｘ・１６ｙ　走査信号線
　１７ａ・１７ｂ・１７ｃ・１７ｄ　画素電極
　１７Ａ・１７Ｂ・１７Ｃ・１７Ｄ　画素電極
　１７ａ′・１７ｂ′・１７ｃ′・１７ｄ′　画素電極
　１７Ａ′・１７Ｂ′・１７Ｃ′・１７Ｄ′　画素電極
　１８ｐ・１８ｑ・１８ｒ・１８ｓ　保持容量配線
　２１　有機ゲート絶縁膜
　２２　無機ゲート絶縁膜
　２４　半導体層
　２５　無機層間絶縁膜
　２６　有機層間絶縁膜
　２７ａ　ドレイン引き出し配線
　３７ａ・３７ｂ・３８ａ・３８ｂ　容量電極
　３９ｂ・３９ｂ′　保持容量電極（導電体）
　５１ａ　薄膜部
　５７ｂ・５８ｂ　容量上電極（導電体）
　６７ａ・６７ｂ・６８ａ・６８ｂ　コンタクトホール
　８４　液晶表示ユニット
　６０１　テレビジョン受像機
　８００　液晶表示装置

Claims (29)

  1. 　走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素領域に、第１および第２画素電極が設けられたアクティブマトリクス基板であって、
    　上記第１画素電極は、上記トランジスタを介して上記データ信号線に接続されており、
    　上記走査信号線と同層に形成された第１および第２容量電極を備え、
    　上記第１容量電極は、上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されているとともに、他方の画素電極との間で容量を形成しており、
    　上記第２容量電極は、上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されているとともに、他方の画素電極との間で容量を形成していることを特徴とするアクティブマトリクス基板。
  2. 　上記第１容量電極の少なくとも一部は、上記トランジスタのチャネルを覆う層間絶縁膜と、該第１容量電極および上記走査信号線を覆うゲート絶縁膜とを介して、上記他方の画素電極に重なっており、
    　上記第２容量電極の少なくとも一部は、上記トランジスタのチャネルを覆う層間絶縁膜と、該第２容量電極および上記走査信号線を覆うゲート絶縁膜とを介して、上記他方の画素電極と重なっていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  3. 　上記第１および第２画素電極の外周は複数の辺からなるとともに、上記第１画素電極の一辺と上記第２画素電極の一辺とが隣り合っており、上記第１および第２容量電極それぞれが、この隣り合う２辺の間隙と上記第１画素電極と上記第２画素電極とに重なるように配されていることを特徴とする請求項１または２に記載のアクティブマトリクス基板。
  4. 　上記第１容量電極は、上記層間絶縁膜および上記ゲート絶縁膜を貫くコンタクトホールによって上記第１画素電極に接続されているとともに、上記層間絶縁膜および上記ゲート絶縁膜を介して上記第２画素電極に重なっており、
    　上記第２容量電極は、上記層間絶縁膜および上記ゲート絶縁膜を貫くコンタクトホールによって上記第１画素電極に接続されているとともに、上記層間絶縁膜および上記ゲート絶縁膜を介して上記第２画素電極に重なっていることを特徴とする請求項２に記載のアクティブマトリクス基板。
  5. 　上記第１容量電極は、上記層間絶縁膜および上記ゲート絶縁膜を貫くコンタクトホールによって上記第２画素電極に接続されているとともに、上記層間絶縁膜および上記ゲート絶縁膜を介して上記第１画素電極に重なっており、
    　上記第２容量電極は、上記層間絶縁膜および上記ゲート絶縁膜を貫くコンタクトホールによって上記第２画素電極に接続されているとともに、上記層間絶縁膜および上記ゲート絶縁膜を介して上記第１画素電極に重なっていることを特徴とする請求項２に記載のアクティブマトリクス基板。
  6. 　上記第１容量電極は、上記層間絶縁膜および上記ゲート絶縁膜を貫くコンタクトホールによって上記第１画素電極に接続されているとともに、上記層間絶縁膜および上記ゲート絶縁膜を介して上記第２画素電極に重なっており、
    　上記第２容量電極は、上記層間絶縁膜および上記ゲート絶縁膜を貫くコンタクトホールによって上記第２画素電極に接続されているとともに、上記層間絶縁膜および上記ゲート絶縁膜を介して上記第１画素電極に重なっていることを特徴とする請求項２に記載のアクティブマトリクス基板。
  7. 　上記トランジスタの一方の導通電極から引き出されたドレイン引き出し電極と、上記第１画素電極とが第１コンタクトホールを介して接続され、
    　上記第１画素電極と上記第１容量電極とが第２コンタクトホールを介して接続され、
    　上記第１画素電極と上記第２容量電極とが第３コンタクトホールを介して接続されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  8. 　上記トランジスタの一方の導通電極から引き出されたドレイン引き出し電極と、上記第１画素電極とが第１コンタクトホールを介して接続され、
    　上記第２画素電極と上記第１容量電極とが第２コンタクトホールを介して接続され、
    　上記第２画素電極と上記第２容量電極とが第３コンタクトホールを介して接続されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  9. 　上記トランジスタの一方の導通電極から引き出されたドレイン引き出し電極と、上記第１画素電極とが第１コンタクトホールを介して接続され、
    　上記第１画素電極と上記第１容量電極とが第２コンタクトホールを介して接続され、
    　上記第２画素電極と上記第２容量電極とが第３コンタクトホールを介して接続されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  10. 　上記第１容量電極と、上記トランジスタの一方の導通電極から引き出されたドレイン引き出し電極と、上記第１画素電極とが、上記層間絶縁膜および上記ゲート絶縁膜を貫く同一のコンタクトホールによって接続され、
    　上記第１画素電極と上記第２容量電極とが、上記コンタクトホールとは異なるコンタクトホールを介して接続されていることを特徴とする請求項２に記載のアクティブマトリクス基板。
  11. 　走査信号線の延伸方向を行方向として、上記第１および第２画素電極が列方向に並べられていることを特徴とする請求項１～１０のいずれか１項に記載のアクティブマトリクス基板。
  12. 　行方向に隣り合う２つの画素領域について、その一方の画素領域における上記第１画素電極と、他方の画素領域における上記第２画素電極とが行方向に隣り合っていることを特徴とする請求項１１に記載のアクティブマトリクス基板。
  13. 　上記第１画素電極が上記第２画素電極を取り囲んでいることを特徴とする請求項１～１０のいずれか１項に記載のアクティブマトリクス基板。
  14. 　上記第２画素電極が上記第１画素電極を取り囲んでいることを特徴とする請求項１～１０のいずれか１項に記載のアクティブマトリクス基板。
  15. 　上記第１画素電極あるいはこれに電気的に接続された導電体と容量を形成するとともに、上記第２画素電極あるいはこれに電気的に接続された導電体と容量を形成する保持容量配線をさらに備えることを特徴とする請求項１～１４のいずれか１項に記載のアクティブマトリクス基板。
  16. 　上記保持容量配線は、上記画素領域の中央を横切るように上記走査信号線と同方向に延伸していることを特徴とする請求項１５に記載のアクティブマトリクス基板。
  17. 　上記層間絶縁膜は、無機絶縁膜とこれよりも厚い有機絶縁膜とを備え、
    　上記有機絶縁膜は、上記第１容量電極と重畳する部分の少なくとも一部と、上記第２容量電極と重畳する部分の少なくとも一部とが除去されていることを特徴とする請求項２に記載のアクティブマトリクス基板。
  18. 　上記層間絶縁膜は、上記第１容量電極の一部および上記第２容量電極の一部と重なる領域を含む、上記有機絶縁膜が除去されてなる薄膜部を有し、
    　上記第１および第２容量電極は、上記走査信号線の延伸方向に並んで配されるとともに、
    　上記第１容量電極は上記薄膜部の一辺を跨ぎ、上記第２容量電極は該一辺に対向する辺を跨いでいることを特徴とする請求項１７に記載のアクティブマトリクス基板。
  19. 　上記薄膜部は、上記第１および第２画素電極のいずれか一方と重なっていることを特徴とする請求項１８に記載のアクティブマトリクス基板。
  20. 　上記第１画素電極と上記第２画素電極との間隙が配向規制構造物として機能することを特徴とする請求項１～１９のいずれか１項に記載のアクティブマトリクス基板。
  21. 　上記１つの画素領域内には、第１および第２画素電極に加え、該第１画素電極に電気的に接続された第３画素電極がさらに設けられており、
    　上記第１容量電極は、上記第１および第３画素電極に、互いに異なるコンタクトホールを介して接続されているとともに、上記第２画素電極との間で容量を形成しており、
    　上記第２容量電極は、上記第１および第３画素電極に、互いに異なるコンタクトホールを介して接続されているとともに、上記第２画素電極との間で容量を形成していることを特徴とする請求項１または２に記載のアクティブマトリクス基板。
  22. 　上記１つの画素領域内には、第１および第２画素電極に加え、該第２画素電極に電気的に接続された第３画素電極がさらに設けられており、
    　上記第１容量電極は、上記第２および第３画素電極に、互いに異なるコンタクトホールを介して接続されているとともに、上記第１画素電極との間で容量を形成しており、
    　上記第２容量電極は、上記第２および第３画素電極に、互いに異なるコンタクトホールを介して接続されているとともに、上記第１画素電極との間で容量を形成していることを特徴とする請求項１または２に記載のアクティブマトリクス基板。
  23. 　上記１つの画素領域内には、第１および第２画素電極に加え、該第２画素電極に電気的に接続された第３画素電極がさらに設けられており、
    　上記第１容量電極は、コンタクトホールを介して上記第１画素電極に接続されているとともに、上記第２および第３画素電極との間で容量を形成しており、
    　上記第２容量電極は、コンタクトホールを介して上記第１画素電極に接続されているとともに、上記第２および第３画素電極との間で容量を形成していることを特徴とする請求項１または２に記載のアクティブマトリクス基板。
  24. 　走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素領域に、第１および第２画素電極が設けられ、上記第１画素電極が上記トランジスタを介して上記データ信号線に接続されたアクティブマトリクス基板の製造方法であって、
    　上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されるとともに、他方の画素電極と容量を形成する第１容量電極と、上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されるとともに、他方の画素電極と容量を形成する第２容量電極とを、上記走査信号線と同層に形成する工程と、
    　上記第１容量電極と上記他方の画素電極との短絡、および、上記第２容量電極と上記他方の画素電極との短絡の少なくとも一方を検出する工程と、
    　上記第１容量電極と上記他方の画素電極との短絡が検出された場合には、上記第１容量電極を、上記一方の画素電極との接続箇所および短絡箇所の間で切断し、上記第２容量電極と上記他方の画素電極との短絡が検出された場合には、上記第２容量電極を、上記一方の画素電極との接続箇所および短絡箇所の間で切断する工程とを含むことを特徴とするアクティブマトリクス基板の製造方法。
  25. 　走査信号線と、データ信号線と、走査信号線およびデータ信号線に接続されたトランジスタとを備え、１つの画素に、第１および第２画素電極が設けられ、上記第１画素電極が上記トランジスタを介して上記データ信号線に接続された液晶パネルの製造方法であって、
    　上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されるとともに、他方の画素電極と容量を形成する第１容量電極と、上記第１および第２画素電極のうちの一方の画素電極に電気的に接続されるとともに、他方の画素電極と容量を形成する第２容量電極とを、上記走査信号線と同層に形成する工程と、
    　上記第１容量電極と上記他方の画素電極との短絡、および、上記第２容量電極と上記他方の画素電極との短絡の少なくとも一方を検出する工程と、
    　上記第１容量電極と上記他方の画素電極との短絡が検出された場合には、上記第１容量電極を、上記一方の画素電極との接続箇所および短絡箇所の間で切断し、上記第２容量電極と上記他方の画素電極との短絡が検出された場合には、上記第２容量電極を、上記一方の画素電極との接続箇所および短絡箇所の間で切断する工程とを含むことを特徴とする液晶パネルの製造方法。
  26. 　請求項１～２３のいずれか１項に記載のアクティブマトリクス基板を備えた液晶パネル。
  27. 　請求項２６に記載の液晶パネルとドライバとを備えることを特徴とする液晶表示ユニット。
  28. 　請求項２７に記載の液晶表示ユニットと光源装置とを備えることを特徴とする液晶表示装置。
  29. 　請求項２８に記載の液晶表示装置と、テレビジョン放送を受信するチューナー部とを備えることを特徴とするテレビジョン受像機。
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