KR20210149960A - 표시 장치 - Google Patents

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KR20210149960A
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이지은
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Abstract

본 개시는 표시 장치에 관한 것으로, 일 실시예에 의한 표시 장치는 구동 전압이 인가되는 구동 전압선과 공통 전압이 인가되는 공통 전압선 사이에 연결되어 있는 발광 다이오드, 상기 구동 전압선과 상기 발광 다이오드 사이에 연결되어 있는 구동 트랜지스터, 상기 구동 전압선과 연결되어 있는 상기 구동 트랜지스터의 제1 전극과 데이터 전압이 인가되는 데이터선 사이에 연결되어 있는 제2 트랜지스터, 상기 제2 트랜지스터의 게이트 전극에 연결되어 있는 제1 스캔선, 상기 발광 다이오드에 연결되어 있는 상기 구동 트랜지스터의 제2 전극과 상기 구동 트랜지스터의 게이트 전극 사이에 연결되어 있는 제3 트랜지스터, 및 상기 구동 트랜지스터의 게이트 전극과 상기 제3 트랜지스터를 연결하는 연결 전극을 포함하고, 상기 연결 전극과 상기 제3 트랜지스터가 서로 접촉하는 접촉부의 적어도 일부는 상기 제1 스캔선과 중첩하지 않는다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성한다. 여기자가 여기 상태(exited state)로부터 기저 상태(ground state)로 변하면서 에너지를 방출하여 발광한다.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 다이오드를 포함하는 복수의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수의 트랜지스터 및 하나 이상의 커패시터(Capacitor)가 형성되어 있다. 복수의 트랜지스터는 기본적으로 스위칭 트랜지스터 및 구동 트랜지스터를 포함할 수 있다.
각 화소는 보상 전압을 전달하는 트랜지스터를 포함할 수 있다. 이러한 보상 전압이 전달되는 경로가 일부 배선과 중첩하면서 저항이 증가하고, 보상 전압이 제대로 전달되지 않을 수 있다. 이로 인해 가로줄 얼룩이 시인되는 문제점이 있다.
실시예들은 보상 전압이 전달되는 경로의 저항을 낮추어 보상 전압의 전달을 원활하게 할 수 있는 표시 장치를 제공하기 위한 것이다.
이로 인해 가로줄 얼룩을 개선할 수 있는 표시 장치를 제공하기 위한 것이다.
일 실시예에 의한 표시 장치는 구동 전압이 인가되는 구동 전압선과 공통 전압이 인가되는 공통 전압선 사이에 연결되어 있는 발광 다이오드, 상기 구동 전압선과 상기 발광 다이오드 사이에 연결되어 있는 구동 트랜지스터, 상기 구동 전압선과 연결되어 있는 상기 구동 트랜지스터의 제1 전극과 데이터 전압이 인가되는 데이터선 사이에 연결되어 있는 제2 트랜지스터, 상기 제2 트랜지스터의 게이트 전극에 연결되어 있는 제1 스캔선, 상기 발광 다이오드에 연결되어 있는 상기 구동 트랜지스터의 제2 전극과 상기 구동 트랜지스터의 게이트 전극 사이에 연결되어 있는 제3 트랜지스터, 및 상기 구동 트랜지스터의 게이트 전극과 상기 제3 트랜지스터를 연결하는 연결 전극을 포함하고, 상기 연결 전극과 상기 제3 트랜지스터가 서로 접촉하는 접촉부의 적어도 일부는 상기 제1 스캔선과 중첩하지 않는다.
상기 접촉부는 상기 제1 스캔선과 중첩하지 않을 수 있다.
상기 제3 트랜지스터는 상기 구동 트랜지스터의 제1 전극과 연결되어 있는 제1 전극, 상기 연결 전극과 연결되어 있는 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 위치하는 채널, 및 상기 채널과 중첩하는 게이트 전극을 포함하고, 상기 제3 트랜지스터의 제2 전극은 상기 연결 전극과 중첩할 수 있다.
일 실시예에 의한 표시 장치는 상기 제3 트랜지스터의 제2 전극과 상기 연결 전극 사이에 위치하는 절연층을 더 포함하고, 상기 절연층은 상기 제3 트랜지스터의 제2 전극 및 상기 연결 전극과 중첩하는 개구부를 포함하고, 상기 제3 트랜지스터의 제2 전극과 상기 연결 전극은 상기 개구부를 통해 연결되어 있고, 상기 개구부는 상기 제1 스캔선과 중첩하지 않을 수 있다.
상기 접촉부는 상기 개구부 내에 위치할 수 있다.
일 실시예에 의한 표시 장치는 상기 제3 트랜지스터의 게이트 전극과 연결되어 있는 제2 스캔선을 더 포함하고, 상기 개구부는 평면 상에서 상기 제1 스캔선과 상기 제2 스캔선 사이에 위치할 수 있다.
상기 개구부의 일측 가장자리는 상기 제1 스캔선의 일측 가장자리와 일치할 수 있다.
상기 연결 전극은 상기 제1 스캔선과 중첩할 수 있다.
상기 개구부는 상기 제1 스캔선과 이격될 수 있다.
상기 연결 전극은 상기 제1 스캔선과 중첩하지 않을 수 있다.
상기 구동 트랜지스터 및 상기 제2 트랜지스터는 다결정 반도체를 포함하고, p형 트랜지스터로 이루어지고, 상기 제3 트랜지스터는 산화물 반도체를 포함하고, n형 트랜지스터로 이루어질 수 있다.
동일한 타이밍에 상기 제1 스캔선에 인가되는 전압과 반대 극성의 전압이 상기 제2 스캔선에 인가될 수 있다.
일 실시예에 의한 표시 장치는 상기 제2 트랜지스터의 게이트 전극과 상기 제3 트랜지스터의 제2 전극 사이에 연결되어 있는 부스트 커패시터를 더 포함하고, 상기 접촉부는 상기 부스트 커패시터와 중첩하지 않을 수 있다.
상기 접촉부의 일부는 상기 제1 스캔선과 중첩하고, 상기 접촉부의 나머지 일부는 상기 제1 스캔선과 중첩하지 않을 수 있다.
상기 제3 트랜지스터는 상기 구동 트랜지스터의 제1 전극과 연결되어 있는 제1 전극, 상기 연결 전극과 연결되어 있는 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 위치하는 채널, 및 상기 채널과 중첩하는 게이트 전극을 포함하고, 상기 제3 트랜지스터의 제2 전극은 상기 연결 전극과 중첩할 수 있다.
일 실시예에 의한 표시 장치는 상기 제3 트랜지스터의 제2 전극과 상기 연결 전극 사이에 위치하는 절연층을 더 포함하고, 상기 절연층은 상기 제3 트랜지스터의 제2 전극 및 상기 연결 전극과 중첩하는 개구부를 포함하고, 상기 제3 트랜지스터의 제2 전극과 상기 연결 전극은 상기 개구부를 통해 연결되어 있고, 상기 개구부의 일부는 상기 제1 스캔선과 중첩하고, 상기 개구부의 나머지 일부는 상기 제1 스캔선과 중첩하지 않을 수 있다.
상기 접촉부는 상기 개구부 내에 위치할 수 있다.
일 실시예에 의한 표시 장치는 기판, 상기 기판 위에 위치하고, 다결정 반도체를 포함하는 구동 트랜지스터의 제1 전극, 채널 및 제2 전극, 상기 구동 트랜지스터의 제1 전극, 채널 및 제2 전극 위에 위치하는 제1 게이트 절연막, 상기 제1 게이트 절연막 위에 위치하고, 상기 구동 트랜지스터의 채널과 중첩하는 구동 트랜지스터의 게이트 전극, 상기 제1 게이트 절연막 위에 위치하는 제1 스캔선, 상기 구동 트랜지스터의 게이트 전극 및 상기 제1 스캔선 위에 위치하는 제2 게이트 절연막, 상기 제2 게이트 절연막 위에 위치하는 하부 제2 스캔선, 상기 하부 제2 스캔선 위에 위치하는 제1 층간 절연막, 상기 제1 층간 절연막 위에 위치하고, 산화물 반도체를 포함하는 제3 트랜지스터의 제1 전극, 채널 및 제2 전극, 상기 제3 트랜지스터의 제1 전극, 채널 및 제2 전극 위에 위치하는 제3 게이트 절연막, 상기 제3 게이트 절연막 위에 위치하는 제3 트랜지스터의 게이트 전극, 상기 제3 트랜지스터의 게이트 전극 위에 위치하는 제2 층간 절연막, 및 상기 제2 층간 절연막 위에 위치하고, 상기 구동 트랜지스터의 게이트 전극과 상기 제3 트랜지스터의 제2 전극을 연결하는 연결 전극을 포함하고, 상기 연결 전극과 상기 제3 트랜지스터의 제2 전극이 접촉하는 접촉부의 적어도 일부는 상기 하부 제2 스캔선과 중첩하지 않는다.
상기 제2 층간 절연막 및 상기 제3 게이트 절연막은 상기 연결 전극 및 상기 제3 트랜지스터의 제2 전극과 중첩하는 개구부를 포함하고, 상기 접촉부는 상기 개구부 내에 위치하고, 상기 개구부의 적어도 일부는 상기 제1 스캔선과 중첩하지 않을 수 있다.
일 실시예에 의한 표시 장치는 상기 제3 트랜지스터의 게이트 전극과 일체로 이루어져 있는 상부 제2 스캔선을 더 포함하고, 상기 개구부는 평면 상에서 상기 제1 스캔선과 상기 상부 제2 스캔선 사이에 위치하고, 상기 개구부는 상기 상부 제2 스캔선과 중첩하지 않을 수 있다.
일 실시예에 의한 표시 장치는 상기 제1 스캔선에 연결되어 있는 제2 트랜지스터를 더 포함하고, 상기 구동 트랜지스터 및 상기 제2 트랜지스터는 다결정 반도체를 포함하고, p형 트랜지스터로 이루어지고, 상기 제3 트랜지스터는 산화물 반도체를 포함하고, n형 트랜지스터로 이루어지고, 동일한 타이밍에 상기 제1 스캔선에 인가되는 전압과 반대 극성의 전압이 상기 제2 스캔선에 인가될 수 있다.
일 실시예에 의한 표시 장치는 상기 제1 스캔선과 일체로 이루어진 제1 부스트 전극, 및 상기 제3 트랜지스터의 제2 전극과 일체로 이루어진 제2 부스트 전극을 더 포함하고, 상기 제1 부스트 커패시터 전극과 상기 제2 부스트 커패시터 전극은 상기 제2 게이트 절연막 및 상기 제1 층간 절연막을 사이에 두고 서로 중첩하여 부스트 커패시터를 이루고, 상기 접촉부의 적어도 일부는 상기 부스트 커패시터와 중첩하지 않을 수 있다.
실시예들에 따르면, 보상 전압이 전달되는 경로의 저항을 낮추어 보상 전압의 전달을 원활하게 할 수 있으며, 이로 인해 가로줄 얼룩을 개선할 수 있다.
도 1은 일 실시예에 의한 표시 장치의 회로도이다.
도 2는 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 3은 도 2의 III-III선을 따라 나타낸 단면도이다.
도 4는 도 2의 IV-IV선을 따라 나타낸 단면도이다.
도 5 내지 도 10은 일 실시예에 의한 표시 장치의 제조 순서에 따라 순차적으로 도시한 평면도이다.
도 11은 일 실시예에 의한 표시 장치의 일부를 나타낸 평면도이다.
도 12는 비교예에 의한 표시 장치를 나타낸 평면도이다.
도 13은 도 12의 XIII-XIII선을 따라 나타낸 단면도이다.
도 14는 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 15는 도 14의 XV-XV선을 따라 나타낸 단면도이다.
도 16은 일 실시예에 의한 표시 장치의 일부를 나타낸 평면도이다.
도 17은 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 18은 도 17의 XVIII-XVIII선을 따라 나타낸 단면도이다.
도 19는 일 실시예에 의한 표시 장치의 일부를 나타낸 평면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
먼저, 도 1을 참조하여 일 실시예에 의한 표시 장치의 한 화소에 대해 설명하면 다음과 같다.
도 1은 일 실시예에 의한 표시 장치의 회로도이다.
도 1에 도시된 바와 같이, 일 실시예에 의한 표시 장치의 하나의 화소(PX)는 여러 배선(127, 128, 151, 152, 153, 154, 155, 171, 172, 741)들에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 커패시터(Cst), 부스트 커패시터(Cbt) 그리고 발광 다이오드(LED)를 포함한다.
하나의 화소(PX)에는 복수의 배선(127, 128, 151, 152, 153, 154, 155, 171, 172, 741)이 연결되어 있다. 복수의 배선은 제1 초기화 전압선(127), 제2 초기화 전압선(128), 제1 스캔선(151), 제2 스캔선(152), 초기화 제어선(153), 바이패스 제어선(154), 발광 제어선(155), 데이터선(171), 구동 전압선(172) 및 공통 전압선(741)을 포함한다.
제1 스캔선(151)은 게이트 구동부(도시되지 않음)에 연결되어 제1 스캔 신호(GW)를 제2 트랜지스터(T2)에 전달한다. 제2 스캔선(152)은 제1 스캔선(151)의 신호와 동일한 타이밍에 제1 스캔선(151)에 인가되는 전압과 반대 극성의 전압이 인가될 수 있다. 예를 들면, 제1 스캔선(151)에 부극성의 전압이 인가될 때, 제2 스캔선(152)에 정극성의 전압이 인가될 수 있다. 제2 스캔선(152)은 제2 스캔 신호(GC)를 제3 트랜지스터(T3)에 전달한다.
초기화 제어선(153)은 초기화 제어 신호(GI)를 제4 트랜지스터(T4)에 전달한다. 바이패스 제어선(154)은 바이패스 신호(GB)를 제7 트랜지스터(T7)에 전달한다. 바이패스 제어선(154)은 전단의 제1 스캔선(151)으로 이루어질 수 있다. 발광 제어선(155)은 발광 제어 신호(EM)를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달한다.
데이터선(171)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(DATA)을 전달하는 배선으로 화소(PX)에 인가되는 데이터 전압(DATA)에 따라서 발광 다이오드(LED)가 발광하는 휘도가 변한다.
구동 전압선(172)은 구동 전압(ELVDD)을 인가한다. 제1 초기화 전압선(127)은 제1 초기화 전압(VINT)을 전달하고, 제2 초기화 전압선(128)은 제2 초기화 전압(AINT)을 전달한다. 공통 전압선(741)은 공통 전압(ELVSS)을 발광 다이오드(LED)의 캐소드 전극으로 인가한다. 본 실시예에서 구동 전압선(172), 제1 및 제2 초기화 전압선(127, 128) 및 공통 전압선(741)에 인가되는 전압은 각각 일정한 전압일 수 있다.
이하에서는 복수의 트랜지스터의 구조 및 연결 관계에 대하여 구체적으로 살펴본다.
구동 트랜지스터(T1)는 p형 트랜지스터 특성을 가질 수 있고, 다결정 반도체를 포함할 수 있다. 구동 트랜지스터(T1)의 게이트 전극에 인가되는 데이터 전압(DATA)에 따라서 발광 다이오드(LED)의 애노드 전극으로 출력되는 전류의 크기를 조절하는 트랜지스터이다. 발광 다이오드(LED)의 애노드 전극으로 출력되는 구동 전류의 크기에 따라서 발광 다이오드(LED)의 밝기가 조절되므로 화소(PX)에 인가되는 데이터 전압(DATA)에 따라서 발광 다이오드(LED)의 휘도를 조절할 수 있다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 인가 받을 수 있도록 배치되어, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극은 제2 트랜지스터(T2)의 제2 전극과도 연결되어 데이터 전압(DATA)도 인가 받는다. 한편, 구동 트랜지스터(T1)의 제2 전극은 발광 다이오드(LED)를 향하여 전류를 출력할 수 있도록 배치되어, 제6 트랜지스터(T6)를 경유하여 발광 다이오드(LED)의 애노드와 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제2 전극은 제1 전극으로 인가되는 데이터 전압(DATA)을 제3 트랜지스터(T3)로 전달한다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 일 전극(이하 '제2 유지 전극'이라고 함)과 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 구동 트랜지스터(T1)의 게이트 전극의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 구동 전류가 변경된다. 또한, 유지 커패시터(Cst)는 한 프레임 동안 구동 트랜지스터(T1)의 게이트 전극의 전압을 일정하게 유지시키는 역할도 한다.
제2 트랜지스터(T2)는 p형 트랜지스터 특성을 가질 수 있고, 다결정 반도체를 포함할 수 있다. 제2 트랜지스터(T2)는 데이터 전압(DATA)을 화소(PX)내로 받아들이는 트랜지스터이다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151) 및 부스트 커패시터(Cbt)의 일 전극(이하 '제1 부스트 전극'이라 함)과 연결되어 있다. 제2 트랜지스터(T2)의 제1 전극은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다. 제1 스캔선(151)을 통해 전달되는 제1 스캔 신호(GW) 중 부극성의 전압에 의하여 제2 트랜지스터(T2)가 턴 온 되면, 데이터선(171)을 통해 전달되는 데이터 전압(DATA)이 구동 트랜지스터(T1)의 제1 전극으로 전달된다.
제3 트랜지스터(T3)는 n형 트랜지스터 특성을 가질 수 있고, 산화물 반도체를 포함할 수 있다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제2 전극과 구동 트랜지스터(T1)의 게이트 전극을 전기적으로 연결한다. 그 결과 데이터 전압(DATA)이 구동 트랜지스터(T1)를 거쳐 변화된 보상 전압이 유지 커패시터(Cst)의 제2 유지 전극에 전달되도록 하는 트랜지스터이다. 제3 트랜지스터(T3)의 게이트 전극이 제2 스캔선(152)과 연결되어 있고, 제3 트랜지스터(T3)의 제1 전극이 구동 트랜지스터(T1)의 제2 전극과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극은 유지 커패시터(Cst)의 제2 유지 전극, 구동 트랜지스터(T1)의 게이트 전극 및 부스트 커패시터(Cbt)의 타 전극(이하 '제2 부스트 전극'이라 함)과 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔선(152)을 통해 전달받은 제2 스캔 신호(GC) 중 정극성의 전압에 의하여 턴 온 되어, 구동 트랜지스터(T1)의 게이트 전극과 구동 트랜지스터(T1)의 제2 전극을 연결시키고, 구동 트랜지스터(T1)의 게이트 전극에 인가된 전압을 유지 커패시터(Cst)의 제2 유지 전극으로 전달하여 유지 커패시터(Cst)에 저장시킨다.
제4 트랜지스터(T4)는 n형 트랜지스터 특성을 가질 수 있고, 산화물 반도체를 포함할 수 있다. 제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극을 초기화시키는 역할을 한다. 제4 트랜지스터(T4)의 게이트 전극은 초기화 제어선(153)과 연결되어 있고, 제4 트랜지스터(T4)의 제1 전극은 제1 초기화 전압선(127)과 연결되어 있다. 제4 트랜지스터(T4)의 제2 전극은 제3 트랜지스터(T3)의 제2 전극을 경유하여 유지 커패시터(Cst)의 제2 유지 전극, 구동 트랜지스터(T1)의 게이트 전극 및 제2 부스트 전극에 연결되어 있다. 제4 트랜지스터(T4)는 초기화 제어선(153)을 통해 전달받은 초기화 제어 신호(GI) 중 정극성의 전압에 의하여 턴 온 되며, 이 때, 제1 초기화 전압(VINT)을 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극에 전달한다. 이에 따라 구동 트랜지스터(T1)의 게이트 전극의 전압 및 유지 커패시터(Cst)가 초기화된다.
제5 트랜지스터(T5)는 p형 트랜지스터 특성을 가질 수 있고, 다결정 반도체를 포함할 수 있다. 제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달하는 역할을 한다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(155)과 연결되어 있고, 제5 트랜지스터(T5)의 제1 전극은 구동 전압선(172)과 연결되어 있으며, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다.
제6 트랜지스터(T6)는 p형 트랜지스터 특성을 가질 수 있고, 다결정 반도체를 포함할 수 있다. 제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 구동 전류를 발광 다이오드(LED)로 전달하는 역할을 한다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(155)과 연결되어 있고, 제6 트랜지스터(T6)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극과 연결되어 있으며, 제6 트랜지스터(T6)의 제2 전극은 발광 다이오드(LED)의 애노드와 연결되어 있다.
제7 트랜지스터(T7)는 p형 트랜지스터 특성을 가질 수 있고, 다결정 반도체를 포함할 수 있다. 제7 트랜지스터(T7)는 발광 다이오드(LED)의 애노드를 초기화시키는 역할을 한다. 제7 트랜지스터(T7)의 게이트 전극은 바이패스 제어선(154)과 연결되어 있고, 제7 트랜지스터(T7)의 제1 전극은 발광 다이오드(LED)의 애노드와 연결되어 있고, 제7 트랜지스터(T7)의 제2 전극은 제2 초기화 전압선(128)과 연결되어 있다. 바이패스 신호(GB) 중 부극성의 전압에 의해 제7 트랜지스터(T7)가 턴 온 되면 제2 초기화 전압(AINT)이 발광 다이오드(LED)의 애노드로 인가되어 초기화된다.
상기에서 하나의 화소(PX)가 7개의 트랜지스터(T1 내지 T7), 1개의 유지 커패시터(Cst), 1개의 부스트 커패시터(Cbt)를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 트랜지스터의 수와 커패시터의 수, 그리고 이들의 연결 관계는 다양하게 변경될 수 있다.
본 실시예에서 구동 트랜지스터(T1)는 다결정 반도체를 포함할 수 있다. 또한, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 반도체를 포함할 수 있다. 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 다결정 반도체를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 중 적어도 어느 하나 이상이 산화물 반도체를 포함할 수도 있다. 본 실시예에서 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 구동 트랜지스터(T1)와 서로 다른 반도체 물질을 포함하도록 함으로써 보다 안정적으로 구동할 수 있고, 신뢰성을 향상시킬 수 있다.
앞서 설명한 바와 같이, 제1 스캔선(151)에 정극성의 전압이 인가될 때 제2 스캔선(152)에 부극성의 전압이 인가되고, 제1 스캔선(151)에 부극성의 전압이 인가될 때 제2 스캔선(152)에 정극성의 전압이 인가된다. 즉, 제2 스캔선(152)에 인가되는 제2 스캔 신호(GC)가 제1 스캔선(151)에 인가되는 제1 스캔 신호(GW)와 반전된 신호로 이루어지므로, 데이터 기입 후 구동 트랜지스터(T1)의 게이트 전압을 끌어내리게 된다. 반대로 제1 스캔 신호(GW)는 구동 트랜지스터(T1)의 게이트 전압을 끌어올리게 된다. 따라서, 블랙 전압을 기입할 경우 블랙 전압이 감소할 수 있다. 본 실시예에서는 부스트 커패시터(Cbt)를 제1 스캔 신호(GW)가 인가되는 제1 스캔선(151)과 구동 트랜지스터(T1)의 게이트 전극 사이에 위치시킴으로써, 구동 트랜지스터(T1)의 게이트 전압을 상승시켜 블랙 전압을 안정적으로 출력할 수 있다. 부스트 커패시터(Cbt)의 용량이 커질수록 구동 트랜지스터(T1)의 게이트 전압을 더 많이 상승시킬 수 있다. 부스트 커패시터(Cbt)의 용량을 조절함으로써, 구동 트랜지스터(T1)의 게이트 전압을 제어할 수 있다.
이하에서는 도 2 내지 도 10을 참조하여 구동 트랜지스터(T1), 제3 트랜지스터(T3), 제1 스캔선(151), 부스트 커패시터(Cbt) 등의 평면 및 단면상 구조에 대해 더욱 설명한다.
도 2는 일 실시예에 의한 표시 장치를 나타낸 평면도이고, 도 3은 도 2의 III-III선을 따라 나타낸 단면도이며, 도 4는 도 2의 IV-IV선을 따라 나타낸 단면도이다. 도 5 내지 도 10은 일 실시예에 의한 표시 장치의 제조 순서에 따라 순차적으로 도시한 평면도이다. 도 2 내지 도 10은 인접한 두 개의 화소를 도시하고 있으며, 두 화소는 서로 대칭인 형상을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 두 화소가 실질적으로 동일한 형상을 가질 수도 있다. 이하에서는 주로 좌측에 위치한 화소를 위주로 설명한다. 또한, 제7 트랜지스터(T7)의 경우 전단의 제1 스캔선(151)에 연결되어 있으므로 그 도시를 생략하고, 대신 후단의 제7 트랜지스터(T7)를 도시하고 있다.
도 2 내지 도 10에 도시된 바와 같이, 기판(110) 위에는 구동 트랜지스터(T1)의 채널(1132), 제1 전극(1131) 및 제2 전극(1133)을 포함하는 다결정 반도체가 위치할 수 있다. 도 5는 다결정 반도체를 도시하고 있다. 다결정 반도체는 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 각각의 채널, 제1 전극 및 제2 전극을 더 포함할 수 있다.
구동 트랜지스터(T1)의 채널(1132)은 평면 상에서 구부러진 형상으로 이루어질 수 있다. 다만, 구동 트랜지스터(T1)의 채널(1132)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 구동 트랜지스터(T1)의 채널(1132)은 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다. 구동 트랜지스터(T1)의 채널(1132)의 양측에 구동 트랜지스터(T1)의 제1 전극(1131) 및 제2 전극(1133)이 위치할 수 있다. 구동 트랜지스터(T1)의 제1 전극(1131)은 평면 상에서 위아래로 연장되어, 아래쪽으로 연장된 부분은 제2 트랜지스터(T2)의 제2 전극과 연결될 수 있고, 위쪽으로 연장된 부분은 제5 트랜지스터(T5)의 제2 전극과 연결될 수 있다. 구동 트랜지스터(T1)의 제2 전극(1133)은 평면 상에서 위로 연장되어 제6 트랜지스터(T6)의 제1 전극과 연결될 수 있다.
기판(110)과 구동 트랜지스터(T1)의 채널(1132), 제1 전극(1131) 및 제2 전극(1133)을 포함하는 다결정 반도체 사이에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 단층 또는 다층 구조를 가질 수 있다. 버퍼층(111)은 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다.
구동 트랜지스터(T1)의 채널(1132), 제1 전극(1131) 및 제2 전극(1133)을 포함하는 다결정 반도체 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 실리콘질화물, 실리콘 산화물 등을 포함할 수 있다.
제1 게이트 절연막(141) 위에는 구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전체가 위치할 수 있다. 도 6은 다결정 반도체 및 제1 게이트 도전체를 함께 도시하고 있다. 제1 게이트 도전체는 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 각각의 게이트 전극을 더 포함할 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)은 구동 트랜지스터(T1)의 채널(1132)과 중첩할 수 있다. 구동 트랜지스터(T1)의 채널(1132)은 구동 트랜지스터(T1)의 게이트 전극(1151)에 의해 덮여 있다.
제1 게이트 도전체는 제1 스캔선(151) 및 발광 제어선(155)을 더 포함할 수 있다. 제1 스캔선(151) 및 발광 제어선(155)은 대략 가로 방향으로 연장될 수 있다. 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극 및 제1 부스트 전극(151a)과 연결될 수 있다. 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극과 일체로 이루어질 수 있다. 제1 스캔선(151)은 제1 부스트 전극(151a)과 일체로 이루어질 수 있다. 제1 스캔선(151)은 다음 단의 화소에 위치하는 제7 트랜지스터(T7)의 게이트 전극과 연결될 수 있다. 즉, 제7 트랜지스터(T7)에 연결되는 바이패스 제어선은 전단의 제1 스캔선(151)으로 이루어질 수 있다. 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(155)과 연결될 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전체를 형성한 후 도핑 공정을 수행할 수 있다. 제1 게이트 도전체에 의해 가려진 다결정 반도체는 도핑되지 않고, 제1 게이트 도전체에 의해 덮여 있지 않은 다결정 반도체의 부분은 도핑되어 도전체와 동일한 특성을 가질 수 있다. 이때 p형 도펀트로 도핑 공정을 진행할 수 있으며, 다결정 반도체를 포함하는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7)는 p형 트랜지스터 특성을 가질 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전체 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다.
제2 게이트 절연막(142) 위에는 유지 커패시터(Cst)의 제1 유지 전극(1153), 제3 트랜지스터(T3)의 광차단층(3155) 및 제4 트랜지스터(T4)의 광차단층(4155)을 포함하는 제2 게이트 도전체가 위치할 수 있다. 도 7은 다결정 반도체, 제1 게이트 도전체 및 제2 게이트 도전체를 함께 도시하고 있다.
제1 유지 전극(1153)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 이룬다. 유지 커패시터(Cst)의 제1 유지 전극(1153)에는 개구부(1152)가 형성되어 있다. 유지 커패시터(Cst)의 제1 유지 전극(1153)의 개구부(1152)는 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제3 트랜지스터(T3)의 광차단층(3155)은 제3 트랜지스터(T3)의 채널(3137) 및 게이트 전극(3151)과 중첩할 수 있다. 제4 트랜지스터(T4)의 광차단층(4155)은 제4 트랜지스터(T4)의 채널(4137) 및 게이트 전극(4151)과 중첩할 수 있다.
제2 게이트 도전체는 하부 제2 스캔선(152a), 하부 초기화 제어선(153a) 및 제1 초기화 전압선(127)을 더 포함할 수 있다. 하부 제2 스캔선(152a), 하부 초기화 제어선(153a) 및 제1 초기화 전압선(127)은 대략 가로 방향으로 연장될 수 있다. 하부 제2 스캔선(152a)은 제3 트랜지스터(T3)의 광차단층(3155)과 연결될 수 있다. 하부 제2 스캔선(152a)은 제3 트랜지스터(T3)의 광차단층(3155)과 일체로 이루어질 수 있다. 하부 초기화 제어선(153a)은 제4 트랜지스터(T4)의 광차단층(4155)과 연결될 수 있다. 하부 초기화 제어선(153a)은 제4 트랜지스터(T4)의 광차단층(4155)과 일체로 이루어질 수 있다.
유지 커패시터(Cst)의 제1 유지 전극(1153), 제3 트랜지스터(T3)의 광차단층(3155) 및 제4 트랜지스터(T4)의 광차단층(4155)을 포함하는 제2 게이트 도전체 위에는 제1 층간 절연막(161)이 위치할 수 있다. 제1 층간 절연막(161)은 실리콘질화물, 실리콘산화물 등을 포함할 수 있다.
제1 층간 절연막(161) 위에는 제3 트랜지스터(T3)의 채널(3137), 제1 전극(3136) 및 제2 전극(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 전극(4136) 및 제2 전극(4138)을 포함하는 산화물 반도체가 위치할 수 있다. 도 8은 다결정 반도체, 제1 게이트 도전체, 제2 게이트 도전체 및 산화물 반도체를 함께 도시하고 있다.
산화물 반도체는 산화 인듐(In), 산화 주석(Sn), 또는 산화 아연(Zn) 등의 1원계금속 산화물, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물 등의 2원계 금속 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물,In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등의 3원계 금속 산화물, 및 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물 등의 4원계 금속 산화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 산화물 반도체는 상기 In-Ga-Zn계 산화물 중 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
제3 트랜지스터(T3)의 채널(3137), 제1 전극(3136) 및 제2 전극(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 전극(4136) 및 제2 전극(4138)은 서로 연결되어 일체로 이루어질 수 있다. 제3 트랜지스터(T3)의 채널(3137)의 양측에 제3 트랜지스터(T3)의 제1 전극(3136) 및 제2 전극(3138)이 위치할 수 있다. 제4 트랜지스터(T4)의 채널(4137)의 양측에 제4 트랜지스터(T4)의 제1 전극(4136) 및 제2 전극(4138)이 위치할 수 있다. 제3 트랜지스터(T3)의 제2 전극(3138)은 제4 트랜지스터(T4)의 제2 전극(4138)과 연결될 수 있다. 제3 트랜지스터(T3)의 채널(3137)은 광차단층(3155)과 중첩할 수 있다. 제4 트랜지스터(T4)의 채널(4137)은 광차단층(4155)과 중첩할 수 있다.
산화물 반도체는 제2 부스트 전극(3138a)을 더 포함할 수 있다. 제2 부스트 전극(3138a)은 제3 트랜지스터(T3)의 제2 전극(3138)과 연결될 수 있다. 제2 부스트 전극(3138a)은 제3 트랜지스터(T3)의 제2 전극(3138)과 일체로 이루어질 수 있다. 제2 부스트 전극(3138a)은 제4 트랜지스터(T4)의 제2 전극(4138)과 연결될 수 있다. 제2 부스트 전극(3138a)은 제4 트랜지스터(T4)의 제2 전극(4138)과 일체로 이루어질 수 있다. 제2 부스트 전극(3138a)은 제1 부스트 전극(151a)과 중첩할 수 있다. 부스트 커패시터(Cbt)의 제1 부스트 전극(151a)과 제2 부스트 전극(3138a)의 중첩 면적, 제1 부스트 전극(151a)과 제2 부스트 전극(3138a) 사이에 위치하는 제2 게이트 절연막(142) 및 제1 층간 절연막(161)의 두께 등에 의해 부스트 커패시터(Cbt)의 용량이 결정될 수 있다.
제3 트랜지스터(T3)의 채널(3137), 제1 전극(3136) 및 제2 전극(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 전극(4136) 및 제2 전극(4138)을 포함하는 산화물 반도체 위에는 제3 게이트 절연막(143)이 위치할 수 있다. 제3 게이트 절연막(143)은 산화물 반도체 및 제1 층간 절연막(161) 위의 전면에 위치할 수 있다. 따라서, 제3 게이트 절연막(143)은 제3 트랜지스터(T3)의 채널(3137), 제1 전극(3136) 및 제2 전극(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 전극(4136) 및 제2 전극(4138)의 상부면 및 측면을 덮을 수 있다. 다만, 본 실시예가 이에 한정되는 것은 아니며, 제3 게이트 절연막(143)이 산화물 반도체 및 제1 층간 절연막(161) 위의 전면에 위치하지 않을 수도 있다. 예를 들면, 제3 게이트 절연막(143)이 제3 트랜지스터(T3)의 채널(3137)과 중첩하고, 제1 전극(3136) 및 제2 전극(3138)과는 중첩하지 않을 수도 있다. 또한, 제3 게이트 절연막(143)이 제4 트랜지스터(T4)의 채널(4137)과 중첩하고, 제1 전극(4136) 및 제2 전극(4138)과는 중첩하지 않을 수도 있다.
제3 게이트 절연막(143) 위에는 제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전체가 위치할 수 있다. 도 9는 다결정 반도체, 제1 게이트 도전체, 제2 게이트 도전체, 산화물 반도체 및 제3 게이트 도전체를 함께 도시하고 있다.
제3 트랜지스터(T3)의 게이트 전극(3151)은 제3 트랜지스터(T3)의 채널(3137)과 중첩할 수 있다. 제3 트랜지스터(T3)의 게이트 전극(3151)은 제3 트랜지스터(T3)의 광차단층(3155)과 중첩할 수 있다.
제4 트랜지스터(T4)의 게이트 전극(4151)은 제4 트랜지스터(T4)의 채널(4137)과 중첩할 수 있다. 제4 트랜지스터(T4)의 게이트 전극(4151)은 제4 트랜지스터(T4)의 광차단층(4155)과 중첩할 수 있다.
제3 게이트 도전체는 상부 제2 스캔선(152b) 및 상부 초기화 제어선(153b)을 더 포함할 수 있다. 상부 제2 스캔선(152b) 및 상부 초기화 제어선(153b)은 대략 가로 방향으로 연장될 수 있다. 상부 제2 스캔선(152b)은 하부 제2 스캔선(152a)과 함께 제2 스캔선(152)을 이룬다. 상부 제2 스캔선(152b)은 제3 트랜지스터(T3)의 게이트 전극(3151)과 연결될 수 있다. 상부 제2 스캔선(152b)은 제3 트랜지스터(T3)의 게이트 전극(3151)과 일체로 이루어질 수 있다. 상부 초기화 제어선(153b)은 하부 초기화 제어선(153a)과 함께 초기화 제어선(153)을 이룬다. 상부 초기화 제어선(153b)은 제4 트랜지스터(T4)의 게이트 전극(4151)과 연결될 수 있다. 상부 초기화 제어선(153b)은 제4 트랜지스터(T4)의 게이트 전극(4151)과 일체로 이루어질 수 있다.
제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전체를 형성한 후 도핑 공정을 수행할 수 있다. 제3 게이트 도전체에 의해 가려진 산화물 반도체의 부분은 도핑되지 않고, 제3 게이트 도전체에 의해 덮여 있지 않은 산화물 반도체의 부분은 도핑되어 도전체와 동일한 특성을 가질 수 있다. 제3 트랜지스터(T3)의 채널(3137)은 게이트 전극(3151)과 중첩하도록 게이트 전극(3151) 아래에 위치할 수 있다. 제3 트랜지스터(T3)의 제1 전극(3136) 및 제2 전극(3138)은 게이트 전극(3151)과 중첩하지 않을 수 있다. 제4 트랜지스터(T4)의 채널(4137)은 게이트 전극(4151)과 중첩하도록 게이트 전극(4151) 아래에 위치할 수 있다. 제4 트랜지스터(T4)의 제1 전극(4136) 및 제2 전극(4138)은 게이트 전극(4151)과 중첩하지 않을 수 있다. 제2 부스트 전극(3138a)은 제3 게이트 도전체와 중첩하지 않을 수 있다. 산화물 반도체의 도핑 공정은 n형 도펀트로 진행할 수 있으며, 산화물 반도체를 포함하는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 n형 트랜지스터 특성을 가질 수 있다.
제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전체 위에는 제2 층간 절연막(162)이 위치할 수 있다. 제2 층간 절연막(162)은 제1 개구부(1165), 제2 개구부(1166), 제3 개구부(3165) 및 제4 개구부(3166)를 포함할 수 있다.
제1 개구부(1165)는 구동 트랜지스터(T1)의 게이트 전극(1151)의 적어도 일부와 중첩할 수 있다. 제1 개구부(1165)는 제3 게이트 절연막(143), 제1 층간 절연막(161) 및 제2 게이트 절연막(142)에 더 형성될 수 있다. 제1 개구부(1165)는 제1 유지 전극(1153)의 개구부(1152)와 중첩할 수 있다. 제1 개구부(1165)는 제1 유지 전극(1153)의 개구부(1152)의 내측에 위치할 수 있다.
제2 개구부(1166)는 제3 트랜지스터(T3)의 제2 전극(3138)과 적어도 일부 중첩할 수 있다. 제2 개구부(1166)는 제3 게이트 절연막(143)에 더 형성될 수 있다. 제2 개구부(1166)는 평면 상에서 제1 스캔선(151)과 제2 스캔선(152) 사이에 위치할 수 있다. 제2 개구부(1166)는 제1 스캔선(151)과 중첩하지 않을 수 있다. 제2 개구부(1166)의 일측 가장자리는 제1 스캔선(151)의 일측 가장자리와 일치할 수 있다. 예를 들면, 제2 개구부(1166)의 하측 가장자리가 제1 스캔선(151)의 상측 가장자리와 일치할 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 개구부(1166)의 일측 가장자리와 제1 스캔선(151)의 일측 가장자리가 일치하지 않을 수도 있다. 예를 들면, 제2 개구부(1166)의 하측 가장자리가 제1 스캔선(151)의 상측 가장자리와 이격되도록 위치할 수 있으며, 제2 개구부(1166)의 하측 가장자리가 제1 스캔선(151)의 상측 가장자리보다 위쪽에 위치할 수 있다. 제2 개구부(1166)는 제2 스캔선(152)과 중첩하지 않을 수 있다. 이때, 제2 개구부(1166)는 상부 제2 스캔선(152b)과 중첩하지 않을 수 있다. 제2 개구부(1166)는 하부 제2 스캔선(152a)과도 중첩하지 않을 수 있다. 제2 개구부(1166)는 부스트 커패시터(Cbt)와 중첩하지 않을 수 있다. 즉, 제2 개구부(1166)는 제1 부스트 전극(151a)과 제2 부스트 전극(3138a)의 중첩부와 중첩하지 않을 수 있다.
제3 개구부(3165)는 구동 트랜지스터(T1)의 제2 전극(1133)의 적어도 일부와 중첩할 수 있다. 제3 개구부(3165)는 제3 게이트 절연막(143), 제1 층간 절연막(161), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)에 더 형성될 수 있다. 제4 개구부(3166)는 제3 트랜지스터(T3)의 제1 전극(3136)의 적어도 일부와 중첩할 수 있다. 제4 개구부(3166)는 제3 게이트 절연막(143)에 더 형성될 수 있다.
제2 층간 절연막(162) 위에는 제1 연결 전극(1175) 및 제2 연결 전극(3175)을 포함하는 제1 데이터 도전체가 위치할 수 있다. 도 10은 다결정 반도체, 제1 게이트 도전체, 제2 게이트 도전체, 산화물 반도체, 제3 게이트 도전체 및 제1 데이터 도전체를 함께 도시하고 있다.
제1 연결 전극(1175)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제1 연결 전극(1175)은 제1 개구부(1165) 및 제1 유지 전극(1153)의 개구부(1152)를 통해 구동 트랜지스터(T1)의 게이트 전극(1151)과 연결될 수 있다. 제1 연결 전극(1175)은 제3 트랜지스터(T3)의 제2 전극(3138)과 중첩할 수 있다. 제1 연결 전극(1175)은 제2 개구부(1166)를 통해 제3 트랜지스터(T3)의 제2 전극(3138)과 연결될 수 있다. 따라서, 제1 연결 전극(1175)에 의해 구동 트랜지스터(T1)의 게이트 전극(1151)과 제3 트랜지스터(T3)의 제2 전극(3138)이 연결될 수 있다. 이때, 제1 연결 전극(1175)에 의해 구동 트랜지스터(T1)의 게이트 전극(1151)은 제2 부스트 전극(3138a) 및 제4 트랜지스터(T4)의 제2 전극(4138)과도 연결될 수 있다.
제1 연결 전극(1175)은 제3 트랜지스터(T3)의 제2 전극(3138)과 접촉할 수 있다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)이 서로 접촉하는 접촉부는 제2 개구부(1166) 내에 위치할 수 있다. 제2 개구부(1166)는 제1 스캔선(151)과 중첩하지 않으므로, 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 제1 스캔선(151)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)은 제1 스캔선(151)과 중첩할 수 있다. 제1 연결 전극(1175)의 일부가 제1 스캔선(151)과 중첩할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 연결 전극(1175)이 제1 스캔선(151)과 중첩하지 않을 수도 있다. 제2 개구부(1166)는 제2 스캔선(152)과 중첩하지 않으므로, 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부의 적어도 일부는 제2 스캔선(152)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 상부 제2 스캔선(152b)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 하부 제2 스캔선(152a)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)은 제2 스캔선(152a)과 중첩하지 않을 수 있다. 제2 개구부(1166)는 부스트 커패시터(Cbt)와 중첩하지 않으므로, 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 부스트 커패시터(Cbt)와 중첩하지 않을 수 있다.
제2 연결 전극(3175)은 구동 트랜지스터(T1)의 제2 전극(1133)과 중첩할 수 있다. 제2 연결 전극(3175)은 제3 개구부(3165)를 통해 구동 트랜지스터(T1)의 제2 전극(1133)과 연결될 수 있다. 제2 연결 전극(3175)은 제3 트랜지스터(T3)의 제1 전극(3136)과 중첩할 수 있다. 제2 연결 전극(3175)은 제4 개구부(3166)를 통해 제3 트랜지스터(T3)의 제1 전극(3136)과 연결될 수 있다. 따라서, 제2 연결 전극(3175)에 의해 구동 트랜지스터(T1)의 제2 전극(1133)과 제3 트랜지스터(T3)의 제1 전극(3136)이 연결될 수 있다.
제1 데이터 도전체는 제2 초기화 전압선(128)을 더 포함할 수 있다. 제2 초기화 전압 공급선(128)은 대략 가로 방향으로 연장될 수 있다.
제1 연결 전극(1175) 및 제2 연결 전극(3175)을 포함하는 제1 데이터 도전체 위에는 제3 층간 절연막(180)이 위치할 수 있다.
제3 층간 절연막(180) 위에는 데이터선(171) 및 구동 전압선(172)이 위치할 수 있다. 데이터선(171) 및 구동 전압선(172)은 대략 세로 방향으로 연장될 수 있다. 데이터선(171)은 제2 트랜지스터(T2)와 연결될 수 있다. 구동 전압선(172)은 제5 트랜지스터(T5)와 연결될 수 있다. 또한, 구동 전압선(172)은 제1 유지 전극(1153)과 연결될 수 있다.
도시는 생략하였으나, 데이터선(171) 및 구동 전압선(172) 위에는 보호막이 위치할 수 있고, 보호막 위에는 애노드 전극이 위치할 수 있다. 애노드 전극은 제6 트랜지스터(T6)와 연결될 수 있고, 구동 트랜지스터(T1)의 출력 전류를 전달받을 수 있다. 애노드 전극 위에는 격벽이 위치할 수 있다. 격벽에는 개구가 형성되어 있으며, 격벽의 개구는 애노드 전극과 중첩할 수 있다. 격벽의 개구 내에는 발광 소자층이 위치할 수 있다. 발광 소자층 및 격벽 위에는 캐소드 전극이 위치할 수 있다. 애노드 전극, 발광 소자층 및 캐소드 전극은 발광 다이오드(LED)를 구성한다.
이상과 같이 일 실시예에 의한 표시 장치에서 구동 트랜지스터(T1)는 다결정 반도체를 포함할 수 있고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 반도체를 포함할 수 있다. 앞서 설명한 바와 같이 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 구동 트랜지스터(T1)와 서로 다른 반도체 물질을 포함하도록 함으로써 보다 안정적으로 구동할 수 있고, 신뢰성을 향상시킬 수 있다.
이하에서 도 11을 더욱 참조하여, 보상 전압이 제3 트랜지스터를 거쳐 구동 트랜지스터의 게이트 전극으로 전달되는 루트에 대해 설명한다. 앞서 설명한 도 1 내지 도 10을 함께 참조하여 설명한다.
도 11은 일 실시예에 의한 표시 장치의 일부를 나타낸 평면도이다. 도 11은 제1 스캔선, 구동 트랜지스터, 제3 트랜지스터, 제4 트랜지스터의 일부 층을 도시하고 있다.
도 11에 도시된 바와 같이, 제2 트랜지스터(T2)를 통해 인가된 데이터 전압(DATA)은 구동 트랜지스터(T1)를 통해 제3 트랜지스터(T3)로 전달된다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제2 전극(1133)과 구동 트랜지스터(T1)의 게이트 전극(1151)을 전기적으로 연결한다. 제3 트랜지스터(T3)의 제1 전극(3136)이 구동 트랜지스터(T1)의 제2 전극(1133)과 연결되어 있고, 제3 트랜지스터(T3)의 제2 전극(3138)이 구동 트랜지스터(T1)의 게이트 전극(1151)과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극(3138)과 구동 트랜지스터(T1)의 게이트 전극(1151)은 제1 연결 전극(1175)을 통해 연결되어 있다. 제3 트랜지스터(T3)에 의해 데이터 전압(DATA)이 변화된 보상 전압은 제1 연결 전극(1175)을 거쳐 구동 트랜지스터(T1)의 게이트 전극(1151)으로 전달된다. 이러한 보상 전압의 전달 루트(CTR)에 포함되어 있는 제3 트랜지스터(T3)의 제1 전극(3136), 채널(3137) 및 제2 전극(3138)은 산화물 반도체로 이루어져 있다. 이러한 제3 트랜지스터(T3)의 제2 전극(3138)은 제1 스캔선(151)과 중첩할 수 있다. 제3 트랜지스터(T3)의 제2 전극(3138)은 제2 부스트 전극(3138a)과 일체로 이루어져 있고, 제1 스캔선(151)은 제1 부스트 전극(151a)과 일체로 이루어져 있으며, 제1 부스트 전극(151a)과 제2 부스트 전극(3138a)이 서로 중첩하여 부스트 커패시터(Cbt)를 이루기 때문이다.
앞서 설명한 바와 같이, 제1 스캔선(151)과 제2 스캔선(152)에는 동일한 타이밍에 서로 반대 극성의 전압이 인가된다. 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극과 연결되어 있고, 제2 스캔선(152)은 제3 트랜지스터(T3)의 게이트 전극과 연결되어 있다. 제2 트랜지스터(T2)는 p형 트랜지스터로 이루어지고, 제3 트랜지스터(T3)는 n형 트랜지스터로 이루어져 있다. 따라서, 제1 스캔선(151)에 부극성의 전압이 인가되고, 제2 스캔선(152)에 정극성의 전압이 인가될 때 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴 온 된다.
산화물 반도체로 이루어진 제3 트랜지스터(T3)의 제2 전극(3138)이 제1 스캔선(151)과 중첩하는 부분은 제1 스캔선(151)에 인가되는 부극성의 전압에 의해 영향을 받을 수 있다. 예를 들면, 제1 스캔선(151)에 인가되는 부극성의 전압에 의해 제1 스캔선(151)과 인접하고 있는 제3 트랜지스터(T3)의 제2 전극(3138)의 하부면에 양전하가 모이게 될 수 있다. 또한, 제1 스캔선(151)과 상대적으로 멀리 떨어진 제3 트랜지스터(T3)의 제2 전극(3138)의 상부면에 음전하가 모이게 될 수 있다. 이로 인해 제3 트랜지스터(T3)의 제2 전극(3138)이 제1 스캔선(151)과 중첩하는 부분에서는 상대적으로 저항이 높아지게 되고, 전압의 전달이 원활하지 않을 수 있다.
일 실시예에 의한 표시 장치에서는 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부가 제1 스캔선(151)과 중첩하지 않을 수 있다. 이로 인해 보상 전압의 전달 루트(CTR)가 제3 트랜지스터(T3)의 제2 전극(3138)이 제1 스캔선(151)과 중첩하는 부분을 회피할 수 있다. 따라서, 보상 전압의 전달 루트(CTR)의 저항이 증가하는 것을 방지할 수 있고, 보상 전압을 원활하게 전달할 수 있으며, 가로줄 얼룩을 개선할 수 있다.
상기에서 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부가 제1 스캔선(151)과 중첩하지 않는 경우에 대해 설명하였으나, 이에 한정되는 것은 아니다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 제1 스캔선(151)뿐만 아니라 부극성의 전압이 인가되는 다른 배선들과도 중첩하지 않도록 함으로써 동일 또는 유사한 효과를 가질 수 있다.
이하에서는 도 12 및 도 13을 참조하여 비교예에 의한 표시 장치에 대해 설명한다.
도 12는 비교예에 의한 표시 장치를 나타낸 평면도이고, 도 13은 도 12의 XIII-XIII선을 따라 나타낸 단면도이다.
도 12 및 도 13에 도시된 바와 같이, 비교예에 의한 표시 장치는 일 실시예에 의한 표시 장치와 대부분 동일한 구조를 가진다. 다만, 제2 개구부(1166)가 제1 스캔선(151)과 중첩하고 있다는 점에서 차이점이 있다.
비교예에 의한 표시 장치에서 제2 개구부(1166)의 전체는 제1 스캔선(151)과 중첩하고 있다. 따라서, 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 제1 스캔선(151)과 중첩하게 된다. 또한, 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 부스트 커패시터(Cbt)와 중첩하게 된다.
비교예에 의한 표시 장치에서 보상 전압의 전달 루트는 제3 트랜지스터(T3)의 제2 전극(3138)이 제1 스캔선(151)과 중첩하는 부분을 지나게 된다. 따라서, 보상 전압의 전달 루트의 저항이 증가하게 되어, 보상 전압의 전달이 원활하지 않게 되며, 이는 가로줄 얼룩으로 시인될 수 있다.
일 실시예에 의한 표시 장치에서는 보상 전압의 전달 루트가 제3 트랜지스터(T3)의 제2 전극(3138)이 제1 스캔선(151)과 중첩하는 부분을 회피하도록 함으로써, 비교예에 의한 표시 장치에서보다 보상 전압의 원활한 전달이 이루어지도록 할 수 있다.
다음으로, 도 14 내지 도 16을 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 14 내지 도 16에 도시된 실시예에 의한 표시 장치는 도 1 내지 도 11에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 제1 연결 전극과 제3 트랜지스터의 제2 전극 의 접촉부가 제1 스캔선과 일부 중첩한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 14는 일 실시예에 의한 표시 장치를 나타낸 평면도이고, 도 15는 도 14의 XV-XV선을 따라 나타낸 단면도이며, 도 16은 일 실시예에 의한 표시 장치의 일부를 나타낸 평면도이다.
도 14 내지 도 16에 도시된 바와 같이, 일 실시예에 의한 표시 장치는 복수의 배선(127, 128, 151, 152, 153, 154, 155, 171, 172), 배선에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 커패시터(Cst), 부스트 커패시터(Cbt) 그리고 발광 다이오드(도시하지 않음)를 포함한다.
제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제1 전극(1131)과 연결되어 있는 제1 전극(3136), 제1 연결 전극(1175)과 연결되어 있는 제2 전극(3138), 제1 전극(3136)과 상기 제2 전극(3138) 사이에 위치하는 채널(3137), 및 채널(3137)과 중첩하는 게이트 전극(3151)을 포함한다.
제3 트랜지스터(T3)의 게이트 전극(3151) 위에는 제2 층간 절연막(162)이 위치하고, 제2 층간 절연막(162)은 제1 개구부(1165), 제2 개구부(1166), 제3 개구부(3165) 및 제4 개구부(3166)를 포함할 수 있다.
제2 개구부(1166)는 제3 트랜지스터(T3)의 제2 전극(3138)과 적어도 일부 중첩할 수 있다. 제2 개구부(1166)는 제3 게이트 절연막(143)에 더 형성될 수 있다. 제2 개구부(1166)는 평면 상에서 제1 스캔선(151)과 제2 스캔선(152) 사이에 위치할 수 있다. 제2 개구부(1166)의 적어도 일부는 제1 스캔선(151)과 중첩하지 않을 수 있다. 제2 개구부(1166)의 일부는 제1 스캔선(151)과 중첩할 수 있고, 제2 개구부(1166)의 나머지 일부는 제1 스캔선(151)과 중첩하지 않을 수 있다. 예를 들면, 제2 개구부(1166)의 절반은 제1 스캔선(151)과 중첩하고, 제2 개구부(1166)의 나머지 절반은 제1 스캔선(151)과 중첩하지 않을 수 있다. 제2 개구부(1166)는 제2 스캔선(152)과 중첩하지 않을 수 있다. 이때, 제2 개구부(1166)는 상부 제2 스캔선(152b)과 중첩하지 않을 수 있다. 제2 개구부(1166)는 하부 제2 스캔선(152a)과도 중첩하지 않을 수 있다. 제2 개구부(1166)의 적어도 일부는 부스트 커패시터(Cbt)와 중첩하지 않을 수 있다. 즉, 제2 개구부(1166)의 적어도 일부는 제1 부스트 전극(151a)과 제2 부스트 전극(3138a)의 중첩부와 중첩하지 않을 수 있다. 제2 개구부(1166)의 일부는 부스트 커패시터(Cbt)와 중첩할 수 있고, 제2 개구부(1166)의 나머지 일부는 부스트 커패시터(Cbt)와 중첩하지 않을 수 있다.
제1 연결 전극(1175)은 제2 개구부(1166)를 통해 제3 트랜지스터(T3)의 제2 전극(3138)과 연결될 수 있다.
제1 연결 전극(1175)은 제3 트랜지스터(T3)의 제2 전극(3138)과 접촉할 수 있다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)이 서로 접촉하는 접촉부는 제2 개구부(1166) 내에 위치할 수 있다. 제2 개구부(1166)의 적어도 일부는 제1 스캔선(151)과 중첩하지 않으므로, 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부의 적어도 일부는 제1 스캔선(151)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부의 일부는 제1 스캔선(151)과 중첩할 수 있고, 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부의 나머지 일부는 제1 스캔선(151)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)은 제1 스캔선(151)과 중첩할 수 있다. 제1 연결 전극(1175)의 일부가 제1 스캔선(151)과 중첩할 수 있다. 제2 개구부(1166)는 제2 스캔선(152)과 중첩하지 않으므로, 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부의 적어도 일부는 제2 스캔선(152)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 상부 제2 스캔선(152b)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 하부 제2 스캔선(152a)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)은 제2 스캔선(152a)과 중첩하지 않을 수 있다. 제2 개구부(1166)의 적어도 일부는 부스트 커패시터(Cbt)와 중첩하지 않으므로, 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부의 적어도 일부는 부스트 커패시터(Cbt)와 중첩하지 않을 수 있다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부의 일부는 부스트 커패시터(Cbt)와 중첩할 수 있고, 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부의 나머지 일부는 부스트 커패시터(Cbt)와 중첩하지 않을 수 있다.
일 실시예에 의한 표시 장치에서는 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부의 적어도 일부가 제1 스캔선(151)과 중첩하지 않을 수 있다. 이로 인해 보상 전압의 전달 루트(CTR)가 제3 트랜지스터(T3)의 제2 전극(3138)이 제1 스캔선(151)과 중첩하는 부분을 회피할 수 있다. 따라서, 보상 전압의 전달 루트(CTR)의 저항이 증가하는 것을 방지할 수 있고, 보상 전압을 원활하게 전달할 수 있으며, 가로줄 얼룩을 개선할 수 있다.
상기에서 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부의 적어도 일부가 제1 스캔선(151)과 중첩하지 않는 경우에 대해 설명하였으나, 이에 한정되는 것은 아니다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부의 적어도 일부는 제1 스캔선(151)뿐만 아니라 부극성의 전압이 인가되는 다른 배선들과도 중첩하지 않도록 함으로써 동일 또는 유사한 효과를 가질 수 있다.
다음으로, 도 17 내지 도 19를 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 17 내지 도 19에 도시된 실시예에 의한 표시 장치는 도 1 내지 도 11에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 제1 연결 전극이 제1 스캔선과 중첩하지 않는다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 17은 일 실시예에 의한 표시 장치를 나타낸 평면도이고, 도 18은 도 17의 XVIII-XVIII선을 따라 나타낸 단면도이며, 도 19는 일 실시예에 의한 표시 장치의 일부를 나타낸 평면도이다.
도 17 내지 도 19에 도시된 바와 같이, 일 실시예에 의한 표시 장치는 복수의 배선(127, 128, 151, 152, 153, 154, 155, 171, 172), 배선에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 커패시터(Cst), 부스트 커패시터(Cbt) 그리고 발광 다이오드(도시하지 않음)를 포함한다.
제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제1 전극(1131)과 연결되어 있는 제1 전극(3136), 제1 연결 전극(1175)과 연결되어 있는 제2 전극(3138), 제1 전극(3136)과 상기 제2 전극(3138) 사이에 위치하는 채널(3137), 및 채널(3137)과 중첩하는 게이트 전극(3151)을 포함한다.
제3 트랜지스터(T3)의 게이트 전극(3151) 위에는 제2 층간 절연막(162)이 위치하고, 제2 층간 절연막(162)은 제1 개구부(1165), 제2 개구부(1166), 제3 개구부(3165) 및 제4 개구부(3166)를 포함할 수 있다.
제2 개구부(1166)는 제3 트랜지스터(T3)의 제2 전극(3138)과 적어도 일부 중첩할 수 있다. 제2 개구부(1166)는 제3 게이트 절연막(143)에 더 형성될 수 있다. 제2 개구부(1166)는 평면 상에서 제1 스캔선(151)과 제2 스캔선(152) 사이에 위치할 수 있다. 제2 개구부(1166)는 제1 스캔선(151)과 중첩하지 않을 수 있다. 제2 개구부(1166)는 제1 스캔선(151)과 이격될 수 있다. 제2 개구부(1166)는 제2 스캔선(152)과 중첩하지 않을 수 있다. 이때, 제2 개구부(1166)는 상부 제2 스캔선(152b)과 중첩하지 않을 수 있다. 제2 개구부(1166)는 하부 제2 스캔선(152a)과도 중첩하지 않을 수 있다. 제2 개구부(1166)는 부스트 커패시터(Cbt)와 중첩하지 않을 수 있다. 즉, 제2 개구부(1166)는 제1 부스트 전극(151a)과 제2 부스트 전극(3138a)의 중첩부와 중첩하지 않을 수 있다. 제2 개구부(1166)는 부스트 커패시터(Cbt)와 이격될 수 있다.
제1 연결 전극(1175)은 제2 개구부(1166)를 통해 제3 트랜지스터(T3)의 제2 전극(3138)과 연결될 수 있다.
제1 연결 전극(1175)은 제3 트랜지스터(T3)의 제2 전극(3138)과 접촉할 수 있다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)이 서로 접촉하는 접촉부는 제2 개구부(1166) 내에 위치할 수 있다. 제2 개구부(1166)는 제1 스캔선(151)과 중첩하지 않으므로, 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 제1 스캔선(151)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)은 제1 스캔선(151)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)은 제1 스캔선(151)과 소정 간격을 두고 이격될 수 있다. 제2 개구부(1166)는 제2 스캔선(152)과 중첩하지 않으므로, 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부의 적어도 일부는 제2 스캔선(152)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 상부 제2 스캔선(152b)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 하부 제2 스캔선(152a)과 중첩하지 않을 수 있다. 제1 연결 전극(1175)은 제2 스캔선(152a)과 중첩하지 않을 수 있다. 제2 개구부(1166)는 부스트 커패시터(Cbt)와 중첩하지 않으므로, 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 부스트 커패시터(Cbt)와 중첩하지 않을 수 있다.
일 실시예에 의한 표시 장치에서는 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부가 제1 스캔선(151)과 중첩하지 않고, 제1 연결 전극(1175)이 제1 스캔선(151)과 중첩하지 않을 수 있다. 이로 인해 보상 전압의 전달 루트(CTR)가 제3 트랜지스터(T3)의 제2 전극(3138)이 제1 스캔선(151)과 중첩하는 부분을 회피할 수 있다. 따라서, 보상 전압의 전달 루트(CTR)의 저항이 증가하는 것을 방지할 수 있고, 보상 전압을 원활하게 전달할 수 있으며, 가로줄 얼룩을 개선할 수 있다.
상기에서 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부가 제1 스캔선(151)과 중첩하지 않는 경우에 대해 설명하였으나, 이에 한정되는 것은 아니다. 제1 연결 전극(1175)과 제3 트랜지스터(T3)의 제2 전극(3138)의 접촉부는 제1 스캔선(151)뿐만 아니라 부극성의 전압이 인가되는 다른 배선들과도 중첩하지 않도록 함으로써 동일 또는 유사한 효과를 가질 수 있다. 또한, 제1 연결 전극(1175)이 제1 스캔선(151)뿐만 아니라 부극성의 전압이 인가되는 다른 배선들과도 중첩하지 않도록 할 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판
127: 제1 초기화 전압선 128: 제2 초기화 전압선
151: 제1 스캔선 151a: 제1 부스트 전극
152: 제2 스캔선
153: 초기화 제어선 154: 바이패스 제어선
155: 발광 제어선 171: 데이터선
172: 구동 전압선 741: 공통 전압선
1131: 구동 트랜지스터의 제1 전극 1133: 구동 트랜지스터의 제2 전극
1151: 구동 트랜지스터의 게이트 전극
1165: 제1 개구부 1166: 제2 개구부
1175: 제1 연결 전극 3151: 제3 트랜지스터의 게이트 전극
3136: 제3 트랜지스터의 제1 전극 3138: 제3 트랜지스터의 제2 전극
3138a: 제2 부스트 전극
Cst: 유지 커패시터 Cbt: 부스트 커패시터

Claims (22)

  1. 구동 전압이 인가되는 구동 전압선과 공통 전압이 인가되는 공통 전압선 사이에 연결되어 있는 발광 다이오드,
    상기 구동 전압선과 상기 발광 다이오드 사이에 연결되어 있는 구동 트랜지스터,
    상기 구동 전압선과 연결되어 있는 상기 구동 트랜지스터의 제1 전극과 데이터 전압이 인가되는 데이터선 사이에 연결되어 있는 제2 트랜지스터,
    상기 제2 트랜지스터의 게이트 전극에 연결되어 있는 제1 스캔선,
    상기 발광 다이오드에 연결되어 있는 상기 구동 트랜지스터의 제2 전극과 상기 구동 트랜지스터의 게이트 전극 사이에 연결되어 있는 제3 트랜지스터, 및
    상기 구동 트랜지스터의 게이트 전극과 상기 제3 트랜지스터를 연결하는 연결 전극을 포함하고,
    상기 연결 전극과 상기 제3 트랜지스터가 서로 접촉하는 접촉부의 적어도 일부는 상기 제1 스캔선과 중첩하지 않는 표시 장치.
  2. 제1항에서,
    상기 접촉부는 상기 제1 스캔선과 중첩하지 않는 표시 장치.
  3. 제2항에서,
    상기 제3 트랜지스터는
    상기 구동 트랜지스터의 제1 전극과 연결되어 있는 제1 전극,
    상기 연결 전극과 연결되어 있는 제2 전극,
    상기 제1 전극과 상기 제2 전극 사이에 위치하는 채널, 및
    상기 채널과 중첩하는 게이트 전극을 포함하고,
    상기 제3 트랜지스터의 제2 전극은 상기 연결 전극과 중첩하는 표시 장치.
  4. 제3항에서,
    상기 제3 트랜지스터의 제2 전극과 상기 연결 전극 사이에 위치하는 절연층을 더 포함하고,
    상기 절연층은 상기 제3 트랜지스터의 제2 전극 및 상기 연결 전극과 중첩하는 개구부를 포함하고,
    상기 제3 트랜지스터의 제2 전극과 상기 연결 전극은 상기 개구부를 통해 연결되어 있고,
    상기 개구부는 상기 제1 스캔선과 중첩하지 않는 표시 장치.
  5. 제4항에서,
    상기 접촉부는 상기 개구부 내에 위치하는 표시 장치.
  6. 제4항에서,
    상기 제3 트랜지스터의 게이트 전극과 연결되어 있는 제2 스캔선을 더 포함하고,
    상기 개구부는 평면 상에서 상기 제1 스캔선과 상기 제2 스캔선 사이에 위치하는 표시 장치.
  7. 제6항에서,
    상기 개구부의 일측 가장자리는 상기 제1 스캔선의 일측 가장자리와 일치하는 표시 장치.
  8. 제7항에서,
    상기 연결 전극은 상기 제1 스캔선과 중첩하는 표시 장치.
  9. 제6항에서,
    상기 개구부는 상기 제1 스캔선과 이격되어 있는 표시 장치.
  10. 제9항에서,
    상기 연결 전극은 상기 제1 스캔선과 중첩하지 않는 표시 장치.
  11. 제6항에서,
    상기 구동 트랜지스터 및 상기 제2 트랜지스터는 다결정 반도체를 포함하고, p형 트랜지스터로 이루어지고,
    상기 제3 트랜지스터는 산화물 반도체를 포함하고, n형 트랜지스터로 이루어지는 표시 장치.
  12. 제11항에서,
    동일한 타이밍에 상기 제1 스캔선에 인가되는 전압과 반대 극성의 전압이 상기 제2 스캔선에 인가되는 표시 장치.
  13. 제3항에서,
    상기 제2 트랜지스터의 게이트 전극과 상기 제3 트랜지스터의 제2 전극 사이에 연결되어 있는 부스트 커패시터를 더 포함하고,
    상기 접촉부는 상기 부스트 커패시터와 중첩하지 않는 표시 장치.
  14. 제1항에서,
    상기 접촉부의 일부는 상기 제1 스캔선과 중첩하고, 상기 접촉부의 나머지 일부는 상기 제1 스캔선과 중첩하지 않는 표시 장치.
  15. 제14항에서,
    상기 제3 트랜지스터는
    상기 구동 트랜지스터의 제1 전극과 연결되어 있는 제1 전극,
    상기 연결 전극과 연결되어 있는 제2 전극,
    상기 제1 전극과 상기 제2 전극 사이에 위치하는 채널, 및
    상기 채널과 중첩하는 게이트 전극을 포함하고,
    상기 제3 트랜지스터의 제2 전극은 상기 연결 전극과 중첩하는 표시 장치.
  16. 제15항에서,
    상기 제3 트랜지스터의 제2 전극과 상기 연결 전극 사이에 위치하는 절연층을 더 포함하고,
    상기 절연층은 상기 제3 트랜지스터의 제2 전극 및 상기 연결 전극과 중첩하는 개구부를 포함하고,
    상기 제3 트랜지스터의 제2 전극과 상기 연결 전극은 상기 개구부를 통해 연결되어 있고,
    상기 개구부의 일부는 상기 제1 스캔선과 중첩하고, 상기 개구부의 나머지 일부는 상기 제1 스캔선과 중첩하지 않는 표시 장치.
  17. 제16항에서,
    상기 접촉부는 상기 개구부 내에 위치하는 표시 장치.
  18. 기판,
    상기 기판 위에 위치하고, 다결정 반도체를 포함하는 구동 트랜지스터의 제1 전극, 채널 및 제2 전극,
    상기 구동 트랜지스터의 제1 전극, 채널 및 제2 전극 위에 위치하는 제1 게이트 절연막,
    상기 제1 게이트 절연막 위에 위치하고, 상기 구동 트랜지스터의 채널과 중첩하는 구동 트랜지스터의 게이트 전극,
    상기 제1 게이트 절연막 위에 위치하는 제1 스캔선,
    상기 구동 트랜지스터의 게이트 전극 및 상기 제1 스캔선 위에 위치하는 제2 게이트 절연막,
    상기 제2 게이트 절연막 위에 위치하는 하부 제2 스캔선,
    상기 하부 제2 스캔선 위에 위치하는 제1 층간 절연막,
    상기 제1 층간 절연막 위에 위치하고, 산화물 반도체를 포함하는 제3 트랜지스터의 제1 전극, 채널 및 제2 전극,
    상기 제3 트랜지스터의 제1 전극, 채널 및 제2 전극 위에 위치하는 제3 게이트 절연막,
    상기 제3 게이트 절연막 위에 위치하는 제3 트랜지스터의 게이트 전극,
    상기 제3 트랜지스터의 게이트 전극 위에 위치하는 제2 층간 절연막, 및
    상기 제2 층간 절연막 위에 위치하고, 상기 구동 트랜지스터의 게이트 전극과 상기 제3 트랜지스터의 제2 전극을 연결하는 연결 전극을 포함하고,
    상기 연결 전극과 상기 제3 트랜지스터의 제2 전극이 접촉하는 접촉부의 적어도 일부는 상기 하부 제2 스캔선과 중첩하지 않는 표시 장치.
  19. 제18항에서,
    상기 제2 층간 절연막 및 상기 제3 게이트 절연막은 상기 연결 전극 및 상기 제3 트랜지스터의 제2 전극과 중첩하는 개구부를 포함하고,
    상기 접촉부는 상기 개구부 내에 위치하고,
    상기 개구부의 적어도 일부는 상기 제1 스캔선과 중첩하지 않는 표시 장치.
  20. 제19항에서,
    상기 제3 트랜지스터의 게이트 전극과 일체로 이루어져 있는 상부 제2 스캔선을 더 포함하고,
    상기 개구부는 평면 상에서 상기 제1 스캔선과 상기 상부 제2 스캔선 사이에 위치하고,
    상기 개구부는 상기 상부 제2 스캔선과 중첩하지 않는 표시 장치.
  21. 제20항에서,
    상기 제1 스캔선에 연결되어 있는 제2 트랜지스터를 더 포함하고,
    상기 구동 트랜지스터 및 상기 제2 트랜지스터는 다결정 반도체를 포함하고, p형 트랜지스터로 이루어지고,
    상기 제3 트랜지스터는 산화물 반도체를 포함하고, n형 트랜지스터로 이루어지고,
    동일한 타이밍에 상기 제1 스캔선에 인가되는 전압과 반대 극성의 전압이 상기 제2 스캔선에 인가되는 표시 장치.
  22. 제18항에서,
    상기 제1 스캔선과 일체로 이루어진 제1 부스트 전극, 및
    상기 제3 트랜지스터의 제2 전극과 일체로 이루어진 제2 부스트 전극을 더 포함하고,
    상기 제1 부스트 커패시터 전극과 상기 제2 부스트 커패시터 전극은 상기 제2 게이트 절연막 및 상기 제1 층간 절연막을 사이에 두고 서로 중첩하여 부스트 커패시터를 이루고,
    상기 접촉부의 적어도 일부는 상기 부스트 커패시터와 중첩하지 않는 표시 장치.
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