KR20230097252A - 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 게이트 도전체층, 상기 게이트 도전체층과 절연되어 위치하는 데이터 도전체층, 상기 데이터 도전체층 위에 위치하는 발광 소자를 포함하고, 상기 반도체층 및 상기 게이트 도전체층은 복수개의 트랜지스터를 구성하고, 상기 복수개의 트랜지스터는 구동 전압을 인가받아 상기 발광 소자에 전달하는 구동 트랜지스터 및 스캔 신호에 따라 켜지는 제3 트랜지스터를 포함하고, 상기 반도체층은 제1 두께를 갖는 제1 부분 및 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 부분을 포함하고, 상기 구동 트랜지스터는 상기 반도체층의 제1 부분에 위치한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 발광 표시 장치의 일종인 발광 표시 장치(organic light emitting diode display)가 주목 받고 있다.
발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 발광 표시 장치는 기판, 기판 상에 위치하는 복수의 박막 트랜지스터, 박막 트랜지스터를 구성하는 배선들 사이에 배치되는 복수의 절연층 및 박막 트랜지스터에 연결된 유기 발광 소자를 포함한다.
발광 표시 장치는 복수의 화소를 포함하며, 각 화소에는 복수의 트랜지스터가 포함되어 있다. 트랜지스터는 다결정 반도체를 포함한다. 다결정 반도체를 형성하기 위하여 비정질 반도체에 레이저 등의 열처리를 통하여 결정화 단계를 거친다.
실시예들은 다결정 반도체를 포함하는 표시 장치에서 저주파수로 구동시 플리커가 시인되지 않는 표시 장치 및 그 제조 방법을 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 게이트 도전체층, 상기 게이트 도전체층과 절연되어 위치하는 데이터 도전체층, 상기 데이터 도전체층 위에 위치하는 발광 소자를 포함하고, 상기 반도체층 및 상기 게이트 도전체층은 복수개의 트랜지스터를 구성하고, 상기 복수개의 트랜지스터는 구동 전압을 인가받아 상기 발광 소자에 전달하는 구동 트랜지스터 및 스캔 신호에 따라 켜지는 제3 트랜지스터를 포함하고, 상기 반도체층은 제1 두께를 갖는 제1 부분 및 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 부분을 포함하고, 상기 구동 트랜지스터는 상기 반도체층의 제1 부분에 위치한다.
상기 제1 부분의 두께는 400 Å 내지 500 Å일 수 있다.
상기 제2 부분의 두께는 300 Å 내지 400 Å일 수 있다.
상기 제2 부분의 두께는 상기 제1 부분의 두께의 60% 내지 90%일 수 있다.
상기 제3 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 제1 전극과 연결되어 있고, 상기 제3 트랜지스터의 제2 전극은 상기 구동 트랜지스터의 게이트 전극과 연결되어 있고, 상기 반도체층의 제2 부분은 상기 제3 트랜지스터의 제2 전극과 상기 구동 트랜지스터의 게이트 전극 사이에 위치할 수 있다.
상기 제3 트랜지스터는 제3-1 트랜지스터와 제3-2 트랜지스터를 포함하는 듀얼 구조를 갖고, 상기 반도체층의 제2 부분은 상기 제3-1 트랜지스터와 상기 제3-2 트랜지스터 사이에 위치할 수 있다.
상기 제3 트랜지스터는 제3-1 트랜지스터와 제3-2 트랜지스터를 포함하는 듀얼 구조를 갖고, 상기 제3-2 트랜지스터는 상기 반도체층의 제1 부분에 위치하고, 상기 제3-1 트랜지스터는 상기 반도체층의 제2 부분에 위치할 수 있다.
상기 제3 트랜지스터는 상기 반도체층의 제2 부분에 위치할 수 있다.
상기 복수의 트랜지스터는 초기화 전압을 인가받아 상기 구동 트랜지스터에 전달하는 제4 트랜지스터를 더 포함하고, 상기 제4 트랜지스터의 제1 전극은 초기화 전압선과 연결되어 있고, 상기 제4 트랜지스터의 제2 전극은 상기 구동 트랜지스터의 게이트 전극과 연결될 수 있다.
상기 반도체층의 제2 부분은 상기 제4 트랜지스터의 제2 전극과 상기 구동 트랜지스터의 게이트 전극 사이에 위치할 수 있다.
상기 제4 트랜지스터는 제4-1 트랜지스터와 제4-2 트랜지스터를 포함하는 듀얼 구조를 갖고, 상기 반도체층의 제2 부분은 상기 제4-1 트랜지스터와 상기 제4-2 트랜지스터 사이에 위치할 수 있다.
상기 제4 트랜지스터는 제4-1 트랜지스터와 제4-2 트랜지스터를 포함하는 듀얼 구조를 갖고, 상기 제4-2 트랜지스터는 상기 반도체층의 제1 부분에 위치하고, 상기 제4-1 트랜지스터는 상기 반도체층의 제2 부분에 위치할 수 있다.
상기 제4 트랜지스터는 상기 반도체층의 제2 부분에 위치할 수 있다.
상기 표시 장치는 7개의 트랜지스터와 1개의 커패시터를 포함할 수 있다.
상기 표시 장치는 9개의 트랜지스터 및 2개의 커패시터를 포함할 수 있다.
상기 2개의 커패시터 중 하나는 유지 커패시터이고, 상기 구동 트랜지스터의 게이트 전극은 유지 커패시터의 제2 전극과 연결되어 있고, 상기 유지 커패시터의 제1 전극은 데이터 전압을 인가받는 제2 트랜지스터 및 기준 전압을 인가받는 제5 트랜지스터와 연결되어 있을 수 있다.
상기 반도체층의 제2 부분은 상기 제5 트랜지스터의 제2 전극과 상기 유지 커패시터의 제1 전극 사이에 위치할 수 있다.
상기 제5 트랜지스터는 제5-1 트랜지스터와 제5-2 트랜지스터를 포함하는 듀얼 구조를 갖고, 상기 반도체층의 제2 부분은 상기 제5-1 트랜지스터와 상기 제5-2 트랜지스터 사이에 위치할 수 있다.
상기 제5 트랜지스터는 제5-1 트랜지스터와 제5-2 트랜지스터를 포함하는 듀얼 구조를 갖고, 상기 제5-2 트랜지스터는 상기 반도체층의 제1 부분에 위치하고, 상기 제5-1 트랜지스터는 상기 반도체층의 제2 부분에 위치할 수 있다.
상기 제5 트랜지스터는 상기 반도체층의 제2 부분에 위치할 수 있다.
상기 반도체층의 제2 부분은 상기 제2 트랜지스터의 제2 전극과 상기 유지 커패시터의 제1 전극 사이에 위치할 수 있다.
상기 제2 트랜지스터는 제2-1 트랜지스터와 제2-2 트랜지스터를 포함하는 듀얼 구조를 갖고, 상기 반도체층의 제2 부분은 상기 제2-1 트랜지스터와 상기 제2-2 트랜지스터 사이에 위치할 수 있다.
상기 제5 트랜지스터는 제2-1 트랜지스터와 제2-2 트랜지스터를 포함하는 듀얼 구조를 갖고, 상기 제2-1 트랜지스터는 상기 반도체층의 제1 부분에 위치하고, 상기 제2-2 트랜지스터는 상기 반도체층의 제2 부분에 위치할 수 있다.
상기 제2 트랜지스터는 상기 반도체층의 제2 부분에 위치할 수 있다.
상기 반도체층은 다결정 반도체층일 수 있다.
상기 표시 장치는 60Hz 미만의 저주파수로도 구동될 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 기판 위에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층을 도핑하여 다결정 반도체층을 형성하는 단계, 상기 다결정 반도체층의 일부 영역에 포토 레지스트를 위치시키는 단계, 상기 포토 레지스트가 위치한 다결정 반도체층을 식각하여 제1 두께를 갖는 제1 부분 및 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 부분을 형성하는 단계를 포함한다.
상기 제1 부분은 상기 포토 레지스트와 중첩한 영역이고, 상기 제2 부분은 상기 포토 레지스트와 중첩하지 않은 영역일 수 있다.
상기 제1 부분의 두께는 400 Å 내지 500 Å일 수 있다.
상기 제2 부분의 두께는 300 Å 내지 400 Å일 수 있다.
상기 포토 레지스트가 위치한 다결정 반도체층을 식각하는 단계에서 식각되는 두께는 상기 다결정 반도체층의 전체 두께의 10% 내지 40%일 수 있다.
상기 다결정 반도체층은 복수개의 트랜지스터를 구성하며, 상기 제1 부분에는 구동 트랜지스터가 위치할 수 있다.
실시예들에 따르면, 다결정 반도체를 포함하는 표시 장치에서 저주파수로 구동시 플리커가 시인되지 않는 표시 장치 및 그 제조 방법을 제공한다.
도 1은 일 실시예에 따른 발광 표시 장치의 한 화소의 등가 회로도이다.
도 2는 일 실시예에 따른 발광 표시 장치의 한 화소에 인가되는 신호의 타이밍도이다.
도 3은 일 실시예에 따른 발광 표시 장치의 한 화소의 배치도이다.
도 4는 도 3의 IV-IV'선을 따라 자른 단면도이다.
도 5 내지 도 7은 본 실시예에 따라 반도체층의 제1 영역 및 제2 영역을 제조하는 과정을 도시한 것이다.
도 8은 반도체층의 단면을 개략적으로 도시한 것이다.
도 9는 반도체층의 그레인에서 댕글링 본드의 농도(DOS, Defect of density)를 도시한 것이고, 도 10은 반도체층의 그레인 바운더리에서의 댕글링 본드의 농도(DOS, Defect of density)를 도시한 것이다.
도 11은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다.
도 12는 도 11의 실시예에 따른 표시 장치에서 반도체층의 일부 영역을 도시한 것이다.
도 13은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다.
도 14는 도 13의 실시예에 따른 표시 장치에서 반도체층의 일부 영역을 도시한 것이다.
도 15는 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다.
도 16는 도 15의 실시예에 따른 표시 장치에서 반도체층의 일부 영역을 도시한 것이다.
도 17은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다.
도 18은 도 17의 실시예에 따른 표시 장치에서 반도체층의 일부 영역을 도시한 것이다.
도 19는 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다.
도 20은 도 19의 실시예에 따른 표시 장치에서 반도체층의 일부 영역을 도시한 것이다.
도 21은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다.
도 22는 도 21의 실시예에 따른 표시 장치에서 반도체층의 일부 영역을 도시한 것이다.
도 23은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다.
도 24는 도 15의 실시예에 따른 표시 장치에서 반도체층의 일부 영역을 도시한 것이다.
도 25 내지 도 28은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다.
도 29 내지 도 44는 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
그러면 이하에서 도면을 참고로 하여 본 발명의 일 실시예에 따른 표시 장치에 대하여 상세하게 설명한다.
이하에서는 도 1 및 도 2를 통하여 일 실시예에 따른 발광 표시 장치를 살펴본다.
도 1은 일 실시예에 따른 발광 표시 장치의 한 화소의 등가 회로도이고, 도 2는 일 실시예에 따른 발광 표시 장치의 한 화소에 인가되는 신호의 타이밍도이다.
도 1을 참고하면, 발광 표시 장치의 화소(PX)는 여러 신호선들(127, 151, 152, 153, 158, 171, 172, 741)에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 축전기(Cst), 그리고 발광 다이오드(OLED)를 포함한다.
특히, 제3 트랜지스터(T3)와 구동 트랜지스터(T1)의 게이트 전극 사이에 제1 저항(R1)이 위치하며, 누설 전류를 줄일 수 있다. 이후 별도로 설명하겠으나 제1 저항(R1)은 반도체층의 두께가 다른 영역보다 얇은 부분을 의미한다.
도 1의 구조를 상세하게 살펴보면 아래와 같다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 구동 트랜지스터(T1)를 포함하며, 스캔선(151)에 연결되어 있는 스위칭 트랜지스터, 즉, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함하고, 그 외의 트랜지스터는 발광 다이오드(OLED)를 동작시키는데 필요한 동작을 하기 위한 트랜지스터(이하 보상 트랜지스터라 함)다. 이러한 보상 트랜지스터(T4, T5, T6, T7)는 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
복수의 신호선(127, 151, 152, 153, 158, 171, 172, 741)은 스캔선(151), 전단 스캔선(152), 발광 제어선(153), 바이패스 제어선(158), 데이터선(171), 구동 전압선(172), 초기화 전압선(127) 및 공통 전압선(741)을 포함할 수 있다. 바이패스 제어선(158)은 전단 스캔선(152)의 일부이거나 전기적으로 연결되어 있을 수 있다.
스캔선(151)은 게이트 구동부(도시되지 않음)에 연결되어 스캔 신호(Sn)를 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 전달한다. 전단 스캔선(152)은 게이트 구동부에 연결되어 전단에 위치하는 화소(PX)에 인가되는 전단 스캔 신호(Sn-1)를 제4 트랜지스터(T4)에 전달한다. 발광 제어선(153)은 발광 제어부(도시되지 않음)에 연결되어 있으며, 발광 다이오드(OLED)가 발광하는 시간을 제어하는 발광 제어 신호(EM)를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달한다. 바이패스 제어선(158)은 바이패스 신호(GB)를 제7 트랜지스터(T7)에 전달한다.
데이터선(171)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(Dm)을 전달하는 배선으로 데이터 전압(Dm)에 따라서 발광 다이오드(OLED; 발광 소자라고도 함)가 발광하는 휘도가 변한다. 구동 전압선(172)은 구동 전압(ELVDD)을 인가하며, 초기화 전압선(127)은 구동 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하며, 공통 전압선(741)은 공통 전압(ELVSS)을 인가한다. 구동 전압선(172), 초기화 전압선(127) 및 공통 전압선(741)에 인가되는 전압은 각각 일정한 전압이 인가될 수 있다.
이하에서는 복수의 트랜지스터에 대하여 살펴본다.
먼저, 구동 트랜지스터(T1)는 인가되는 데이터 전압(Dm)에 따라서 출력되는 전류의 크기를 조절하는 트랜지스터로, 출력되는 구동 전류(Id)가 발광 다이오드(OLED)로 인가되어 발광 다이오드(OLED)의 밝기를 데이터 전압(Dm)에 따라서 조절한다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극(S1)은 구동 전압(ELVDD)을 인가 받을 수 있도록 배치되어, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극(S1)은 제2 트랜지스터(T2)의 제2 전극(D2)과도 연결되어 데이터 전압(Dm)도 인가 받는다. 제2 전극(D1; 출력측 전극)은 발광 다이오드(OLED)를 향하여 전류를 출력할 수 있도록 배치되어, 제6 트랜지스터(T6)를 경유하여 발광 다이오드(OLED)의 애노드와 연결되어 있다. 한편, 게이트 전극(G1)은 유지 축전기(Cst)의 일 전극(제2 유지 전극(E2))과 연결되어 있다. 이에 유지 축전기(Cst)에 저장된 전압에 따라서 게이트 전극(G1)의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 구동 전류(Id)가 변경된다.
제2 트랜지스터(T2)는 데이터 전압(Dm)을 화소(PX)내로 받아들이는 트랜지스터이다. 게이트 전극(G2)은 스캔선(151)과 연결되어 있고, 제1 전극(S2)은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극(D2)은 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다. 스캔선(151)을 통해 전달되는 스캔 신호(Sn)에 따라 제2 트랜지스터(T2)가 켜지면, 데이터선(171)을 통해 전달되는 데이터 전압(Dm)이 구동 트랜지스터(T1)의 제1 전극(S1)으로 전달된다.
제3 트랜지스터(T3)는 데이터 전압(Dm)이 구동 트랜지스터(T1)를 거쳐 변화된 보상 전압(Dm + Vth의 전압)이 유지 축전기(Cst)의 제2 유지 전극(E2)에 전달되도록 하는 트랜지스터이다. 제3 트랜지스터(T3)는 듀얼 구조를 가지는 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)를 포함한다. 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)는 동일한 스캔선(151)과 연결되어 있으며, 제3-1 트랜지스터(T3-1)의 제1 전극(S3-1) 및 제3-2 트랜지스터(T3-2)의 제2 전극(D3-2)은 서로 연결되어 있으며, 제3-2 트랜지스터(T3-2)의 제1 전극(S3-2)이 구동 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있다. 제3-1 트랜지스터(T3-1)의 제2 전극(D3-1)은 유지 축전기(Cst)의 제2 유지 전극(E2) 및 구동 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다. 제3 트랜지스터(T3)는 스캔선(151)을 통해 전달받은 스캔 신호(Sn)에 따라 켜져서 구동 트랜지스터(T1)의 게이트 전극(G1)과 제2 전극(D1)을 연결시키고, 구동 트랜지스터(T1)의 제2 전극(D1)과 유지 축전기(Cst)의 제2 유지 전극(E2)도 연결시킨다.
제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극(G1) 및 유지 축전기(Cst)의 제2 유지 전극(E2)을 초기화시키는 역할을 한다. 제4 트랜지스터(T4)도 듀얼 구조를 가지는 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)를 포함한다. 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)는 동일한 전단 스캔선(152)과 연결되어 있고, 제4-1 트랜지스터(T4-1)의 제1 전극(S4-1) 및 제4-2 트랜지스터(T4-2)의 제2 전극(D4-2)은 서로 연결되어 있다. 또한, 제4-2 트랜지스터(T4-2)의 제1 전극(S4-2)은 초기화 전압선(127)과 연결되어 있으며, 제4-1 트랜지스터(T4-1)의 제2 전극(D4-1)은 제3 트랜지스터(T3)의 제2 전극(D3)을 경유하여 유지 축전기(Cst)의 제2 유지 전극(E2) 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 연결되어 있다. 제4 트랜지스터(T4)는 전단 스캔선(152)을 통해 전달받은 전단 스캔 신호(Sn-1)에 따라 초기화 전압(Vint)을 구동 트랜지스터(T1)의 게이트 전극(G1) 및 유지 축전기(Cst)의 제2 유지 전극(E2)에 전달한다. 이에 따라 구동 트랜지스터(T1)의 게이트 전극(G1)의 게이트 전압 및 유지 축전기(Cst)가 초기화된다. 초기화 전압(Vint)은 저전압값을 가져 구동 트랜지스터(T1)를 턴 온 시킬 수 있는 전압일 수 있다.
제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달시키는 역할을 한다. 게이트 전극(G5)은 발광 제어선(153)과 연결되어 있고, 제1 전극(S5)은 구동 전압선(172)과 연결되어 있다. 제5 트랜지스터(T5)의 제2 전극(D5)은 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 구동 전류(Id)를 발광 다이오드(OLED)로 전달하는 역할을 한다. 게이트 전극(G6)은 발광 제어선(153)과 연결되어 있고, 제1 전극(S6)은 구동 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있다. 제6 트랜지스터(T6)의 제2 전극(D6)은 발광 다이오드(OLED)의 애노드와 연결되어 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(153)을 통해 전달받은 발광 제어 신호(EM)에 따라 동시에 켜지며, 제5 트랜지스터(T5)를 통하여 구동 전압(ELVDD)이 구동 트랜지스터(T1)의 제1 전극(S1)에 인가되면, 구동 트랜지스터(T1)의 게이트 전극(G1)의 전압(즉, 유지 축전기(Cst)의 제2 유지 전극(E2)의 전압)에 따라서 구동 트랜지스터(T1)가 구동 전류(Id)를 출력한다. 출력된 구동 전류(Id)는 제6 트랜지스터(T6)를 통하여 발광 다이오드(OLED)에 전달된다. 발광 다이오드(OLED)에 전류(Ioled)가 흐르게 되면서 발광 다이오드(OLED)가 빛을 방출한다.
제7 트랜지스터(T7)는 발광 다이오드(OLED)의 애노드를 초기화시키는 역할을 한다. 게이트 전극(G7)은 바이패스 제어선(158)과 연결되어 있고, 제1 전극(S7)은 발광 다이오드(OLED)의 애노드와 연결되어 있고, 제2 전극(D7)은 초기화 전압선(127)과 연결되어 있다. 바이패스 제어선(158)은 스캔선(151)에 연결되어 있을 수 있으며, 바이패스 신호(GB)는 스캔 신호(Sn)와 동일한 타이밍의 신호가 인가된다. 바이패스 제어선(158)은 스캔선(151)에 연결되지 않고 전단 스캔선(152)에 연결될 수도 있다. 바이패스 신호(GB)에 따라 제7 트랜지스터(T7)가 턴 온 되면 초기화 전압(Vint)이 발광 다이오드(OLED)의 애노드로 인가되어 초기화된다. 실시예에 따라서는 제7 트랜지스터(T7)를 포함하지 않을 수 있다.
유지 축전기(Cst)의 제1 유지 전극(E1)은 구동 전압선(172)과 연결되어 있으며, 제2 유지 전극(E2)은 구동 트랜지스터(T1)의 게이트 전극(G1), 제3 트랜지스터(T3)의 제2 전극(D3) 및 제4 트랜지스터(T4)의 제2 전극(D4)과 연결되어 있다. 그 결과 제2 유지 전극(E2)은 구동 트랜지스터(T1)의 게이트 전극(G1)의 전압을 결정하며, 제3 트랜지스터(T3)의 제2 전극(D3)을 통하여 데이터 전압(Dm)을 인가 받거나, 제4 트랜지스터(T4)의 제2 전극(D4)을 통하여 초기화 전압(Vint)을 인가 받는다.
한편, 발광 다이오드(OLED)의 애노드는 제6 트랜지스터(T6)의 제2 전극(D6) 및 제7 트랜지스터(T7)의 제1 전극(S7)과 연결되어 있으며, 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선(741)과 연결되어 있다.
도 1을 참고로 하면, 제3 트랜지스터(T3)와 구동 트랜지스터(T1) 사이에 제1 저항(R1)이 위치한다. 제1 저항(R1)은 화소 회로의 저주파 구동시, 누설 전류에 의해 구동 트랜지스터(T1)의 게이트 전압이 상승하는 것을 방지할 수 있다. 즉 저주파 구동시 누설 전류에 의해 구동 트랜지스터(T1)의 게이트 전압이 상승할 수 있고, 이 경우 구동 트랜지스터(T1)에 흐르는 전류는 감소할 수 있다. 이러한 전류의 감소에 의해 발광 다이오드(OLED)의 밝기가 변화하면서 표시 장치의 플리커가 발생할 수 있다. 그러나 본 실시예에 따른 표시 장치는 제3 트랜지스터(T3)와 구동 트랜지스터(T1) 사이에 제1 저항(R1)을 위치시켰다. 제1 저항(R1)에 의해 회로의 누설 전류가 감소하게 되고, 구동 트랜지스터(T1)의 게이트 전압 상승이 억제되며, 따라서 저주파 구동시 플리커 발생을 방지할 수 있으며 표시 장치를 안정적으로 구동할 수 있다. 이러한 제1 저항(R1)은 해당 영역의 반도체층의 두께를 다른 영역보다 얇게 하는 방법으로 구현될 수 있다. 구체적인 구조에 대하여는 이후 별도로 후술한다.
도 1의 실시예에서 화소 회로는 7개의 트랜지스터(T1-T7)와 1개의 축전기(Cst)를 포함하지만 이에 제한되지 않으며, 트랜지스터의 수와 축전기의 수, 그리고 이들의 연결은 다양하게 변경 가능하다.
일 실시예에 따른 발광 표시 장치의 한 화소의 동작에 대해 도 1 및 도 2를 참고하여 설명한다.
도 2에서 도시하고 있는 파형은 60Hz의 정상 주파수로 인가되는 파형일 수도 있지만, 그보다 낮은 주파수(예를 들면 30Hz 또는 그 이하의 주파수)로 인가되는 파형일 수도 있다. 또한, 본 실시예에 따른 발광 표시 장치는 가변 주파수가 적용되어 표시하는 화상 또는 사용자의 설정에 따라서 정상 주파수와 낮은 주파수에 따라서 화상이 표시될 수 있다. 특히, 본 실시예의 발광 표시 장치는 낮은 주파수로 화상을 표시할 때에도 플리커가 시인되지 않는다.
초기화 구간 동안 로우 레벨의 전단 스캔 신호(Sn-1)가 전단 스캔선(152)을 통해 화소(PX)로 공급된다.　그러면, 이를 인가 받은 제4 트랜지스터(T4)가 켜져, 초기화 전압(Vint)이 제4 트랜지스터(T4)를 통해 구동 트랜지스터(T1)의 게이트 전극(G1) 및 유지 축전기(Cst)의 제2 유지 전극(E2)에 인가된다. 그 결과 구동 트랜지스터(T1) 및 유지 축전기(Cst)가 초기화된다. 초기화 전압(Vint)의 전압은 저전압 값을 가지므로 구동 트랜지스터(T1)도 턴 온 된다.
이후, 데이터 기입 구간 동안 스캔선(151)을 통해 로우 레벨의 스캔 신호(Sn)가 화소(PX)로 공급된다.　로우 레벨의 스캔 신호(Sn)에 의하여 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 켜진다.
제2 트랜지스터(T2)가 턴 온 되면, 데이터 전압(Dm)이 제2 트랜지스터(T2)를 지나 구동 트랜지스터(T1)의 제1 전극(S1)으로 입력된다.
초기화 구간동안 구동 트랜지스터(T1) 및 제3 트랜지스터(T3)는 초기화 전압(Vint)에 의하여 턴 온되어 있으므로, 구동 트랜지스터(T1)의 제1 전극(S1)은 구동 트랜지스터(T1)의 제2 전극(D1) 및 제3 트랜지스터(T3)를 지나 구동 트랜지스터(T1)의 게이트 전극(G1)과 전기적으로 연결되어 있다. 그러므로, 구동 트랜지스터(T1)의 제1 전극(S1)으로 전달된 데이터 전압(Dm)은 구동 트랜지스터(T1) 및 제3 트랜지스터(T3)를 지나 구동 트랜지스터(T1)의 게이트 전극(G1)으로 전달되며, 유지 축전기(Cst)의 제2 유지 전극(E2)에 저장된다.
이 때, 제2 유지 전극(E2)에 인가되는 데이터 전압(Dm)에 의하여 구동 트랜지스터(T1)의 게이트 전극(G1)의 전압이 점점 높아지다가, 게이트 전극(G1)의 전압과 제1 전극(S1)의 전압 차이가 문턱전압(Vth)이 되면 구동 트랜지스터(T1)가 턴 오프되면서 이 때의 게이트 전극(G1)의 전압이 유지 축전기(Cst)의 제2 유지 전극(E2)에 저장되고 유지된다. 이 때 제1 전극(S1)의 전압은 데이터 전압(Dm)이므로 유지 축전기(Cst)의 제2 유지 전극(E2)에 저장되는 전압은 데이터 전압(Dm)에서 구동 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 전압값을 가진다.
한편, 기입 구간 동안에는 로우 레벨의 바이패스 신호(GB)도 제7 트랜지스터(T7)로 인가된다. 이를 인가 받은 제7 트랜지스터(T7)가 턴 온 되어 초기화 전압(Vint)이 제7 트랜지스터(T7)를 통해 발광 다이오드(OLED)의 애노드로 인가된다. 그 결과 발광 다이오드(OLED)의 애노드도 초기화된다.
그 후, 발광 구간 동안, 발광 제어선(153)으로부터 공급되는 발광 제어 신호(EM)가 로우 레벨의 값을 가져, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 켜진다. 그 결과 구동 트랜지스터(T1)의 제1 전극(S1)에는 구동 전압(ELVDD)이 인가되며, 구동 트랜지스터(T1)의 제2 전극(D1)은 발광 다이오드(OLED)와 연결된다. 구동 트랜지스터(T1)는 게이트 전극(G1)의 전압과 제1 전극(S1)의 전압(즉, 구동 전압(ELVDD)) 간의 전압 차에 따라 출력되는 구동 전류(Id)의 크기가 정해진다. 게이트 전극(G1)의 전압은 유지 축전기(Cst)의 제2 유지 전극(E2)에 저장되어 있으며, 그 전압값은 데이터 전압(Dm)에서 구동 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값을 가지므로, 구동 트랜지스터(T1)의 출력되는 구동 전류(Id)의 크기는 구동 전압(ELVDD)에서 데이터 전압(Dm)을 빼고, 그 후 문턱 전압(Vth)을 더한 값에 따라 정해진다.
이 중 문턱 전압(Vth)값은 구동 트랜지스터가 턴 온 되는데 사용되는 값이며, 다양한 문턱 전압을 가지는 구동 트랜지스터의 특성을 보상하는 역할을 한다. 또한, 구동 전압(ELVDD)은 전 화소에서 일정한 값을 가지므로, 남아 있는 데이터 전압(Dm)값에 따라서 구동 트랜지스터가 출력하는 구동 전류(Id)가 정해진다.
그러므로, 각 화소(PX)에 위치하는 구동 트랜지스터(T1)가 공정 산포로 인해 서로 다른 문턱 전압(Vth)을 가지더라도 구동 트랜지스터(T1)의 출력 전류를 일정하게 할 수 있어, 특성의 불균일성을 개선하고, 인가되는 데이터 전압(Dm)에 따라서 구동 전류(Id)를 정할 수 있다.
이상과 같은 발광 구간이 종료하면 다시 초기화 구간이 위치하여 처음부터 다시 같은 동작을 반복하게 된다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극 및 제2 전극은 전압 또는 전류가 인가되는 방향에 따라서 하나는 소스 전극이고 다른 하나는 드레인 전극이 될 수 있다.
한편, 실시예에 따라서는 초기화 구간에서의 제7 트랜지스터(T7)가 발광 다이오드(OLED)의 애노드를 초기화시키면서, 구동 트랜지스터(T1)가 실제 턴 온 되지 않는 조건에서 방출하는 소량의 전류도 발광 다이오드(OLED)쪽으로 흐르지 못하도록 할 수 있다. 이때 소량의 전류는 바이패스 전류(Ibp)로 제7 트랜지스터(T7)를 통해 초기화 전압(Vint)단으로 방출된다. 그 결과 발광 다이오드(OLED)가 불필요한 빛을 방출하지 않게 되어, 블랙 계조를 더욱 명확하게 표시하고, 대비비(contrast ratio)도 향상시키도록 할 수 있다. 이러한 경우 바이패스 신호(GB)가 전단 스캔 신호(Sn-1)와 다른 타이밍의 신호일 수도 있다. 실시예에 따라서는 제7 트랜지스터(T7)가 생략될 수도 있다.
이하에서는 도 3 및 도 4를 통하여 일 실시예에 따른 발광 표시 장치의 화소의 배치 구조를 보다 상세하게 살펴본다.
도 3은 일 실시예에 따른 발광 표시 장치의 한 화소의 배치도이고, 도 4는 도 3의 IV-IV'선을 따라 자른 단면도이다.
도 3을 참고하면, 일 실시예에 따른 발광 표시 장치는 주로 제1 방향(x)을 따라 연장하며 스캔 신호(Sn), 전단 스캔 신호(Sn-1), 발광 제어 신호(EM) 및 초기화 전압(Vint)을 각각 전달하는 스캔선(151), 전단 스캔선(152), 발광 제어선(153) 및 초기화 전압선(127)을 포함한다. 바이패스 신호(GB)는 전단 스캔선(152)을 통해 전달된다. 발광 표시 장치는 제1 방향(x)과 교차하는 제2 방향(y)을 따라 연장하며 데이터 전압(Dm) 및 구동 전압(ELVDD)을 각각 전달하는 데이터선(171) 및 구동 전압선(172)을 포함한다.
발광 표시 장치는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 유지 축전기(Cst), 및 발광 다이오드(OLED)를 포함한다.
발광 다이오드(OLED)는 화소 전극, 발광층 및 공통 전극으로 이루어진다.
구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 각각의 채널(channel)은 반도체층(130) 내에 위치한다. 뿐만 아니라 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극 및 제2 전극 중 적어도 일부도 반도체층(130)에 위치한다. 반도체층(130; 도 3에서 음영이 추가된 부분으로 이하 동일함)은 다양한 형상으로 굴곡되어 형성될 수 있다. 반도체층(130)은 폴리 실리콘으로 형성되어 있으며, 폴리 실리콘의 경우 다른 반도체에 비하여 누설 전류가 커서 저주파수 구동시 플리커가 시인될 수 있는 문제를 가질 수 있다. 하지만, 본 실시예에서는 제3 트랜지스터(T3)와 구동 트랜지스터(T1) 사이 영역의 반도체층(130)의 두께를 조절하여 누설 전류를 줄여 저주파수 구동을 가능하도록 하였다. 그 결과 산화물 반도체와 같은 별도의 반도체층을 더 형성하지 않을 수 있어 공정적인 면에서 획기적으로 시간 단축 및 비용 감소를 가능하도록 한다.
반도체층(130)은 다결정을 가지는 폴리 실리콘에 N형 불순물 또는 P형 불순물로 채널 도핑하여 형성되며, 불순물이 도핑되어 있지 않은 채널과, 채널의 양측에 위치하며 불순물이 도핑되어 있는 제1 도핑 영역 및 제2 도핑 영역을 포함한다. 제1 도핑 영역 및 제2 도핑 영역은 각각 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극 및 제2 전극에 대응되며, 제1 도핑 영역 및 제2 도핑 영역 중 하나가 소스 영역이면, 나머지 하나는 드레인 영역에 해당한다. 또한, 반도체층(130)에서 서로 다른 트랜지스터의 제1 전극과 제2 전극의 사이 영역도 도핑되어 두 트랜지스터가 서로 전기적으로 연결될 수 있다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 채널 각각은 각 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 게이트 전극과 중첩하고, 각 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극과 제2 전극 사이에 위치한다. 한편, 반도체층(130)을 도핑할 때, 게이트 전극을 형성한 후 게이트 전극을 마스크로 하여 도핑 공정을 진행하여 마스크를 줄여 비용을 감소시킬 수 있다. 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 실질적으로 동일한 적층 구조를 가질 수 있다. 이하에서는 구동 트랜지스터(T1)를 위주로 상세하게 설명하고, 나머지 트랜지스터(T2, T3, T4, T5, T6, T7)는 간략하게 설명한다.
구동 트랜지스터(T1)는 채널, 게이트 전극(155), 제1 전극(S1) 및 제2 전극(D1)을 포함한다. 구동 트랜지스터(T1)의 채널은 제1 전극(S1)과 제2 전극(D1) 사이이며, 게이트 전극(155)과 평면상 중첩한다. 채널은 굴곡되어 있는데, 이는 제한된 영역내에서 채널의 길이를 길게 형성하기 위함이다. 채널의 길이가 길어짐에 따라 구동 트랜지스터(T1)의 게이트 전극(155)에 인가되는 게이트 전압(Vg)의 구동 범위(driving range)가 넓어지며, 게이트 전압(Vg)에 따라 구동 전류(Id)가 일정하게 증가하게 된다. 그 결과, 게이트 전압(Vg)의 크기를 변화시켜 발광 다이오드(OLED)에서 방출되는 광의 계조를 보다 세밀하게 제어할 수 있으며, 발광 표시 장치의 표시 품질도 향상시킬 수 있다. 또한, 채널이 한 방향으로 연장되지 않고 여러 방향으로 연장되므로, 제조 공정에서 방향성에 따른 영향이 상쇄되어 공정 산포 영향이 줄어드는 장점도 있다. 따라서 공정 산포로 인해 구동 트랜지스터(T1)의 특성이 표시 장치의 영역에 따라 달라짐으로 인해 발생할 수 있는 얼룩 불량(예컨대, 동일한 데이터 전압(Dm)이 인가되더라도 화소에 따라 휘도 차가 발생) 같은 화질 저하를 방지할 수 있다. 이러한 채널의 형상은 도시된 Ω형에 제한되지 않고 다양할 수 있다.
게이트 전극(155)은 채널과 평면상 중첩한다. 제1 전극(S1) 및 제2 전극(S2)은 채널의 양측에 각각 위치한다. 게이트 전극(155)의 위에는 유지선(126)의 확장된 부분이 절연되어 위치한다. 유지선(126)의 확장된 부분은 게이트 전극(155)과 제2 게이트 절연막을 사이에 두고 평면상 중첩하여 유지 축전기(Cst)를 구성한다. 유지선(126)의 확장된 부분은 유지 축전기(Cst)의 제1 전극(도 1의 E1)이며, 게이트 전극(155)은 제2 유지 전극(도 1의 E2)을 이룬다. 유지선(126)의 확장된 부분은 게이트 전극(155)이 제1 데이터 연결 부재(71)와 연결될 수 있도록 개구(56)가 형성되어 있다. 개구(56)의 내에서 게이트 전극(155)의 상부면과 제1 데이터 연결 부재(71)가 접촉 구멍(61)을 통하여 전기적으로 연결된다. 제1 데이터 연결 부재(71)는 제3 트랜지스터(T3)의 제2 전극(D3)과 연결되어 구동 트랜지스터(T1)의 게이트 전극(155)과 제3 트랜지스터(T3)의 제2 전극(D3)을 연결시킨다.
제2 트랜지스터(T2)의 게이트 전극은 스캔선(151)의 일부일 수 있다. 제2 트랜지스터(T2)의 제1 전극에는 데이터선(171)이 접촉 구멍(62)을 통해 연결되어 있으며, 제1 전극(S2) 및 제2 전극(D2)이 반도체층(130) 상에 위치할 수 있다.
제3 트랜지스터(T3)는 서로 인접하는 두 개의 트랜지스터(T3-1, T3-2)가 듀얼 구조를 가지면서 형성되어 있다. 이 두 트랜지스터(T3-1, T3-2)가 합하여 제3 트랜지스터(T3)의 역할을 수행한다. 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 게이트 전극(G3-1, G3-2)은 동일한 스캔선(151)상에 형성되어 있으며, 제3-1 트랜지스터(T3-1)의 제1 전극(S3-1) 및 제3-2 트랜지스터(T3-2)의 제2 전극(D3-2)은 서로 연결되어 있다. 또한, 제3-2 트랜지스터(T3-2)의 제1 전극(S3-2)은 반도체층(130)을 통하여 구동 트랜지스터(T1)의 제2 전극(D1) 및 제6 트랜지스터(T6)의 제1 전극(S6)과 연결되어 있으며, 제3-1 트랜지스터(T3-1)의 제2 전극(D3-1)은 접촉 구멍(63)을 통해 연결된 데이터 연결 부재(71)를 통하여 구동 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다.
이와 같은 듀얼 구조를 통하면 누설 전류를 일부 감소시킬 수 있지만, 저주파수로 구동하는 경우에는 여전히 플리커가 시인될 수 있어 다음과 같이 제3 트랜지스터(T3)와 구동 트랜지스터(T1) 사이의 반도체층(130)의 두께를 감소시킬 필요가 있다.
도 3 및 도 4를 참고로 하면, 제3 트랜지스터(T3) 근처의 반도체층(130)은 제1 두께(H1)를 갖는 제1 영역(130A) 및 제2 두께(H2)를 갖는 제2 영역(130B)을 포함한다. 이때 제2 두께(H2)는 제1 두께(H1)보다 얇을 수 있다. 일례로 제1 두께(H1)는 400Å 내지 500Å이고 제2 두께(H2)는 300Å 내지 400Å일 수 있다. 또한, 일례로 제2 두께(H2)는 제1 두께(H1)의 60% 내지 90%의 두께를 가질 수 있다. 또는, 제1 두께(H1)와 제2 두께(H2)의 차이는 80 Å 내지 120 일 수 있다.
도 3에 도시된 바와 같이 제1 영역(130A)에는 제3 트랜지스터(T3)가 위치하고, 제2 영역(130B)은 제3 트랜지스터(T3)와 인접한 영역일 수 있다. 도 3에 도시된 바와 같이 반도체층(130)의 대부분의 영역은 제1 영역(130A)에 해당하고, 제3 트랜지스터(T3)와 인접한 일부 영역이 제2 영역(130B) 일 수 있다. 이후 별도로 설명하겠으나, 이렇게 두께가 얇은 제2 영역(130B)이 화소 회로의 누설 전류를 감소시킬 수 있다.
도 3에서는 제2 영역(130B)이 제3 트랜지스터(T3) 부근에 위치하는 실시예가 도시되었으나, 실시예에 따라 제2 영역(130B)의 위치는 다양할 수 있다. 이후 설명할 다양한 실시예에서, 제2 영역(130B)의 위치는 달라질 수 있다.
제4 트랜지스터(T4)도 듀얼 구조를 가지는 두 개의 제4 트랜지스터(T4-1, T4-2)로 이루어져 있다. 이 두 트랜지스터(T4-1, T4-2)가 합하여 제4 트랜지스터(T4)의 역할을 수행한다. 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 게이트 전극(G4-1, G4-2)은 동일한 전단 스캔선(152)상에 형성되어 있으며, 제4-1 트랜지스터(T4-1)의 제1 전극(S4-1) 및 제4-2 트랜지스터(T4-2)의 제2 전극(D4-2)은 서로 연결되어 있다. 또한, 제4-1 트랜지스터(T4-1)의 제2 전극(D4-1)은 접촉 구멍(63)을 통해 연결된 데이터 연결 부재(71)를 통하여 구동 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있으며, 제4-2 트랜지스터(T4-2)의 제1 전극(S4-2)은 접촉 구멍(65)을 통해 연결된 제2 데이터 연결 부재(72)를 통하여 초기화 전압선(127)과 연결되어 있다.
두 개의 제4 트랜지스터(T4-1, T4-2)는 전단 스캔선(152)과 반도체층(130)이 만나는 부분에 형성되어 있으며, 반도체층(130)은 상측으로 연장되다가 일 방향으로 연장된 후 다시 하측으로 연장되면서 전단 스캔선(152)과 두 번 만나는 구조를 가진다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(153)의 일부일 수 있다. 제5 트랜지스터(T5)의 제1 전극(S5)에는 구동 전압선(172)이 접촉 구멍(67)을 통해 연결되어 있으며, 제2 전극(D5)은 반도체층(130)을 통하여 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(153)의 일부일 수 있다. 제6 트랜지스터(T6)의 제2 전극(D6)에는 제3 데이터 연결 부재(73)가 접촉 구멍(69)을 통해 연결되어 있으며, 제1 전극(S6)은 반도체층(130)을 통하여 구동 트랜지스터의 제2 전극(D1)과 연결되어 있다.
제7 트랜지스터(T7)의 게이트 전극은 전단 스캔선(152)의 일부일 수 있다. 제7 트랜지스터(T7)의 제1 전극(S7)에는 제3 데이터 연결 부재(73)가 접촉 구멍(81)을 통해 연결되어 있고, 제2 전극은 제4 트랜지스터(T4)의 제1 전극(S4)과 연결되어 있다.
유지 축전기(Cst)는 제2 게이트 절연막(142)을 사이에 두고 중첩하는 제1 유지 전극(E1)과 제2 유지 전극(E2)을 포함한다. 제2 유지 전극(E2)은 구동 트랜지스터(T1)의 게이트 전극(155)에 해당하고, 제1 유지 전극(E1)은 유지선(126)의 확장된 부분일 수 있다. 여기서, 제2 게이트 절연막(142)은 유전체가 되며, 유지 축전기(Cst)에서 축전된 전하와 제1 및 제2 유지 전극들(E1, E2) 사이의 전압에 의해 정전 용량(capacitance)이 결정된다. 게이트 전극(155)을 제2 유지 전극(E2)으로 사용함으로써, 화소 내에서 큰 면적을 차지하는 구동 트랜지스터(T1)의 채널에 의해 좁아진 공간에서 유지 축전기(Cst)를 형성할 수 있는 공간을 확보할 수 있다.
제1 유지 전극(E1)에는 구동 전압선(172)이 접촉 구멍(68)을 통해 연결되어 있다. 따라서 유지 축전기(Cst)는 구동 전압선(172)을 통해 제1 유지 전극(E1)에 전달된 구동 전압(ELVDD)과 게이트 전극(155)의 게이트 전압(Vg) 간의 차에 대응하는 전하를 저장한다.
제2 데이터 연결 부재(72)는 접촉 구멍(64)을 통해 초기화 전압선(127)과 연결되어 있다. 제3 데이터 연결 부재(73)에는 화소 전극(미도시)이 접촉 구멍(81)을 통해 연결되어 있다.
제3 트랜지스터(T3)의 듀얼 구조의 두 트랜지스터(T3-1, T3-2)와 인접하여 기생 축전기 제어 패턴(79)이 위치할 수 있다. 화소 내에는 기생 축전기가 존재하는데, 기생 축전기에 인가되는 전압이 변하면 화질 특성이 바뀔 수 있다. 기생 축전기 제어 패턴(79)에는 구동 전압선(172)이 접촉 구멍(66)을 통해 연결되어 있다. 이로 인해, 기생 축전기에 일정한 직류 전압인 구동 전압(ELVDD)을 인가됨으로써 화질 특성이 바뀌는 것을 방지할 수 있다. 기생 축전기 제어 패턴(79)은 도시된 것과 다른 영역에 위치할 수도 있고, 구동 전압(ELVDD) 외의 전압이 인가될 수도 있다. 또한, 실시예에 따라서는 생략될 수도 있다.
그러면 이하에서, 도 3 및 도 4를 참고로 하여 일 실시예에 따른 발광 표시 장치의 단면상 구조에 대해 적층 순서에 따라 설명한다.
일 실시예에 따른 발광 표시 장치는 유리 기판과 같은 리지드(rigid)한 기판 또는 플라스틱이나 폴리 이미드(PI)와 같은 플렉서블한 재질로 형성된 기판(110)을 사용한다. 기판(110) 위에는 배리어층(111)이 위치하고, 배리어층(111) 위에는 버퍼층(112)이 위치한다. 배리어층(111) 및 버퍼층(112)은 산화 규소, 질화 규소, 산화 알루미늄 등의 무기 절연 물질을 포함할 수 있으며, 또한, 폴리이미드 아크릴(에폭시 첨가) 등의 유기 절연 물질도 포함할 수 있다.
버퍼층(112) 위에는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 채널, 제1 전극 및 제2 전극을 포함하며, 폴리 실리콘으로 형성된 반도체층(130)이 위치한다.
이때 제3 트랜지스터(T3)와 인접한 반도체층(130)의 두께가 다른 영역의 반도체층(130)의 두께보다 얇을 수 있다. 즉, 반도체층(130)은 제1 두께(H1)를 갖는 제1 영역(130A) 및 제2 두께(H2)를 갖는 제2 영역(130B)을 포함할 수 있고, 이때 제2 두께(H2)는 제1 두께(H1)보다 얇을 수 있다.
도 4를 참고로 하면, 제3 트랜지스터(T3)와 인접한 반도체층(130)의 두께가 다른 영역의 반도체층(130)의 두께보다 얇을 수 있다. 즉, 반도체층(130)은 제1 두께(H1)를 갖는 제1 영역(130A) 및 제2 두께(H2)를 갖는 제2 영역(130B)을 포함할 수 있고, 이때 제2 두께(H2)는 제1 두께(H1)보다 얇을 수 있다. 일례로 제1 두께(H1)는 400Å 내지 500Å이고 제2 두께(H2)는 300Å 내지 400Å일 수 있다. 또한, 일례로 제2 두께(H2)는 제1 두께(H1)의 60% 내지 90%의 두께를 가질 수 있다. 또는, 제1 두께(H1)와 제2 두께(H2)의 차이는 80 Å 내지 120 일 수 있다.
상술한 반도체층(130)의 제2 두께(H2)는 누설 전류를 효과적으로 감소하기 위한 두께 범위이다. 즉 제2 두께(D2)가 제1 두께(H1)의 60% 미만의 두께를 갖는 경우에는 제2 두께(D2)가 지나치게 얇아지고, 저항이 지나치게 증가하여 표시 장치의 효율이 감소할 수 있다. 또한, 제2 두께(D2)가 제1 두께(H1)의 90% 초과의 두께를 갖는 경우 누설 전류 감소 효과가 거의 없을 수 있다.
도 3및 도 4를 동시에 참고로 하면 반도체층(130)의 제2 영역(130B)은 제3 트랜지스터(T3)와 구동 트랜지스터(T1)의 게이트 전극이 연결되는 영역 사이에 위치한다. 즉 본 실시예에서, 반도체층(130)의 대부분은 제1 두께(H1)를 갖는 제1 영역(130A)이고, 도 4에 도시된 바와 같이 구동 트랜지스터(T1)와 제3 트랜지스터(T3)가 연결되는 일부 영역에서 반도체층(130)의 제2 두께(H2)를 가질 수 있다. 이렇게 두께가 더 얇은 제2 영역(130B)은 화소 회로의 누설 전류를 감소시킬 수 있다. 두께가 얇은 반도체층(130)의 제2 영역(130B)에 의해 누설 전류가 감소하는바, 제2 영역(130B)은 도 1에 도시된 바와 같이 제1 저항(R1)으로 기능할 수 있다. 구체적인 누설 전류 감소 효과는 이후 도 8 내지 도 10을 참고로 하여 후술한다.
다시 도 3 및 도 4를 참고로 하면 반도체층(130) 위에는 이를 덮는 제1 게이트 절연막(141)이 위치한다.
여기서, 제1 게이트 절연막(141)은 단일층의 실리콘 산화막(SiOx)으로 형성되거나, 실리콘 산화막(SiOx)위에 실리콘 질화막(SiNx)이 위치하는 이중막으로 형성될 수 있다. 또한, 제1 게이트 절연막(141)의 두께는 800Å 이상 1200Å 이하일 수 있다.
제1 게이트 절연막(141) 위에는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 게이트 전극(제2 유지 전극(E2)), 스캔선(151), 전단 스캔선(152) 및 발광 제어선(153)을 포함하는 제1 게이트 도전체가 위치한다. 제1 게이트 도전체 위에는 이를 덮는 제2 게이트 절연막(142)이 위치한다. 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)은 질화 규소, 산화 규소, 및 산화 알루미늄 등의 물질로 형성될 수 있다. 제2 게이트 절연막(142) 위에는 유지선(126), 제1 유지 전극(E1), 초기화 전압선(127) 및 기생 축전기 제어 패턴(79)을 포함하는 제2 게이트 도전체가 위치한다.
제2 게이트 도전체 위에는 이를 덮는 층간 절연막(160)이 위치한다. 층간 절연막(160)은 질화 규소, 산화 규소, 및 산화 알루미늄 등의 물질로 형성될 수 있고, 유기 절연 물질로 형성될 수도 있다. 층간 절연막(160) 위에는 데이터선(171), 구동 전압선(172), 제1 데이터 연결 부재(71), 제2 데이터 연결 부재(72) 및 제3 데이터 연결 부재(73)를 포함하는 데이터 도전체가 위치한다.
데이터 도전체 위에는 이를 덮는 보호막(180)이 위치한다. 평탄화막으로도 불리는 보호막(180)은 유기 절연 물질을 포함할 수 있다. 보호막(180) 위에는 화소 전극(도시하지 않음)이 위치한다. 화소 전극은 보호막(180)에 형성된 접촉 구멍(81)을 통하여 제3 데이터 연결 부재(73)와 연결되어 있다. 보호막(180) 및 화소 전극의 위에는 격벽(도시하지 않음)이 위치한다. 격벽은 화소 전극과 중첩하는 오픈 부분을 가지며, 오픈 부분에 발광층이 위치한다. 발광층 및 격벽의 위에는 공통 전극(도시하지 않음)이 위치한다. 화소 전극, 발광층 및 공통 전극은 발광 다이오드(OLED)를 이룬다.
실시예에 따라서는 화소 전극이 정공 주입 전극인 애노드일 수 있고, 공통 전극이 전자 주입 전극인 캐소드일 수 있다. 이와 반대로, 화소 전극이 캐소드일 수 있고, 공통 전극이 애노드일 수도 있다. 화소 전극 및 공통 전극으로부터 각각 정공과 전자가 발광층 내부로 주입되면, 주입된 정공과 전자가 결합한 엑시톤이 여기 상태로부터 기저 상태로 떨어질 때 발광하게 된다. 여기서 발광층은 유기 물질을 포함하는 유기 발광층이거나 무기 물질로 형성되는 무기 발광층일 수 있다.
제1 게이트 도전체로 형성되는 스캔선(151), 전단 스캔선(152) 및 발광 제어선(153)은 제1 방향(x)으로 연장되며, 제2 게이트 도전체로 형성되는 유지선(126) 및 초기화 전압선(127)도 제1 방향(x)으로 연장되어 있다. 한편, 데이터 도전체로 형성되는 데이터선(171) 및 구동 전압선(172)은 제2 방향(y)으로 연장되어 있다.
데이터선(171)은 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(62)을 통해 제2 트랜지스터(T2)의 제1 전극과 연결되어 있다.
구동 전압선(172)은 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(67)을 통해 제5 트랜지스터(T5)의 제1 전극(S5)에 연결되어 있고, 층간 절연막(160)에 형성된 접촉 구멍(68)을 통해 유지선(126)의 확장된 부분(제1 유지 전극(E1))과 연결되어 있고, 층간 절연막(160)에 형성된 접촉 구멍(66)을 통해 기생 축전기 제어 패턴(79)에 연결되어 있다.
제1 데이터 연결 부재(71)의 일단은 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(61)을 통하여 게이트 전극(155)과 연결되어 있으며, 타단은 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(63)을 통해 제3 트랜지스터(T3)의 제2 전극(D3) 및 제4 트랜지스터(T4)의 제2 전극(D4)과 연결되어 있다.
제2 데이터 연결 부재(72)의 일단은 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(65)을 통해 제4 트랜지스터(T4)의 제1 전극(S4)과 연결되어 있고, 타단은 층간 절연막(160)에 형성된 접촉 구멍(64)을 통해 초기화 전압선(127)에 연결되어 있다.
제3 데이터 연결 부재(73)는 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(69)을 통해 제6 트랜지스터(T6)의 제2 전극(D6)과 연결되어 있다.
도시하지 않았으나, 공통 전극의 위에는 발광 다이오드(OLED)를 보호하는 봉지층(도시되지 않음)이 위치한다. 봉지층은 공통 전극과 접할 수 있고, 공통 전극과 이격되어 있을 수도 있다. 봉지층은 무기막과 유기막이 적층된 박막 봉지층일 수 있으며, 무기막, 유기막, 무기막으로 구성된 3중층을 포함할 수 있다. 공통 전극과 봉지층 사이에는 캐핑층 및 기능층이 위치할 수도 있다.
실시예에 따라서는 봉지층의 위에는 터치 전극이 형성되어 터치도 감지할 수 있도록 형성할 수 있다.
이상과 같이 본 실시예에 따른 표시 장치는 제3 트랜지스터와 제1 트랜지스터의 게이트 전극이 연결되는 영역에서 반도체층(130)의 두께를 다른 부분보다 얇게 하였다. 이렇게 두께가 얇은 반도체층(130) 영역은 제3 트랜지스터(T3)에서 구동 트랜지스터(T1)로 향하는 누설 전류를 감소시키고, 저주파 구동시 플리커가 발생하는 것을 방지할 수 있다.
이때 이러한 반도체층(130)은 비정질 실리콘을 폴리 실리콘으로 결정화 한 후에 부분적으로 식각하는 방법으로 제조될 수 있다.
도 5 내지 도 7은 본 실시예에 따라 반도체층(130)의 제1 영역(130A) 및 제2 영역(130B)을 제조하는 과정을 도시한 것이다.
도 5를 참고로 하면 먼저 기판(110) 위에 비정질 실리콘층을 형성한다. 이러한 비정질 실리콘층을 결정화하여 폴리 실리콘층을 형성한다. 다음, 이온 도핑을 통해 반도체층(130)을 형성한다. 도 5는 결정화된 폴리 실리콘층에 이온 도핑이 이루어지는 구성이 도시되어 있다.
다음, 도 6을 참고로 하면 반도체층(130) 위에 포토 레지스트(700)를 위치시킨다. 이때 포토 레지스트(700)는 반도체층(130)의 두께가 얇아질 영역과는 중첩하지 않을 수 있다. 즉, 포토 레지스트(700)는 반도체층(130)의 제1 영역(130A)과 중첩하고, 제2 영역(130B)과는 중첩하지 않을 수 있다.
다음 도 6을 참고로 하면, 반도체층(130)을 식각한다. 이때 식각은 식각액을 이용한 습식 식각일 수 있으나 이에 제한되지는 않는다. 식각액은 BOE (Buffered Oxide Etch)일 수 있으나 이에 제한되지는 않는다. 도 6의 식각 과정에서 식각액은 포토 레지스트(700)와 중첩하지 않는 반도체층(130)을 식각한다. 이 때 포토 레지스트(700)와 중첩하는 반도체층(130)은 식각되지 않고 포토 레지스트(700)와 중첩하지 않는 반도체층(130)만 식각되어 두께가 얇아진다.
도 7은 식각된 반도체층(130)을 도시한 것이다. 도 7을 참고로 하면 반도체층(130)은 제1 두께(H1)를 갖는 제1 부분(130A) 및 제2 두께(H2)를 갖는 제2 영역(130B)을 포함한다.
이 때, 도 7에서 제2 두께(H2)는 제1 두께(H1)보다 100Å 얇을 수 있다. 일례로, 제1 두께(H1)는 400Å 내지 500Å이고 제2 두께(H2)는 300Å 내지 400Å일 수 있다. 제2 두께(H2)는 제1 두께(H1)보다 10% 내지 40% 얇을 수 있다. 이렇게 반도체층(130)의 두께가 얇은 제1 영역(130A)은 표시 장치의 누설 전류를 감소시킬 수 있다.
도 8 내지 도 10은 반도체층(130)의 두께 감소에 의해 누설 전류가 감소하는 원리를 도시한 것이다.
도 8은 반도체층(130)의 단면을 개략적으로 도시한 것으로, 결정질 실리콘층으로 이루어진 반도체층(130)에서 댕글링 본드(DB), 정상 결합(NB), 약한 결합(WB)을 표시한 것이다. 이러한 댕글링 본드(DB)는 누설 전류의 양을 증가시키는 원인이 된다. 도 8을 참고로 하면 댕글링 본드(DB)는 반도체층(130)의 표면에 집중되어 있다.
도 8에는 식각에 의해 에칭되는 영역이 도시되어 있다. 도 8에 도시된 바와 같이 식각은 반도체층(130)의 표면부터 이루어진다. 따라서 식각 과정에서 반도체층(130)의 표면에 위치하는 다수의 댕글링 본드가 제거된다. 식각에 의해 댕글링 본드가 제거되는바, 표면이 식각된 반도체층의 경우 그렇지 않은 반도체층에 비하여 누설 전류를 감소시킬 수 있다.
또한 도 5 내지 도 7에서 검토한 바와 같이 본 실시예에 따른 표시 장치의 반도체층(130)은 비정질 실리콘을 결정화 시킨 후, 폴리 실리콘 상태에서 식각한다. 비정질 실리콘을 결정화하는 단계에서 다수의 그레인이 형성되고, 그레인과 그레인 사이에서 그레인 바운더리가 형성되게 된다. 이때 그레인보다 그레인 바운더리에 댕글링 본드가 더 많이 위치하게 된다. 도 9는 반도체층의 그레인에서 댕글링 본드의 농도(DOS, Defect of density)를 도시한 것이고, 도 10은 반도체층의 그레인 바운더리에서의 댕글링 본드의 농도(DOS, Defect of density)를 도시한 것이다. 도 9 및 도 10에서 음영으로 표시한 영역이 댕글링 본드의 양이다. 도 9 및 도 10에서 그래프의 가로길이는 밴드 갭이고, 도 9 및 도 10은 각 에너지 레벨에서 댕글링 본드의 수를 도시한 것이다. 도 9 및 도 10을 비교로 하면, 그레인(도 9) 보다 그레인 바운더리(도 10)의 댕글링 본드의 양이 더 많을 것을 확인할 수 있었다.
따라서 비정질 실리콘 상태에서 식각하는 것보다, 결정화하여 그레인 및 그레인 바운더리가 형성된 폴리 실리콘 상태에서 식각하는 것이 댕글링 본드를 효과적으로 제거할 수 있고, 댕글링 본드에 의한 누설 전류의 발생을 방지할 수 있다. 따라서 본 실시예에 따른 반도체층(130)은 결정화된 폴리 실리콘 상태에서 식각될 수 있다.
도 1 내지 도 4에서는 반도체층(130)의 두께가 얇은 제2 영역(130B)이 구동 트랜지스터(T1)의 게이트 전극과 제3 트랜지스터(T3) 사이에 위치하는 구성을 도시하였으나 본 발명은 이에 제한되지 않는다.
반도체층(130)은 구동 트랜지스터(T1)로 흐르는 누설 전류의 양을 감소시킬 수 있는 곳이라면 어디에서도 얇은 두께를 가질 수 있다.
도 11은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다. 도 12는 도 11의 실시예에 따른 표시 장치에서 반도체층(130)의 일부 영역을 도시한 것이다.
도 11을 참고로 하면, 본 실시예에 따른 표시 장치는 제1 저항(R1)의 위치가 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2)사이라는 점을 제외하고는 도 1과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 11을 참고로 하면 본 실시예에서, 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2)사이에 제1 저항(R1)이 위치한다. 앞서 설명한 바와 같이 제1 저항(R1)은 다른 영역보다 반도체층(130)의 두께가 얇은 부분을 의미한다. 이 경우에도 도 1에서와 동일하게 제3 트랜지스터(T3)로부터 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 12는 도 11의 실시예에 대하여 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2)의 반도체층(130)을 간략히 도시한 것이다. 도 12에 각 트랜지스터의 도핑 영역(DA) 및 비도핑 영역(NDA)을 구분하여 표시하였다. 도핑 영역(DA)은 도 5에서와 같이 반도체층(130)에 도핑이 이루어진 영역이고, 비도핑 영역(NDA)은 도핑 과정에서 게이트 전극 등에 의해 커버되어 있어 도핑이 이루어지지 않은 영역으로 각각의 트랜지스터의 채널로 기능한다.
도 12를 참고로 하면, 본 실시예에 따른 반도체층(130)은 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2) 사이의 영역에서 두께가 얇다. 즉 반도체층(130)은 제1 두께(H1)를 갖는 제1 영역(130A) 및 제2 두께(H2)를 갖는 제2 영역(130B)을 포함한다. 제1 영역(130A)에는 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)가 위치하고, 제2 영역(130B)은 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2) 사이에 위치한다. 도 12에서 두께가 얇은 제2 영역(130B)은 도 11의 제1 저항(R1)에 대응하는 영역이며, 앞서 설명한 바와 같은 원리로 누설 전류의 양을 감소시킬 수 있다. 이때, 제1 두께(H1)는 400Å 내지 500Å이고 제2 두께(H2)는 300Å 내지 400Å일 수 있다.
도 13은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다. 도 14는 도 13의 실시예에 따른 표시 장치에서 반도체층(130)의 일부 영역을 도시한 것이다.
도 13을 참고로 하면, 본 실시예에 따른 표시 장치는 제3-1 트랜지스터(T3-1)의 두께가 제3-2 트랜지스터(T3-2)의 두께보다 얇다. 도 13에서, 반도체층(130)의 두께가 얇은 영역은 굵은 선으로 도시하였다. 도 13의 실시예의 경우, 제3-1 트랜지스터(T3-1)의 두께가 제3-2 트랜지스터(T3-2)의 두께보다 얇다는 점을 제외하고는 도 1과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 이렇게 제3-1 트랜지스터(T3-1)의 두께가 얇아지는 경우에도, 앞서 설명한 바와 같이 제3-1 트랜지스터(T3-1)로부터 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 14는 도 13의 실시예에 대하여 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2)의 반도체층(130)을 간략히 도시한 것이다. 도 14를 참고로 하면, 본 실시예에 따른 제3-1 트랜지스터(T3-1)의 반도체층(130)의 두께가 제3-2 트랜지스터(T3-2)의 반도체층(130)의 두께보다 얇다. 즉 반도체층(130)은 제1 두께(H1)를 갖는 제1 영역(130A) 및 제2 두께(H2)를 갖는 제2 영역(130B)을 포함한다. 제1 영역(130A)에는 제3-2 트랜지스터(T3-2)가 위치하고, 제2 영역(130B)에는 제3-1 트랜지스터(T3-1)가 위치한다. 이렇게 두께가 얇은 제3-1 트랜지스터(T3-1)는 앞서 설명한 바와 같은 원리로 누설 전류의 양을 감소시킬 수 있다. 이때, 제1 두께(H1)는 400Å 내지 500Å이고 제2 두께(H2)는 300Å 내지 400Å일 수 있다.
도 15는 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다. 도 16는 도 15의 실시예에 따른 표시 장치에서 반도체층(130)의 일부 영역을 도시한 것이다.
도 15를 참고로 하면, 본 실시예에 따른 표시 장치는 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 두께가 다른 트랜지스터, 일례로 구동 트랜지스터(T1)의 두께보다 얇다. 도 13에서, 반도체층(130)의 두께가 얇은 영역은 굵은 선으로 도시하였다. 도 15의 실시예의 경우, 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 두께가 구동 트랜지스터(T1)의 두께보다 얇다는 점을 제외하고는 도 1과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 이렇게 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 두께가 얇아지는 경우에도, 앞서 설명한 바와 같이 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)를 통해 로부터 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 16은 도 15의 실시예에 대하여 제3-1 트랜지스터(T3-1)와 구동 트랜지스터(T1)의 반도체층(130)을 간략히 도시한 것이다. 도 15 및 도 16을 동시에 참고로 하면, 본 실시예에 따른 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 반도체층(130)의 두께가 구동 트랜지스터(T1)의 반도체층(130)의 두께보다 얇다. 즉 반도체층(130)은 제1 두께(H1)를 갖는 제1 영역(130A) 및 제2 두께(H2)를 갖는 제2 영역(130B)을 포함한다. 제1 영역(130A)에는 구동 트랜지스터(T1)가 위치하고, 제2 영역(130B)에는 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)가 위치한다. 이렇게 두께가 얇은 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)는 앞서 설명한 바와 같은 원리로 누설 전류의 양을 감소시킬 수 있다. 이때, 제1 두께(H1)는 400Å 내지 500Å이고 제2 두께(H2)는 300Å 내지 400Å일 수 있다.
도 17은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다. 도 18은 도 17의 실시예에 따른 표시 장치에서 반도체층(130)의 일부 영역을 도시한 것이다.
도 17을 참고로 하면, 본 실시예에 따른 표시 장치는 제4 트랜지스터(T4)와 구동 트랜지스터(T1)의 게이트 전극 사이에 제2 저항(R2)이 위치한다는 점을 제외하고는 도 1과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 앞서 설명한 바와 같이 제2 저항(R2)은 다른 영역보다 반도체층(130)의 두께가 얇은 부분을 의미한다. 도 17에서와 같이 제4 트랜지스터(T4)와 구동 트랜지스터(T1)의 사이에 제2 저항(R2)이 위치하는 경우에도, 제4 트랜지스터(T4)로부터 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 18은 도 17의 실시예에 대하여 제4-1 트랜지스터(T4-1) 및 그 부근의 반도체층(130)을 간략히 도시한 것이다. 도 18를 참고로 하면, 본 실시예에 따른 반도체층(130)은 제1 두께(H1)를 갖는 제1 영역(130A) 및 제2 두께(H2)를 갖는 제2 영역(130B)을 포함한다. 제1 영역(130A)에는 제4-1 트랜지스터(T4-1)가 위치하고, 제2 영역(130B)은 도 17에 도시된 제2 저항(R2)을 구성한다. 이렇게 두께가 얇은 제2 영역(130B)은 앞서 설명한 바와 같은 원리로 누설 전류의 양을 감소시킬 수 있다. 이때, 제1 두께(H1)는 400Å 내지 500Å이고 제2 두께(H2)는 300Å 내지 400Å일 수 있다.
도 19는 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다. 도 20은 도 19의 실시예에 따른 표시 장치에서 반도체층(130)의 일부 영역을 도시한 것이다.
도 19를 참고로 하면, 본 실시예에 따른 표시 장치는 제2 저항(R2)의 위치가 제4-1 트랜지스터(T4-1)와 제4-2 트랜지스터(T4-2)사이라는 점을 제외하고는 도 17과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 19를 참고로 하면 본 실시예에서, 제4-1 트랜지스터(T4-1)와 제4-2 트랜지스터(T4-2)사이에 제2 저항(R2)이 위치한다. 앞서 설명한 바와 같이 제2 저항(R2)은 다른 영역보다 반도체층(130)의 두께가 얇은 부분을 의미한다. 이 경우에도 도 17에서와 동일하게 제4 트랜지스터(T4)로부터 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 20은 도 19의 실시예에 대하여 제4-1 트랜지스터(T4-1)와 제4-2 트랜지스터(T4-2)의 반도체층(130)을 간략히 도시한 것이다. 도 20을 참고로 하면, 본 실시예에 따른 반도체층(130)은 제4-1 트랜지스터(T4-1)와 제4-2 트랜지스터(T4-2) 사이의 영역에서 두께가 얇다. 즉 반도체층(130)은 제1 두께(H1)를 갖는 제1 영역(130A) 및 제2 두께(H2)를 갖는 제2 영역(130B)을 포함한다. 제1 영역(130A)에는 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)가 위치하고, 제2 영역(130B)은 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2) 사이에 위치한다. 도 20에서 두께가 얇은 제2 영역(130B)은 도 19의 제2 저항(R2)에 대응하는 영역이며, 앞서 설명한 바와 같은 원리로 누설 전류의 양을 감소시킬 수 있다. 이때, 제1 두께(H1)는 400Å 내지 500Å이고 제2 두께(H2)는 300Å 내지 400Å일 수 있다.
도 21은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다. 도 22는 도 21의 실시예에 따른 표시 장치에서 반도체층(130)의 일부 영역을 도시한 것이다.
도 21을 참고로 하면, 본 실시예에 따른 표시 장치는 제4-1 트랜지스터(T4-1)의 두께가 제4-2 트랜지스터(T4-2)의 두께보다 얇다. 도 21에서, 반도체층(130)의 두께가 얇은 영역은 굵은 선으로 도시하였다. 도 21의 실시예의 경우, 제4-1 트랜지스터(T4-1)의 두께가 제4-2 트랜지스터(T4-2)의 두께보다 얇다는 점을 제외하고는 도 17과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 이렇게 제4-1 트랜지스터(T4-1)의 두께가 얇아지는 경우에도, 앞서 설명한 바와 같이 제4-1 트랜지스터(T4-1)를 통해 로부터 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 22는 도 21의 실시예에 대하여 제4-1 트랜지스터(T4-1)와 제4-2 트랜지스터(T4-2)의 반도체층(130)을 간략히 도시한 것이다. 도 22를 참고로 하면, 본 실시예에 따른 제4-1 트랜지스터(T4-1)의 반도체층(130)의 두께가 제4-2 트랜지스터(T4-2)의 반도체층(130)의 두께보다 얇다. 즉 반도체층(130)은 제1 두께(H1)를 갖는 제1 영역(130A) 및 제2 두께(H2)를 갖는 제2 영역(130B)을 포함한다. 제1 영역(130A)에는 제4-2 트랜지스터(T4-2)가 위치하고, 제2 영역(130B)에는 제4-1 트랜지스터(T4-1)가 위치한다. 이렇게 두께가 얇은 제4-1 트랜지스터(T4-1)는 앞서 설명한 바와 같은 원리로 누설 전류의 양을 감소시킬 수 있다. 이때, 제1 두께(H1)는 400Å 내지 500Å이고 제2 두께(H2)는 300Å 내지 400Å일 수 있다.
도 23은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다. 도 24는 도 15의 실시예에 따른 표시 장치에서 반도체층(130)의 일부 영역을 도시한 것이다.
도 23을 참고로 하면, 본 실시예에 따른 표시 장치는 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 두께가 다른 트랜지스터, 일례로 구동 트랜지스터(T1)의 두께보다 얇다. 도 23에서, 반도체층(130)의 두께가 얇은 영역은 굵은 선으로 도시하였다. 도 23의 실시예의 경우, 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 두께가 구동 트랜지스터(T1)의 두께보다 얇다는 점을 제외하고는 도 17과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 이렇게 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 두께가 얇아지는 경우에도, 앞서 설명한 바와 같이 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)를 통해 로부터 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 24는 도 23의 실시예에 대하여 제4-1 트랜지스터(T4-1)와 구동 트랜지스터(T1)의 반도체층(130)을 간략히 도시한 것이다. 도 23 및 도 24를 동시에 참고로 하면, 본 실시예에 따른 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 반도체층(130)의 두께가 구동 트랜지스터(T1)의 반도체층(130)의 두께보다 얇다. 즉 반도체층(130)은 제1 두께(H1)를 갖는 제1 영역(130A) 및 제2 두께(H2)를 갖는 제2 영역(130B)을 포함한다. 제1 영역(130A)에는 구동 트랜지스터(T1)가 위치하고, 제2 영역(130B)에는 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)가 위치한다. 이렇게 두께가 얇은 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)는 앞서 설명한 바와 같은 원리로 누설 전류의 양을 감소시킬 수 있다. 이때, 제1 두께(H1)는 400Å 내지 500Å이고 제2 두께(H2)는 300Å 내지 400Å일 수 있다.
도 25은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다. 도 25를 참고로 하면 본 실시예에 따른 표시 장치는 제3 트랜지스터(T3)와 구동 트랜지스터(T1) 사이에 제1 저항(R1)이 위치하고, 제4 트랜지스터(T4)와 구동 트랜지스터(T1)의 게이트 전극 사이에 제2 저항(R2)이 위치한다는 점을 제외하고는 도 1의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 25의 경우 제1 저항(R1) 및 제2 저항(R2)을 모두 포함하는바, 누설 전류를 더욱 효과적으로 감소시킬 수 있다.
도 26은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다. 도 26은 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2)사이에 제1 저항(R1)이 위치하고, 제4-1 트랜지스터(T4-1)와 제4-2 트랜지스터(T4-2)사이에 제2 저항(R2)이 위치한다는 점을 제외하고는 도 11의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 26의 경우 제1 저항(R1) 및 제2 저항(R2)을 모두 포함하는바, 누설 전류를 더욱 효과적으로 감소시킬 수 있다.
도 27은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다. 도 27은 제3-1 트랜지스터(T3-1)의 반도체층(130)의 두께가 제3-2 트랜지스터(T3-2)의 반도체층(130)의 두께보다 얇고, 제4-1 트랜지스터(T4-1)의 반도체층(130)의 두께가 제4-2 트랜지스터(T4-2)의 반도체층(130)의 두께보다 얇다는 점을 제외하고는 도 13의 실시예와 동일하다. 도 27의 경우 두께가 얇은 트랜지스터가 2개인바, 누설 전류를 더욱 효과적으로 감소시킬 수 있다.
도 28은 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다. 도 28은 제3-1 트랜지스터(T3-1), 제3-2 트랜지스터(T3-2), 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 두께가 다른 트랜지스터, 일례로 구동 트랜지스터(T1)의 두께보다 얇다는 점을 제외하고는 도 15의 실시예와 동일하다. 도 28의 경우 두께가 얇은 트랜지스터가 4개인바, 누설 전류를 더욱 효과적으로 감소시킬 수 있다.
앞서 도 1 내지 도 28에서는 표시 장치의 화소 회로가 7개의 트랜지스터 및 1개의 커패시터를 포함하는 구성에 대하여 도시하였으나, 화소 회로의 구조는 다양할 수 있다.
도 29는 다른 실시예에 따른 표시 장치에서 화소의 등가 회로도를 나타낸 것이다. 도 29를 참고로 하면 본 실시예에 따른 표시 장치는 9개의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9), 2개의 커패시터(Cst, Chold) 및 발광 다이오드(OLED)를 포함한다.
발광 표시 장치는 영상이 표시되는 표시 영역을 포함하고, 표시 영역에는 이러한 화소가 다양한 형태로 배열되어 있다.
복수의 신호선은 기준 전압선(157), 제1A 스캔선(154A), 제1B 스캔선(154B), 스캔선(151), 제1 발광 제어선(153A), 제2 발광 제어선(153B), 전단 스캔선(152). 초기화 전압선(127), 바이패스 제어선(158), 바이어스 전압선(156), 애노드 초기화 전압선(159), 데이터선(171), 구동 전압선(172), 공통 전압선(741)을 포함할 수 있다.
각각의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9)의 양쪽으로는 제1 전극 및 제2 전극이 위치한다. 트랜지스터의 일 측이 제1 전극인 경우, 다른 측은 제2 전극이 된다.
구동 트랜지스터(T1)는 인가되는 데이터 전압에 따라서 출력되는 전류의 크기를 조절하는 트랜지스터이다. 출력되는 구동 전류가 발광 다이오드(OLED)에 인가되어 발광 다이오드(OLED)의 밝기를 데이터 전압에 따라서 조절한다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극은 구동 전압을 인가 받을 수 있도록 배치된다. 제1 전극은 제9 트랜지스터(T9)를 경유하여 구동 전압선(172)과 연결되어 있다.
구동 트랜지스터(T1)의 제1 전극은 제8 트랜지스터(T8)를 통하여 바이어스 전압을 인가 받으며, 구동 트랜지스터(T1)의 제1 전극 전압을 일정 수준의 전압으로 유지시켜준다.
구동 트랜지스터(T1)의 제2 전극은 발광 다이오드(OLED)를 향하여 전류를 출력할 수 있도록 배치된다. 구동 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 다이오드(OLED)의 애노드와 연결되어 있다. 한편, 게이트 전극(G1)의 게이트 전극은 유지 커패시터(Cst)와 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 구동 트랜지스터(T1)의 게이트 전극의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 전류가 변경된다.
제2 트랜지스터(T2)는 데이터 전압을 화소) 내로 받아들이는 트랜지스터이다. 게이트 전극은 스캔선(151)과 연결되어 있고, 제1 전극은 데이터선(171)과 연결되어 있고, 제2 전극은 유지 커패시터(Cst)와 연결되어 있다. 스캔선(151)을 통해 전달되는 스캔 신호에 따라 제2 트랜지스터(T2)가 켜지면, 데이터선(171)을 통해 전달되는 데이터 전압이 구동 트랜지스터(T1)의 제1 전극으로 전달된다. 제2 트랜지스터(T2)는 서로 인접하는 두 개의 트랜지스터(T2-1, T2-2)가 듀얼 구조를 가지면서 형성되어 있을 수 있다. 이 두 트랜지스터(T2-1, T2-2)가 합하여 제2 트랜지스터(T2)의 역할을 수행한다.
제3 트랜지스터(T3)는 유지 커패시터(Cst)에 저장되는 전압에 구동 트랜지스터(T1)의 문턱 전압을 보상하면서 저장되도록 하는 역할을 한다. 제3 트랜지스터(T3)의 게이트 전극은 제1B 스캔선(154B)과 연결되어 있고, 제3 트랜지스터(T3)의 제1 전극은 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)와 연결되어 있으며 제2 전극은 구동 트랜지스터(T1)의 제2 전극과 연결되어 있다. 즉, 구동 트랜지스터(T1)를 다이오드 연결시켜 유지 커패시터(Cst)에 인가되는 전압으로 구동 트랜지스터(T1)를 턴 온하면, 유지 커패시터(Cst)에 저장된 음 전하가 빠져나가면서 유지 커패시터(Cst)의 전압이 증가한다. 그러다가 구동 트랜지스터(T1)의 문턱 전압에서 구동 트랜지스터(T1)가 턴 오프 되어 더 이상 전압이 감소하지 않게 되므로 유지 커패시터(Cst)에 저장된 전압은 구동 트랜지스터(T1)의 문턱 전압값이 된다. 이러한 구조로 각 구동 트랜지스터(T1)마다 서로 다른 문턱 전압을 가지더라도 각 화소 회로부에서는 보상하여 동작할 수 있다.
제3 트랜지스터(T3)의 게이트 전극은 제1B 스캔선(154B)에 연결되어 있고, 제2 트랜지스터(T2)의 게이트 전극은 스캔선(151)에 연결되어 있다. 따라서, 화소의 데이터 기입 과정과 전압 보상 과정이 별도의 타이밍으로 진행되어 고속 구동이 가능한다. 즉 본 실시예에 따른 표시 장치는 제3 트랜지스터가 켜지는 보상 동작과 제2 트랜지스터가 켜지는 데이터 기입 동작이 분리되어 있다. 기존 7개의 트랜지스터와 1개의 커패시터를 포함하는 표시 장치는 데이터 기입과 보상이 동시에 이루어지기 때문에 한 타이밍을 일정 수준 이하로 감소시킬 수 없고, 고속 구동이 어려웠다. 그러나 본 실시예에 따른 표시 장치는 고속 구동이 가능하다.
제3 트랜지스터(T3)는 서로 인접하는 두 개의 트랜지스터(T3-1, T3-2)가 듀얼 구조를 가지면서 형성되어 있을 수 있다. 이 두 트랜지스터(T3-1, T3-2)가 합하여 제3 트랜지스터(T3)의 역할을 수행한다.
제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극을 초기화시키는 역할을 한다. 게이트 전극은 전단 스캔선(152)과 연결되어 있고, 제1 전극은 초기화 전압선(127)과 연결되어 있다. 제4 트랜지스터(T4)의 제2 전극은 유지 커패시터(Cst)의 제2 유지 전극 및 구동 트랜지스터(T1)의 게이트 전극에 연결되어 있다. 제4 트랜지스터(T4)는 전단 스캔선(152)을 통해 전달받은 신호에 따라 초기화 전압을 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)에 전달한다. 이에 따라 구동 트랜지스터(T1)의 게이트 전극의 게이트 전압 및 유지 커패시터(Cst)가 초기화된다. 초기화 전압은 저전압값을 가져 구동 트랜지스터(T1)를 턴 온 시킬 수 있는 전압일 수 있다. 제4 트랜지스터(T4)는 서로 인접하는 두 개의 트랜지스터(T4-1, T4-2)가 듀얼 구조를 가지면서 형성되어 있을 수 있다. 이 두 트랜지스터(T4-1, T4-2)가 합하여 제4 트랜지스터(T4)의 역할을 수행한다.
제5 트랜지스터(T5)의 게이트 전극은 제1A 스캔선(154A)선과 연결되어 있고, 제1 전극은 기준 전압선(157)과 연결되어 있으며, 제2 전극은 입력 커패시터(Chold)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결되어 있다. 제5 트랜지스터(T5)는 입력 커패시터(Chold)의 제1 전극(또는 제2 트랜지스터(T2)의 제2 전극)의 전압을 기준 전압으로 초기화시키는 역할을 한다. 제5 트랜지스터(T5)는 서로 인접하는 두 개의 트랜지스터(T5-1, T5-2)가 듀얼 구조를 가지면서 형성되어 있을 수 있다. 이 두 트랜지스터(T5-1, T5-2)가 합하여 제5 트랜지스터(T5)의 역할을 수행한다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 구동 전류를 발광 다이오드(OLED)로 전달하는 역할을 한다. 게이트 전극은 제2 발광 제어선(153B)과 연결되어 있고, 제1 전극은 구동 트랜지스터(T1)의 제2 전극과 연결되어 있다. 제6 트랜지스터(T6)의 제2 전극은 발광 다이오드(OLED)의 애노드와 연결되어 있다.
제7 트랜지스터(T7)는 발광 다이오드(OLED)의 애노드를 초기화시키는 역할을 한다. 게이트 전극은 바이패스 제어선(158)과 연결되어 있고, 제1 전극은 발광 다이오드(OLED)의 애노드와 연결되어 있고, 제2 전극은 애노드 초기화 전압선(159)과 연결되어 있다. 바이패스 신호에 따라 제7 트랜지스터(T7)가 턴 온 되면 애노드 초기화 전압이 발광 다이오드(OLED)의 애노드로 인가되어 초기화된다.
제8 트랜지스터(T8)는 구동 트랜지스터(T1)의 제1 전극에 바이어스 전압을 인가하는 역할을 하여, 구동 트랜지스터(T1)의 제1 전극의 전압 레벨이 일정 범위를 벗어나지 않도록 한다. 제8 트랜지스터(T8)의 게이트 전극은 바이패스 제어선(158)과 연결되어 있고, 제8 트랜지스터(T8)의 제1 전극은 바이어스 전압선(156)과 연결되며, 제8 트랜지스터(T8)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다.
제9 트랜지스터(T9)는 구동 전압을 구동 트랜지스터(T1)에 전달시키는 역할을 한다. 게이트 전극은 제1 발광 제어선(153A)과 연결되어 있고, 제1 전극은 구동 전압선(172)과 연결되어 있다. 제9 트랜지스터(T9)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다.
발광 다이오드(OLED)의 애노드는 제6 트랜지스터(T6)의 제2 전극 및 제7 트랜지스터(T7)의 제1 전극과 연결되어 있으며, 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선(741)과 연결되어 있다.
도 29를 참고로 하면 본 실시예에 따른 표시 장치는 제3 트랜지스터(T3)와 구동 트랜지스터(T1)의 게이트 전극 사이에 위치하는 제1 저항(R1)을 포함한다. 앞서 설명한 바와 같이 제1 저항(R1)은 반도체층의 두께가 얇은 부분일 수 있다. 이렇게 두께가 얇은 반도체층은 누설 전류를 감소시키고 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다. 구체적인 누설 전류 감소 원리는 앞서 설명한 바와 동일하다. 즉 반도체층의 두께가 얇은 부분은 표면의 댕글링 본드가 제거되어 누설 전류의 양이 감소하고, 도 29에 도시된 바와 같이 제1 저항(R1)으로 기능할 수 있으며, 이는 구동 트랜지스터(T1)로 흐르는 누설 전류의 양을 감소시켜 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 30은 다른 실시예에 대한 화소의 등가 회로도이다. 도 30을 참고로 하면, 본 실시예에 따른 표시 장치는 제1 저항(R1)이 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2) 사이에 위치한다는 점을 제외하고는 도 29와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 앞서 설명한 바와 같이 제1 저항(R1)은 반도체층의 두께가 얇은 부분을 의미한다. 도 30은 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2) 사이에 위치하는 제1 저항(R1)에 의해 누설 전류를 감소시키고 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 31은 다른 실시예에 대한 화소의 등가 회로도이다. 도 31을 참고로 하면, 본 실시예에 따른 표시 장치는 제3-1 트랜지스터(T3-1)의 반도체층(130)의 두께가 제3-2 트랜지스터(T3-2)의 반도체층(130)의 두께보다 얇다는 점을 제외하고는 도 29와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 31에서 반도체층의 두께가 얇은 영역은 굵은 선으로 도시하였다. 이렇게 제3-1 트랜지스터(T3-1)의 두께가 얇아지는 경우에도, 앞서 설명한 바와 같이 제3-1 트랜지스터(T3-1)를 통해 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 32는 다른 실시예에 대한 화소의 등가 회로도이다. 도 32를 참고로 하면 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 두께가 구동 트랜지스터(T1)의 반도체층의 두께보다 얇다는 점을 제외하고는 도 29와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 32에서 두께가 얇은 영역은 굵은 선으로 도시하였다. 이렇게 제3-1 트랜지스터(T3-1) 및 3-2 트랜지스터(T3-2)의 두께가 얇아지는 경우에도, 앞서 설명한 바와 같이 제3-1 트랜지스터(T3-1) 및 3-2 트랜지스터(T3-2)를 통해 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 33은 다른 실시에에 따른 화소의 등가 회로도이다. 도 33을 참고로 하면 본 실시예에 따른 표시 장치는 제4 트랜지스터(T4)와 구동 트랜지스터(T1)의 게이트 전극 사이에 위치하는 제2 저항(R2)을 포함한다. 앞서 설명한 바와 같이 제2 저항(R2)은 반도체층의 두께가 얇은 부분을 의미한다. 이렇게 두께가 얇은 반도체층은 누설 전류를 감소시키고 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 34는 다른 실시예에 대한 화소의 등가 회로도이다. 도 34를 참고로 하면, 본 실시예에 따른 표시 장치는 제2 저항(R2)이 제4-1 트랜지스터(T4-1)와 제4-2 트랜지스터(T4-2) 사이에 위치한다는 점을 제외하고는 도 33과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 앞서 설명한 바와 같이 제2 저항(R2)은 반도체층의 두께가 얇은 부분을 의미한다. 도 34는 제4-1 트랜지스터(T4-1)와 제4-2 트랜지스터(T4-2) 사이에 위치하는 제2 저항(R2)에 의해 누설 전류를 감소시키고 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 35는 다른 실시예에 대한 화소의 등가 회로도이다. 도 35를 참고로 하면, 본 실시예에 따른 표시 장치는 제4-1 트랜지스터(T4-1)의 반도체층(130)의 두께가 제4-2 트랜지스터(T4-2)의 반도체층(130)의 두께보다 얇다는 점을 제외하고는 도 33과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 35에서 반도체층의 두께가 얇은 영역은 굵은 선으로 도시하였다. 이렇게 제4-1 트랜지스터(T4-1)의 두께가 얇아지는 경우에도, 앞서 설명한 바와 같이 제4-1 트랜지스터(T4-1)를 통해 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 36은 다른 실시예에 대한 화소의 등가 회로도이다. 도 36을 참고로 하면 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 두께가 구동 트랜지스터(T1)의 반도체층의 두께보다 얇다는 점을 제외하고는 도 33과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 36에서 두께가 얇은 영역은 굵은 선으로 도시하였다. 이렇게 제4-1 트랜지스터(T4-1) 및 4-2 트랜지스터(T4-2)의 두께가 얇아지는 경우에도, 앞서 설명한 바와 같이 제4-1 트랜지스터(T4-1) 및 4-2 트랜지스터(T4-2)를 통해 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 37은 다른 실시에에 따른 화소의 등가 회로도이다. 도 37을 참고로 하면 본 실시예에 따른 표시 장치는 제5 트랜지스터(T5)와 구동 트랜지스터(T1)의 게이트 전극 사이에 위치하는 제3 저항(R3)을 포함한다. 앞서 설명한 바와 같이 제3 저항(R3)은 반도체층의 두께가 얇은 부분을 의미한다. 이렇게 두께가 얇은 반도체층은 누설 전류를 감소시키고 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 38은 다른 실시예에 대한 화소의 등가 회로도이다. 도 38을 참고로 하면, 본 실시예에 따른 표시 장치는 제3 저항(R3)이 제5-1 트랜지스터(T5-1)와 제5-2 트랜지스터(T5-2) 사이에 위치한다는 점을 제외하고는 도 37과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 앞서 설명한 바와 같이 제3 저항(R3)은 반도체층의 두께가 얇은 부분을 의미한다. 도 38은 제5-1 트랜지스터(T5-1)와 제5-2 트랜지스터(T5-2) 사이에 위치하는 제3 저항(R3)에 의해 누설 전류를 감소시키고 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 39는 다른 실시예에 대한 화소의 등가 회로도이다. 도 39를 참고로 하면, 본 실시예에 따른 표시 장치는 제5-1 트랜지스터(T5-1)의 반도체층(130)의 두께가 제5-2 트랜지스터(T5-2)의 반도체층(130)의 두께보다 얇다는 점을 제외하고는 도 37과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 39에서 반도체층의 두께가 얇은 영역은 굵은 선으로 도시하였다. 이렇게 제5-1 트랜지스터(T5-1)의 두께가 얇아지는 경우에도, 앞서 설명한 바와 같이 제5-1 트랜지스터(T5-1)를 통해 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 40은 다른 실시예에 대한 화소의 등가 회로도이다. 도 40을 참고로 하면 제5-1 트랜지스터(T5-1) 및 제5-2 트랜지스터(T5-2)의 두께가 구동 트랜지스터(T1)의 반도체층의 두께보다 얇다는 점을 제외하고는 도 37과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 40에서 두께가 얇은 영역은 굵은 선으로 도시하였다. 이렇게 제5-1 트랜지스터(T5-1) 및 5-2 트랜지스터(T5-2)의 두께가 얇아지는 경우에도, 앞서 설명한 바와 같이 제5-1 트랜지스터(T5-1) 및 5-2 트랜지스터(T5-2)를 통해 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 41은 다른 실시에에 따른 화소의 등가 회로도이다. 도 41을 참고로 하면 본 실시예에 따른 표시 장치는 제2 트랜지스터(T2)와 구동 트랜지스터(T1)의 게이트 전극 사이에 위치하는 제4 저항(R4)을 포함한다. 앞서 설명한 바와 같이 제4 저항(R4)은 반도체층의 두께가 얇은 부분을 의미한다. 이렇게 두께가 얇은 반도체층은 누설 전류를 감소시키고 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 42는 다른 실시예에 대한 화소의 등가 회로도이다. 도 42를 참고로 하면, 본 실시예에 따른 표시 장치는 제4 저항(R4)이 제2-1 트랜지스터(T2-1)와 제2-2 트랜지스터(T2-2) 사이에 위치한다는 점을 제외하고는 도 41과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 앞서 설명한 바와 같이 제4 저항(R4)은 반도체층의 두께가 얇은 부분을 의미한다. 도 42는 제2-1 트랜지스터(T2-1)와 제2-2 트랜지스터(T2-2) 사이에 위치하는 제4 저항(R4)에 의해 누설 전류를 감소시키고 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 43은 다른 실시예에 대한 화소의 등가 회로도이다. 도 43을 참고로 하면, 본 실시예에 따른 표시 장치는 제2-2 트랜지스터(T2-2)의 반도체층(130)의 두께가 제2-1 트랜지스터(T2-1)의 반도체층(130)의 두께보다 얇다는 점을 제외하고는 도 41과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 43에서 반도체층의 두께가 얇은 영역은 굵은 선으로 도시하였다. 이렇게 제2-2 트랜지스터(T2-2)의 두께가 얇아지는 경우에도, 앞서 설명한 바와 같이 제2-2 트랜지스터(T2-2)를 통해 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
도 44는 다른 실시예에 대한 화소의 등가 회로도이다. 도 44를 참고로 하면 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)의 두께가 구동 트랜지스터(T1)의 반도체층의 두께보다 얇다는 점을 제외하고는 도 41과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 44에서 두께가 얇은 영역은 굵은 선으로 도시하였다. 이렇게 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)의 두께가 얇아지는 경우에도, 앞서 설명한 바와 같이 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)를 통해 구동 트랜지스터(T1)의 게이트 전극으로 향하는 누설 전류의 양을 감소시킬 수 있는바, 저주파수 구동시 플리커가 시인되는 것을 방지할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 130: 반도체층
151: 스캔선 OLED: 발광 다이오드
R1: 제1 저항 T1: 구동 트랜지스터

Claims (32)

  1. 기판;
    상기 기판 위에 위치하는 반도체층:
    상기 반도체층 위에 위치하는 게이트 도전체층;
    상기 게이트 도전체층과 절연되어 위치하는 데이터 도전체층;
    상기 데이터 도전체층 위에 위치하는 발광 소자를 포함하고,
    상기 반도체층 및 상기 게이트 도전체층은 복수개의 트랜지스터를 구성하고,
    상기 복수개의 트랜지스터는 구동 전압을 인가받아 상기 발광 소자에 전달하는 구동 트랜지스터 및 스캔 신호에 따라 켜지는 제3 트랜지스터를 포함하고,
    상기 반도체층은 제1 두께를 갖는 제1 부분 및 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 부분을 포함하고,
    상기 구동 트랜지스터는 상기 반도체층의 제1 부분에 위치하는 표시 장치.
  2. 제1항에서,
    상기 제1 부분의 두께는 400 Å 내지 500 Å인 표시 장치.
  3. 제1항에서,
    상기 제2 부분의 두께는 300 Å 내지 400 Å인 표시 장치.
  4. 제1항에서,
    상기 제2 부분의 두께는 상기 제1 부분의 두께의 60% 내지 90%인 표시 장치.
  5. 제1항에서,
    상기 제3 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 제1 전극과 연결되어 있고,
    상기 제3 트랜지스터의 제2 전극은 상기 구동 트랜지스터의 게이트 전극과 연결되어 있고,
    상기 반도체층의 제2 부분은 상기 제3 트랜지스터의 제2 전극과 상기 구동 트랜지스터의 게이트 전극 사이에 위치하는 표시 장치.
  6. 제1항에서,
    상기 제3 트랜지스터는 제3-1 트랜지스터와 제3-2 트랜지스터를 포함하는 듀얼 구조를 갖고,
    상기 반도체층의 제2 부분은 상기 제3-1 트랜지스터와 상기 제3-2 트랜지스터 사이에 위치하는 표시 장치.
  7. 제1항에서,
    상기 제3 트랜지스터는 제3-1 트랜지스터와 제3-2 트랜지스터를 포함하는 듀얼 구조를 갖고,
    상기 제3-2 트랜지스터는 상기 반도체층의 제1 부분에 위치하고,
    상기 제3-1 트랜지스터는 상기 반도체층의 제2 부분에 위치하는 표시 장치.
  8. 제1항에서,
    상기 제3 트랜지스터는 상기 반도체층의 제2 부분에 위치하는 표시 장치.
  9. 제1항에서,
    상기 복수의 트랜지스터는 초기화 전압을 인가받아 상기 구동 트랜지스터에 전달하는 제4 트랜지스터를 더 포함하고,
    상기 제4 트랜지스터의 제1 전극은 초기화 전압선과 연결되어 있고,
    상기 제4 트랜지스터의 제2 전극은 상기 구동 트랜지스터의 게이트 전극과 연결된 표시 장치.
  10. 제9항에서,
    상기 반도체층의 제2 부분은 상기 제4 트랜지스터의 제2 전극과 상기 구동 트랜지스터의 게이트 전극 사이에 위치하는 표시 장치.
  11. 제9항에서,
    상기 제4 트랜지스터는 제4-1 트랜지스터와 제4-2 트랜지스터를 포함하는 듀얼 구조를 갖고,
    상기 반도체층의 제2 부분은 상기 제4-1 트랜지스터와 상기 제4-2 트랜지스터 사이에 위치하는 표시 장치.
  12. 제9항에서,
    상기 제4 트랜지스터는 제4-1 트랜지스터와 제4-2 트랜지스터를 포함하는 듀얼 구조를 갖고,
    상기 제4-2 트랜지스터는 상기 반도체층의 제1 부분에 위치하고,
    상기 제4-1 트랜지스터는 상기 반도체층의 제2 부분에 위치하는 표시 장치.
  13. 제9항에서,
    상기 제4 트랜지스터는 상기 반도체층의 제2 부분에 위치하는 표시 장치.
  14. 제1항에서,
    상기 표시 장치는 7개의 트랜지스터와 1개의 커패시터를 포함하는 표시 장치.
  15. 제1항에서,
    상기 표시 장치는 9개의 트랜지스터 및 2개의 커패시터를 포함하는 표시 장치.
  16. 제15항에서,
    상기 2개의 커패시터 중 하나는 유지 커패시터이고,
    상기 구동 트랜지스터의 게이트 전극은 유지 커패시터의 제2 전극과 연결되어 있고,
    상기 유지 커패시터의 제1 전극은 데이터 전압을 인가받는 제2 트랜지스터 및 기준 전압을 인가받는 제5 트랜지스터와 연결되어 있는 표시 장치.
  17. 제16항에서,
    상기 반도체층의 제2 부분은 상기 제5 트랜지스터의 제2 전극과 상기 유지 커패시터의 제1 전극 사이에 위치하는 표시 장치.
  18. 제16항에서,
    상기 제5 트랜지스터는 제5-1 트랜지스터와 제5-2 트랜지스터를 포함하는 듀얼 구조를 갖고,
    상기 반도체층의 제2 부분은 상기 제5-1 트랜지스터와 상기 제5-2 트랜지스터 사이에 위치하는 표시 장치.
  19. 제16항에서,
    상기 제5 트랜지스터는 제5-1 트랜지스터와 제5-2 트랜지스터를 포함하는 듀얼 구조를 갖고,
    상기 제5-2 트랜지스터는 상기 반도체층의 제1 부분에 위치하고,
    상기 제5-1 트랜지스터는 상기 반도체층의 제2 부분에 위치하는 표시 장치.
  20. 제16항에서,
    상기 제5 트랜지스터는 상기 반도체층의 제2 부분에 위치하는 표시 장치.
  21. 제16항에서,
    상기 반도체층의 제2 부분은 상기 제2 트랜지스터의 제2 전극과 상기 유지 커패시터의 제1 전극 사이에 위치하는 표시 장치.
  22. 제16항에서,
    상기 제2 트랜지스터는 제2-1 트랜지스터와 제2-2 트랜지스터를 포함하는 듀얼 구조를 갖고,
    상기 반도체층의 제2 부분은 상기 제2-1 트랜지스터와 상기 제2-2 트랜지스터 사이에 위치하는 표시 장치.
  23. 제16항에서,
    상기 제5 트랜지스터는 제2-1 트랜지스터와 제2-2 트랜지스터를 포함하는 듀얼 구조를 갖고,
    상기 제2-1 트랜지스터는 상기 반도체층의 제1 부분에 위치하고,
    상기 제2-2 트랜지스터는 상기 반도체층의 제2 부분에 위치하는 표시 장치.
  24. 제16항에서,
    상기 제2 트랜지스터는 상기 반도체층의 제2 부분에 위치하는 표시 장치.
  25. 제1항에서,
    상기 반도체층은 다결정 반도체층인 표시 장치.
  26. 제1항에서,
    상기 표시 장치는 60Hz 미만의 저주파수로도 구동되는 표시 장치.
  27. 기판 위에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층을 도핑하여 다결정 반도체층을 형성하는 단계;
    상기 다결정 반도체층의 일부 영역에 포토 레지스트를 위치시키는 단계:
    상기 포토 레지스트가 위치한 다결정 반도체층을 식각하여 제1 두께를 갖는 제1 부분 및 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 부분을 형성하는 단계;
    를 포함하는 표시 장치의 제조 방법.
  28. 제27항에서,
    상기 제1 부분은 상기 포토 레지스트와 중첩한 영역이고,
    상기 제2 부분은 상기 포토 레지스트와 중첩하지 않은 영역인 표시 장치의 제조 방법.
  29. 제27항에서,
    상기 제1 부분의 두께는 400 Å 내지 500 Å인 표시 장치의 제조 방법.
  30. 제27항에서,
    상기 제2 부분의 두께는 300 Å 내지 400 Å인 표시 장치의 제조 방법.
  31. 제27항에서,
    상기 포토 레지스트가 위치한 다결정 반도체층을 식각하는 단계에서 식각되는 두께는
    상기 다결정 반도체층의 전체 두께의 10% 내지 40%인 표시 장치의 제조 방법.
  32. 제27항에서,
    상기 다결정 반도체층은 복수개의 트랜지스터를 구성하며,
    상기 제1 부분에는 구동 트랜지스터가 위치하는 표시 장치의 제조 방법.
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