KR102600620B1 - 디스플레이 장치 및 이의 제조 방법 - Google Patents

디스플레이 장치 및 이의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예는 기판 상에 위치하는 복수의 화소;를 포함하고, 상기 복수의 화소 중 제1화소는, 제1 방향을 따라 연장된 주사선; 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 복수의 배선들; 상기 주사선과 상기 복수의 배선들 사이에 개재된 적어도 하나의 절연층; 상기 주사선 및 상기 복수의 배선들과 전기적으로 연결된 박막트랜지스터; 및 상기 박막트랜지스터와 전기적으로 연결되는 화소전극;을 포함하고, 상기 복수의 배선들 중 적어도 어느 하나는, 상기 제2 방향을 따라 상호 이격된 제1 라인 및 제2 라인; 상기 제1 라인 및 상기 제2 라인을 전기적으로 연결하는 연결 라인; 및 상기 연결 라인과 상기 제1 라인 및 제2 라인 사이에 개재된 상기 적어도 하나의 절연층;을 포함하는, 디스플레이 장치를 제공한다. 를 제공한다.

Description

디스플레이 장치 및 이의 제조 방법{Display apparatus and manufacturing method of the same}
본 발명의 실시예들은 디스플레이 장치 및 이의 제조 방법에 관한 것이다.
최근 급속하게 발전하고 있는 반도체 기술에 힘입어, 디스플레이장치의 화면 크기는 증가하고 그 무게는 경량화 되는 등 디스플레이장치의 성능이 개선됨에 따라 디스플레이장치의 수요가 폭발적으로 늘어나고 있다.
디스플레이장치 중 하나인 유기발광표시장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자와 다른 전극으로부터 주입된 정공이 유기 발광층에서 결합하여 여기자를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 유기발광표시장치는 자발광소자인 유기 발광 다이오드를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수개의 박막 트랜지스터 및 하나 이상의 커패시터가 형성되어 있다.
최근에는 고해상도 디스플레이 장치에 관한 요구로 단위화소의 면적이 점점 줄어들면서 개구율 확보에 어려움을 겪고 있다.
본 발명의 실시예들은 이러한 문제점을 해결할 수 있는 디스플레이 장치를 제공하고자 한다.
본 발명의 일 실시예는 기판 상에 위치하는 복수의 화소;를 포함하고, 상기 복수의 화소 중 제1화소는, 제1 방향을 따라 연장된 주사선; 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 복수의 배선들; 상기 주사선과 상기 복수의 배선들 사이에 개재된 적어도 하나의 절연층; 상기 주사선 및 상기 복수의 배선들과 전기적으로 연결된 박막트랜지스터; 및 상기 박막트랜지스터와 전기적으로 연결되는 화소전극;을 포함하고, 상기 복수의 배선들 중 적어도 어느 하나는, 상기 제2 방향을 따라 상호 이격된 제1 라인 및 제2 라인; 상기 제1 라인 및 상기 제2 라인을 전기적으로 연결하는 연결 라인; 및 상기 연결 라인과 상기 제1 라인 및 제2 라인 사이에 개재된 상기 적어도 하나의 절연층;을 포함하는, 디스플레이 장치를 제공한다. 를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 라인 및 제2 라인은 상기 화소전극과 동일 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 연결 라인은 상기 제1 라인 및 상기 제2 라인의 아래에 위치하고, 상기 주사선과 동일 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 연결 라인은 상기 화소전극과 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소전극은, 상기 연결 라인에 대응되는 하나 이상의 개구를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소전극의 일부는 상기 제1 라인 및 제2 라인 사이로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 박막트랜지스터와 전기적으로 연결되며, 순차적으로 적층된 제1 스토리지 전극, 유전체층, 및 제2 스토리지 전극을 구비하는 스토리지 커패시터;를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 스토리지 전극은 상기 연결 라인과 동일 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 스토리지 전극은 상기 화소전극과 동일 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 전극의 일부는 상기 제2 스토리지 전극일 수 있다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 절연층은, 상기 유전체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 배선은, 상기 제1 스토리지 전극의 일측에 배치되는제1 배선; 및 상기 제1 스토리지 전극의 타측에 배치되는 제2 배선;을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 배선의 연결 라인 및 상기 제2 배선의 연결 라인 중 적어도 어느 하나는 상기 화소전극과 중첩되는 중첩 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 배선 중 적어도 어느 하나는 제1 데이터선 또는 구동 전압선을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 화소는 상기 제1 화소와 인접한 제2 화소를 포함하고, 상기 제2 화소의 화소전극은, 상기 연결영역과 일부 중첩하도록 상기 제1 라인 및 제2 라인 사이로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 배선 중 적어도 어느 하나는 상기 제2 화소의 박막트랜지스터와 전기적으로 연결되는 제2 데이터선을 더 포함하고, 상기 제1 데이터선의 제1 라인과 제2 라인 사이의 이격거리는 상기 제2 데이터선의 제1 라인과 제2 라인 사이의 이격거리와 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 화소는, 상기 화소전극 상에 배치되며 발광층을 포함하는 중간층; 및 상기 중간층 상에 배치되는 대향전극;을 포함할 수 있다.
본 발명의 일 실시예는, 기판 상에 활성층을 형성하는 단계; 상기 활성층 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 게이트전극과, 제1 방향을 따라 연장된 주사선을 형성하는 단계; 상기 게이트전극 및 상기 주사선 상에 제2 절연층을 형성하는 단계; 상기 제2 절연층 상에 상기 활성층과 전기적으로 연결된 화소전극을 형성하는 단계; 및 상기 기판 상에 상기 제1 방향과 다른 제2 방향을 따라 연장된 복수의 배선을 형성하는 단계;를 포함하고, 상기 복수의 배선을 형성하는 단계는, 상기 제2 방향을 따라 상호 이격된 제1 라인 및 제2 라인을 형성하는 단계; 및 상기 제1 라인 및 제2 라인과의 사이에 상기 제1 절연층 및 상기 제2 절연층 중 적어도 어느 하나를 사이에 두고 상기 제1 라인 및 제2 라인의 아래에 배치되며, 상기 제1 라인 및 제2 라인을 전기적으로 연결하는 연결라인을 형성하는 단계;를 포함하는, 디스플레이 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 라인 및 제2 라인을 형성하는 단계는 상기 화소전극을 형성하는 단계와 동일 공정에서 수행될 수 있다.
본 발명의 일 실시예에 있어서, 상기 연결 라인을 형성하는 단계는 상기 주사선을 형성하는 단계와 동일 공정에서 수행될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 따른 디스플레이 장치는 화소전극과 동일층에 위치하는 배선의 일부를 다른 층으로 우회하도록 함으로써, 화소전극의 면적을 증가시켜 개구율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 2는 도 1의 디스플레이 장치가 포함하는 일 화소의 등가회로도이다.
도 2b는 도 1의 디스플레이 장치가 포함하는 일 화소의 다른 실시예에 따른 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 화소를 개략적으로 도시한 평면도이다.
도 4는 도 3의 화소를 Ⅳ-Ⅳ'선으로 자른 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 디스플레이 장치의 화소들의 다양한 실시형태를 개략적으로 도시한 평면도이다.
도 6a 및 도 6b는 본 발명의 다른 실시예들에 따른 디스플레이 장치의 화소를 개략적으로 나타낸 평면도이다.
도 7 및 도 8은 본 발명의 또 다른 실시예들에 따른 디스플레이 장치의 화소를 개략적으로 도시한 평면도이다.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 디스플레이 장치의 하나의 화소를 형성하는 방법을 순차적으로 도시한 평면도 및 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(1)를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(1)는 기판(100) 상에 표시영역(DA) 및 비표시영역(NDA)을 포함한다.
표시영역(DA)은 화상을 구현하도록 복수의 화소(P)를 구비한다. 표시영역(DA)에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 표시소자들이 배치될 수 있다.
비표시영역(NDA)은 표시영역(DA)에 인접하도록 배치된다. 일 실시예로서, 도 8에 도시한 것과 같이 비표시영역(NDA)은 표시영역(DA)을 둘러싸도록 배치될 수 있다. 또 다른 실시예로서 비표시영역(NDA)은 표시영역(DA)의 일 측에 인접하도록 배치될 수 있다. 비표시영역(NDA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다.
도 2a는 도 1의 디스플레이 장치(1)가 포함하는 일 화소(P)의 등가회로도이다. 도 2a에서는 화소(P)가 유기발광소자(OLED)를 포함하는 경우를 도시하고 있다.
도 2a를 참조하면, 각 화소(P)는 주사선(SL) 및 데이터선(DL)에 연결된 화소 회로(PC) 및 화소 회로(PC)에 연결된 유기 발광 소자(OLED)를 포함할 수 있다.
화소 회로(PC)는 복수의 박막트랜지스터(T1, T2) 및 스토리지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 그리고, 화소영역(P)은 박막트랜지스터(T1, T2) 및 스토리지 커패시터(Cst)를 통해 구동 전압을 절달받아 발광하는 표시소자, 예컨대 유기 발광 소자(organic light emitting diode, OLED)를 포함할 수 있다.
일 실시예로서, 복수의 박막트랜지스터는 하나의 스위칭 박막트랜지스터(T1) 및 구동 박막트랜지스터(T2)를 포함할 수 있다.
스위칭 박막트랜지스터(T1)의 게이트전극은 주사선(SL)에 접속될 수 있다. 소스전극 및 드레인전극 중 어느 하나는 데이터선(DL)과 접속되고, 나머지 하나는 스토리지 커패시터(Cst)의 일단에 접속될 수 있다. 스위칭 박막트랜지스터(T1)는 주사선(SL)으로부터 주사신호가 공급될 때 턴 온(turn on)되어 데이터선(DL)으로부터 공급되는 데이터 신호를 커패시터에 공급한다. 이때, 스토리지 커패시터(Cst)는 데이터 신호에 대응되는 전압을 충전할 수 있다.
구동 박막트랜지스터(T2)의 게이트전극은 스위칭 박막트랜지스터(T1)에 전기적으로 연결되는 게이트 제어선(EL)과 접속될 수 있다. 소스전극은 커패시터(Cst) 및 구동전압선(PL)에 전기적으로 연결되고, 드레인전극은 유기발광 소자(OLED)의 화소전극에 접속될 수 있다.
구동 트랜지스터(T2)는 스위칭 박막트랜지스터(T1)에 의해 턴 온(turn on)되며, 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 대향전극으로 흐르는 구동 전류(Ioled)를 제어할 수 있으며, 구동 전류(Ioled)에 의해 유기 발광 소자(OLED)의 중간층은 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 2a에서는 박막트랜지스터가 2개인 경우를 설명하였으나, 본 발명에서는 이에 한정되지 않으며, 다른 실시예에서 박막트랜지스터의 종류 및 개수는 변경될 수 있다.
도 2b는 도 1의 디스플레이 장치(1)가 포함하는 일 화소(P)의 다른 실시예에 따른 등가회로도이다. 도 2b에서는 박막트랜지스터가 3개인 경우를 설명한다.
제1 스위칭 박막트랜지스터(T1)의 게이트전극은 주사선(SL)에 접속될 수 있다. 소스전극 및 드레인전극 중 어느 하나는 데이터선(DL)과 접속되고, 나머지 하나는 스토리지 커패시터(Cst)의 일단에 접속될 수 있다. 제1 스위칭 박막트랜지스터(T1)은 주사선(SL)으로부터 주사신호가 공급될 때 턴 온(turn on)되어 데이터선(DL)으로부터 공급되는 데이터 신호를 커패시터에 공급한다. 이때, 스토리지 커패시터(Cst)는 데이터 신호에 대응되는 전압을 충전할 수 있다.
제2 스위칭 박막트랜지스터(T2)의 게이트전극은 센싱 스캔선(SSL)에 접속될 수 있다. 소스전극 및 드레인전극 중 어느 하나는 초기화 전압선(22)과 접속되고, 나머지 하나는 구동 박막트랜지스터(T3)의 일단에 접속될 수 있다. 초기화 전압선(22)은 구동 박막트랜지스터(T3)를 추기화하는 초기화 전압(VINT)을 전달할 수 있다. 제2 스위칭 박막트랜지스터(T2)는 센싱 스캔선(SSL)에 따라 턴 온(turn on)되어 초기화 전압(VIT)을 구동 박막트랜지스터(T3)의 게이트전극에 전달하여 구동 박막트랜지스터(T3)의 게이트전극의 전압을 초기화시키는 초기화 동작을 수행한다.
구동 트랜지스터(T2)는 스위칭 박막트랜지스터(T1)에 의해 턴 온(turn on)되며, 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 대향전극으로 흐르는 구동 전류(Ioled)를 제어할 수 있으며, 구동 전류(Ioled)에 의해 유기 발광 소자(OLED)의 중간층은 소정의 휘도를 갖는 빛을 방출할 수 있다. 이하에서는, 설명의 편의를 위해 박막트랜지스터가 3개인 경우를 중심으로 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치(1)의 제1 화소(P1)를 개략적으로 도시한 평면도이고, 도 4는 도 3의 제1 화소(P1)를 Ⅳ-Ⅳ'선으로 자른 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(1)는 기판(100) 상에 위치하는 복수의 화소를 포함할 수 있다. 복수의 화소 중 제1 화소(P1)는 주사선(SL), 복수의 배선(160), 복수의 박막트랜지스터(TFT) 및 화소전극(150)을 포함할 수 있다.
기판(100)은 유리 기판뿐만 아니라, PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등을 포함하는 플라스틱 기판 등으로 형성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재의 기판(100)을 포함할 수 있다. 여기서, 플렉서블 소재의 기판(100)이란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.
기판(100) 상에는 기판(100)의 평활성 및 기판(100)으로부터의 불순원소의 침투를 차단하기 위한 버퍼층(101)이 더 구비될 수 있다. 버퍼층(101)은 실리콘질화물 및/또는 실리콘산화물이 단층 또는 복수층 배치될 수 있다. 버퍼층(101)의 표시영역(DA) 상에는 박막 트랜지스터(TFT)가 배치될 수 있다. 기판(100)과 버퍼층(101) 사이에는 배리어층(미도시)이 더 배치될 수 있으며, 버퍼층(101)은 필요에 따라 생략될 수 있다.
박막 트랜지스터(TFT)는 유기 발광 소자(OLED)를 구동하기 위한 구동 회로부의 일부로서 기능할 수 있다. 구동 회로부는 박막트랜지스터(TFT)와 연결되는 스토리지 커패시터(Cst)를 더 구비할 수 있다. 도 4에서는 복수의 박막트랜지스터 중 구동 박막트랜지스터(T2)를 도시하였다.
박막트랜지스터(T2)는 버퍼층(101) 상에 배치되는 활성층(110), 활성층(110)의 적어도 일부 상에 배치된 게이트 전극(131)을 포함할 수 있다. 활성층(110)과 게이트전극(131) 사이에는 게이트 절연막(103)이 배치될 수 있다.
활성층(110)은 반도체 물질을 포함하며, 예를 들면, 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(poly crystalline silicon)을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 다른 실시예에 따른 활성층(110)은 유기 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 활성층(110)은 채널영역(113)과, 채널영역(113) 외측에 위치하며 이온불순물이 도핑되거나 플라즈마 처리되어 형성된 소스영역 및 드레인영역을 포함할 수 있다. 소스영역 및 드레인 영역 각각은 소스전극(111) 및 드레인전극(115)에 해당한다.
게이트 전극(131)은 박막트랜지스터(T2)에 온/오프 신호를 인가하는 주사선(SL)과 동일 물질을 포함하며, 저저항 금속 물질로 이루어질 수 있다. 예를 들면, 게이트 전극(131)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
다른 실시예로서, 게이트전극(131)은 전술한 저저항 금속 물질로 형성된 층 과 투광도전성 산화물을 포함하는 층의 다층으로 형성될 수도 있다. 투광도전성 산화물은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide), 및 알루미늄징크옥사이드(AZO; aluminium zinc oxide)을 포함하는 그룹에서 선택된 적어도 어느 하나 이상의 투광 도전성 산화물을 포함할 수 있다.
박막트랜지스터(T2) 상에는 층간 절연막(105)이 배치될 수 있다. 게이트 절연막(103) 및 층간 절연막(105)은 무기 물질로 구성된 단일막 또는 다중막일 수 있으며, 예를 들면, 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 아연산화물(ZrO2) 등을 포함할 수 있다.
버퍼층(101), 게이트 절연막(103) 및 층간 절연막(105)은 표시영역(DA)뿐만 아니라 비표시영역(NDA)의 일부에까지 연장될 수 있다. 일 실시예에 따르면, 기판(100)의 최외곽 가장자리 영역을 제외한 나머지 영역 상에는 버퍼층(101) 및 층간 절연막(105)이 배치될 수 있다.
층간 절연막(105) 상에는 비아홀(VIA)을 통해 박막트랜지스터와 전기적으로 연결된 화소전극(150)이 배치될 수 있다. 화소전극(150)은 소스전극(111) 및 드레인전극(115) 중 어느 하나와 전기적으로 연결될 수 있다.
한편, 스토리지 커패시터(Cst)는 박막트랜지스터(T2)와 전기적으로 연결되며, 순차적으로 적층된 제1 스토리지 전극(133), 유전체층(105) 및 제2 스토리지 전극(153)을 포함할 수 있다. 적어도 하나의 절연층은 유전체층(105)을 포함할 수 있다. 유전체층(105)은 제1 스토리지 전극(133)과 제2 스토리지 전극(153) 사이에 개재되는 층간절연막(105)의 일부로 형성될 수 있다.
스토리지 커패시터(Cst)의 제2 스토리지 전극(153)은 제1 스토리지 전극(133)과 적어도 일부 중첩되도록 배치될 수 있으며, 예컨대, 제2 스토리지 전극(153)은 제1 스토리지 전극(133)의 전체를 덮도록 배치될 수 있다. 여기서, 제2 스토리지 전극(153)은 화소전극(150)과 동일 물질을 포함할 수 있으며, 화소전극(150)의 일부로서 형성될 수 있다. 또한, 제1 스토리지 전극(133)은 박막트랜지스터(T2)의 게이트전극(131)과 연결될 수 있다. 제1 스토리지 전극(133)의 일부는 박막트랜지스터(T2)의 게이트전극(131)일 수 있다.
한편, 복수의 배선(160)들은 제1 방향을 따라 연장된 주사선(SL)과 교차하도록 제2 방향을 따라 연장될 수 있다. 복수의 배선(160)은 하나 이상의 데이터선(DL) 및 구동 전압선(PL)을 포함할 수 있다. 여기서, 데이터선(DL)은 적색(Red) 데이터선, 녹색(Green) 데이터선 및 청색(Blue) 데이터선 중 적어도 어느 하나를 포함할 수 있다. 복수의 배선(160) 중 적어도 어느 하나는 제2 방향을 따라 상호 이격된 제1 라인(161) 및 제2 라인(162)과, 제1 라인(161) 및 제2 라인(162)을 전기적으로 연결하는 연결 라인(163)을 포함할 수 있다. 연결 라인(163)은 제1 라인(161) 및 제2 라인(162)과의 사이에 개재된 적어도 하나의 절연층을 사이에 두고 제1 라인(161) 및 제2 라인(162)의 아래에 배치될 수 있다. 여기서, 상기한 절연층은 층간절연막(105)일 수 있다.
도 3에서는 하나의 화소(P)만을 도시하였으므로, 제1 라인(161) 및 제2 라인(162)이 각각 독립적인 구성요소로 보이나, 실질적으로 제1 라인(161) 및 제2 라인(162)은 제2 방향으로의 동일선 상에 배치되어 이웃하는 다른 화소들의 제2 라인 및 제1 라인과 연결될 수 있다. 제1 라인(161) 및 제2 라인(162)은 화소전극(150)과 동일층에 동일 물질을 포함할 수 있다. 예를 들어, 제1 라인(161) 및 제2 라인(162)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 예를 들면, 제1 라인(161) 및 제2 라인(162)은 하부에서부터 순차적으로 배치되는 티타늄(Ti)/알루미늄(Al)/AlNiLa합금/ITO으로 이루어진 다층, 몰리브덴(Mo)/알루미늄(Al)/AlNiLa합금/ITO으로 이루어진 다층, 티타늄(Ti)/구리(Cu)/AlNiLa합금/ITO로 이루어진 다층 및 몰리브덴(Mo) /구리(Cu)/AlNiLa합금/ITO 중 어느 하나로 형성될 수 있다.
연결 라인(163)은 연결 라인(163)의 양측에 위치하며 층간절연막(105)에 형성된 콘택홀(CNT)을 통해 제1 라인(161) 및 제2 라인(162)과 전기적으로 연결될 수 있다. 연결 라인(163)은 제1 라인(161) 및 제2 라인(162)과 달리 화소전극(150)과 다른 층에 위치하며, 다른 물질을 포함할 수 있다. 구체적으로, 연결 라인(163)은 주사선(SL)과 동일 물질을 포함할 수 있다. 예를 들어, 연결 라인(163)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 연결 라인(163)은 아일랜드 타입일 수 있다. 또한, 연결 라인(163)은 주사선(SL)과 비중첩되도록 배치될 수 있다.
연결 라인(163)은 화소전극(150)과 다른 층에 위치함으로써, 화소전극(150)과 중첩되는 중첩영역(A)을 포함할 수 있다. 다시 말해, 화소전극(150)의 일부는 제1 라인(161) 및 제2 라인(162) 사이로 연장되어, 제1 라인(161) 및 제2 라인(162) 각각과 이격되게 배치될 수 있다. 이를 통해, 화소전극(150)은 배선(160)과의 간섭 없이 면적을 크게 확보할 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 디스플레이 장치(1)의 화소(P)들의 다양한 실시형태를 개략적으로 도시한 평면도이다. 도 5a 내지 도 5c에 도시된 실시형태들은 화소전극(150)과 배선(160) 사이의 중첩되는 영역의 차이만 있으므로, 구동 박막트랜지스터(T2)를 제외한 나머지 박막트랜지스터 및 스토리지 커패시터(Cst)를 도면에서 생략하고, 구성요소들의 중복되는 설명은 생략하기로 한다.
도 5a 내지 도 5c를 참조하면, 복수의 배선(160)은 제1 스토리지 전극(133)의 일측에 이격되어 배치되는 하나 이상의 제1 배선(160-1) 및 제1 스토리지 전극(133)의 타측에 이격되어 배치되는 하나 이상의 제2 배선(160-2)을 포함할 수 있다.
제1 배선(160-1) 및 제2 배선(160-2) 각각은 제2 방향을 따라 상호 이격되며 화소전극(150)과 동일 물질을 포함하는 제1 라인(161) 및 제2 라인(162)과, 제1 라인(161) 및 제2 라인(162)을 연결하며 주사선(SL)과 동일 물질을 포함하는 연결 라인(163)을 구비할 수 있다. 한편, 배선(160)은 연결 라인(163)을 포함하지 않고, 제1 라인(161) 및 제2 라인(162)이 직접 연결된 제3 배선(160-3)을 포함할 수도 있다.
또한, 제1 배선(160-1)의 제1 연결 라인(163-1) 및 제2 배선(160-2)의 제2 연결 라인(163-2) 중 적어도 어느 하나는 화소전극(150)과 중첩되는 중첩영역을 포함할 수 있다. 도 5a에서는 제1 연결 라인(163-1)과 화소전극(150)이 중첩되는 제1 중첩영역(A1)과 제2 연결 라인(163-1)과 화소전극(150)이 중첩되는 제2 중첩영역(A2)을 포함하는 것을 도시하였다. 그러나 본 발명은 이에 제한되지 않는다.
도 5a에서와 같이, 복수의 배선(160)은 배선들 전부 제1 라인(161), 제2 라인(162) 및 연결 라인(163)을 포함할 수 있으며, 화소전극(150)은 제1 중첩영역(A1) 및 제2 중첩영역(A2) 모두에 배치될 수 있다. 또한, 도 5b에서와 같이 복수의 배선(160)은 제1 배선(160-1) 및 제3 배선(160-3)을 포함하며, 화소전극(150)은 제1 연결 라인(163-1)을 포함하는 제1 배선(160-1)과 제1 중첩영역(A1)을 형성할 수 있다. 또한, 도 5c에서와 같이, 복수의 배선(160)은 제3 배선(160-3) 없이제1 배선(160-1) 및 제2 배선(160-2)만을 포함할 수 있으나, 화소전극(150)은 제1 배선(160-1) 및 제2 배선(160-2) 중 어느 하나와만 중첩영역을 형성할 수도 있다. 이렇듯, 본 발명의 일 실시예는 다양한 실시형태로 나타낼 수 있으며, 도면에 도시된 실시형태들로 제한되는 것이 아니다.
도 6은 본 발명의 다른 실시예들에 따른 디스플레이 장치(1)의 화소(P)를 개략적으로 나타낸 평면도이다. 도 6에 있어서, 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복되는 설명은 생략한다.
도 6을 참조하면, 복수의 배선(160) 중 적어도 어느 하나는 제2 방향을 따라 상호 이격되며 화소전극(150)과 동일 물질을 포함하는 제1 라인(161) 및 제2 라인(162)과, 제1 라인(161) 및 제2 라인(162)을 연결하며 주사선과 동일 물질을 포함하는 연결 라인(163)을 포함할 수 있다. 연결 라인(163)은 화소전극(150)과 중첩되는 중첩영역(A)을 포함할 수 있다. 이때, 화소전극(150)은 연결 라인(163)에 대응되도록 배치되는 하나 이상의 개구(H)를 포함할 수 있다. 개구(H)는 연결 라인(163)마다 대응되도록 배치될 수도 있으나, 본 발명은 이에 한정되지 않는다. 도 6a에 도시한 바와 같이, 복수의 연결 라인(163) 중 선택적으로 개구(H)를 배치시킬 수도 있다. 또한, 도 6b에 도시된 바와 같이, 개구(H)는 화소전극(150)의 외측부로부터 오목한 형태의 홈일 수 있다.
화소전극(150)에 구비된 개구(H)는 연결 라인(163)의 상면을 노출시키며, 화소전극(150)과 배선(160)과의 중첩되는 면적을 줄일 수 있다. 따라서, 이를 통해, 화소전극(150)과 배선(160) 사이에 발생될 수 있는 기생 커패시턴스(parastic capacitance)를 최소화할 수 있다.
도 7 및 도 8은 본 발명의 또 다른 실시예들에 따른 디스플레이 장치(1)를 개략적으로 도시한 평면도이다. 도 7 및 도 8에 있어서, 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복되는 설명은 생략한다.
도 7을 참조하면, 또 다른 실시예에 따른 디스플레이장치(1)는 복수의 화소 중 제1 화소(P1) 및 제2 화소(P2)를 포함할 수 있다. 이때, 제1 화소(P1) 및 제2 화소(P2)는 제2 방향을 따라 배치될 수 있다. 또한, 복수의 배선(160)은 제1 데이터선(DL1), 제2 데이터선(DL2) 및 구동전압선을 포함할 수 있다. 제1 데이터선(DL1)은 제1 화소(P1)의 박막트랜지스터(TFT)에 데이터 신호를 인가하며, 제2 데이터선(DL2)은 제2 화소(P2)의 박막트랜지스터(TFT)에 데이터 신호를 인가할 수 있다.
제1 화소(P1)는 제1 박막트랜지스터(T2-1) 및 제1 화소전극(1501)을 포함할 수 있다. 이때, 제1 박막트랜지스터(T2-1)는 복수의 배선(160) 중 어느 하나와 전기적으로 연결되고, 제1 게이트전극(1311), 제1 소스전극(1111) 및 제1 드레인전극(1151)을 포함할 수 있다. 제1 화소전극(1501)은 제1 소스전극(1111) 및 제1 드레인전극(1151) 중 어느 하나와 전기적으로 연결될 수 있다. 또한, 제1 화소(P1)는 제1 스토리지 커패시터(Cst1)를 더 포함할 수 있다.
제2 화소(P2)는 제2 박막트랜지스터(T2-2) 및 제2 화소전극(1502)을 포함할 수 있다. 이때, 제2 박막트랜지스터(T2-2)는 복수의 배선(160) 중 어느 하나와 전기적으로 연결되고, 제2 게이트전극(1312), 제2 소스전극(1112) 및 제2 드레인전극(1152)을 포함할 수 있다. 제2 화소전극(1502)은 제2 소스전극(1112) 및 제1 드레인전극(1152) 중 어느 하나와 전기적으로 연결될 수 있다. 또한, 제2 화소(P2)는 제2 스토리지 커패시터(Cst2)를 더 포함할 수 있다.
복수의 배선(160) 중 적어도 어느 하나는 제2 방향으로 상호 이격된 제1 라인(161) 및 제2 라인(162)과, 제1 라인(161) 및 제2 라인(162)를 전기적으로 연결하는 연결 라인(163)을 포함할 수 있다. 제1 라인(161) 및 제2 라인(162)은 제1 화소전극(1501) 및 제2 화소전극(1502)과 동일 층에 동일 물질을 포함할 수 있다. 연결 라인(163)은 제1 라인(161) 및 제2 라인(162)을 연결하며 제1 화소전극(1501)과 다른 층에 위치하며, 주사선(SL)과 동일 물질을 포함할 수 있다.
제1 화소전극(1501) 및 제2 화소전극(1502) 중 적어도 어느 하나는 연결영역(163)과 일부 중첩하도록 제1 라인(161)과 제2 라인(162) 사이로 연장될 수 있다. 다시 말해, 연결 라인(163)은 제1 화소전극(1501) 및 제2 화소전극(1502) 중 적어도 어느 하나와 중첩되는 중첩영역(A)을 포함할 수 있다. 제1 화소(P1)는 적색의 서브화소, 녹색의 서브화소, 청색의 서브화소 중 어느 하나일 수 있으며, 제2 화소(P2)는 제1 화소(P1)와 다른 색상의 서브화소일 수 있다.
여기서, 또 다른 실시예에 따른 디스플레이 장치(1)는 제1 화소(P1) 및 제1 화소(P1)과 인접한 제2 화소(P2)가 주사선(SL) 및 복수의 배선(160) 중 적어도 초기화 전압선(22) 및 구동전압선(PL)을 공유할 수 있다. 한편, 도시하지 않았지만, 제1 데이터선(DL1) 및 제2 데이터선(DL2)는 각각 제1 화소(P1)의 박막트랜지스터 및 제2 화소(P2)의 박막트랜지스터에 연결될 수 있다. 다만, 제1 데이터선(DL1) 및 제2 데이터선(DL2) 모두 제1 화소(P1) 및 제2 화소(P2)에 포함되도록 제2 방향을 따라 연장될 수 있다. 따라서, 제1 화소(P1) 및 제2 화소(P2)에 포함된 복수의 배선(160)은 제1 데이터선(DL1), 제2 데이터선(DL2), 초기화전압선(22) 및 구동전압선(PL)일 수 있다. 또한, 복수의 배선(160)은 유기발광소자(OLED)와 연결되는 전원전압(ELVSS)을 인가하는 전원전압선(155)을 더 포함할 수 있다.
도 8을 참조하면, 제1 화소전극(1501) 및 제2 화소전극(1502) 중 적어도 어느 하나는 연결 라인(163)에 대응되도록 배치되는 하나 이상의 개구(H)를 포함할 수 있다. 제1 화소전극(1501) 및 제2 화소전극(1502)은 개구(H)를 통해 배선(160)과의 중첩 면적을 감소시켜, 기생커패시터를 최소화할 수 있다.
한편, 다른 실시예에서, 제1 데이터선(DL1)의 제1 라인(161)과 제2 라인(163) 사이의 이격거리는 제2 데이터선(DL2)의 제1 라인(161)과 제2 라인(163)의 이격거리와 실질적으로 동일할 수 있다. 구체적으로, 배선(160)이 데이터선(DL)인 경우, 제1 라인(161)과 제2 라인(162) 사이의 이격거리(d)가 배선(160)마다 다르다면, 이격거리 차이에 의해 배선(160)의 저항값도 차이가 발생하게 된다. 이러한 저항값의 차이로 인하여 각 화소(P)로 데이터 신호의 제공 시간이 달라질 수 있으므로, 이를 최소화하기 위하여 제1 라인(161)과 제2 라인(163) 사이의 이격거리(d)는 일정하게 형성될 수 있다.
이하, 도 9a 내지 도 9e를 참조하여 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법에 대하여 설명한다.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 디스플레이 장치의 하나의 화소를 형성하는 방법을 순차적으로 도시한 평면도 및 단면도이다.
도 9a를 참조하면, 버퍼층(101)이 형성된 기판(100) 상에 활성층들을 형성한다. 활성층(110)은 비정질 실리콘으로 형성되거나 다결정 실리콘층으로 형성되거나, G-I-Z-O층 [(In2O3)a(Ga2O3)b(ZnO)c층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체로 형성될 수 있다.
활성층(110) 상에는 제1 절연층인 게이트 절연물질층(103')이 형성된다. 게이트 절연물질층(103')은 활성층(110)을 덮으며 기판(100) 전면(全面)에 형성된다. 게이트 절연물질층(103')은 유기 또는/및 무기 절연체로 이루어질 수 있다. 일 실시예에서, 게이트 절연물질층(103')은 실리콘질화막(SiNx), 실리콘산화막(SiO2), 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드 등으로 이루어질 수 있다.
도 9b를 참조하면, 게이트 절연물질층(103') 상에는 제1 도전층(미도시)을 적층한 후, 제1 도전층(미도시)을 마스크로 패터닝하여 게이트전극(131), 제1 스토리지 전극(133), 및 복수의 배선(160) 중 적어도 어느 하나의 연결 라인(163)을 형성한다. 이때, 활성층(110)이 산화물 반도체인 경우, 소스영역 및 드레인영역 형성을 위해 게이트 절연물질층(103')도 함께 패터닝하여 게이트 절연막(103)을 형성할 수 있다. 이후, 게이트전극(131)을 마스크로 하여 활성층(110)의 양끝단에 불순물을 주입을 하거나, 플라즈마 처리를 함으로써 소스전극(111) 및 드레인전극(115)을 형성할 수 있다. 불순물은 박막트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
도 9c를 참조하면, 게이트전극(131), 제1 스토리지 전극(133), 연결 라인(163)을 덮는 제2 절연층인 층간절연막(105)을 형성한다. 이후, 층간절연막(105)을 관통하는 콘택홀(CNT) 및 비아홀(VIA)을 형성한다. 콘택홀(CNT)은 연결 라인(163)을 노출시킬 수 있고, 비아홀(VIA)은 드레인전극(115)을 노출시킬 수 있다.
도 9d를 참조하면, 층간절연막(105) 상에 제2 도전층(미도시)을 적층한 후, 제2 도전층(미도시)을 마스크로 패터닝하여 복수의 배선 중 적어도 어느 하나의 제1 라인(161) 및 제2 라인(162)과, 화소전극(150) 및 연결 라인(163)을 포함하지 않는 배선을 형성한다. 이때, 화소전극(150)은 제1 스토리지 전극(133)과 중첩되게 위치할 수 있으며, 화소전극(150)의 일부는 제2 스토리지 전극(153)의 기능을 수행할 수 있다. 연결 라인(163)은 콘택홀(CNT)을 통해 상호 이격된 제1 라인(161) 및 제2 라인(163)과 연결될 수 있다.
도 9e를 참조하면, 화소전극(150) 상부에는 화소정의막(107)이 배치될 수 있다. 화소정의막(107)은 화소전극(150)의 상면을 노출시키는 개구를 가지며, 기판(100) 상에 화소영역을 정의하는 역할을 한다. 또한, 전원전압(ELVSS)를 인가하는 전원전압선(155)의 상면의 일부를 노출시키는 개구를 형성할 수 있다. 전원전압선(155)은 대향전극(180)을 통해 유기발광소자(OLED)와 전기적으로 연결될 수 있다.
화소전극(150) 상에는 유기발광소자(OLED)가 구비된다. 유기발광소자(OLED)는 중간층(170) 및 대향전극(180)을 포함할 수 있다.
중간층(170)은 적색, 녹색 또는 청색 광을 방출하는 유기 발광층을 포함하며, 유기 발광층은 저분자 유기물 또는 고분자 유기물을 사용할 수 있다. 유기 발광층이 저분자 유기물로 형성된 저분자 유기층인 경우에는 유기 발광층을 중심으로 화소전극(150)의 방향으로 홀 수송층(hole transport layer: HTL) 및 홀 주입층(hole injection layer:HIL)등이 위치하고, 대향전극(180)의 방향으로 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer:EIL) 등이 적층된다. 물론, 이들 홀 주입층, 홀 수송층, 전자 수송층, 전자 주입층 외에도 다양한 층들이 필요에 따라 적층되어 형성될 수 있다.
중간층(170) 상에는 화소전극(150)과 대향하는 대향전극(180)이 구비된다. 대향전극(180)이 투광성 전극으로 형성될 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층과 ITO, IZO, ZnO 또는 In2O3 등의 투광 도전층을 가질 수 있다. 대향전극(180)이 반사형 전극으로 형성될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층을 가질 수 있다. 물론 대향전극(180)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1 : 디스플레이 장치
100: 기판
101: 버퍼층
103: 게이트 절연막
105: 층간절연막
107: 화소정의막
110: 활성층
111: 소스전극
113: 채널영역
115: 드레인전극
131: 게이트전극
133: 제1 스토리지 전극
150: 화소전극
153: 제2 스토리지 전극
160: 배선
161 : 제1 라인
162 : 제2 라인
163 : 연결 라인
170: 중간층
180: 대향전극

Claims (20)

  1. 기판 상에 위치하는 복수의 화소;를 포함하고,
    상기 복수의 화소 중 제1 화소는,
    제1 방향을 따라 연장된 주사선;
    상기 제1 방향과 교차하는 제2 방향을 따라 연장된 복수의 배선들;
    상기 주사선과 상기 복수의 배선들 사이에 개재된 적어도 하나의 절연층;
    상기 주사선 및 상기 복수의 배선들과 전기적으로 연결된 박막트랜지스터; 및
    상기 박막트랜지스터와 전기적으로 연결되는 화소전극;을 포함하고,
    상기 복수의 배선들 중 적어도 어느 하나는,
    상기 제2 방향을 따라 상호 이격된 제1 라인 및 제2 라인; 및
    상기 제1 라인 및 상기 제2 라인을 전기적으로 연결하는 연결 라인;을 포함하며,
    상기 적어도 하나의 절연층은 상기 연결 라인과 상기 제1 라인 및 제2 라인 사이에 개재되며,
    상기 제1 라인 및 상기 제2 라인은 상기 화소전극과 동일한 층에 배치된, 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 제1 라인 및 제2 라인은 상기 화소전극과 동일 물질을 포함하는, 디스플레이 장치.
  3. 제1 항에 있어서,
    상기 연결 라인은 상기 제1 라인 및 상기 제2 라인의 아래에 위치하고, 상기 주사선과 동일 물질을 포함하는, 디스플레이 장치.
  4. 기판 상에 위치하는 복수의 화소;를 포함하고,
    상기 복수의 화소 중 제1화소는,
    제1 방향을 따라 연장된 주사선;
    상기 제1 방향과 교차하는 제2 방향을 따라 연장된 복수의 배선들;
    상기 주사선과 상기 복수의 배선들 사이에 개재된 적어도 하나의 절연층;
    상기 주사선 및 상기 복수의 배선들과 전기적으로 연결된 박막트랜지스터; 및
    상기 박막트랜지스터와 전기적으로 연결되는 화소전극;을 포함하고,
    상기 복수의 배선들 중 적어도 어느 하나는,
    상기 제2 방향을 따라 상호 이격된 제1 라인 및 제2 라인; 및
    상기 제1 라인 및 상기 제2 라인을 전기적으로 연결하는 연결 라인;을 포함하며,
    상기 적어도 하나의 절연층은 상기 연결 라인과 상기 제1 라인 및 제2 라인 사이에 개재되며,
    상기 연결 라인은 상기 화소전극과 중첩되는, 디스플레이 장치.
  5. 제4 항에 있어서,
    상기 화소전극은, 상기 연결 라인에 대응되는 하나 이상의 개구를 포함하는, 디스플레이 장치.
  6. 기판 상에 위치하는 복수의 화소;를 포함하고,
    상기 복수의 화소 중 제1화소는,
    제1 방향을 따라 연장된 주사선;
    상기 제1 방향과 교차하는 제2 방향을 따라 연장된 복수의 배선들;
    상기 주사선과 상기 복수의 배선들 사이에 개재된 적어도 하나의 절연층;
    상기 주사선 및 상기 복수의 배선들과 전기적으로 연결된 박막트랜지스터; 및
    상기 박막트랜지스터와 전기적으로 연결되는 화소전극;을 포함하고,
    상기 복수의 배선들 중 적어도 어느 하나는,
    상기 제2 방향을 따라 상호 이격된 제1 라인 및 제2 라인; 및
    상기 제1 라인 및 상기 제2 라인을 전기적으로 연결하는 연결 라인;을 포함하며,
    상기 적어도 하나의 절연층은 상기 연결 라인과 상기 제1 라인 및 제2 라인 사이에 개재되며,
    상기 화소전극의 일부는 상기 제1 라인 및 제2 라인 사이로 연장된, 디스플레이 장치.
  7. 제1 항에 있어서,
    상기 박막트랜지스터와 전기적으로 연결되며, 순차적으로 적층된 제1 스토리지 전극, 유전체층, 및 제2 스토리지 전극을 구비하는 스토리지 커패시터;를 더 포함하는, 디스플레이 장치.
  8. 제7 항에 있어서,
    상기 제1 스토리지 전극은 상기 연결 라인과 동일 물질을 포함하는, 디스플레이 장치.
  9. 제7 항에 있어서,
    상기 제2 스토리지 전극은 상기 화소전극과 동일 물질을 포함하는, 디스플레이 장치.
  10. 제7 항에 있어서,
    상기 화소전극의 일부는 상기 제2 스토리지 전극인, 디스플레이 장치.
  11. 제7 항에 있어서,
    상기 적어도 하나의 절연층은, 상기 유전체층을 포함하는, 디스플레이 장치.
  12. 제7 항에 있어서,
    상기 복수의 배선은,
    상기 제1 스토리지 전극의 일측에 배치되는 제1 배선; 및
    상기 제1 스토리지 전극의 타측에 배치되는 제2 배선;을 포함하는, 디스플레이 장치.
  13. 제12 항에 있어서,
    상기 제1 배선의 연결 라인 및 상기 제2 배선의 연결 라인 중 적어도 어느 하나는 상기 화소전극과 중첩되는 중첩 영역을 포함하는, 디스플레이 장치.
  14. 제1 항에 있어서,
    상기 복수의 배선 중 적어도 어느 하나는 제1 데이터선 또는 구동 전압선을 포함하는, 디스플레이 장치.
  15. 제14 항에 있어서,
    상기 복수의 화소는 상기 제1 화소와 인접한 제2 화소를 포함하고,
    상기 제2 화소의 화소전극은, 상기 연결 라인과 일부 중첩하도록 상기 제1 라인 및 제2 라인 사이로 연장된, 디스플레이 장치.
  16. 제15 항에 있어서,
    상기 복수의 배선 중 적어도 어느 하나는 상기 제2 화소의 박막트랜지스터와 전기적으로 연결되는 제2 데이터선을 더 포함하고,
    상기 제1 데이터선의 제1 라인과 제2 라인 사이의 이격거리는 상기 제2 데이터선의 제1 라인과 제2 라인 사이의 이격거리와 동일한, 디스플레이 장치.
  17. 제1 항에 있어서,
    상기 제1 화소는,
    상기 화소전극 상에 배치되며 발광층을 포함하는 중간층; 및
    상기 중간층 상에 배치되는 대향전극;을 포함하는, 디스플레이 장치.
  18. 기판 상에 활성층을 형성하는 단계;
    상기 활성층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 게이트전극과, 제1 방향을 따라 연장된 주사선을 형성하는 단계;
    상기 게이트전극 및 상기 주사선 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 상기 활성층과 전기적으로 연결된 화소전극을 형성하는 단계; 및
    상기 기판 상에 상기 제1 방향과 다른 제2 방향을 따라 연장된 복수의 배선을 형성하는 단계;를 포함하고,
    상기 복수의 배선을 형성하는 단계는,
    상기 제2 방향을 따라 상호 이격된 제1 라인 및 제2 라인을 형성하는 단계; 및
    상기 제1 라인 및 제2 라인과의 사이에 상기 제1 절연층 및 상기 제2 절연층 중 적어도 어느 하나를 사이에 두고 상기 제1 라인 및 제2 라인의 아래에 배치되며, 상기 제1 라인 및 제2 라인을 전기적으로 연결하는 연결 라인을 형성하는 단계;를 포함하며,
    상기 제1 라인 및 제2 라인을 형성하는 단계는 상기 화소전극을 형성하는 단계와 동일 공정에서 수행되는, 디스플레이 장치의 제조 방법.
  19. 삭제
  20. 제18 항에 있어서,
    상기 연결 라인을 형성하는 단계는 상기 주사선을 형성하는 단계와 동일 공정에서 수행되는, 디스플레이 장치의 제조 방법.
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