JP3458382B2 - 電気光学装置及びその製造方法並びに電子機器 - Google Patents
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Description
【発明の詳細な説明】
［技術分野］
本発明は、アクティブマトリクス駆動方式の電気光学
装置及びその製造方法の技術分野に属し、特に蓄積容量
を付加するために蓄積容量電極を備えると共に画素電極
と画素スイッチング用の薄膜トランジスタ（Thin Film
Transistor:以下適宜、TFTと称す）との間の電気的な導
通を良好にとるためのバリア層と称される導電層を備え
る電気光学装置及びその製造方法の技術分野に属する。
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通を良好にとるためのバリア層と称される導電層を備え
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［背景技術］
従来、TFT駆動によるアクティブマトリクス駆動方式
の電気光学装置においては、縦横に夫々配列された多数
の走査線及びデータ線並びにこれらの各交点に対応して
多数のTFTがTFTアレイ基板上に設けられている。各TFT
は、走査線にゲート電極が接続され、データ線に半導体
層のソース領域が接続され、画素電極に半導体層のドレ
イン領域が接続されている。ここで特に画素電極は、TF
Tや配線を構成する各種の層や当該画素電極を相互に絶
縁するための層間絶縁膜上に設けられているため、層間
絶縁膜に開孔されたコンタクトホールを介してTFTを構
成する半導体層のドレイン領域に接続されている。そし
て、TFTのゲート電極に走査線を介して走査信号が供給
されると、TFTはオン状態とされ、半導体層のソース領
域にデータ線を介して供給される画像信号が当該TFTの
ソース−ドレイン間を介して画素電極に供給される。こ
のような画像信号の供給は、各TFTを介して画素電極毎
に極めて短時間しか行われない。このため、極短時間だ
けオン状態とされたTFTを介して供給される画像信号の
電圧を、このオン状態とされた時間よりも遥かに長時間
に亘って保持するために、各画素電極には液晶容量と並
列に蓄積容量が形成されるのが一般的である。他方、こ
の種の電気光学装置においては、TFTアレイ基板上に形
成された半導体層から、画素スイッチング用TFTのソー
ス領域及びドレイン領域並びにこれらの間にあるチャネ
ル領域が構成される。画素電極は、積層構造をなす走査
線、容量線、データ線等の配線及びこれらを相互に電気
的に絶縁するための複数の層間絶縁膜を介して、半導体
層のドレイン領域と接続される必要がある。ここで、TF
Tアレイ基板側から見て半導体層の上にゲート電極が設
けられるトップゲート構造を有する正スタガ型又はコプ
レナー型のポリシリコンTFTの場合などは特に、積層構
造における半導体層から画素電極までの層間距離が例え
ば1000nm程度又はそれ以上に長いため、両者を電気的に
接続するためのコンタクトホールを開孔するのが困難と
なる。より具体的には、エッチングを深く行うにつれて
エッチング精度が低下して、目標とする半導体層を突き
抜けて開孔してしまう可能性が出て来るため、ドライエ
ッチングのみで、このような深いコンタクトホールを開
孔することが極めて困難となる。このため、ドライエッ
チングにウエットエッチングを組み合わせて行ったりす
るが、すると今度はウエットエッチングによりコンタク
トホールの径が大きくなってしまい、限られた基板上領
域において配線や電極を必要なだけレイアウトするのが
困難となるのである。
の電気光学装置においては、縦横に夫々配列された多数
の走査線及びデータ線並びにこれらの各交点に対応して
多数のTFTがTFTアレイ基板上に設けられている。各TFT
は、走査線にゲート電極が接続され、データ線に半導体
層のソース領域が接続され、画素電極に半導体層のドレ
イン領域が接続されている。ここで特に画素電極は、TF
Tや配線を構成する各種の層や当該画素電極を相互に絶
縁するための層間絶縁膜上に設けられているため、層間
絶縁膜に開孔されたコンタクトホールを介してTFTを構
成する半導体層のドレイン領域に接続されている。そし
て、TFTのゲート電極に走査線を介して走査信号が供給
されると、TFTはオン状態とされ、半導体層のソース領
域にデータ線を介して供給される画像信号が当該TFTの
ソース−ドレイン間を介して画素電極に供給される。こ
のような画像信号の供給は、各TFTを介して画素電極毎
に極めて短時間しか行われない。このため、極短時間だ
けオン状態とされたTFTを介して供給される画像信号の
電圧を、このオン状態とされた時間よりも遥かに長時間
に亘って保持するために、各画素電極には液晶容量と並
列に蓄積容量が形成されるのが一般的である。他方、こ
の種の電気光学装置においては、TFTアレイ基板上に形
成された半導体層から、画素スイッチング用TFTのソー
ス領域及びドレイン領域並びにこれらの間にあるチャネ
ル領域が構成される。画素電極は、積層構造をなす走査
線、容量線、データ線等の配線及びこれらを相互に電気
的に絶縁するための複数の層間絶縁膜を介して、半導体
層のドレイン領域と接続される必要がある。ここで、TF
Tアレイ基板側から見て半導体層の上にゲート電極が設
けられるトップゲート構造を有する正スタガ型又はコプ
レナー型のポリシリコンTFTの場合などは特に、積層構
造における半導体層から画素電極までの層間距離が例え
ば1000nm程度又はそれ以上に長いため、両者を電気的に
接続するためのコンタクトホールを開孔するのが困難と
なる。より具体的には、エッチングを深く行うにつれて
エッチング精度が低下して、目標とする半導体層を突き
抜けて開孔してしまう可能性が出て来るため、ドライエ
ッチングのみで、このような深いコンタクトホールを開
孔することが極めて困難となる。このため、ドライエッ
チングにウエットエッチングを組み合わせて行ったりす
るが、すると今度はウエットエッチングによりコンタク
トホールの径が大きくなってしまい、限られた基板上領
域において配線や電極を必要なだけレイアウトするのが
困難となるのである。
そこで最近では、走査線上に形成される層間絶縁膜に
対して、半導体層のソース領域に至るコンタクトホール
を開孔してデータ線とソース領域との電気的な接続をと
る際に、半導体層のドレイン領域に至るコンタクトホー
ルを開孔してこの層間絶縁膜上にデータ線と同一層から
なるバリア層と称される中継用の導電層を形成してお
き、その後、データ線及びこのバリア層上に形成された
層間絶縁膜に対して、画素電極からこのバリア層に至る
コンタクトホールを開孔する技術が開発されている。こ
のようにデータ線と同一層からなるバリア層を中継して
画素電極からドレイン領域へ電気的に接続をとるように
構成すれば、画素電極から一挙に半導体層に至るコンタ
クトホールを開孔するよりも、コンタクトホールの開孔
工程等が容易となり、各コンタクトホールの径も小さく
て済む。
対して、半導体層のソース領域に至るコンタクトホール
を開孔してデータ線とソース領域との電気的な接続をと
る際に、半導体層のドレイン領域に至るコンタクトホー
ルを開孔してこの層間絶縁膜上にデータ線と同一層から
なるバリア層と称される中継用の導電層を形成してお
き、その後、データ線及びこのバリア層上に形成された
層間絶縁膜に対して、画素電極からこのバリア層に至る
コンタクトホールを開孔する技術が開発されている。こ
のようにデータ線と同一層からなるバリア層を中継して
画素電極からドレイン領域へ電気的に接続をとるように
構成すれば、画素電極から一挙に半導体層に至るコンタ
クトホールを開孔するよりも、コンタクトホールの開孔
工程等が容易となり、各コンタクトホールの径も小さく
て済む。
この種の電気光学装置においては、表示画像の高品位
化という一般的な要請が強く、このためには、画素表示
領域の高精細化或いは画素ピッチの微細化及び高画素開
口率化（即ち、各画素において、表示光が透過しない非
画素開口領域に対する、表示光が透過する画素開口領域
の比率を高めること）が極めて重要となる。
化という一般的な要請が強く、このためには、画素表示
領域の高精細化或いは画素ピッチの微細化及び高画素開
口率化（即ち、各画素において、表示光が透過しない非
画素開口領域に対する、表示光が透過する画素開口領域
の比率を高めること）が極めて重要となる。
しかしながら、画素ピッチの微細化が進むと、電極サ
イズや配線幅、更にコンタクトホール径などには製造技
術により本質的な微細化の限界があるため、相対的にこ
れらの配線や電極等が画像表示領域を占有する比率が高
まるため、画素開口率が低くなってしまうという問題点
がある。
イズや配線幅、更にコンタクトホール径などには製造技
術により本質的な微細化の限界があるため、相対的にこ
れらの配線や電極等が画像表示領域を占有する比率が高
まるため、画素開口率が低くなってしまうという問題点
がある。
更に、このように画素ピッチの微細化が進むと、限ら
れた基板上領域に作り込まねばならない前述の蓄積容量
を充分な大きさとすることが困難となる。ここで特に、
前述したバリア層を用いる技術によれば、バリア層は、
データ線と同一のAl（アルミニウム）膜等からなる導電
膜から構成されているため、当該バリア層の位置や材質
に起因して、コンタクトホールを開孔する際の自由度に
乏しく、また当該バリア層を例えば蓄積容量を増大させ
るといった中継機能以外の用途に用いることは極めて困
難であり、特に微細化された積層構造内において各層を
最大限に利用して装置構成の単純化や製造プロセスの効
率化を図ることが出来ない。更に、この技術によれば、
バリア層を構成するAl膜と画素電極を構成するITO（Ind
ium Tin Oxide）膜が接触することにより化学反応が生
じ、イオン化しやすいAl膜が腐食する。これにより、バ
リア層と画素電極の間の電気的な接続が損なわれるた
め、Al膜からなる第１のバリア層の他にITO膜との間で
良好に電気的な接続が得られるTi（チタン）膜等の高融
点金属膜を第２のバリア層として用いる必要があり、層
構造及びその製造プロセスの複雑化を招くという問題点
も抱えている。
れた基板上領域に作り込まねばならない前述の蓄積容量
を充分な大きさとすることが困難となる。ここで特に、
前述したバリア層を用いる技術によれば、バリア層は、
データ線と同一のAl（アルミニウム）膜等からなる導電
膜から構成されているため、当該バリア層の位置や材質
に起因して、コンタクトホールを開孔する際の自由度に
乏しく、また当該バリア層を例えば蓄積容量を増大させ
るといった中継機能以外の用途に用いることは極めて困
難であり、特に微細化された積層構造内において各層を
最大限に利用して装置構成の単純化や製造プロセスの効
率化を図ることが出来ない。更に、この技術によれば、
バリア層を構成するAl膜と画素電極を構成するITO（Ind
ium Tin Oxide）膜が接触することにより化学反応が生
じ、イオン化しやすいAl膜が腐食する。これにより、バ
リア層と画素電極の間の電気的な接続が損なわれるた
め、Al膜からなる第１のバリア層の他にITO膜との間で
良好に電気的な接続が得られるTi（チタン）膜等の高融
点金属膜を第２のバリア層として用いる必要があり、層
構造及びその製造プロセスの複雑化を招くという問題点
も抱えている。
本発明は上述の問題点に鑑みなされたものであり、画
素ピッチを微細化しても比較的簡単な構成を用いて、画
素電極と薄膜トランジスタとを良好に中継する構成や蓄
積容量を増大させる構成が可能であり、高品位の画像表
示が可能な電気光学装置及びその製造方法を提供するこ
とを課題とする。
素ピッチを微細化しても比較的簡単な構成を用いて、画
素電極と薄膜トランジスタとを良好に中継する構成や蓄
積容量を増大させる構成が可能であり、高品位の画像表
示が可能な電気光学装置及びその製造方法を提供するこ
とを課題とする。
［発明の開示］
本発明の第１電気光学装置は上記課題を解決するため
に、基板に複数の走査線及び複数のデータ線と、各前記
走査線及び各前記データ線の交差に対応して設けられた
薄膜トランジスタと、該薄膜トランジスタに対応して設
けられた画素電極と、該画素電極に接続された蓄積容量
とを有する電気光学装置であって、ゲート電極の上方に
形成された第１層間絶縁膜と、該第１層間絶縁膜の上方
に形成され、且つ隣接する前記データ線間で前記走査線
の延在方向に沿って形成された蓄積容量の一方の電極を
成す導電層とを具備しており、前記データ線は、絶縁膜
を介して前記導電層より上層に形成されていることを特
徴とする。
に、基板に複数の走査線及び複数のデータ線と、各前記
走査線及び各前記データ線の交差に対応して設けられた
薄膜トランジスタと、該薄膜トランジスタに対応して設
けられた画素電極と、該画素電極に接続された蓄積容量
とを有する電気光学装置であって、ゲート電極の上方に
形成された第１層間絶縁膜と、該第１層間絶縁膜の上方
に形成され、且つ隣接する前記データ線間で前記走査線
の延在方向に沿って形成された蓄積容量の一方の電極を
成す導電層とを具備しており、前記データ線は、絶縁膜
を介して前記導電層より上層に形成されていることを特
徴とする。
本発明の第１電気光学装置によれば、基板には、走査
線及び蓄積容量の一方の電極、第１層間絶縁膜、導電
層、絶縁膜、データ線の順に形成されている。従って、
走査線とデータ線との間の層として介在する導電層を様
々な用途に利用することが可能となる。例えば先ず、導
電層と半導体層とを第１コンタクトホールを介して電気
的に接続すると共に導電層と画素電極とを第２コンタク
トホールを介して電気的に接続することにより、導電層
を経由して半導体層と画素電極とを電気的に接続する構
成が可能となる。或いは、導電層の一部を、半導体層の
一部や蓄積容量の一方の電極と誘電体膜を介して対向す
る他の蓄積容量電極とすることにより、画素電極に対し
て蓄積容量を付与する構成も可能となる。或いは、導電
層を遮光膜から形成することにより、導電層により画素
の開口領域の少なくとも一部を規定する構成も可能とな
る。更には、導電層からデータ線、走査線、あるいは蓄
積容量の一方の電極を構成するための容量線を除く他の
配線を形成する構成や、導電層からデータ線、走査線及
び容量線の冗長配線を形成する構成も可能となる。
線及び蓄積容量の一方の電極、第１層間絶縁膜、導電
層、絶縁膜、データ線の順に形成されている。従って、
走査線とデータ線との間の層として介在する導電層を様
々な用途に利用することが可能となる。例えば先ず、導
電層と半導体層とを第１コンタクトホールを介して電気
的に接続すると共に導電層と画素電極とを第２コンタク
トホールを介して電気的に接続することにより、導電層
を経由して半導体層と画素電極とを電気的に接続する構
成が可能となる。或いは、導電層の一部を、半導体層の
一部や蓄積容量の一方の電極と誘電体膜を介して対向す
る他の蓄積容量電極とすることにより、画素電極に対し
て蓄積容量を付与する構成も可能となる。或いは、導電
層を遮光膜から形成することにより、導電層により画素
の開口領域の少なくとも一部を規定する構成も可能とな
る。更には、導電層からデータ線、走査線、あるいは蓄
積容量の一方の電極を構成するための容量線を除く他の
配線を形成する構成や、導電層からデータ線、走査線及
び容量線の冗長配線を形成する構成も可能となる。
本発明の第１電気光学装置の一の態様によれば、前記
基板に、前記データ線の上方に形成された層間絶縁膜を
更に具備しており、前記画素電極は、前記データ線の上
方に形成された層間絶縁膜上に形成されると共に前記絶
縁膜及び前記データ線の上方に形成された層間絶縁膜に
形成されたコンタクトホールを介して前記導電層に電気
的に接続されており、前記導電層は、前記半導体層に電
気的に接続されている。
基板に、前記データ線の上方に形成された層間絶縁膜を
更に具備しており、前記画素電極は、前記データ線の上
方に形成された層間絶縁膜上に形成されると共に前記絶
縁膜及び前記データ線の上方に形成された層間絶縁膜に
形成されたコンタクトホールを介して前記導電層に電気
的に接続されており、前記導電層は、前記半導体層に電
気的に接続されている。
このように構成すれば、データ線の上方に形成された
層間絶縁膜を介して画素電極が形成されており、画素電
極は、絶縁膜及びデータ線の上方に形成された層間絶縁
膜に形成されたコンタクトホールを介して導電層に電気
的に接続されおり、導電層は、半導体層に接続されてい
る。従って、導電層を経由して半導体層と画素電極とを
電気的に接続する構成が得られる。
層間絶縁膜を介して画素電極が形成されており、画素電
極は、絶縁膜及びデータ線の上方に形成された層間絶縁
膜に形成されたコンタクトホールを介して導電層に電気
的に接続されおり、導電層は、半導体層に接続されてい
る。従って、導電層を経由して半導体層と画素電極とを
電気的に接続する構成が得られる。
本発明の第２電気光学装置は上記課題を解決するため
に、基板に複数の走査線及び複数のデータ線と、各前記
走査線及び各前記データ線の交差に対応して設けられた
薄膜トランジスタと、該薄膜トランジスタに対応して設
けられた画素電極と、前記薄膜トランジスタのソース領
域及びドレイン領域並びに第１蓄積容量電極を構成する
半導体層と、該半導体層上に形成されている絶縁薄膜
と、該絶縁薄膜上に形成された前記薄膜トランジスタの
ゲート電極と、前記絶縁薄膜上に前記第１蓄積容量電極
に対向して形成された前記ゲート電極とは異なる第２蓄
積容量電極と、前記ゲート電極及び前記第２蓄積容量電
極の上方に形成された第１層間絶縁膜と、該第１層間絶
縁膜の上方に前記第２蓄積容量電極に対向して形成さ
れ、且つ前記絶縁薄膜及び前記第１層間絶縁膜に形成さ
れたコンタクトホールを介して前記半導体層のドレイン
領域に電気的接続された導電層と、該導電層の上方に形
成された第２層間絶縁膜とを具備しており、前記データ
線は、前記第２層間絶縁膜上に形成されると共に前記絶
縁薄膜並びに前記第１及び第２層間絶縁膜に形成された
コンタクトホールを介して、前記半導体層のソース領域
に電気的接続されていることを特徴とする。
に、基板に複数の走査線及び複数のデータ線と、各前記
走査線及び各前記データ線の交差に対応して設けられた
薄膜トランジスタと、該薄膜トランジスタに対応して設
けられた画素電極と、前記薄膜トランジスタのソース領
域及びドレイン領域並びに第１蓄積容量電極を構成する
半導体層と、該半導体層上に形成されている絶縁薄膜
と、該絶縁薄膜上に形成された前記薄膜トランジスタの
ゲート電極と、前記絶縁薄膜上に前記第１蓄積容量電極
に対向して形成された前記ゲート電極とは異なる第２蓄
積容量電極と、前記ゲート電極及び前記第２蓄積容量電
極の上方に形成された第１層間絶縁膜と、該第１層間絶
縁膜の上方に前記第２蓄積容量電極に対向して形成さ
れ、且つ前記絶縁薄膜及び前記第１層間絶縁膜に形成さ
れたコンタクトホールを介して前記半導体層のドレイン
領域に電気的接続された導電層と、該導電層の上方に形
成された第２層間絶縁膜とを具備しており、前記データ
線は、前記第２層間絶縁膜上に形成されると共に前記絶
縁薄膜並びに前記第１及び第２層間絶縁膜に形成された
コンタクトホールを介して、前記半導体層のソース領域
に電気的接続されていることを特徴とする。
本発明の第２電気光学装置によれば、基板には、走査
線及び第２蓄積容量電極、第１層間絶縁膜、導電層、第
２層間絶縁膜、データ線の順に形成されており、画素電
極は更にその上方に形成されている。そして、データ線
は、第１及び第２層間絶縁膜に形成されたコンタクトホ
ールを介して、半導体層のソース領域に電気的に接続さ
れている。これらに加えて、半導体層の一部からソース
領域及びドレイン領域が構成されており、絶縁薄膜の一
部から薄膜トランジスタのゲート絶縁膜が構成されてお
り、更に絶縁薄膜上に走査線の一部からなる薄膜トラン
ジスタのゲート電極が形成されている。他方で、半導体
層の一部から、第１蓄積容量電極が構成されており、絶
縁薄膜の一部から蓄積容量の誘電体膜が構成されてお
り、更に絶縁薄膜上に容量線の一部からなる第２蓄積容
量電極が形成されている。従って、薄膜トランジスタが
走査線の下側に配置され、これに並んで第２蓄積容量電
極の下側に蓄積容量が配置された構造が得られる。従っ
て、このような蓄積容量が薄膜トランジスタに並んで設
けられた構成において、走査線とデータ線との間の層と
して介在する導電層を様々な用途に利用することが可能
となる。例えば先ず、導電層の一部を、第２蓄積容量電
極と第１層間絶縁膜を介して対向する第３蓄積容量電極
とすることにより、即ち、第１層間絶縁膜をこの個所に
おいて蓄積容量の誘電体膜として導電層の一部と第２蓄
積容量電極とを対向配置することにより、画素電極に対
して（第１蓄積容量電極及び第２蓄積容量電極からなる
蓄積容量に加えて）追加的に蓄積容量を付与する構成も
可能となる。或いは、前述した本発明の第１電気光学装
置の場合と同様に、導電層を経由して半導体層と画素電
極とを電気的に接続する構成、導電層により画素の開口
領域の少なくとも一部を規定する構成、導電層からデー
タ線、走査線あるいは、第２蓄積容量を形成するための
容量線を除く他の配線或いはこれらの冗長配線を形成す
る構成も可能となる。
線及び第２蓄積容量電極、第１層間絶縁膜、導電層、第
２層間絶縁膜、データ線の順に形成されており、画素電
極は更にその上方に形成されている。そして、データ線
は、第１及び第２層間絶縁膜に形成されたコンタクトホ
ールを介して、半導体層のソース領域に電気的に接続さ
れている。これらに加えて、半導体層の一部からソース
領域及びドレイン領域が構成されており、絶縁薄膜の一
部から薄膜トランジスタのゲート絶縁膜が構成されてお
り、更に絶縁薄膜上に走査線の一部からなる薄膜トラン
ジスタのゲート電極が形成されている。他方で、半導体
層の一部から、第１蓄積容量電極が構成されており、絶
縁薄膜の一部から蓄積容量の誘電体膜が構成されてお
り、更に絶縁薄膜上に容量線の一部からなる第２蓄積容
量電極が形成されている。従って、薄膜トランジスタが
走査線の下側に配置され、これに並んで第２蓄積容量電
極の下側に蓄積容量が配置された構造が得られる。従っ
て、このような蓄積容量が薄膜トランジスタに並んで設
けられた構成において、走査線とデータ線との間の層と
して介在する導電層を様々な用途に利用することが可能
となる。例えば先ず、導電層の一部を、第２蓄積容量電
極と第１層間絶縁膜を介して対向する第３蓄積容量電極
とすることにより、即ち、第１層間絶縁膜をこの個所に
おいて蓄積容量の誘電体膜として導電層の一部と第２蓄
積容量電極とを対向配置することにより、画素電極に対
して（第１蓄積容量電極及び第２蓄積容量電極からなる
蓄積容量に加えて）追加的に蓄積容量を付与する構成も
可能となる。或いは、前述した本発明の第１電気光学装
置の場合と同様に、導電層を経由して半導体層と画素電
極とを電気的に接続する構成、導電層により画素の開口
領域の少なくとも一部を規定する構成、導電層からデー
タ線、走査線あるいは、第２蓄積容量を形成するための
容量線を除く他の配線或いはこれらの冗長配線を形成す
る構成も可能となる。
本発明の第２電気光学装置の一の態様によれば、前記
導電層は、前記第１層間絶縁膜及び前記絶縁薄膜に形成
されたコンタクトホールを介して前記半導体層のドレイ
ン領域に電気的に接続されている。
導電層は、前記第１層間絶縁膜及び前記絶縁薄膜に形成
されたコンタクトホールを介して前記半導体層のドレイ
ン領域に電気的に接続されている。
このように構成すれば、データ線は、絶縁薄膜並びに
第１及び第２層間絶縁膜に形成されたコンタクトホール
を介して、半導体層のソース領域に電気的に接続されて
おり、導電層は、第１層間絶縁膜及び絶縁薄膜に形成さ
れたコンタクトホールを介して、半導体層のドレイン領
域に電気的に接続されている。従って、導電層を、画素
電極に接続された蓄積容量の電極として用いる構成が容
易にして可能となり、同時に、導電層を経由して画素電
極とドレイン領域とを電気的に接続する構成も容易にし
て可能となる。
第１及び第２層間絶縁膜に形成されたコンタクトホール
を介して、半導体層のソース領域に電気的に接続されて
おり、導電層は、第１層間絶縁膜及び絶縁薄膜に形成さ
れたコンタクトホールを介して、半導体層のドレイン領
域に電気的に接続されている。従って、導電層を、画素
電極に接続された蓄積容量の電極として用いる構成が容
易にして可能となり、同時に、導電層を経由して画素電
極とドレイン領域とを電気的に接続する構成も容易にし
て可能となる。
本発明の第２電気光学装置の他の態様によれば、前記
基板に、前記データ線の上方に形成された第３層間絶縁
膜を更に具備しており、前記画素電極は、前記第３層間
絶縁膜上に形成されると共に前記第２及び第３層間絶縁
膜に形成されたコンタクトホールを介して前記導電層に
電気的に接続されている。
基板に、前記データ線の上方に形成された第３層間絶縁
膜を更に具備しており、前記画素電極は、前記第３層間
絶縁膜上に形成されると共に前記第２及び第３層間絶縁
膜に形成されたコンタクトホールを介して前記導電層に
電気的に接続されている。
このように構成すれば、データ線の上方には第３層間
絶縁膜を介して画素電極が形成されており、画素電極
は、第２及び第３層間絶縁膜に形成されたコンタクトホ
ールを介して導電層に電気的に接続される。従って、導
電層を経由して画素電極とドレイン領域とを電気的に接
続する構成も容易にして可能となる。
絶縁膜を介して画素電極が形成されており、画素電極
は、第２及び第３層間絶縁膜に形成されたコンタクトホ
ールを介して導電層に電気的に接続される。従って、導
電層を経由して画素電極とドレイン領域とを電気的に接
続する構成も容易にして可能となる。
本発明の第３電気光学装置は上記課題を解決するため
に、基板に複数の走査線及び複数のデータ線と、各前記
走査線及び各前記データ線の交差に対応して設けられた
薄膜トランジスタと、該薄膜トランジスタに対応して設
けられた画素電極と、前記薄膜トランジスタを構成する
半導体層と前記画素電極との間に介在し、前記半導体層
のドレイン領域と第１コンタクトホールを介して電気的
接続され且つ前記画素電極と第２コンタクトホールを介
して電気的接続された導電層と、前記ドレイン領域を構
成する半導体層部分と同一膜からなる第１蓄積容量電極
と前記第１蓄積容量電極上に配置された第２蓄積容量電
極との間に介在する第１誘電体膜と、前記第２蓄積容量
電極と前記導電層の一部からなる第３蓄積容量電極との
間に介在する第２誘電体膜とを備えたことを特徴とす
る。
に、基板に複数の走査線及び複数のデータ線と、各前記
走査線及び各前記データ線の交差に対応して設けられた
薄膜トランジスタと、該薄膜トランジスタに対応して設
けられた画素電極と、前記薄膜トランジスタを構成する
半導体層と前記画素電極との間に介在し、前記半導体層
のドレイン領域と第１コンタクトホールを介して電気的
接続され且つ前記画素電極と第２コンタクトホールを介
して電気的接続された導電層と、前記ドレイン領域を構
成する半導体層部分と同一膜からなる第１蓄積容量電極
と前記第１蓄積容量電極上に配置された第２蓄積容量電
極との間に介在する第１誘電体膜と、前記第２蓄積容量
電極と前記導電層の一部からなる第３蓄積容量電極との
間に介在する第２誘電体膜とを備えたことを特徴とす
る。
本発明の第３電気光学装置によれば、基板には、複数
の走査線及び複数のデータ線が層間絶縁膜を介して立体
的に相交差しており、複数の画素電極に蓄積容量を夫々
付加するための第２蓄積容量電極が別途設けられてい
る。そして、導電層は、半導体層と画素電極との間に介
在しており、一方で半導体層のドレイン領域と第１コン
タクトホールを介して電気的に接続されており、他方
で、画素電極と第２コンタクトホールを介して電気的に
接続されている。このため、画素電極からドレイン領域
まで一つのコンタクトホールを開孔する場合と比較し
て、コンタクトホールの径を小さくできる。即ち、コン
タクトホールを深く開孔する程エッチング精度は落ちる
ため、薄い半導体層における突き抜けを防止するため
に、コンタクトホールの径を小さくできるドライエッチ
ングを途中で停止して、最終的にウエットエッチングで
半導体層まで開孔するように工程を組まねばならない。
このため、指向性のないウエットエッチングによりコン
タクトホールの径が広がらざるを得ないのである。これ
に対して本発明では、画素電極及び半導体層のドレイン
領域間を２つの直列な第１及び第２コンタクトホールに
より接続すればよいので、各コンタクトホールをドライ
エッチングにより開孔することが可能となるか、或いは
少なくともウエットエッチングにより開孔する距離を短
くすることが可能となる。この結果、第１及び第２コン
タクトホールの径を夫々小さくでき、第１コンタクトホ
ールにおける導電層の表面に形成される窪みや凹凸も小
さくて済むので、その上方に位置する画素電極部分にお
ける平坦化が促進される。更に、第２コンタクトホール
における画素電極の表面に形成される窪みや凹凸も小さ
くて済むので、この画素電極部分における平坦化が促進
される。これらの結果、画素電極表面の窪みや凹凸に起
因する液晶等の電気光学物質におけるディスクリネーシ
ョン等の不良が低減される。
の走査線及び複数のデータ線が層間絶縁膜を介して立体
的に相交差しており、複数の画素電極に蓄積容量を夫々
付加するための第２蓄積容量電極が別途設けられてい
る。そして、導電層は、半導体層と画素電極との間に介
在しており、一方で半導体層のドレイン領域と第１コン
タクトホールを介して電気的に接続されており、他方
で、画素電極と第２コンタクトホールを介して電気的に
接続されている。このため、画素電極からドレイン領域
まで一つのコンタクトホールを開孔する場合と比較し
て、コンタクトホールの径を小さくできる。即ち、コン
タクトホールを深く開孔する程エッチング精度は落ちる
ため、薄い半導体層における突き抜けを防止するため
に、コンタクトホールの径を小さくできるドライエッチ
ングを途中で停止して、最終的にウエットエッチングで
半導体層まで開孔するように工程を組まねばならない。
このため、指向性のないウエットエッチングによりコン
タクトホールの径が広がらざるを得ないのである。これ
に対して本発明では、画素電極及び半導体層のドレイン
領域間を２つの直列な第１及び第２コンタクトホールに
より接続すればよいので、各コンタクトホールをドライ
エッチングにより開孔することが可能となるか、或いは
少なくともウエットエッチングにより開孔する距離を短
くすることが可能となる。この結果、第１及び第２コン
タクトホールの径を夫々小さくでき、第１コンタクトホ
ールにおける導電層の表面に形成される窪みや凹凸も小
さくて済むので、その上方に位置する画素電極部分にお
ける平坦化が促進される。更に、第２コンタクトホール
における画素電極の表面に形成される窪みや凹凸も小さ
くて済むので、この画素電極部分における平坦化が促進
される。これらの結果、画素電極表面の窪みや凹凸に起
因する液晶等の電気光学物質におけるディスクリネーシ
ョン等の不良が低減される。
また、第１誘電体膜が半導体層のドレイン領域を構成
する半導体層部分と同一膜からなる第１蓄積容量電極と
この第１蓄積容量電極上に配置された第２蓄積容量電極
との間に介在するので、これら三者により第１の蓄積容
量が半導体層のドレイン領域に電気的に接続された画素
電極に付加される。これに加えて、第２誘電体膜が第２
蓄積容量電極と導電層の一部からなる第３蓄積容量電極
との間に介在するので、これら三者により第２の蓄積容
量が画素電極に付加される。従って、導電層を中央にし
てその上下に並列に接続された第１及び第２の蓄積容量
が形成される。このように限られた基板上領域に立体的
な蓄積容量を構築することができる。ここで特に、第１
及び第２誘電体膜はいずれも、立体的に相交差する走査
線とデータ線の間に介在する第２層間絶縁膜とは異なる
層の誘電体膜からなる。従って、フリッカ等の原因とな
る画像信号の電圧降下を引き起こす走査線及びデータ線
間の寄生容量を抑えるために、一定の厚みが要求される
第２層間絶縁膜の厚みとは無関係にこれらの第１及び第
２誘電体膜を技術的な限界まで薄く構成することが可能
となる。仮に、データ線と同一の導電層からバリア層
（本発明における導電層に相当する）が構成される前述
した従来技術において、このバリア層を蓄積容量の一方
の電極として用いて、データ線及び走査線間の層間絶縁
膜を誘電体膜として用いると仮定すると、この誘電体膜
には、データ線及び走査線間の寄生容量が問題とならな
いようにするために800nm程度の厚みが必要とされるの
で、当該バリア層を用いて大容量の蓄積容量を構築する
ことは根本的に困難となる。これに対して本発明によれ
ば、薄く構成可能な誘電体膜を用いることにより、蓄積
容量において誘電体膜の厚みに反比例する容量値を極め
て効率的に増加させることが可能となる。
する半導体層部分と同一膜からなる第１蓄積容量電極と
この第１蓄積容量電極上に配置された第２蓄積容量電極
との間に介在するので、これら三者により第１の蓄積容
量が半導体層のドレイン領域に電気的に接続された画素
電極に付加される。これに加えて、第２誘電体膜が第２
蓄積容量電極と導電層の一部からなる第３蓄積容量電極
との間に介在するので、これら三者により第２の蓄積容
量が画素電極に付加される。従って、導電層を中央にし
てその上下に並列に接続された第１及び第２の蓄積容量
が形成される。このように限られた基板上領域に立体的
な蓄積容量を構築することができる。ここで特に、第１
及び第２誘電体膜はいずれも、立体的に相交差する走査
線とデータ線の間に介在する第２層間絶縁膜とは異なる
層の誘電体膜からなる。従って、フリッカ等の原因とな
る画像信号の電圧降下を引き起こす走査線及びデータ線
間の寄生容量を抑えるために、一定の厚みが要求される
第２層間絶縁膜の厚みとは無関係にこれらの第１及び第
２誘電体膜を技術的な限界まで薄く構成することが可能
となる。仮に、データ線と同一の導電層からバリア層
（本発明における導電層に相当する）が構成される前述
した従来技術において、このバリア層を蓄積容量の一方
の電極として用いて、データ線及び走査線間の層間絶縁
膜を誘電体膜として用いると仮定すると、この誘電体膜
には、データ線及び走査線間の寄生容量が問題とならな
いようにするために800nm程度の厚みが必要とされるの
で、当該バリア層を用いて大容量の蓄積容量を構築する
ことは根本的に困難となる。これに対して本発明によれ
ば、薄く構成可能な誘電体膜を用いることにより、蓄積
容量において誘電体膜の厚みに反比例する容量値を極め
て効率的に増加させることが可能となる。
更にまた、このように誘電体膜を薄く形成することに
より、第１コンタクトホールの径を更に小さく出来るの
で、前述した第１コンタクトホールにおける導電層の窪
みや凹凸が更に小さくて済み、その上方に位置する画素
電極における平坦化が更に促進される。従って、画素電
極における窪みや凹凸に起因した電気光学物質の不良が
低減され、最終的には一層高品位の画像表示が可能とな
る。
より、第１コンタクトホールの径を更に小さく出来るの
で、前述した第１コンタクトホールにおける導電層の窪
みや凹凸が更に小さくて済み、その上方に位置する画素
電極における平坦化が更に促進される。従って、画素電
極における窪みや凹凸に起因した電気光学物質の不良が
低減され、最終的には一層高品位の画像表示が可能とな
る。
尚、本発明の構成において、導電層における蓄積容量
付加機能に代えてまたは加えて、導電層における遮光機
能やコンタクトホールのレイアウト等を重視して、導電
層や第２誘電体膜を走査線上に至るまで形成する場合に
は、第２誘電体膜を導電層及び走査線間の寄生容量が問
題とならない程度に厚く形成すればよい。従ってこの場
合には、前述のように第２誘電体膜を技術的な限界まで
薄く構成して蓄積容量を増大させることは困難となる。
但し、装置仕様上十分な蓄積容量が付加可能であれば、
第２誘電体膜をそれ以上薄くする必要はないので、その
分だけ当該導電層の持つ遮光機能等の他の付加的機能が
促進されるように構成する方が電気光学装置全体として
有利である。要するに、具体的な装置仕様に個別具体的
に鑑み、導電層により、本来の中継機能、必要な蓄積容
量を付加する機能、及び遮光機能等の他の付加的機能が
十分に発揮されるように、導電層の平面レイアウトや第
２誘電体膜の厚み等を設定すればよい。
付加機能に代えてまたは加えて、導電層における遮光機
能やコンタクトホールのレイアウト等を重視して、導電
層や第２誘電体膜を走査線上に至るまで形成する場合に
は、第２誘電体膜を導電層及び走査線間の寄生容量が問
題とならない程度に厚く形成すればよい。従ってこの場
合には、前述のように第２誘電体膜を技術的な限界まで
薄く構成して蓄積容量を増大させることは困難となる。
但し、装置仕様上十分な蓄積容量が付加可能であれば、
第２誘電体膜をそれ以上薄くする必要はないので、その
分だけ当該導電層の持つ遮光機能等の他の付加的機能が
促進されるように構成する方が電気光学装置全体として
有利である。要するに、具体的な装置仕様に個別具体的
に鑑み、導電層により、本来の中継機能、必要な蓄積容
量を付加する機能、及び遮光機能等の他の付加的機能が
十分に発揮されるように、導電層の平面レイアウトや第
２誘電体膜の厚み等を設定すればよい。
本発明の第３電気光学装置の一の態様では、前記第１
蓄積容量電極と前記第２蓄積容量電極は平面的にみて前
記第１誘電体膜を介して少なくとも一部が重なり、前記
第２蓄積容量電極と前記第３蓄積容量電極は前記第２誘
電体膜を介して少なくとも一部を重ねることができる。
蓄積容量電極と前記第２蓄積容量電極は平面的にみて前
記第１誘電体膜を介して少なくとも一部が重なり、前記
第２蓄積容量電極と前記第３蓄積容量電極は前記第２誘
電体膜を介して少なくとも一部を重ねることができる。
このように構成すれば、第２蓄積容量電極を中央にし
てその上下に並列に第１及び第３蓄積容量電極が形成さ
れる。このように限られた基板上領域に立体的な蓄積容
量を構築することができる。
てその上下に並列に第１及び第３蓄積容量電極が形成さ
れる。このように限られた基板上領域に立体的な蓄積容
量を構築することができる。
本発明の第３電気光学装置の一の態様では、前記第１
誘電体膜と前記絶縁薄膜とは同一膜からなり、前記走査
線と前記第２蓄積容量電極とは同一膜からなり、前記第
２層間絶縁膜は、前記走査線及び前記導電層上に形成さ
れている。
誘電体膜と前記絶縁薄膜とは同一膜からなり、前記走査
線と前記第２蓄積容量電極とは同一膜からなり、前記第
２層間絶縁膜は、前記走査線及び前記導電層上に形成さ
れている。
このように構成すれば、第１誘電体膜と薄膜トランジ
スタの絶縁薄膜とは同一膜からなるので同一工程でこれ
らの絶縁膜を形成でき、走査線と第２蓄積容量電極とは
同一膜からなるので同一工程でこれらの導電膜を形成で
きる。そして、第２層間絶縁膜は、走査線及び導電層上
に形成されており、更にその上にデータ線が形成され
る。従って、第１及び第２誘電体膜を薄く形成して蓄積
容量を大きくできると同時に、第２層間絶縁膜を厚く形
成して走査線とデータ線との間における寄生容量を小さ
くできる。この結果、比較的簡単な構成を用いて高品位
の画像表示が可能となる。
スタの絶縁薄膜とは同一膜からなるので同一工程でこれ
らの絶縁膜を形成でき、走査線と第２蓄積容量電極とは
同一膜からなるので同一工程でこれらの導電膜を形成で
きる。そして、第２層間絶縁膜は、走査線及び導電層上
に形成されており、更にその上にデータ線が形成され
る。従って、第１及び第２誘電体膜を薄く形成して蓄積
容量を大きくできると同時に、第２層間絶縁膜を厚く形
成して走査線とデータ線との間における寄生容量を小さ
くできる。この結果、比較的簡単な構成を用いて高品位
の画像表示が可能となる。
本発明の第３電気光学装置の他の態様では、前記第１
層間絶縁膜と前記第２誘電体膜は同一膜からなる。
層間絶縁膜と前記第２誘電体膜は同一膜からなる。
このように構成すれば、第１層間絶縁膜と第２誘電体
膜と同一工程で形成することが可能となり、工程数を増
加することなく有利である。
膜と同一工程で形成することが可能となり、工程数を増
加することなく有利である。
本発明の第１、第２又は第３電気光学装置の他の態様
では、前記導電層は、導電性の遮光膜からなる。
では、前記導電層は、導電性の遮光膜からなる。
このように構成すれば、導電性の遮光膜からなる導電
層により、各画素開口領域を少なくとも部分的に規定す
ることが可能となる。このように他方の基板（通常は対
向基板）に形成される遮光膜ではなく、基板（通常はTF
Tアレイ基板）上に内蔵遮光膜（即ち、遮光膜からなる
導電層）の一部或いは全部を設ける構成は、製造プロセ
スにおける基板と対向基板との位置ずれによって画素開
口率の低下を招かない点で極めて有利である。
層により、各画素開口領域を少なくとも部分的に規定す
ることが可能となる。このように他方の基板（通常は対
向基板）に形成される遮光膜ではなく、基板（通常はTF
Tアレイ基板）上に内蔵遮光膜（即ち、遮光膜からなる
導電層）の一部或いは全部を設ける構成は、製造プロセ
スにおける基板と対向基板との位置ずれによって画素開
口率の低下を招かない点で極めて有利である。
この導電層が遮光膜からなる態様では、前記導電層
は、前記基板上における平面形状が相隣接するデータ線
間を前記走査線に沿って伸び、各画素電極毎に島状に構
成されていてもよい。
は、前記基板上における平面形状が相隣接するデータ線
間を前記走査線に沿って伸び、各画素電極毎に島状に構
成されていてもよい。
このように導電層を島状に構成すれば、導電層を構成
する膜の応力の影響を低減できるばかりでなく画素開口
領域の走査線に沿った辺の一部又は全部を導電層により
規定することが可能となる。特に、具体的な回路設計に
応じて走査線及び導電層間の寄生容量が問題となる場合
は、走査線上には導電層を設けることなく、容量線と画
素電極とが隣接する側における画素開口領域の走査線に
沿った辺を当該導電層により規定するのが好ましい。
する膜の応力の影響を低減できるばかりでなく画素開口
領域の走査線に沿った辺の一部又は全部を導電層により
規定することが可能となる。特に、具体的な回路設計に
応じて走査線及び導電層間の寄生容量が問題となる場合
は、走査線上には導電層を設けることなく、容量線と画
素電極とが隣接する側における画素開口領域の走査線に
沿った辺を当該導電層により規定するのが好ましい。
この島状の遮光膜を導電層として設ける態様では、前
記相隣接するデータ線と前記導電層とは、平面的に見て
少なくとも一部重なるように構成してもよい。
記相隣接するデータ線と前記導電層とは、平面的に見て
少なくとも一部重なるように構成してもよい。
このように構成すれば、平面的に見て島状の導電層の
端部とデータ線の縁との間に光が透過するような隙間が
生じないで済む。即ち、このデータ線の縁部と導電層の
端部とが一致又は若干重なっていれば、この部分におけ
る光抜け等の表示不良を防止できる。
端部とデータ線の縁との間に光が透過するような隙間が
生じないで済む。即ち、このデータ線の縁部と導電層の
端部とが一致又は若干重なっていれば、この部分におけ
る光抜け等の表示不良を防止できる。
上述の導電層が遮光膜からなる態様では、前記導電層
は、平面的に見て前記走査線と重なるように形成されて
よい。
は、平面的に見て前記走査線と重なるように形成されて
よい。
このように構成すれば、走査線及び容量線の両者を夫
々少なくとも部分的に覆う遮光膜からなる導電層によ
り、画素開口領域の走査線に沿った辺を規定することが
可能となる。
々少なくとも部分的に覆う遮光膜からなる導電層によ
り、画素開口領域の走査線に沿った辺を規定することが
可能となる。
上述の導電層が遮光膜からなる態様では、前記導電層
は、高融点金属を含んでもよい。
は、高融点金属を含んでもよい。
このように構成すれば、遮光膜からなる導電層の形成
工程の後に行われる高温処理により、導電層が破壊され
たり溶融しないようにできる。例えば、遮光膜は、不透
明な高融点金属であるTi、Cr（クロム）、Ｗ（タングス
テン）、Ta（タンタル）、Mo（モリブデン）及びPb
（鉛）のうちの少なくとも一つを含む、金属単体、合
金、金属シリサイド等から構成される。
工程の後に行われる高温処理により、導電層が破壊され
たり溶融しないようにできる。例えば、遮光膜は、不透
明な高融点金属であるTi、Cr（クロム）、Ｗ（タングス
テン）、Ta（タンタル）、Mo（モリブデン）及びPb
（鉛）のうちの少なくとも一つを含む、金属単体、合
金、金属シリサイド等から構成される。
本発明の第１、第２又は第３電気光学装置の他の態様
では、前記導電層は、導電性のポリシリコン膜から構成
されている。
では、前記導電層は、導電性のポリシリコン膜から構成
されている。
このように構成すれば、導電性のポリシリコン膜から
なる導電層は、遮光膜としての機能は発揮しないが、蓄
積容量を増加させる機能及び中継機能は十分に発揮し得
る。この場合には特に、層間絶縁膜との間で熱等による
ストレスが発生しにくくなるので、当該導電層及びその
周辺におけるクラック防止に役立つ。
なる導電層は、遮光膜としての機能は発揮しないが、蓄
積容量を増加させる機能及び中継機能は十分に発揮し得
る。この場合には特に、層間絶縁膜との間で熱等による
ストレスが発生しにくくなるので、当該導電層及びその
周辺におけるクラック防止に役立つ。
本発明の第１、第２又は第３電気光学装置の他の態様
では、前記導電層は、導電性のポリシリコン膜と高融点
金属との２層以上の積層膜から構成されている。
では、前記導電層は、導電性のポリシリコン膜と高融点
金属との２層以上の積層膜から構成されている。
このように構成すれば、導電性のポリシリコン膜から
なる導電層は、遮光膜としての機能は発揮しないが、蓄
積容量を増加させる機能及び中継機能は十分に発揮し得
る。また半導体層と導電性のポリシリコン膜を電気的に
接続する際に、同じポリシリコン膜で形成すると、コン
タクト抵抗を大幅に低減することができる。また、この
ような導電性のポリシリコン膜の上に高融点金属を積層
すれば、遮光膜としての機能を発揮するとともに、さら
に抵抗を下げることができる。
なる導電層は、遮光膜としての機能は発揮しないが、蓄
積容量を増加させる機能及び中継機能は十分に発揮し得
る。また半導体層と導電性のポリシリコン膜を電気的に
接続する際に、同じポリシリコン膜で形成すると、コン
タクト抵抗を大幅に低減することができる。また、この
ような導電性のポリシリコン膜の上に高融点金属を積層
すれば、遮光膜としての機能を発揮するとともに、さら
に抵抗を下げることができる。
本発明の第１、第２又は第３電気光学装置の他の態様
では、前記基板上に、少なくとも前記半導体層のチャネ
ル領域を前記基板の側から見て夫々覆う位置に設けられ
た遮光膜を更に備える。
では、前記基板上に、少なくとも前記半導体層のチャネ
ル領域を前記基板の側から見て夫々覆う位置に設けられ
た遮光膜を更に備える。
このように構成すれば、薄膜トランジスタよりも基板
に近い側、即ち薄膜トランジスタの下側に設けた遮光膜
により、基板側からの戻り光等が薄膜トランジスタのチ
ャネル領域やLDD（Lightly Doped Drain）領域に入射す
る事態を未然に防ぐことができ、これに起因した光電流
の発生により薄膜トランジスタの特性が変化したり、劣
化することを防止できる。そして、この遮光膜により画
素開口領域の一部又は全部を規定することも可能とな
る。
に近い側、即ち薄膜トランジスタの下側に設けた遮光膜
により、基板側からの戻り光等が薄膜トランジスタのチ
ャネル領域やLDD（Lightly Doped Drain）領域に入射す
る事態を未然に防ぐことができ、これに起因した光電流
の発生により薄膜トランジスタの特性が変化したり、劣
化することを防止できる。そして、この遮光膜により画
素開口領域の一部又は全部を規定することも可能とな
る。
この遮光膜を備えた態様では、少なくとも前記遮光膜
は、前記走査線の下に延設されて定電位源に接続されて
もよい。
は、前記走査線の下に延設されて定電位源に接続されて
もよい。
このように構成すれば、遮光膜の電位が変動して、当
該遮光膜の上方に下地絶縁膜を介して設けられる薄膜ト
ランジスタの特性が変化したり、劣化する事態を未然に
防げる。
該遮光膜の上方に下地絶縁膜を介して設けられる薄膜ト
ランジスタの特性が変化したり、劣化する事態を未然に
防げる。
或いは、この遮光膜を備えた態様では、前記遮光膜
は、前記遮光膜と前記半導体層との間に介在する下地絶
縁膜に開孔されたコンタクトホールを介して前記第２蓄
積容量電極と電気的に接続されてもよい。
は、前記遮光膜と前記半導体層との間に介在する下地絶
縁膜に開孔されたコンタクトホールを介して前記第２蓄
積容量電極と電気的に接続されてもよい。
このように構成すれば、第２蓄積容量電極及び遮光膜
の電位を同一にでき、第２蓄積容量電極及び遮光膜のい
ずれか一方を所定電位とする構成を採れば、他方の電位
も所定電位とできる。その際、遮光膜を容量線とすれ
ば、第２蓄積容量電極は容量線に接続されることにな
り、第２蓄積容量電極に一定の電位を与えることができ
る。この結果、第２蓄積容量電極や遮光膜における電位
揺れによる悪影響を低減できる。
の電位を同一にでき、第２蓄積容量電極及び遮光膜のい
ずれか一方を所定電位とする構成を採れば、他方の電位
も所定電位とできる。その際、遮光膜を容量線とすれ
ば、第２蓄積容量電極は容量線に接続されることにな
り、第２蓄積容量電極に一定の電位を与えることができ
る。この結果、第２蓄積容量電極や遮光膜における電位
揺れによる悪影響を低減できる。
本発明の第３電気光学装置の他の態様では、前記第２
蓄積容量電極は延設されて容量線であることを特徴とす
る。
蓄積容量電極は延設されて容量線であることを特徴とす
る。
このように構成すれば、容量線の電位を一定にするこ
とができ、第２蓄積容量電極の電位を安定させることが
できる。また、その際、容量線と走査線を同一膜で形成
することができる。
とができ、第２蓄積容量電極の電位を安定させることが
できる。また、その際、容量線と走査線を同一膜で形成
することができる。
本発明の第３電気光学装置の他の態様では、前記容量
線は前記下地絶縁膜を介して前記遮光膜と電気的に接続
されてなることを特徴とする。
線は前記下地絶縁膜を介して前記遮光膜と電気的に接続
されてなることを特徴とする。
このように構成すれば、容量線及び遮光膜の電位を同
一にでき、容量線及び遮光膜のいずれか一方を所定電位
とする構成を採れば、他方の電位も所定電位とできる。
この結果、容量線や遮光膜における電位揺れによる悪影
響を低減できる。また、遮光膜からなる配線と容量線と
を相互に冗長配線として機能させ得る。
一にでき、容量線及び遮光膜のいずれか一方を所定電位
とする構成を採れば、他方の電位も所定電位とできる。
この結果、容量線や遮光膜における電位揺れによる悪影
響を低減できる。また、遮光膜からなる配線と容量線と
を相互に冗長配線として機能させ得る。
本発明の第３電気光学装置の他の態様では、前記導電
層と前記遮光膜は、平面的にみて少なくとも一部で重ね
ても良い。
層と前記遮光膜は、平面的にみて少なくとも一部で重ね
ても良い。
このように構成すれば、半導体層のチャネル領域を挟
むようにして導電層と遮光膜が形成されるため、基板側
からのチャネル領域への光の侵入と、他方側からの光の
侵入を防ぐことができる。これにより、薄膜トランジス
タの特性が変化したり、劣化する事態を未然に防ぐこと
ができ、クロストークの発生やコントラスト比の低下や
フリッカレベルの悪化を防ぐことができる。
むようにして導電層と遮光膜が形成されるため、基板側
からのチャネル領域への光の侵入と、他方側からの光の
侵入を防ぐことができる。これにより、薄膜トランジス
タの特性が変化したり、劣化する事態を未然に防ぐこと
ができ、クロストークの発生やコントラスト比の低下や
フリッカレベルの悪化を防ぐことができる。
本発明の第１、第２又は第３電気光学装置の他の態様
では、前記基板と複数の絶縁膜のうち少なくとも一つ
は、前記薄膜トランジスタ、走査線、データ線、及び蓄
積容量に対応する領域の少なくとも一部分凹状に窪んで
形成されることにより、前記画素電極の下地表面がほぼ
平坦化されている。
では、前記基板と複数の絶縁膜のうち少なくとも一つ
は、前記薄膜トランジスタ、走査線、データ線、及び蓄
積容量に対応する領域の少なくとも一部分凹状に窪んで
形成されることにより、前記画素電極の下地表面がほぼ
平坦化されている。
このように構成すれば、基板及び複数の絶縁膜のうち
少なくとも一つは、薄膜トランジスタ、走査線、データ
線、及び蓄積容量に対応する領域の少なくとも一部分が
凹状に窪んで形成されるので、データ線に重ねて薄膜ト
ランジスタ、走査線、蓄積容量等が形成される領域と他
の領域との段差が低減される。このようにして画素電極
の下側表面がほぼ平坦化されているので、画素電極をよ
り一層平坦化でき、画素電極表面の窪みや凹凸に起因す
る液晶等の電気光学物質におけるディスクリネーション
等の不良が低減され、最終的には高品位の画像表示が可
能となる。
少なくとも一つは、薄膜トランジスタ、走査線、データ
線、及び蓄積容量に対応する領域の少なくとも一部分が
凹状に窪んで形成されるので、データ線に重ねて薄膜ト
ランジスタ、走査線、蓄積容量等が形成される領域と他
の領域との段差が低減される。このようにして画素電極
の下側表面がほぼ平坦化されているので、画素電極をよ
り一層平坦化でき、画素電極表面の窪みや凹凸に起因す
る液晶等の電気光学物質におけるディスクリネーション
等の不良が低減され、最終的には高品位の画像表示が可
能となる。
本発明の第３電気光学装置の他の態様では、前記第１
コンタクトホールと前記第２コンタクトホールとは、前
記基板における相異なった平面位置に開孔されている。
コンタクトホールと前記第２コンタクトホールとは、前
記基板における相異なった平面位置に開孔されている。
第１コンタクトホールが開孔された平面位置における
導電層には多少の窪みや凹凸が生じるため、この真上に
更に第２コンタクトホールを開孔したのでは凹凸が増幅
して、良好に電気的な接続をとるのが困難となる。そこ
で、この態様のように両者の平面位置を若干なりともず
らしておけば、良好に電気的な接続が期待できる。
導電層には多少の窪みや凹凸が生じるため、この真上に
更に第２コンタクトホールを開孔したのでは凹凸が増幅
して、良好に電気的な接続をとるのが困難となる。そこ
で、この態様のように両者の平面位置を若干なりともず
らしておけば、良好に電気的な接続が期待できる。
本発明の第１、第２又は第３電気光学装置の他の態様
では、前記導電層の膜厚は、50nm以上500nm以下であ
る。
では、前記導電層の膜厚は、50nm以上500nm以下であ
る。
このように構成すれば、導電層の膜厚は、50nm以上50
0nm以下であるので、導電層の存在に起因する画素電極
表面における段差による弊害（例えば、液晶の配向不良
など）が殆ど又は全く生じないか或いは導電層の上方に
位置する層間絶縁膜等における平坦化処理により、この
ような段差による影響を取り除くことが可能となる。そ
して、このように導電層による弊害を低減しつつ、前述
の如き導電層により様々な利益を得ることが可能とな
る。
0nm以下であるので、導電層の存在に起因する画素電極
表面における段差による弊害（例えば、液晶の配向不良
など）が殆ど又は全く生じないか或いは導電層の上方に
位置する層間絶縁膜等における平坦化処理により、この
ような段差による影響を取り除くことが可能となる。そ
して、このように導電層による弊害を低減しつつ、前述
の如き導電層により様々な利益を得ることが可能とな
る。
本発明の第２電気光学装置の他の態様では、前記１層
間絶縁膜の膜厚は、10nm以上200nm以下である。
間絶縁膜の膜厚は、10nm以上200nm以下である。
このように構成すれば、第１層間絶縁膜の膜厚は、10
nm以上200nm以下であり、比較的薄い絶縁膜である。こ
のため、この第１層間絶縁膜を誘電体膜として利用し
て、前述の如くこの第１層間絶縁膜を介して第２蓄積容
量電極と導電層とを対向配置させてなる追加的な蓄積容
量を構築すれば、この薄さに応じて大容量の蓄積容量が
得られる。
nm以上200nm以下であり、比較的薄い絶縁膜である。こ
のため、この第１層間絶縁膜を誘電体膜として利用し
て、前述の如くこの第１層間絶縁膜を介して第２蓄積容
量電極と導電層とを対向配置させてなる追加的な蓄積容
量を構築すれば、この薄さに応じて大容量の蓄積容量が
得られる。
本発明の第３電気光学装置の他の態様では、前記第２
誘電体膜の膜厚は、10nm以上200nm以下である。
誘電体膜の膜厚は、10nm以上200nm以下である。
このように構成すれば、第２誘電体膜の膜厚は、10nm
以上200nm以下であり、比較的薄い絶縁膜である。この
ため、この第２誘電体膜を介して第２蓄積容量電極と第
３蓄積容量電極とを対向配置させてなる蓄積容量は、こ
の薄さに応じて大容量となる。
以上200nm以下であり、比較的薄い絶縁膜である。この
ため、この第２誘電体膜を介して第２蓄積容量電極と第
３蓄積容量電極とを対向配置させてなる蓄積容量は、こ
の薄さに応じて大容量となる。
本発明の導電層が遮光膜からなる態様では、前記導電
層は、画素の開口領域の少なくとも一部を規定するよう
に構成してもよい。
層は、画素の開口領域の少なくとも一部を規定するよう
に構成してもよい。
このように構成すれば、導電層単独で、或いはデータ
線や他方の基板に形成された遮光膜等と共に、画素の開
口領域を規定することが可能となる。特に他方の基板に
遮光膜を形成しないで開口領域を規定すれば、製造プロ
セスにおける工程を削減することが可能となると共に一
対の基板間のアライメントずれによる画素開口率の低下
やばらつきを防ぐことも可能となり有利である。
線や他方の基板に形成された遮光膜等と共に、画素の開
口領域を規定することが可能となる。特に他方の基板に
遮光膜を形成しないで開口領域を規定すれば、製造プロ
セスにおける工程を削減することが可能となると共に一
対の基板間のアライメントずれによる画素開口率の低下
やばらつきを防ぐことも可能となり有利である。
本発明の電気光学装置の製造方法は上記課題を解決す
るために、複数の走査線と、複数のデータ線と、前記各
走査線とデータ線の交差に対応して配置された薄膜トラ
ンジスタと、前記薄膜トランジスタに対応して配置され
た画素電極と蓄積容量とを有する電気光学装置の製造方
法において、基板に前記薄膜トランジスタのソース領
域、チャネル領域及び前記ドレイン領域並びに前記蓄積
容量の第１蓄積容量電極となる半導体層を形成する工程
と、前記半導体層上に絶縁薄膜を形成する工程と、前記
絶縁薄膜上における前記半導体層の領域上にゲート電極
及び前記ゲート電極と異なる前記蓄積容量の第２蓄積容
量電極を夫々形成する工程と、前記第２蓄積容量電極上
に第１層間絶縁膜を形成する工程と、前記半導体層のド
レイン領域上に前記絶縁薄膜及び前記第１層間絶縁膜に
対し第１コンタクトホールを開孔する工程と、前記第１
コンタクトホールを介して前記半導体層のドレイン領域
に接続されるように前記第１層間絶縁膜上に導電層を形
成する工程と、前記導電層上に第２層間絶縁膜を形成す
る工程と、前記第２層間絶縁膜上に前記データ線を形成
する工程と、前記データ線上に第３層間絶縁膜を形成す
る工程と、前記導電層の領域上に前記第２及び第３層間
絶縁膜に対し第２コンタクトホールを開孔する工程と、
前記第２コンタクトホールを介して前記導電層に接続さ
れるように画素電極を形成する工程とを含むことを特徴
とする。
るために、複数の走査線と、複数のデータ線と、前記各
走査線とデータ線の交差に対応して配置された薄膜トラ
ンジスタと、前記薄膜トランジスタに対応して配置され
た画素電極と蓄積容量とを有する電気光学装置の製造方
法において、基板に前記薄膜トランジスタのソース領
域、チャネル領域及び前記ドレイン領域並びに前記蓄積
容量の第１蓄積容量電極となる半導体層を形成する工程
と、前記半導体層上に絶縁薄膜を形成する工程と、前記
絶縁薄膜上における前記半導体層の領域上にゲート電極
及び前記ゲート電極と異なる前記蓄積容量の第２蓄積容
量電極を夫々形成する工程と、前記第２蓄積容量電極上
に第１層間絶縁膜を形成する工程と、前記半導体層のド
レイン領域上に前記絶縁薄膜及び前記第１層間絶縁膜に
対し第１コンタクトホールを開孔する工程と、前記第１
コンタクトホールを介して前記半導体層のドレイン領域
に接続されるように前記第１層間絶縁膜上に導電層を形
成する工程と、前記導電層上に第２層間絶縁膜を形成す
る工程と、前記第２層間絶縁膜上に前記データ線を形成
する工程と、前記データ線上に第３層間絶縁膜を形成す
る工程と、前記導電層の領域上に前記第２及び第３層間
絶縁膜に対し第２コンタクトホールを開孔する工程と、
前記第２コンタクトホールを介して前記導電層に接続さ
れるように画素電極を形成する工程とを含むことを特徴
とする。
本発明の電気光学装置の製造方法によれば、比較的簡
単な各工程を用いて製造できる。
単な各工程を用いて製造できる。
本発明の電気光学装置の製造方法の一の態様では、前
記基板の前記チャネル領域に対向する領域に遮光膜を形
成する工程と、該遮光膜上に下地絶縁膜を形成する工程
とを更に含み、前記半導体層を形成する工程では、前記
下地絶縁膜上に前記半導体層を形成する。
記基板の前記チャネル領域に対向する領域に遮光膜を形
成する工程と、該遮光膜上に下地絶縁膜を形成する工程
とを更に含み、前記半導体層を形成する工程では、前記
下地絶縁膜上に前記半導体層を形成する。
このように構成すれば、薄膜トランジスタの下側に遮
光膜が設けられた電気光学装置を比較的少ない工程数で
且つ比較的簡単な各工程を用いて製造できる。
光膜が設けられた電気光学装置を比較的少ない工程数で
且つ比較的簡単な各工程を用いて製造できる。
本発明の電気光学装置の製造方法の一の態様では、前
記基板及び前記下地絶縁膜及び前記第２層間絶縁膜及び
前記第３層間絶縁膜のうち少なくとも一つを前記薄膜ト
ランジスタ、走査線、データ線、及び蓄積容量に対応す
る領域の少なくとも一部分凹状に窪ませる工程を有す
る。
記基板及び前記下地絶縁膜及び前記第２層間絶縁膜及び
前記第３層間絶縁膜のうち少なくとも一つを前記薄膜ト
ランジスタ、走査線、データ線、及び蓄積容量に対応す
る領域の少なくとも一部分凹状に窪ませる工程を有す
る。
このように態様によれば、薄膜トランジスタ、走査
線、データ線、及び蓄積容量に対応する領域の一部分凹
状に形成することにより、画素電極の下側表面を平坦化
することができ、ディスクリネーション等の不良を低減
することができる。本発明のこのような作用及び他の利
得は次に説明する実施の形態から明らかにする。
線、データ線、及び蓄積容量に対応する領域の一部分凹
状に形成することにより、画素電極の下側表面を平坦化
することができ、ディスクリネーション等の不良を低減
することができる。本発明のこのような作用及び他の利
得は次に説明する実施の形態から明らかにする。
［図面の簡単な説明］
図１は、電気光学装置の第１実施形態である液晶装置
における画像表示領域を構成するマトリクス状の複数の
画素に設けられた各種素子、配線等の等価回路である。
における画像表示領域を構成するマトリクス状の複数の
画素に設けられた各種素子、配線等の等価回路である。
図２は、第１実施形態の液晶装置におけるデータ線、
走査線、画素電極、遮光膜等が形成されたTFTアレイ基
板の相隣接する複数の画素群の平面図である。
走査線、画素電極、遮光膜等が形成されたTFTアレイ基
板の相隣接する複数の画素群の平面図である。
図３は、図２のＡ−A'断面図である。
図４は、第１実施形態の液晶装置の製造プロセスを順
を追って示す工程図（その１）である。
を追って示す工程図（その１）である。
図５は、第１実施形態の液晶装置の製造プロセスを順
を追って示す工程図（その２）である。
を追って示す工程図（その２）である。
図６は、第１実施形態の液晶装置の製造プロセスを順
を追って示す工程図（その３）である。
を追って示す工程図（その３）である。
図７は、第１実施形態の液晶装置の製造プロセスを順
を追って示す工程図（その４）である。
を追って示す工程図（その４）である。
図８は、電気光学装置の第２実施形態である液晶装置
におけるデータ線、走査線、画素電極、遮光膜等が形成
されたTFTアレイ基板の相隣接する複数の画素群の平面
図である。
におけるデータ線、走査線、画素電極、遮光膜等が形成
されたTFTアレイ基板の相隣接する複数の画素群の平面
図である。
図９は、図８のＢ−B'断面図である。
図10は、電気光学装置の第３実施形態である液晶装置
の断面図である。
の断面図である。
図11は、電気光学装置の第４実施形態である液晶装置
の断面図である。
の断面図である。
図15は、電気光学装置の第５実施形態である液晶装置
の断面図である。
の断面図である。
図13は、各実施形態の液晶装置におけるTFTアレイ基
板をその上に形成された各構成要素と共に対向基板の側
から見た平面図である。
板をその上に形成された各構成要素と共に対向基板の側
から見た平面図である。
図14は、図12のＨ−H'断面図である。
図15は、本発明による電子機器の実施の形態の概略構
成を示すブロック図である。
成を示すブロック図である。
図16は、電子機器の一例としてプロジェクタを示す断
面図である。
面図である。
図17は、電子機器の他の例としてのパーソナルコンピ
ュータを示す正面図である。
ュータを示す正面図である。
1a…半導体層
1a'…チャネル領域
1b…低濃度ソース領域
1c…低濃度ドレイン領域
1d…高濃度ソース領域
1e…高濃度ドレイン領域
1f…第１蓄積容量電極
２…絶縁薄膜（第１誘電体膜）
3a…走査線
3b…容量線
４…第２層間絶縁膜
５…コンタクトホール
6a…データ線
７…第３層間絶縁膜
8a…第１コンタクトホール
8b…第２コンタクトホール
9a…画素電極
10…TFTアレイ基板
11a、11b…第１遮光膜
12…下地絶縁膜
15…コンタクトホール
16…配向膜
20…対向基板
21…対向電極
22…配向膜
23…第２遮光膜
30…TFT
50…液晶層
52…シール材
53…第３遮光膜
70…蓄積容量
70a…第１蓄積容量
70b…第２蓄積容量
80…バリア層
81…第１層間絶縁膜（第２誘電体膜）
101…データ線駆動回路
104…走査線駆動回路
［発明を実施するための最良の形態］
以下、本発明の実施の形態を図面に基づいて説明す
る。
る。
（電気光学装置の第１実施形態）
本発明による電気光学装置の第１実施形態である液晶
装置の構成について、図１から図３を参照して説明す
る。図１は、液晶装置の画像表示領域を構成するマトリ
クス状に形成された複数の画素における各種素子、配線
等の等価回路であり、図２は、データ線、走査線、画素
電極、遮光膜等が形成されたTFTアレイ基板の相隣接す
る複数の画素群の平面図であり、図３は、図２のＡ−A'
断面図である。尚、図３においては、各層や各部材を図
面上で認識可能な程度の大きさとするため、各層や各部
材毎に縮尺を異ならしめてある。
装置の構成について、図１から図３を参照して説明す
る。図１は、液晶装置の画像表示領域を構成するマトリ
クス状に形成された複数の画素における各種素子、配線
等の等価回路であり、図２は、データ線、走査線、画素
電極、遮光膜等が形成されたTFTアレイ基板の相隣接す
る複数の画素群の平面図であり、図３は、図２のＡ−A'
断面図である。尚、図３においては、各層や各部材を図
面上で認識可能な程度の大きさとするため、各層や各部
材毎に縮尺を異ならしめてある。
図１において、本実施形態における液晶装置の画像表
示領域を構成するマトリクス状に形成された複数の画素
は、画素電極9aを制御するためのTFT30がマトリクス状
に複数形成されており、画像信号が供給されるデータ線
6aが当該TFT30のソースに電気的に接続されている。画
素電極9a及びTFT30は、走査線3aとデータ線6aとの交差
に対応して配置されている。データ線6aに書き込む画像
信号S1、S2、…、Snは、この順に線順次に供給しても構
わないし、相隣接する複数のデータ線6a同士に対して、
グループ毎に供給するようにしても良い。また、TFT30
のゲートに走査線3aが電気的に接続されており、所定の
タイミングで、走査線3aにパルス的に走査信号G1、G2、
…、Gmを、この順に線順次で印加するように構成されて
いる。画素電極9aは、TFT30のドレインに電気的に接続
されており、スイッチング素子であるTFT30を一定期間
だけそのスイッチを閉じることにより、データ線6aから
供給される画像信号S1、S2、…、Snを所定のタイミング
で書き込む。画素電極9aを介して液晶に書き込まれた所
定レベルの画像信号S1、S2、…、Snは、対向基板（後述
する）に形成された対向電極（後述する）との間で一定
期間保持される。液晶は、印加される電圧レベルにより
分子集合の配向や秩序が変化することにより、光を変調
し、階調表示を可能にする。ノーマリーホワイトモード
であれば、印加された電圧に応じて入射光がこの液晶部
分を通過不可能とされ、ノーマリーブラックモードであ
れば、印加された電圧に応じて入射光がこの液晶部分を
通過可能とされ、全体として液晶装置からは画像信号に
応じたコントラストを持つ光が出射する。ここで、保持
された画像信号がリークするのを防ぐために、画素電極
9aと対向電極との間に形成される液晶容量と並列に蓄積
容量70を付加する。例えば、画素電極9aの電圧は、ソー
ス電圧が印加された時間よりも３桁も長い時間だけ蓄積
容量70により保持される。これにより、保持特性は更に
改善され、コントラスト比の高い液晶装置が実現でき
る。
示領域を構成するマトリクス状に形成された複数の画素
は、画素電極9aを制御するためのTFT30がマトリクス状
に複数形成されており、画像信号が供給されるデータ線
6aが当該TFT30のソースに電気的に接続されている。画
素電極9a及びTFT30は、走査線3aとデータ線6aとの交差
に対応して配置されている。データ線6aに書き込む画像
信号S1、S2、…、Snは、この順に線順次に供給しても構
わないし、相隣接する複数のデータ線6a同士に対して、
グループ毎に供給するようにしても良い。また、TFT30
のゲートに走査線3aが電気的に接続されており、所定の
タイミングで、走査線3aにパルス的に走査信号G1、G2、
…、Gmを、この順に線順次で印加するように構成されて
いる。画素電極9aは、TFT30のドレインに電気的に接続
されており、スイッチング素子であるTFT30を一定期間
だけそのスイッチを閉じることにより、データ線6aから
供給される画像信号S1、S2、…、Snを所定のタイミング
で書き込む。画素電極9aを介して液晶に書き込まれた所
定レベルの画像信号S1、S2、…、Snは、対向基板（後述
する）に形成された対向電極（後述する）との間で一定
期間保持される。液晶は、印加される電圧レベルにより
分子集合の配向や秩序が変化することにより、光を変調
し、階調表示を可能にする。ノーマリーホワイトモード
であれば、印加された電圧に応じて入射光がこの液晶部
分を通過不可能とされ、ノーマリーブラックモードであ
れば、印加された電圧に応じて入射光がこの液晶部分を
通過可能とされ、全体として液晶装置からは画像信号に
応じたコントラストを持つ光が出射する。ここで、保持
された画像信号がリークするのを防ぐために、画素電極
9aと対向電極との間に形成される液晶容量と並列に蓄積
容量70を付加する。例えば、画素電極9aの電圧は、ソー
ス電圧が印加された時間よりも３桁も長い時間だけ蓄積
容量70により保持される。これにより、保持特性は更に
改善され、コントラスト比の高い液晶装置が実現でき
る。
図２において、液晶装置のTFTアレイ基板上には、マ
トリクス状に複数の透明な画素電極9a（点線部9a'によ
り輪郭が示されている）が設けられており、画素電極9a
の縦横の境界に各々沿ってデータ線6a、走査線3a及び容
量線3bが設けられている。データ線6aは、コンタクトホ
ール５を介してポリシリコン膜等からなる半導体層1aの
うち後述のソース領域に電気的に接続されており、画素
電極9aは、図中右上がりの斜線で示した領域に夫々形成
されておりバッファとして機能する導電層80（以下、バ
リア層と称す。）を中継して、第１コンタクトホール8a
及び第２コンタクトホール8bを介して半導体層1aのうち
後述のドレイン領域に電気的に接続されている。また、
半導体層1aのうちチャネル領域1a'（図中右下りの斜線
の領域）に対向するように走査線3aが配置されており、
走査線3aはゲート電極として機能する。このように、走
査線3aとデータ線6aとの交差する個所には夫々、チャネ
ル領域1a'に走査線3aがゲート電極として対向配置され
たTFT30が設けられている。
トリクス状に複数の透明な画素電極9a（点線部9a'によ
り輪郭が示されている）が設けられており、画素電極9a
の縦横の境界に各々沿ってデータ線6a、走査線3a及び容
量線3bが設けられている。データ線6aは、コンタクトホ
ール５を介してポリシリコン膜等からなる半導体層1aの
うち後述のソース領域に電気的に接続されており、画素
電極9aは、図中右上がりの斜線で示した領域に夫々形成
されておりバッファとして機能する導電層80（以下、バ
リア層と称す。）を中継して、第１コンタクトホール8a
及び第２コンタクトホール8bを介して半導体層1aのうち
後述のドレイン領域に電気的に接続されている。また、
半導体層1aのうちチャネル領域1a'（図中右下りの斜線
の領域）に対向するように走査線3aが配置されており、
走査線3aはゲート電極として機能する。このように、走
査線3aとデータ線6aとの交差する個所には夫々、チャネ
ル領域1a'に走査線3aがゲート電極として対向配置され
たTFT30が設けられている。
容量線3bは、走査線3aに沿ってほぼ直線状に伸びる本
線部と、データ線6aと交差する箇所からデータ線6aに沿
って前段側（図中、上向き）に突出した突出部とを有す
る。
線部と、データ線6aと交差する箇所からデータ線6aに沿
って前段側（図中、上向き）に突出した突出部とを有す
る。
また、図中太線で示した領域には夫々、走査線3a、容
量線3b及びTFT30の下側を通るように、第１遮光膜11aが
設けられている。より具体的には図２において、第１遮
光膜11aは夫々、走査線3aに沿って縞状に形成されてい
ると共に、データ線6aと交差する箇所が図中下方に幅広
に形成されており、この幅広の部分により各TFTのチャ
ネル領域1a'をTFTアレイ基板側から見て夫々覆う位置に
設けられている。
量線3b及びTFT30の下側を通るように、第１遮光膜11aが
設けられている。より具体的には図２において、第１遮
光膜11aは夫々、走査線3aに沿って縞状に形成されてい
ると共に、データ線6aと交差する箇所が図中下方に幅広
に形成されており、この幅広の部分により各TFTのチャ
ネル領域1a'をTFTアレイ基板側から見て夫々覆う位置に
設けられている。
次に図３の断面図に示すように、液晶装置は、透明な
一方の基板の一例を構成するTFTアレイ基板10と、これ
に対向配置される透明な他方の基板の一例を構成する対
向基板20とを備えている。TFTアレイ基板10は、例えば
石英基板からなり、対向基板20は、例えばガラス基板や
石英基板からなる。TFTアレイ基板10には、画素電極9a
が設けられており、その上側には、ラビング処理等の所
定の配向処理が施された配向膜16が設けられている。画
素電極9aは例えば、ITO膜などの透明導電性薄膜からな
る。また配向膜16は例えば、ポリイミド薄膜などの有機
薄膜からなる。
一方の基板の一例を構成するTFTアレイ基板10と、これ
に対向配置される透明な他方の基板の一例を構成する対
向基板20とを備えている。TFTアレイ基板10は、例えば
石英基板からなり、対向基板20は、例えばガラス基板や
石英基板からなる。TFTアレイ基板10には、画素電極9a
が設けられており、その上側には、ラビング処理等の所
定の配向処理が施された配向膜16が設けられている。画
素電極9aは例えば、ITO膜などの透明導電性薄膜からな
る。また配向膜16は例えば、ポリイミド薄膜などの有機
薄膜からなる。
他方、対向基板20には、その全面に渡って対向電極21
が設けられており、その下側には、ラビング処理等の所
定の配向処理が施された配向膜22が設けられている。対
向電極21は例えば、ITO膜などの透明導電性薄膜からな
る。また配向膜22は、ポリイミド薄膜などの有機薄膜か
らなる。
が設けられており、その下側には、ラビング処理等の所
定の配向処理が施された配向膜22が設けられている。対
向電極21は例えば、ITO膜などの透明導電性薄膜からな
る。また配向膜22は、ポリイミド薄膜などの有機薄膜か
らなる。
TFTアレイ基板10には、各画素電極9aに隣接する位置
に、各画素電極9aをスイッチング制御する画素スイッチ
ング用TFT30が設けられている。
に、各画素電極9aをスイッチング制御する画素スイッチ
ング用TFT30が設けられている。
対向基板20には、更に図３に示すように、各画素の非
開口領域に、第２遮光膜23を設けても良い。このため、
対向基板20の側から入射光が画素スイッチング用TFT30
の半導体層1aのチャネル領域1a'や低濃度ソース領域1b
及び低濃度ドレイン領域1cに侵入することはない。更
に、第２遮光膜23は、コントラストの向上、カラーフィ
ルタを形成した場合における色材の混色防止などの機能
を有する。
開口領域に、第２遮光膜23を設けても良い。このため、
対向基板20の側から入射光が画素スイッチング用TFT30
の半導体層1aのチャネル領域1a'や低濃度ソース領域1b
及び低濃度ドレイン領域1cに侵入することはない。更
に、第２遮光膜23は、コントラストの向上、カラーフィ
ルタを形成した場合における色材の混色防止などの機能
を有する。
このように構成され、画素電極9aと対向電極21とが対
面するように配置されたTFTアレイ基板10と対向基板20
との間には、後述のシール材により囲まれた空間に電気
光学物質の一例である液晶が封入され、液晶層50が形成
される。液晶層50は、画素電極9aからの電界が印加され
ていない状態で配向膜16及び22により所定の配向状態を
とる。液晶層50は、例えば一種又は数種類のネマティッ
ク液晶を混合した液晶からなる。シール材は、TFTアレ
イ基板10及び対向基板20をそれらの周辺で貼り合わせる
ための、例えば光硬化性樹脂や熱硬化性樹脂からなる接
着剤であり、両基板間の距離を所定値とするためのグラ
スファイバー或いはガラスビーズ等のギャップ材が混入
されている。
面するように配置されたTFTアレイ基板10と対向基板20
との間には、後述のシール材により囲まれた空間に電気
光学物質の一例である液晶が封入され、液晶層50が形成
される。液晶層50は、画素電極9aからの電界が印加され
ていない状態で配向膜16及び22により所定の配向状態を
とる。液晶層50は、例えば一種又は数種類のネマティッ
ク液晶を混合した液晶からなる。シール材は、TFTアレ
イ基板10及び対向基板20をそれらの周辺で貼り合わせる
ための、例えば光硬化性樹脂や熱硬化性樹脂からなる接
着剤であり、両基板間の距離を所定値とするためのグラ
スファイバー或いはガラスビーズ等のギャップ材が混入
されている。
更に図３に示すように、画素スイッチング用TFT30に
各々対向する位置においてTFTアレイ基板10と各画素ス
イッチング用TFT30との間には、第１遮光膜11aが設けら
れている。第１遮光膜11aは、好ましくは不透明な高融
点金属であるTi、Cr、Ｗ、Ta、Mo及びPbのうちの少なく
とも一つを含む、金属単体、合金、金属シリサイド等か
ら構成される。このような材料から構成すれば、TFTア
レイ基板10上の第１遮光膜11aの形成工程の後に行われ
る画素スイッチング用TFT30の形成工程における高温処
理により、第１遮光膜11aが破壊されたり溶融しないよ
うにできる。第１遮光膜11aが形成されているので、TFT
アレイ基板10の側からの反射光（戻り光）等が光に対し
て励起しやすい画素スイッチング用TFT30のチャネル領
域1a'や低濃度ソース領域1b、低濃度ドレイン領域1cに
入射する事態を未然に防ぐことができ、これに起因した
光電流の発生により画素スイッチング用TFT30の特性が
変化したり、劣化することはない。
各々対向する位置においてTFTアレイ基板10と各画素ス
イッチング用TFT30との間には、第１遮光膜11aが設けら
れている。第１遮光膜11aは、好ましくは不透明な高融
点金属であるTi、Cr、Ｗ、Ta、Mo及びPbのうちの少なく
とも一つを含む、金属単体、合金、金属シリサイド等か
ら構成される。このような材料から構成すれば、TFTア
レイ基板10上の第１遮光膜11aの形成工程の後に行われ
る画素スイッチング用TFT30の形成工程における高温処
理により、第１遮光膜11aが破壊されたり溶融しないよ
うにできる。第１遮光膜11aが形成されているので、TFT
アレイ基板10の側からの反射光（戻り光）等が光に対し
て励起しやすい画素スイッチング用TFT30のチャネル領
域1a'や低濃度ソース領域1b、低濃度ドレイン領域1cに
入射する事態を未然に防ぐことができ、これに起因した
光電流の発生により画素スイッチング用TFT30の特性が
変化したり、劣化することはない。
更に、第１遮光膜11aと複数の画素スイッチング用TFT
30との間には、下地絶縁膜12が設けられている。下地絶
縁膜12は、画素スイッチング用TFT30を構成する半導体
層1aを第１遮光膜11aから電気的に絶縁するために設け
られるものである。更に、下地絶縁膜12は、TFTアレイ
基板10の全面に形成されることにより、画素スイッチン
グ用TFT30のための下地膜としての機能をも有する。即
ち、TFTアレイ基板10の表面の研磨時における荒れや、
洗浄後に残る汚れ等で画素スイッチング用TFT30の特性
の劣化を防止する機能を有する。下地絶縁膜12は、例え
ば、NSG（ノンドープトシリケートガラス）、PSG（リン
シリケートガラス）、BSG（ポロンシリケートガラ
ス）、BPSG（ポロンリンシリケートガラス）などの高絶
縁性ガラス又は、酸化シリコン膜、窒化シリコン膜等か
らなる。下地絶縁膜12により、第１遮光膜11aが画素ス
イッチング用TFT30等を汚染する事態を未然に防ぐこと
もできる。
30との間には、下地絶縁膜12が設けられている。下地絶
縁膜12は、画素スイッチング用TFT30を構成する半導体
層1aを第１遮光膜11aから電気的に絶縁するために設け
られるものである。更に、下地絶縁膜12は、TFTアレイ
基板10の全面に形成されることにより、画素スイッチン
グ用TFT30のための下地膜としての機能をも有する。即
ち、TFTアレイ基板10の表面の研磨時における荒れや、
洗浄後に残る汚れ等で画素スイッチング用TFT30の特性
の劣化を防止する機能を有する。下地絶縁膜12は、例え
ば、NSG（ノンドープトシリケートガラス）、PSG（リン
シリケートガラス）、BSG（ポロンシリケートガラ
ス）、BPSG（ポロンリンシリケートガラス）などの高絶
縁性ガラス又は、酸化シリコン膜、窒化シリコン膜等か
らなる。下地絶縁膜12により、第１遮光膜11aが画素ス
イッチング用TFT30等を汚染する事態を未然に防ぐこと
もできる。
本実施形態では、半導体層1aを高濃度ドレイン領域1e
から延設して第１蓄積容量電極1fとし、これに対向する
容量線3bの一部を第２蓄積容量電極とし、絶縁薄膜２を
走査線3aに対向する位置から延設してこれらの電極間に
挟持された第１誘電体膜とすることにより、第１蓄積容
量70aが構成されている。更に、この第２蓄積容量電極
と対向するバリア層80の一部を第３蓄積容量電極とし、
これらの電極間に第１層間絶縁膜81を設ける。第１層間
絶縁膜81は第２誘電体膜としても機能し、第２蓄積容量
70bが形成されている。そして、これら第１蓄積容量70a
及び第２蓄積容量70bが第１コンタクトホール8aを介し
て並列接続されて蓄積容量70が構成されている。
から延設して第１蓄積容量電極1fとし、これに対向する
容量線3bの一部を第２蓄積容量電極とし、絶縁薄膜２を
走査線3aに対向する位置から延設してこれらの電極間に
挟持された第１誘電体膜とすることにより、第１蓄積容
量70aが構成されている。更に、この第２蓄積容量電極
と対向するバリア層80の一部を第３蓄積容量電極とし、
これらの電極間に第１層間絶縁膜81を設ける。第１層間
絶縁膜81は第２誘電体膜としても機能し、第２蓄積容量
70bが形成されている。そして、これら第１蓄積容量70a
及び第２蓄積容量70bが第１コンタクトホール8aを介し
て並列接続されて蓄積容量70が構成されている。
より詳細には、半導体層1aの高濃度ドレイン領域1e
が、データ線6a及び走査線3aの下に延設されて画素スイ
ッチング用TFT30を形成し、同じくデータ線6a及び走査
線3aに沿って伸びる容量線3b部分に第１誘電体膜２を介
して対向配置されて、第１蓄積容量電極1fとされる。特
に第１誘電体膜２は、高温酸化等によりポリシリコン膜
上に形成されるTFT30の絶縁薄膜２に他ならないので、
薄く且つ高耐圧の絶縁膜とすることができ、第１蓄積容
量70aは比較的小面積で大容量の蓄積容量として構成で
きる。また、第２誘電体膜81も、絶縁薄膜２と同様に薄
く形成することが可能なので、図２に示したように相隣
接するデータ線6a間の領域を利用して、第２蓄積容量70
bは比較的小面積で大容量の蓄積容量として構成でき
る。従って、これら第１蓄積容量70a及び第２蓄積容量7
0bから立体的に構成される蓄積容量70は、データ線6a下
の領域や走査線3aに沿って液晶のディスクリネーション
が発生する領域（即ち、容量線3bが形成された領域）と
いう画素開口領域を外れたスペースを有効に利用して、
小面積で大容量の蓄積容量を形成することができる。
が、データ線6a及び走査線3aの下に延設されて画素スイ
ッチング用TFT30を形成し、同じくデータ線6a及び走査
線3aに沿って伸びる容量線3b部分に第１誘電体膜２を介
して対向配置されて、第１蓄積容量電極1fとされる。特
に第１誘電体膜２は、高温酸化等によりポリシリコン膜
上に形成されるTFT30の絶縁薄膜２に他ならないので、
薄く且つ高耐圧の絶縁膜とすることができ、第１蓄積容
量70aは比較的小面積で大容量の蓄積容量として構成で
きる。また、第２誘電体膜81も、絶縁薄膜２と同様に薄
く形成することが可能なので、図２に示したように相隣
接するデータ線6a間の領域を利用して、第２蓄積容量70
bは比較的小面積で大容量の蓄積容量として構成でき
る。従って、これら第１蓄積容量70a及び第２蓄積容量7
0bから立体的に構成される蓄積容量70は、データ線6a下
の領域や走査線3aに沿って液晶のディスクリネーション
が発生する領域（即ち、容量線3bが形成された領域）と
いう画素開口領域を外れたスペースを有効に利用して、
小面積で大容量の蓄積容量を形成することができる。
図３において、画素スイッチング用TFT30は、LDD構造
を有しており、走査線3a、当該走査線3aからの電界によ
りチャネルが形成される半導体層1aのチャネル領域1
a'、走査線3aと半導体層1aとを絶縁する絶縁薄膜２、デ
ータ線6a、半導体層1aの低濃度ソース領域1b及び低濃度
ドレイン領域1c、半導体層1aの高濃度ソース領域1d並び
に高濃度ドレイン領域1eを備えている。高濃度ドレイン
領域1eには、複数の画素電極9aのうちの対応する一つが
バリア層80を中継して接続されている。低濃度ソース領
域1b及び高濃度ソース領域1d並びに低濃度ドレイン領域
1c及び高濃度ドレイン領域1eは後述のように、半導体層
1aに対し、ｎ型又はｐ型のチャネルを形成するかに応じ
て所定濃度のｎ型用又はｐ型用の不純物をドープするこ
とにより形成されている。ｎ型チャネルのTFTは、動作
速度が速いという利点があり、画素のスイッチング素子
である画素スイッチング用TFT30として用いられること
が多い。本実施形態では特にデータ線6aは、Al等の低抵
抗な金属膜や金属シリサイド等の合金膜などの遮光性且
つ導電性の薄膜から構成されている。また、バリア層80
及び第２誘電体膜（第１層間絶縁膜）81の上には、高濃
度ソース領域1dへ通じるコンタクトホール５及びバリア
層80へ通じるコンタクトホール8bが各々形成された第２
層間絶縁膜４が形成されている。この高濃度ソース領域
1dへのコンタクトホール５を介して、データ線6aは高濃
度ソース領域1dに電気的に接続されている。更に、デー
タ線6a及び第２層間絶縁膜４の上には、バリア層80への
コンタクトホール8bが形成された第３層間絶縁膜７が形
成されている。このコンタクトホール8bを介して、画素
電極9aはバリア層80に電気的に接続されており、更にバ
リア層80を中継してコンタクトホール8aを介して高濃度
ドレイン領域1eに電気的に接続されている。前述の画素
電極9aは、このように構成された第３層間絶縁膜７の上
面に設けられている。
を有しており、走査線3a、当該走査線3aからの電界によ
りチャネルが形成される半導体層1aのチャネル領域1
a'、走査線3aと半導体層1aとを絶縁する絶縁薄膜２、デ
ータ線6a、半導体層1aの低濃度ソース領域1b及び低濃度
ドレイン領域1c、半導体層1aの高濃度ソース領域1d並び
に高濃度ドレイン領域1eを備えている。高濃度ドレイン
領域1eには、複数の画素電極9aのうちの対応する一つが
バリア層80を中継して接続されている。低濃度ソース領
域1b及び高濃度ソース領域1d並びに低濃度ドレイン領域
1c及び高濃度ドレイン領域1eは後述のように、半導体層
1aに対し、ｎ型又はｐ型のチャネルを形成するかに応じ
て所定濃度のｎ型用又はｐ型用の不純物をドープするこ
とにより形成されている。ｎ型チャネルのTFTは、動作
速度が速いという利点があり、画素のスイッチング素子
である画素スイッチング用TFT30として用いられること
が多い。本実施形態では特にデータ線6aは、Al等の低抵
抗な金属膜や金属シリサイド等の合金膜などの遮光性且
つ導電性の薄膜から構成されている。また、バリア層80
及び第２誘電体膜（第１層間絶縁膜）81の上には、高濃
度ソース領域1dへ通じるコンタクトホール５及びバリア
層80へ通じるコンタクトホール8bが各々形成された第２
層間絶縁膜４が形成されている。この高濃度ソース領域
1dへのコンタクトホール５を介して、データ線6aは高濃
度ソース領域1dに電気的に接続されている。更に、デー
タ線6a及び第２層間絶縁膜４の上には、バリア層80への
コンタクトホール8bが形成された第３層間絶縁膜７が形
成されている。このコンタクトホール8bを介して、画素
電極9aはバリア層80に電気的に接続されており、更にバ
リア層80を中継してコンタクトホール8aを介して高濃度
ドレイン領域1eに電気的に接続されている。前述の画素
電極9aは、このように構成された第３層間絶縁膜７の上
面に設けられている。
画素スイッチング用TFT30は、好ましくは上述のよう
にLDD構造を持つが、低濃度ソース領域1b及び低濃度ド
レイン領域1cに不純物の打ち込みを行わないオフセット
構造を持ってよいし、走査線3aの一部であるゲート電極
をマスクとして高濃度で不純物を打ち込み、自己整合的
に高濃度ソース及びドレイン領域を形成するセルフアラ
イン型のTFTであってもよい。
にLDD構造を持つが、低濃度ソース領域1b及び低濃度ド
レイン領域1cに不純物の打ち込みを行わないオフセット
構造を持ってよいし、走査線3aの一部であるゲート電極
をマスクとして高濃度で不純物を打ち込み、自己整合的
に高濃度ソース及びドレイン領域を形成するセルフアラ
イン型のTFTであってもよい。
また本実施形態では、画素スイッチング用TFT30の走
査線3aの一部であるゲート電極を高濃度ソース領域1d及
び高濃度ドレイン領域1e間に１個のみ配置したシングル
ゲート構造としたが、これらの間に２個以上のゲート電
極を配置してもよい。この際、各々のゲート電極には同
一の信号が印加されるようにする。このようにデュアル
ゲート或いはトリプルゲート以上でTFTを構成すれば、
チャネルとソース−ドレイン領域接合部のリーク電流を
防止でき、オフ時の電流を低減することができる。これ
らのゲート電流の少なくとも１個をLDD構造或いはオフ
セット構造にすれば、更にオフ電流を低減でき、安定し
たスイッチング素子を得ることができる。
査線3aの一部であるゲート電極を高濃度ソース領域1d及
び高濃度ドレイン領域1e間に１個のみ配置したシングル
ゲート構造としたが、これらの間に２個以上のゲート電
極を配置してもよい。この際、各々のゲート電極には同
一の信号が印加されるようにする。このようにデュアル
ゲート或いはトリプルゲート以上でTFTを構成すれば、
チャネルとソース−ドレイン領域接合部のリーク電流を
防止でき、オフ時の電流を低減することができる。これ
らのゲート電流の少なくとも１個をLDD構造或いはオフ
セット構造にすれば、更にオフ電流を低減でき、安定し
たスイッチング素子を得ることができる。
図２及び図３に示すように、本実施形態の液晶装置で
は、TFTアレイ基板10上には、データ線6a及び走査線3b
が第２層間絶縁膜４を介して立体的に相交差するように
設けられている。そして、バリア層80は、半導体層1aと
画素電極9aとの間に介在しており、高濃度ドレイン領域
1eと画素電極9aとを第１コンタクトホール8a及び第２コ
ンタクトホール8bを経由して電気的に接続する。
は、TFTアレイ基板10上には、データ線6a及び走査線3b
が第２層間絶縁膜４を介して立体的に相交差するように
設けられている。そして、バリア層80は、半導体層1aと
画素電極9aとの間に介在しており、高濃度ドレイン領域
1eと画素電極9aとを第１コンタクトホール8a及び第２コ
ンタクトホール8bを経由して電気的に接続する。
このため、画素電極9aから半導体層1aのドレイン領域
まで一つのコンタクトホールを開孔する場合と比較し
て、第１コンタクトホール8a及び第２コンタクトホール
8bの径を夫々小さくできる。即ち、一つのコンタクトホ
ールを開孔する場合には、エッチング時の選択比が低い
とコンタクトホールを深く開孔する程エッチング精度は
落ちるため、例えば50nm程度の非常に薄い半導体層1aに
おける突き抜けを防止するためには、コンタクトホール
の径を小さくできるドライエッチングを途中で停止し
て、最終的にウエットエッチングで半導体層1aまで開孔
するように工程を組まねばならない。或いは、ドライエ
ッチングによる突き抜け防止用のポリシリコン膜を別途
設けたりする必要が生じてしまうのである。
まで一つのコンタクトホールを開孔する場合と比較し
て、第１コンタクトホール8a及び第２コンタクトホール
8bの径を夫々小さくできる。即ち、一つのコンタクトホ
ールを開孔する場合には、エッチング時の選択比が低い
とコンタクトホールを深く開孔する程エッチング精度は
落ちるため、例えば50nm程度の非常に薄い半導体層1aに
おける突き抜けを防止するためには、コンタクトホール
の径を小さくできるドライエッチングを途中で停止し
て、最終的にウエットエッチングで半導体層1aまで開孔
するように工程を組まねばならない。或いは、ドライエ
ッチングによる突き抜け防止用のポリシリコン膜を別途
設けたりする必要が生じてしまうのである。
これに対して本実施形態では、画素電極9a及び高濃度
ドレイン領域1eを２つの直列な第１コンタクトホール8a
及び第２コンタクトホール8bにより接続すればよいの
で、これら第１コンタクトホール8a及び第２コンタクト
ホール8bを夫々、ドライエッチングにより開孔すること
が可能となるのである。或いは、少なくともウエットエ
ッチングにより開孔する距離を短くすることが可能とな
るのである。但し、第１コンタクトホール8a及び第２コ
ンタクトホール8bに夫々、若干のテーパを付けるため
に、ドライエッチング後に敢えて比較的短時間のウエッ
トエッチングを行うようにしてもよい。
ドレイン領域1eを２つの直列な第１コンタクトホール8a
及び第２コンタクトホール8bにより接続すればよいの
で、これら第１コンタクトホール8a及び第２コンタクト
ホール8bを夫々、ドライエッチングにより開孔すること
が可能となるのである。或いは、少なくともウエットエ
ッチングにより開孔する距離を短くすることが可能とな
るのである。但し、第１コンタクトホール8a及び第２コ
ンタクトホール8bに夫々、若干のテーパを付けるため
に、ドライエッチング後に敢えて比較的短時間のウエッ
トエッチングを行うようにしてもよい。
以上のように本実施形態によれば、第１コンタクトホ
ール8a及び第２コンタクトホール8bの径を夫々小さくで
き、第１コンタクトホール8aにおけるバリア層80の表面
に形成される窪みや凹凸も小さくて済むので、その上方
に位置する画素電極9aの部分における平坦化が促進され
る。更に、第２コンタクトホール8bにおける画素電極9a
の表面に形成される窪みや凹凸も小さくて済むので、こ
の画素電極9aの部分における平坦化が促進される。これ
らの結果、画素電極9aの表面の窪みや凹凸に起因する液
晶層50におけるディスクリネーションが低減され、最終
的には当該液晶装置により高品位の画像表示が可能とな
る。例えば、バリア層80と画素電極9aとの間に介在する
第２層間絶縁膜４及び第３層間絶縁膜７の合計膜厚を数
百nm程度に抑えておけば、上述した画素電極9aの表面に
おける窪みや凹凸に、より直接的に影響する第２コンタ
クトホール8bの径を非常に小さくできる。
ール8a及び第２コンタクトホール8bの径を夫々小さくで
き、第１コンタクトホール8aにおけるバリア層80の表面
に形成される窪みや凹凸も小さくて済むので、その上方
に位置する画素電極9aの部分における平坦化が促進され
る。更に、第２コンタクトホール8bにおける画素電極9a
の表面に形成される窪みや凹凸も小さくて済むので、こ
の画素電極9aの部分における平坦化が促進される。これ
らの結果、画素電極9aの表面の窪みや凹凸に起因する液
晶層50におけるディスクリネーションが低減され、最終
的には当該液晶装置により高品位の画像表示が可能とな
る。例えば、バリア層80と画素電極9aとの間に介在する
第２層間絶縁膜４及び第３層間絶縁膜７の合計膜厚を数
百nm程度に抑えておけば、上述した画素電極9aの表面に
おける窪みや凹凸に、より直接的に影響する第２コンタ
クトホール8bの径を非常に小さくできる。
尚、本実施形態では、バリア層80は高融点金属膜やそ
の合金膜から構成されているので、金属膜と層間絶縁膜
とのエッチングにおける選択比が大きく異なるため、前
述の如きドライエッチングによるバリア層80の突き抜け
の可能性は殆ど無い。
の合金膜から構成されているので、金属膜と層間絶縁膜
とのエッチングにおける選択比が大きく異なるため、前
述の如きドライエッチングによるバリア層80の突き抜け
の可能性は殆ど無い。
本実施形態では特に、バリア層80を中央にして立体的
に構成された蓄積容量70における、第１誘電体膜２及び
第２誘電体膜81は、いずれも、立体的に相交差するデー
タ線6aと走査線3bとの間に介在する第２層間絶縁膜４と
は異なる層に設けられた誘電体膜である。従って、フリ
ッカ等の原因となる画像信号の電圧降下を引き起こすデ
ータ線6a及び走査線3a間の寄生容量を抑えるために、第
２層間絶縁膜４とは異なる層を介してバリア層80を設け
て蓄積容量を付加するため、本実施形態の場合には、こ
れらの第１誘電体膜２及び第２誘電体膜81を技術的な限
界まで薄く構成することが可能となる。この結果、特に
第２蓄積容量70bにおいて第２誘電体膜81の厚みに反比
例する容量値を極めて効率的に増加させることが可能と
なる。特に、画素スイッチング用TFT30における絶縁薄
膜２のように余り薄く構成するとトンネル効果等の特異
現象が発生することもないので、膜破れなどの欠陥が生
じないことを条件に、例えば200nm程度或いは絶縁薄膜
２よりも薄い10nm以上50nm以下の厚みを持つ極薄い第２
誘電体膜81を形成することにより、非常に大容量の第２
蓄積容量電極70bを比較的小さな領域内に作り込むこと
が可能となる。これにより、フリッカの発生を抑制する
だけでなく、電圧保持能力を高めることができるため、
高コントラストな電気光学装置を提供できる。
に構成された蓄積容量70における、第１誘電体膜２及び
第２誘電体膜81は、いずれも、立体的に相交差するデー
タ線6aと走査線3bとの間に介在する第２層間絶縁膜４と
は異なる層に設けられた誘電体膜である。従って、フリ
ッカ等の原因となる画像信号の電圧降下を引き起こすデ
ータ線6a及び走査線3a間の寄生容量を抑えるために、第
２層間絶縁膜４とは異なる層を介してバリア層80を設け
て蓄積容量を付加するため、本実施形態の場合には、こ
れらの第１誘電体膜２及び第２誘電体膜81を技術的な限
界まで薄く構成することが可能となる。この結果、特に
第２蓄積容量70bにおいて第２誘電体膜81の厚みに反比
例する容量値を極めて効率的に増加させることが可能と
なる。特に、画素スイッチング用TFT30における絶縁薄
膜２のように余り薄く構成するとトンネル効果等の特異
現象が発生することもないので、膜破れなどの欠陥が生
じないことを条件に、例えば200nm程度或いは絶縁薄膜
２よりも薄い10nm以上50nm以下の厚みを持つ極薄い第２
誘電体膜81を形成することにより、非常に大容量の第２
蓄積容量電極70bを比較的小さな領域内に作り込むこと
が可能となる。これにより、フリッカの発生を抑制する
だけでなく、電圧保持能力を高めることができるため、
高コントラストな電気光学装置を提供できる。
本願発明者等の実験及び研究によれば、仮に、データ
線6aと同一の導電層からバリア層が構成される前述した
従来技術において、このバリア層を蓄積容量の一方の電
極として用いて、データ線6a及び走査線3a間の層間絶縁
膜を誘電体膜として用いると仮定すると、データ線6aと
走査線3aとの寄生容量が問題とならないようにするため
には、誘電体膜（本実施形態の第２層間絶縁膜に相当す
る膜）には800nm程度の厚みが必要とされる。従って、
同一面積において本実施形態では、数倍から十数倍或い
はそれ以上の大きさの容量値を持つ第２蓄積容量70bを
実現できるので、極めて有利である。
線6aと同一の導電層からバリア層が構成される前述した
従来技術において、このバリア層を蓄積容量の一方の電
極として用いて、データ線6a及び走査線3a間の層間絶縁
膜を誘電体膜として用いると仮定すると、データ線6aと
走査線3aとの寄生容量が問題とならないようにするため
には、誘電体膜（本実施形態の第２層間絶縁膜に相当す
る膜）には800nm程度の厚みが必要とされる。従って、
同一面積において本実施形態では、数倍から十数倍或い
はそれ以上の大きさの容量値を持つ第２蓄積容量70bを
実現できるので、極めて有利である。
尚、バリア層80と画素電極9aの間に更に、他の一又は
複数のバリア層を層間絶縁膜を介して積層形成すること
により、限られたTFTアレイ基板10上の領域を利用して
更に立体的に蓄積容量を増大させることも可能である。
複数のバリア層を層間絶縁膜を介して積層形成すること
により、限られたTFTアレイ基板10上の領域を利用して
更に立体的に蓄積容量を増大させることも可能である。
このように第２蓄積容量70bを構成する第２誘電体膜8
1は、酸化シリコン膜、窒化シリコン膜等でもよいし、
これらの膜を複数積層した多層膜から構成してもよい。
一般に絶縁薄膜２を形成するのに用いられる各種の公知
技術（減圧CVD法、常圧CVD法、プラズマCVD法、熱酸化
法、スパッタリング法、ECRプラズマ法、リモートプラ
ズマ法等）により、第２誘電体膜81を形成可能である。
但し、このようなバリア層80による蓄積容量付加機能に
代えてまたは加えて、特に遮光膜からなるバリア層80の
遮光機能や第１コンタクトホール8a及び第２コンタクト
ホール8bのレイアウト等を重視して、バリア層80や第２
誘電体膜81を走査線3a上に至るまで形成する場合には、
第２誘電体膜81をバリア層80及び走査線3a間の寄生容量
が問題とならない程度に厚く形成するのが好ましい。
1は、酸化シリコン膜、窒化シリコン膜等でもよいし、
これらの膜を複数積層した多層膜から構成してもよい。
一般に絶縁薄膜２を形成するのに用いられる各種の公知
技術（減圧CVD法、常圧CVD法、プラズマCVD法、熱酸化
法、スパッタリング法、ECRプラズマ法、リモートプラ
ズマ法等）により、第２誘電体膜81を形成可能である。
但し、このようなバリア層80による蓄積容量付加機能に
代えてまたは加えて、特に遮光膜からなるバリア層80の
遮光機能や第１コンタクトホール8a及び第２コンタクト
ホール8bのレイアウト等を重視して、バリア層80や第２
誘電体膜81を走査線3a上に至るまで形成する場合には、
第２誘電体膜81をバリア層80及び走査線3a間の寄生容量
が問題とならない程度に厚く形成するのが好ましい。
他方、バリア層80の膜厚は、例えば50nm以上500nm以
下程度とするのが好ましい。50nm程度の厚みがあれば、
製造プロセスにおける第２コンタクトホール8bの開孔時
に突き抜ける可能性は低くなり、また500nm程度であれ
ば画素電極9aの表面の凹凸は問題とならないか或いは比
較的容易に平坦化可能だからである。
下程度とするのが好ましい。50nm程度の厚みがあれば、
製造プロセスにおける第２コンタクトホール8bの開孔時
に突き抜ける可能性は低くなり、また500nm程度であれ
ば画素電極9aの表面の凹凸は問題とならないか或いは比
較的容易に平坦化可能だからである。
更に本実施形態では、このように第１層間絶縁膜（第
２誘電体膜）81を薄く形成することにより、第１コンタ
クトホール8aの径を更に小さく出来るので、前述した第
１コンタクトホール8aにおけるバリア層80の窪みや凹凸
が更に小さくて済み、その上方に位置する画素電極9aに
おける平坦化が更に促進される。従って、画素電極9aに
おける窪みや凹凸に起因した液晶のディスクネーション
が低減され、最終的には当該液晶装置により一層高品位
の画像表示が可能となる。
２誘電体膜）81を薄く形成することにより、第１コンタ
クトホール8aの径を更に小さく出来るので、前述した第
１コンタクトホール8aにおけるバリア層80の窪みや凹凸
が更に小さくて済み、その上方に位置する画素電極9aに
おける平坦化が更に促進される。従って、画素電極9aに
おける窪みや凹凸に起因した液晶のディスクネーション
が低減され、最終的には当該液晶装置により一層高品位
の画像表示が可能となる。
尚、本実施形態の液晶装置の構成においても、従来同
様に、走査線3bとデータ線6aとの間に介在する第２層間
絶縁膜４については、両配線間における寄生容量が問題
とならない程度の厚み（例えば、800nm程度の厚み）が
必要とされる。
様に、走査線3bとデータ線6aとの間に介在する第２層間
絶縁膜４については、両配線間における寄生容量が問題
とならない程度の厚み（例えば、800nm程度の厚み）が
必要とされる。
以上のように構成された本実施形態においては特に、
縞状に形成された第１遮光膜11aは、走査線3a下に延設
されて、定電位源又は大容量部分に電気的に接続されて
もよい。このように構成すれば、第１遮光膜11aに対向
配置される画素スイッチング用TFT30に対し第１遮光膜1
1aの電位変動が悪影響を及ぼすことはない。この場合、
定電位源としては、当該液晶装置を駆動するための周辺
回路（例えば、走査線駆動回路、データ線駆動回路等）
に供給される負電源、正電源等の定電位源、接地電源、
対向電極21に供給される定電位源等が挙げられる。
縞状に形成された第１遮光膜11aは、走査線3a下に延設
されて、定電位源又は大容量部分に電気的に接続されて
もよい。このように構成すれば、第１遮光膜11aに対向
配置される画素スイッチング用TFT30に対し第１遮光膜1
1aの電位変動が悪影響を及ぼすことはない。この場合、
定電位源としては、当該液晶装置を駆動するための周辺
回路（例えば、走査線駆動回路、データ線駆動回路等）
に供給される負電源、正電源等の定電位源、接地電源、
対向電極21に供給される定電位源等が挙げられる。
また、容量線3bと走査線3aとは、同一のポリシリコン
膜からなり、第１蓄積容量70aの第１誘電体膜２と画素
スイッチング用TFT30の絶縁薄膜２とは、同一の高温酸
化膜等からなり、第１蓄積容量電極1fと画素スイッチン
グ用TFT30のチャネル領域1a'、低濃度ソース領域1b、低
濃度ドレイン領域1c、高濃度ソース領域1d、高濃度ドレ
イン領域1e等とは、同一の半導体層1aからなる。このた
め、TFTアレイ基板10上に形成される積層構造を単純化
でき、更に、後述の電気光学装置の製造方法において、
同一の薄膜形成工程で容量線3b及び走査線3aを同時に形
成でき、蓄積容量70aの第１誘電体膜及び絶縁薄膜２を
同時に形成できる。
膜からなり、第１蓄積容量70aの第１誘電体膜２と画素
スイッチング用TFT30の絶縁薄膜２とは、同一の高温酸
化膜等からなり、第１蓄積容量電極1fと画素スイッチン
グ用TFT30のチャネル領域1a'、低濃度ソース領域1b、低
濃度ドレイン領域1c、高濃度ソース領域1d、高濃度ドレ
イン領域1e等とは、同一の半導体層1aからなる。このた
め、TFTアレイ基板10上に形成される積層構造を単純化
でき、更に、後述の電気光学装置の製造方法において、
同一の薄膜形成工程で容量線3b及び走査線3aを同時に形
成でき、蓄積容量70aの第１誘電体膜及び絶縁薄膜２を
同時に形成できる。
本実施形態では特に、バリア層80は、導電性の遮光膜
からなる。従って、バリア層80により、各画素開口領域
を少なくとも部分的に規定することが可能となる。ま
た、バリア層80により、あるいはデータ線6a等の遮光性
を有する配線のTFTアレイ基板10に形成された遮光性を
有する膜との組み合わせで画素開口部を規定することに
より、対向基板20側の第２遮光膜を省略することも可能
である。対向基板20上の第２遮光膜23ではなく、TFTア
レイ基板10上に内蔵遮光膜としてバリア層80を設ける構
成は、製造プロセスにおけるTFTアレイ基板10と対向基
板20との位置ずれによって画素開口率の低下を招かない
点で極めて有利である。
からなる。従って、バリア層80により、各画素開口領域
を少なくとも部分的に規定することが可能となる。ま
た、バリア層80により、あるいはデータ線6a等の遮光性
を有する配線のTFTアレイ基板10に形成された遮光性を
有する膜との組み合わせで画素開口部を規定することに
より、対向基板20側の第２遮光膜を省略することも可能
である。対向基板20上の第２遮光膜23ではなく、TFTア
レイ基板10上に内蔵遮光膜としてバリア層80を設ける構
成は、製造プロセスにおけるTFTアレイ基板10と対向基
板20との位置ずれによって画素開口率の低下を招かない
点で極めて有利である。
尚、対向基板20上の第２遮光膜23は、主に入射光によ
る液晶装置の温度上昇を抑える目的で、小さめ（幅狭）
に形成して画素開口領域を規定しないように構成しても
よい。この場合、第２遮光膜23をAl膜等の反射率の高い
材質で形成すれば、更に効率的に温度上昇を抑えること
ができる。このように第２遮光膜23をTFTアレイ基板に
おける遮光領域よりも小さめに形成しておけば、製造プ
ロセスにおける両基板間の多少の位置ずれによっては画
素開口領域が小さくならないで済む。
る液晶装置の温度上昇を抑える目的で、小さめ（幅狭）
に形成して画素開口領域を規定しないように構成しても
よい。この場合、第２遮光膜23をAl膜等の反射率の高い
材質で形成すれば、更に効率的に温度上昇を抑えること
ができる。このように第２遮光膜23をTFTアレイ基板に
おける遮光領域よりも小さめに形成しておけば、製造プ
ロセスにおける両基板間の多少の位置ずれによっては画
素開口領域が小さくならないで済む。
遮光膜からなるバリア層80は、例えば、不透明な高融
点金属であるTi、Cr、Ｗ、Ta、Mo及びPbのうちの少なく
とも一つを含む、金属単体、合金、金属シリサイド等か
ら構成される。このように構成すれば、バリア層80形成
工程の後に行われる高温処理により、バリア層80が破壊
されたり溶融しないようにできる。
点金属であるTi、Cr、Ｗ、Ta、Mo及びPbのうちの少なく
とも一つを含む、金属単体、合金、金属シリサイド等か
ら構成される。このように構成すれば、バリア層80形成
工程の後に行われる高温処理により、バリア層80が破壊
されたり溶融しないようにできる。
更に、これらの高融点金属と画素電極9aを構成するIT
O膜とが接触してもイオン化率の違いで高融点金属が溶
けてしまうことはないため、第２コンタクトホール8bを
介してバリア層80及び画素電極9a間で良好に電気的な接
続がとれる。
O膜とが接触してもイオン化率の違いで高融点金属が溶
けてしまうことはないため、第２コンタクトホール8bを
介してバリア層80及び画素電極9a間で良好に電気的な接
続がとれる。
また本実施形態では特に、遮光膜からなるバリア層80
は、図２に示すように、TFTアレイ基板10上における平
面形状が相隣接するデータ線6a間を走査線3aに沿って伸
び、各画素単位毎に島状に構成されている。これによ
り、遮光膜による応力の緩和を図ることができる。ま
た、画素開口領域の走査線3aに沿った辺の一部又は全部
をバリア層80により規定することも可能である。ここで
具体的な回路設計に応じて走査線3a及びバリア層80間の
寄生容量が問題となる場合は、本実施形態のように、走
査線3a上にはバリア層80を設けることなく、容量線3bと
画素電極9aとが隣接する側における画素開口領域の走査
線3aに沿った辺をバリア層80により規定するのが好まし
い。或いは、具体的な回路設計に応じて走査線3a及びバ
リア層80間の寄生容量が問題とならないのであれば、バ
リア層80は、第２誘電体膜81を介して走査線3aに対向す
る位置にも形成されてよい。このように構成すれば、走
査線3a及び容量線3bの両者を夫々少なくとも部分的に覆
う遮光性のバリア層80により、画素開口領域の走査線3a
に沿った辺のより多くの部分を規定することが可能とな
る。言い換えれば、このように構成する場合には、走査
線3a及びバリア層80の寄生容量が問題とならない程度に
第２誘電体膜81を厚く構成するのが好ましい。或いは、
この寄生容量を小さく抑えるためには、バリア層80によ
り、走査線3aを画素開口領域を規定するのに必要な領域
だけ覆うのが好ましい。
は、図２に示すように、TFTアレイ基板10上における平
面形状が相隣接するデータ線6a間を走査線3aに沿って伸
び、各画素単位毎に島状に構成されている。これによ
り、遮光膜による応力の緩和を図ることができる。ま
た、画素開口領域の走査線3aに沿った辺の一部又は全部
をバリア層80により規定することも可能である。ここで
具体的な回路設計に応じて走査線3a及びバリア層80間の
寄生容量が問題となる場合は、本実施形態のように、走
査線3a上にはバリア層80を設けることなく、容量線3bと
画素電極9aとが隣接する側における画素開口領域の走査
線3aに沿った辺をバリア層80により規定するのが好まし
い。或いは、具体的な回路設計に応じて走査線3a及びバ
リア層80間の寄生容量が問題とならないのであれば、バ
リア層80は、第２誘電体膜81を介して走査線3aに対向す
る位置にも形成されてよい。このように構成すれば、走
査線3a及び容量線3bの両者を夫々少なくとも部分的に覆
う遮光性のバリア層80により、画素開口領域の走査線3a
に沿った辺のより多くの部分を規定することが可能とな
る。言い換えれば、このように構成する場合には、走査
線3a及びバリア層80の寄生容量が問題とならない程度に
第２誘電体膜81を厚く構成するのが好ましい。或いは、
この寄生容量を小さく抑えるためには、バリア層80によ
り、走査線3aを画素開口領域を規定するのに必要な領域
だけ覆うのが好ましい。
尚、走査線3aと画素電極9aとが隣接する側（図２で下
側）における画素開口領域の走査線3aに沿った辺につい
ては、第１遮光膜11aや第２遮光膜23により規定すれば
よい。また、画素開口領域のデータ線6aに沿った辺につ
いては、Al等からなるデータ線6a或いは第１遮光膜11a
や第２遮光膜23により規定すればよい。
側）における画素開口領域の走査線3aに沿った辺につい
ては、第１遮光膜11aや第２遮光膜23により規定すれば
よい。また、画素開口領域のデータ線6aに沿った辺につ
いては、Al等からなるデータ線6a或いは第１遮光膜11a
や第２遮光膜23により規定すればよい。
更に図２に示したように島状のバリア層80の走査線3a
方向の各端部とデータ線6aの縁部とは、平面的に見て若
干重なるように構成するのが好ましい。このように構成
すれば、両者間に入射光が透過するような隙間が生じな
いで済み、この部分における光抜け等の表示不良を防止
できる。ここで、データ線6aとバリア層80と第１遮光膜
11aあるいは、データ線6aとバリア層80等の遮光性を有
する膜により画素開口部を規定することが可能である。
このような場合、対向基板20に第２遮光膜23を形成しな
くて済むため、対向基板20に第２遮光膜23を形成する工
程を削減することが可能である。さらに、対向基板20と
TFTアレイ基板10とのアライメントずれによる画素開口
率の低下やばらつきを防ぐことができる。また、対向基
板20に第２遮光膜23を設ける場合は、TFTアレイ基板10
とのアライメントずれを考慮して大きめに形成するが上
述のようにデータ線6a、バリア層80等のTFTアレイ基板1
0側に形成された遮光性の膜により画素開口部を規定す
るため、精度よく画素開口部を規定することができ、対
向基板20に設けた第２遮光膜23により画素開口部を決め
る場合に比べて開口率を向上させることができる。
方向の各端部とデータ線6aの縁部とは、平面的に見て若
干重なるように構成するのが好ましい。このように構成
すれば、両者間に入射光が透過するような隙間が生じな
いで済み、この部分における光抜け等の表示不良を防止
できる。ここで、データ線6aとバリア層80と第１遮光膜
11aあるいは、データ線6aとバリア層80等の遮光性を有
する膜により画素開口部を規定することが可能である。
このような場合、対向基板20に第２遮光膜23を形成しな
くて済むため、対向基板20に第２遮光膜23を形成する工
程を削減することが可能である。さらに、対向基板20と
TFTアレイ基板10とのアライメントずれによる画素開口
率の低下やばらつきを防ぐことができる。また、対向基
板20に第２遮光膜23を設ける場合は、TFTアレイ基板10
とのアライメントずれを考慮して大きめに形成するが上
述のようにデータ線6a、バリア層80等のTFTアレイ基板1
0側に形成された遮光性の膜により画素開口部を規定す
るため、精度よく画素開口部を規定することができ、対
向基板20に設けた第２遮光膜23により画素開口部を決め
る場合に比べて開口率を向上させることができる。
以上説明したように本実施形態では特に、バリア層80
が導電性の遮光膜からなるため様々な利点が得られる
が、バリア層80を、高融点金属膜ではなく、例えば、リ
ン等をドープした導電性のポリシリコン膜から構成して
もよい。このように構成すれば、バリア層80は、遮光膜
としての機能は発揮しないが、蓄積容量70を増加させる
機能及びバリア層本来の中継機能は十分に発揮し得る。
更に、第２層間絶縁膜４との間で熱等によるストレスが
発生しにくくなるので、バリア層80及びその周辺におけ
るクラック防止に役立つ。他方、画素開口領域を規定す
るための遮光については、第１遮光膜11aや第２遮光膜2
3により別途行えばよい。
が導電性の遮光膜からなるため様々な利点が得られる
が、バリア層80を、高融点金属膜ではなく、例えば、リ
ン等をドープした導電性のポリシリコン膜から構成して
もよい。このように構成すれば、バリア層80は、遮光膜
としての機能は発揮しないが、蓄積容量70を増加させる
機能及びバリア層本来の中継機能は十分に発揮し得る。
更に、第２層間絶縁膜４との間で熱等によるストレスが
発生しにくくなるので、バリア層80及びその周辺におけ
るクラック防止に役立つ。他方、画素開口領域を規定す
るための遮光については、第１遮光膜11aや第２遮光膜2
3により別途行えばよい。
また、本実施形態では、TFT30の下側に形成される第
１遮光膜11aにより画素開口領域の一部又は全部を規定
してもよい。例えば、第１遮光膜11aを、図２において
平面的に見てバリア層80の脇に並べるか若干重なるよう
に並べれば、これらの第１遮光膜11a及びバリア層80に
より、画素開口領域の走査線3aに沿った辺を規定でき
る。
１遮光膜11aにより画素開口領域の一部又は全部を規定
してもよい。例えば、第１遮光膜11aを、図２において
平面的に見てバリア層80の脇に並べるか若干重なるよう
に並べれば、これらの第１遮光膜11a及びバリア層80に
より、画素開口領域の走査線3aに沿った辺を規定でき
る。
本実施形態では特に、第２図及び第３図に示されるよ
うに第１コンタクトホール8aと第２コンタクトホール8b
とは、TFTアレイ基板10上における相異なった平面位置
に開孔されている。従って、これら第１コンタクトホー
ル8a及び第２コンタクトホール8bが開孔された平面位置
に発生する凹凸が、相重なって凹凸が増幅する事態を回
避できる。よって、これらのコンタクトホールにおける
良好に電気的な接続が期待できる。
うに第１コンタクトホール8aと第２コンタクトホール8b
とは、TFTアレイ基板10上における相異なった平面位置
に開孔されている。従って、これら第１コンタクトホー
ル8a及び第２コンタクトホール8bが開孔された平面位置
に発生する凹凸が、相重なって凹凸が増幅する事態を回
避できる。よって、これらのコンタクトホールにおける
良好に電気的な接続が期待できる。
尚、コンタクトホール8a、8b及び５の平面形状は、円
形や四角形或いはその他の多角形状等でもよいが、円形
は特にコンタクトホールの周囲の層間絶縁膜等における
クラック防止に役立つ。そして、良好に電気的な接続を
得るために、ドライエッチング後にウエットエッチング
を行って、これらのコンタクトホール8a、8b及び５に夫
々若干のテーパをつけることが好ましい。
形や四角形或いはその他の多角形状等でもよいが、円形
は特にコンタクトホールの周囲の層間絶縁膜等における
クラック防止に役立つ。そして、良好に電気的な接続を
得るために、ドライエッチング後にウエットエッチング
を行って、これらのコンタクトホール8a、8b及び５に夫
々若干のテーパをつけることが好ましい。
（電気光学装置の第１実施形態における製造プロセス）
次に、以上のような構成を持つ実施形態における液晶
装置の製造プロセスについて、図４から図７を参照して
説明する。尚、図４から図７は各工程におけるTFTアレ
イ基板側の各層を、図３と同様に図２のＡ−A'断面に対
応させて示す工程図である。
装置の製造プロセスについて、図４から図７を参照して
説明する。尚、図４から図７は各工程におけるTFTアレ
イ基板側の各層を、図３と同様に図２のＡ−A'断面に対
応させて示す工程図である。
先ず図４の工程（１）に示すように、石英基板、ハー
ドガラス、シリコン基板等のTFTアレイ基板10を用意す
る。ここで、好ましくはN2（窒素）等の不活性ガス雰囲
気且つ約900〜1300℃の高温で熱処理し、後に実施され
る高温プロセスにおけるTFTアレイ基板10に生じる歪み
が少なくなるように前処理しておく。即ち、製造プロセ
スにおける最高温で高温処理される温度に合わせて、事
前にTFTアレイ基板10を同じ温度かそれ以上の温度で熱
処理しておく。そして、このように処理されたTFTアレ
イ基板10の全面に、Ti、Cr、Ｗ、Ta、Mo及びPb等の金属
や金属シリサイド等の金属合金膜を、スパッタリング等
により、100〜500nm程度の膜厚、好ましくは約200nmの
膜厚の遮光膜11を形成する。尚、遮光膜11上には、表面
反射を緩和するためにポリシリコン膜等の反射防止膜を
形成しても良い。
ドガラス、シリコン基板等のTFTアレイ基板10を用意す
る。ここで、好ましくはN2（窒素）等の不活性ガス雰囲
気且つ約900〜1300℃の高温で熱処理し、後に実施され
る高温プロセスにおけるTFTアレイ基板10に生じる歪み
が少なくなるように前処理しておく。即ち、製造プロセ
スにおける最高温で高温処理される温度に合わせて、事
前にTFTアレイ基板10を同じ温度かそれ以上の温度で熱
処理しておく。そして、このように処理されたTFTアレ
イ基板10の全面に、Ti、Cr、Ｗ、Ta、Mo及びPb等の金属
や金属シリサイド等の金属合金膜を、スパッタリング等
により、100〜500nm程度の膜厚、好ましくは約200nmの
膜厚の遮光膜11を形成する。尚、遮光膜11上には、表面
反射を緩和するためにポリシリコン膜等の反射防止膜を
形成しても良い。
次に工程（２）に示すように、該形成された遮光膜11
上にフォトリソグラフィ工程により第１遮光膜11aのパ
ターン（図２参照）に対応するレジストマスクを形成
し、該レジストマスクを介して遮光膜11に対しエッチン
グを行うことにより、第１遮光膜11aを形成する。
上にフォトリソグラフィ工程により第１遮光膜11aのパ
ターン（図２参照）に対応するレジストマスクを形成
し、該レジストマスクを介して遮光膜11に対しエッチン
グを行うことにより、第１遮光膜11aを形成する。
次に工程（３）に示すように、第１遮光膜11aの上
に、例えば、常圧又は減圧CVD法等によりTEOS（テトラ
・エチル・オルソ・シリケート）ガス、TEB（テトラ・
エチル・ポートレート）ガス、TMOP（テトラ・メチル・
オキシ・フォスレート）ガス等を用いて、NSG、PSG、BS
G、BPSGなどのシリケートガラス膜、窒化シリコン膜や
酸化シリコン膜等からなる下地絶縁膜12を形成する。こ
の下地絶縁膜12の膜厚は、例えば、約500〜2000nmとす
る。尚、TFTアレイ基板10裏面からの戻り光が問題にな
らない場合は、第１遮光膜11aを形成する必要はない。
に、例えば、常圧又は減圧CVD法等によりTEOS（テトラ
・エチル・オルソ・シリケート）ガス、TEB（テトラ・
エチル・ポートレート）ガス、TMOP（テトラ・メチル・
オキシ・フォスレート）ガス等を用いて、NSG、PSG、BS
G、BPSGなどのシリケートガラス膜、窒化シリコン膜や
酸化シリコン膜等からなる下地絶縁膜12を形成する。こ
の下地絶縁膜12の膜厚は、例えば、約500〜2000nmとす
る。尚、TFTアレイ基板10裏面からの戻り光が問題にな
らない場合は、第１遮光膜11aを形成する必要はない。
次に工程（４）に示すように、下地絶縁膜12の上に、
約450〜550℃、好ましくは約500℃の比較的低温環境中
で、流量約400〜600cc/minのモノシランガス、ジシラン
ガス等を用いた減圧CVD（例えば、圧力約20〜40PaのCV
D）により、アモルファスシリコン膜を形成する。その
後、窒素雰囲気中で、約600〜700℃にて約１〜10時間、
好ましくは、４〜６時間の熱処理を施すことにより、ポ
リシリコン膜１を約50〜200nmの厚さ、好ましくは約100
nmの厚さとなるまで固相形成させる。固相成長させる方
法としては、RTA（Rapid Thermal Anneal）を使った熱
処理でも良いし、エキシマレーザー等を用いたレーザー
熱処理でも良い。
約450〜550℃、好ましくは約500℃の比較的低温環境中
で、流量約400〜600cc/minのモノシランガス、ジシラン
ガス等を用いた減圧CVD（例えば、圧力約20〜40PaのCV
D）により、アモルファスシリコン膜を形成する。その
後、窒素雰囲気中で、約600〜700℃にて約１〜10時間、
好ましくは、４〜６時間の熱処理を施すことにより、ポ
リシリコン膜１を約50〜200nmの厚さ、好ましくは約100
nmの厚さとなるまで固相形成させる。固相成長させる方
法としては、RTA（Rapid Thermal Anneal）を使った熱
処理でも良いし、エキシマレーザー等を用いたレーザー
熱処理でも良い。
この際、図３に示した画素スイッチング用TFT30とし
て、ｎチャネル型の画素スイッチング用TFT30を作成す
る場合には、当該チャネル領域にSb（アンチモン）、As
（砒素）、Ｐ（リン）などのＶ族元素の不純物を僅かに
イオン注入等によりドープしても良い。また、画素スイ
ッチング用TFT30をｐチャネル型とする場合には、Ｂ
（ポロン）、Ga（ガリウム）、In（インジウム）などの
III族元素の不純物を僅かにイオン注入等によりドープ
しても良い。尚、アモルファスシリコン膜を経ないで、
減圧CVD法等によりポリシリコン膜１を直接形成しても
良い。或いは、減圧CVD法等により堆積したポリシリコ
ン膜にシリコンイオンを打ち込んで一旦非晶質化し、そ
の後熱処理等により再結晶化させてポリシリコン膜１を
形成しても良い。
て、ｎチャネル型の画素スイッチング用TFT30を作成す
る場合には、当該チャネル領域にSb（アンチモン）、As
（砒素）、Ｐ（リン）などのＶ族元素の不純物を僅かに
イオン注入等によりドープしても良い。また、画素スイ
ッチング用TFT30をｐチャネル型とする場合には、Ｂ
（ポロン）、Ga（ガリウム）、In（インジウム）などの
III族元素の不純物を僅かにイオン注入等によりドープ
しても良い。尚、アモルファスシリコン膜を経ないで、
減圧CVD法等によりポリシリコン膜１を直接形成しても
良い。或いは、減圧CVD法等により堆積したポリシリコ
ン膜にシリコンイオンを打ち込んで一旦非晶質化し、そ
の後熱処理等により再結晶化させてポリシリコン膜１を
形成しても良い。
次に工程（５）に示すように、フォトリソグラフィ工
程、エッチング工程等により、図２に示した如き所定パ
ターンを有する半導体層1aを形成する。
程、エッチング工程等により、図２に示した如き所定パ
ターンを有する半導体層1aを形成する。
次に工程（６）に示すように、画素スイッチング用TF
T30を構成する半導体層1aを約900〜1300℃の温度、好ま
しくは約1000℃の温度により熱酸化することにより、約
30nmの比較的薄い厚さの熱酸化シリコン膜2aを形成し、
更に工程（７）に示すように、減圧CVD法等により高温
酸化シリコン膜（HTO膜）や窒化シリコン膜からなる絶
縁膜2bを約50nmの比較的薄い厚さに堆積し、熱酸化シリ
コン膜2a及び絶縁膜2bを含む多層構造を持つ画素スイッ
チング用TFT30の絶縁薄膜２と共に蓄積容量形成用の第
１誘電体膜２を同時に形成する。この結果、半導体層1a
の厚さは、約30〜150nmの厚さ、好ましくは約35〜50nm
の厚さとなり、絶縁薄膜（第１誘電体膜）２の厚さは、
約20〜150nmの厚さ、好ましくは約30〜100nmの厚さとな
る。このように高温熱酸化時間を短くすることにより、
特に８インチ程度の大型基板を使用する場合に熱による
そりを防止することができる。但し、ポリシリコン膜１
を熱酸化することのみにより、単一層構造を持つ絶縁薄
膜２を形成してもよい。
T30を構成する半導体層1aを約900〜1300℃の温度、好ま
しくは約1000℃の温度により熱酸化することにより、約
30nmの比較的薄い厚さの熱酸化シリコン膜2aを形成し、
更に工程（７）に示すように、減圧CVD法等により高温
酸化シリコン膜（HTO膜）や窒化シリコン膜からなる絶
縁膜2bを約50nmの比較的薄い厚さに堆積し、熱酸化シリ
コン膜2a及び絶縁膜2bを含む多層構造を持つ画素スイッ
チング用TFT30の絶縁薄膜２と共に蓄積容量形成用の第
１誘電体膜２を同時に形成する。この結果、半導体層1a
の厚さは、約30〜150nmの厚さ、好ましくは約35〜50nm
の厚さとなり、絶縁薄膜（第１誘電体膜）２の厚さは、
約20〜150nmの厚さ、好ましくは約30〜100nmの厚さとな
る。このように高温熱酸化時間を短くすることにより、
特に８インチ程度の大型基板を使用する場合に熱による
そりを防止することができる。但し、ポリシリコン膜１
を熱酸化することのみにより、単一層構造を持つ絶縁薄
膜２を形成してもよい。
次に工程（８）に示すように、フォトリソグラフィ工
程、エッチング工程等によりレジスト層500を第１蓄積
容量電極1fとなる部分を除く半導体層1a上に形成した
後、例えばＰイオンをドーズ量約３×1012/cm2でドープ
して、第１蓄積容量電極1fを低抵抗化しても良い。
程、エッチング工程等によりレジスト層500を第１蓄積
容量電極1fとなる部分を除く半導体層1a上に形成した
後、例えばＰイオンをドーズ量約３×1012/cm2でドープ
して、第１蓄積容量電極1fを低抵抗化しても良い。
次に工程（９）に示すように、レジスト層500を除去
した後、減圧CVD法等によりポリシリコン膜３を堆積
し、更にＰを熱拡散し、ポリシリコン膜３を導電化す
る。又は、Ｐイオンをポリシリコン膜３の成膜と同時に
導入したドープトポリシリコン膜を用いてもよい。ポリ
シリコン膜３の膜厚は、約100〜500nmの厚さ、好ましく
は約300nmに堆積する。
した後、減圧CVD法等によりポリシリコン膜３を堆積
し、更にＰを熱拡散し、ポリシリコン膜３を導電化す
る。又は、Ｐイオンをポリシリコン膜３の成膜と同時に
導入したドープトポリシリコン膜を用いてもよい。ポリ
シリコン膜３の膜厚は、約100〜500nmの厚さ、好ましく
は約300nmに堆積する。
次に図５の工程（10）に示すように、レジストマスク
を用いたフォトリソグラフィ工程、エッチング工程等に
より、図２に示した如き所定パターンの走査線3aと共に
容量線3bを形成する。走査線3a及び容量線3bは、高融点
金属や金属シリサイド等の金属合金膜で形成しても良い
し、ポリシリコン膜等と組み合わせた多層配線としても
良い。
を用いたフォトリソグラフィ工程、エッチング工程等に
より、図２に示した如き所定パターンの走査線3aと共に
容量線3bを形成する。走査線3a及び容量線3bは、高融点
金属や金属シリサイド等の金属合金膜で形成しても良い
し、ポリシリコン膜等と組み合わせた多層配線としても
良い。
次に工程（11）に示すように、図３に示した画素スイ
ッチング用TFT30をLDD構造を持つｎチャネル型のTFTと
する場合、半導体層1aに、先ず低濃度ソース領域1b及び
低濃度ドレイン領域1cを形成するために、走査線3aの一
部であるゲート電極をマスクとして、ＰなどのＶ族元素
の不純物を低濃度で（例えば、Ｐイオンを１〜３×1013
/cm2のドーズ量にて）ドープする。これにより走査線3a
下の半導体層1aはチャネル領域1a'となる。
ッチング用TFT30をLDD構造を持つｎチャネル型のTFTと
する場合、半導体層1aに、先ず低濃度ソース領域1b及び
低濃度ドレイン領域1cを形成するために、走査線3aの一
部であるゲート電極をマスクとして、ＰなどのＶ族元素
の不純物を低濃度で（例えば、Ｐイオンを１〜３×1013
/cm2のドーズ量にて）ドープする。これにより走査線3a
下の半導体層1aはチャネル領域1a'となる。
次に工程（12）に示すように、画素スイッチング用TF
T30を構成する高濃度ソース領域1d及び高濃度ドレイン
領域1eを形成するために、走査線3aよりも幅の広いマス
クでレジスト層600を走査線3a上に形成した後、同じく
ＰなどのＶ族元素の不純物を高濃度で（例えば、Ｐイオ
ンを１〜３×1015/cm2のドーズ量にて）ドープする。ま
た、画素スイッチング用TFT30をｐチャネル型とする場
合、半導体層1aに、低濃度ソース領域1b及び低濃度ドレ
イン領域1c並びに高濃度ソース領域1d及び高濃度ドレイ
ン領域1eを形成するために、ＢなどのIII族元素の不純
物を用いてドープする。尚、例えば、低濃度のドープを
行わずに、オフセット構造のTFTとしてもよく、走査線3
aをマスクとして、Ｐイオン、Ｂイオン等を用いたイオ
ン注入技術によりセルフアライン型のTFTとしてもよ
い。この不純物のドープにより容量線3b及び走査線3aも
更に低抵抗化される。
T30を構成する高濃度ソース領域1d及び高濃度ドレイン
領域1eを形成するために、走査線3aよりも幅の広いマス
クでレジスト層600を走査線3a上に形成した後、同じく
ＰなどのＶ族元素の不純物を高濃度で（例えば、Ｐイオ
ンを１〜３×1015/cm2のドーズ量にて）ドープする。ま
た、画素スイッチング用TFT30をｐチャネル型とする場
合、半導体層1aに、低濃度ソース領域1b及び低濃度ドレ
イン領域1c並びに高濃度ソース領域1d及び高濃度ドレイ
ン領域1eを形成するために、ＢなどのIII族元素の不純
物を用いてドープする。尚、例えば、低濃度のドープを
行わずに、オフセット構造のTFTとしてもよく、走査線3
aをマスクとして、Ｐイオン、Ｂイオン等を用いたイオ
ン注入技術によりセルフアライン型のTFTとしてもよ
い。この不純物のドープにより容量線3b及び走査線3aも
更に低抵抗化される。
尚、これらのTFT30の素子形成工程と並行して、ｎチ
ャネル型TFT及びｐチャネル型TFTから構成される相補型
構造を持つデータ線駆動回路、走査線駆動回路等の周辺
回路をTFTアレイ基板10上の周辺部に形成してもよい。
このように、本実施形態において画素スイッチング用TF
T30を構成する半導体層1aをポリシリコン膜で形成すれ
ば、画素スイッチング用TFT30の形成時にほぼ同一工程
で、周辺回路を形成することができ、製造上有利であ
る。
ャネル型TFT及びｐチャネル型TFTから構成される相補型
構造を持つデータ線駆動回路、走査線駆動回路等の周辺
回路をTFTアレイ基板10上の周辺部に形成してもよい。
このように、本実施形態において画素スイッチング用TF
T30を構成する半導体層1aをポリシリコン膜で形成すれ
ば、画素スイッチング用TFT30の形成時にほぼ同一工程
で、周辺回路を形成することができ、製造上有利であ
る。
次に工程（13）に示すように、レジスト層600を除去
した後、容量線3b及び走査線3a並びに絶縁薄膜（第１誘
電体膜）２上に、減圧CVD法、プラズマCVD法等により高
温酸化シリコン膜（HTO膜）や窒化シリコン膜からなる
第１層間絶縁膜81を10nm以上200nm以下の比較的薄い厚
さに堆積する。但し、前述のように、第１層間絶縁膜81
は、多層膜から構成してもよいし、一般にTFTの絶縁薄
膜を形成するのに用いられる各種の公知技術により、第
１層間絶縁膜81を形成可能である。第１層間絶縁膜81の
場合には、第２層間絶縁膜４の場合のように余り薄くす
るとデータ線6a及び走査線3a間の寄生容量が大きくなっ
てしまうことはなく、またTFT30における絶縁薄膜２の
ように余り薄く構成するとトンネル効果等の特異現象が
発生することもない。また、第１層間絶縁膜81は、容量
線の一部である第２蓄積容量電極とバリア層80の間で、
第２誘電体膜として機能する。そして、第２誘電体膜81
を薄くする程、第２蓄積容量70bは大きくなるので、結
局、膜破れなどの欠陥が生じないことを条件に、絶縁薄
膜２よりも薄い50nm以下の厚みを持つ極薄い絶縁膜とな
るように第２誘電体膜81を形成すると本実施形態の効果
を増大させることができる。
した後、容量線3b及び走査線3a並びに絶縁薄膜（第１誘
電体膜）２上に、減圧CVD法、プラズマCVD法等により高
温酸化シリコン膜（HTO膜）や窒化シリコン膜からなる
第１層間絶縁膜81を10nm以上200nm以下の比較的薄い厚
さに堆積する。但し、前述のように、第１層間絶縁膜81
は、多層膜から構成してもよいし、一般にTFTの絶縁薄
膜を形成するのに用いられる各種の公知技術により、第
１層間絶縁膜81を形成可能である。第１層間絶縁膜81の
場合には、第２層間絶縁膜４の場合のように余り薄くす
るとデータ線6a及び走査線3a間の寄生容量が大きくなっ
てしまうことはなく、またTFT30における絶縁薄膜２の
ように余り薄く構成するとトンネル効果等の特異現象が
発生することもない。また、第１層間絶縁膜81は、容量
線の一部である第２蓄積容量電極とバリア層80の間で、
第２誘電体膜として機能する。そして、第２誘電体膜81
を薄くする程、第２蓄積容量70bは大きくなるので、結
局、膜破れなどの欠陥が生じないことを条件に、絶縁薄
膜２よりも薄い50nm以下の厚みを持つ極薄い絶縁膜とな
るように第２誘電体膜81を形成すると本実施形態の効果
を増大させることができる。
次に工程（14）に示すように、バリア層80と高濃度ド
レイン領域1eとを電気的に接続するためのコンタクトホ
ール8aを、反応性イオンエッチング、反応性イオンビー
ムエッチング等のドライエッチングにより形成する。こ
のようなドライエッチングは、指向性が高いため、小さ
な径のコンタクトホール8aを開孔可能である。或いは、
コンタクトホール8aが半導体層1aを突き抜けるのを防止
するのに有利なウエットエッチングを利用してもよい。
このウエットエッチングは、コンタクトホール8aに対
し、より良好に電気的な接続をとるためのテーパを付与
する観点からも有効である。
レイン領域1eとを電気的に接続するためのコンタクトホ
ール8aを、反応性イオンエッチング、反応性イオンビー
ムエッチング等のドライエッチングにより形成する。こ
のようなドライエッチングは、指向性が高いため、小さ
な径のコンタクトホール8aを開孔可能である。或いは、
コンタクトホール8aが半導体層1aを突き抜けるのを防止
するのに有利なウエットエッチングを利用してもよい。
このウエットエッチングは、コンタクトホール8aに対
し、より良好に電気的な接続をとるためのテーパを付与
する観点からも有効である。
次に工程（15）に示すように、第１層間絶縁膜81及び
コンタクトホール8aを介して覗く高濃度ドレイン領域1e
の全面に、Ti、Cr、Ｗ、Ta、Mo及びPb等の金属や金属シ
リサイド等の金属合金膜をスパッタリング等により堆積
して、50〜500nm程度の膜厚の導電膜80'を形成する。50
nm程度の厚みがあれば、後に第２コンタクトホール8bを
開孔する時に突き抜ける可能性は殆どない。尚、この導
電膜80'上には、表面反射を緩和するためにポリシリコ
ン膜等の反射防止膜を形成しても良い。また、導電膜8
0'は応力緩和のためにドープトポリシリコン膜等を用い
ても良い。この際、下層にドープトポリシリコン膜（導
電性のポリシリコン膜）を用いて上層に金属膜を用いて
２層以上の積層された導電膜80'を形成してもよい。ま
た、２層のポリシリコン膜の間に金属膜を挟んで３層と
してもよい。このように、導電膜80'と高濃度ドレイン
領域1eとを電気的に接続する際に、同じポリシリコン膜
で形成すると、コンタクト抵抗を大幅に低減することが
できる。
コンタクトホール8aを介して覗く高濃度ドレイン領域1e
の全面に、Ti、Cr、Ｗ、Ta、Mo及びPb等の金属や金属シ
リサイド等の金属合金膜をスパッタリング等により堆積
して、50〜500nm程度の膜厚の導電膜80'を形成する。50
nm程度の厚みがあれば、後に第２コンタクトホール8bを
開孔する時に突き抜ける可能性は殆どない。尚、この導
電膜80'上には、表面反射を緩和するためにポリシリコ
ン膜等の反射防止膜を形成しても良い。また、導電膜8
0'は応力緩和のためにドープトポリシリコン膜等を用い
ても良い。この際、下層にドープトポリシリコン膜（導
電性のポリシリコン膜）を用いて上層に金属膜を用いて
２層以上の積層された導電膜80'を形成してもよい。ま
た、２層のポリシリコン膜の間に金属膜を挟んで３層と
してもよい。このように、導電膜80'と高濃度ドレイン
領域1eとを電気的に接続する際に、同じポリシリコン膜
で形成すると、コンタクト抵抗を大幅に低減することが
できる。
次に図６の工程（16）に示すように、該形成された導
電膜80'上にフォトリソグラフィによりバリア層80のパ
ターン（図２参照）に対応するレジストマスクを形成
し、該レジストマスクを介して導電膜80'に対しエッチ
ングを行うことにより、第３蓄積容量電極を含むバリア
層80を形成する。
電膜80'上にフォトリソグラフィによりバリア層80のパ
ターン（図２参照）に対応するレジストマスクを形成
し、該レジストマスクを介して導電膜80'に対しエッチ
ングを行うことにより、第３蓄積容量電極を含むバリア
層80を形成する。
次に工程（17）に示すように、第１層間絶縁膜81及び
バリア層80を覆うように、例えば、常圧又は減圧CVD法
やTEOSガス等を用いて、NSG、PSG、BSG、BPSGなどのシ
リケートガラス膜、窒化シリコン膜や酸化シリコン膜等
からなる第２層間絶縁膜４を形成する。第２層間絶縁膜
４の膜厚は、約500〜1500nmが好ましい。第２層間絶縁
膜４の膜厚が500nm以上あれば、データ線6a及び走査線3
a間における寄生容量は余り又は殆ど問題とならない。
バリア層80を覆うように、例えば、常圧又は減圧CVD法
やTEOSガス等を用いて、NSG、PSG、BSG、BPSGなどのシ
リケートガラス膜、窒化シリコン膜や酸化シリコン膜等
からなる第２層間絶縁膜４を形成する。第２層間絶縁膜
４の膜厚は、約500〜1500nmが好ましい。第２層間絶縁
膜４の膜厚が500nm以上あれば、データ線6a及び走査線3
a間における寄生容量は余り又は殆ど問題とならない。
次に工程（18）の段階で、高濃度ソース領域1d及び高
濃度ドレイン領域1eを活性化するために約1000℃の熱処
理を20分程度行った後、データ線6aに対するコンタクト
ホール５を開孔する。また、走査線3aや容量線3bをTFT
アレイ基板10の周辺領域において図示しない配線と接続
するためのコンタクトホールも、コンタクトホール５と
同一の工程により第２層間絶縁膜４に開孔することがで
きる。
濃度ドレイン領域1eを活性化するために約1000℃の熱処
理を20分程度行った後、データ線6aに対するコンタクト
ホール５を開孔する。また、走査線3aや容量線3bをTFT
アレイ基板10の周辺領域において図示しない配線と接続
するためのコンタクトホールも、コンタクトホール５と
同一の工程により第２層間絶縁膜４に開孔することがで
きる。
次に、工程（19）に示すように、第２層間絶縁膜４の
上に、スパッタリング等により、遮光性のAl等の低抵抗
金属や金属シリサイド等を金属膜６として、約100〜500
nmの厚さ、好ましくは約300nmに堆積する。
上に、スパッタリング等により、遮光性のAl等の低抵抗
金属や金属シリサイド等を金属膜６として、約100〜500
nmの厚さ、好ましくは約300nmに堆積する。
次に工程（20）に示すように、フォトリソグラフィ工
程、エッチング工程等により、データ線6aを形成する。
程、エッチング工程等により、データ線6aを形成する。
次に図７の工程（21）に示すように、データ線6a上を
覆うように、例えば、常圧又は減圧CVD法やTEOSガス等
を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラ
ス膜、窒化シリコン膜や酸化シリコン膜等からなる第３
層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、
約500〜1500nmが好ましい。
覆うように、例えば、常圧又は減圧CVD法やTEOSガス等
を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラ
ス膜、窒化シリコン膜や酸化シリコン膜等からなる第３
層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、
約500〜1500nmが好ましい。
次に工程（22）に示すように、画素電極9aとバリア層
80とを電気的に接続するためのコンタクトホール8bを、
反応性イオンエッチング、反応性イオンビームエッチン
グ等のドライエッチングにより形成する。また、テーパ
状にするためにウエットエッチングを用いても良い。
80とを電気的に接続するためのコンタクトホール8bを、
反応性イオンエッチング、反応性イオンビームエッチン
グ等のドライエッチングにより形成する。また、テーパ
状にするためにウエットエッチングを用いても良い。
次に工程（23）に示すように、第３層間絶縁膜７の上
に、スパッタリング等により、ITO膜等の透明導電性薄
膜９を、約50〜200nmの厚さに堆積し、更に工程（24）
に示すように、フォトリソグラフィ工程、エッチング工
程等により、画素電極9aを形成する。尚、当該液晶装置
を反射型の液晶装置に用いる場合には、Al等の反射率の
高い不透明な材料から画素電極9aを形成してもよい。
に、スパッタリング等により、ITO膜等の透明導電性薄
膜９を、約50〜200nmの厚さに堆積し、更に工程（24）
に示すように、フォトリソグラフィ工程、エッチング工
程等により、画素電極9aを形成する。尚、当該液晶装置
を反射型の液晶装置に用いる場合には、Al等の反射率の
高い不透明な材料から画素電極9aを形成してもよい。
続いて、画素電極9aの上にポリイミド系の配向膜の塗
布液を塗布した後、所定のプレティルト角を持つように
且つ所定方向でラビング処理を施すこと等により、配向
膜16（図３参照）が形成される。
布液を塗布した後、所定のプレティルト角を持つように
且つ所定方向でラビング処理を施すこと等により、配向
膜16（図３参照）が形成される。
他方、図３に示した対向基板20については、ガラス基
板等が先ず用意され、第２遮光膜23及び後述する額縁と
しての第３遮光膜が、例えば金属クロムをスパッタリン
グした後、フォトリソグラフィ工程、エッチング工程を
経て形成される。尚、これらの第２及び第３遮光膜は、
Cr、Ni、Alなどの金属材料の他、カーボンやTiをフォト
レジストに分散した樹脂ブラックなどの材料から形成し
てもよい。尚、TFTアレイ基板10上で、データ線6a、バ
リア層80、第１遮光膜11a等で遮光領域を規定すれば、
対向基板20上の第２遮光膜23や第３遮光膜を省くことが
できる。
板等が先ず用意され、第２遮光膜23及び後述する額縁と
しての第３遮光膜が、例えば金属クロムをスパッタリン
グした後、フォトリソグラフィ工程、エッチング工程を
経て形成される。尚、これらの第２及び第３遮光膜は、
Cr、Ni、Alなどの金属材料の他、カーボンやTiをフォト
レジストに分散した樹脂ブラックなどの材料から形成し
てもよい。尚、TFTアレイ基板10上で、データ線6a、バ
リア層80、第１遮光膜11a等で遮光領域を規定すれば、
対向基板20上の第２遮光膜23や第３遮光膜を省くことが
できる。
その後、対向基板20の全面にスパッタリング等によ
り、ITO等の透明導電性薄膜を、約50〜200nmの厚さに堆
積することにより、対向電極21を形成する。更に、対向
電極21の全面にポリイミド系の配向膜の塗布液を塗布し
た後、所定のプレティルト角を持つように且つ所定方向
でラビング処理を施すこと等により、配向膜22（図３参
照）が形成される。
り、ITO等の透明導電性薄膜を、約50〜200nmの厚さに堆
積することにより、対向電極21を形成する。更に、対向
電極21の全面にポリイミド系の配向膜の塗布液を塗布し
た後、所定のプレティルト角を持つように且つ所定方向
でラビング処理を施すこと等により、配向膜22（図３参
照）が形成される。
最後に、上述のように各層が形成されたTFTアレイ基
板10と対向基板20とは、配向膜16及び22が対面するよう
に後述するシール材により貼り合わされ、真空吸引等に
より、両基板間の空間に、例えば複数種類のネマティッ
ク液晶を混合してなる液晶が吸引されて、所定層厚の液
晶層50が形成される。
板10と対向基板20とは、配向膜16及び22が対面するよう
に後述するシール材により貼り合わされ、真空吸引等に
より、両基板間の空間に、例えば複数種類のネマティッ
ク液晶を混合してなる液晶が吸引されて、所定層厚の液
晶層50が形成される。
（電気光学装置の第２実施形態）
本発明による電気光学装置の第２実施形態である液晶
装置の構成について、図８及び図９を参照して説明す
る。図８は、データ線、走査線、画素電極、遮光膜等が
形成されたTFTアレイ基板の相隣接する複数の画素群の
平面図であり、図９は、図８のＢ−B'断面図である。
尚、図８及び図９に示した第２実施形態において図２及
び図３に示した第１実施形態と同様の構成要素について
は、同様の参照符号を付し、その説明は省略する。ま
た、図９においては、各層や各部材を図面上で認識可能
な程度の大きさとするため、各層や各部材毎に縮尺を異
ならしめてある。
装置の構成について、図８及び図９を参照して説明す
る。図８は、データ線、走査線、画素電極、遮光膜等が
形成されたTFTアレイ基板の相隣接する複数の画素群の
平面図であり、図９は、図８のＢ−B'断面図である。
尚、図８及び図９に示した第２実施形態において図２及
び図３に示した第１実施形態と同様の構成要素について
は、同様の参照符号を付し、その説明は省略する。ま
た、図９においては、各層や各部材を図面上で認識可能
な程度の大きさとするため、各層や各部材毎に縮尺を異
ならしめてある。
図８及び図９において、第２実施形態では第１実施形
態とは異なり、第１遮光膜11bがTFTアレイ基板10側から
見て走査線3a、容量線3b及びデータ線6aを覆うように即
ち、各画素を囲む格子状の非開口領域の全域に設けられ
ている。更に、下地絶縁膜12には、容量線3bと第１遮光
膜11bとを電気的に接続するコンタクトホール15が設け
られている。容量線3b及び第１遮光膜11bは、基板周辺
領域において、定電位配線に接続されている。その他の
構成については第１実施形態の場合と同様である。
態とは異なり、第１遮光膜11bがTFTアレイ基板10側から
見て走査線3a、容量線3b及びデータ線6aを覆うように即
ち、各画素を囲む格子状の非開口領域の全域に設けられ
ている。更に、下地絶縁膜12には、容量線3bと第１遮光
膜11bとを電気的に接続するコンタクトホール15が設け
られている。容量線3b及び第１遮光膜11bは、基板周辺
領域において、定電位配線に接続されている。その他の
構成については第１実施形態の場合と同様である。
従って、第２実施形態によれば、第１遮光膜11bは、
画素開口領域を規定する機能と共に容量線3bの定電位配
線又は冗長配線としての機能を有するだけでなく、容量
線自体の抵抗を下げることができ、画質品位を向上させ
る。このように構成すれば、第１遮光線11b単独で画素
開口領域を規定することが可能となる。更に、容量線3b
及び第１遮光膜11bの電位を同一の一定電位にでき、容
量線3bや第１遮光膜11bにおける電位揺れによる画像信
号やTFT30への悪影響を低減できる。また、第１遮光膜1
1bと半導体層1aの間に介在する下地絶縁膜12を誘電体膜
とし、更に蓄積容量を付加することができる。
画素開口領域を規定する機能と共に容量線3bの定電位配
線又は冗長配線としての機能を有するだけでなく、容量
線自体の抵抗を下げることができ、画質品位を向上させ
る。このように構成すれば、第１遮光線11b単独で画素
開口領域を規定することが可能となる。更に、容量線3b
及び第１遮光膜11bの電位を同一の一定電位にでき、容
量線3bや第１遮光膜11bにおける電位揺れによる画像信
号やTFT30への悪影響を低減できる。また、第１遮光膜1
1bと半導体層1aの間に介在する下地絶縁膜12を誘電体膜
とし、更に蓄積容量を付加することができる。
また、第１遮光膜11bを容量線として代用すれば、走
査線3aと同一工程で形成される容量線3bは、各画素単位
毎に蓄積容量電極として島状に設けてもよい。このよう
に構成することで、画素開口率を向上することが可能と
なる。
査線3aと同一工程で形成される容量線3bは、各画素単位
毎に蓄積容量電極として島状に設けてもよい。このよう
に構成することで、画素開口率を向上することが可能と
なる。
尚、このような第１遮光膜11bは、第１実施形態にお
ける製造プロセス中、工程（２）におけるレジストマス
クのパターンを変更すれば形成できる。また、コンタク
トホール15は、第１実施形態における製造プロセス中、
工程（８）と工程（９）の間に、反応性イオンエッチン
グ、反応性イオンビームエッチング等のドライエッチン
グやウエットエッチングを施すことにより開孔すればよ
い。
ける製造プロセス中、工程（２）におけるレジストマス
クのパターンを変更すれば形成できる。また、コンタク
トホール15は、第１実施形態における製造プロセス中、
工程（８）と工程（９）の間に、反応性イオンエッチン
グ、反応性イオンビームエッチング等のドライエッチン
グやウエットエッチングを施すことにより開孔すればよ
い。
（電気光学装置の第３実施形態）
本発明による電気光学装置の第３実施形態である液晶
装置の構成について、図10を参照して説明する。図10
は、第２実施形態における図８の平面図のＢ−B'断面に
対応する第３実施形態の断面図である。尚、図10に示し
た第３実施形態において図８に示した第２実施形態と同
様の構成要素については、同様の参照符号を付し、その
説明は省略する。また、図10においては、各層や各部材
を図面上で認識可能な程度の大きさとするため、各層や
各部材毎に縮尺を異ならしめてある。
装置の構成について、図10を参照して説明する。図10
は、第２実施形態における図８の平面図のＢ−B'断面に
対応する第３実施形態の断面図である。尚、図10に示し
た第３実施形態において図８に示した第２実施形態と同
様の構成要素については、同様の参照符号を付し、その
説明は省略する。また、図10においては、各層や各部材
を図面上で認識可能な程度の大きさとするため、各層や
各部材毎に縮尺を異ならしめてある。
図10において、第３実施形態では第２実施形態とは異
なり、第３層間絶縁膜7'は、上側表面が平坦に形成され
ている。この結果、第３層間絶縁膜7'を下地膜とする画
素電極9a及び配向膜16も平坦化されている。その他の構
成については第２実施形態の場合と同様である。
なり、第３層間絶縁膜7'は、上側表面が平坦に形成され
ている。この結果、第３層間絶縁膜7'を下地膜とする画
素電極9a及び配向膜16も平坦化されている。その他の構
成については第２実施形態の場合と同様である。
従って、第３実施形態によれば、データ線6aに重ねて
走査線3a、TFT30、容量線3b等が形成される領域の他の
領域に対する段差が低減される。このようにして画素電
極9aが平坦化されているので、当該平坦化の度合いに応
じて液晶層50のディスクリネーションの発生を低減でき
る。この結果、第３実施形態によれば、より高品位の画
像表示が可能となり、画素開口領域を広げることも可能
となる。
走査線3a、TFT30、容量線3b等が形成される領域の他の
領域に対する段差が低減される。このようにして画素電
極9aが平坦化されているので、当該平坦化の度合いに応
じて液晶層50のディスクリネーションの発生を低減でき
る。この結果、第３実施形態によれば、より高品位の画
像表示が可能となり、画素開口領域を広げることも可能
となる。
尚、このような第３層間絶縁膜7'の平坦化は、例え
ば、第１実施形態の製造プロセスにおける工程（21）の
際、CMP（Chemical Mechanical Polishing）処理、スピ
ンコート処理、リフロー法等により行ったり、有機SOG
（Spin On Glass）、無機SOG、ポリイミド膜等を利用し
て行えばよい。このように平坦化するために第３層間絶
縁膜7'の膜厚が厚くなってもバリア層80が選択比の高い
膜で形成されているため、エッチング時に膜を突き抜け
ることがない。
ば、第１実施形態の製造プロセスにおける工程（21）の
際、CMP（Chemical Mechanical Polishing）処理、スピ
ンコート処理、リフロー法等により行ったり、有機SOG
（Spin On Glass）、無機SOG、ポリイミド膜等を利用し
て行えばよい。このように平坦化するために第３層間絶
縁膜7'の膜厚が厚くなってもバリア層80が選択比の高い
膜で形成されているため、エッチング時に膜を突き抜け
ることがない。
（電気光学装置の第４実施形態）
本発明による電気光学装置の第４実施形態である液晶
装置の構成について、図11を参照して説明する。図11
は、第２実施形態における図８の平面図のＢ−B'断面に
対応する第４実施形態の断面図である。尚、図10に示し
た第４実施形態において図８に示した第２実施形態と同
様の構成要素については、同様の参照符号を付し、その
説明は省略する。また、図11においては、各層や各部材
を図面上で認識可能な程度の大きさとするため、各層や
各部材毎に縮尺を異ならしめてある。
装置の構成について、図11を参照して説明する。図11
は、第２実施形態における図８の平面図のＢ−B'断面に
対応する第４実施形態の断面図である。尚、図10に示し
た第４実施形態において図８に示した第２実施形態と同
様の構成要素については、同様の参照符号を付し、その
説明は省略する。また、図11においては、各層や各部材
を図面上で認識可能な程度の大きさとするため、各層や
各部材毎に縮尺を異ならしめてある。
図11において、第４実施形態では第２実施形態とは異
なり、TFTアレイ基板10'は、その上側表面が、データ線
6a、走査線3a及び容量線3bに対向する部分が凹状に窪ん
で形成されている。この結果、TFTアレイ基板10'上にこ
れらの配線や層間絶縁膜を介して形成される画素電極9a
及び配向膜16も平坦化されている。その他の構成につい
ては第２実施形態の場合と同様である。
なり、TFTアレイ基板10'は、その上側表面が、データ線
6a、走査線3a及び容量線3bに対向する部分が凹状に窪ん
で形成されている。この結果、TFTアレイ基板10'上にこ
れらの配線や層間絶縁膜を介して形成される画素電極9a
及び配向膜16も平坦化されている。その他の構成につい
ては第２実施形態の場合と同様である。
従って、第４実施形態によれば、データ線6aに重ねて
走査線3a、TFT30、容量線3b等が形成される領域と形成
されない領域に対する段差が低減される。このようにし
て画素の非開口領域の少なくとも一部分を埋め込むだけ
で画素電極9aがほぼ平坦化され、当該平坦化の度合いに
応じて液晶層50のディスクリネーションの発生を低減で
きる。この結果、第４実施形態によれば、より高品位の
画像表示が可能となり、画素開口領域を広げることも可
能となる。
走査線3a、TFT30、容量線3b等が形成される領域と形成
されない領域に対する段差が低減される。このようにし
て画素の非開口領域の少なくとも一部分を埋め込むだけ
で画素電極9aがほぼ平坦化され、当該平坦化の度合いに
応じて液晶層50のディスクリネーションの発生を低減で
きる。この結果、第４実施形態によれば、より高品位の
画像表示が可能となり、画素開口領域を広げることも可
能となる。
尚、このようなTFTアレイ基板10'は、例えば、第１実
施形態の製造プロセスにおける工程（１）の前に、凹状
の窪みを形成すべき領域にエッチングを施せばよい。
施形態の製造プロセスにおける工程（１）の前に、凹状
の窪みを形成すべき領域にエッチングを施せばよい。
上述のように第３実施形態では、第３層間絶縁膜上面
を平坦化し、第４実施形態では、基板を凹状に溝を形成
した上に配線や素子部を形成して最終的に画素電極を平
坦化しているが、第２層間絶縁膜４又は下地絶縁膜12を
凹状に窪めて形成しても同様の平坦化の効果が得られ
る。この場合、各層間絶縁膜を凹状に形成する方法とし
ては、各層間絶縁膜を二層構造として、一層のみからな
る薄い部分を凹状の窪み部分として二層の厚い部分を凹
状の土手部分とするように薄膜形成及びエッチングを行
なえばよい。或いは、各層間絶縁膜を単一層構造とし
て、エッチングにより凹状の窪みを開孔するようにして
もよい。これらの場合、反応性イオンエッチング、反応
性イオンビームエッチング等のドライエッチングを用い
ると、設計寸法通りに凹状部分を形成できる利点があ
る。一方、少なくもとウエットエッチングを単独で又は
ドライエッチングと組み合わせて用いた場合には、凹状
の窪みの側側面をテーパ状に形成できるため、後工程で
凹状の窪み内に形成されるポリシリコン膜、レジスト等
の側壁周囲への残留を低減できるので、歩留まりの低下
を招かない利点が得られる。
を平坦化し、第４実施形態では、基板を凹状に溝を形成
した上に配線や素子部を形成して最終的に画素電極を平
坦化しているが、第２層間絶縁膜４又は下地絶縁膜12を
凹状に窪めて形成しても同様の平坦化の効果が得られ
る。この場合、各層間絶縁膜を凹状に形成する方法とし
ては、各層間絶縁膜を二層構造として、一層のみからな
る薄い部分を凹状の窪み部分として二層の厚い部分を凹
状の土手部分とするように薄膜形成及びエッチングを行
なえばよい。或いは、各層間絶縁膜を単一層構造とし
て、エッチングにより凹状の窪みを開孔するようにして
もよい。これらの場合、反応性イオンエッチング、反応
性イオンビームエッチング等のドライエッチングを用い
ると、設計寸法通りに凹状部分を形成できる利点があ
る。一方、少なくもとウエットエッチングを単独で又は
ドライエッチングと組み合わせて用いた場合には、凹状
の窪みの側側面をテーパ状に形成できるため、後工程で
凹状の窪み内に形成されるポリシリコン膜、レジスト等
の側壁周囲への残留を低減できるので、歩留まりの低下
を招かない利点が得られる。
（電気光学装置の第５実施形態）
本発明による電気光学装置の第５実施形態である液晶
装置の構成について、図12を用いて説明する。図12は、
第１実施形態における図２のＡ−A'断面図にに対応する
第５実施形態の断面図である。尚、図12に示した第５実
施形態において第１実施形態と同様の構成要素について
は、同様の参照部号を付し、その説明は省略し、第１実
施形態と異なる点のみ説明する。
装置の構成について、図12を用いて説明する。図12は、
第１実施形態における図２のＡ−A'断面図にに対応する
第５実施形態の断面図である。尚、図12に示した第５実
施形態において第１実施形態と同様の構成要素について
は、同様の参照部号を付し、その説明は省略し、第１実
施形態と異なる点のみ説明する。
第５実施形態では、容量線3b上においてバリア層80と
画素電極9aを電気的に接続するための第２コンタクトホ
ール8bが形成されている。このように、容量線3b上に第
２コンタクトホール8bを形成することにより、第２コン
タクトホール8bの領域下の面積も容量として機能させる
ことができるため、その分容量を大きくすることができ
る。
画素電極9aを電気的に接続するための第２コンタクトホ
ール8bが形成されている。このように、容量線3b上に第
２コンタクトホール8bを形成することにより、第２コン
タクトホール8bの領域下の面積も容量として機能させる
ことができるため、その分容量を大きくすることができ
る。
（電気光学装置の全体構成）
以上のように構成された各実施形態における電気光学
装置に一例である液晶装置の全体構成を図13及び図14を
参照して説明する。尚、図13は、TFTアレイ基板10をそ
の上に形成された各構成要素と共に対向基板20の側から
見た平面図であり、図14は、図13のＨ−H'断面図であ
る。
装置に一例である液晶装置の全体構成を図13及び図14を
参照して説明する。尚、図13は、TFTアレイ基板10をそ
の上に形成された各構成要素と共に対向基板20の側から
見た平面図であり、図14は、図13のＨ−H'断面図であ
る。
図13において、TFTアレイ基板10の上には、シール材5
2がその縁に沿って設けられており、その内側に並行し
て、例えば第２遮光膜23と同じ或いは異なる材料から成
る画像表示領域の周辺を規定する額縁としての第３遮光
膜53が設けられている。シール材52の外側の領域には、
データ線6aに画像信号を所定タイミングで供給すること
によりデータ線6aを駆動するデータ線駆動回路101及び
外部回路接続端子102がTFTアレイ基板10の一辺に沿って
設けられており、走査線3aに走査信号を所定タイミング
で供給することにより走査線3aを駆動する走査線駆動回
路104が、この一辺に隣接する２辺に沿って設けられて
いる。走査線3aに供給される走査信号遅延が問題になら
ないのならば、走査線駆動回路104は片側だけでも良い
ことは言うまでもない。また、データ線駆動回路101を
画像表示領域の辺に沿って両側に配列してもよい。例え
ば奇数列のデータ線6aは画像表示領域の一方の辺に沿っ
て配設されたデータ線駆動回路から画像信号を供給し、
偶数列のデータ線は前記画像表示領域の反対側の辺に沿
って配設されたデータ線駆動回路から画像信号を供給す
るようにしてもよい。この様にデータ線6aを櫛歯状に駆
動するようにすれば、データ線駆動回路の占有面積を拡
張することができるため、複雑な回路を構成することが
可能となる。更にTFTアレイ基板10の残る一辺には、画
像表示領域の両側に設けられた走査線駆動回路104間を
つなぐための複数の配線105が設けられている。また、
対向基板20のコーナー部の少なくとも１箇所において
は、TFTアレイ基板10と対向基板20との間で電気的に導
通をとるための導通材106が設けられている。そして、
図14に示すように、図13に示したシール材52とほぼ同じ
輪郭を持つ対向基板20が当該シール材52によりTFTアレ
イ基板10に固着されている。尚、TFTアレイ基板10上に
は、これらのデータ線駆動回路101、走査線駆動回路104
等に加えて、複数のデータ線6aに画像信号を所定のタイ
ミングで印加するサンプリング回路、複数のデータ線6a
に所定電圧レベルのプリチャージ信号を画像信号に先行
して各々供給するプリチャージ回路、製造途中や出荷時
の当該液晶装置の品質、欠陥等を検査するための検査回
路等を形成してもよい。尚、本実施の形態によれば、対
向基板20上の第２遮光膜23はTFTアレイ基板10の遮光領
域よりも小さく形成すれば良い。また、液晶装置の用途
により、第２遮光膜23は容易に取り除くことができる。
2がその縁に沿って設けられており、その内側に並行し
て、例えば第２遮光膜23と同じ或いは異なる材料から成
る画像表示領域の周辺を規定する額縁としての第３遮光
膜53が設けられている。シール材52の外側の領域には、
データ線6aに画像信号を所定タイミングで供給すること
によりデータ線6aを駆動するデータ線駆動回路101及び
外部回路接続端子102がTFTアレイ基板10の一辺に沿って
設けられており、走査線3aに走査信号を所定タイミング
で供給することにより走査線3aを駆動する走査線駆動回
路104が、この一辺に隣接する２辺に沿って設けられて
いる。走査線3aに供給される走査信号遅延が問題になら
ないのならば、走査線駆動回路104は片側だけでも良い
ことは言うまでもない。また、データ線駆動回路101を
画像表示領域の辺に沿って両側に配列してもよい。例え
ば奇数列のデータ線6aは画像表示領域の一方の辺に沿っ
て配設されたデータ線駆動回路から画像信号を供給し、
偶数列のデータ線は前記画像表示領域の反対側の辺に沿
って配設されたデータ線駆動回路から画像信号を供給す
るようにしてもよい。この様にデータ線6aを櫛歯状に駆
動するようにすれば、データ線駆動回路の占有面積を拡
張することができるため、複雑な回路を構成することが
可能となる。更にTFTアレイ基板10の残る一辺には、画
像表示領域の両側に設けられた走査線駆動回路104間を
つなぐための複数の配線105が設けられている。また、
対向基板20のコーナー部の少なくとも１箇所において
は、TFTアレイ基板10と対向基板20との間で電気的に導
通をとるための導通材106が設けられている。そして、
図14に示すように、図13に示したシール材52とほぼ同じ
輪郭を持つ対向基板20が当該シール材52によりTFTアレ
イ基板10に固着されている。尚、TFTアレイ基板10上に
は、これらのデータ線駆動回路101、走査線駆動回路104
等に加えて、複数のデータ線6aに画像信号を所定のタイ
ミングで印加するサンプリング回路、複数のデータ線6a
に所定電圧レベルのプリチャージ信号を画像信号に先行
して各々供給するプリチャージ回路、製造途中や出荷時
の当該液晶装置の品質、欠陥等を検査するための検査回
路等を形成してもよい。尚、本実施の形態によれば、対
向基板20上の第２遮光膜23はTFTアレイ基板10の遮光領
域よりも小さく形成すれば良い。また、液晶装置の用途
により、第２遮光膜23は容易に取り除くことができる。
以上図１から図14を参照して説明した各実施形態で
は、データ線駆動回路101及び走査線駆動回路104をTFT
アレイ基板10の上に設ける代わりに、例えばTAB（Tape
Automated Bonding）基板上に実装された駆動用LSIに、
TFTアレイ基板10の周辺部に設けられた異方性導電フィ
ルムを介して電気的及び機械的に接続するようにしても
よい。また、対向基板20の投射光が入射する側及びTFT
アレイ基板10の出射光が出射する側には各々、例えば、
TN（Twisted Nematic）モード、VA（Vertically Aligne
d）モード、PDLC（Polymer Dispersed Liquid Crysta
l）モード等の動作モードや、ノーマリーホワイトモー
ド／ノーマリーブラックモードの別に応じて、偏光フィ
ルム、位相差フィルム、偏光板などが所定の方向で配置
される。
は、データ線駆動回路101及び走査線駆動回路104をTFT
アレイ基板10の上に設ける代わりに、例えばTAB（Tape
Automated Bonding）基板上に実装された駆動用LSIに、
TFTアレイ基板10の周辺部に設けられた異方性導電フィ
ルムを介して電気的及び機械的に接続するようにしても
よい。また、対向基板20の投射光が入射する側及びTFT
アレイ基板10の出射光が出射する側には各々、例えば、
TN（Twisted Nematic）モード、VA（Vertically Aligne
d）モード、PDLC（Polymer Dispersed Liquid Crysta
l）モード等の動作モードや、ノーマリーホワイトモー
ド／ノーマリーブラックモードの別に応じて、偏光フィ
ルム、位相差フィルム、偏光板などが所定の方向で配置
される。
以上説明した各実施形態における電気光学装置は、カ
ラー表示のプロジェクタ等に適用されるため、３枚の電
気光学装置がＲ（赤）Ｇ（緑）Ｂ（青）用のライトバル
ブとして各々用いられ、各ライトバルブには各々RGB色
分解用のダイクロイックミラーを介して分解された各色
の光が投射光として各々入射されることになる。従っ
て、各実施形態では、対向基板20に、カラーフィルタは
設けられていない。しかしながら、第２遮光膜23の形成
されていない画素電極9aに対向する所定領域にRGBのカ
ラーフィルタをその保護膜と共に、対向基板20上に形成
してもよい。あるいは、TFTアレイ基板10上のRGBに対向
する画素電極9a下にカラーレジスト等でカラーフィルタ
層を形成することも可能である。このようにすれば、プ
ロジェクタ以外の直視型や反射型のカラー液晶テレビな
どに各実施形態における電気光学装置を適用できる。更
に、対向基板20上に１画素１個対応するようにマイクロ
レンズを形成してもよい。このようにすれば、入射光の
集光効率を向上することで、明るい電気光学装置が実現
できる。更にまた、対向基板20上に、何層もの屈折率の
相違する干渉層を堆積することで、光の干渉を利用し
て、RGB色を作り出すダイクロイックフィルタを形成し
てもよい。このダイクロイックフィルタ付き対向基板に
よれば、より明るいカラー電気光学装置が実現できる。
ラー表示のプロジェクタ等に適用されるため、３枚の電
気光学装置がＲ（赤）Ｇ（緑）Ｂ（青）用のライトバル
ブとして各々用いられ、各ライトバルブには各々RGB色
分解用のダイクロイックミラーを介して分解された各色
の光が投射光として各々入射されることになる。従っ
て、各実施形態では、対向基板20に、カラーフィルタは
設けられていない。しかしながら、第２遮光膜23の形成
されていない画素電極9aに対向する所定領域にRGBのカ
ラーフィルタをその保護膜と共に、対向基板20上に形成
してもよい。あるいは、TFTアレイ基板10上のRGBに対向
する画素電極9a下にカラーレジスト等でカラーフィルタ
層を形成することも可能である。このようにすれば、プ
ロジェクタ以外の直視型や反射型のカラー液晶テレビな
どに各実施形態における電気光学装置を適用できる。更
に、対向基板20上に１画素１個対応するようにマイクロ
レンズを形成してもよい。このようにすれば、入射光の
集光効率を向上することで、明るい電気光学装置が実現
できる。更にまた、対向基板20上に、何層もの屈折率の
相違する干渉層を堆積することで、光の干渉を利用し
て、RGB色を作り出すダイクロイックフィルタを形成し
てもよい。このダイクロイックフィルタ付き対向基板に
よれば、より明るいカラー電気光学装置が実現できる。
以上説明した各実施形態における電気光学装置では、
従来と同様に入射光を対向基板20の側から入射すること
としたが、第１遮光膜11aを設けているので、TFTアレイ
基板10の側から入射光を入射し、対向基板20の側から出
射するようにしても良い。即ち、このように電気光学装
置を液晶プロジェクタに取り付けても、半導体層1aのチ
ャネル領域1a'及び低濃度ソース領域1b、低濃度ドレイ
ン領域1cに光が入射することを防ぐことが出来、高画質
の画像を表示することが可能である。ここで、従来は、
TFTアレイ基板10の裏面側での反射を防止するために、
反射防止用のAR（Anti Reflection）被膜された偏光板
を別途配置したり、ARフィルムを貼り付ける必要があっ
たが、各実施形態では、TFTアレイ基板10の表面と半導
体層1aの少なくともチャネル領域1a'及び低濃度ソース
領域1b、低濃度ドレイン領域1cとの間に第１遮光膜11a
が形成されているため、このようなAR被膜された偏光板
やARフィルムを用いたり、TFTアレイ基板10そのものをA
R処理した基板を使用する必要が無くなる。従って、各
実施形態によれば、材料コストを削減でき、また偏光板
貼り付け時に、ごみ、傷等により、歩留まりを落とすこ
とがなく大変有利である。また、耐光性が優れているた
め、明るい光源を使用したり、偏光ビームスプリッタに
より偏光変換して、光利用効率を向上させても、光によ
るクロストーク等の画質劣化を生じない。
従来と同様に入射光を対向基板20の側から入射すること
としたが、第１遮光膜11aを設けているので、TFTアレイ
基板10の側から入射光を入射し、対向基板20の側から出
射するようにしても良い。即ち、このように電気光学装
置を液晶プロジェクタに取り付けても、半導体層1aのチ
ャネル領域1a'及び低濃度ソース領域1b、低濃度ドレイ
ン領域1cに光が入射することを防ぐことが出来、高画質
の画像を表示することが可能である。ここで、従来は、
TFTアレイ基板10の裏面側での反射を防止するために、
反射防止用のAR（Anti Reflection）被膜された偏光板
を別途配置したり、ARフィルムを貼り付ける必要があっ
たが、各実施形態では、TFTアレイ基板10の表面と半導
体層1aの少なくともチャネル領域1a'及び低濃度ソース
領域1b、低濃度ドレイン領域1cとの間に第１遮光膜11a
が形成されているため、このようなAR被膜された偏光板
やARフィルムを用いたり、TFTアレイ基板10そのものをA
R処理した基板を使用する必要が無くなる。従って、各
実施形態によれば、材料コストを削減でき、また偏光板
貼り付け時に、ごみ、傷等により、歩留まりを落とすこ
とがなく大変有利である。また、耐光性が優れているた
め、明るい光源を使用したり、偏光ビームスプリッタに
より偏光変換して、光利用効率を向上させても、光によ
るクロストーク等の画質劣化を生じない。
また、各画素に設けられるスイッチング素子として
は、正スタガ型又はコプラナー型のポリシリコンTFTで
あるとして説明したが、逆スタガ型のTFTやアモルファ
スシリコンTFT等の他の形式のTFTに対しても、各実施形
態は有効である。
は、正スタガ型又はコプラナー型のポリシリコンTFTで
あるとして説明したが、逆スタガ型のTFTやアモルファ
スシリコンTFT等の他の形式のTFTに対しても、各実施形
態は有効である。
（電子機器）
次に、以上詳細に説明した電気光学装置100を備えた
電子機器の実施の形態について図15から図17を参照して
説明する。
電子機器の実施の形態について図15から図17を参照して
説明する。
先ず図15に、このように電気光学装置100を備えた電
子機器の概略構成を示す。
子機器の概略構成を示す。
図15において、電子機器は、表示情報出力源1000、表
示情報処理回路1002、駆動回路1004、電気光学装置10
0、クロック発生回路1008並びに電源回路1010を備えて
構成されている。表示情報出力源1000は、ROM（Read On
ly Memory）、RAM（Random Access Memory）、光ディス
ク装置などのメモリ、画像信号を同調して出力する同調
回路等を含み、クロック発生回路1008からのクロック信
号に基づいて、所定フォーマットの画像信号などの表示
情報を表示情報処理回路1002に出力する。表示情報処理
回路1002は、増幅・極性反転回路、シリアル−パラレル
変換回路、ローテーション回路、ガンマ補正回路、クラ
ンプ回路等の周知の各種処理回路を含んで構成されてお
り、クロック信号に基づいて入力された表示情報からデ
ジタル信号を順次生成し、クロック信号CLKと共に駆動
回路1004に出力する。駆動回路1004は、電気光学装置10
0を駆動する。電源回路1010は、上述の各回路に所定電
源を供給する。尚、電気光学装置100を構成するTFTアレ
イ基板の上に、駆動回路1004を搭載してもよく、これに
加えて表示情報処理回路1002を搭載してもよい。
示情報処理回路1002、駆動回路1004、電気光学装置10
0、クロック発生回路1008並びに電源回路1010を備えて
構成されている。表示情報出力源1000は、ROM（Read On
ly Memory）、RAM（Random Access Memory）、光ディス
ク装置などのメモリ、画像信号を同調して出力する同調
回路等を含み、クロック発生回路1008からのクロック信
号に基づいて、所定フォーマットの画像信号などの表示
情報を表示情報処理回路1002に出力する。表示情報処理
回路1002は、増幅・極性反転回路、シリアル−パラレル
変換回路、ローテーション回路、ガンマ補正回路、クラ
ンプ回路等の周知の各種処理回路を含んで構成されてお
り、クロック信号に基づいて入力された表示情報からデ
ジタル信号を順次生成し、クロック信号CLKと共に駆動
回路1004に出力する。駆動回路1004は、電気光学装置10
0を駆動する。電源回路1010は、上述の各回路に所定電
源を供給する。尚、電気光学装置100を構成するTFTアレ
イ基板の上に、駆動回路1004を搭載してもよく、これに
加えて表示情報処理回路1002を搭載してもよい。
次に図16から図17に、このように構成された電子機器
の具体例を各々示す。
の具体例を各々示す。
図16において、電子機器の一例たるプロジェクタ1100
は、上述した駆動回路1004がTFTアレイ基板上に搭載さ
れた電気光学装置100を含むライトバルブを３個用意
し、各々RGB用のライトバルブ100R、100G及び100Bとし
て用いたプロジェクタとして構成されている。プロジェ
クタ1100では、メタルハライドランプ等の白色光源のラ
ンプユニット1102から投射光が発せられると、３枚のミ
ラー1106及び２枚のダイクロイックミラー1108によっ
て、RGBの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けら
れ、各色に対応するライトバルブ100R、100G及び100Bに
各々導かれる。この際特にＢ光は、長い光路による光損
失を防ぐために、入射レンズ1122、リレーレンズ1123及
び出射レンズ1124からなるリレーレンズ系1121を介して
導かれる。そして、ライトバルブ100R、100G及び100Bに
より各々変調された３原色に対応する光成分は、ダイク
ロイックプリズム1112により再度合成された後、投射レ
ンズ1114を介してスクリーン1120にカラー画像として投
射される。
は、上述した駆動回路1004がTFTアレイ基板上に搭載さ
れた電気光学装置100を含むライトバルブを３個用意
し、各々RGB用のライトバルブ100R、100G及び100Bとし
て用いたプロジェクタとして構成されている。プロジェ
クタ1100では、メタルハライドランプ等の白色光源のラ
ンプユニット1102から投射光が発せられると、３枚のミ
ラー1106及び２枚のダイクロイックミラー1108によっ
て、RGBの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けら
れ、各色に対応するライトバルブ100R、100G及び100Bに
各々導かれる。この際特にＢ光は、長い光路による光損
失を防ぐために、入射レンズ1122、リレーレンズ1123及
び出射レンズ1124からなるリレーレンズ系1121を介して
導かれる。そして、ライトバルブ100R、100G及び100Bに
より各々変調された３原色に対応する光成分は、ダイク
ロイックプリズム1112により再度合成された後、投射レ
ンズ1114を介してスクリーン1120にカラー画像として投
射される。
図17において、電子機器の他の例たるマルチメディア
対応のラップトップ型のパーソナルコンピュータ（PC）
1200は、上述した電気光学装置100がトップカバーケー
ス内に設けられており、更にCPU、メモリ、モデム等を
収容すると共にキーボード1202が組み込まれた本体1204
を備えている。
対応のラップトップ型のパーソナルコンピュータ（PC）
1200は、上述した電気光学装置100がトップカバーケー
ス内に設けられており、更にCPU、メモリ、モデム等を
収容すると共にキーボード1202が組み込まれた本体1204
を備えている。
以上図16から図17を参照して説明した電子機器の他に
も、液晶テレビ、ビューファインダ型又はモニタ直視型
のビデオテープレコーダ、カーナビゲーション装置、電
子手帳、電卓、ワードプロセッサ、エンジニアリング・
ワークステーション（EWS）、携帯電話、テレビ電話、P
OS端末、タッチパネルを備えた装置等などが図15に示し
た電子機器の例として挙げられる。
も、液晶テレビ、ビューファインダ型又はモニタ直視型
のビデオテープレコーダ、カーナビゲーション装置、電
子手帳、電卓、ワードプロセッサ、エンジニアリング・
ワークステーション（EWS）、携帯電話、テレビ電話、P
OS端末、タッチパネルを備えた装置等などが図15に示し
た電子機器の例として挙げられる。
以上説明したように、本実施の形態によれば、製造効
率が高く高品位の画像表示が可能な電気光学装置を備え
た各種の電子機器を実現できる。
率が高く高品位の画像表示が可能な電気光学装置を備え
た各種の電子機器を実現できる。
［産業上の利用分野］
以上説明したように本発明の第１電気光学装置によれ
ば、積層構造中の特定位置に形成された導電層により、
様々な観点から、当該電気光学装置の表示画質の向上や
レイアウト自由度の増加、装置安定性や信頼性の向上、
製造プロセスの容易化などを図ることが可能となる。
ば、積層構造中の特定位置に形成された導電層により、
様々な観点から、当該電気光学装置の表示画質の向上や
レイアウト自由度の増加、装置安定性や信頼性の向上、
製造プロセスの容易化などを図ることが可能となる。
本発明の第２電気光学装置によれば、走査線の下側に
薄膜トランジスタとこれに並ぶ位置において容量線の下
側に蓄積容量とを含む積層構造中の特定位置に形成され
た導電層により、様々な観点から、当該電気光学装置の
表示画質の向上やレイアウト自由度の増加、装置安定性
や信頼性の向上、製造プロセスの容易化などを図ること
が可能となる。
薄膜トランジスタとこれに並ぶ位置において容量線の下
側に蓄積容量とを含む積層構造中の特定位置に形成され
た導電層により、様々な観点から、当該電気光学装置の
表示画質の向上やレイアウト自由度の増加、装置安定性
や信頼性の向上、製造プロセスの容易化などを図ること
が可能となる。
本発明の第３電気光学装置によれば、データ線と走査
線との間における寄生容量等とは無関係に薄膜化できる
第２誘電体膜を利用して、簡単且つ効率的に蓄積容量の
増大を図れる。このため、蓄積容量不足に起因するフリ
ッカを低減できると共にコントラスト比を向上でき、特
に高精細化や超小型化の際にも、十分な蓄積容量を付加
することが可能となる。また、導電層のバッファ機能に
より、画素電極及びドレイン領域間の電気的な接続を容
易に行えると共にコンタクトホールの径を小さくできる
だけでなく、第１又は第２誘電体膜の薄膜化に応じてコ
ンタクトホール径を更に小さくできるので、コンタクト
ホールの存在に起因した画素開口率向上や電気光学物質
のディスクリネーションの発生等の防止を図ることがで
きる。更にまた、第２コンタクトホールは、平面的に見
てデータ線が存在せず且つ導電層が存在する領域であれ
ば、任意の平面位置に開孔可能であるため、第２コンタ
クトホールを開孔する位置の自由度が格段に高まるの
で、平面レイアウトに関する設計自由度が非常に高ま
り、実用上大変便利である。
線との間における寄生容量等とは無関係に薄膜化できる
第２誘電体膜を利用して、簡単且つ効率的に蓄積容量の
増大を図れる。このため、蓄積容量不足に起因するフリ
ッカを低減できると共にコントラスト比を向上でき、特
に高精細化や超小型化の際にも、十分な蓄積容量を付加
することが可能となる。また、導電層のバッファ機能に
より、画素電極及びドレイン領域間の電気的な接続を容
易に行えると共にコンタクトホールの径を小さくできる
だけでなく、第１又は第２誘電体膜の薄膜化に応じてコ
ンタクトホール径を更に小さくできるので、コンタクト
ホールの存在に起因した画素開口率向上や電気光学物質
のディスクリネーションの発生等の防止を図ることがで
きる。更にまた、第２コンタクトホールは、平面的に見
てデータ線が存在せず且つ導電層が存在する領域であれ
ば、任意の平面位置に開孔可能であるため、第２コンタ
クトホールを開孔する位置の自由度が格段に高まるの
で、平面レイアウトに関する設計自由度が非常に高ま
り、実用上大変便利である。
また、本発明の電気光学装置の製造方法によれば、比
較的少ない工程数で且つ比較的簡単な各工程を用いて本
発明の電気光学装置を製造できる。
較的少ない工程数で且つ比較的簡単な各工程を用いて本
発明の電気光学装置を製造できる。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−31235（ＪＰ，Ａ)
特開 平８−160463（ＪＰ，Ａ)
特開 平10−20298（ＪＰ，Ａ)
特開 平６−67201（ＪＰ，Ａ)
特開 平10−186414（ＪＰ，Ａ)
特開 平９−146120（ＪＰ，Ａ)
特開 平７−72506（ＪＰ，Ａ)
特開 平10−213813（ＪＰ，Ａ)
特開 平10−274789（ＪＰ，Ａ)
特開 平10−186408（ＪＰ，Ａ)
特開 平９−80482（ＪＰ，Ａ)
特開 平６−82834（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09F 9/30
G02F 1/1365
Claims (24)
- 【請求項１】基板に複数の走査線及び複数のデータ線
と、各前記走査線及び各前記データ線の交差に対応して
設けられた薄膜トランジスタと、該薄膜トランジスタに
対応して設けられた画素電極と、該画素電極に接続され
た蓄積容量とを有する電気光学装置であって、 ゲート電極の上方に形成された第１層間絶縁膜と、該第
１層間絶縁膜の上方に形成され、且つ隣接する前記デー
タ線間で前記走査線の延在方向に沿って形成された蓄積
容量の一方の電極を成す導電層とを具備しており、 前記データ線は、絶縁膜を介して前記導電層より上層に
形成されていることを特徴とする電気光学装置。 - 【請求項２】前記基板に、前記データ線の上方に形成さ
れた層間絶縁膜を更に具備しており、前記画素電極は、
前記データ線の上方に形成された層間絶縁膜上に形成さ
れると共に前記絶縁膜及び前記データ線の上方に形成さ
れた層間絶縁膜に形成されたコンタクトホールを介して
前記導電層に電気的接続されており、 前記導電層は、前記半導体層に接続されていることを特
徴とする請求項１に記載の電気光学装置。 - 【請求項３】基板に複数の走査線及び複数のデータ線
と、各前記走査線及び各前記データ線の交差に対応して
設けられた薄膜トランジスタと、該薄膜トランジスタに
対応して設けられた画素電極と、前記薄膜トランジスタ
のソース領域及びドレイン領域並びに第１蓄積容量電極
を構成する半導体層と、該半導体層上に形成されている
絶縁薄膜と、該絶縁薄膜上に形成された前記薄膜トラン
ジスタのゲート電極と、前記絶縁薄膜上に前記第１蓄積
容量電極に対向して形成された前記ゲート電極とは異な
る第２蓄積容量電極と、前記ゲート電極及び前記第２蓄
積容量電極の上方に形成された第１層間絶縁膜と、該第
１層間絶縁膜の上方に前記第２蓄積容量電極に対向して
形成され、且つ前記絶縁薄膜及び前記第１層間絶縁膜に
形成されたコンタクトホールを介して前記半導体層のド
レイン領域に電気的接続された導電層と、該導電層の上
方に形成された第２層間絶縁膜とを具備しており、 前記データ線は、前記第２層間絶縁膜上に形成されると
共に前記絶縁薄膜並びに前記第１及び第２層間絶縁膜に
形成されたコンタクトホールを介して、前記半導体層の
ソース領域に電気的接続されていることを特徴とする電
気光学装置。 - 【請求項４】前記基板に、前記データ線の上方に形成さ
れた第３層間絶縁膜を更に具備しており、 前記画素電極は、前記第３層間絶縁膜上に形成されると
共に前記第２及び第３層間絶縁膜に形成されたコンタク
トホールを介して前記導電層に電気的接続されているこ
とを特徴とする請求項３に記載の電気光学装置。 - 【請求項５】基板に複数の走査線及び複数のデータ線
と、各前記走査線及び各前記データ線の交差に対応して
設けられた薄膜トランジスタと、該薄膜トランジスタに
対応して設けられた画素電極と、前記薄膜トランジスタ
を構成する半導体層と前記画素電極との間に介在し、前
記半導体層のドレイン領域と第１コンタクトホールを介
して電気的接続され且つ前記画素電極と第２コンタクト
ホールを介して電気的接続された導電層と、前記ドレイ
ン領域を構成する半導体層部分と同一膜からなる第１蓄
積容量電極と前記第１蓄積容量電極上に配置された第２
蓄積容量電極との間に介在する第１誘電体膜と、前記第
２蓄積容量電極と前記導電層の一部からなる第３蓄積容
量電極との間に介在する第２誘電体膜とを備えたことを
特徴とする電気光学装置。 - 【請求項６】前記第１蓄積容量電極と前記第２蓄積容量
電極は平面的に見て前記第１誘電体膜を介して少なくと
も一部が重なり、前記第２蓄積容量電極と前記第３蓄積
容量電極は前記第２誘電体膜を介して少なくとも一部が
重なることを特徴とする請求項５に記載の電気光学装
置。 - 【請求項７】前記走査線と前記第２蓄積容量電極とは同
一膜からなり、 前記第２誘電体膜は、前記走査線及び前記第２蓄積容量
電極上に形成されていることを特徴とする請求項５又は
６に記載の電気光学装置。 - 【請求項８】前記導電層は、導電性の遮光膜からなるこ
とを特徴とする請求項１から７のいずれか一項に記載の
電気光学装置。 - 【請求項９】前記導電層は、前記基板上における平面形
状が相隣接するデータ線間を前記走査線に沿って伸び、
各画素電極毎に島状に構成されていることを特徴とする
請求項８に記載の電気光学装置。 - 【請求項１０】前記相隣接するデータ線と前記導電層と
は、平面的にみて少なくとも一部分で重なることを特徴
とする請求項９に記載の電気光学装置。 - 【請求項１１】前記導電層は、平面的に見て前記走査線
と少なくとも一部で重なることを特徴とする請求項８に
記載の電気光学装置。 - 【請求項１２】前記基板に、少なくとも前記半導体層の
チャネル領域を平面的に見て夫々覆う位置に設けられた
遮光膜を更に備えたことを特徴とする請求項１から11の
いずれか一項に記載の電気光学装置。 - 【請求項１３】前記遮光膜は、少なくとも前記走査線の
下に延設されて定電位源に接続されていることを特徴と
する請求項12に記載の電気光学装置。 - 【請求項１４】前記基板に、少なくとも前記半導体層の
チャネル領域を平面的に見て夫々覆う位置に設けられた
遮光膜を更に備え、前記遮光膜は、該遮光膜と前記半導
体層との間に介在する下地絶縁膜に開孔されたコンタク
トホールを介して前記第２蓄積容量電極と電気的接続さ
れていることを特徴とする請求項３から11のいずれか一
項に記載の電気光学装置。 - 【請求項１５】前記第２蓄積容量電極は延設されてなる
容量線であることを特徴とする請求項14に記載の電気光
学装置。 - 【請求項１６】前記容量線は前記下地絶縁膜に形成され
たコンタクトホールを介して前記遮光膜と電気的に接続
されてなることを特徴とする請求項15に記載の電気光学
装置。 - 【請求項１７】前記導電層と前記遮光膜は、平面的に見
て少なくとも一部で重なることを特徴とする請求項12か
ら16のいずれか一項に記載の電気光学装置。 - 【請求項１８】前記基板と複数の絶縁膜のうち少なくと
も一つは、前記薄膜トランジスタ、走査線、及び蓄積容
量に対応する領域の少なくとも一部分を凹状に窪んで形
成されることを特徴とする請求項１から17のいずれか一
項に記載の電気光学装置。 - 【請求項１９】前記第１コンタクトホールと第２コンタ
クトホールとは、前記基板上における相異なった平面位
置に開孔されていることを特徴とする請求項５から７の
いずれか一項に記載の電気光学装置。 - 【請求項２０】前記導電層は、画素の開口領域の少なく
とも一部を規定することを特徴とする請求項８から11の
いずれか一項に記載の電気光学装置。 - 【請求項２１】複数の走査線と、複数のデータ線と、前
記各走査線とデータ線の交差に対応して配置された薄膜
トランジスタと、前記薄膜トランジスタに対応して配置
された画素電極と蓄積容量とを有する電気光学装置の製
造方法において、 基板に前記薄膜トランジスタのソース領域、チャネル領
域及び前記ドレイン領域並びに前記蓄積容量の第１蓄積
容量電極となる半導体層を形成する工程と、 前記半導体層上に絶縁薄膜を形成する工程と、 前記絶縁薄膜上における前記半導体層の領域上にゲート
電極及び前記ゲート電極と異なる前記蓄積容量の第２蓄
積容量電極を夫々形成する工程と、 前記第２蓄積容量電極上に第１層間絶縁膜を形成する工
程と、 前記半導体層のドレイン領域上に前記絶縁薄膜及び前記
第１層間絶縁膜に対し前記第１コンタクトホールを開孔
する工程と、 前記第１コンタクトホールを介して前記半導体層のドレ
イン領域に接続されるように前記第１層間絶縁膜上に導
電層を形成する工程と、 前記導電層上に第２層間絶縁膜を形成する工程と、 前記第２層間絶縁膜上に前記データ線を形成する工程
と、 前記データ線上に第３層間絶縁膜を形成する工程と、 前記導電層の領域上に前記第２及び第３層間絶縁膜に対
し前記第２コンタクトホールを開孔する工程と、 前記第２コンタクトホールを介して前記導電層に接続さ
れるように画素電極を形成する工程と を含むことを特徴とする電気光学装置の製造方法。 - 【請求項２２】前記基板の前記チャネル領域に対向する
領域に遮光膜を形成する工程と、該遮光膜上に下地絶縁
膜を形成する工程とを更に含み、 前記半導体層を形成する工程では、前記下地絶縁膜上に
前記半導体層を形成することを特徴とする請求項21に記
載の電気光学装置の製造方法。 - 【請求項２３】前記基板及び前記下地絶縁膜及び前記第
２層間絶縁膜及び前記第３層間絶縁膜のうちのうち少な
くとも一つを前記薄膜トランジスタ、走査線、及び蓄積
容量に対応する領域の少なくとも一部分を凹状に窪ませ
る工程を有することを特徴とする請求項22に記載の電気
光学装置の製造方法。 - 【請求項２４】請求項１から請求項20のいずれか一項に
記載の電気光学装置を有することを特徴とする電子機
器。
Applications Claiming Priority (3)
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|---|---|---|---|
| JP10-336343 | 1998-11-26 | ||
| JP33634398 | 1998-11-26 | ||
| PCT/JP1999/006642 WO2000031714A1 (fr) | 1998-11-26 | 1999-11-26 | Dispositif optronique et son procede de production, et materiel optronique |
Related Child Applications (5)
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|---|---|---|---|
| JP2000111219A Division JP3904371B2 (ja) | 1998-11-26 | 2000-04-12 | 電気光学装置及び電子機器 |
| JP2002199313A Division JP2003121877A (ja) | 1998-11-26 | 2002-07-08 | 電気光学装置及び電子機器 |
| JP2002199312A Division JP3867026B2 (ja) | 1998-11-26 | 2002-07-08 | 電気光学装置及び電子機器 |
| JP2002199314A Division JP2003121878A (ja) | 1998-11-26 | 2002-07-08 | 電気光学装置及び電子機器 |
| JP2002199315A Division JP3867027B2 (ja) | 1998-11-26 | 2002-07-08 | 電気光学装置及び電子機器 |
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|---|---|---|---|---|
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| TW504846B (en) | 2000-06-28 | 2002-10-01 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| JP3460706B2 (ja) * | 2000-08-07 | 2003-10-27 | セイコーエプソン株式会社 | 電気光学装置、電子機器、電気光学装置用基板および電気光学装置用基板の製造方法。 |
| US6661025B2 (en) * | 2000-09-22 | 2003-12-09 | Seiko Epson Corporation | Method of manufacturing electro-optical apparatus substrate, electro-optical apparatus substrate, electro-optical apparatus and electronic apparatus |
| JP3743273B2 (ja) * | 2000-09-27 | 2006-02-08 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
| US6825496B2 (en) | 2001-01-17 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| JP4037117B2 (ja) * | 2001-02-06 | 2008-01-23 | 株式会社日立製作所 | 表示装置 |
| KR100748857B1 (ko) * | 2001-03-30 | 2007-08-13 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터와 이를 포함하는 어레이기판 제조방법 |
| TW575777B (en) * | 2001-03-30 | 2004-02-11 | Sanyo Electric Co | Active matrix type display device |
| US7285459B2 (en) * | 2001-08-06 | 2007-10-23 | Samsung Sdi Co., Ltd. | Flat panel display with high capacitance and method of manufacturing the same |
| GB0120110D0 (en) * | 2001-08-17 | 2001-10-10 | Koninkl Philips Electronics Nv | Active matrix liquid crystal display |
| JP3736513B2 (ja) * | 2001-10-04 | 2006-01-18 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法並びに電子機器 |
| TW516225B (en) * | 2001-11-01 | 2003-01-01 | Chi Mei Optoelectronics Corp | Pixel storage capacitor structure |
| KR100491143B1 (ko) * | 2001-12-26 | 2005-05-24 | 삼성에스디아이 주식회사 | 블랙매트릭스를 구비한 평판표시장치 및 그 제조방법 |
| JP3881248B2 (ja) * | 2002-01-17 | 2007-02-14 | 株式会社日立製作所 | 液晶表示装置および画像表示装置 |
| JP3953330B2 (ja) * | 2002-01-25 | 2007-08-08 | 三洋電機株式会社 | 表示装置 |
| US7271409B2 (en) * | 2002-03-20 | 2007-09-18 | Koninklijke Philips Electronics N.V. | Active matrix electroluminescent display devices, and their manufacture |
| EP1490909B1 (en) * | 2002-03-20 | 2007-08-22 | Koninklijke Philips Electronics N.V. | Active matrix electroluminescent display devices and their manufacture |
| AU2003212558A1 (en) * | 2002-03-20 | 2003-09-29 | Koninklijke Philips Electronics N.V. | Active matrix electroluminescent display devices, and their manufacture |
| JP2003280020A (ja) * | 2002-03-22 | 2003-10-02 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| KR100968496B1 (ko) * | 2002-04-15 | 2010-07-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 및 그 제조방법 |
| JP3989763B2 (ja) | 2002-04-15 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7242021B2 (en) * | 2002-04-23 | 2007-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display element using semiconductor device |
| JP2004004722A (ja) * | 2002-04-25 | 2004-01-08 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| TWI263339B (en) * | 2002-05-15 | 2006-10-01 | Semiconductor Energy Lab | Light emitting device and method for manufacturing the same |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
| JP4088190B2 (ja) * | 2002-05-21 | 2008-05-21 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| AU2003242279B2 (en) * | 2002-06-11 | 2008-10-02 | Sony Corporation | Semiconductor device, reflection type liquid crystal display device, and reflection type liquid crystal projector |
| US6861675B2 (en) * | 2002-06-28 | 2005-03-01 | Kabushiki Kaisha Toshiba | Optically coupled semiconductor device and method for manufacturing the same |
| JP2004096079A (ja) * | 2002-07-11 | 2004-03-25 | Sharp Corp | 光電変換装置、画像読取装置および光電変換装置の製造方法 |
| JP4021392B2 (ja) * | 2002-10-31 | 2007-12-12 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP3791517B2 (ja) | 2002-10-31 | 2006-06-28 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP3767590B2 (ja) * | 2002-11-26 | 2006-04-19 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法並びに電子機器 |
| TWI350404B (en) * | 2002-12-13 | 2011-10-11 | Semiconductor Energy Lab | Light emitting device |
| CN1307479C (zh) * | 2003-07-10 | 2007-03-28 | 友达光电股份有限公司 | 电容器装置 |
| TWI282001B (en) * | 2003-09-19 | 2007-06-01 | Sharp Kk | Active substrate, display apparatus and method for producing display apparatus |
| KR100659532B1 (ko) * | 2003-11-28 | 2006-12-19 | 삼성에스디아이 주식회사 | 평판표시장치 및 그의 제조방법 |
| KR100977230B1 (ko) * | 2003-12-30 | 2010-08-23 | 엘지디스플레이 주식회사 | 액정표시소자의 제조방법 |
| JP2005222019A (ja) * | 2004-01-07 | 2005-08-18 | Seiko Epson Corp | 電気光学装置及び電子機器、並びに電気光学装置の製造方法 |
| JP4082400B2 (ja) * | 2004-02-19 | 2008-04-30 | セイコーエプソン株式会社 | 電気光学装置の製造方法、電気光学装置および電子機器 |
| CN1779535B (zh) * | 2004-11-19 | 2010-04-07 | 中华映管股份有限公司 | 薄膜晶体管阵列基板及其修补方法 |
| KR100649012B1 (ko) * | 2004-12-30 | 2006-11-27 | 동부일렉트로닉스 주식회사 | 색재현성 향상을 위한 씨모스 이미지 센서 및 그 제조방법 |
| KR100672994B1 (ko) * | 2005-01-28 | 2007-01-24 | 삼성전자주식회사 | 이미지 센서 및 그 제조 방법 |
| CN100381924C (zh) * | 2005-01-31 | 2008-04-16 | 友达光电股份有限公司 | 液晶显示装置及其制造方法 |
| JP2007053333A (ja) * | 2005-07-20 | 2007-03-01 | Seiko Epson Corp | 膜パターンの形成方法、デバイス、電気光学装置、電子機器、及びアクティブマトリクス基板の製造方法 |
| JP4702003B2 (ja) * | 2005-11-16 | 2011-06-15 | セイコーエプソン株式会社 | 液晶装置およびプロジェクタ |
| JP4586732B2 (ja) * | 2006-01-06 | 2010-11-24 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法並びに電子機器 |
| JP4475238B2 (ja) * | 2006-01-13 | 2010-06-09 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、並びに電子機器 |
| US7629661B2 (en) * | 2006-02-10 | 2009-12-08 | Noble Peak Vision Corp. | Semiconductor devices with photoresponsive components and metal silicide light blocking structures |
| TWI345090B (en) * | 2006-04-07 | 2011-07-11 | Chimei Innolux Corp | Tft substrate and method for reducing interference between metal lines |
| JP4245008B2 (ja) * | 2006-05-10 | 2009-03-25 | セイコーエプソン株式会社 | 電気光学装置用基板及び電気光学装置、並びに電子機器 |
| JP2006243753A (ja) * | 2006-05-19 | 2006-09-14 | Seiko Epson Corp | 基板装置、電気光学装置及び電子機器 |
| DE102008019129A1 (de) * | 2007-04-23 | 2008-10-30 | Dongbu Hitek Co., Ltd. | Bildsensor |
| KR100867926B1 (ko) * | 2007-06-21 | 2008-11-10 | 삼성에스디아이 주식회사 | 유기전계발광표시장치 및 그의 제조 방법 |
| KR100882907B1 (ko) * | 2007-06-21 | 2009-02-10 | 삼성모바일디스플레이주식회사 | 유기전계발광표시장치 |
| JP5018336B2 (ja) * | 2007-08-22 | 2012-09-05 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP5308656B2 (ja) * | 2007-12-10 | 2013-10-09 | グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー | 画素回路 |
| US7679951B2 (en) * | 2007-12-21 | 2010-03-16 | Palo Alto Research Center Incorporated | Charge mapping memory array formed of materials with mutable electrical characteristics |
| JP5176852B2 (ja) * | 2008-10-07 | 2013-04-03 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| CN101710586B (zh) * | 2009-01-09 | 2011-12-28 | 深超光电（深圳）有限公司 | 提高开口率的储存电容及其制作方法 |
| TWI406077B (zh) * | 2009-01-14 | 2013-08-21 | Chunghwa Picture Tubes Ltd | 薄膜電晶體陣列基板 |
| US8179490B2 (en) * | 2009-06-12 | 2012-05-15 | Au Optronics Corporation | Pixel designs of improving the aperture ratio in an LCD |
| US8471973B2 (en) * | 2009-06-12 | 2013-06-25 | Au Optronics Corporation | Pixel designs of improving the aperture ratio in an LCD |
| DE102009036621B4 (de) | 2009-08-07 | 2023-12-21 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Optoelektronisches Halbleiterbauteil |
| WO2011049182A1 (ja) * | 2009-10-23 | 2011-04-28 | シャープ株式会社 | アクティブマトリクス基板、液晶パネル、テレビジョン受像機 |
| US9697788B2 (en) * | 2010-04-28 | 2017-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| JP5853419B2 (ja) * | 2010-10-25 | 2016-02-09 | セイコーエプソン株式会社 | 電気光学装置、電子機器、及び電気光学装置用基板 |
| WO2012091410A2 (ko) * | 2010-12-27 | 2012-07-05 | 전자부품연구원 | 금속박막을 이용한 터치패널 및 그 제조방법 |
| CN102169860B (zh) * | 2011-01-31 | 2013-03-27 | 日月光半导体制造股份有限公司 | 具有被动组件结构的半导体结构及其制造方法 |
| KR102028974B1 (ko) * | 2013-01-25 | 2019-10-07 | 엘지디스플레이 주식회사 | 박막 트랜지스터 및 이의 제조 방법 |
| CN103311312A (zh) * | 2013-06-07 | 2013-09-18 | 京东方科技集团股份有限公司 | 薄膜场效应晶体管及其驱动方法、阵列基板、显示装置 |
| CN105990371B (zh) * | 2015-02-09 | 2021-03-19 | 群创光电股份有限公司 | 显示面板 |
| JP2016177230A (ja) * | 2015-03-23 | 2016-10-06 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| CN105140260B (zh) * | 2015-07-23 | 2018-04-17 | 京东方科技集团股份有限公司 | 有机发光二极管阵列基板及其制作方法、显示装置 |
| JP2017161634A (ja) * | 2016-03-08 | 2017-09-14 | ソニー株式会社 | 表示体デバイスおよび表示装置 |
| US10228495B2 (en) * | 2016-09-08 | 2019-03-12 | Goodrich Corporation | Apparatus and methods of electrically conductive optical semiconductor coating |
| US10126656B2 (en) | 2016-09-08 | 2018-11-13 | Goodrich Corporation | Apparatus and methods of electrically conductive optical semiconductor coating |
| WO2018155346A1 (ja) * | 2017-02-23 | 2018-08-30 | シャープ株式会社 | 駆動回路、マトリックス基板および表示装置 |
| GB2567421B (en) | 2017-10-03 | 2022-09-28 | Flexenable Ltd | Photo-active devices |
| JP7019459B2 (ja) | 2018-03-02 | 2022-02-15 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP7289943B2 (ja) * | 2018-03-02 | 2023-06-12 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP6689936B2 (ja) * | 2018-10-15 | 2020-04-28 | パナソニック株式会社 | 撮像装置の製造方法 |
| US11398502B2 (en) | 2019-11-01 | 2022-07-26 | Innolux Corporation | Display device with improved image quality degradation |
| CN117116147A (zh) | 2019-11-04 | 2023-11-24 | 群创光电股份有限公司 | 电子装置 |
| CN113451279B (zh) | 2020-03-26 | 2023-09-12 | 群创光电股份有限公司 | 电容器及电子装置 |
Family Cites Families (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US62523A (en) * | 1867-03-05 | Improvement in barbers chairs | ||
| JP3307150B2 (ja) | 1995-03-20 | 2002-07-24 | ソニー株式会社 | アクティブマトリクス型表示装置 |
| US5042918A (en) * | 1988-11-15 | 1991-08-27 | Kabushiki Kaisha Toshiba | Liquid crystal display device |
| JPH06208132A (ja) * | 1990-03-24 | 1994-07-26 | Sony Corp | 液晶表示装置 |
| KR920010433B1 (ko) * | 1990-07-10 | 1992-11-27 | 금성일렉트론 주식회사 | 자기정렬 방식에 의한 전하 촬상소자의 제조방법 |
| US5402254B1 (en) * | 1990-10-17 | 1998-09-22 | Hitachi Ltd | Liquid crystal display device with tfts in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films before the deposition of silicon |
| JP2625268B2 (ja) | 1991-03-19 | 1997-07-02 | シャープ株式会社 | アクティブマトリクス基板 |
| JP3143996B2 (ja) | 1991-10-08 | 2001-03-07 | ソニー株式会社 | 液晶表示装置 |
| JPH05181159A (ja) | 1991-12-27 | 1993-07-23 | Toshiba Corp | アクティブマトリックス型液晶表示素子 |
| TW226044B (ja) * | 1992-04-15 | 1994-07-01 | Toshiba Co Ltd | |
| JPH05341315A (ja) * | 1992-06-08 | 1993-12-24 | Hitachi Ltd | 薄膜トランジスタ基板、液晶表示パネルおよび液晶表示装置 |
| JP3114372B2 (ja) | 1992-07-14 | 2000-12-04 | セイコーエプソン株式会社 | アクティブマトリクス表示パネル |
| JPH0667201A (ja) | 1992-08-19 | 1994-03-11 | Seiko Epson Corp | 液晶表示装置の駆動方法 |
| JPH0684946A (ja) | 1992-08-31 | 1994-03-25 | Dainippon Printing Co Ltd | アクティブマトリックス液晶表示装置およびその製造方法 |
| JP2895699B2 (ja) * | 1993-01-19 | 1999-05-24 | シャープ株式会社 | アクティブマトリクス表示素子 |
| JPH0730125A (ja) * | 1993-07-07 | 1995-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR100305877B1 (ko) * | 1993-08-19 | 2001-12-15 | 김영환 | 반도체박막트랜지스터(tft)제조방법 |
| JP2738289B2 (ja) * | 1993-12-30 | 1998-04-08 | 日本電気株式会社 | 液晶表示装置の製造方法 |
| US5668649A (en) * | 1994-03-07 | 1997-09-16 | Hitachi, Ltd. | Structure of liquid crystal display device for antireflection |
| JP3240858B2 (ja) * | 1994-10-19 | 2001-12-25 | ソニー株式会社 | カラー表示装置 |
| JPH08160463A (ja) * | 1994-12-09 | 1996-06-21 | Sanyo Electric Co Ltd | 反射型液晶表示装置 |
| JPH08171101A (ja) | 1994-12-19 | 1996-07-02 | Toshiba Corp | 液晶表示装置の製造方法 |
| JPH08271880A (ja) * | 1995-04-03 | 1996-10-18 | Toshiba Corp | 遮光膜，液晶表示装置および遮光膜形成用材料 |
| KR100303134B1 (ko) * | 1995-05-09 | 2002-11-23 | 엘지.필립스 엘시디 주식회사 | 액정표시소자및그제조방법. |
| JPH0926601A (ja) | 1995-07-13 | 1997-01-28 | Sony Corp | 液晶表示装置およびその製造方法 |
| JP3307181B2 (ja) | 1995-07-31 | 2002-07-24 | ソニー株式会社 | 透過型表示装置 |
| JP3646999B2 (ja) * | 1995-09-28 | 2005-05-11 | シャープ株式会社 | 透過型液晶表示装置 |
| JPH09105952A (ja) * | 1995-10-11 | 1997-04-22 | Toshiba Electron Eng Corp | アクティブマトリクス型液晶表示装置 |
| US5917563A (en) * | 1995-10-16 | 1999-06-29 | Sharp Kabushiki Kaisha | Liquid crystal display device having an insulation film made of organic material between an additional capacity and a bus line |
| JPH09146118A (ja) | 1995-11-27 | 1997-06-06 | Sanyo Electric Co Ltd | 半導体装置及び液晶表示装置 |
| JPH09160014A (ja) | 1995-12-14 | 1997-06-20 | Casio Comput Co Ltd | アクティブマトリクス型液晶表示素子 |
| JPH09265109A (ja) * | 1996-03-28 | 1997-10-07 | Toshiba Corp | 液晶表示装置、およびその製造方法 |
| KR980003739A (ko) * | 1996-06-14 | 1998-03-30 | 구자홍 | 박막트랜지스터 어레이 기판 및 그 제조방법 |
| JPH1020298A (ja) * | 1996-07-03 | 1998-01-23 | Sharp Corp | 液晶表示装置 |
| JP3708637B2 (ja) * | 1996-07-15 | 2005-10-19 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP4086925B2 (ja) * | 1996-12-27 | 2008-05-14 | 株式会社半導体エネルギー研究所 | アクティブマトリクスディスプレイ |
| JP3716580B2 (ja) | 1997-02-27 | 2005-11-16 | セイコーエプソン株式会社 | 液晶装置及びその製造方法、並びに投写型表示装置 |
| US6310669B1 (en) * | 1997-05-26 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | TFT substrate having connecting line connect to bus lines through different contact holes |
| JP4175437B2 (ja) | 1997-09-16 | 2008-11-05 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JP3753613B2 (ja) * | 2000-03-17 | 2006-03-08 | セイコーエプソン株式会社 | 電気光学装置及びそれを用いたプロジェクタ |
-
1999
- 1999-11-26 WO PCT/JP1999/006642 patent/WO2000031714A1/ja active IP Right Grant
- 1999-11-26 CN CNB031494331A patent/CN1213390C/zh not_active Expired - Lifetime
- 1999-11-26 JP JP56032599A patent/JP3458382B2/ja not_active Expired - Lifetime
- 1999-11-26 CN CNB031493637A patent/CN1244890C/zh not_active Expired - Lifetime
- 1999-11-26 KR KR10-2000-7006966A patent/KR100469109B1/ko not_active IP Right Cessation
- 1999-11-26 CN CNB998023787A patent/CN1153180C/zh not_active Expired - Lifetime
- 1999-11-26 CN CNA03149434XA patent/CN1479148A/zh active Pending
- 1999-11-26 TW TW088120731A patent/TW514757B/zh not_active IP Right Cessation
- 1999-11-26 US US09/600,700 patent/US6521913B1/en not_active Expired - Lifetime
-
2002
- 2002-12-17 US US10/320,372 patent/US6770909B2/en not_active Expired - Lifetime
- 2002-12-17 US US10/320,373 patent/US6765230B2/en not_active Expired - Lifetime
- 2002-12-17 US US10/320,364 patent/US6872975B2/en not_active Expired - Lifetime
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