JP5308656B2 - 画素回路 - Google Patents

Description

本発明は、有機ＥＬディスプレイなどの画素回路に関する。

有機ＥＬディスプレイは自発光型であることから、コントラストが高く、応答が早いため、自然画などを表示するテレビなどの動画アプリケーションに適している。一般に、有機ＥＬ素子は、トランジスタなどの制御素子を用いて定電流で駆動されるが、その場合トランジスタを飽和領域で用いるため、トランジスタのＶｔｈ（閾値電圧）や移動度の特性ばらつきにより、同じ階調電圧を画素に供給しても、画素毎に異なる電流が生成され、発光輝度の均一性が維持できず、これが課題となっていた。この課題を解決するため、画素内にＶｔｈを補正する回路を導入した手段が特許文献１に開示されている。

特表２００２−５１４３２０号公報

図７には、特許文献１に記載された画素回路を示してある。この図では、データラインにソースが接続されたｐチャネルのスイッチングトランジスタＰ４のゲートをゲートラインに接続し、そのドレインを容量Ｃｃを介しｐチャネルの駆動トランジスタＰ１のゲートに接続している。駆動トランジスタＰ１のソースは電源ＶＤＤに接続し、ドレインはｐチャネルの発光制御トランジスタＰ２、有機ＥＬ素子ＯＬＥＤを介し、負電源に接続されている。また、駆動トランジスタＰ１のゲートと電源ＶＤＤの間には、容量Ｃｓが配置され、ゲートとソースの間にはリセットトランジスタＰ３が配置されている。

この構成により、発光制御ラインにより発光制御トランジスタＰ２をオフした状態で、データラインに電源電位ＶＤＤを供給し、ゲートライン及びリセットラインによりスイッチングトランジスタＰ４及びリセットトランジスタＰ３をオンして、容量Ｃｃ及びＣｓにＶｔｈを書き込む。次に、リセットトランジスタＰ３をオフして、データラインの階調信号電圧Ｖｓｉｇが容量Ｃｃを介して駆動トランジスタＰ１のゲートに印加され、駆動トランジスタＰ１のゲート端子には、ゲート電圧Ｖｇ＝Ｃｃ／（Ｃｃ＋Ｃｓ）＊Ｖｓｉｇ＋Ｖｔｈが印加される。

このように、駆動トランジスタのゲート端子には常にそのＶｔｈがオフセットとして階調信号電圧に加えられるため、Ｖｔｈが自動的に補正される。ただし、階調信号電圧のダイナミックレンジはＣｃ／（Ｃｃ＋Ｃｓ）に縮小されるため、これを回避するためにはＣｃをＣｓと比較して十分に大きくすることが望ましい。しかし、Ｃｃを大きくすると画素部に占めるＣｃの面積が大きくなり、開口部の面積が大きく取れなくなる。その結果、有機ＥＬ素子が高い電流密度で駆動されることになり、寿命などの信頼性を確保することが困難であった。

また、特許文献１に開示されている従来のＶｔｈ補正回路では移動度を補正することは困難であり、移動度が画素間でばらついた場合に広い階調範囲で、高い輝度均一性を確保することが難しい。また一般的に有機ＥＬ素子は発光に伴い、発光強度が低下していくが、従来技術の画素回路では、発光強度の低下を補正することもできなかった。

本発明は、データラインに一端が接続された第１保持容量と、この第２保持容量に一端が接続され、選択ラインによってオンオフされるスイッチングトランジスタと、このスイッチングトランジスタの他端に制御端が接続され、一端が電源に接続された駆動トランジスタと、この駆動トランジスタの他端に発光制御トランジスタを介し、接続された有機ＥＬ素子と、前記駆動トランジスタの制御端と、電源側の一端を接続する第２保持容量と、前記駆動トランジスタの発光制御トランジスタ側の他端と、駆動トランジスタの制御端または前記第１保持容量の駆動トランジスタの制御端側を接続するリセットトランジスタと、を含み、前記第１保持容量は、前記第１保持容量は、前記スイッチングトランジスタまたはリセットトランジスタを構成する半導体薄膜を延長した部分と、前記スイッチングトランジスタまたはリセットトランジスタのゲート絶縁膜と同一プロセスで形成された絶縁膜と、前記スイッチングトランジスタまたはリセットトランジスタのゲート電極と同一プロセスで形成されたメタル層とを含み、前記メタル層と前記データライン、または前記半導体薄膜を延長した部分と前記データラインはそれぞれコンタクトで接続され、前記データラインに沿って重畳して形成されていることを特徴とする。

また、前記第１保持容量は、前記スイッチングトランジスタまたはリセットトランジスタを構成する半導体薄膜を延長した部分と、前記スイッチングトランジスタまたはリセットトランジスタのゲート絶縁膜と同一プロセスで形成された絶縁膜と、前記スイッチングトランジスタまたはリセットトランジスタのゲート電極と同一プロセスで形成されたメタル層と、を含み、前記メタル層と、前記データラインはコンタクトで接続されることが好適である。

また、前記駆動トランジスタのゲートに駆動トランジスタの閾値電圧に応じた電圧を書き込んだ後、前記スイッチングトランジスタをオフし、前記リセットトランジスタおよび前記発光制御トランジスタをオンして、駆動トランジスタに電流を流すことによって、電源電圧を駆動トランジスタと有機ＥＬ素子とで分圧した電圧を駆動トランジスタのゲートに書き込むことが好適である。

このように、本発明によれば、データラインに重畳して保持容量を形成することができる。従って、大容量の保持容量を容易に得ることが容易となる。これによって、駆動トランジスタの閾値補償を容易に行うことができる。

以下、本発明の実施形態について、図面に基づいて説明する。図１には、本実施形態の画素１４の回路構成が示されている。有機ＥＬ素子１は、そのカソードが全画素共通のカソード電極１３（ＶＳＳが与えられる）に、アノードはゲート端子が発光制御ライン１２に接続された発光制御トランジスタ５のドレイン端子に接続されている。発光制御トランジスタ５のソース端子は、ソース端子が全画素共通の電源ライン９（ＶＤＤが与えられる）に接続された駆動トランジスタ２のドレイン端子に接続されている。

発光制御トランジスタ５と駆動トランジスタ２の接続点には、ゲート端子がリセットライン１１に接続されたリセットトランジスタ４のソース端子が接続され、リセットトランジスタ４のドレイン端子は一端がデータライン８に接続された第１保持容量６の他端とゲート端子がゲートライン１０に接続されたスイッチングトランジスタ３のドレイン端子に接続されている。スイッチングトランジスタ３のソース端子は駆動トランジスタ２のゲート端子と一端が電源ライン９に接続された第２保持容量７の他端に接続されて画素１４が構成されている。

第１保持容量６の容量値はＣｃ、第２保持容量７の容量値はＣｓである。データライン８に供給される階調信号電圧Ｖｓｉｇのダイナミックレンジの低下を抑えるには、第１保持容量の容量値Ｃｃを第２保持容量の容量値Ｃｓに対して大きくすることが望ましいことは前述したとおりである。本実施形態では、第１保持容量６をデータライン８とのカップリングにより形成可能とすることで、その容量Ｃｃを十分大きく確保できるように画素１４が構成されている。

図２Ａ、２Ｂには、データライン８に沿って第１保持容量６が形成される例が示されている。第１保持容量６の一端はデータライン８、他端はスイッチングトランジスタ３及びリセットトランジスタ４のドレイン端子に接続されている。このため、第１保持容量６の一端をデータライン８、他端をスイッチングトランジスタ３およびリセットトランジスタ４のドレイン端子として利用できる、不純物がドープされたポリシリコン薄膜で形成すると都合がよい。

ここで、図２Ａ，２Ｂに示される第１保持容量６は、ゲートメタルと不純物がドープされたポリシリコン薄膜でゲート絶縁膜を挟むことで形成されているが、不純物がドープされたポリシリコン薄膜の上にゲート絶縁膜が形成され、その上にゲートメタル、さらに層間絶縁膜を介してデータライン８のメタルが作製される。このように、第１保持容量６は、一般的なポリシリコンプロセスに基づいて形成されている。そして、Ａ−Ａ’断面に示されているように、データライン８とゲートメタルをコンタクトを介して接続することで、第１保持容量６の一端はデータライン８となり、他端が不純物がドープされたポリシリコン薄膜となり、図２Ａ，２Ｂに示した第１保持容量６が図１の保持容量６として機能する。

なお、不純物がドープされたポリシリコン薄膜は、スイッチングトランジスタ３およびリセットトランジスタ４のドレイン端子を延長して形成されており、第１保持容量６のゲートメタルは、トランジスタのゲート電極と同一のプロセスで形成されるが、電気的に切り離されている。なお、トランジスタは、ポリシリコン薄膜の中央部分が基本的に不純物がドープされないチャネル領域、その両側が不純物がドープされたドレイン領域およびソース領域であり、チャネル領域上にゲート絶縁膜を介しゲート電極が配置されることで、形成されている。

このように画素回路を構成することで、第１保持容量６はデータライン８とのカップリングにより形成できることから、データライン８に沿って第１保持容量６を形成することで、十分にその容量値Ｃｃを大きくすることができる。

なお、保持容量６は、ゲート絶縁膜を介する以外にも、層間絶縁膜を介して形成されていてもよいし、保持容量６の端子として機能するメタルは不純物がドープされたポリシリコン以外でもよく、ゲートメタルなどを用いてもよい。すなわち、図２Ｂのように、データラインとゲートメタルとのコンタクトは形成せず、ゲートメタルをスイッチングトランジスタ３およびリセットトランジスタ４のドレイン端子として利用される、不純物がドープされたポリシリコン薄膜に接続することで、データライン８と相関絶縁膜を介し配置されるゲートメタルの部分が保持容量６として機能する。

例えば、図２Ｃのような構成として、不純物がドープされたポリシリコン薄膜をデータライン８に接続する。この不純物がドープされたポリシリコン薄膜は、スイッチングトランジスタ３およびリセットトランジスタ４のドレイン端子とは切り離してある。一方、ゲートメタルをスイッチングトランジスタ３およびリセットトランジスタ４のドレイン端子にコンタクトで接続する。これによって、ゲートメタルとデータラインの間およびゲートメタルと不純物がドープされたポリシリコン薄膜の間の両方が第１保持容量６として機能する。

図３には、本発明における他の画素１４の例が示されている。図１と異なる点は、リセットトランジスタ４のドレイン端子が、駆動トランジスタ２のゲート端子、第２保持容量７の電源ライン９に接続されていない一端、並びにスイッチングトランジスタ３のソース端子に接続されているところにある。この画素１４においても、次に述べる制御方法を用いることで駆動トランジスタ２のＶｔｈを補正できる。

図４には、図１、図３の画素１４を用いて駆動トランジスタ２のＶｔｈが補正される制御方法が示されている。図４に示されるように水平期間はリセット期間とデータ書き込み期間に分割され、それぞれの期間において画素１４の動作が異なる。

画素１４のラインが選択される水平期間ではゲートライン１０が選択されるが、前半のリセット期間では、リセットライン１１がまずＬｏｗとされる。これにより、スイッチングトランジスタ３とリセットトランジスタ４がオンし、駆動トランジスタ２がダイオード接続されて有機ＥＬ素子１に電流が流れる。その後、発光制御ライン１２がＨｉｇｈとされることで、有機ＥＬ素子１に流れていた電流がリセットトランジスタ４を介して第１、第２保持容量６、７へ流れ込む。その間データライン８には電源ライン９と同じ電源電圧ＶＤＤが供給されているため、ある時間が経過し電流が流れなくなる頃には第１、第２保持容量６、７にはＶｔｈが保持される。そのタイミングでリセットライン１１をＨｉｇｈとすることでリセットトランジスタ４がオフされるため、第１、第２保持容量６、７に保持された電位が確定し、リセット期間は終了する。

その後、データライン８に階調信号電圧Ｖｓｉｇを供給すると、駆動トランジスタ２のゲート電圧Ｖｇは第１保持容量６によるカップリングで階調信号電圧Ｖｓｉｇに比例した電位がＶｔｈに加算されて、Ｖｇ＝Ｃｃ／（Ｃｃ＋Ｃｓ）＊Ｖｓｉｇ＋Ｖｔｈに制御され、駆動トランジスタ２のＶｔｈが補正される。ただし、前述のリセット期間は、駆動トランジスタ２に電流がほぼ流れなくなるまで確保する必要はなく、数μｓ〜数十μｓ程度の適切な時間でよい。

第１保持容量６の容量Ｃｃは第２保持容量７の容量Ｃｓより十分に大きいため、Ｃｃ／（Ｃｃ＋Ｃｓ）はほぼ１に等しく、階調信号電圧Ｖｓｉｇのダイナミックレンジが維持される。

水平期間が終了すると発光制御ラインはＬｏｗとされ、書き込まれた階調信号電圧Ｖｓｉｇに応じた電流が発光制御トランジスタ５を介して有機ＥＬ素子１に流れ、次に画素１４のラインが選択されるまで発光が維持される。

以上のように画素１４を制御することでＶｔｈが補正されるが、駆動トランジスタ２の移動度が画素毎に異なっていると、Ｖｔｈのみ補正できたとしても有機ＥＬ素子１に流れる電流が変化する。このため、画素間で輝度差が生じ、輝度均一性が低下する。そこで、次のように図１の画素１４を制御することで移動度の違いによる輝度変動を補正する。

図５には、Ｖｔｈ補正に加え、移動度補正を行う制御方法が示されている。図４と異なり、水平期間はリセット期間、第１データ書き込み期間、電流差抽出期間、第２データ書き込み期間の４つに分割される。リセット期間は、図４と同様に、画素１４のゲートライン１０が選択される際、リセットライン１１がＬｏｗとされることで、駆動トランジスタ２がダイオード接続され、一旦有機ＥＬ素子１に電流が流れる。次に、発光制御ライン１２がＨｉｇｈとされることで、有機ＥＬ素子１への電流経路が絶たれ、第１、第２保持容量６、７に電流が継続して流れ込み、Ｖｔｈが書き込まれる（リセット期間）。

その後、リセットライン１１がＨｉｇｈとされると第１、第２保持容量６、７に書き込まれたＶｔｈが確定され、データライン８に階調信号電圧Ｖｓｉｇを供給されることにより、駆動トランジスタ２のゲート電圧には、Ｖｔｈが補正され、階調信号電圧Ｖｓｉｇが反映された電位Ｖｇ＝Ｃｃ／（Ｃｃ＋Ｃｓ）＋Ｖｔｈが生成される。このため、発光制御ライン１２がＬｏｗとされることで有機ＥＬ素子１にＶｔｈが補正された電流が流れる（第１データ書き込み期間）。

ここで、一度ゲートライン１０をＨｉｇｈとし、非選択としてもＶｔｈが補正された電流は流れ続ける。その間にリセットライン１１をＬｏｗとすると、第１保持容量６に保持された電位は有機ＥＬ素子１に流れている電流に応じて変化する。つまり、リセットライン１１をＬｏｗとすると、第１保持容量６からリセットトランジスタ４を介して電流が有機ＥＬ素子１に流れるが、有機ＥＬ素子１に流れている電流が多い（駆動トランジスタ２の移動度が高い）とリセットトランジスタ４のソースドレイン間電圧が小さくなるため、第１保持容量６から放出される電流は小さくなり、有機ＥＬ素子１に流れている電流が少ない（駆動トランジスタ２の移動度が低い）とリセットトランジスタ４のソースドレイン間電圧が高くなるため、第１保持容量６から放出される電流は大きくなる。

リセットライン１１がＬｏｗとされている電流差抽出期間が経過し、リセットライン１１がＨｉｇｈとされると、第１保持容量６のリセットトランジスタ側の一端には、駆動トランジスタ２の移動度が高い場合には高めの電位、低い場合には低めの電位となり、駆動トランジスタ２の移動度に応じた電位が反映される（電流差抽出期間）。

このような移動度の補正がなされると、再度ゲートライン１０が選択されて第１保持容量６に反映された電位が第２保持容量７に書き込まれる（第２データ書き込み期間）。これにより、駆動トランジスタ２の移動度が高い場合にはより高めの電位が第２保持容量７に書き込まれて駆動トランジスタ２の電流を抑制し、移動度が低い場合にはより低めの電位が第２保持容量７に書き込まれて駆動トランジスタ２の電流を促す。

データライン８にはリセット期間を除く期間で階調信号電圧Ｖｓｉｇが供給され続けるため、すべての階調で同様な移動度補正が行われるが、低階調の場合には電流差抽出期間においてリセットトランジスタ４のソースドレイン間電圧が大きくなり、必要以上の電流が第１保持容量６から流出するため、電流差抽出期間はあまり長すぎないほうがよい。あるいはリセットライン１１のＬｏｗレベルを比較的高くしておき、リセットトランジスタ４のオン抵抗を大きくするか、もしくはリセットトランジスタ４のチャネル長を長くして、オン抵抗を大きくすることで過剰電流の流出を回避してもよい。

以上のように、図１の画素１４を制御するとＶｔｈだけでなく、移動度をも補正できるが、有機ＥＬ素子１が劣化して高抵抗化すると、電流差抽出の際、リセットトランジスタ４のソースドレイン間電圧が有機ＥＬ素子１の電圧上昇により影響を受けるため、上記の移動度補正が適切に動作しなくなる。そこで有機ＥＬ素子１に対し、次のような均一化処理を施すとよい。

図６には、図１の画素１４を用いて有機ＥＬ素子１の均一化処理を行う制御方法が示されている。均一化処理手順は図５と同じように、水平期間をリセット期間、第１データ書き込み期間、電流差抽出期間、第２データ書き込み期間の４つの期間に分割されて行われる。図４、５と同様なリセット期間を終えてＶｔｈが第１、第２保持容量６、７に書き込まれると、データライン８にカソード電位ＶＳＳ（それに準ずる低い電位でもよい）が供給され、第２保持容量７に書き込まれることで、第１データ書き込み期間が終了する。これにより、駆動トランジスタ２のゲート電圧は十分低くなり、駆動トランジスタ２は線形領域で動作する。電流差抽出期間においてゲートライン１０がＨｉｇｈとなり非選択されると、第２保持容量７は第１保持容量６から切り離され、リセットライン１１、発光制御ライン１２がＬｏｗとされることで第１保持容量６のリセットトランジスタ側の端子に有機ＥＬ素子１と駆動トランジスタ２のオン抵抗とで分圧される電位が書き込まれる。

有機ＥＬ素子１が劣化し、高抵抗化していると、電源ライン９から有機ＥＬ素子１に流れる電流が小さくなり、オン動作中の駆動トランジスタ２のドレイン電位は電圧降下が小さくなるため上昇する。劣化が少ない場合には、電源ライン９から有機ＥＬ素子１に流れる電流は増加するため、オン動作中の駆動トランジスタ２のドレイン電位は電圧降下が大きくなり低下する。駆動トランジスタ２のドレイン電位はリセットトランジスタ４を介して第１保持容量６に書き込まれるため、有機ＥＬ素子１の劣化が第１保持容量６に反映される。あるいは、リセット期間終了後、第１データ書き込み期間でデータライン８にＶＤＤ電位（もしくはＶＤＤより高い電位）を供給し、第２保持容量７に書き込むことで駆動トランジスタ２を確実にオフして有機ＥＬ素子１の劣化を第１保持容量６に反映してもよい。つまり、駆動トランジスタ２がオフしている状態で、リセットトランジスタ４、発光制御トランジスタ５をオンすると、ＶＤＤが維持されたデータライン８から第１保持容量６、リセットトランジスタ４、発光制御トランジスタ５を介して有機ＥＬ素子１へ電流が流れるため、そのアノード電位が第１保持容量６の一端に反映され、リセットトランジスタ４を適切なタイミングでオフすることで劣化の程度に応じた電位が第１保持容量６に保持される。この場合も劣化が大きいと電流が流れにくくなるため、有機ＥＬ素子１のアノード電位は高くなり、劣化が小さいと電流が流れやすいため、アノード電位は低くなり、これらの違いが第１保持容量６に反映される。

第２データ書き込み期間では、再度ゲートライン１０がＬｏｗとされて、第１保持容量６に書き込まれた有機ＥＬ素子１の駆動電圧とデータライン８に供給された階調信号電圧Ｖｓｉｇが第１保持容量６のカップリングを介して第２保持容量７に書き込まれ、駆動トランジスタ２のゲート端子に有機ＥＬ素子１の劣化が反映された電位が維持される。つまり、劣化が大きい画素ではより高めのゲート電圧となり、劣化が小さい画素ではより低いゲート電圧となる。発光制御ライン１２がＬｏｗとされることにより、劣化の度合いに応じて有機ＥＬ素子１に異なる均一化処理電流が流れ、劣化が大きい画素にはより少ない電流が流れ、劣化が少ない画素にはより大きな電流が流れることで劣化の均一化が行われる。この第２データ書き込み期間でデータライン８に供給される階調信号電圧Ｖｓｉｇは均一化処理時に全画素に流す電流を決定するため、任意でよいが、あまり電流を流し過ぎると劣化がかえって加速されるため、ある程度の電流が流れるように設定されることが望ましい。

この均一化処理は、通常の表示のように例えば６０Ｈｚ程度で行われる。フレーム期間毎に有機ＥＬ素子１の劣化具合が電流差抽出期間に読み出され、均一化電流に反映されるため、均一化電流は自動的に調整される。すなわち均一化処理により劣化が加速された画素は均一化電流が緩和されていき、最終的にはすべての画素で同じ電流になる。

均一化処理は、通常の映像表示期間とは別の期間に行うとよいが、フレーム期間を複数のサブフレームに分割し、最初のサブフレームで通常の表示を行った後に、次のサブフレームで均一化処理を行ってもよい。その場合には均一化処理が表示に影響しない程度に均一化電流を設定することが望ましい。

一般に、有機ＥＬ素子の発光強度の劣化は前述の高抵抗化と深い相関があるため、均一化処理によって駆動電圧が等しくされるだけでなく、発光強度の劣化をも均一化されることが期待でき、焼きつきを防止できる。

実施形態に係る画素回路の一例の構成を示す図である。 第１保持容量の構成を示す平面図である。 第１保持容量の構成を示す断面図である。 第１保持容量の他の構成例を示す断面図である。 実施形態に係る画素回路の他の例の構成を示す図である。 各ラインの状態の一例を示すタイミングチャートである。 各ラインの状態の他の例を示すタイミングチャートである。 各ラインの状態のさらに他の例を示すタイミングチャートである。 従来の画素回路の構成を示す図である。

符号の説明

１ 有機ＥＬ素子、２ 駆動トランジスタ、３ スイッチングトランジスタ、４ リセットトランジスタ、５ 発光制御トランジスタ、６ 第１保持容量、７ 第２保持容量、８ データライン、９ 電源ライン、１０ ゲートライン、１１ リセットライン、１２ 発光制御ライン、１３ カソード電極、１４ 画素、Ｃｃ，Ｃｓ 容量、ＯＬＥＤ 有機ＥＬ素子、Ｐ１ 駆動トランジスタ、Ｐ２ 発光制御トランジスタ、Ｐ３ リセットトランジスタ、Ｐ４ スイッチングトランジスタ。

Claims (2)

1. データラインに一端が接続された第１保持容量と、
   一端が前記第１保持容量に接続され、制御端に接続された選択ラインによってオンオフされるスイッチングトランジスタと、
   このスイッチングトランジスタの他端に制御端が接続され、一端が電源に接続された駆動トランジスタと、
   この駆動トランジスタの他端に発光制御トランジスタを介し、接続された有機ＥＬ素子と、
   前記駆動トランジスタの制御端と、電源側の一端を接続する第２保持容量と、
   前記駆動トランジスタの発光制御トランジスタ側の他端と、駆動トランジスタの制御端または前記第１保持容量の駆動トランジスタの制御端側を接続するリセットトランジスタと、
   を含み、
   前記第１保持容量は、
   前記スイッチングトランジスタまたはリセットトランジスタを構成する半導体薄膜を延長した部分と、
   前記スイッチングトランジスタまたはリセットトランジスタのゲート絶縁膜と同一プロセスで形成された絶縁膜と、
   前記スイッチングトランジスタまたはリセットトランジスタのゲート電極と同一プロセスで形成されたメタル層と、
   を含み、
   前記メタル層と前記データライン、または前記半導体薄膜を延長した部分と前記データラインはそれぞれコンタクトで接続され、前記データラインに沿って重畳して形成されていることを特徴とする画素回路。
2. 請求項１に記載の画素回路において、
   前記駆動トランジスタのゲートに駆動トランジスタの閾値電圧に応じた電圧を書き込んだ後、前記スイッチングトランジスタをオフし、前記リセットトランジスタおよび前記発光制御トランジスタをオンして、駆動トランジスタに電流を流すことによって、駆動トランジスタの有機ＥＬ素子側の端部の電圧に応じた電圧を駆動トランジスタのゲートにセットすることを特徴とする画素回路。

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