JP4549102B2

JP4549102B2 - 画素回路及び表示装置

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Publication number: JP4549102B2
Application number: JP2004154083A
Authority: JP
Inventors: 雅行古河
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-11-07
Filing date: 2004-05-25
Publication date: 2010-09-22
Anticipated expiration: 2024-05-25
Also published as: JP2005157263A

Description

本発明は、有機ＥＬ素子などの発光素子を含む画素回路及びそれをマトリスク状に配置した表示装置に関する。

従来より、発光素子として有機ＥＬ素子を用いた有機ＥＬパネルが知られており、その開発が進んでいる。この有機ＥＬパネルにおいては、有機ＥＬ素子をマトリクス状に配置し、この有機ＥＬ素子の発光を個別に制御することで、表示を行う。特に、アクティブマトリクスタイプの有機ＥＬパネルでは、画素毎に表示制御用のＴＦＴを有し、このＴＦＴの動作制御により画素毎の発光を制御できるため、非常に高精度の表示を行うことができる。

図１３に、アクティブマトリクスタイプの有機ＥＬパネルにおける画素回路の一例を示す。画素の輝度を示すデータ電圧が供給されるデータラインは、ゲートがゲートラインに接続されたｎチャンネルの選択ＴＦＴ１０を介し、駆動ＴＦＴ１２のゲートに接続されている。また、駆動ＴＦＴ１２のゲートには、他端が保持容量ラインＳＣに接続された保持容量１４の一端が接続され、駆動ＴＦＴ１２のゲート電圧を保持する。

駆動ＴＦＴ１２のソースは、ＥＬ電源ラインに接続され、ドレインは有機ＥＬ素子１６のアノードに接続され、有機ＥＬ素子１６のカソードがカソード電源に接続されている。

このような画素回路がマトリクス状に配置されており、所定のタイミングで、水平ライン毎に設けられたゲートラインがＨレベルとなり、その行の選択ＴＦＴ１０がオン状態になる。この状態で、データラインには、順次データ電圧が供給されるため、そのデータ電圧は保持容量１４に供給保持され、ゲートラインがＬレベルとなってもその時の電圧を保持する。

そして、この保持容量１４に保持された電圧に応じて、駆動ＴＦＴ１２が動作して対応する駆動電流がＥＬ電源からの有機ＥＬ素子１６を介し、カソード電源に流れ、有機ＥＬ素子１６がデータ電圧に応じて発光する。

そして、ゲートラインを順次Ｈレベルとして、入力されてくるビデオ信号を対応する画素にデータ電圧として順次供給することで、マトリクス状に配置された、有機ＥＬ素子１６がデータ電圧に応じて発光し、ビデオ信号についての表示が行われる。

特表２００２−５１４３２０号公報

しかし、このような画素回路において、マトリクス状に配置された画素回路の駆動ＴＦＴのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するＴＦＴについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。

そこで、駆動ＴＦＴにおけるしきい値のバラツキの表示に対する影響を防止することが望まれる。

ここで、ＴＦＴのしきい値の変動への影響を防止するための回路については、従来より各種の提案がある（例えば、上記特許文献１）。

しかし、この提案では、しきい値変動の補償をするための回路を必要とする。従って、このような回路を用いると、画素回路の素子数が増加し、開口率が小さくなってしまうという問題があった。また、補償のための回路を追加した場合、画素回路を駆動するための周辺回路についても変更が必要となるという問題もあった。

本発明は、簡単な変更で、効果的に駆動トランジスタのしきい値電圧の変動を補償できる画素回路を提供する。

本発明は、画素回路において、第１導電領域がデータラインに接続され、制御端に選択信号が入力される選択トランジスタと、第１導電領域が前記選択トランジスタの第２導電領域に接続され、制御端が所定電圧の第１電源に接続された補正トランジスタと、制御端が前記補正トランジスタの第２導電領域に接続され、第１導電領域が電流供給源としての第２電源に接続された駆動トランジスタと、第１電極が前記駆動トランジスタの制御端に接続され、第２電極がパルス電圧ラインに接続された保持容量と、前記駆動トランジスタに流れる電流によって動作する被駆動素子と、を有し、前記補正トランジスタは、前記パルス電圧ラインの電圧の変動に応じて前記駆動トランジスタの制御端電圧が変化し、これに応じて前記駆動トランジスタがオン状態となる際の前記制御端電圧を、該補正トランジスタの動作しきい値及びゲート容量に基づいて制御し、前記保持容量は、前記補正トランジスタの前記ゲート容量値に基づいた容量値を備える。

本発明の他の態様では、複数の画素がマトリクス状に配列された表示装置であって、各画素は、供給電流に応じた動作をする表示素子と、データラインに第１導電領域が接続され、制御端に選択信号が入力される選択トランジスタと、第１導電領域が電源ラインに接続され、前記表示素子に電力を供給する駆動トランジスタと、制御端が所定電圧の第１電源に接続され、第１導電領域が前記選択トランジスタの第２導電領域に接続され、第２導電領域が前記駆動トランジスタの制御端に接続された補正トランジスタと、第１電極が、前記駆動トランジスタの制御端及び前記補正トランジスタの第２導電領域に接続され、第２電極がパルス電圧ラインに接続された保持容量と、を有し、前記補正トランジスタは、前記駆動トランジスタと同一導電型トランジスタであり、かつ、前記パルス電圧ラインの電圧の変動に応じて前記駆動トランジスタの制御端電圧が変化し、これに応じて前記駆動トランジスタがオン状態となる際の前記制御端電圧を、該補正トランジスタの動作しきい値及びゲート容量に基づいて制御し、前記保持容量は、前記補正トランジスタの前記ゲート容量値に基づいた容量値を備え、前記表示素子には前記駆動トランジスタがオンして流した電流に応じた電流が供給される。

本発明の他の態様において、前記補正トランジスタは、前記選択トランジスタがオン制御されて、前記駆動トランジスタの制御端にデータラインからデータ電圧を印加する際に、オン状態となり、前記選択トランジスタがオフ制御された後に、前記パルス電圧ラインの電圧を変化させ、この電圧変化に応じて前記保持容量を介して前記駆動トランジスタの制御端電圧がシフトすることでオフして前記駆動トランジスタの制御端電圧の変化速度を変更する。

本発明の他の態様において、前記保持容量の容量値は、さらに、前記補正トランジスタの第１導電領域及び第２導電領域にぞれぞれ電気的に接続される配線の寄生容量にも基づいた容量値とすることが好適である。

本発明の他の態様において、前記保持容量の容量値Ｃｓは、前記補正トランジスタのゲート容量をＣｇ（後述するＣ_g22相当）、前記補正トランジスタの第２導電量領域に電気的に接続される駆動トランジスタの制御端との間の配線の寄生容量をＣ_w1、前記補正トランジスタの第１導電領域に接続される配線の寄生容量をＣ_w2とした場合に、
Ｃｓ＝Ｃｇ−Ｃ_w1＋Ｃ_w2
で示される関係を満たすことが好適である。

以上説明したように、本発明によれば、パルス電圧ラインの電圧変動により、駆動トランジスタがオフからオンになる際に（それに先だって）、保持容量を介して前記パルス電圧ラインに接続されている補正トランジスタのオンオフ状態が切り替わり、これにより補正トランジスタの容量値が変化する。ここで、容量値の変化とは、直接的には補正トランジスタのゲート容量値の変化であり、さらに補正トランジスタがオフすることで駆動トランジスタの制御端から電気的に遮断される寄生容量の容量分も考えられる。また、補正トランジスタの動作しきい値に応じて、駆動トランジスタの制御端電圧がどの電圧になった際に、この補正トランジスタのオンオフが切り替わるかが決まる。よって、補正トランジスタの動作しきい値が異なればこの補正トランジスタのオンオフが切り替わる制御端電圧も異なる値となる。

ここで、パルス電圧ラインの変化に応じた駆動トランジスタの制御端電圧の変化は、この制御端に接続されている補正トランジスタの容量値による、つまり、補正トランジスタの容量値が変化することで、駆動トランジスタの制御端電圧の変化速度が変わる。したがって、補正トランジスタのしきい値変動に応じて、駆動トランジスタの制御端電圧の到達電圧（駆動トランジスタがオンする際の電圧）が変動することになる。

もちろん上記パルス電圧ラインと駆動トランジスタの制御端との間には制御端の電圧を保持する保持容量が接続されているので、この保持容量の容量値も、補正トランジスタの容量値だけでなく、駆動トランジスタの制御端電圧に大きな影響を及ぼす。

そこで、本発明では、保持容量の容量値と補正トランジスタのゲート容量値とを関連付け、駆動トランジスタのしきい値変動を相殺するように設計することで、駆動トランジスタのしきい値変動の駆動電流への影響を減少させている。特に、保持容量の容量値と補正トランジスタのゲート容量値とを関連付けて保持容量値を決定することで、パルス電圧ラインの電圧変化の際に保持容量に流れ込む電荷量を最適化でき、駆動トランジスタのしきい値変動の駆動電流への影響を効果的に減少できる。

また、補正トランジスタと駆動トランジスタとを同一導電型のトランジスタで構成することで、駆動トランジスタの特性ばらつきを補正トランジスタによって容易かつ確実に補正することが可能となる。

このような構成により、本発明は、被駆動素子として、例えば発光素子やその他表示素子などを採用した場合に、駆動トランジスタの特性ばらつきに応じて被駆動素子に供給される電流量がばらつき、表示輝度など画素毎にばらつくなどことを防止でき、表示品質の高い表示装置などの実現が可能となる。

以下、本発明の実施形態について、図面に基づいて説明する。

図１は、実施形態に係る１画素の画素回路の構成を示す図である。垂直（走査）方向に伸びるデータラインＤＬには、ｎチャネルの選択ＴＦＴ２０の第１導電領域（ドレイン）が接続されている。この選択ＴＦＴ２０のゲート（制御端）は水平（走査）方向に伸びるゲートラインＧＬに接続され、第２導電領域（ソース）は、ｐチャネルの補正ＴＦＴ２２の第１導電領域（ソース）に接続されている。なお、この選択ＴＦＴ２０は、ｐチャネルでもよく、ｐチャネルの場合には、ゲートラインＧＬに出力する選択信号（ゲート信号）の極性（ＨレベルまたはＬレベル）を逆に駆動すればよい。

補正ＴＦＴ２２の制御端（ゲート）は、電源ラインＰＬ（電圧Ｐvdd）に接続され、第２導電領域（ドレイン）は、ｐチャネルの駆動ＴＦＴ２４の制御端（ゲート）に接続されている。さらに、駆動ＴＦＴ２４のゲートには、保持容量２８の一端（第１電極）が接続され、この保持容量２８の他端（第２電極）は、パルス状電圧で駆動されるパルス電圧ラインとして機能する保持容量ライン（以下容量ライン）ＳＣに接続されている。この容量ラインＳＣはゲートラインＧＬと同様に水平方向に伸びるラインである。なお、別の電源ラインを設け、補正ＴＦＴ２２のゲートをその別の電源ラインに接続すれば、補正ＴＦＴ２２のオンからオフに切り替わるタイミングを任意に調整することができる。

駆動ＴＦＴ２４の第１導電領域（ソース）は、垂直方向に伸びる電源ラインＰＬに接続され、第２導電領域（ドレイン）は有機ＥＬ素子２６のアノードに接続されている。また、有機ＥＬ素子２６のカソードは、所定の低電圧のカソード電源ＣＶに接続されている。ここで、通常の場合、有機ＥＬ素子２６のカソードは全画素共通になっており、このカソードがカソード電源ＣＶに接続されている。

有機ＥＬパネルでは、このような画素回路がマトリクス状に配置されており、該当する水平ラインのビデオ信号が入力されてくるタイミングで、その水平ラインのゲートラインがＨレベルとなり、その行の選択ＴＦＴ２０がオン状態になる。これによって、補正ＴＦＴ２２のソースは、データラインＤＬの電位になる。

ここで、データラインＤＬには、データ電圧が供給される。このデータ電圧Ｖdataは、対応画素を表示するビデオ信号に対応したものであり、例えば白レベルから黒レベルを３〜５Ｖ程度で表現している。一方、電源ラインＰＬの電圧Ｐvddは、０Ｖ程度に設定される。従って、選択ＴＦＴ２０がオンして、補正ＴＦＴ２２（ここではソース）に、データラインＤＬのデータ電圧Ｖdataが印加されると、補正ＴＦＴ２２はオン状態になり、データ電圧Ｖdataが駆動ＴＦＴ２４のゲート（ノードＴg24）にセットされる。すなわち、各画素へのデータ電圧Ｖdataの書き込み期間には、３〜５Ｖ程度の電圧が駆動ＴＦＴ２４のゲートにセットされる。なお、このときに保持容量２８の他端の容量ラインＳＣは、＋８Ｖ程度に設定されている。

このようなデータ電圧Ｖdataの書き込みが終了後、容量ラインＳＣの電圧を例えば−４Ｖに下げる。これに応じて、駆動ＴＦＴ２４のゲートは１２Ｖ程度低下し、駆動ＴＦＴ２４がオンし、データ電圧に応じた電流が、駆動ＴＦＴ２４を介し電源ラインＰＬから有機ＥＬ素子２６に供給され発光する。

ここで、補正ＴＦＴ２２は、容量ラインＳＣが＋８Ｖから−４Ｖ程度にまで低下することで、そのドレイン（ノードＴg24）の電圧が、３〜５Ｖから、基本的に−９Ｖ〜−７Ｖ程度の負電圧（後述するように、この電圧は少し異なる）になり、オン状態からオフ状態に変化する。補正ＴＦＴ２２のこのオンからオフへの変化に応じて補正ＴＦＴ２２のゲート容量が変化するため、その容量の変化タイミング、すなわち補正ＴＦＴ２２のしきい値Ｖth22が、最終的な駆動ＴＦＴ２４のゲート電位を左右する。よって、補正ＴＦＴ２２によって駆動ＴＦＴ２４のしきい値電圧Ｖth24のばらつきを補償することができる。

ここで、駆動ＴＦＴ２４は、電源電圧Ｐvddとゲート電圧Ｖg24の差、すなわちＶgs24に応じてオンして対応する駆動電流を流す。このＶgs24が、そのＴＦＴの特性で定まるしきい値電圧Ｖth24より大きくなったときに、駆動ＴＦＴ２４は電流を流し始め、駆動電流量は、ゲート電圧Ｖg24と、しきい値電圧Ｖth24との差によって決定される。一方、基板上にマトリクス状に配置された多数の画素の各駆動ＴＦＴ２４のしきい値電圧Ｖth24を完全に同一にすることは難しく、しきい値電圧Ｖth24が、画素位置によって多少ばらつくことは免れることができない。そして、有機ＥＬ素子２６は、供給される駆動電流量に応じた輝度で発光するため、各画素の発光輝度は、駆動ＴＦＴ２４のしきい値電圧Ｖth24のバラツキに応じて変動することになる。本実施形態に係る構成では、補正ＴＦＴ２２の容量変化によって、発光輝度のばらつきを補償する。

以下、発光輝度のばらつき補償の原理について、図２および図３を参照して説明する。図３は、図２における長丸で示した容量ラインＳＣの立ち下がり時の状態を拡大して示した図である。まず、図２に示すように、ゲートラインＧＬは、その行（水平ライン）が選択されているときに、アクティブ（Ｈ）レベルになる。この例では、選択ＴＦＴ２０がｎチャネルであり、ゲートラインＧＬは、Ｌレベル＝−４Ｖ程度、Ｈレベル＝８Ｖ程度に設定され、選択（アクティブ）の際には、８Ｖに設定される。

一方、容量ラインＳＣの電圧Ｖscは、ゲートラインＧＬが選択される（Ｈレベルの）期間より、若干長めの期間、Ｈレベルとなる。すなわち、ゲートラインＧＬがＨレベルとなる前にＨレベルとなり、ゲートラインＧＬがＬレベルとなった後にＬレベルになる。

ゲートラインＧＬがＨレベルの期間には、このゲートラインＧＬに対応する選択ＴＦＴ２０および補正ＴＦＴ２２がオンし、その際データラインＤＬに出力されているデータ電圧Ｖdataが、選択ＴＦＴ２０および補正ＴＦＴ２２を介してノードＴg24に印加される。即ち、駆動ＴＦＴ２４のゲート電圧Ｖ_g24が、データ電圧Ｖdataにセットされる。

ゲートラインＧＬがＬレベルとなり、データ電圧Ｖdataの書き込み後、容量ラインＳＣの電圧が立ち下がり、これに応じてノードＴg24の電位が低下していくことでやがて補正ＴＦＴ２２がオフする。駆動ＴＦＴ２４のゲート電圧Ｖ_g24は、容量ラインＳＣの低下分（この例では８Ｖから−４Ｖへの１２Ｖ）に応じて、データ電圧Ｖdataから所定電圧だけ低い電圧になり、この電圧に応じた駆動電流を流す。

補正ＴＦＴ２２は、各画素毎に設けられており、かつその画素の駆動ＴＦＴ２４に隣接して形成されており、また駆動ＴＦＴ２４と同一の工程を経て作成される。特に、後述するように選択ＴＦＴ２０を含め例えば駆動ＴＦＴ２４及び補正トランジスタ２２の能動層として、非晶質シリコンをレーザアニールによって多結晶化して得た多結晶シリコンを用いる場合など、駆動ＴＦＴ２４と補正ＴＦＴ２２の能動層領域に対して多結晶化のための同一のレーザパルスを同時に照射することで、ＴＦＴ特性を揃えることができる。また、能動層に注入する不純物濃度もほぼ同一とできる。従って、駆動ＴＦＴ２４と、補正ＴＦＴ２２は、しきい値電圧もほぼ同一のものになる。また、補正ＴＦＴ２２のゲートは、電源ラインＰＬ（ここでは、Ｐvdd＝０Ｖ）に接続されているため、ノードＴg24の電圧Ｖ_g24の低下に従って、オンからオフに変化する。

このように、容量ラインＳＣの立ち下がり時において、ｐチャネルＴＦＴである補正ＴＦＴ２２は、オンからオフに状態が変化し、一方駆動ＴＦＴ２４はオフからオンに状態が変化する。ＴＦＴは、そのゲート容量値Ｃｇが、オンまたはオフの状態によって変化する。したがって、駆動ＴＦＴ２４のゲート電圧Ｖ_g24の変化は、２つのＴＦＴ２２，２４のオンオフ状態の変化の影響を受ける。すなわち、ＴＦＴは、具体的には、ＴＦＴオン状態では、Ｃｇは大きく、オフ状態では小さい。オンの時にオフの時より容量が大きいため、電圧変化状態が容量変化の影響を受ける。

すなわち、補正ＴＦＴ２２がオンからオフになってそのゲート容量値Ｃ_g22が小さくなると、電圧Ｖ_g24の低下の傾きαが大きくなる。

従って、ある画素の補正ＴＦＴ２２のオン状態からオフ状態に切り替わる切り替わり電圧が、図３における「切り替わり電圧Ａ」であった場合には、ノードＴg24の電圧（ゲート電圧Ｖ_g24）は、図において実線で示したように変化する。即ち、切り替わり電圧Ａに至るまでは、ゲート電圧Ｖ_g24は、一旦セットされたデータ電圧Ｖdataから第１の傾きα₁で変化（低下）し、切り替わり電圧Ａに到達後、第２の傾きα₂で変化（低下）する。そして、駆動ＴＦＴ２４がオンになると、第３の傾きα₃で変化（低下）し、容量ラインＳＣの電圧がＬレベルになって所定期間経過後に、電圧Ｖ_g24は、補正電圧ＶcＡに設定される。

ここで、補正ＴＦＴ２２がオンからオフに変化する切り替わり電圧は、上述のように補正ＴＦＴ２２のゲート電圧である電源電圧Ｐvdd＝０と、そのソース電圧の差Ｖ_gs22で決まる。このため、切り替わり電圧Ａ、Ｂは、電源電圧Ｐvddに補正ＴＦＴ２２のしきい値電圧Ｖ_th22の絶対値を加算した電圧（Ｐvdd＋｜Ｖ_th22｜）に等しい。

一方、補正ＴＦＴ２２のしきい値電圧Ｖ_th22が、「切り替わり電圧Ａ」より低い「切り替わり電圧Ｂ」である場合、ゲート電圧Ｖ_g24は、図３に破線で示したように変化する。即ち、ゲート電圧Ｖg24は、一旦セットされたデータ電圧Ｖdataから、切り替わり電圧Ｂに到達するまでは第１の傾きα₁で変化（低下）し、到達後からは第２の傾きα₂で変化（低下）し、駆動ＴＦＴ２４がオンすると第３の傾きα₃で変化（低下）し、容量ラインＳＣの電圧がＬレベルになってから所定期間経過後に、電圧Ｖ_g24は、補正電圧ＶcＢに設定される。

このように、ノードＴg24に、最初は、同一のデータ電圧Ｖdataが供給されても、最終的な駆動ＴＦＴ２４のゲート電圧Ｖ_g24は、しきい値電圧が低いほど高い補正電圧Ｖcに設定されることになる。

上述のように、駆動ＴＦＴ２４のしきい値電圧Ｖ_th24は、補正ＴＦＴ２２のしきい値電圧Ｖ_th22に対応している。従って、駆動ＴＦＴ２４のしきい値電圧Ｖ_th24が、「Ｖ_th24Ａ」であれば、ゲート電圧Ｖ_g24は、しきい値電圧Ｖ_th24Ａに対応する補正電圧ＶcＡになり、「Ｖ_th24Ｂ」であれば、ゲート電圧Ｖ_g24は、このしきい値電圧Ｖ_th24Ｂに対応する補正電圧ＶcＢに設定される。この例では、しきい値電圧Ｖth24と補正後のゲート電圧Ｖ_g24との差は、しきい値電圧がＶ_th24Ａの場合でもＶ_th24Ｂの場合でも、同一である。すなわち、補正ＴＦＴ２２のサイズ、電源電圧値Ｐvdd、駆動ＴＦＴ２４のサイズ、保持容量２８の容量値Ｃｓなどの設定によって、データ電圧Ｖdataが同一であれば、駆動ＴＦＴ２４のしきい値電圧Ｖ_th24が画素毎に異なっても、しきい値電圧Ｖ_th24とゲート電圧Ｖ_g24との差を一定にすることが可能であり、駆動ＴＦＴ２４のしきい値電圧Ｖ_th24のバラツキの影響を排除することができる。

ここで、以上のような補償を行うためには、第２の傾きα₂が、第１の傾きα₁の２倍になるように、条件を設定することが好適である。この条件設定について図３に基づいて説明する。図３に示すように、補正ＴＦＴ２２がオン状態であるとした場合は、その容量値Ｃ_g22がオフ時に比べて大きいため、ゲート電圧Ｖ_g24の変化は、パルス駆動電圧の変化による影響が抑制されて、傾きα₁は小さくなる。一方、補正ＴＦＴ２２がオフ状態である場合は容量値Ｃ_g22が小さく、パルス駆動電圧の変化による影響が大きいため傾きα₂が大きい。さらに、傾きα₂は傾きα₁の２倍の大きさになるよう条件に設定しているため、パルス駆動電圧がＬレベルになったときのゲート電圧Ｖ_g24の減少分は、補正ＴＦＴ２２がオフ状態の時がオン状態のときの２倍になる。

すなわち、２つの駆動ＴＦＴ２４のしきい値電圧の差ΔＶ_th24と、２つの補正ＴＦＴ２２のしきい値電圧の差ΔＶ_th22が等しくなるようにＴＦＴを構成し、補正ＴＦＴ２２のオンからオフに変わったときの傾きを２倍にすることによって、ΔＶ_th22＝ΔＶ_th24となり、２つの補正電圧（ＶcＡ、ＶcＢ）の差ΔＶcは、ΔＶc＝ΔＶ_th24を満たす。

すなわち、図３において、
（ｉ）２つの補正ＴＦＴ２２の切り替わり電圧ＡとＢとの差（ΔＶ_th22）、
（ｉｉ）切り替わり電圧Ｂ（切り替わりタイミングの遅い方：ここでは低い方の電圧）と、その画素のノードＴg24Ｂが切り替わり電圧Ｂに到達したときに、切り替わり電圧Ａの補正ＴＦＴ２２を備える画素におけるノードＴg24Ｂの電圧Ｖ_g24Ａとの差（ΔＶ_th22’）、
（ｉｉｉ）２つの駆動ＴＦＴ２４の切り替わり電圧の差（ΔＶ_th24）、
（ｉｖ）補正電圧ＶcＡ、ＶcＢとの差（ΔＶc）
は全て等しくなる。

なお、データ電圧Ｖdataとして書き込まれる電圧であるサンプリング電圧が変化した場合でも、傾きが変わらないので、切り替わり電圧差ΔＶ_th22と、補正電圧差ΔＶcが等しくなることには変わりはなく、常にしきい値電圧の変動を補償することができる。

また、実験によれば、データ電圧の電位差は、補償動作後の補正電圧において、２倍に増幅される。従って、データ電圧の範囲を小さくして、十分な駆動ＴＦＴ２４のゲート電圧の差を保持することができ、データ電圧を供給する回路の負荷が小さく作成が容易になるという効果も得られる。

なお、上述のように、容量ラインＳＣの電圧を立ち下げる際の駆動ＴＦＴ２４のゲート電圧変化は、特に補正ＴＦＴ２２のゲート容量値Ｃ_g22と、駆動ＴＦＴ２４のゲート容量値Ｃ_g24、保持容量２８の容量値Ｃｓ、および配線の寄生容量Ｃwの影響を受ける。

上述したＶ_g24の変化のメカニズムについて、電荷の移動量に基づいて説明する。ここで、保持容量２８の容量値をＣｓ、補正ＴＦＴ２２のゲート容量をＣ_g22、駆動ＴＦＴ２４のゲート容量をＣ_g24、補正ＴＦＴ２２のしきい値電圧をＶ_th22、駆動ＴＦＴ２４のしきい値電圧をＶ_th24とするとともに、保持容量２８の容量値Ｃｓ＝補正ＴＦＴ２２のゲート容量Ｃ_g22に設定する。
（ｉ）まず、駆動ＴＦＴ２４のゲート電圧Ｖ_g24＝Ｖdataの状態から、容量ラインＳＣを１２Ｖ下げると、ノードＴg24の電圧Ｖ_g24も１２Ｖ下がるはずである。この変化のみを考慮したＶ_g24をＶ_g24’と表せば、
Ｖ_g24’＝Ｖdata−１２
となる。
（ｉｉ）補正ＴＦＴ２２のゲート容量をＣ_g22とすると、この補正ＴＦＴ２２から流れ出し、保持容量２８に流れ込む電荷量Ｑ_f22は、
Ｑ_f22＝Ｃ_g22×（Ｖdata−｜Ｖ_th22｜）
である。

ここで、本実施形態では、上述のようにＣ_g22＝Ｃｓであり、ノードＴg24の電圧Ｖ_g24は、（Ｖdata−｜Ｖ_th22｜）だけ上昇する。よって、この上昇分を考慮した電圧Ｖ_g24”は、
Ｖ_g24”＝２Ｖdata−１２−｜Ｖ_th22｜
となる。
（ｉｉｉ）さらに、保持容量２８には、駆動ＴＦＴ２４のゲートからも電荷が流れ込む。この電荷量Ｑ_f24は、駆動ＴＦＴ２４の最終的なゲート電圧をＶ_g24として、
Ｑ_f24＝−Ｃ_g24’×（Ｖ_g24＋｜Ｖ_th24｜）
となる。ここで、Ｃ_g24’は、駆動ＴＦＴ２４におけるオフ時とオン時の容量差であり、ＳＰＩＣＥ（スパイスシミュレータ）のＭＥＹＥＲの式を用いて計算したＣ_g24’＝Ｃ_g24×２／３の値を用いた。
（ｉｖ）駆動ＴＦＴ２４のゲート電圧Ｖ_g24は、電荷Ｑ_f24が保持容量２８に流れ込んだ分だけ、ずれた電圧とすればよい。従って、
Ｖ_g24＝Ｖ_g24”＋Ｑ_f24／Ｃ_g22
＝Ｖ_g24”−Ｃ_g24’（Ｖ_g24＋｜Ｖ_th24｜）／Ｃ_g22
これを書き直すと、最終Ｖ_g24は、
（１＋Ｃ_g24’／Ｃ_g22）Ｖ_g24
＝２Ｖdata−１２−｜Ｖ_th22｜−（Ｃ_g24’／Ｃ_g22）｜Ｖ_th24｜
となる。

Ｖ_th22＝Ｖ_th24＝Ｖ_thであれば、
Ｖ_g24＝−｜Ｖ_th｜＋（２Ｖdata−１２）／（１＋Ｃ_g24’／Ｃ_g22）
となる。

この式における右辺第二項は、レイアウト寸法による固定値なので、Ｖ_g24はＶ_th分ずれることになり、駆動ＴＦＴ２４のしきい値電圧Ｖ_thにずれがあってもこれを補償することができることになる。

なお、厳密には、配線に対する寄生容量についても、考慮する必要があり、これを考慮して、設定するとよい。また、電源電圧Ｐvddが０Ｖでない場合には、その値を考慮すればよい。

また、補正ＴＦＴ２２のしきい値電圧Ｖ_th22と、駆動ＴＦＴ２４のしきい値Ｖ_th24が異なる場合にも、駆動ＴＦＴ２４のしきい値Ｖ_th24だけ、そのゲート電圧Ｖ_g24がずれるのが望ましい。このためには、上述の式におけるＣ_g24’／Ｃ_g22を調整すればよい。ただし、あまり大きな調整は、困難であり、なるべく
Ｖ_th22＝Ｖ_th24となるようにＴＦＴを形成することが好ましい。

次に、本発明の実施形態に係る画素回路における各種容量の関係について、さらに図４を参照して説明する。本実施形態に係る画素回路には、保持容量Ｃｓの他、上述の補正ＴＦＴ２２のゲート容量Ｃ_g22、駆動ＴＦＴ２４のゲート容量Ｃ_g24や各種の寄生容量が接続されている。例えば、図４のように、補正ＴＦＴ２２のドレインと駆動トランジスタ２４のゲートとの接続点（ノード）Ｔg24と電源ラインＰＬとの間の寄生容量Ｃ_w1、補正ＴＦＴ２２のソースと選択ＴＦＴ２０のソースとの接続部と電源ラインＰＬとの間の寄生容量Ｃ_w2が存在する。これらの寄生容量と図３のノードＴg24の電圧Ｖ_g24の低下の傾きαとの関係を示すと、図３において、データ電圧Ｖdataから切り替わり電圧（Ａ又はＢ）に到達する迄の傾きα₁は、
α₁＝Ｃｓ／（Ｃ_w1＋Ｃ_w2＋Ｃｓ＋Ｃ_g22）
で示すことができる。これらの寄生容量（Ｃ_w1、Ｃ_w2、Ｃ_g22）の全てにそれぞれ一定の電荷が充電された状態から、保持容量Ｃｓに電荷が流れ込むため、ゲート電圧Ｖ_g24の低下する傾きα₁は、このような式で表される。

次に、図３において、切り替わり電圧到達後、駆動ＴＦＴ２４がオンするまでの期間のノードＴg24の電圧Ｖ_g24の低下の傾きα₂は、
α₂＝Ｃｓ／（Ｃｓ＋Ｃ_w1）
で表される。これは、切り替わり電圧到達後には、補正ＴＦＴ２２がオフとなり、そのゲート容量Ｃ_g22と、そのソースと電源ラインＰＬとの間の寄生容量Ｃ_w2が、電気的に保持容量２８（容量値Ｃｓ）から切り離されるからである。
ここで、上述のように、α₂＝２×α₁に設定されている。
従って、Ｃｓ＝Ｃ_g22−Ｃ_w1＋Ｃ_w2を満たすように保持容量２８の容量Ｃｓを設定することで、容量ラインＳＣの電圧を立ち下げた際、補正ＴＦＴ２２のオンからオフへの切り替わりによって、駆動ＴＦＴ２４のゲート電圧Ｖg24の降下の傾きα₂をα₁の２倍に設定することができ、駆動ＴＦＴ２４のしきい値電圧変動の適切な補償を行うことができる。

また、図３に示すように、駆動ＴＦＴ２４がオンした後の傾きα₃は、
α₃＝Ｃｓ／（Ｃｓ＋Ｃ_w1＋Ｃ_g24）
で表される。

Ｃ_g24は、上述のように駆動ＴＦＴ２４のゲート容量であり、駆動ＴＦＴ２４がオンすることで、この容量Ｃ_g24は保持容量２８に接続され、電圧降下の傾きα₃は、この容量Ｃ_g24の影響も受けることになる。この駆動ＴＦＴ２４がオンするタイミングｔ_on24は、上述のように駆動ＴＦＴ２４の切り替わり電圧、即ちそのしきい値電圧Ｖ_th24によらず、各画素で同時である。具体的には、各補正ＴＦＴ２２がそのしきい値Ｖ_th22のばらつきに応じたタイミングでそれぞれオフすることで、各画素回路で、ゲート電圧Ｖg24が、電源電圧ＰvddからそれぞれのＶ_th24に応じた分だけ低い電圧に同時に到達したタイミングである。

次に、このような画素回路を備える画素のレイアウトについて、図５及び図６を参照して説明する。図５は、１画素における概略平面構造、図６（ａ）及び（ｂ）は、図５のＡ−Ａ線、Ｂ−Ｂ線に沿った概略断面構造をそれぞれ示す。

ガラスなどの透明な絶縁基板１００の上にはバッファ層１０２が形成されており、その上に形成され、かつ多結晶シリコンからなる各ＴＦＴの能動層、及び容量電極を構成する半導体層（１２０、１２４、２８ｅ）は、図５において、破線で示している。また、図５において、上記半導体層よりも上方に形成され、Ｃｒなどの高融点金属材料が用いられたゲートラインＧＬ、容量ラインＳＣ及び補正ＴＦＴ２２のゲート電極２２ｇ、駆動ＴＦＴ２４のゲート電極２４ｇは、一点鎖線で示す。また、半導体層や上記ＧＬ、ＳＣよりも上方に形成され、Ａｌなどの低抵抗金属材料が用いられたデータラインＤＬ、電源ラインＰＬ、これらたと同層の金属配線２４ｗは、実線で示している。

図５に示すレイアウトでは、各画素は、表示装置の水平（Ｈ）方向に沿って形成されるゲートラインＧＬの行間と、概ね表示装置の垂直（Ｖ）方向に沿って形成されるデータラインＤＬの行間との位置に構成されている。また、電源ラインＰＬは、データラインＤＬとほぼ並んで垂直方向（マトリクスの列方向）に形成されており、各画素領域内では、データラインＤＬとこのデータラインＤＬに接続される画素の有機ＥＬ素子２６との間を通っている。そして、後述するように選択ＴＦＴ２０，補正ＴＦＴ２２及び保持容量２８はデータラインＤＬと電源ラインＰＬとの間、駆動ＴＦＴと有機ＥＬ素子２６は、電源ラインＰＬと隣の列のデータラインＤＬとの間に配置されている。

選択ＴＦＴ２０は、ゲートラインＧＬとデータラインＤＬとの交点付近に形成されている。ゲートラインＧＬからは、画素領域に向かって突出部が形成され、間にゲート絶縁膜１０４を挟んで、ゲートラインＧＬに沿って延びる半導体層１２０の一部分を横切るように覆っている。このゲートラインＧＬからの突出部がＴＦＴ２０のゲート電極２０ｇとなり、半導体層１２０のこのゲート電極２０ｇに覆われた領域がチャネル領域になっている。

選択ＴＦＴ２０に接続されている補正ＴＦＴ２２は、データラインＤＬと電源ラインＰＬとに挟まれた領域にそのチャネル長方向がデータラインＤＬの延在方向（垂直方向）に沿うように配置されている。また、この補正ＴＦＴ２２の能動層は、データラインＤＬと一部が重なるようにデータラインＤＬの下層に形成されている。この補正ＴＦＴ２２と次行のゲートラインＧＬに近接して配置された容量ラインＳＣとの間には、より具体的には該容量ラインＳＣに沿って、保持容量２８が配置されている。また駆動ＴＦＴ２４が、電源ラインＰＬを挟んで補正ＴＦＴ２２の形成領域と反対側の領域（有機ＥＬ素子領域２６側）に配置されており、その能動層を構成する半導体層１２４の少なくともチャネル領域２４ｃは、補正ＴＦＴ２２のチャネル領域２２ｃとできるだけ近接して配置されるようにレイアウトされている。

ここで、本実施形態において、選択ＴＦＴ２０の能動層と、補正ＴＦＴ２２の能動層及び保持容量２８の容量電極２８ｅは、単一の半導体層１２０によって一体的に形成されている（もちろん、それぞれ独立層として、かつそれぞれを所定配線で電気的に接続しても良い）。

選択ＴＦＴ２０の形成領域では、データラインＤＬと半導体層１２０とは、ゲート絶縁膜１０４及び層間絶縁膜１０６を貫通して形成されたコンタクトホールにおいて接続されている。そして、この半導体層１２０は、データラインＤＬの下層領域（データラインＤＬとのコンタクト領域）からゲートラインＧＬに沿って電源ラインＰＬと重なる位置まで延び、重なった位置から電源ラインＰＬの下層を電源ラインＰＬの延在方向に沿って垂直方向に延びる。さらに、この半導体層１２０は、補正ＴＦＴ２２のゲート電極２２ｇと電源ラインＰＬとのコンタクト付近の手前で、電源ラインＰＬの下層位置からゲートラインＧＬの延在方向に平行な方向に曲がり、データラインＤＬに向かって延びる。

なお、選択ＴＦＴ２０の形成領域では、半導体層１２０は、データラインＤＬと接続された不純物注入領域が第１導電領域（例えばドレイン領域２０ｄ）となり、ゲート電極２０ｇと重なり不純物の注入されない真性領域がチャネル領域２０ｃを構成し、このチャネル領域２０ｃを挟んだ反対側に、第１導電領域と同じ導電型の不純物が注入された第２導電領域（例えばソース領域２０ｓ）が構成されている。

電源ラインＰＬの下層からデータラインＤＬに向かって延びた半導体層１２０は、データラインＤＬと再び交差する付近（選択ＴＦＴ２０の第１導電領域２０ｄ付近）でデータラインＤＬの延在方向に曲がり、少なくとも一部が電源ラインＰＬの形成領域に重なりながら（この例ではデータラインＤＬとも一部重なっている）、データラインＤＬと電源ラインＰＬとの間の領域を容量ラインＳＣの形成領域まで垂直方向に延在している。

また、半導体層１２０がデータラインＤＬに沿って配置された領域は、補正ＴＦＴ２２の能動層を構成しており、この能動層のゲート絶縁膜１０４を挟んだ上方には、補正ＴＦＴ２２のゲート電極２２ｇが配置され、このゲート電極２２ｇは、層間絶縁膜１０６に形成されたコンタクトホールを介して電源ラインＰＬに接続されている。このゲート電極２２ｇは、電源ラインＰＬとのコンタクト位置からデータラインＤＬに向かって延び、半導体層１２０（補正ＴＦＴ２２の能動層）と重なる位置で曲がり、データラインＤＬの延在方向に延び、半導体層１２０の上層を覆い、かつデータラインＤＬ及び電源ラインＰＬと一部重なるようにこれらの下層に形成されている。

半導体層１２０のゲート電極２２ｇに覆われた領域は、補正ＴＦＴ２２の不純物のドープされていないチャネル領域２２ｃとなり、チャネル領域２２ｃを挟んで選択ＴＦＴ２０側には該選択ＴＦＴ２０とは異なる導電型の不純物が注入された第１導電領域（ここでは例えばソース領域２２ｓ）が形成され、容量ラインＳＣ側には第１導電領域２２ｓと同一の不純物の注入された第２導電領域（ここではドレイン領域２２ｄ）が形成されている。なお、データラインＤＬ及び電源ラインＰＬとこの補正ＴＦＴ２２の少なくともチャネル領域２２ｃをこれらのラインと一部重ねてそれらの下層に形成することで、補正ＴＦＴ２２をデータラインＤＬと電源ラインＰＬの間の非常に狭い領域内に効率的に配置することが可能となっている。また、ゲート電極２２ｇがそのチャネル領域２２ｃとデータラインＤＬ及び電源ラインＰＬとの層間に配置することでチャネル領域２２ｃがデータラインＤＬから電気的にシールドされており、補正ＴＦＴ２２の動作がデータラインＤＬに印加されるデータ信号の影響を受けることが防がれている。また、少なくとも補正ＴＦＴ２２のゲート電極２２ｇは電源ラインＰＬに接続されているので、この補正ＴＦＴ２２の能動層、特にチャネル領域２２ｃが電源ラインＰＬと重なるように配置されても、チャネル領域２２ｃに対して印加される電圧はゲート電極２２ｇに覆われるのと実質的に変わらない。よって、補正ＴＦＴ２２の能動層の大半の領域を電源ラインＰＬの下層に形成することも可能であり、このような配置とすれば、１画素内での開口率、つまり発光に寄与する有機ＥＬ素子２６の形成面積を最大限大きくすることが可能となる。

半導体層１２０は、補正ＴＦＴ２２の第２導電性領域の形成領域から容量ラインＳＣに向かって延び、容量ラインＳＣと交差する位置で曲がり、容量ラインＳＣの延在方向である水平方向に、この容量ラインＳＣと、間にゲート絶縁膜１０４を挟んで重なるようにパターニングされ、半導体層１２０の容量ラインＳＣと重なる領域が容量電極（第１電極）２８ｅとして機能し、容量ラインＳＣ（第２電極）と、この容量電極２８ｅとが、間にゲート絶縁膜１０４を挟んで対向配置される領域が保持容量２８となっている。

補正ＴＦＴ２２の第２導電領域２２ｄと保持容量２８の容量電極２８ｅとの間には、層間絶縁膜１０６及びゲート絶縁膜１０４に形成されたコンタクトホールを介して金属配線２４ｗが接続されている。この金属配線２４ｗは、容量ラインＳＣの延在方向に沿って形成され、層間絶縁膜１０６に形成されたコンタクトホールにおいて、駆動ＴＦＴ２４のゲート電極２４ｇと接続されている。

駆動ＴＦＴ２４のゲート電極２４ｇは、金属配線２４ｗとのコンタクト領域から自行のゲートラインＧＬの形成方向（図では上方向）に向かって延び、途中で電源ラインＰＬの下層を横切り、電源ラインＰＬの有機ＥＬ素子２６側にこの電源ラインＰＬの延在方向に沿って形成されている。

ここで、電源ラインＰＬは、補正ＴＦＴ２２のゲート電極２２ｇとのコンタクト領域付近からデータラインＤＬに近づくように曲がり、上記金属配線２４ｗの近くでは、その形成領域を迂回するよう有機ＥＬ素子２６側に曲がり、駆動ＴＦＴ２４の能動層を構成する半導体層１２４とのコンタクト付近からは次行の画素に向かって垂直方向に延びている。そして、駆動ＴＦＴ２４は、電源ラインＰＬがデータラインＤＬ側に近づくことで有機ＥＬ素子２６との間に形成されたスペースに形成されている。

駆動ＴＦＴ２４の能動層を構成する半導体層１２４には、上方がゲート電極２４ｇに覆われた領域にチャネル領域２４ｃが形成され、電源ラインＰＬとの接続側には第１導電領域（ここではソース領域２４ｓ）が形成され、さらに、有機ＥＬ素子２６との接続側に第２導電領域（ここではドレイン領域２４ｄ）が形成されている。チャネル領域２４ｃは、不純物のドープされない真性領域で、その両側に形成される第１及び第２導電領域（２４ｓ及び２４ｄ）には、上記補正ＴＦＴ２２と同一の導電型の不純物がドープされている。なお、駆動ＴＦＴ２４の第１導電領域２４ｓは、層間絶縁膜１０６及びゲート絶縁膜１０４に形成されたコンタクトホールにおいて、電源ラインＰＬと接続されている。また駆動ＴＦＴ２４の第２導電領域２４ｄは、層間絶縁膜１０６及びゲート絶縁膜１０４に形成されたコンタクトホールにおいて、例えば上記電源ラインＰＬなどと同一材料からなる接続電極２４ｅと接続されている。

また、図６（ａ），（ｂ）に示すように、データラインＤＬ、電源ラインＰＬ上記金属配線２４ｗ、接続電極２４ｅを覆う基板全面には、上面を平坦にするための有機樹脂などからなる平坦化絶縁層１０８が形成されている。そして、この平坦化絶縁層１０８には、上記駆動ＴＦＴ２４に接続された接続電極２４ｅの形成領域においてコンタクトホールが形成されており、このコンタクトホールを介して、平坦化絶縁層１０８の上に形成された有機ＥＬ素子２６の第１電極２６２（ここでは陽極）と、接続電極２４ｅとが接続されている。なお、接続電極２４ｅを設けない場合には、駆動ＴＦＴ２４の第２導電領域２４ｄの形成領域において平坦化絶縁層１０８及び層間絶縁膜１０６及びゲート絶縁膜１０４を貫通するコンタクトホールを形成し、有機ＥＬ素子２６の第１電極２６２と第２導電領域２４ｄとを直接接続する。

図６（ｂ）に示すように、有機ＥＬ素子２６は、基板側に形成され、駆動ＴＦＴ２４に接続される画素毎に個別パターンの第１電極２６２と、第２電極２６４との間に、発光素子層２７０を備える。第１電極２６２は例えばＩＴＯ（Indium Tin Oxide）等の透明な導電性金属酸化物等を用いて形成することができ、ここでは陽極（正孔注入電極）として機能する。第２電極２６４は、例えばＡｌやＡｇ等の仕事関数の小さい金属材料や、そのような金属材料と上記ＩＴＯなどとの積層構造によって構成でき、ここでは陰極（電子注入電極）として機能する。なお、画素毎に個別パターンに形成された第１電極２６２のエッジ部分を、平坦化絶縁層１０８のさらに上層に形成された第２平坦化絶縁層１１０によって覆い、非常に薄く形成される発光素子層２７０の上に形成される第２電極２６４とこの第１電極２６２とが短絡することを防止している。

発光素子層２７０は、この例では正孔輸送層２７２、発光層２７４、電子輸送層２７６の３層構造である。３層構造には限らず、用いる有機材料などにより、発光機能を備えた単独層でも、２層でも、また４層以上の積層構造あっても良い。発光素子層２７０として、多層構造を採用する場合に、全層を各画素共通で形成しても良いし、多層のうちの一部又は全層、例えば、図６（ｂ）に示すように、発光層２７４のみを第１電極２６２と同様の画素毎に個別パターンとしても良い。

このような構成の有機ＥＬ素子２６は、本実施形態においては、電源ラインＰＬから駆動ＴＦＴ２４を介して第１電極２６２に供給される電流が、第２電極２６４との間に流れ、電流量に応じた輝度で発光素子層で発光が起きる。なお、発光は、第１電極２６２から注入される正孔と第２電極２６４から注入される電子が発光素子層中で再結合し、これによって励起された発光分子が基底状態に戻る際に発光することで得られ、ここでは、透明な第１電極２６２及び基板１００を透過して基板から外部に射出され、視認される。

本実施形態においては、上述のように電源ラインＰＬを挟んで上記補正ＴＦＴ２２と駆動ＴＦＴ２４が、できるだけ近接して配置されるようにレイアウトされている。特に、補正ＴＦＴ２２のチャネル領域２２ｃと、駆動ＴＦＴ２４のチャネル領域２４ｃは、そのチャネル領域の少なくとも一部が垂直方向において互いに並ぶように形成されている。

本実施形態において画素内に形成される各ＴＦＴの能動層は、プラズマＣＶＤなどによって形成された非晶質シリコン層に対し、ライン状に整形されたパルスレーザ（図５参照）を、その長手方向が水平方向に一致するように設定し、その幅方向に所定ピッチずつずらしながら順次照することで多結晶化アニールして得た低温多結晶シリコン（ＬＴＰＳ）層を用いる。レーザビームの走査方向は、そのレーザビームの幅方向であって、かつデータラインＤＬ等の延在方向である垂直方向に一致させる。図５に示すように、補正ＴＦＴ２２と駆動ＴＦＴ２４の各チャネル領域２２ｃ、２４ｃは、そのチャネル長方向がデータラインＤＬ等の延在方向、つまりレーザビームの走査方向に一致するように配置されている。従って、レーザビームの走査ピッチを補正ＴＦＴ２２及び駆動ＴＦＴ２４のチャネル長よりも小さくすることにより、いずれのチャネル領域２２ｃ、２４ｃに対してもそのチャネル長方向において、チャネルを横切るように（チャネル幅方向に）必ず複数回レーザビームが照射されることとなる。これにより、各レーザビームのエネルギにばらつきが生じた場合でも、いずれのチャネル領域２２ｃ、２４ｃについても複数のレーザビームが照射されるので、全チャネル長方向において受けたエネルギの総量のばらつきをどの画素においても小さくすることができる。
また、いわゆるレーザアニールによって形成された多結晶シリコン層をＴＦＴの能動層に用いる場合に、同一のパルスレーザビームを補正ＴＦＴ２２及び駆動ＴＦＴ２４のチャネル領域２２ｃ、２４ｃとなる領域に同時に照射するように、チャネル領域２２ｃ、２４ｃとを近接配置することで、ＴＦＴ特性（特にしきい値）に大きな影響を与える多結晶化状態を両ＴＦＴで等しくすることが容易となる。

ここで、ライン状に整形されたパルスレーザの１つの照射エリアは、例えば、長手方向が１０ｃｍ〜３０ｃｍの長さで、そのパルス幅は３００μｍ程度である。そして、このような大きさのパルスレーザの走査ピッチは、例えば２５μｍ程度、つまり、２５μｍずつパルスレーザの照射位置をずらしながら非晶質シリコンを多結晶化する。また、補正ＴＦＴ２２のチャネル領域２２ｃと駆動ＴＦＴ２４のチャネル領域２４ｃを、単に近接配置されるだけでなく、垂直方向に交差する方向に引いた同一直線上に少なくとも一部が並ぶように配置することで、同一のパルスレーザを各チャネル領域２２ｃ、２４ｃに照射することが可能となる。さらに、補正ＴＦＴ２２及び駆動ＴＦＴ２４のいずれも、そのチャネル長が少なくとも３０μｍ以上、より好ましくは４０μｍ以上に設定することで、チャネル形成領域に対し、上記のような大きさのパルスレーザを上記のようなピッチで画素の垂直方向に沿って走査することで、確実に少なくとも１つ以上の同一のパルスレーザを２つのＴＦＴのチャネル領域２２ｃ、２４ｃに照射することができる。

さらに、同一導電型の不純物は、各ゲート電極２２ｇ、２４ｇをマスクとして半導体層１２０及び１２４に同時に注入するが、形成位置が非常に近いので、不純物の注入条件（注入濃度、注入エネルギ等）を揃えることができ、この観点からも補正ＴＦＴ２２と駆動ＴＦＴ２４の特性を等しくすることを可能としている。

画素領域内を以上説明したようなレイアウトとすることにより、画素領域の水平方向の片側領域（図５の画素では左側にデータラインＤＬ及び電源ラインとＴＦＴ２０，２２，２４等の回路素子が配置され、残りの片側（図５の画素では右側）に有機ＥＬ素子２６が配置されており、全体として効率的な配置が可能となっている。具体的には、このようなレイアウトにより各画素領域内で有機ＥＬ素子２６をできる限り大きく形成することができ、表示装置としての開口率の向上に寄与できる。また、発光効率や要求輝度を考慮して発光色毎に画素面積を替えて各画素の寿命を揃える場合にも、ＴＦＴ２０，２２，２４、保持容量２８等の面積やレイアウトを変更することなく、有機ＥＬ素子２６の面積のみの変更が容易であり、設計効率の向上が図れている。

なお、図５に示すレイアウトでは、マトリクス配置された画素は、行毎に、同色画素の位置が所定ピッチだけ水平方向にずれたいわゆるデルタ配列が採用されており、一本のデータラインＤＬが、同色画素にデータ信号Ｖdataを供給する場合には、図５に示すようにデータラインＤＬは、マトリクスの列方向に蛇行しながら延び、ラインの左右に交互に配置される同色画素の選択ＴＦＴ２０に接続されることとなる。このようなレイアウトが採用されていることにより、図５に示す画素の次の行の画素では、上記有機ＥＬ素子２６は、図５とは逆に画素の左側、ＴＦＴ２０，２２，２４等は画素の右側に配置されている。もちろん、以上に説明したレイアウトは、デルタ配列には限らず、ストライプ配列にも適用可能であり、その場合、行毎に有機ＥＬ素子と、これを制御するためのＴＦＴ等の位置関係は左右反転しない。

ここで、本実施形態の補正ＴＦＴ２２は、図５に示すように半導体層で構成されるチャネル領域２２ｃの幅（チャネル幅）がそのチャネル長方向で変化している。具体的には、図５においては、選択ＴＦＴ２０に近い方（図の上側）で幅が広く、保持容量２８及び駆動ＴＦＴ２４との接続側（図の下側）で幅が狭くなっている。このように補正ＴＦＴ２２のチャネル幅がそのチャネル長方向において少なくとも他と異なる部分を設けることで、補正ＴＦＴ２２の配置の自由度を大きくできる。なお、補正ＴＦＴ２２の特性としては、最も狭いチャネル幅を基準に考えることができる。このように補正ＴＦＴ２２の配置自由度が高まることで、他の回路素子である駆動ＴＦＴ２４のゲート電極２４ｇのレイアウトなどを効果的に行える。また、配置の自由度を大きくするためには、チャネル領域を形成する半導体層の幅（チャネル幅方向）を変更することが好適であり、他の選択ＴＦＴ２０，駆動ＴＦＴ２４等のチャネル幅を変更してより配置の自由度を高めることも可能である。

また、上述したように、実施形態に係る画素回路は、マトリクス状に配置され、表示装置が構成される。多くの場合、ガラス基板上に、有機ＥＬ素子を含む画素領域と、その周辺に各画素を駆動するための周辺ドライバ回路が形成されるが、手順としては、まず、基板上に画素領域における有機ＥＬ素子以外の回路素子と、周辺ドライバ回路とを形成し、その後、それらの回路素子の上方に有機ＥＬ素子を形成し、さらに素子側から封止基板をガラス基板１００に被せて接着することで有機ＥＬパネルが得られる。なお、実施形態の画素回路は、このような有機ＥＬパネルには限定されず、その他の各種の表示装置に適用が可能である。特に各画素に電流駆動型の表示素子とこの素子を制御するための回路（ＴＦＴ）が形成される場合に適用することで同様の効果を得ることができる。

次に、本実施形態では、選択ＴＦＴ２０、補正ＴＦＴ２２は、マルチゲート化することがさらに好適である。これは、特に多結晶シリコン層を能動層に用いたＴＦＴに多いリーク電流を低減するために有効だからである。リーク電流は、本実施形態では、補正ＴＦＴ２２、選択ＴＦＴ２０がオフの時にこれらＴＦＴを介し、データラインＤＬに向けて流れる電流であり、これらＴＦＴをマルチゲート化することで、リーク電流を抑制することができる。図７に示すように補正ＴＦＴ２２のみをマルチゲート化してもよいし、選択ＴＦＴ２０のみをマルチゲート化してもよい。もちろん図９に示すように両方をマルチゲート化してもよい。

図７は、補正ＴＦＴ２２をマルチゲート化した場合の等価回路を示し、図８はこの等価回路を実現するレイアウトの一例を示す平面図である。図７の例では、補正ＴＦＴ２２としては、いわゆるダブルゲート構造が採用されている。具体的には、ノードＴg24と選択ＴＦＴ２０との間に、ノードＴg24にドレインが接続された第１補正ＴＦＴ２２−１と、この第１補正ＴＦＴ２２−１と選択ＴＦＴ２０との間に設けられた第２補正ＴＦＴ２２−２の２つが設けられている。第１及び第２補正ＴＦＴ２２−１，２２−２のゲートは、共に電源ラインＰＬに接続され、第１及び第２補正ＴＦＴ２２−１，２２−２のソースドレインは、選択ＴＦＴ２０とノードＴg24との間に電気的に直列接続されている。このような接続関係とすることにより、駆動ＴＦＴ２４と選択ＴＦＴ２０との間のオフリーク耐性が高まり、保持容量２８に保持される駆動ＴＦＴ２４のゲート電圧Ｖ_g24がデータラインＤＬにリークして適正な値から変動してしまうことを効果的に防止することができる。

具体的に説明すると、補正ＴＦＴ２２を分割することで、第１及び第２補正ＴＦＴ２２−１と、２２−２の接続点に、選択ＴＦＴ２０のソース側の電圧Ｖ_s20（補正ＴＦＴ２２−２のソース電圧Ｖ_d22-2）と、ノードＴg24の電圧Ｖ_g24とが分圧されて、その間の値の電圧Ｖmが第１補正ＴＦＴ２２−１のソース電圧となる。ＴＦＴのオフリーク電流は、ＴＦＴのドレインソース間電圧Ｖdsが１Ｖ低くなると約１桁低減する。従って、補正ＴＦＴ２２を分割することで、ノードＴg24にドレインの接続される第１補正ＴＦＴ２２−１のドレインソース間電圧Ｖdsを小さくできオフリーク電流が低減される。

なお、図７のように、補正ＴＦＴ２２をマルチゲート化した場合において、駆動ＴＦＴ２４のゲートにその導電領域（ここではドレイン）が接続される第１補正ＴＦＴ２２−１のチャネル領域のサイズは、他方の例えば第２補正ＴＦＴ２２−２のチャネル領域のサイズと同一とする必要はない。

例えば、第１補正ＴＦＴ２２−１のチャネル領域のサイズを第２補正ＴＦＴ２２−２のチャネル領域のサイズよりも小さくすることにより、第１補正ＴＦＴ２２−１のゲート容量Ｃg22-1を小さくできる。補正ＴＦＴ２２のオフ時に、そのゲート容量Ｃg22から保持容量２８に流れ込む電荷量が多いと、ノードＴg24の電位が長時間にわたって高く維持され、容量ラインＳＣの立ち下げに追随した電圧低下速度が遅くなる。よって、第１補正ＴＦＴ２２のチャネルサイズを小さくすることで、オフ時において、保持容量２８に流れ込む第１補正ＴＦＴ２２−１のゲート容量Ｃg22-1からの電荷量を少なくし、ノードＴg24の電圧を速く低下させることができる。この場合、第１補正ＴＦＴ２２−１のチャネル領域のチャネル長をＬ１、チャネル幅をＷ１、第２補正ＴＦＴ２２−２のチャネル領域のチャネル長をＬ２、チャネル幅をＷ２とすると、Ｗ１×Ｌ１＜Ｗ２×Ｌ２を満たすことが好ましい。

第１補正ＴＦＴ２２−１のチャネル長Ｌ１は、オフリーク低減の要求を最低限満たす程度にできるだけ短くし、チャネル幅Ｗ１は、レイアウトの制約から許される範囲でできるだけ大きくする。第２補正ＴＦＴ２２−２のチャネル長Ｌ２は、長い方が、この第２補正ＴＦＴ２２−２のゲート容量Ｃg22-2からノードＴg24への電荷の流出を遅くすることができるが、そうするとＴＦＴのオン抵抗が大きくなってデータの書き込み時間が長くなる。よって、Ｌ２／Ｗ２の値が小さくなるように、つまり、Ｌ２を長くした分、幅Ｗ２を大きくすることが好適である。従って、この観点からも上記Ｗ１×Ｌ１＜Ｗ２×Ｌ２を満たすことが好適である。

図８は、上記のように補正ＴＦＴ２２をマルチゲート化した場合のレイアウトの一例を示す平面構成である。図８の例においても、選択ＴＦＴ２０の能動層と補正ＴＦＴ２２の能動層は、同一半導体層によって一体的に形成されているが、説明のため、第１補正ＴＦＴ２２−１，２２−２の能動層を構成する半導体層には図中１２２の符号を付している。この半導体層１２２は、上述の図５のレイアウトと同様に、データラインＤＬに沿って隣接行方向に向かって（図では下方）延びている。

補正ＴＦＴ２２−１，２２−２のゲート電極２２ｇ（２２ｇ１、２２ｇ２）は、共通で、電源ラインＰＬの下層領域で該電源ラインＰＬと接続されている。そして、このゲート電極２２ｇは、電源ラインＰＬとのコンタクト位置からデータラインＤＬに向かって水平方向に延び、能動層１２２の上方を横切る領域が第２補正ＴＦＴ２２−２のゲート電極２２ｇ２となり、ここから更にデータラインＤＬの形成領域まで延び、データラインＤＬを横切った直後に折り返してデータラインＰＬの下をくぐる。データラインＤＬをくぐった付近でゲート電極２２ｇは再び能動層１２２の上方を覆うようにデータラインＤＬの延在方向に沿って次行の画素方向に向かって延び、ここで能動層１２２と重なる領域が第１補正ＴＦＴ２２−１のゲート電極２２ｇ１となる。なお、この第１補正ＴＦＴ２２−１のゲート電極２２ｇ１は電源ラインＰＬと、能動層１２２との層間に形成され、能動層１２２をその上方に形成されている電源ラインＰＬ及びデータラインＤＬから電気的に遮蔽している。

このようにゲート電極２２ｇをＵ字型に折り返すパターンとすることでデータラインＤＬに沿って垂直方向に延びる半導体層１２２の上方を例えば２カ所で覆うことで、ゲート電極２２ｇにそれぞれ覆われた位置にそれぞれチャネル領域２２ｃ２，２２ｃ１を形成することができる。半導体層１２２は、第２補正ＴＦＴ２２−２の選択ＴＦＴ２０のソース領域２０ｓとの接続側から順にソース領域２２ｓ２、チャネル領域２２ｃ２（ゲート電極２２ｇ２の下層領域）、第２補正ＴＦＴ２２−２のドレイン領域２２ｄ２及び第１補正ＴＦＴ２２−１のソース領域２２ｓ１、チャネル領域２２ｃ１（ゲート電極２２ｇ１の下層）、第１補正ＴＦＴ２２−１のドレイン領域２２ｄ１が形成されている。そして、第１補正ＴＦＴ２２−１のドレイン領域２２ｄ１は、保持容量２８の容量電極２８ｅと接続され（同一半導体層）、また金属配線２４ｅを介して駆動ＴＦＴ２４のゲート電極２４ｇと接続されている。

図８に示すようなレイアウトを採用すれば、補正ＴＦＴ２２をマルチゲート化（ここではダブルゲート化）しても、その設置面積の増大を極力抑えることができる。

図９は、補正ＴＦＴ２２だけでなく上述の選択ＴＦＴ２０についてもマルチゲート化した場合の回路構成例を示す。また、図１０は、図９のような回路構成を採用した場合の実際のレイアウトの一例を示す平面図である。図９の例では、選択ＴＦＴをデータラインＤＬに対して直列接続された２つの選択ＴＦＴ２０−１，２０−２より構成している。なお、２つの選択ＴＦＴ２０−１，２０−２のゲートは、共にゲートラインＧＬに接続されている。

選択ＴＦＴ２０をマルチゲート化するためには、図５等に示すような選択ＴＦＴ２０をシングルゲートで構成したレイアウトに簡単な変更を加えることで容易に対応することができる。例えば、図１０にも示すように、選択ＴＦＴ２０の能動層を構成する半導体層１２０は、選択ＴＦＴ２０の形成領域付近において、データラインＤＬから電源ラインＰＬで折り返すようなＵ字型（コ字型）の形状となっている。従って、ゲートラインＧＬから突出形成されるゲート電極２０ｇのパターンを、図１０に点線で示すようにさらに延長し、電源ラインＰＬから折り返した半導体層１２０の上層に重なるようにすればよい。このようにゲート電極２０ｇを延ばし、Ｕ字型に折り返す半導体層１２０のゲートラインＧＬとの近接側と、折り返し側の２カ所にゲート電極２０ｇ１，２０ｇ２を形成し、それぞれの下層にチャネル領域２０ｃ１，２０ｃ２を形成することで、電気的にはデータラインＤＬにその能動層が直列接続したダブルゲート型の選択ＴＦＴ２０を容易に形成することができる。また、図１０にさらに示すように、ゲート電極２０ｇの途中から更に水平方向に突出部を設け、能動層のＵ字底辺部分の上層をこの突出部が覆うようにすることでさらに３つの能動層がデータラインＤＬに直列接続されたトリプルゲート型の選択ＴＦＴ２０を得ることもできる。

図１１は、選択ＴＦＴ２２のマルチゲート（ダブルゲート）化の別のレイアウト例を例を示す。図１１のレイアウトでは、水平方向に延びるゲートラインＧＬから、データラインＤＬとのコンタクト領域からこのゲートラインＧＬに沿って水平方向に配置された半導体層１２０に向かって、２つのゲート電極２０−１ｇ、２０−２ｇが並んで突出形成されている。この例では、マルチゲートの選択ＴＦＴ２０のチャネル領域２０ｃ１，２０ｃ２は、ゲートラインＧＬの延在方向である水平方向に並んで配置されている。

以上図９及び図１０又は図１１に示すように、補正ＴＦＴ２２だけでなく、選択ＴＦＴ２０もマルチゲート化することで、オフリーク電流をさらに効果的に抑制することができる。

図１２には、更に別の回路構成例が示されている。図１２に示す１画素あたりの等価回路構成では、データラインＤＬに一端（第１導電領域：例えばドレイン）が接続された選択ＴＦＴ２０の他端（第２導電領域：例えばソース）と、前記補正ＴＦＴ２２の第１導電領域（例えばソース）との間に、ゲートが容量ラインＳＣに接続されたリーク電流抑止ＴＦＴ３０をさらに備えている。このリーク電流抑止ＴＦＴ３０は、ｎチャネル型であり、補正ＴＦＴ２２とは、逆極性となっている。

このリーク電流抑止ＴＦＴ３０は、容量ラインＳＣがＨレベルの時にオンし、Ｌレベルの時にオフする。従って、ゲートラインＧＬがＨレベルの期間はオンしており、データラインＤＬのデータ電圧Ｖdataを駆動ＴＦＴ２４のゲートに書き込むことについては、問題を生じない。一方、データの書き込み終了した後においては、容量ラインＳＣがＬレベルに下がるためオフする。即ち、容量ラインＳＣが立ち下がり、駆動ＴＦＴ２４のゲート電位が低電圧となった場合において、このリーク電流抑止ＴＦＴ３０はオフ状態を維持し、このときのデータラインＤＬから駆動ＴＦＴ２４のゲートに向けて流れるリーク電流を効果的に抑止することができる。従って、表示装置内の複数の画素における各発光輝度の均一をさらに向上することが可能となる。なお、図１２に示す構成において、さらに補正ＴＦＴ２２をマルチゲート化してさらなるオフリーク電流の低減を図っても良いが、回路素子の増加は開口率の低下を招く。よって開口率を最大限大きくとれ、かつ各画素での発光輝度の均一化が可能な範囲で、さらに補正ＴＦＴをマルチゲート化するかどうかを決定することが好適である。

本発明の実施形態に係る画素回路の構成を示す図である。本発明の実施形態に係るゲートラインＧＬ、容量ラインＳＣに印加される信号のタイミングを示す図である。本発明の実施形態に係るゲート電圧Ｖ_g24の変化状態を示す図である。本発明の実施形態に係る画素回路に存在する容量を説明するための図である。本発明の実施形態に係る画素の平面構成の一例を示す図である。図５のＡ−Ａ線及びＢ−Ｂ線に沿った概略断面構成図である。本発明の実施形態に係る補正ＴＦＴをマルチゲート化した場合の１画素あたりの等価回路を示す図である。図７に示す等価回路を実現するレイアウトの一例を示す概略平面図である。本発明の実施形態に係る選択ＴＦＴ及び補正ＴＦＴの両方をマルチゲート化した場合の等価回路を示す図である。図９に示す等価回路を実現するレイアウトの一例を示す図である。図１０に示すレイアウトの他の例を示す図である。本発明の実施形態に係る更に別の回路構成例を示す図である。従来の画素回路の構成を示す図である。

符号の説明

２０選択ＴＦＴ、２０ｇ（２０ｇ１，２０ｇ２）ゲート電極、２２補正ＴＦＴ、２２−１第１補正ＴＦＴ、２２−２第２補正ＴＦＴ、２２ｇ（２２ｇ１，２２ｇ２）ゲート電極、２４駆動ＴＦＴ、２０ｃ、２２ｃ、２４ｃチャネル領域、２０ｄ、２２ｄ、２４ｄドレイン領域、２０ｓ、２２ｓ、２４ｓソース領域、２４ｗ金属配線、２６有機ＥＬ素子、２８保持容量、２８ｅ容量電極（第１電極）、３０リーク電流抑止ＴＦＴ、１００透明基板、１０２バッファ層、１０４ゲート絶縁層、１０６層間絶縁層、１０８平坦化絶縁層、１１０第２平坦化絶縁層、２６２第１電極（陽極）、２６４第２電極（陰極）、２７０発光素子層。

Claims

第１導電領域がデータラインに接続され、制御端に選択信号が入力される選択トランジスタと、
第１導電領域が前記選択トランジスタの第２導電領域に接続され、制御端が所定電圧の第１電源に接続された補正トランジスタと、
制御端が前記補正トランジスタの第２導電領域に接続され、第１導電領域が電流供給源としての第２電源に接続された駆動トランジスタと、
第１電極が前記駆動トランジスタの制御端に接続され、第２電極がパルス電圧ラインに接続された保持容量と、
前記駆動トランジスタに流れる電流によって動作する被駆動素子と、
を有し、
前記補正トランジスタは、
前記パルス電圧ラインの電圧の変動に応じて前記駆動トランジスタの制御端電圧が変化し、これに応じて前記駆動トランジスタがオン状態となる際の前記制御端電圧を、該補正トランジスタの動作しきい値及びゲート容量に基づいて制御し、
前記保持容量は、前記補正トランジスタの前記ゲート容量値に基づいた容量値を備えることを特徴とする画素回路。
複数の画素がマトリクス状に配列された表示装置であって、
各画素は、
供給電流に応じた動作をする表示素子と、
データラインに第１導電領域が接続され、制御端に選択信号が入力される選択トランジスタと、
第１導電領域が電源ラインに接続され、前記表示素子に電力を供給する駆動トランジスタと、
制御端が所定電圧の第１電源に接続され、第１導電領域が前記選択トランジスタの第２導電領域に接続され、第２導電領域が前記駆動トランジスタの制御端に接続された補正トランジスタと、
第１電極が、前記駆動トランジスタの制御端及び前記補正トランジスタの第２導電領域に接続され、第２電極がパルス電圧ラインに接続された保持容量と、
を有し、
前記補正トランジスタは、
前記駆動トランジスタと同一導電型トランジスタであり、かつ、
前記パルス電圧ラインの電圧の変動に応じて前記駆動トランジスタの制御端電圧が変化し、これに応じて前記駆動トランジスタがオン状態となる際の前記制御端電圧を、該補正トランジスタの動作しきい値及びゲート容量に基づいて制御し、
前記保持容量は、前記補正トランジスタの前記ゲート容量値に基づいた容量値を備え、
前記表示素子には前記駆動トランジスタがオンして流した電流に応じた電流が供給されることを特徴とする表示装置。
請求項１又は請求項２に記載の画素回路又は表示装置において、
前記補正トランジスタは、前記選択トランジスタがオン制御されて、前記駆動トランジスタの制御端にデータラインからデータ電圧を印加する際に、オン状態となり、前記選択トランジスタがオフ制御された後に、前記パルス電圧ラインの電圧を変化させ、この電圧変化に応じて前記保持容量を介して前記駆動トランジスタの制御端電圧がシフトすることでオフして前記駆動トランジスタの制御端電圧の変化速度を変更することを特徴とする画素回路。
請求項１〜請求項３のいずれか一項に記載の画素回路又は表示装置において、
前記保持容量の容量値は、さらに、前記補正トランジスタの第１導電領域及び第２導電領域にぞれぞれ電気的に接続される配線の寄生容量にも基づいた容量値を備えることを特徴とする画素回路又は表示装置。
請求項１〜請求項４のいずれか一項に記載の画素回路又は表示装置において、
前記保持容量の容量値Ｃｓは、前記補正トランジスタのゲート容量をＣｇ、前記補正トランジスタの第２導電量領域に電気的に接続される駆動トランジスタの制御端との間の配線の寄生容量をＣ_w1、前記補正トランジスタの第１導電領域に接続される配線の寄生容量をＣ_w2とした場合に、
Ｃｓ＝Ｃｇ−Ｃ_w1＋Ｃ_w2
で示される関係を満たすことを特徴とする画素回路又は表示装置。