KR20200021021A - 표시장치 - Google Patents

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이정수
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Abstract

표시장치가 제공된다. 표시장치는 기판, 기판 상에 배치되는 반도체층, 반도체층 상에 배치되는 제1 절연층, 반도체층 상에 배치되는 제1 도전층, 제1 도전층 상에 배치되는 제2 절연층, 제1 절연층 및 제2 절연층을 관통하여 반도체층을 노출시키는 제1 콘택홀, 제2 절연층 상에 배치되고 제1 콘택홀을 통해 반도체층과 연결되되, 수소 배리어(hydrogen barrier) 물질을 포함하는 제2 도전층, 및 제2 도전층 상에 배치되는 제3 절연층을 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display, LCD), 유기발광 표시장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기발광소자(light emitting diode)를 이용하여 영상을 표시한다. 유기발광 표시장치는 유기발광소자에 구동 전류를 제공하는 복수의 트랜지스터를 포함한다.
표시 장치의 고해상도에 따라, 화소가 형성되는 화소 영역이 작아지고, 이에 따라 화소 영역 내 회로소자, 배선 등을 배치하기 위한 층(layer)이 증가될 수 있다.
화소 영역 내에서 트랜지스터 상에 신호 배선이 배치되고, 이들 사이에 절연층이 개재되고, 신호 배선은 절연층을 관통하는 콘택홀을 통해 트랜지스터의 반도체층과 연결될 수 있다.
화학 증착 기술을 이용하여 절연층을 형성하는 경우, 증착 가스에 의해 트랜지스터의 반도체층이 수소화(hydrogenation)되나, 콘택홀 형성 후 수행되는 어닐링(annealing)을 통해 반도체층은 탈수소화 될 수 있다.
다만, 추가적으로 배치되는 절연층의 적층에 의해 반도체층이 다시 수소화되고, 이에 따라 트랜지스터의 전기적 특성이 변화될 수 있다.
본 발명이 해결하고자 하는 과제는 트랜지스터의 전기적 특성의 변화를 방지할 수 있는 표시장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 윈도우 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치는, 상기 기판 상에 배치되는 반도체층; 상기 반도체층 상에 배치되는 제1 절연층; 상기 반도체층 상에 배치되는 제1 도전층; 상기 제1 도전층 상에 배치되는 제2 절연층; 상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 반도체층을 노출시키는 제1 콘택홀; 상기 제2 절연층 상에 배치되고, 상기 제1 콘택홀을 통해 상기 반도체층과 연결되되, 수소 배리어(hydrogen barrier) 물질을 포함하는 제2 도전층; 및 상기 제2 도전층 상에 배치되는 제3 절연층을 포함한다.
일 실시예에 의하면, 상기 제3 절연층은 질화규소(SiNx) 및 이산화규소(SiO2)를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 도전층은, 티타늄(Ti), 주석(TIN), 니켈(Ni), 산화인듐아연(IZ0), 및 산화인듐주석(ITO) 중 적어도 하나를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 도전층은, 상기 제2 절연층 상에 배치되고 상기 제1 콘택홀을 통해 상기 반도체층과 연결되는 금속 도전층, 및 상기 금속 도전층 상에 배치되고 상기 수소 배리어 물질을 포함하는 수소 배리어층을 포함할 수 있다.
일 실시예에 의하면, 상기 제2 도전층은, 상기 제2 절연층 상에 배치되는 제1 수소 배리어층, 상기 제1 수소 배리어층 상에 배치되는 금속 도전층, 및 상기 금속 도전층 상에 배치되는 제2 수소 배리어층을 포함할 수 있다.
일 실시예에 의하면, 상기 제3 절연층은 실란(SiH4) 가스를 이용한 기상 증착 기술을 통해 형성되며, 상기 제2 도전층은 상기 실란 가스 내 수소 이온이 상기 반도체층으로 확산되는 것을 방지할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제3 절연층을 관통하여 상기 제2 도전층을 노출시키되 상기 제1 콘택홀과 중첩하지 않는 제2 콘택홀; 및 상기 제3 절연층 상에 배치되되 상기 제2 콘택홀, 상기 제2 도전층 및 상기 제1 콘택홀을 통해 상기 반도체층과 전기적으로 연결되는 제3 도전층을 더 포함할 수 있다.
일 실시예에 의하면, 평면도 상 상기 제2 콘택홀은 상기 제1 콘택홀로부터 2um 내지 6um 이격될 수 있다.
일 실시예에 의하면, 상기 제3 도전층은 상기 수소 배리어 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 도전층은 트랜지스터의 게이트 전극을 포함하고, 상기 제2 도전층은 상기 트랜지스터의 제1 전극을 포함하며, 상기 트랜지스터의 제1 전극은 상기 제1 콘택홀을 통해 상기 반도체층과 연결될 수 있다.
일 실시예에 의하면, 상기 제3 도전층은 상기 제2 콘택홀을 통해 상기 트랜지스터의 제1 전극과 전기적으로 연결되는 신호 배선을 포함할 수 있다.
일 실시예에 의하면, 상기 반도체층은 제1 방향으로 연장하는 제1 부분을 포함하고, 상기 신호 배선은 상기 제1 방향으로 연장하며 상기 반도체층의 상기 제1 부분과 중첩할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제3 도전층 상에 배치되는 제4 절연층; 및 상기 제4 절연층 상에 배치되고 발광 소자를 포함하는 표시소자층을 더 포함하고, 상기 제3 도전층은 상기 제2 콘택홀을 통해 상기 트랜지스터의 제1 전극과 전기적으로 연결되는 비아 전극을 포함하며, 상기 발광 소자는 상기 제4 절연층을 관통하여 상기 비아 전극을 노출시키는 제3 콘택홀을 통해 상기 비아 전극과 전기적으로 연결될 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제2 절연층 및 상기 제2 도전층 사이에 배치되고 커패시터의 제1 전극을 포함하는 제4 도전층; 및 상기 제4 도전층 및 상기 제2 도전층 사이에 배치되는 제4 절연층을 더 포함하고, 상기 제2 도전층은 상기 커패시터의 상기 제1 전극과 중첩하는 상기 커패시터의 제2 전극을 더 포함할 수 있다.
일 실시예에 의하면, 상기 제2 도전층은 상기 트랜지스터의 제1 전극과 상기 커패시터의 제2 전극을 연결하는 도전 패턴을 더 포함하고, 상기 제3 도전층은 상기 제2 콘택홀을 통해 상기 도전 패턴과 전기적으로 연결되는 신호 배선을 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치는, 기판; 상기 기판 상에 배치되는 반도체층; 상기 반도체층 상에 배치되는 제1 절연층; 상기 반도체층 상에 배치되는 제1 도전층; 상기 제1 도전층 상에 배치되는 제2 절연층; 상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 반도체층을 노출시키는 제1 콘택홀; 상기 제2 절연층 상에 배치되고, 상기 제1 콘택홀을 통해 상기 반도체층과 연결되는 제2 도전층; 상기 제2 도전층 상에 배치되는 제3 절연층; 및 상기 제3 절연층을 관통하여 상기 제2 도전층을 노출시키며, 상기 제1 콘택홀과 중첩하는 제2 콘택홀; 및 상기 제3 절연층 상에 배치되고, 상기 제2 콘택홀을 통해 상기 제2 도전층과 연결되는 제3 도전층을 포함한다.
일 실시예에 의하면, 상기 제3 절연층은 질화규소(SiNx) 및 이산화규소(SiO2)를 포함하고, 상기 제2 도전층 및 상기 제3 도전층 각각은 수소 배리어 물질을 포함하지 않을 수 있다.
일 실시예에 의하면, 상기 제1 도전층은 트랜지스터의 게이트 전극을 포함하고, 상기 제2 도전층은 상기 트랜지스터의 제1 전극을 포함하며, 상기 트랜지스터의 제1 전극은 상기 제1 콘택홀을 통해 상기 반도체층과 연결될 수 있다.
일 실시예에 의하면, 상기 제3 도전층은 상기 제2 콘택홀을 통해 상기 제1 전극과 전기적으로 연결되는 신호 배선을 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제3 도전층 상에 배치되는 제4 절연층; 및 상기 제4 절연층 상에 배치되고 발광 소자를 포함하는 표시소자층을 더 포함하고, 상기 제3 도전층은 상기 제2 콘택홀을 통해 상기 제1 전극과 전기적으로 연결되는 비아 전극을 포함하며, 상기 발광 소자는 상기 제4 절연층을 관통하여 상기 비아 전극을 노출시키는 제3 콘택홀을 통해 상기 비아 전극과 전기적으로 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시장치에 의하면, 표시 장치는 수소 배리어 물질을 포함하는 금속 도전층을 포함하거나 금속 도전층을 수소 배리어층으로 캡핑함으로써, 금속 도전층 하부에 위치하는 반도체층과 금속 도전층을 연결하는 제1 콘택홀을 통해 반도체층으로 수소(또는, 수소 이온)가 확산되는 것을 방지 또는 완화하고, 반도체층을 포함하는 트랜지스터들의 전기적 특성의 변화 및 산포를 감소시킬 수 있다.
또한, 표시 장치는 도전층을 노출시키는 제2 콘택홀을 제1 콘택홀과 이격시켜 배치시킴으로써, 반도체층에 대한 수소 확산 경로가 제거되고, 트랜지스터들의 전기적 특성의 변화 및 산포가 보다 감소될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예들에 따른 표시장치의 블록도이다.
도 2는 도 1의 표시장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3 및 도 4는 도 1의 표시 장치의 일 예를 나타내는 레이아웃도들이다.
도 5는 도 4의 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도이다.
도 6은 도 5의 표시 장치에 포함된 제2 도전층의 일 예를 나타내는 단면도이다.
도 7 및 도 8은 도 5의 표시 장치에 포함된 반도체층의 수소화 및 탈수소화를 설명하는 단면도들이다.
도 9는 도 1의 표시 장치의 다른 예를 나타내는 레이아웃도이다.
도 10은 도 9의 표시 장치의 일 예를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다. 이하에서는 표시장치로서 유기발광 표시장치를 예로 들어 설명하기로 한다.
도 1은 일 실시예에 따른 표시장치의 블록도이다.
도 1을 참조하면, 표시 장치(1)는 화소(PX)(또는, 기준 화소, 단위 화소)를 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40) 및 제어부(50)를 포함할 수 있다.
표시 장치(1)(또는, 표시부(10))는 주사선들(SL11~SL1n, SL21~SL2n)(단, n은 2 이상의 정수), 데이터선들(DL1~DLm)(단, m은 2 이상의 정수), 및 발광 제어선들(EL1~ELn)을 포함하고, 화소(PX)는 주사선들(SL11~SL1n, SL21~SL2n), 데이터선들(DL1~DLm), 및 발광 제어선들(EL1~ELn)의 교차 영역에 배치될 수 있다. 여기서, 화소(PX)는 영상 또는 색상을 표시하는 최소 단위의 표시 유닛일 수 있다. 화소(PX)에 대해서는 도 2를 참조하여 후술하기로 한다.
주사선들(SL11~SL1n, SL21~SL2n)은 대체적으로 행 방향(또는, 제1 방향, 좌우측)으로 연장할 수 있다. 발광 제어선들(EL1~ELn)은 대체적으로 행 방향으로 연장할 수 있다. 데이터선들(DL1~DLm)은 대체적으로 열 방향(또는, 제2 방향, 상하측)으로 연장될 수 있다. 행 방향과 열 방향은 서로 바뀔 수도 있다.
또한, 표시 장치(100)는 초기화 전압 배선(또는, 초기화 전압 공급선), 제1 전원전압 배선(또는, 제1 전원전압 공급선) 및 제2 전원전압 배선(또는, 제2 전원전압 공급선)을 포함할 수 있다.
초기화 전압 배선은 화소(PX)에 초기화 전압(VINIT)을 공급하는 배선으로, 행별로 분지되어 행 방향으로 연장할 수 있다. 제1 전원전압 배선은 화소(PX)에 제1 전원전압(ELVDD)을 공급하는 배선으로, 열별로 분지되어 열 방향으로 연장될 수 있다. 제2 전원전압 배선은 제1 전원전압과 다른 제2 전원전압(ELVSS) 화소(PX)에 공급하는 배선으로, 메쉬 형태로 배열될 수 있다. 그러나, 이에 제한되는 것은 아니고, 초기화 전압 배선의 연장 방향과 제1 전원전압의 배선의 연장 방향은 다양하게 변형 가능하다.
화소(PX)는 2개의 주사선들, 1개의 데이터선, 1개의 발광 제어선, 1개의 초기화 전압 배선 및 1개의 제1 전원전압 배선과 연결될 수 있다. 예를 들어, 제1 행(또는, 제1 화소행) 및 제1 열(또는, 제1 화소열)에 위치하는 화소(PX)(이하, 제11 화소)는 제11 및 제21 주사선들(SL11, SL21), 제1 데이터선(DL1), 제1 발광 제어선(EL1), 1개의 초기화 전압 배선 및 1개의 제1 전원전압 배선과 연결될 수 있다.
주사 구동부(20)는 제1 및 제2 주사 신호들을 생성하고, 주사선들(SL11~SL1n, SL21~SL2n)을 통해 화소(PX)에 제1 및 제2 주사 신호들을 제공할 수 있다. 제1 및 제2 주사 신호들에 대해서는 도 2를 참조하여 후술하기로 한다.
데이터 구동부(30)는 데이터선들(DL1 내지 DLm)을 통해 화소(PX)에 데이터 신호를 제공할 수 있다. 예를 들어, 제1 행 및 제1 열의 화소(PX)(즉, 제11 화소)에 제1 주사선(SL11)을 통해 제1 주사 신호가 제공되는 경우, 데이터 신호가 제11 화소에 제공될 수 있다.
발광 제어 구동부(40)는 발광 제어 신호를 생성하고, 발광 제어선들(EL1 내지 ELn)을 통해 화소(PX)에 발광 제어 신호를 제공할 수 있다. 발광 제어 구동부(40)(또는, 표시 장치(1))는 발광 제어 신호에 기초하여 화소(PX)의 발광 시간을 조절할 수 있다. 한편, 발광 제어 구동부(40)는 주사 구동부(20)에 독립하여 별도로 구현되는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 발광 제어 구동부(40)는 주사 구동부(20)에 포함되어 일체로 구현될 수 있다. 다른 예로, 화소(PX)의 회로 구성에 따라, 발광 제어 구동부(40)는 생략될 수 있다.
제어부(50)는 외부(또는, 외부 장치, 예를 들어, application processor)에서 전달되는 영상 신호들(R, G, B)을 영상 데이터 신호들(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달할 수 있다. 또한, 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 수신하고, 주사 구동부(20), 데이터 구동부(30) 및 발광 제어 구동부(40)의 동작(또는, 구동)을 제어하는 제어 신호를 생성하고, 제어 신호를 주사 구동부(20), 데이터 구동부(30) 및 발광 제어 구동부(40) 각각에 제공할 수 있다. 여기서, 제어 신호는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 포함할 수 있다.
한편, 표시 장치(1)는 전원 공급부(미도시)를 더 포함하고, 전원 공급부는 제1 전원전압(ELVDD), 제2 전원전압(ELVSS) 및 초기화 전압(VINIT)을 생성하고, 제1 전원전압 배선, 제2 전원전압 배선 및 초기화 전압 배선을 통해 화소(PX)에 제1 전원전압(ELVDD), 제2 전원전압(ELVSS) 및 초기화 전압(VINIT)을 각각 제공할 수 있다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 소정의 로우 레벨 전압이며, 제2 전원전압(ELVSS)의 전압 레벨은 제1 전원전압(ELVDD)의 전압 레벨 보다 낮을 수 있다. 한편, 전원 공급부는 외부 전압원으로 구현될 수 있다.
화소(PX)는 데이터선(DL1 내지 DLm)을 통해 전달된 데이터 신호에 따라 유기발광소자로 공급되는 구동 전류에 기초하여 소정 휘도을 가지고 발광할 수 있다.
도 2는 도 1의 표시장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 화소(PX)는 발광 소자(EL)(또는, 유기발광 다이오드(organic light emitting diode)), 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 화소(PX)에는 데이터 신호(DATA), 제1 주사 신호(GW) 및 제2 주사 신호(GI)가 제공될 수 있다. 여기서, 제2 주사 신호(GI)는 이전 시점 또는 이전 행의 제1 주사 신호(GW)와 같을 수 있고, 예를 들어, n 번째 행의 화소(PX)에 제공되는 제2 주사 신호(GI[n])는 n-1 번째 행의 화소(PX)에 제공되는 제1 주사 신호(GW[n-1])와 같을 수 있다.
제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 제1 전극 및 제2 전극 중 다른 하나는 드레인 전극일 수 있다.
제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 박막 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다. 이하에서는, 제1 내지 제7 트랜지스터들(T1 내지 T7)은 PMOS 트랜지스터인 것으로 예시하여 설명한다.
발광 소자(EL)는 화소 전극 및 캐소드 전극을 포함할 수 있다. 발광 소자(EL)의 화소 전극은 제4 노드(N4)에 연결되고, 캐소드 전극은 제2 전원전압 배선(즉, 제2 전원전압(ELVSS)를 전송하는 배선)에 연결될 수 있다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)는 제1 노드(N1)에 연결되는 제1 전극, 제2 노드에 연결되는 제2 전극(N2) 및 제3 노드(N3)에 연결되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제3 노드(N3)의 전압(또는, 후술하는 커패시터(Cst)에 저장된 데이터 전압)에 기초하여 구동 전류(Id)를 발광 소자(EL)에 제공할 수 있다.
제2 트랜지스터(T2)(또는, 스위칭 트랜지스터)는 데이터선에 연결되는(또는, 데이터(DATA)를 수신하는) 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 제1 주사선(예를 들어, 도 1에 도시된 제1 주사선(SL1))에 연결되거나 제1 주사 신호(GW)를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 주사 신호(GW)에 응답하여 턴온되고, 데이터 신호(DATA)를 제1 노드(N1)에 전달할 수 있다.
제3 트랜지스터(T3)는 제2 노드(N2)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제1 주사선에 연결되거나 제1 주사 신호(GW)를 수신하는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 제1 주사 신호(GW)에 응답하여 턴온되고, 데이터 신호(DATA)를 제3 노드(N3)로 전달할 수 있다.
커패시터(Cst)는 제3 노드(N3)와 제1 전원전압(ELVDD) 사이에 연결되거나 형성될 수 있다. 커패시터(Cst)는 제공되는 데이터 신호(DATA)를 저장하거나 유지시킬 수 있다.
제4 트랜지스터(T4)는 제3 노드(N3)에 연결되는 제1 전극, 초기화 전압 배선에 연결되거나 초기화 전압(VINIT)을 수신하는 제2 전극, 및 제2 주사선(예를 들어, 도 1에 도시된 제2 주사선(SL21))에 연결되거나 제2 주사 신호(GI)를 수신하는 게이트 전극을 포함할 수 있다.
제4 트랜지스터(T4)는 커패시터(Cst)에 데이터 신호(DATA)가 저장되기 전에(또는, 발광 소자(EL)가 발광한 이후에), 제2 주사 신호(GI)에 응답하여 턴온되고, 제3 노드(N3)(또는, 커패시터(Cst))를 초기화 전압(VINIT)을 이용하여 초기화할 수 있다.
일 실시예에서, 제3 및 제4 트랜지스터들(T3, T4)는 듀얼 트랜지스터(즉, 2개의 트랜지스터들이 결합된 형태의 트랜지스터)로 구현될 수 있다. 이 경우, 제3 및 제4 트랜지스터들(T3, T4)의 누설 전류 및 이에 기인한 표시 품질의 저하가 방지 또는 완화될 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)(또는, 제1 및 제2 발광 제어 트랜지스터들)는 제1 전원전압 배선 및 발광 소자(EL) 사이에 연결되고, 제1 트랜지스터(T1)에 의해 생성되는 구동 전류(Id)가 이동하는 전류 이동 경로를 형성할 수 있다.
제5 트랜지스터(T5)는 제1 전원전압 배선에 연결되어 제1 전원전압(ELVDD)를 수신하는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 발광 제어 신호선(예를 들어, 도 1에 도시된 제1 발광 제어 신호선(EL1))에 연결되거나 발광 제어 신호(EM)를 수신하는 게이트 전극을 포함할 수 있다.
유사하게, 제6 트랜지스터(T6)는 제2 노드(N2)에 연결되는 제1 전극, 제4 노드(N4)(또는, 발광 소자(EL)의 화소 전극)에 연결되는 제2 전극, 및 발광 제어 신호선(예를 들어, 도 1에 도시된 제1 발광 제어 신호선(EL1))에 연결되거나 발광 제어 신호(EM)를 수신하는 게이트 전극을 포함할 수 있다.
제5 및 제6 트랜지스터들(T5, T6)은 발광 제어 신호(EM)에 응답하여 턴온되고, 이 경우, 구동 전류(Id)가 발광 소자(EL)에 제공되며, 발광 소자(EL)는 구동 전류(Id)에 대응하는 휘도를 가지고 발광할 수 있다.
제7 트랜지스터(T7)는 제4 노드(N4)에 연결되는 제1 전극, 초기화 전압 배선(또는, 초기화 전압(VINIT))에 연결되는 제2 전극, 및 제2 주사 신호선(예를 들어, 도 1에 도시된 제2 주사 신호선(SL21))에 연결되거나 제2 주사 신호(GI)를 수신하는 게이트 전극을 포함할 수 있다.
제7 트랜지스터(T7)는, 발광 소자(EL)가 발광하기 전에(또는, 발광 소자(EL)가 발광한 이후에), 제2 주사 신호(GI)에 응답하여 턴온되고, 초기화 전압(VINIT)을 이용하여 발광 소자(EL)의 화소 전극을 초기화시킬 수 있다. 발광 소자(EL)는 화소 전극과 캐소드 전극(또는, 제2 전원전압(ELVSS)) 사이에 형성되는 기생 커패시터를 가질 수 있으며, 발광 소자(EL)가 발광하는 동안 기생 커패시터가 충전되어 발광 소자(EL)의 화소 전극이 특정 전압을 가질 수 있다. 따라서, 제7 트랜지스터(T7)를 통해 발광 소자(EL)를 초기화시킬 수 있다.
한편, 도 2에서 제7 트랜지스터(T7)는 제2 주사 신호(GI)를 수신하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제7 트랜지스터(T7)는, n번째 시점에서의 제2 주사 신호(GI[n]) 대신, n+1번째 시점에서의 제2 주사 신호(GW[n+1])과 같은 제3 주사 신호를 수신할 수 있다.
도 3 및 도 4는 도 1의 표시 장치의 일 예를 나타내는 레이아웃도들이다. 도 5는 도 4의 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도이다. 도 6은 도 5의 표시 장치에 포함된 제2 도전층의 일 예를 나타내는 단면도이다.
이하의 실시예에서, 일부의 구성 요소에 대해서는 도 1 및 도 2에서 언급한 구성 요소와 실질적으로 동일하더라도 구성 요소들 간의 배치 및 결합 관계를 용이하게 설명하기 위해 새로운 도면 부호가 부여되었다.
도 2 내지 도 6을 참조하면, 화소(PX)는 제1 내지 제7 트랜지스터들(T1 내지 T7), 저장 커패시터(Cst), 및 발광 소자(EL)를 포함할 수 있다.
제1 내지 제7 트랜지스터들(T1 내지 T7)은 전극을 이루는 도전층, 채널을 형성하는 반도체층 및 절연층을 포함할 수 있다. 제1 내지 제7 트랜지스터들(T1 내지 T7)은 게이트 전극이 반도체층보다 상부에 배치되는 탑 게이트 형식의 트랜지스터가 적용될 수 있다.
표시 장치(1)(또는, 표시부(10), 화소(PX))는 기판(910), 버퍼층(920), 반도체층(100), 제1 절연층(710), 제1 도전층(200), 제2 절연층(720), 제2 도전층(300), 제3 절연층(730), 제3 도전층(400), 제4 절연층(740), 제4 도전층(500) 및 제5 절연층(750)을 포함하고, 기판(910), 버퍼층(920), 반도체층(100), 제1 절연층(710), 제1 도전층(200), 제2 절연층(720), 제2 도전층(300), 제3 절연층(730), 제3 도전층(400), 제4 절연층(740), 제4 도전층(500) 및 제5 절연층(750) 및 제5 도전층(700)은 순차적으로 배치 또는 적층될 수 있다. 또한, 표시 장치(1)는 표시소자층 및 봉지층을 더 포함할 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(910)은 그 위에 배치되는 층들을 지지한다. 표시장치(1)가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 표시장치(1)가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
기판(910)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 수 있다. 기판(910)은 금속 재질의 물질을 포함할 수도 있다.
기판(910)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
버퍼층(920)은 기판(910)의 전체 면 상에 배치될 수 있다. 버퍼층(920)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(920)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(920)은 기판(910)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
반도체층(100)은 제1 내지 제7 트랜지스터들(T1 내지 T7)의 채널을 이루는 액티브층이다.
반도체층(100)은 화소별로 서로 분리될 수 있으나, 이에 제한되지 않는다. 도 3에 도시된 바와 같이, 제2 방향(D2)(또는, 열방향)으로 배치된 화소들은 반도체층(100)을 공유할 수 있다.
반도체층(100)은 대체로 제1 방향(D1)으로 연장된 가로부, 대체로 제2 방향(D2)으로 연장된 제1 세로부(또는, 좌측 세로부) 및 제2 세로부(또는, 우측 세로부), 및 지그재그 연장된 굴곡부를 포함할 수 있다.
가로부는 제1 세로부의 중간 부위와 제2 세로부의 중간 부위를 연결할 수 있다. 가로부는 제1 세로부와 제2 세로부를 최단 거리로 연결할 수도 있지만, 도 4에 도시된 바와 같이 좌측의 절곡부 및 우측의 절곡부를 포함할 수 있다. 복수 회의 절곡을 통해 가로부의 총 길이가 증가할 수 있다. 가로부에 제1 트랜지스터(T1)의 채널(1111)이 배치 또는 형성될 수 있다.
제1 세로부는 화소(PX)(또는, 하나의 화소(PX)가 배치되는 화소 영역)의 좌측에 인접하여 배치되고, 제2 세로부는 화소의 우측에 인접하여 배치될 수 있다. 제1 세로부 및 제2 세로부는 서로 이격되어 배치될 수 있다. 제2 세로부의 열 방향으로의 길이는 제1 세로부의 길이보다 길 수 있다.
제1 세로부의 상측에는 제2 트랜지스터(T2)의 채널(1211)이 배치되고, 제2 세로부의 하측에는 제5 트랜지스터(T5)의 채널(1511)이 배치될 수 있다. 제2 세로부의 상측에는 제32 서브 트랜지스터(T3_2)의 채널(1321)이 배치되고, 제2 세로부의 하측에는 제6 트랜지스터(T6)의 채널(1611) 및 제7 트랜지스터(T7)의 채널(1711)이 배치될 수 있다.
굴곡부는 제1 세로부의 상측 단부로부터 좌측으로 연장하는 제1 서브 절곡부, 상측으로 절곡되어 연장하는 제2 서브 절곡부, 다시 우측 및 하측으로 절곡되어 연장하는 제3 서브 절곡부를 포함하고, 제2 세로부(또는, 이전 화소 영역에 위치하는 제2 세로부)와 연결될 수 있다. 제1 서브 절곡부에 제31 트랜지스터(T3_1)의 채널(1311)이 배치되고, 제2 서브 절곡부에 제41 트랜지스터(T4_1)의 채널(1411)이 배치되며, 제3 서브 절곡부에 제42 트랜지스터(T4_2)의 채널(1421)이 배치될 수 있다. 제31 트랜지스터(T3_1) 및 제32 트랜지스터(T3_2)는 제3 트랜지스터(T3)에 포함되고, 제41 트랜지스터(T4_1) 및 제42 트랜지스터(T4_2)는 제4 트랜지스터(T4)에 포함될 수 있다.
반도체층(100)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 반도체층(100)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다.
반도체층(100)에서 제1 내지 제8 트랜지스터들(T1 내지 T7) 각각의 소소/드레인 전극과 연결되는 부위(또는, 전극 영역, 소스/드레인 영역)에는 불순물 이온이 도핑되어 있을 수 있다. 예를 들어, 붕소(B) 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있다.
제1 절연층(710)은 반도체층(100) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(710)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(710)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(710)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(710)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다. 예를 들어, 제1 절연층(710)은 질화규소(SiNx), 이산화 규소(SiO2)를 포함하고, 실란(SiH4) 가스를 이용한 화학 증착(chemical vapor deposition; CVD) 기술을 통해 형성될 수 있다.
제1 도전층(200)은 제1 절연층(710) 상에 배치된다. 제1 도전층(200)은 제1 주사선(210), 제2 주사선(220) 및 발광 제어선(230) 및 제1 게이트 전극(240)을 포함할 수 있다.
제1 주사선(210)은 제2 주사 신호(GI)를 전달할 수 있다. 제1 주사선(210)은 제2 방향(D2)을 따라 연장하고, 화소(PX)의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
제1 주사선(210)은 평면상 화소(PX)의 상측에 위치할 수 있다. 제1 주사선(210)은 반도체층(100)의 굴곡부와 중첩하며, 제1 주사선(210)과 반도체층(100)의 제2 서브 절곡부가 중첩하는 제41 중첩 영역에는 제41 트랜지스터(T4_1)의 게이트 전극이 형성되고, 제1 주사선(210)과 반도체층(100)의 제3 서브 절곡부가 중첩하는 제42 중첩 영역에는 제42 트랜지스터(T4_2)의 게이트 전극이 형성될 수 있다. 상기 제41 중첩 영역을 기준으로 하측에 위치하는 반도체층(100)의 일부(1412)는 제41 트랜지스터(T4_1)의 제1 전극 영역(또는, 제1 전극이 형성되는 영역)이 되고, 상기 제41 중첩 영역보다 상측에 위치하는 반도체층(100)의 일부(1413)는 제41 트랜지스터(T4_1)의 제2 전극 영역이 될 수 있다. 유사하게, 상기 제42 중첩 영역을 기준으로 상측에 위치하는 반도체층(100)의 일부(1422)는 제42 트랜지스터(T4_2)의 제1 전극 영역이 되고, 상기 제42 중첩 영역보다 하측에 위치하는 반도체층(100)의 일부(1423)는 제42 트랜지스터(T4_2)의 제2 전극 영역이 될 수 있다.
또한, 제1 제1 주사선(210)은 반도체층(100)의 제2 세로부의 하측과 중첩하며, 제1 주사선(210)과 반도체층(100)의 제2 세로부가 중첩하는 제7 중첩 영역에는 제7 트랜지스터(T7)의 게이트 전극이 형성되고, 제7 중첩 영역을 기준으로 하측에 위치하는 반도체층(100)의 일부(1712)는 제7 트랜지스터(T7)의 제1 전극 영역이 되고, 제7 중첩 영역보다 상측에 위치하는 반도체층(100)의 일부(1713)는 제7 트랜지스터(T7)의 제2 전극 영역이 될 수 있다.
제2 주사선(220)은 제1 주사 신호(GW)를 전달할 수 있다. 제2 주사선(220)은 제2 방향(D2)을 따라 연장하고, 화소(PX)의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
제2 주사선(220)은 평면상 화소(PX)의 중간에 위치할 수 있다. 제2 주사선(220)은 반도체층(100)의 제1 세로부의 상측, 제1 서브 절곡부 및 제2 세로부의 상측과 중첩할 수 있다. 도 4에 도시된 바와 같아. 제2 주사선(220)은 제1 방향(D1)으로 돌출 형성된 돌출부를 포함하고, 돌출부는 반도체층(100)의 제1 서브 절곡부와 중첩할 수 있다.
제2 주사선(220)과 반도체층(100)의 제1 세로부가 중첩하는 제2 중첩 영역에는 제2 트랜지스터(T2)의 게이트 전극이 형성되고, 제2 중첩 영역의 상측에 위치하는 반도체층(100)의 일부(1212)는 제2 트랜지스터(T2)의 제1 전극 영역이 되고, 상기 제2 중첩 영역의 하측에 위치하는 반도체층(100)의 일부(1213)는 제2 트랜지스터(T2)의 제2 전극 영역이 될 수 있다.
제2 주사선(220)과 반도체층(100)의 제1 서브 절곡부가 중첩하는 제31 중첩 영역에는 제31 트랜지스터(T3_1)의 게이트 전극이 형성될 수 있다. 상기 제31 중첩 영역을 기준으로 좌측에 위치하는 반도체층(100)의 일부(1312)는 제31 트랜지스터(T3_1)의 제1 전극 영역이 되고, 상기 제31 중첩 영역의 우측에 위치하는 반도체층(100)의 일부(1313)는 제3 트랜지스터(T4_1)의 제2 전극 영역이 될 수 있다.
제2 주사선(220)과 반도체층(100)의 제1 세로부가 중첩하는 제32 중첩 영역에는 제32 트랜지스터(T3_2)의 게이트 전극이 형성될 수 있다. 상기 제32 중첩 영역을 기준으로 상측에 위치하는 반도체층(100)의 일부(1322)는 제32 트랜지스터(T3_2)의 제1 전극 영역이 되고, 상기 제32 중첩 영역보다 하측에 위치하는 반도체층(100)의 일부(1323)는 제32 트랜지스터(T3_2)의 제2 전극 영역이 될 수 있다.
발광 제어선(230)은 발광 제어 신호(EM)를 전달할 수 있다. 발광 제어선(230)은 제2 방향(D2)을 따라 연장하고, 화소(PX)의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
발광 제어선(230)은 평면상 화소(PX)의 하측에 위치할 수 있다. 발광 제어선(230)은 반도체층(100)의 제1 세로부의 하측 및 제2 세로부의 하측과 중첩할 수 있다.
발광 제어선(230)과 반도체층(100)의 제1 세로부가 중첩하는 제5 중첩 영역에는 제5 트랜지스터(T5)의 게이트 전극이 형성되고, 제5 중첩 영역의 하측에 위치하는 반도체층(100)의 일부(1512)는 제5 트랜지스터(T5)의 제1 전극 영역이 되고, 제5 중첩 영역의 상측에 위치하는 반도체층(100)의 일부(1513)는 제5 트랜지스터(T5)의 제2 전극 영역이 될 수 있다.
유사하게, 발광 제어선(230)과 반도체층(100)의 제2 세로부가 중첩하는 제6 중첩 영역에는 제6 트랜지스터(T6)의 게이트 전극이 형성되고, 제6 중첩 영역의 상측에 위치하는 반도체층(100)의 일부(1612)는 제6 트랜지스터(T6)의 제1 전극 영역이 되고, 제6 중첩 영역의 하측에 위치하는 반도체층(100)의 일부(1613)는 제6 트랜지스터(T6)의 제2 전극 영역이 될 수 있다.
제1 게이트 전극(240)은 제1 트랜지스터의 게이트 전극으로, 화소의 중앙부에 위치할 수 있다. 제1 게이트 전극(240)은 평면상 제2 주사선(220)과 발광 제어선(230)의 사이에 위치할 수 있다. 제1 게이트 전극(240)은 화소별로 분리되며, 아일랜드 형태로 배치될 수 있다.
제1 게이트 전극(240)은 하부 반도체층(100)의 가로부와 중첩할 수 있다. 제1 게이트 전극(240)과 하부 반도체층(100)의 가로부가 중첩하는 제1 중첩 영역을 기준으로 좌측에 위치하는 하부 반도체층(100)의 일부(1112)는 제1 트랜지스터(T1)의 제1 전극 영역이 되고, 우측에 위치하는 하부 반도체층(100)의 일부(1113)는 제1 트랜지스터(T1)의 제2 전극 영역이 될 수 있다.
제1 도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(200)은 단일막 또는 다층막일 수 있다.
제2 절연층(720)은 제1 도전층(200) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(720)은 제1 도전층(200)과 제2 도전층(300)을 절연시키는 역할을 하며, 층간 절연막일 수 있다.
제2 절연층(720)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(720)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 도전층(300)은 제2 절연층(720) 상에 배치된다. 제2 도전층(300)은 저장 커패시터(Cst)의 전극선(310)을 포함할 수 있다.
저장 커패시터(Cst)의 전극선(310)은 화소의 중앙부를 가로지르며, 평면상 제2 주사선(220) 및 발광 제어선(230) 사이에 위치할 수 있다. 저장 커패시터(Cst)의 전극선(310)은 제2 절연층(720)을 사이에 두고 제1 게이트 전극(240)과 중첩하도록 배치될 수 있다. 제1 게이트 전극(240)은 저장 커패시터(Cst)의 제1 전극이 되고, 이와 중첩하는 저장 커패시터(Cst)의 전극선(310)의 확장된 영역은 저장 커패시터(Cst)의 제2 전극이 되며, 이들 사이에 개재된 제2 절연층(720)은 저장 커패시터(Cst)의 유전체가 될 수 있다.
저장 커패시터(Cst)의 전극선(310)은 제2 방향(D2)을 따라 연장하고, 화소(PX)의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 제1 게이트 전극(230)과 중첩하는 영역에서 저장 커패시터(Cst)의 전극선(310)은 폭이 확장될 수 있다. 저장 커패시터(Cst)의 전극선(340)은 확장된 영역에서 후술하는 제2 도전 패턴(420)과 중첩하는 개구를 포함할 수 있다.
제3 절연층(730)은 제2 도전층(300) 상에 배치되고 제2 도전층(300)을 커버할 수 있다. 제3 절연층(730)은 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제3 절연층(730)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제3 절연층(730)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제3 절연층(730)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
한편, 제3 절연층(730)은 제1 콘택홀(CNT1)을 포함하고, 제1 콘택홀(CNT1)은 제11 내지 제17 콘택홀들(CNT11 내지 CNT17)을 포함할 수 있다. 제11 내지 제17 콘택홀들(CNT11 내지 CNT17)에 대해서는 제3 도전층(400)과 함께 설명하기로 한다.
제3 도전층(400)은 제2 절연층(720) 상에 배치된다. 제3 도전층(400)은 초기화 전압(VINT)을 전달하는 초기화 전압선(410), 제1 도전 패턴(420), 제2 도전 패턴(430), 제3 도전 패턴(440) 및 제4 도전 패턴(450)을 포함할 수 있다.
초기화 전압선(410)은 평면상 제1 주사선(210)과 제2 주사선(220) 사이에 배치되고, 제2 방향(D2)을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 초기화 전압선(410)과 반도체층(100)이 중첩하는 영역에는 제1 내지 제3 절연층들(710, 720, 730)을 관통하여 반도체층(100)을 노출시키는 제13 콘택홀(CNT13)이 형성되고, 초기화 전압선(410)은 제13 콘택홀(CNT13)을 통해 제1 반도체층(100)과 접할 수 있다.
제1 도전 패턴(420)은 제1 게이트 전극(240)과 중첩하여 배치되고, 제1 방향(D1)으로 연장하여, 반도체층(100)의 굴곡부와 중첩하도록 배치될 수 있다.
제1 도전 패턴(420)과 제1 게이트 전극(240)이 중첩하는 영역에서, 제2 및 제3 절연층들(720, 730)을 관통하여 제1 게이트 전극(240)을 노출시키는 제11 콘택홀(CNT11)이 형성되고, 제1 도전 패턴(420)은 제11 콘택홀(CNT11)을 통해 제1 게이트 전극(240)과 접할 수 있다. 유사하게, 제1 도전 패턴(420)과 반도체층(100)의 굴곡부가 중첩하는 영역에서, 제1 내지 제3 절연층들(710, 720, 730)을 관통하여 반도체층(100)을 노출시키는 제12 콘택홀(CNT13)이 형성되고, 제1 도전 패턴(420)은 제12 콘택홀(CNT12)을 통해 반도체층(100)과 접할 수 있다. 즉, 제1 도전 패턴(420)은 제1 트랜지스터(T1)의 게이트 전극(및 저장 커패시터(Cst)의 제1 전극) 및 제4 트랜지스터(T1)의 제1 전극을 전기적으로 연결할 수 있다.
한편, 제11 콘택홀(CNT11)은 저장 커패시터(Cst)의 전극선(310)의 개구 내에 위치할 수 있다. 제11 콘택홀(CNT11) 내부에서, 제1 도전 패턴(420)과 그에 인접한 저장 커패시터(Cst)의 전극선(310)은 제3 절연층(730)을 통해 상호 절연될 수 있다.
제2 도전 패턴(430)은 반도체층(100)의 제1 세로부의 상측 단부와 중첩하여 배치될 수 있다. 또한, 제2 도전 패턴(430)은 후술하는 데이터선(510)과 중첩하여 배치될 수 있다.
제2 도전 패턴(430)과 반도체층(100)의 제1 세로부의 상측 단부가 중첩하는 영역에는, 제1 내지 제3 절연층들(710, 720, 730)을 관통하여 반도체층(100)을 노출시키는 제14 콘택홀(CNT14)이 형성되고, 제2 도전 패턴(430)은 제14 콘택홀(CNT14)을 통해 반도체층(100)과 접할 수 있다. 한편, 제2 도전 패턴(430)은 후술할 제21 콘택홀(CNT21)을 통해 데이터선(510)과 전기적으로 연결되고, 제14 콘택홀(CNT14)은 제21 콘택홀(CNT21)과 중첩하지 않을 수 있다.
제3 도전 패턴(440)은 저장 커패시터(Cst)의 제1 전극선(310)과 중첩하고, 반도체층(100)의 제1 세로부의 하측 단부와 중첩하여 배치될 수 있다. 또한, 제3 도전 패턴(440)은 후술하는 전원전압 배선(520)과 중첩하여 배치될 수 있다.
제3 도전 패턴(440)과 저장 커패시터(Cst)의 제1 전극선(310)과 중첩하는 영역에는, 제3 절연층(730)을 관통하여 저장 커패시터(Cst)의 제1 전극선(310)을 노출시키는 제15 콘택홀(CNT15)이 형성되고, 제3 도전 패턴(440)은 제15 콘택홀(CNT15)을 통해 저장 커패시터(Cst)의 제1 전극선(310)과 접할 수 있다.
제3 도전 패턴(440)과 반도체층(100)의 제1 세로부의 하측 단부와 중첩하는 영역에는, 제1 내지 제3 절연층들(710, 720, 730)을 관통하여 반도체층(100)을 노출시키는 제16 콘택홀(CNT16)이 형성되고, 제3 도전 패턴(440)은 제16 콘택홀(CNT16)을 통해 반도체층(100)의 제1 세로부의 하측 단부와 접할 수 있다. 한편, 제3 도전 패턴(440)은 후술할 제22 콘택홀(CNT22)을 통해 전원전압 배선(520)과 전기적으로 연결될 수 있다. 즉, 제3 도전 패턴(440)은 저장 커패시터(Cst)의 전극 및 제5 트랜지스터(T5)의 제1 전극을 전원전압 배선(520)에 전기적으로 연결시킬 수 있다.
제4 도전 패턴(450)은 반도체층(100)의 제2 세로부의 하측과 중첩하여 배치될 수 있다. 또한, 제3 도전 패턴(440)은 후술하는 비아 전극(530)과 중첩하여 배치될 수 있다.
제4 도전 패턴(450)과 반도체층(100)의 제2 세로부의 하측과 중첩하는 영역에는, 제1 내지 제3 절연층들(710, 720, 730)을 관통하여 반도체층(100)을 노출시키는 제17 콘택홀(CNT17)이 형성되고, 제4 도전 패턴(450)은 제17 콘택홀(CNT17)을 통해 반도체층(100)의 제2 세로부의 하측과 접할 수 있다. 한편, 제4 도전 패턴(450)은 후술할 제23 콘택홀(CNT23)을 통해 비아 전극(530)과 전기적으로 연결될 수 있다. 즉, 제4 도전 패턴(450)은 제6 트랜지스터(T6)의 제2 전극(및 제7 트랜지스터(T7)의 제2 전극)을 발광 소자(EL)의 제1 전극에 전기적으로 연결시킬 수 있다.
제3 도전층(400)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(400)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(400)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
실시예들에서, 제3 도전층(400)은 수소 배리어 물질(hydrogen barrier material)(또는, 수소 확산 방지 물질) 또는 수소 배리어 층(또는, 수소 확산 방지층)을 포함할 수 있다. 여기서, 수소 배리어 물질은 수소(또는, 수소 이온(H+))에 대해 배리어(barrier) 특성을 갖는 물질을 의미하고, 예를 들어, 수소 배리어 물질은 티타늄(Ti), 주석(TIN), 니켈(Ni), 또는 산화인듐아연(IZ0), 산화인듐주석(ITO)과 같은 인듐 산화물을 포함할 수 있다. 수소 배리어 층은 수소가 통과하지 못하거나 확산되지 못하는 층을 의미하고, 티타늄(Ti) 등의 수소 배리어 물질을 포함하는 층일 수 있다.
예를 들어, 제3 도전층(400)은 알루미늄(Mo) 및 몰리브덴(Mo) 중 하나와, 티타늄(Ti)의 합금일 수 있다.
도 6을 참조하면, 제3 도전층(400)은 금속 도전층(401) 및 수소 배리어층(402)을 포함할 수 있다.
금속 도전층(401)은 도 5에 도시된 제3 절연층(730) 상에 직접적으로 배치되고, 수소 배리어층(402)은 금속 도전층(401) 상에 직접적으로 배치될 수 있다. 즉, 수소 배리어층(402)은 금속 도전층(401)을 커버(또는, 캡핑)할 수 있다.
금속 도전층(401)은 상술한 금속을 포함하고, 예를 들어, 몰리브덴(Mo), 알루미늄(Al)을 포함하고, 수소 배리어층(402)은 티타늄(Ti)을 포함하여, 금속 도전층(401)은 Mo/Ti의 적층 구조를 가질 수 있다. 금속 도전층(401)은 신호의 전달을 고려하여 2000Å이상의 두께를 가지며, 수소 배리어층(402)은 1000Å 이하의 두께를 가질 수 있다.
한편, 도 6에서 수소 배리어층(402)은 금속 도전층(401) 상에 배치되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 금속 도전층(401)의 하부에(즉, 금속 도전층(401)과 제3 절연층(730) 사이에) 수소 배리어층(402)이 배치될 수 있으며, 다른 예로, 제3 도전층(400)은 Ti/Al/Ti의 적층 구조를 가질 수 있다.
다시 도 3 내지 도 5를 참조하면, 제4 절연층(740)은 제3 도전층(400) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제4 절연층(740)은 제3 도전층(400)과 제4 도전층(500)을 절연시킬 수 있다. 제4 절연층(740)은 제3 절연층(730)과 동일한 물질을 포함하거나, 제3 절연층(730)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제4 절연층(740)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
한편, 제4 절연층(740)은 제2 콘택홀(CNT2)을 포함하고, 제2 콘택홀(CNT2)은 제21 내지 제23 콘택홀들(CNT21 내지 CNT23)을 포함할 수 있다. 제21 내지 제23 콘택홀들(CNT21 내지 CNT23)에 대해서는 제4 도전층(500)과 함께 설명하기로 한다.
제4 도전층(500)은 제4 절연층(740) 상에 배치된다. 제4 도전층(500)은 데이터선(510), 전원전압 배선(520) 및 비아 전극(530)을 포함할 수 있다.
일 실시예에서, 제4 도전층(500)은, 제3 도전층(400)과 유사하게, 수소 배리어 물질 또는 수소 배리어층을 포함할 수 있다. 이 경우, 제4 도전층(500) 및 제2 콘택홀(CNT2)을 통한 수소 확산 가능성이 보다 감소될 수 있다.
데이터선(510)은 화소의 좌측에 배치되고 제1 방향(D1)을 따라 연장하고, 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
데이터선(510)은 반도체층(100)의 제1 세로부와 중첩하고, 또한, 제2 도전 패턴(430) 및 제3 도전 패턴(430)과 중첩할 수 있다.
데이터선(510)이 제2 도전 패턴(430)과 중첩하는 영역에서, 제4 절연층(740)을 관통하여 제2 도전 패턴(430)을 노출시키는 제21 콘택홀(CNT21)이 형성되고, 데이터선(510)은 제21 콘택홀(CNT21)을 통해 제2 도전 패턴(430)과 연결될 수 있다.
일 실시예에서, 제21 콘택홀(CNT21)은 제14 콘택홀(CNT14)과 중첩하지 않고, 제14 콘택홀(CNT14)로부터 기준 거리만큼 이격되어 배치될 수 있다. 기준 거리는 제3 도전층(400)을 통한 수소의 확산이 제한되는 거리로, 배선들(예를 들어, 데이터 배선(510)과 전원전압 배선(520))간의 간격(또는, 피치)보다 크거나 같으며, 예를 들어, 2μm 내지 6μm 이거나, 3μm 내지 4μm 일 수 있다.
도 3 및 도 4에 도시된 바와 같이, 제21 콘택홀(CNT21)은 제14 콘택홀(CNT14)로부터 하측에 배치될 수 있다.
전원전압 배선(520)은 화소의 중앙부에 배치되고 제1 방향(D1)을 따라 연장하고, 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 전원전압 배선(520)은 제3 트랜지스터(T3)(또는, 제31 및 제33 트랜지스터들(T3_1, T3_2))과 중첩하며, 해당 중첩 영역에서 전원전압 배선(520)의 폭이 상대적으로 넓어질 수 있다.
전원전압 배선(520)은 반도체층(100)의 제2 서브 절곡부와 중첩할 수 있다. 전원전압 배선(520)이 반도체층(100)의 제2 서브 절곡부와 중첩하는 영역에서, 제4 절연층(740)을 관통하여 제3 도전 패턴(440)을 노출시키는 제22 콘택홀(CNT22)이 형성되고, 전원전압 배선(520)은 제22 콘택홀(CNT22)을 통해 제3 도전 패턴(440)과 연결될 수 있다.
일 실시예에서, 제22 콘택홀(CNT22)은 제15 및 제16 콘택홀들(CNT15, CNT16)과 중첩하지 않고, 제15 및 제16 콘택홀들(CNT15, CNT16)로부터 기준 거리만큼 이격되어 배치될 수 있다.
한편, 도 3 및 도 4에서, 제22 콘택홀(CNT22)은 제16 콘택홀(CNT16)에 상대적으로 인접하여 위치하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제22 콘택홀(CNT22)은 제15 및 제16 콘택홀들(CNT15, CNT16)과 동일한 거리를 가지고 이격되거나, 다른 예로, 제22 콘택홀(CNT22)은 제15 콘택홀(CNT15)에 상대적으로 인접하여(예를 들어, 제1 트랜지스터(T1)에 인접하여) 위치할 수 있다.
비아 전극(530)은 제4 도전 패턴(450)과 중첩할 수 있다. 비아 전극(530)이 제4 데이터 패턴(450)과 중첩하는 영역에는, 제4 절연층(740)을 관통하여 제4 도전 패턴(450)을 노출시키는 제23 콘택홀(CNT23)이 형성되고, 비아 전극(530)은 제23 콘택홀(CNT23)을 통해 제4 도전 패턴(450)과 연결될 수 있다.
일 실시예에서, 제23 콘택홀(CNT23)은 제17 콘택홀(CNT17)과 중첩하지 않고, 제17 콘택홀(CNT17)로부터 기준 거리만큼 이격되어 배치될 수 있다.
제4 도전층(500)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(500)은 단일막 또는 다층막일 수 있다. 예를 들어, 제4 도전층(700)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제5 절연층(750)(또는, 보호막)은 제4 도전층(500) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제5 절연층(750)은 제4 도전층(500)과 발광 소자(EL)를 절연시킬 수 있다. 제5 절연층(750)은 폴리아크릴계 수지(polyacrylics resin), 폴리이미드계 수지(polyimides resin) 등의 유기 절연 물질을 포함할 수 있으며, 제5 절연층(750)의 윗면은 실질적으로 평탄할 수 있다.
표시소자층(800)은 제5 절연층(750) 상에 배치될 수 있다. 표시소자층(800)은 제1 전극층(810), 화소정의막(PDL), 발광층(820) 및 제2 전극층(820)을 포함할 수 있다.
제1 전극층(810)은 제5 절연층(750) 상에 배치되고, 발광 소자(EL)의 화소 전극(또는, 애노드 전극)을 포함할 수 있다. 화소 전극은 비아 전극(450)과 중첩할 수 있다.
화소 전극은 펜타일 매트릭스(pentile matrix) 구조로 배열되어 있을 수 있다. 예를 들어, 적색 화소(R)의 화소 전극(810a)과 청색 화소(B)의 화소 전극(810c)은 제2 방향(D2)으로 교대로 배열되어 있을 수 있고, 적색 화소(R)의 화소 전극(810a)과 녹색 화소(G)의 화소 전극(810b)은 한 대각선 방향으로 교대로 배열되어 있을 수 있고, 청색 화소(B)의 화소 전극(810c)과 녹색 화소(G)의 화소 전극(810)은 다른 한 대각선 방향으로 교대로 배열되어 있을 수 있다. 그러나 화소 전극(810a, 810b, 810c)의 배치 구조는 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
화소 전극이 비아 전극(450)과 중첩하는 영역에는, 제5 절연층(750)을 관통하여 비아 전극(450)을 노출시키는 비아홀(CNT3)이 형성되고, 화소 전극은 비아홀(CNT3)을 통해 비아 전극(450)과 연결될 수 있다.
또한, 화소 전극은 제3 및 제4 트랜지스터들(T3, T4)과 중첩하여 배치될 수 있다. 이 경우, 화소 전극은 제3 및 제4 트랜지스터들(T3, T4)의 상부로부터 외광이 유입되는 것을 차폐할 수 있다.
화소 전극의 가장자리를 따라 화소 정의막(PDL)이 배치되고, 화소 정의막(PDL)은 화소 전극과 중첩하는 영역에서 화소 전극을 노출시키는 개구부를 포함할 수 있다.
제1 전극층(810) 상에 발광층(820)이 위치할 수 있다. 발광층(820)은 화소 정의막(PDL)의 개구부 안에 위치할 수 있다. 발광층(820)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다.
발광층(820) 상에 제2 전극층(830)이 위치할 수 있다. 제2 전극층(830)은 공통 전극이고, 공통 전극은 화소 정의막(PDL) 위에도 형성되어 복수의 화소들에 걸쳐 연장될 수 있다.
제1 전극층(810)의 캐소드 전극, 발광층(820) 및 제2 전극층(830)의 공통 전극은 발광 소자(EL)를 구성할 수 있다.
도시되지 않았으나, 표시소자층(800) 상에는 봉지층(또는, 박막봉지층)이 배치될 수 있다. 봉지층은 외부로부터 유입될 수 있는 수분 및 공기 등이 발광 소자(EL)에 침투하는 것을 방지할 수 있다. 봉지층은 박막봉지(Thin Film Encapsulation)로 형성될 수 있으며, 하나 이상의 유기막과 하나 이상의 무기막을 포함할 수 있다. 예를 들어, 유기막은 에폭시, 아크릴레이트 또는 우레탄아크릴레이트로 이루어진 군에서 선택된 어느 하나를 포함하여 이루어지고, 무기막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiONx)로 이루어진 군에서 선택된 어느 하나 이상을 포함하여 이루어질 수 있다.
도 3 내지 도 6을 참조하여 설명한 바와 같이, 표시 장치(1)(또는, 표시부(10))는 수소 배리어 물질을 포함하는 제3 도전층(400)을 포함하거나 금속 도전층(401)을 수소 배리어층(402)으로 캡핑함으로써, 제4 절연층(740)의 형성시 제1 콘택홀(CNT1)(예를 들어, 제13 콘택홀(CNT13), 제17 콘택홀(CNT17))을 통해 반도체층(100) 내로 수소가 확산되는 것을 방지 또는 완화하고, 반도체층(100)을 포함하는 트랜지스터들(T1 내지 T7)의 전기적 특성의 변화 및 산포를 감소시킬 수 있다.
또한, 표시 장치(1)는 제3 도전층(400)을 노출시키는 제2 콘택홀(CNT2)(예를 들어, 제23 콘택홀(CNT23))을 제1 콘택홀(CNT1)(예를 들어, 제17 콘택홀(CNT17))과 이격시켜 배치시킴으로써, 즉, 제1 내지 제3 도전 패턴들(420, 430, 440)을 브릿지(bridge) 형태로 구성함으로써, 반도체층(100)에 대한 수소 확산 경로가 제거되고, 트랜지스터들(T1 내지 T7)의 전기적 특성의 변화 및 산포가 보다 감소될 수 있다.
도 7 및 도 8은 도 5의 표시 장치에 포함된 반도체층의 수소화 및 탈수소화를 설명하는 단면도들이다. 도 7 및 도 8은 도 5에 대응하는 표시 장치(1)의 단면도들이다.
먼저 도 7을 참조하면, 기판(910)(또는, 버퍼층(920)) 상에 반도체층(100), 제1 절연층(710), 제1 도전층(200), 제2 절연층(720), 제2 도전층(300) 및 제3 절연층(730)이 순차적으로 적층될 수 있다.
앞서 설명한 바와 같이, 제1 절연층(710)은 질화규소(SiNx), 이산화 규소(SiO2)를 포함하고, 실란(SiH4) 가스를 이용한 화학 증착(CVD) 기술을 통해 형성될 수 있다. 이 경우, 실리콘 반도체를 포함하는 반도체층(100)은 실란 가스와 화학 반응을 통해 수소화 될 수 있다.
이후, 제1 내지 제3 절연층들(710 내지 730)을 관통하여 반도체층(100)을 노출시키는 제13 콘택홀(CNT13) 및 제17 콘택홀(CNT17)(및 제12 콘택홀(CNT12), 제14 콘택홀(CNT14), 제16 콘택홀(CNT16)) 및 제2 및 제3 절연층들(720, 730)을 관통하여 제1 도전층(200)을 노출시키는 제11 콘택홀(CNT11)이 형성될 수 있다.
제11, 제13 및 제17 콘택홀들(CNT11, CNT13, CNT17)을 형성한 이후, 어닐링(annealing) 공정이 수행되며, 상기 어닐링 공정 중에 반도체층(100)이 탈수소화 될 수 있다. 도 7에 도시된 바와 같이, 환원된 수소의 대부분은 제13 및 제17 콘택홀들(CNT13, CNT17)을 통해 외부로 나가고, 환원된 수소의 일부는 제1 도전층(200)(예를 들어, 제1 주사선(210), 제1 게이트 전극(240)) 및 제11 콘택홀(CNT11)을 통해 외부로 나갈 수 있다.
어닐링 공정의 조건을 조절함으로써, 반도체층(100)의 수소화 정도가 제어되고, 반도체층(100)을 포함하는 트랜지스터들(T1 내지 T7)의 전기적 특성(예를 들어, 구동 범위(driving range))를 원하는 특성으로 조절할 수 있다.
다만, 어닐링 공정 이후에, 제3 절연층(730) 상에 제3 도전층(400)이 형성되고, 제4 절연층(740)이 제3 도전층(400) 상에 형성될 수 있다. 제4 절연층(740)은 제1 절연층(710)과 유사하게, 질화규소(SiNx), 이산화 규소(SiO2)를 포함하고, 제4 절연층(740)은 실란 가스를 이용한 화학 증착(CVD) 기술을 통해 형성될 수 있다. 이 경우, 실란 가스의 수소 성분은 제13 및 제 17 콘택홀들(CNT13, CNT17)을 통해(또한, 제3 도전층(400)을 통해) 반도체층(100)까지 확산될 수 있고, 이에 따라, 반도체층(100)이 다시 수소화될 수 있다.
이후, 도 5를 참조하여 설명한 제2 콘택홀(CNT2)(즉, 제21 내지 제23 콘택홀들(CNT21 내지 CNT23))이 형성되고, 어닐링 공정이 수행됨으로써, 반도체층(100)의 탈수소화가 가능할 수 있다. 다만, 제2 콘택홀(CNT2)의 위치, 개수에 따라, 반도체층(100) 전체의 탈수소화가 어렵고, 트랜지스터들(T1 내지 T7)의 수소화 정도를 균일하게 제어하기 어려울 수 있다.
따라서, 표시 장치(1)는 제3 도전층(400)(즉, 제4 절연층(740)을 형성하기 전에 형성하는 제3 도전층(400))에 수소 배리어 물질을 포함시키거나, 제3 도전층(400)의 금속 도전층(401)을 수소 배리어층(402)으로 캡핑할 수 있다. 따라서, 반도체층(100)의 재수소화를 방지하고, 제1 콘택홀(CNT1)의 형성 공정시 어닐링 공정만으로 반도체층(100)의 수소화 정도가 제어될 수 있다.
[표 1]은 제3 도전층(400)에 포함된 물질(및 적층 구조)에 따른 트랜지스터(즉, 트랜지스터들(T1 내지 T7))의 구동 범위(DR)를 나타낸다. "증착 전"은 제4 절연층(740)이 형성되기 전의 트랜지스터(또는, 반도체층(100))이고, "증착 후"는 제4 절연층(740)이 형성된 이후의 트랜지스터이다.
구분 Mo Ti/Al/Ti Mo/Ti
증착 전 증착 후 증착 전 증착 후 증착 전 증착 후
DR range
[V]		 3.41 2.65 3.23 3.35 3.34 3.40
[표 1]을 참조하면, 제3 도전층(400)이 몰리브덴(Mo)의 단층 구조를 가지는 경우, 제4 절연층(740)이 형성되기 전에는 트랜지스터의 구동 범위가 약 3.4V 이나, 제4 절연층(740)이 형성된 이후에는 반도체층(100)의 재수소화에 의해 트랜지스터의 구동 범위가 약 2.65V로 크게 변화되었다.
제3 도전층(400)이 Ti/Al/Ti 또는 Mo/Ti 와 같은 적층 구조를 가지는 경우, 제4 절연층(740)이 형성되기 전에는 트랜지스터의 구동 범위가 약 3.2V 내지 3.4V이고, 제4 절연층(740)이 형성된 이후에는 트랜지스터의 구동 범위가 약 3.3V 내지 3.4V이며, 트랜지스터의 구동 범위가 거의 변화하지 않았다.
즉, 제3 도전층(400)이 수소 배리어 물질을 포함하거나 수소 배리어층(402)으로 캡핑됨으로써, 트랜지스터의 전기적 특성이 원하는 수준으로 제어될 수 있다.
한편, 제2 콘택홀(CTN2)(즉, 제21 내지 제23 콘택홀들(CNT21, CNT22, CNT23))을 인접한 제1 콘택홀(CNT1)(즉, 제14, 제16, 제17 콘택홀들(CNT14, CNT16, CNT17))과 기준 거리만큼 이격시킴으로써, 수소 확산 경로(또는, 수소화/탈수소화 경로)가 보다 확실하게 제거되고, 트랜지스터의 전기적 특성이 보다 용이하게 제어되며, 트랜지스터의 전기적 특성의 산포가 보다 균일하게 되고, 표시 장치(1)의 표시 품질이 향상될 수 있다.
도 9는 도 1의 표시 장치의 다른 예를 나타내는 레이아웃도이다. 도 10은 도 9의 표시 장치의 일 예를 나타내는 단면도이다. 도 10은 도 5에 대응하는 표시 장치(1_1)의 단면도이다.
도 3 내지 도 5, 도 9 및 도 10을 참조하면, 표시 장치(1_1)은 제3 도전층(400_1), 제2 콘택홀(CNT2_1)을 제외하고, 도 3 내지 도 5를 참조하여 설명한 표시 장치(1)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제3 도전층(400_1)은 수소 배리어 물질을 포함하지 않고, 또한, 제2 도전 패턴(430_1)을 포함한다는 점에서, 도 3 내지 도 5를 참조하여 설명한 제3 도전층(400)과 상이하다.
제3 도전층(400_1)은 수소 배리어 물질을 포함하지 않으며, 탈수소 가능 물질(dehydrogenation material)(즉, 수소 확산 가능 물질(hydrogen diffusible material))을 포함할 수 있다. 예를 들어, 제3 도전층(400_1)은 티타늄(Ti)을 포함하지 않고, 몰리브덴(Mo)의 단층 구조를 가질 수 있다.
제2 도전 패턴(430_1)은 반도체층(100)의 제1 세로부의 상측 단부와 중첩하고, 제2 주사선(220)과 중첩하지 않을 수 있다. 도 9 및 도 10에서 제2 도전 패턴(430_1)은 도 3 내지 도 5에 도시된 제2 도전 패턴(430)보다 작은 크기를 가지는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 제2 도전 패턴(430_1)은 도 3 내지 도 5에 도시된 제2 도전 패턴(430)과 같은 크기/형상을 가질 수도 있다.
제2 콘택홀(CNT2_1)은 제21 콘택홀(CNT21_1) 및 제23 콘택홀(CNT23_1)을 포함한다는 점에서, 도 3 내지 도 5를 참조하여 설명한 제2 콘택홀(CNT2)와 상이하다.
제23 콘택홀(CNT23_1)은 제17 콘택홀(CNT17)과 중첩하여 배치될 수 있다. 즉, 제17 및 제23 콘택홀들(CNT17, CNT23_1)은 제4 도전층(500)과 반도체층(100)을 수직선 상에서 연결시키는(또는, 제1 내지 제4 절연층들(710 내지 740)을 하나의 수직선 상에서 관통하는) 다이렉트 콘택홀(direct CNT)을 구성할 수 있다. 이 경우, 제3 절연층(730)의 형성시 반도체층(100)이 재수소화 되더라도, 다이렉트 콘택홀을 통해 반도체층(100)의 탈수소화가 이루어질 수 있다. 즉, 제3 절연층(730)의 형성에 기인한 트랜지스터의 전기적 특성의 변화를 완화시킬 수 있다.
유사하게, 제21 콘택홀(CNT21_1)은 제14 콘택홀(CNT14)과 중첩하여 배치될 수 있다. 즉, 제14 및 제21 콘택홀들(CNT14, CNT21_1)은 제4 도전층(500)과 반도체층(100)을 수직선 상에서 연결시키는 다이렉트 콘택홀(direct CNT)을 구성할 수 있다.
도 9 및 도 10을 참조하여 설명한 바와 같이, 표시 장치(1_1)는 반도체층(100)과 제4 도전층(500)을 하나의 수직선 상에서 연결시키는 다이렉트 콘택홀을 포함함으로써, 반도체층(100)의 탈수소화가 용이하게 이루어지고, 트랜지스터의 전기적 특성(예를 들어, 구동 범위)의 변화 및 산포가 감소될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
100: 반도체층
200: 제1 도전층
300: 제2 도전층
400: 제3 도전층
500: 제4 도전층
710, 720, 730, 740, 750: 제1 내지 제5 절연층
800: 표시소자층
910: 기판
920: 버퍼층

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 반도체층;
    상기 반도체층 상에 배치되는 제1 절연층;
    상기 반도체층 상에 배치되는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제2 절연층;
    상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 반도체층을 노출시키는 제1 콘택홀;
    상기 제2 절연층 상에 배치되고, 상기 제1 콘택홀을 통해 상기 반도체층과 연결되되, 수소 배리어(hydrogen barrier) 물질을 포함하는 제2 도전층; 및
    상기 제2 도전층 상에 배치되는 제3 절연층을 포함하는 표시 장치.
  2. 제1 항에 있어서, 상기 제3 절연층은 질화규소(SiNx) 및 이산화규소(SiO2)를 포함하는 표시 장치.
  3. 제2 항에 있어서, 상기 제2 도전층은, 티타늄(Ti), 주석(TIN), 니켈(Ni), 산화인듐아연(IZ0), 및 산화인듐주석(ITO) 중 적어도 하나를 포함하는 표시 장치.
  4. 제2 항에 있어서, 상기 제2 도전층은,
    상기 제2 절연층 상에 배치되고 상기 제1 콘택홀을 통해 상기 반도체층과 연결되는 금속 도전층, 및
    상기 금속 도전층 상에 배치되고 상기 수소 배리어 물질을 포함하는 수소 배리어층을 포함하는 표시 장치.
  5. 제2 항에 있어서, 상기 제2 도전층은,
    상기 제2 절연층 상에 배치되는 제1 수소 배리어층,
    상기 제1 수소 배리어층 상에 배치되는 금속 도전층, 및
    상기 금속 도전층 상에 배치되는 제2 수소 배리어층을 포함하는 표시 장치.
  6. 제2 항에 있어서, 상기 제3 절연층은 실란(SiH4) 가스를 이용한 기상 증착 기술을 통해 형성되며,
    상기 제2 도전층은 상기 실란 가스 내 수소 이온이 상기 반도체층으로 확산되는 것을 방지하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제3 절연층을 관통하여 상기 제2 도전층을 노출시키되 상기 제1 콘택홀과 중첩하지 않는 제2 콘택홀; 및
    상기 제3 절연층 상에 배치되되 상기 제2 콘택홀, 상기 제2 도전층 및 상기 제1 콘택홀을 통해 상기 반도체층과 전기적으로 연결되는 제3 도전층을 더 포함하는 표시 장치.
  8. 제7 항에 있어서, 평면도 상 상기 제2 콘택홀은 상기 제1 콘택홀로부터 2um 내지 6um 이격된 표시 장치.
  9. 제7 항에 있어서, 상기 제3 도전층은 상기 수소 배리어 물질을 포함하는 표시 장치.
  10. 제7 항에 있어서, 상기 제1 도전층은 트랜지스터의 게이트 전극을 포함하고,
    상기 제2 도전층은 상기 트랜지스터의 제1 전극을 포함하며,
    상기 트랜지스터의 제1 전극은 상기 제1 콘택홀을 통해 상기 반도체층과 연결되는 표시 장치.
  11. 제10 항에 있어서, 상기 제3 도전층은 상기 제2 콘택홀을 통해 상기 트랜지스터의 제1 전극과 전기적으로 연결되는 신호 배선을 포함하는 표시 장치.
  12. 제11 항에 있어서, 상기 반도체층은 제1 방향으로 연장하는 제1 부분을 포함하고,
    상기 신호 배선은 상기 제1 방향으로 연장하며 상기 반도체층의 상기 제1 부분과 중첩하는 표시 장치.
  13. 제10 항에 있어서,
    상기 제3 도전층 상에 배치되는 제4 절연층; 및
    상기 제4 절연층 상에 배치되고 발광 소자를 포함하는 표시소자층을 더 포함하고,
    상기 제3 도전층은 상기 제2 콘택홀을 통해 상기 트랜지스터의 제1 전극과 전기적으로 연결되는 비아 전극을 포함하며,
    상기 발광 소자는 상기 제4 절연층을 관통하여 상기 비아 전극을 노출시키는 제3 콘택홀을 통해 상기 비아 전극과 전기적으로 연결되는 표시 장치.
  14. 제10 항에 있어서,
    상기 제2 절연층 및 상기 제2 도전층 사이에 배치되고 커패시터의 제1 전극을 포함하는 제4 도전층; 및
    상기 제4 도전층 및 상기 제2 도전층 사이에 배치되는 제4 절연층을 더 포함하고,
    상기 제2 도전층은 상기 커패시터의 상기 제1 전극과 중첩하는 상기 커패시터의 제2 전극을 더 포함하는 표시 장치.
  15. 제14 항에 있어서, 상기 제2 도전층은 상기 트랜지스터의 제1 전극과 상기 커패시터의 제2 전극을 연결하는 도전 패턴을 더 포함하고,
    상기 제3 도전층은 상기 제2 콘택홀을 통해 상기 도전 패턴과 전기적으로 연결되는 신호 배선을 포함하는 표시 장치.
  16. 기판;
    상기 기판 상에 배치되는 반도체층;
    상기 반도체층 상에 배치되는 제1 절연층;
    상기 반도체층 상에 배치되는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제2 절연층;
    상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 반도체층을 노출시키는 제1 콘택홀;
    상기 제2 절연층 상에 배치되고, 상기 제1 콘택홀을 통해 상기 반도체층과 연결되는 제2 도전층;
    상기 제2 도전층 상에 배치되는 제3 절연층; 및
    상기 제3 절연층을 관통하여 상기 제2 도전층을 노출시키며, 상기 제1 콘택홀과 중첩하는 제2 콘택홀; 및
    상기 제3 절연층 상에 배치되고, 상기 제2 콘택홀을 통해 상기 제2 도전층과 연결되는 제3 도전층을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제3 절연층은 질화규소(SiNx) 및 이산화규소(SiO2)를 포함하고, 상기 제2 도전층 및 상기 제3 도전층 각각은 수소 배리어 물질을 포함하지 않는
    표시 장치.
  18. 제17 항에 있어서, 상기 제1 도전층은 트랜지스터의 게이트 전극을 포함하고,
    상기 제2 도전층은 상기 트랜지스터의 제1 전극을 포함하며,
    상기 트랜지스터의 제1 전극은 상기 제1 콘택홀을 통해 상기 반도체층과 연결되는 표시 장치.
  19. 제18 항에 있어서, 상기 제3 도전층은 상기 제2 콘택홀을 통해 상기 제1 전극과 전기적으로 연결되는 신호 배선을 포함하는 표시 장치.
  20. 제1 항에 있어서,
    상기 제3 도전층 상에 배치되는 제4 절연층; 및
    상기 제4 절연층 상에 배치되고 발광 소자를 포함하는 표시소자층을 더 포함하고,
    상기 제3 도전층은 상기 제2 콘택홀을 통해 상기 제1 전극과 전기적으로 연결되는 비아 전극을 포함하며,
    상기 발광 소자는 상기 제4 절연층을 관통하여 상기 비아 전극을 노출시키는 제3 콘택홀을 통해 상기 비아 전극과 전기적으로 연결되는 표시 장치.
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