KR20220132080A - 표시 장치 - Google Patents

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KR20220132080A
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electrode
layer
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Abstract

표시 장치가 제공된다. 표시 장치는 게이트 전극에 인가되는 전압에 따라 제1 전극으로부터 제2 전극으로 흐르는 구동 전류를 제어하는 제1 트랜지스터, 및 상기 제1 트랜지스터 상기 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 배치되며, 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 포함하는 제2 트랜지스터를 포함하되, 상기 제1 서브 트랜지스터의 게이트 전극과 상기 제2 서브 트랜지스터의 게이트 전극은 동일한 스캔 신호가 인가되고, 상기 제1 서브 트랜지스터의 게이트 절연막은 제1 두께를 포함하며, 상기 제2 서브 트랜지스터의 게이트 절연막은 상기 제1 두께보다 작은 제2 두께를 포함한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 소자를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 유기 발광 소자에 구동 전류를 제공하는 복수의 트랜지스터를 포함한다.
본 발명이 해결하고자 하는 과제는 중/장기 잔상이 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 게이트 전극에 인가되는 전압에 따라 제1 전극으로부터 제2 전극으로 흐르는 구동 전류를 제어하는 제1 트랜지스터, 및 상기 제1 트랜지스터 상기 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 배치되며, 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 포함하는 제2 트랜지스터를 포함하되, 상기 제1 서브 트랜지스터의 게이트 전극과 상기 제2 서브 트랜지스터의 게이트 전극은 동일한 스캔 신호가 인가되고, 상기 제1 서브 트랜지스터의 게이트 절연막은 제1 두께를 포함하며, 상기 제2 서브 트랜지스터의 게이트 절연막은 상기 제1 두께보다 작은 제2 두께를 포함한다.
상기 제1 서브 트랜지스터의 상기 게이트 전극은 제1 도전층으로 이루어지며, 상기 제2 서브 트랜지스터의 상기 게이트 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어질 수 있다.
상기 제1 서브 트랜지스터의 게이트 절연막과 상기 제2 서브 트랜지스터의 게이트 절연막은 제1 절연층을 포함하고, 상기 제1 서브 트랜지스터의 게이트 절연막은 제2 절연층을 더 포함할 수 있다.
상기 제1 서브 트랜지스터의 상기 게이트 전극과 상기 제2 서브 트랜지스터의 상기 게이트 전극은 서로 동일한 층에 배치될 수 있다.
상기 제2 서브 트랜지스터는 상기 제1 서브 트랜지스터의 제1 전극과 상기 제1 트랜지스터의 상기 제2 전극 사이에 배치될 수 있다.
상기 제1 서브 트랜지스터의 상기 게이트 전극은 제1 길이를 포함하며, 상기 제2 서브 트랜지스터의 상기 게이트 전극은 상기 제1 길이보다 긴 제2 길이를 포함할 수 있다.
상기 제1 서브 트랜지스터의 상기 게이트 전극은 제1 폭을 포함하며, 상기 제2 서브 트랜지스터의 상기 게이트 전극은 상기 제1 폭보다 긴 제2 폭을 포함할 수 있다.
상기 제1 트랜지스터는, 불순물 이온을 포함하며 두께 방향으로 2등분되어 순차적으로 위치하는 제1 영역 및 제2 영역을 포함하는 채널 영역을 포함하고, 상기 제1 트랜지스터의 상기 채널 영역에 포함된 상기 불순물 이온의 농도는 상기 제1 영역 내에서 최고점을 갖고, 상기 제2 영역 내에서 최저점을 가질 수 있다.
상기 최저점에서 상기 최고점을 향할수록 상기 불순물 이온의 농도는 증가하며, 상기 불순물 이온은 불소일 수 있다.
상기 불소 농도의 상기 최고점은 상기 제1 트랜지스터의 상기 채널 영역의 하면 상에 위치할 수 있다.
상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결되고, 상기 제1 트랜지스터로 데이터 신호를 전달하는 제3 트랜지스터를 더 포함할 수 있다.
상기 제1 트랜지스터의 상기 제2 전극과 전기적으로 연결되고, 상기 구동 전류에 따라 발광하는 발광 소자를 더 포함할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 게이트 전극에 인가되는 전압에 따라 제1 전극으로부터 제2 전극으로 흐르는 구동 전류를 제어하는 제1 트랜지스터, 및 상기 제1 트랜지스터 상기 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 배치되며, 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 포함하는 제2 트랜지스터를 포함하되, 상기 제1 서브 트랜지스터의 게이트 전극과 상기 제2 서브 트랜지스터의 게이트 전극은 동일한 스캔 신호가 인가되고, 상기 제1 서브 트랜지스터의 게이트 전극은 제1 도전층으로 이루어지고, 상기 제2 서브 트랜지스터의 게이트 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어진다.
상기 제1 서브 트랜지스터의 게이트 절연막은 제1 두께를 포함하며, 상기 제2 서브 트랜지스터의 게이트 절연막은 상기 제1 두께보다 작은 제2 두께를 포함할 수 잇다.
상기 제1 서브 트랜지스터의 게이트 절연막과 상기 제2 서브 트랜지스터의 게이트 절연막은 제1 절연층을 포함하고, 상기 제1 서브 트랜지스터의 게이트 절연막은 제2 절연층을 더 포함할 수 있다.
상기 제1 서브 트랜지스터의 상기 게이트 전극과 상기 제2 서브 트랜지스터의 상기 게이트 전극은 서로 다른 층에 배치될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 서브 트랜지스터의 제1 채널 영역과 제2 서브 트랜지스터의 제2 채널 영역을 포함하는 반도체층, 상기 반도체층 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되는 상기 제2 서브 트랜지스터의 게이트 전극, 상기 제2 서브 트랜지스터의 게이트 전극 상에 배치되는 제2 절연층, 및 상기 제2 절연층 상에 배치되는 상기 제1 서브 트랜지스터의 게이트 전극을 포함하되, 상기 제1 서브 트랜지스터의 게이트 전극과 상기 제2 서브 트랜지스터의 게이트 전극은 동일한 스캔 신호가 인가된다.
상기 제1 서브 트랜지스터의 상기 제1 채널 영역과 상기 제1 서브 트랜지스터의 상기 게이트 전극 사이의 두께는 상기 제2 서브 트랜지스터의 상기 제2 채널 영역과 상기 제2 서브 트랜지스터의 상기 게이트 전극 사이의 두께보다 클 수 있다.
상기 제1 서브 트랜지스터의 상기 게이트 전극과 상기 제2 서브 트랜지스터의 상기 게이트 전극은 서로 다른 층에 배치될 수 있다.
게이트 전극에 인가되는 전압에 따라 제1 전극으로부터 제2 전극으로 흐르는 구동 전류를 제어하는 제1 트랜지스터를 더 포함하되, 상기 제1 서브 트랜지스터는 상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 배치되며, 상기 제2 서브 트랜지스터는 상기 제1 서브 트랜지스터의 제1 전극과 상기 제1 트랜지스터의 상기 제2 전극 사이에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 중/장기 잔상이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 표시 장치의 측면도이다.
도 3은 일 실시예에 따른 일 화소를 상세히 보여주는 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 화소의 레이아웃도이다.
도 5는 도 4의 V-V' 선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 반도체층 주변의 불소 분포를 나타내는 그래프이다.
도 7은 반도체층의 불소 도핑 여부에 따른 표시 장치의 잔상을 평가한 그래프이다.
도 8은 도 4의 VIII-VIII' 선을 따라 자른 단면도의 일부이다.
도 9는 도 4의 일부 영역을 확대한 확대도이다.
도 10 내지 도 12는 일 실시예에 따른 표시 장치의 제조 방법의 단계별 단면도들이다.
도 13은 다른 실시예에 따른 표시 장치의 화소의 레이아웃도이다.
도 14는 도 13의 XIV-XIV' 선을 따라 자른 단면도이다.
도 15는 또 다른 실시예에 다른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 표시 장치의 측면도이다. 도 2는 표시 장치가 두께 방향으로 벤딩된 상태의 측면 형상을 도시한다.
표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치(1)는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
일 실시예에 따른 표시 장치(1)는 평면상 실질적인 직사각형 형상으로 이루어질 수 있다. 표시 장치(1)는 평면상 모서리가 수직인 직사각형일 수 있다. 다만, 이에 제한되는 것은 아니며, 표시 장치(1)는 평면상 모서리가 둥근 직사각형 형상일 수 있다.
도면에서 제1 방향(DR1)은 평면도상 표시 장치(1)의 가로 방향을 나타내고, 제2 방향(DR2)은 평면도상 표시 장치(1)의 세로 방향을 나타낸다. 또한, 제3 방향(DR3)은 표시 장치(1)의 두께 방향을 나타낸다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직으로 교차하며, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)이 놓이는 평면에 교차하는 방향으로 제1 방향(DR1) 및 제2 방향(DR2)에 모두 수직으로 교차한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(DR3)을 기준으로 표현된 “상부”, “상면”, "상측"은 표시 패널(10)을 기준으로 표시면 측을 의미하고, “하부”, “하면”, "하측"은 표시 패널(10)을 기준으로 표시면의 반대측을 의미하는 것으로 한다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 표시 패널(10)을 포함할 수 있다. 표시 패널(10)은 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉서블 기판일 수 있다. 이에 따라, 표시 패널(10)은 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다.
표시 패널(10)은 유기 발광 표시 패널일 수 있다. 이하의 실시예에서는 표시 패널(10)로서 유기 발광 표시 패널이 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이(LCD), 퀀텀닷 유기 발광 표시 패널(QD-OLED), 퀀텀닷 액정 디스플레이(QD-LCD), 퀀텀 나노 발광 표시 패널(nano NED), 마이크로 엘이디(Micro LED) 등 다른 종류의 표시 패널이 적용될 수도 있다.
표시 패널(10)은 화면을 표시하는 표시 영역(DA) 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)은 평면도상 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 베젤을 구성할 수 있다.
표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 다만, 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 영역(DA)은 복수의 화소를 포함할 수 있다. 각 화소는 매트릭스 형상으로 배열될 수 있다. 각 화소는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 배선, 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다. 화소의 구체적인 구성에 대해서는 후술하기로 한다.
비표시 영역(NDA)은 표시 영역(DA)의 모든 변을 둘러싸고, 표시 영역(DA)의 테두리를 구성할 수 있다. 다만, 이에 제한되지 않는다.
표시 패널(10)은 메인 영역(MA)과 메인 영역(MA)의 제2 방향(DR2) 일측에 연결된 벤딩 영역(BA)을 포함할 수 있다. 표시 패널(10)은 제2 방향(DR2) 일측에서 벤딩 영역(BA)과 연결되고, 두께 방향으로 벤딩되어 메인 영역(MA)과 두께 방향으로 중첩된 서브 영역(SA)을 더 포함할 수 있다.
메인 영역(MA)에는 표시 영역(DA)이 위치할 수 있다. 메인 영역(MA)의 표시 영역(DA)의 주변 에지 부분에는 비표시 영역(NDA)이 위치할 수 있다.
메인 영역(MA)은 표시 장치(1)의 평면상 외형과 유사한 형상을 가질 수 있다. 메인 영역(MA)은 일 평면에 위치한 평탄 영역일 수 있다. 그러나, 이에 제한되는 것은 아니며, 메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 곡면을 이루거나 절곡되어 있는 경우, 해당 에지에도 표시 영역(DA)이 배치될 수도 있다. 그러나, 이에 제한되지 않고 곡면 또는 절곡된 에지는 화면을 표시하지 않는 비표시 영역(NDA)이 배치되거나, 표시 영역(DA)과 비표시 영역(NDA)이 함께 배치될 수도 있다.
메인 영역(MA)의 비표시 영역(NDA)은 표시 영역(DA)의 외측 경계로부터 표시 패널(10)의 에지까지의 영역에 놓일 수 있다. 메인 영역(MA)의 비표시 영역(NDA)에는 표시 영역(DA)에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다.
벤딩 영역(BA)은 메인 영역(MA)의 일 단변을 통해 연결될 수 있다. 벤딩 영역(BA)의 폭(제1 방향(DR1)의 폭)은 메인 영역(MA)의 폭(단변의 폭)보다 작을 수 있다. 메인 영역(MA)과 벤딩 영역(BA)의 연결부는 베젤의 폭을 줄이기 위해 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BA)에서 표시 패널(10)은 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 표시 패널(10)이 벤딩 영역(BA)에서 벤딩됨에 따라 표시 패널(10)의 면이 반전될 수 있다. 즉, 상부를 향하는 표시 패널(10)의 일면이 벤딩 영역(BA)을 통해 측면 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 영역(SA)은 벤딩 영역(BA)으로부터 연장된다. 서브 영역(SA)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MA)과 평행한 방향으로 연장될 수 있다. 서브 영역(SA)은 표시 패널(10)의 두께 방향으로 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SA)은 메인 영역(MA) 에지의 비표시 영역(NDA)과 중첩하고, 나아가 메인 영역(MA)의 표시 영역(DA)과 중첩할 수 있다. 서브 영역(SA)의 폭은 벤딩 영역(BA)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
표시 패널(10)의 서브 영역(SA) 상에는 패드부(미도시)가 배치될 수 있다. 패드부(미도시)에는 외부 장치가 실장(또는 부착)될 수 있다. 외부 장치의 예로는 구동칩(20), 연성 인쇄회로기판이나 경성 인쇄회로기판 이루어진 구동 기판(30) 등을 들 수 있고, 그 밖에 배선 연결 필름, 커넥터 등도 외부 장치로서 패드부에 실장될 수 있다. 서브 영역(SA)에 실장되는 외부 장치는 하나일 수도 있지만, 복수 개일 수도 있다. 예를 들어, 도 1 및 도 2에 예시된 것처럼, 표시 패널(10)의 서브 영역(SA)에 구동칩(20)이 배치되고, 서브 영역(SA)의 단부에 구동 기판(30)이 부착될 수 있다. 이 경우, 표시 패널(10)은 구동칩(20)과 연결되는 패드부 및 구동 기판(30)과 연결되는 패드부를 모두 포함할 수 있다. 다른 실시예로, 구동칩이 필름 상에 실장되고, 상기 필름이 표시 패널(10)의 서브 영역(SA)에 부착될 수도 있다.
구동칩(20)은 표시면과 동일한 면인 표시 패널(10)의 일면 상에 실장되되, 상술한 것처럼 벤딩 영역(BA)이 벤딩되어 반전됨에 따라 두께 방향으로 하부를 향하는 표시 패널(10)의 면에 실장되어 구동칩(20)의 상면이 하부를 향할 수 있다.
구동칩(20)은 이방성 도전 필름을 통해 표시 패널(10) 상에 부착되거나, 초음파 접합 본딩을 통해 표시 패널(10) 상에 부착될 수 있다. 구동칩(20)은 표시 패널(10)을 구동하는 집적 회로를 포함할 수 있다.
도 3은 일 실시예에 따른 일 화소를 상세히 보여주는 회로도이다.
도 3을 참조하면, 화소(PX)의 회로는, 복수의 트랜지스터(T1 내지 T7), 커패시터(Cst) 및 발광 소자(Light Emitting Element, LE) 등을 포함한다. 일 화소(PX)의 회로에는 데이터 신호(DATA), 제1 주사(또는 스캔) 신호(GW), 제2 주사 신호(GI), 제3 주사 신호(GB), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)이 인가된다.
발광 소자(LE)는 이에 제한되는 것은 아니지만, 예를 들어, 제1 전극(또는, 애노드 전극, 도 5의 ‘ANO’ 참조), 발광층(도 5의 ‘EL’ 참조), 및 제2 전극(또는, 캐소드 전극, 도 5의 ‘CAT’ 참조)을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1 내지T7)를 포함할 수 있다. 각 트랜지스터(T1 내지 T7)는 게이트 전극, 제1 전극(또는, 제1 소스/드레인 전극) 및 제2 전극(또는, 제2 소스/드레인 전극)을 포함한다. 각 트랜지스터(T1~T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이 되고 다른 하나는 드레인 전극이 된다.
제1 트랜지스터(T1)는 구동 트랜지스터의 역할을 하며, 제2 내지 제7 트랜지스터(T2 내지 T7)는 스위칭 트랜지스터의 역할을 할 수 있다. 각 트랜지스터(T1 내지 T7)는 게이트 전극, 제1 전극 및 제2 전극을 포함한다. 각 트랜지스터(T1 내지 T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이 되고 다른 하나는 드레인 전극이 된다.
각 트랜지스터(T1 내지 T7)는 박막 트랜지스터일 수 있다. 각 트랜지스터(T1 내지 T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 일 실시예에서, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 보상 트랜지스터인 제3 트랜지스터(T3), 제1 초기화 트랜지스터인 제4 트랜지스터(T4), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5), 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 모두 PMOS 트랜지스터이다.
다만, 이에 제한되는 것은 아니고, 예를 들어, 보상 트랜지스터인 제3 트랜지스터(T3) 및 제1 초기화 트랜지스터인 제4 트랜지스터(T4)는 NMOS 트랜지스터이며, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5), 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 PMOS 트랜지스터일 수도 있다.
이 경우, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 액티브층과, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 액티브층은 서로 다른 물질을 포함할 수 있다. 이에 제한되는 것은 아니지만, 예를 들어, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 액티브층은 산화물 반도체를 포함하고, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 액티브층은 다결정 실리콘을 포함할 수 있다.
이하, 각 구성에 대해 상세히 설명한다.
제1 트랜지스터(T1)의 게이트 전극은 커패시터(Cst)의 제1 전극과 연결된다. 제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 라인과 연결된다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LE)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 발광 소자(LE)에 구동 전류를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 제1 주사 신호(GW) 라인과 연결된다. 제2 트랜지스터(T2)의 제1 전극은 데이터 신호(DATA) 라인과 연결된다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 라인과 연결된다. 제2 트랜지스터(T2)는 제1 주사 신호(GW)에 따라 턴온되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)는 제1 서브 트랜지스터(T3_1)와 제2 서브 트랜지스터(T3_2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제1 서브 트랜지스터(T3_1)의 게이트 전극은 제1 주사 신호(GW) 라인에 연결되고, 제1 전극은 제2 서브 트랜지스터(T3_2)의 제2 전극에 연결되며, 제2 전극은 커패시터(Cst)의 제1 전극, 제3 서브 트랜지스터(T4_1)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 제2 서브 트랜지스터(T3_2)의 게이트 전극은 제1 주사 신호(GW) 라인에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제1 서브 트랜지스터(T3_1)의 제1 전극에 연결될 수 있다.
제1 서브 트랜지스터(T3_1)와 제2 서브 트랜지스터(T3_2)는 제1 주사 신호(GW)에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하고, 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호(DATA)를 공급함으로써 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
화소(PX)는 기생 커패시터(Cgs)를 더 포함할 수 있다. 기생 커패시터(Cgs)는 제1 서브 트랜지스터(T3_1)의 게이트 전극과 제2 전극 사이에 위치할 수 있다. 기생 커패시터(Cgs)는 제1 트랜지스터(T1)의 게이트 전극에 킥백(kick-back) 전압의 영향을 가할 수 있고, 이에 따라, 제1 트랜지스터(T1)의 게이트 전극에 원하는 크기의 전압이 가해지지 않을 수 있다. 다만, 제1 서브 트랜지스터(T3_1)의 게이트 절연막의 두께는 제2 서브 트랜지스터(T3_2)의 게이트 절연막의 두께보다 두꺼울 수 있다. 이 경우, 기생 커패시터(Cgs)의 크기가 감소할 수 있고, 킥백 현상을 억제 또는 방지할 수 있으며, 중/장기 잔상(ISFOM, Image Sticking Figure Of Merit)이 개선될 수 있다. 이에 대한 자세한 설명은 후술한다.
제4 트랜지스터(T4)는 제3 서브 트랜지스터(T4_1)와 제4 서브 트랜지스터(T4_2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제3 서브 트랜지스터(T4_1)의 게이트 전극은 제2 주사 신호(GI) 라인에 연결되고, 제1 전극은 커패시터(Cst)의 제1 전극, 제1 서브 트랜지스터(T3_1)의 제2 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되며, 제2 전극은 제4 서브 트랜지스터(T4_2)의 제1 전극에 연결될 수 있다. 제4 서브 트랜지스터(T4_2)의 게이트 전극은 제2 주사 신호(GI) 라인에 연결되고, 제1 전극은 제3 서브 트랜지스터(T4_1)의 제2 전극에 연결되며, 제2 전극은 초기화 전압(VINT)에 연결될 수 있다. 제3 서브 트랜지스터(T4_1)와 제4 서브 트랜지스터(T4_2)는 제2 주사 신호(GI)에 의해 턴-온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 동작을 수행한다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM) 라인에 연결되고, 제1 전극은 제1 구동 전압 라인(ELVDD)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결된다. 제5 트랜지스터(T5)는 발광 제어 신호(EM)에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극과 제1 구동 전압 라인(ELVDD)을 연결시킨다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광 소자(LE)의 제1 전극 사이에 연결된다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM) 라인에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극 및 제2 서브 트랜지스터(T3_2)의 제1 전극과 연결되며, 제2 전극은 발광 소자(LE)의 제1 전극에 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되고, 그에 따라 발광 소자(LE)에 구동 전류가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 제3 주사 신호(GB) 라인과 연결된다. 제7 트랜지스터(T7)의 제1 전극은 발광 소자(LE)의 애노드 전극과 연결된다. 제7 트랜지스터(T7)의 제2 전극은 초기화 전압(VINT) 라인과 연결된다. 제7 트랜지스터(T7)는 제3 주사 신호(GB)에 따라 턴온되어 유기 발광 소자(OLED)의 애노드 전극을 초기화시킨다.
본 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 제3 주사 신호(GB)를 인가받는 경우를 예시하였지만, 다른 실시예로 제7 트랜지스터(T7)의 게이트 전극이 발광 제어 신호(EM)를 인가받거나, 제2 주사 신호(GI)를 인가받도록 화소(PX)의 회로를 구성할 수도 있다.
커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 제1 구동 전압 라인(ELVDD) 사이에 형성되며, 제1 전극 및 제2 전극을 포함한다. 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극 및 제4 트랜지스터(T4)의 제1 전극에 함께 연결되고, 커패시터(Cst)의 제2 전극은 제1 구동 전압 라인(ELVDD)에 연결될 수 있다. 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
발광 소자(LE)의 캐소드 전극은 제2 전원 전압(ELVSS) 라인과 연결된다. 발광 소자(LE)는 제1 트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 화상을 표시한다.
이하, 상술한 화소(PX)의 평면 배치 및 단면 구조에 대해 상세히 설명한다.
도 4는 일 실시예에 따른 표시 장치의 화소의 레이아웃도이다. 도 5는 도 4의 V-V' 선을 따라 자른 단면도이다. 도 4는 서로 인접하는 두 화소(PX)의 레이아웃도를 도시한다. 도 5는 도 4의 레이아웃도에서 애노드 전극(ANO), 발광층(EL), 캐소드 전극(CAT) 및 박막 봉지층(770)을 더 도시하였다.
도 4 및 도 5를 참조하면, 상술한 바와 같이 각 화소(PX)는 복수의 트랜지스터(T1 내지 T7), 커패시터(도 2의 'Cst', 이하 동일) 및 발광 소자(도 2의 'LE', 이하 동일)를 포함한다.
커패시터(Cst)는 전극을 이루는 도전층들과 도전층들 사이에 배치된 절연층을 포함한다. 유기발광 다이오드(OLED)는 애노드 전극과 캐소드 전극을 이루는 도전층 및 그 사이에 배치된 유기 발광층을 포함한다. 각 엘리멘트들의 전기적인 연결은 도전층으로 이루어진 배선 및/또는 도전 물질로 이루어진 비아에 의해 이루어질 수 있다. 상술한 도전 물질이나 도전층, 반도체층, 절연층, 발광층 등은 제1 기판(SUB1) 및 제2 기판(SUB2) 상에 배치된다.
화소(PX)의 각 층들은 제1 기판(SUB1), 제1 배리어층(BA1), 하부 반도체층(AS), 제2 기판(SUB2), 제2 배리어층(BA2), 버퍼층(BF), 반도체층(100), 제1 절연층(710), 제1 도전층(200), 제2 절연층(720), 제2 도전층(300), 제3 절연층(730), 제3 도전층(400), 보호막(740), 제1 비아층(VIA1), 제2 애노드 연결 전극(500), 제2 비아층(VIA2), 애노드 전극(ANO), 화소 정의막(PDL), 발광층(EL), 캐소드 전극(CAT)의 순서로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
제1 기판(SUB1)은 그 위에 배치되는 각 층들을 지지한다. 유기발광 표시장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기발광 표시장치가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
제1 기판(SUB1)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 제1 기판(SUB1)은 금속 재질의 물질을 포함할 수도 있다.
제1 기판(SUB1)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
제1 배리어층(BA1)은 제1 기판(SUB1) 상에 배치될 수 있다. 제1 배리어층(BA1)은 제1 기판(SUB1)의 전 영역에 걸쳐 배치될 수 있다. 제1 배리어층(BA1)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 제1 배리어층(BA1)은 실리콘 산화물(SiOx)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다. 제1 배리어층(BA1)은 제1 기판(SUB1)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
하부 반도체층(AS)은 제1 배리어층(BA1) 상에 배치될 수 있다. 하부 반도체층(AS)은 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 배치될 수 있다. 하부 반도체층(AS)은 비정질 실리콘을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 하부 반도체층(AS)은 다결정 실리콘 및 산화물 실리콘 중 적어도 어느 하나를 포함할 수도 있다. 하부 반도체층(AS)은 상, 하부에 적층된 구성들이 보다 견고하게 접착할 수 있는 역할을 수행한다. 예를 들어, 하부 반도체층(AS)을 배치함에 따라, 하부 반도체층(AS)의 상, 하부에 배치된 제1 기판(SUB1)과 제2 기판(SUB2)이 보다 견고하게 접착될 수 있다.
제2 기판(SUB2)은 하부 반도체층(AS) 상에 배치될 수 있다. 제2 기판(SUB2)은 제1 기판(SUB1)에 대한 설명이 동일하게 적용될 수 있다. 따라서, 이에 대한 자세한 설명은 생략한다.
제2 배리어층(BA2)은 제2 기판(SUB2) 상에 배치될 수 있다. 제2 배리어층(BA2)은 제1 배리어층(BA1)에 대한 설명이 동일하게 적용될 수 있다. 따라서, 이에 대한 자세한 설명은 생략한다.
버퍼층(BF)은 제2 배리어층(BA2) 상에 배치될 수 있다. 버퍼층(BF)은 제2 배리어층(BA2)의 전면 상에 배치될 수 있다. 버퍼층(BF)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(BF)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니고, 실리콘 산화물 또는 실리콘 산질화물 등을 포함할 수도 있다. 버퍼층(BF)은 제2 기판(SUB2)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
반도체층(100)은 버퍼층(BF) 상에 배치될 수 있다. 반도체층(100)은 제1 내지 제7 트랜지스터(T1 내지 T7) 각각의 제1 전극 및 제2 전극과 접촉하는 제1 영역, 제2 영역 및 채널(또는 채널 영역)을 이루는 액티브층이다. 상기 제1 영역 및 제2 영역 중 어느 하나는 소스 영역이 되고 다른 하나는 드레인 영역이 된다.
이하에서, 평면도상 우측을 제1 방향(DR1)의 일측으로, 좌측을 제1 방향(DR1)의 타측으로 지칭하기로 하며, 평면도상 상측을 제2 방향(DR2) 일측으로, 하측을 제2 방향(DR2) 타측으로 지칭하기로 한다.
반도체층(100)은 각 화소(PX)마다 서로 분리되지 않고 연결될 수 있다. 반도체층(100)은 평면상 특정한 패턴을 가질 수 있다. 예를 들어, 반도체층(100)은 대체로 제2 방향(DR2)으로 연장된 제1 세로부(110), 제2 세로부(120), 제3 세로부(150), 제4 세로부(160), 제5 세로부(170)와 대체로 제1 방향(DR1)으로 연장된 제1 가로부(130), 제2 가로부(140) 및 상기 복수의 세로부(110, 120, 150, 160, 170)와 복수의 가로부(130, 140) 중 일부를 연결하는 제1 내지 제3 연결부(181, 182, 183)를 포함할 수 있다. 복수의 세로부(110, 120, 150, 160, 170)와 복수의 가로부(130, 140) 및 제1 내지 제3 연결부(181, 182, 183)는 물리적으로 연결되어 있을 수 있다.
제1 세로부(110)는 일 화소(PX)의 제1 방향(DR1)의 타측에 인접하여 배치되고, 제2 세로부(120)는 화소(PX)의 제1 방향(DR1)의 일측에 인접하여 배치될 수 있다. 제1 세로부(110)와 제2 세로부(120)는 서로 이격되어 배치될 수 있다. 제1 세로부(110)는 제2 세로부(120)보다 제2 방향(DR2)의 길이가 더 길 수 있다. 제1 가로부(130)는 제1 세로부(110)와 제2 세로부(120)의 중간 부위를 연결할 수 있다. 본 명세서에서 제1 세로부(110)와 제2 세로부(120)의 "상측 부위(111, 121)"는 평면상 제1 가로부(130)와 연결된 부분보다 제2 방향(DR2)의 일측에 위치하는 부위를, "하측 부위(112, 122)"는 평면상 제1 가로부(130)와 연결된 부분보다 제2 방향(DR2)의 타측에 위치하는 부위를 각각 지칭할 수 있다. 제1 세로부(110), 제2 세로부(120) 및 제1 가로부(130)의 평면 형상은 대략 'H'자 형상과 유사할 수 있다.
제1 가로부(130)는 제1 세로부(110)와 제2 세로부(120)를 최단 거리로 연결할 수도 있지만, 도면에 도시된 바와 같이 제1 방향(DR1)의 타측의 제1 절곡부(131) 및 제1 방향(DR1)의 일측의 제2 절곡부(132)를 포함할 수 있다. 복수 회의 절곡을 통해 제1 가로부(130)의 총 길이가 증가할 수 있다.
제2 가로부(140)는 제2 세로부(120)의 상측 부위(121)의 제2 방향(DR2) 일측 끝단으로부터 제1 방향(DR1) 타측으로 연장될 수 있으며, 제1 가로부(130)보다 제2 방향(DR2) 일측에 배치될 수 있다. 제2 가로부(140)의 제1 방향(DR1) 타측 영역은 다른 영역보다 제2 방향(DR2)의 폭이 두꺼울 수 있으나, 이에 한정되는 것은 아니다.
제3 세로부(150), 제4 세로부(160) 및 제5 세로부(170)는 제2 가로부(140)의 제2 방향(DR2) 일측에 배치될 수 있다. 제3 세로부(150)는 제5 세로부(170)의 제2 방향(DR2) 타측에 배치될 수 있으며, 제3 세로부(150)와 제5 세로부(170) 사이에 제4 세로부(160)가 배치될 수 있다. 제4 세로부(160)의 제2 방향(DR2) 타측 끝단은 제4 세로부(160)와 연결되어 있으나, 제2 방향(DR2) 일측 끝단은 인접한 다른 화소(PX)의 제2 세로부(120)의 하측 부위(122)와 연결될 수 있다.
제1 연결부(181)는 제2 가로부(140)의 제1 방향(DR1) 타측 끝단과 제3 세로부(150)의 제2 방향(DR2) 타측 끝단 사이에 배치될 수 있다. 제1 연결부(181)는 상기 제2 가로부(140)와 상기 제3 세로부(150)를 연결할 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 기울어지도록 형성될 수 있다.
제2 연결부(182)는 제3 세로부(150)의 제2 방향(DR2) 일측 끝단과 제4 세로부(160)의 제2 방향(DR2) 일측 끝단 사이에 배치될 수 있다. 제2 연결부(182)는 제3 세로부(150)와 제4 세로부(160)를 연결할 수 있다.
제3 연결부(183)는 제4 세로부(160)의 제2 방향(DR2) 타측 끝단과 제5 세로부(170)의 제2 방향(DR2) 타측 끝단 사이에 배치될 수 있다. 제3 연결부(183)는 제4 세로부(160)와 제5 세로부(170)를 연결할 수 있다.
제3 세로부(150), 제4 세로부(160), 제5 세로부(170), 제2 연결부 (182) 및 제3 연결부(183)의 평면 형상은 대략 반전되어 눕혀진 'S'자 형상과 유사할 수 있다.
제2 트랜지스터(T2)의 채널은 제1 세로부 상측 부위(111)에 배치되고, 제5 트랜지스터(T5)의 채널은 제1 세로부 하측 부위(112)에 배치될 수 있다. 제2 서브 트랜지스터(T3_2)의 채널(CH3_2, 도 8 참조)은 제2 세로부 상측 부위(121)에 배치될 수 있다. 제6 트랜지스터(T6)의 채널(CH6)은 제2 세로부 하측 부위(122)에 배치될 수 있다. 제1 트랜지스터(T1)의 채널(CH1)은 제1 가로부(130)에 배치될 수 있다. 제1 서브 트랜지스터(T3_1)의 채널(CH3_1, 도 8 참조)은 제2 가로부(140)에 배치될 수 있다. 제3 서브 트랜지스터(T4_1)의 채널은 제3 세로부(150)에 배치될 수 있으며, 제4 서브 트랜지스터(T4_2)의 채널은 제4 세로부(160)에 배치될 수 있다. 제7 트랜지스터(T7)의 채널은 제5 세로부(170)에 배치될 수 있다.
반도체층(100)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 반도체층(100)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함하거나, 산화물 반도체를 포함할 수도 있다.
반도체층(100)은 불순물 이온을 포함할 수 있다. 상기 불순물 이온은 p형 불순물 이온일 수 있다. 상기 불순물 이온의 농도(intensity)는 반도체층(100)의 하부로 갈수록 커질 수 있다. 구체적으로, 반도체층(100)에서 각 트랜지스터(T1~T7)의 채널 영역은 채널 도핑 이온 뿐만 아니라, 상기 불순물 이온을 포함할 수 있다. 이 경우, 반도체층(100) 하부에 배치되는 불순물 이온에 의해, 제2 기판(SUB2)이 분극화(polarization)되더라도, 제1 트랜지스터(T1)의 특성이 영향받는 것이 감소될 수 있으며, 나아가, 중/장기 잔상(ISFOM)이 개선될 수 있다. 상기 불순물 이온은 예를 들어, 불소(F, Fluorine) 등을 포함할 수 있다. 이하에서, 상기 불순물 이온은 불소인 것으로 설명하나, 이에 제한되는 것은 아니다.
도 6은 일 실시예에 따른 반도체층 주변의 불소 분포를 나타내는 그래프이다.
도 6은 일 예로, 제1 트랜지스터(T1)의 채널(CH1)을 도시하며, 제1 트랜지스터(T1)의 채널(CH1) 뿐만 아니라, 제1 트랜지스터(T1)의 채널(CH1)의 하부 및 상부에 각각 배치된 버퍼층(BF) 및 제1 절연층(710)의 불소 농도를 도시한다. 도 6에서 가로축(X축)은 스퍼터 시간(sputter time, s(second))을 나타내고, 세로축(Y축)은 불소의 농도(intensity, C/S(counts per sec))를 나타낸다. 도 6은 이차이온질량분석(Secondary Ion Mass Spectrometry; SIMS)을 이용하여 측정한 결과이다.
도 6을 더 참조하면, 반도체층(100)에서 불소의 농도는 버퍼층(BF) 측으로 향할수록 커질 수 있다. 다시 말해서, 반도체층(100)은 버퍼층(BF)과의 제1 계면(IF1)으로부터 제1 절연층(710)과의 제2 계면(IF2) 사이의 영역을 두께 방향(제3 방향(DR3))으로 2등분할 수 있다. 반도체층(100)을 2등분한 영역을 버퍼층(BF)과 인접한 영역부터 제1 영역(AR1) 및 제2 영역(AR2)으로 지칭한다.
반도체층(100) 내의 불소 농도가 가장 높은 지점인 제1 지점(HP, 또는 최고점)은 제1 영역(AR1) 내에 위치할 수 있다. 이에 제한되는 것은 아니지만, 제1 지점(HP)은 제1 계면(IF1) 상에 위치한다. 다시 말해서, 제1 지점(HP)은 반도체층(100)의 타면(또는 하면) 상에 위치할 수 있다. 또한, 반도체층(100) 내의 불소 농도가 가장 낮은 지점인 제2 지점(LP, 또는 최저점)은 제2 영역(AR2) 내에 위치한다. 반도체층(100) 내의 불소 농도는 제2 지점(LP)에서 제1 지점(HP)을 향할수록 증가할 수 있다.
제1 영역(AR1)에서 반도체층(100) 내의 불소 농도는 제1 계면(IF1)으로부터 제2 계면(IF2)으로 향할수록 낮아진다. 제2 영역(AR2)에서 반도체층(100) 내의 불소 농도는 제1 계면(IF1)으로부터 제2 계면(IF2)으로 향할수록 낮아지다가 다시 높아진다. 제1 영역(AR1)의 불소 농도의 평균 값은 제2 영역(AR2)의 불소 농도의 평균 값보다 클 수 있다.
반도체층(100)은 제1 계면(IF1) 또는 제2 계면(IF2) 상에서 Si(silicon)-H(hydrogen) 결합이나 댕글링 본드(dangling bond)가 존재한다. Si-H 결합은 약한 결합(weak bond)으로 결합이 쉽게 깨져 댕글링 본드가 생성될 수 있다. 반도체층(100)에 불소가 주입되는 경우, 주입된 불소는 댕글링 본드가 많이 존재하는 제1 계면(IF1) 또는 제2 계면(IF2)으로 이동하려는 경향을 가질 수 있다. 따라서, 제1 계면(IF1) 또는 제2 계면(IF2) 상에서 불소의 농도가 향상될 수 있다. 또한, 불소를 일정 크기 이상의 에너지로 반도체층(100)에 주입하는 경우, 불소는 반도체층(100)의 제1 계면(IF1) 상에 밀집될 수 있다. 예를 들어, 반도체층(100)에 불소를 주입하는 에너지는 13KeV 내지 25KeV의 범위 내에 있거나, 15KeV 내지 20KeV의 범위 내에 있거나, 15KeV일 수 있으나, 이에 제한되는 것은 아니다.
제1 트랜지스터(T1)의 채널(CH1)의 제1 계면(IF1) 상에 불소가 밀집되는 경우, 제2 기판(SUB2)의 분극(Polarization) 현상에도 불구하고, 제1 트랜지스터(T1)의 특성 변화가 억제 또는 방지될 수 있다. 다시 말해서, 제2 기판(SUB2)의 분극 현상이 발생하더라도, 제1 트랜지스터(T1)의 채널(CH1)의 제1 계면(IF1) 상에 밀집된 불소에 의해, 제1 트랜지스터(T1)의 채널 영역(101c)의 백 채널(back-channel)에 전자가 축적(charge)되는 것을 억제 또는 방지할 수 있다. 나아가, 백 채널(back-channel)에 전자가 축적됨에 따라 발생할 수 있는 중/장기 잔상 등의 불량을 억제 또는 제어할 수 있다.
도 7은 반도체층의 불소 도핑 여부에 따른 표시 장치의 잔상을 평가한 그래프이다.
도 7에서 가로축은 비교예(A, B) 및 실시예(C, D, E)를 나타내며 세로축은 잔상 수준을 나타낸다. 도 7에서 '0'에 가까울수록 잔상 특성이 우수한 것으로 이해할 수 있다. 도 7에서 그래프 A와 그래프 B는 반도체층에 불소를 도핑하지 않은 경우를 나타내며, 그래프 C, 그래프 D 및 그래프 E는 일 실시예에 따른 반도체층(100)과 같이 불소가 도핑된 경우를 나타낸다.
도 7에서 잔상을 평가하는 방법은 다음과 같다. 우선, 31G(grey)의 색상으로 화면을 표시한다. 이후, 블랙 화면과 화이트 화면이 격자 형태로 배치된 화면을 일정 시간 표시한다. 이후, 다시 31G(grey)의 색상으로 화면을 표시하고, 이 경우에 상기 격자 형태의 잔상을 평가한다.
도 7을 참조하면, 그래프 A의 잔상 수준의 평균 크기는 -73.2이며, 그래프 B의 잔상 수준의 평균 크기는 -66.1이다. 그래프 C의 잔상 수준의 평균 크기는 -26.7이고, 그래프 D의 잔상 수준의 평균 크기는 -27.8이며, 그래프 E의 잔상 수준의 평균 크기는 -24.4이다. 즉, 일 실시예의 반도체층(100)과 같이 불소가 도핑되는 경우, 중/장기 잔상이 개선될 수 있으며, 나아가, 표시 품질이 향상될 수 있다.
다시 도 4 및 도 5를 참조하면, 제1 절연층(710)은 반도체층(100) 상에 배치되고, 대체로 제1 기판(SUB1) 및 제2 기판(SUB2)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(710)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(710)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(710)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 도전층(200)은 제1 절연층(710) 상에 배치된다. 제1 도전층(200)은 제1 주사 신호(도 4의 'GW', 이하 동일)를 전달하는 제1 주사 라인(210), 제1 트랜지스터(T1)의 게이트 전극(240), 발광 제어 신호(도 4의 'EM', 이하 동일)을 전달하는 발광 제어 라인(220), 및 제2 주사 신호(도 4의 'GI', 이하 동일)을 공급하는 제2 주사 라인(230)을 포함할 수 있다.
제1 주사 라인(210)은 제2 트랜지스터(T2) 및 제2 서브 트랜지스터(T3_2)의 게이트 전극을 포함하고, 발광 제어 라인(220)은 제5 트랜지스터(T5)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극을 포함할 수 있다. 또한, 제2 주사 라인(230)은 제3 서브 트랜지스터(T4_1), 제4 서브 트랜지스터(T4_2) 및 제7 트랜지스터(T7)의 게이트 전극을 포함할 수 있다.
제1 주사 라인(210), 발광 제어 라인(220), 및 제2 주사 라인(230)은 각각 제1 방향(DR1)을 따라 연장될 수 있다. 제1 주사 라인(210), 발광 제어 라인(220), 및 제2 주사 라인(230)은 각각 제1 방향(DR1)을 따라 화소(PX)의 경계를 넘어 이웃하는 화소(PX)로 연장될 수 있다.
제1 주사 라인(210)은 화소(PX)의 중심 부근에 위치하며, 반도체층(100)의 제1 세로부 상측 부위(111) 및 제2 세로부 상측 부위(121)와 중첩할 수 있다.
제1 주사 라인(210)은 반도체층(100)의 제1 세로부 상측 부위(111)와 중첩하는 부위에서 제2 트랜지스터(T2)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제1 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제2 영역이 될 수 있다.
제1 주사 라인(210)은 반도체층(100)의 제2 세로부 상측 부위(121)와 중첩하는 부위에서 제2 서브 트랜지스터(T3_2)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제2 세로부(120)는 제2 서브 트랜지스터(T3_2)의 제2 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제2 세로부(120)는 제2 서브 트랜지스터(T3_2)의 제1 영역이 될 수 있다.
발광 제어 라인(220)은 평면상 화소(PX)의 제2 방향(DR2)의 타측에 위치하며, 반도체층(100)의 제1 세로부 하측 부위(112) 및 제2 세로부 하측 부위(122)와 중첩할 수 있다.
발광 제어 라인(220)은 반도체층(100)의 제1 세로부 하측 부위(112)와 중첩하는 부위에서 제5 트랜지스터(T5)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제2 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제1 영역이 될 수 있다.
발광 제어 라인(220)은 제2 세로부 상측 부위(121)와 중첩하는 부위에서 제6 트랜지스터(T6)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제1 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제2 영역이 될 수 있다.
제2 주사 라인(230)은 평면상 화소(PX)의 제2 방향(DR2)의 일측에 위치하며, 반도체층(100)의 제3 세로부(150), 제4 세로부(160) 및 제5 세로부(170)와 중첩할 수 있다.
제2 주사 라인(230)은 반도체층(100)의 제3 세로부(150)와 중첩하는 부위에서 제3 서브 트랜지스터(T4_1)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제3 세로부(150)는 제3 서브 트랜지스터(T4_1)의 제2 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제3 세로부(150)는 제3 서브 트랜지스터(T4_1)의 제1 영역이 될 수 있다.
제2 주사 라인(230)은 반도체층(100)의 제4 세로부(160)와 중첩하는 부위에서 제4 서브 트랜지스터(T4_2)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제4 세로부(160)는 제4 서브 트랜지스터(T4_2)의 제1 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제4 세로부(160)는 제4 서브 트랜지스터(T4_2)의 제2 영역이 될 수 있다.
제2 주사 라인(230)은 반도체층(100)의 제5 세로부(170)와 중첩하는 부위에서 제7 트랜지스터(T7)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제5 세로부(170)는 제7 트랜지스터(T7)의 제2 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제5 세로부(170)는 제7 트랜지스터(T7)의 제1 영역이 될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(240)은 화소(PX)의 중앙부에 위치할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(240)은 평면상 제1 주사 라인(210)과 발광 제어 라인(220)의 사이에 위치할 수 있다. 화소(PX)별 제1 트랜지스터(T1)의 게이트 전극(240)은 분리될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(240)은 반도체층(100)의 제1 가로부(130)와 중첩한다. 상기 중첩 부위를 기준으로 그보다 제1 방향(DR1) 타측에 위치하는 반도체층(100)의 제1 가로부(130)는 제1 트랜지스터(T1)의 제1 영역이 되고, 그보다 제1 방향(DR1) 일측에 위치하는 반도체층(100)의 제1 가로부(130)는 제1 트랜지스터(T1)의 제2 영역이 될 수 있다.
제1 도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 절연층(720)은 제1 도전층(200)과 제2 도전층(300)을 절연시키는 역할을 한다. 제1 도전층(200) 상에 배치되고, 대체로 제1 기판(SUB1) 및 제2 기판(SUB2)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(720)은 층간 절연막일 수 있다.
제2 절연층(720)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제2 도전층(300)은 제2 절연층(720) 상에 배치된다. 제2 도전층(300)은 커패시터 전극 라인(310), 초기화 전압(도 4의 'VINT', 이하 동일)을 공급하는 초기화 전압 라인(320), 및 게이트 도전 패턴(330)을 포함할 수 있다.
커패시터 전극 라인(310) 및 초기화 전압 라인(320)은 각각 제1 방향(DR1)을 따라 연장될 수 있다. 커패시터 전극 라인(310) 및 초기화 전압 라인(320)은 각각 제1 방향(DR1)을 따라 화소(PX)의 경계를 넘어 이웃하는 화소(PX)로 연장될 수 있다.
커패시터 전극 라인(310)은 화소(PX)의 중앙부를 가로지르며, 제2 절연층(720)을 사이에 두고 하부의 제1 트랜지스터(T1) 게이트 전극(240)과 중첩하도록 배치되어 커패시터(Cst)를 이룬다. 제1 트랜지스터(T1)의 게이트 전극(240)은 커패시터(Cst)의 제1 전극이 되고, 그에 중첩된 커패시터 전극 라인(310)의 확장된 영역은 커패시터(Cst)의 제2 전극이 되고, 이들 사이에 개재된 제2 절연층(720)은 커패시터(Cst)의 유전체가 될 수 있다.
제1 트랜지스터(T1) 게이트 전극(240)과 중첩되는 영역에서 커패시터 전극 라인(310)은 폭이 확장될 수 있다. 커패시터 전극 라인(310)은 확장된 영역에서 하부의 제1 트랜지스터(T1) 게이트 전극(240)과 중첩하는 개구를 포함할 수 있다.
초기화 전압 라인(320)은 평면상 화소(PX)의 제2 방향(DR2) 일측에 위치할 수 있다. 초기화 전압 라인(320)은 반도체층(100)의 제5 세로부(170)와 중첩할 수 있다.
게이트 도전 패턴(330)은 제1 주사 라인(210)과 중첩할 수 있다. 게이트 도전 패턴(330)은 제1 주사 라인(210)과 중첩하는 영역에서 제2 절연층(720)을 관통하여 제1 주사 라인(210)을 노출하는 컨택홀(CNT1)을 통해 제1 주사 라인(210)과 전기적으로 연결될 수 있다.
게이트 도전 패턴(330)은 반도체층(100)의 제2 가로부(140)와 중첩하며, 해당 중첩 부위에서 제1 서브 트랜지스터(T3_1)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제1 방향(DR1)의 일측에 위치하는 반도체층(100)의 제2 가로부(140)는 제1 서브 트랜지스터(T3_1)의 제1 영역이 되고, 그보다 제1 방향(DR1)의 타측에 위치하는 반도체층(100)의 제2 가로부(140)는 제1 서브 트랜지스터(T3_1)의 제2 영역이 될 수 있다.
제1 서브 트랜지스터(T3_1)의 게이트 전극과 제2 서브 트랜지스터(T3_2)의 게이트 전극은 서로 다른 도전층으로 이루어질 수 있다. 또한, 제1 서브 트랜지스터(T3_1)의 게이트 전극과 제2 서브 트랜지스터(T3_2)의 게이트 전극은 서로 다른 층에 배치될 수 있다. 제1 서브 트랜지스터(T3_1)의 게이트 절연막의 두께와 제2 서브 트랜지스터(T3_2)의 게이트 절연막의 두께는 서로 상이할 수 있다.
도 8은 도 4의 VIII-VIII' 선을 따라 자른 단면도의 일부이다.
도 8을 더 참조하면, 제1 서브 트랜지스터(T3_1)의 게이트 전극(또는 게이트 도전 패턴(330))과 제2 서브 트랜지스터(T3_2)의 게이트 전극(또는 제1 주사 라인(210))은 서로 다른 도전층으로 이루어질 수 있다. 다시 말해서, 제1 서브 트랜지스터(T3_1)의 게이트 전극은 제2 도전층(300)으로 이루어지며, 제2 서브 트랜지스터(T3_2)의 게이트 전극은 제1 도전층(200)으로 이루어질 수 있다.
제1 서브 트랜지스터(T3_1)의 게이트 전극과 제2 서브 트랜지스터(T3_2)의 게이트 전극은 서로 다른 층에 배치될 수 있다. 다시 말해서, 제1 서브 트랜지스터(T3_1)의 게이트 전극은 제2 절연층(720) 상에 직접 배치되어, 제2 절연층(720)과 제3 절연층(730) 사이에 배치될 수 있다. 제2 서브 트랜지스터(T3_2)의 게이트 전극은 제1 절연층(710) 상에 직접 배치되어, 제1 절연층(710)과 제2 절연층(720) 사이에 배치될 수 있다.
제1 서브 트랜지스터(T3_1)의 게이트 절연막의 두께는 제2 서브 트랜지스터(T3_2)의 게이트 절연막의 두께보다 두꺼울 수 있다. 다시 말해서, 제1 서브 트랜지스터(T3_1)의 게이트 전극과 반도체층(100, 또는 제1 서브 트랜지스터(T3_1)의 채널(CH3_1)) 사이에 위치하는 제1 서브 트랜지스터(T3_1)의 게이트 절연막은 제1 두께(TH1)를 포함하고, 제2 서브 트랜지스터(T3_2)의 게이트 전극과 반도체층(100, 또는 제2 서브 트랜지스터(T3_2)의 채널(CH3_2)) 사이에 위치하는 제2 서브 트랜지스터(T3_2)의 게이트 절연막은 제2 두께(TH2)를 포함할 수 있다.
이 경우, 제1 두께(TH1)는 제2 두께(TH2)보다 클 수 있다. 이에 제한되는 것은 아니지만, 예를 들어, 제1 두께(TH1)는 제2 두께(TH2)의 1.1배 내지 10배의 범위 내에 있거나, 1.3배 내지 5배의 범위 내에 있거나, 1.5배 내지 3배의 범위 내에 있거나, 2배일 수 있다.
제1 서브 트랜지스터(T3_1)의 게이트 절연막은 제1 절연층(710) 및 제2 절연층(720)을 포함하고, 제2 서브 트랜지스터(T3_2)의 게이트 절연막은 제1 절연층(710)을 포함할 수 있다. 다시 말해서, 제1 서브 트랜지스터(T3_1)의 게이트 절연막은 제2 서브 트랜지스터(T3_2)의 게이트 절연막과 동일한 구성(제1 절연층(710))을 포함하되, 제2 절연층(720)을 더 포함할 수 있다. 여기서, 게이트 절연막이란, 각 서브 트랜지스터(T3_1, T3_2)의 게이트 전극과 채널(CH3_1, CH3_2) 사이의 절연막을 지칭할 수 있다.
다시 말해서, 제1 서브 트랜지스터(T3_1)의 게이트 전극(또는 게이트 도전 패턴(330))과 반도체층(100, 또는 제1 서브 트랜지스터(T3_1)의 채널(CH3_1)) 사이에는 제1 절연층(710) 및 제2 절연층(720)이 배치되고, 제2 서브 트랜지스터(T3_2)의 게이트 전극(또는 제1 주사 라인(210))과 반도체층(100, 또는 제2 서브 트랜지스터(T3_2)의 채널(CH3_2)) 사이에는 제1 절연층(710)이 배치될 수 있다.
기생 커패시터(Cgs)의 제1 전극은 제1 서브 트랜지스터(T3_1)의 채널(CH3_1)의 일측에 위치하는 제1 서브 트랜지스터(T3_1)의 제2 영역으로 이루어지고, 기생 커패시터(Cgs)의 제2 전극은 제1 서브 트랜지스터(T3_1)의 게이트 전극(또는 게이트 도전 패턴(330))으로 이루어질 수 있다. 기생 커패시터(Cgs)의 유전체는 기생 커패시터(Cgs)의 제1 전극과 제2 전극 사이에 위치하는 제1 절연층(710) 및 제2 절연층(720)으로 이루어질 수 있다.
기생 커패시터(Cgs)에 의한 킥백 전압의 크기는 일반적으로 기생 커패시터(Cgs)의 커패시턴스(capacitance)에 비례한다. 커패시턴스는 기생 커패시터(Cgs)의 두 전극 사이의 거리가 커질수록 작아진다. 다시 말해서, 제1 서브 트랜지스터(T3_1)의 게이트 전극이 제2 절연층(720) 상에 배치됨에 따라, 제1 서브 트랜지스터(T3_1)의 게이트 전극과 채널(CH3_1) 사이의 제1 두께(TH1)가 증가할 수 있다. 이에 따라, 기생 커패시터(Cgs)의 두 전극 사이의 거리가 증가하고, 기생 커패시터(Cgs)의 커패시턴스(capacitance)가 작아질 수 있다. 따라서, 기생 커패시터(Cgs)에 의한 킥백 전압의 크기가 감소할 수 있고, 기생 커패시터(Cgs)의 킥백에 의해 제1 트랜지스터(T1)의 게이트 전극에 인가되는 전압이 변동되는 불량을 억제 또는 방지할 수 있다. 나아가, 제1 트랜지스터(T1)의 게이트 전극에 원하는 크기의 전압이 원활히 인가될 수 있어, 중/장기 잔상 등의 불량을 억제 또는 방지할 수 있다.
아울러, 제2 서브 트랜지스터(T3_2)의 게이트 전극이 제1 절연층(710) 상에 배치됨에 따라, 제2 서브 트랜지스터(T3_2)는 스위칭 트랜지스터의 역할을 보다 원활히 수행할 수 있어, 제3 트랜지스터(T3)의 스위칭 트랜지스터 특성이 감소되는 것을 최소화될 수 있다. 다시 말해서, 제1 서브 트랜지스터(T3_1)의 게이트 전극을 제2 절연층(720) 상에 배치하여 기생 커패시터(Cgs)의 커패시턴스를 감소시키며, 제2 서브 트랜지스터(T3_2)의 게이트 전극을 제1 절연층(710) 상에 배치하여 제3 트랜지스터(T3)의 스위칭 트랜지스터 특성이 감소하는 것을 최소화하였다.
제1 서브 트랜지스터(T3_1)의 게이트 전극의 길이는 제2 서브 트랜지스터(T3_2)의 게이트 전극의 길이와 상이하며, 제1 서브 트랜지스터(T3_1)의 게이트 전극의 폭은 제2 서브 트랜지스터(T3_2)의 게이트 전극의 폭과 상이할 수 있다.
도 9는 도 4의 일부 영역을 확대한 확대도이다.
도 9를 더 참조하면, 제1 서브 트랜지스터(T3_1)의 게이트 전극의 길이는 제2 서브 트랜지스터(T3_2)의 게이트 전극의 길이보다 작으며, 제1 서브 트랜지스터(T3_1)의 게이트 전극의 폭은 제2 서브 트랜지스터(T3_2)의 게이트 전극의 폭보다 작을 수 있다.
다시 말해서, 제1 서브 트랜지스터(T3_1)의 게이트 전극은 제1 길이(L1) 및 제1 폭(W1)을 포함하며, 제2 서브 트랜지스터(T3_2)의 게이트 전극은 제2 길이(L2) 및 제2 폭(W2)을 포함할 수 있다. 여기서, 각 서브 트랜지스터(T3_1, T3_2)의 게이트 전극의 길이(L1, L2)는 반도체층(100)이 연장된 방향과 동일한 방향의 폭을 지칭하며, 각 서브 트랜지스터(T3_1, T3_2)의 게이트 전극의 폭(W1, W2)은 반도체층(100)이 연장되는 방향과 교차하는 방향의 폭을 지칭한다. 아울러, 각 서브 트랜지스터(T3_1, T3_2)의 게이트 전극의 길이(L1, L2)는 각 서브 트랜지스터(T3_1, T3_2)의 채널 일측 및 타측에 배치되는 제1 영역과 제2 영역 사이의 거리를 지칭할 수 있다.
예를 들어, 제1 서브 트랜지스터(T3_1)의 게이트 전극의 제1 길이(L1)는 제1 방향(DR1)의 폭을 지칭하고, 제1 서브 트랜지스터(T3_1)의 게이트 전극의 제1 폭(W1)은 제2 방향(DR2)의 폭을 지칭할 수 있다. 또한, 제2 서브 트랜지스터(T3_2)의 게이트 전극의 제2 길이(L2)는 제2 방향(DR2)의 폭을 지칭하고, 제2 서브 트랜지스터(T3_2)의 게이트 전극의 제2 폭(W2)은 제1 방향(DR1)의 폭을 지칭할 수 있다.
제1 서브 트랜지스터(T3_1)의 게이트 전극의 제1 길이(L1)는 제2 서브 트랜지스터(T3_2)의 게이트 전극의 제2 길이(L2)보다 작고, 제1 서브 트랜지스터(T3_1)의 게이트 전극의 제1 폭(W1)은 제2 서브 트랜지스터(T3_2)의 게이트 전극의 제2 폭(W2)보다 작을 수 있다.
이에 제한되는 것은 아니지만, 예를 들어, 제1 서브 트랜지스터(T3_1)의 게이트 전극의 제1 길이(L1)는 0.1㎚ 내지 3㎚의 범위 내에 있거나, 1㎚ 내지 2㎚의 범위 내에 있거나, 1.5㎚일 수 있다. 제1 서브 트랜지스터(T3_1)의 게이트 전극의 제1 폭(W1)은 0.1㎚ 내지 2.5㎚의 범위 내에 있거나, 1㎚ 내지 2㎚의 범위 내에 있거나, 1.5㎚일 수 있다. 제2 서브 트랜지스터(T3_2)의 게이트 전극의 제1 길이(L1)는 2.5㎚ 내지 5㎚의 범위 내에 있거나, 3㎚ 내지 4㎚의 범위 내에 있거나, 3.25㎚일 수 있다. 제2 서브 트랜지스터(T3_2)의 게이트 전극의 제1 폭(W1)은 1㎚ 내지 4㎚의 범위 내에 있거나, 1.5㎚ 내지 3㎚의 범위 내에 있거나, 2.5㎚일 수 있다.
이에 따라, 기생 커패시터(Cgs)의 커패시턴스가 감소할 수 있다. 다시 말해서, 커패시턴스는 대향하는 두 전극의 중첩 면적이 작을수록 작아진다. 따라서, 제1 서브 트랜지스터(T3_1)의 게이트 전극의 제1 길이(L1) 및 제1 폭(W1)이 상기 범위를 만족하는 경우, 기생 커패시터(Cgs)의 커패시턴스가 감소할 수 있고, 나아가, 중/장기 잔상 등의 불량을 억제 또는 방지할 수 있다.
게이트 전극의 폭(㎛) 게이트 전극의 길이(㎛) 불소 도핑 여부 중/장기 잔상(dB)
비교예 2.5 3.25(+3.25) X -63.5
실시예 1 1.5 1.5 X -25.3
실시예 2 1.5 1.5 O -12.43
표 1을 참조하면, 비교예에서, 제1 서브 트랜지스터(T3_1)의 게이트 전극의 제1 폭(W1) 및 제2 서브 트랜지스터(T3_2)의 게이트 전극의 제2 폭(W2)은 2.5㎛이고, 제1 서브 트랜지스터(T3_1)의 게이트 전극의 제1 길이(L1) 및 제2 서브 트랜지스터(T3_2)의 게이트 전극의 제2 길이(L2)는 3.25㎛이다. 실시예 1 및 실시예 2에서, 제1 서브 트랜지스터(T3_1)의 게이트 전극의 제1 폭(W1) 및 제2 서브 트랜지스터(T3_2)의 게이트 전극의 제2 폭(W2)은 1.5㎛이고, 제1 서브 트랜지스터(T3_1)의 게이트 전극의 제1 길이(L1) 및 제2 서브 트랜지스터(T3_2)의 게이트 전극의 제2 길이(L2)는 1.5㎛이다. 실시예 1에서 반도체층(100)은 불소로 도핑되지 않았으나, 실시예 2에서 반도체층(100)은 불소로 도핑되었다.
비교예와 실시예 1을 살펴보면, 제1 서브 트랜지스터(T3_1) 및 제2 서브 트랜지스터(T3_2)의 게이트 전극의 폭 및 길이가 줄어드는 경우, 중/장기 잔상이 개선됨을 알 수 있다. 따라서, 제1 서브 트랜지스터(T3_1)와 제2 서브 트랜지스터(T3_2) 중 제1 서브 트랜지스터(T3_1)의 게이트 전극의 제1 길이(L1) 및 제1 폭(W1)이 실시예 1의 길이와 폭을 포함하고, 제2 서브 트랜지스터(T3_2)의 게이트 전극의 제2 길이(L2) 및 제2 폭(W2)이 비교예의 길이와 폭을 포함하더라도, 중/장기 잔상이 개선될 수 있음을 알 수 있다. 다시 말해서, 제1 서브 트랜지스터(T3_1)의 게이트 전극의 제1 길이(L1) 및 제1 폭(W1)이 상기 범위를 만족하고, 제2 서브 트랜지스터(T3_2)의 게이트 전극의 제2 길이(L2) 및 제2 폭(W2)이 상기 범위를 만족하더라도, 중/장기 잔상이 개선될 수 있다.
또한, 실시예 1과 실시예 2를 살펴보면 반도체층(100)이 불소로 도핑되는 경우, 중/장기 잔상이 개선됨을 알 수 있다.
다시 도 4 및 도 5를 참조하면, 제2 도전층(300)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제3 절연층(730)은 제2 도전층(300)을 덮는다. 제3 절연층(730)은 대체로 제1 기판(SUB1) 및 제2 기판(SUB2)의 전체 면에 걸쳐 배치될 수 있다. 제3 절연층(730)은 층간 절연막일 수 있다. 제3 절연층(730)은 제2 절연층(720)과 동일한 물질을 포함하거나, 제2 절연층(720)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제3 도전층(400)은 제3 절연층(730) 상에 배치된다. 제3 도전층(400)은 복수의 데이터 패턴들(410, 420), 발광 소자(LE, 도 3 참조)의 애노드 전극(ANO)과 반도체층(100)의 전기적 연결을 매개하는 제1 애노드 연결 전극(430), 제1 전원 전압(도 4의 'ELVDD', 이하 동일)을 공급하는 제1 전원 전압 라인(440), 및 데이터 신호(도 2의 'DATA', 이하 동일)를 전달하는 데이터 라인(450)을 포함할 수 있다.
제3 도전층(400)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(400)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(400)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
복수의 데이터 패턴은 제1 데이터 패턴(410) 및 제2 데이터 패턴(420)을 포함할 수 있다. 각 데이터 패턴(410, 420)은 대체로 제2 방향(DR2)으로 연장된 형상을 갖고, 각 데이터 패턴(410, 420)의 제2 방향(DR2)의 길이는 화소(PX)의 제2 방향(DR2) 길이보다 작을 수 있다. 각 데이터 패턴(410, 420)은 상호 물리적으로 이격되어 있다. 각 데이터 패턴(410, 420)은 서로 떨어진 부위를 전기적으로 연결할 수 있다.
제1 데이터 패턴(410)은 제1 트랜지스터(T1)의 게이트 전극(240)과 중첩할 수 있다. 제1 데이터 패턴(410)은 상기 중첩 영역에서 제3 절연층(730)과 제2 절연층(720)을 관통하여 제1 트랜지스터(T1) 게이트 전극(240)을 노출하는 컨택홀(CNT2)을 통해 제1 트랜지스터(T1) 게이트 전극(240)과 전기적으로 연결될 수 있다. 컨택홀(CNT2)은 커패시터 전극 라인(310)의 개구 내에 위치할 수 있다. 컨택홀(CNT2) 내부의 제1 데이터 패턴(410)과 그에 인접한 커패시터 전극 라인(310)은 제3 절연층(730)을 통해 상호 절연될 수 있다.
또한, 제1 데이터 패턴(410)은 제1 트랜지스터(T1)의 게이트 전극(240)과의 중첩 영역으로부터 상측으로 연장되어 제1 주사 라인(210)과 절연되어 교차하고, 반도체층(100)의 제2 가로부(140)의 일부와 중첩할 수 있다. 제1 데이터 패턴(410)은 상기 중첩 영역에서 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 반도체층(100)의 제2 가로부(140)의 일부를 노출하는 컨택홀(CNT3)을 통해 반도체층(100)의 제2 가로부(140)와 전기적으로 연결될 수 있다. 상기 제2 가로부(140)의 일부는 제1 서브 트랜지스터(T3_1)의 제2 영역일 수 있으나, 이에 한정되는 것은 아니다.
다시 말해서, 제1 데이터 패턴(410)은 제1 트랜지스터(T1)의 게이트 전극(240)과 반도체층(100)의 제2 가로부(140)를 전기적으로 연결할 수 있다.
제2 데이터 패턴(420)은 반도체층(100)의 제3 연결부(183)와 중첩할 수 있다. 제2 데이터 패턴(420)은 상기 중첩 영역에서 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 반도체층(100)의 제3 연결부(183)를 노출하는 컨택홀(CNT5)을 통해 반도체층(100)의 제3 연결부(183)와 전기적으로 연결될 수 있다.
또한, 제2 데이터 패턴(420)은 반도체층(100)의 제3 연결부(183)와의 중첩 영역으로부터 상측으로 연장되어 제2 주사 라인(230)과 절연되어 교차하고, 초기화 전압 라인(320)과 중첩할 수 있다. 제2 데이터 패턴(420)은 상기 중첩 영역에서 제3 절연층(730)을 관통하여 초기화 전압 라인(320)을 노출하는 컨택홀(CNT6)을 통해 초기화 전압 라인(320)과 전기적으로 연결될 수 있다.
다시 말해서, 제2 데이터 패턴(420)은 반도체층(100)의 제3 연결부(183)와 초기화 전압 라인(320)을 전기적으로 연결할 수 있다.
제1 애노드 연결 전극(430)은 대체로 제2 방향(DR2)으로 연장된 형상을 갖되, 제1 애노드 연결 전극(430)의 제2 방향(DR2)의 길이는 화소(PX)의 제2 방향(DR2) 길이보다 작다. 제1 애노드 연결 전극(430)은 복수의 데이터 패턴(410, 420)과 상호 물리적으로 이격되어 있다. 제1 애노드 연결 전극(430)은 후술할 제2 애노드 연결 전극(500)과 함께 반도체층(100)을 애노드 전극(ANO)에 연결할 수 있다.
제1 애노드 연결 전극(430)은 반도체층(100)의 제2 세로부 하측 부위(122)와 중첩할 수 있다. 제1 애노드 연결 전극(430)은 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 반도체층(100)의 제2 세로부 하측 부위(122)를 노출하는 컨택홀(CNT7)을 통해 반도체층(100)의 제2 세로부 하측 부위(122)와 전기적으로 연결될 수 있다.
제1 전원 전압 라인(440)은 제2 방향(DR2)을 따라 연장될 수 있다. 제1 전원 전압 라인(440)은 제2 방향(DR2)을 따라 화소(PX)의 경계를 넘어 이웃하는 화소(PX)로 연장될 수 있다. 제1 전원 전압 라인(440)은 대체로 화소(PX)의 좌측에 인접하되, 데이터 라인(450)의 제1 방향(DR1) 일측에 배치될 수 있지만 이에 제한되지 않는다. 제1 전원 전압 라인(440)은 제3 절연층(730)을 관통하여 커패시터 전극 라인(310)을 노출하는 컨택홀(CNT9)을 통해 커패시터 전극 라인(310)과 전기적으로 연결될 수 있다.
또한, 제1 전원 전압 라인(440)은 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 반도체층(100)의 제1 세로부 하측 부위(112)를 노출하는 컨택홀(CNT8)을 통해 반도체층(100)의 제1 세로부 하측 부위(112)와 전기적으로 연결될 수 있다.
데이터 라인(450)은 제2 방향(DR2)을 따라 연장될 수 있다. 데이터 라인(450)은 제2 방향(DR2)을 따라 화소(PX)의 경계를 넘어 이웃하는 화소(PX)로 연장될 수 있다. 데이터 라인(450)은 화소(PX)의 제1 방향(DR1)의 타측에 인접하여 배치될 수 있다. 데이터 라인(450)은 반도체층(100)의 제1 세로부(110)와 중첩할 수 있다.
데이터 라인(450)은 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 반도체층(100)의 제1 세로부 상측 부위(111)를 노출하는 컨택홀(CNT4)을 통해 반도체층(100)의 제1 세로부 상측 부위(111)와 컨택할 수 있다. 컨택홀(CNT4)은 평면상 제2 주사 라인(230)의 하측에 위치할 수 있지만 이에 제한되지 않는다.
보호막(740)은 제3 도전층(400) 상에 형성될 수 있다. 보호막(740)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 다만, 보호막(740)은 몇몇 실시예에서 생략될 수 있다.
보호막(740) 상에는 제1 비아층(VIA1)이 배치된다. 제1 비아층(VIA1)은 평탄화막일 수 있다. 제1 비아층(VIA1)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제2 애노드 연결 전극(500)은 제1 비아층(VIA1) 상에 배치된다. 제2 애노드 연결 전극(500)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제1 비아층(VIA1)에는 제1 비아층(VIA1) 및 보호막(740)을 관통하여 제1 애노드 연결 전극(430)을 노출하는 컨택홀(CNT10)이 배치될 수 있다. 제2 애노드 연결 전극(500)은 컨택홀(CNT10)을 통해 제1 애노드 연결 전극(430)과 연결될 수 있다.
제2 비아층(VIA2)은 제2 애노드 연결 전극(500) 상에 배치된다. 제2 비아층(VIA2)은 평탄화막일 수 있다. 제2 비아층(VIA2)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
애노드 전극(ANO)은 제2 비아층(VIA2) 상에 배치될 수 있다. 애노드 전극(ANO)은 각 화소(PX)마다 분리되어 배치될 수 있다. 애노드 전극(ANO)은 제2 비아층(VIA2)을 관통하여 제2 애노드 연결 전극(500)을 노출하는 컨택홀(CNT11)을 통해 제2 애노드 연결 전극(500)과 전기적으로 연결될 수 있다.
애노드 전극(ANO)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Indium Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(EL)에 가깝게 배치될 수 있다. 애노드 전극(ANO)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
화소 정의막(PDL)은 애노드 전극(ANO) 상에 배치될 수 있다. 화소 정의막(PDL)은 애노드 전극(ANO)을 부분적으로 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
화소 정의막(PDL)이 노출하는 애노드 전극(ANO) 상에는 발광층(EL)이 배치된다. 발광층(EL)은 유기 물질층을 포함할 수 있다. 발광층의 유기 물질층은 유기 발광층을 포함하며, 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다.
발광층(EL) 상에는 캐소드 전극(CAT)이 배치될 수 있다. 캐소드 전극(CAT)은 화소(PX)의 구별없이 전면적으로 배치된 공통 전극일 수 있다. 애노드 전극(ANO), 발광층(EL) 및 캐소드 전극(CAT)은 각각 유기 발광 소자를 구성할 수 있다.
캐소드 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 캐소드 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
캐소드 전극(CAT) 상부에는 제1 무기막(771), 제1 유기막(772) 및 제2 무기막(773)을 포함하는 박막 봉지층(770)이 배치된다. 박막 봉지층(770)의 단부에서 제1 무기막(771)과 제2 무기막(773)은 서로 접할 수 있다. 제1 유기막(772)은 제1 무기막(771)과 제2 무기막(773)에 의해 밀봉될 수 있다.
제1 무기막(771) 및 제2 무기막(773)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 제1 유기막(772)은 유기 절연 물질을 포함할 수 있다.
이하에서, 표시 장치의 제조 방법에 대해 설명한다.
도 10 내지 도 12는 일 실시예에 따른 표시 장치의 제조 방법의 단계별 단면도들이다.
도 10을 참조하면, 순차적으로 적층된 제1 기판(SUB1), 제1 배리어층(BA1), 하부 반도체층(AS), 제2 기판(SUB2), 제2 배리어층(BA2) 및 버퍼층(BF)을 준비하고, 버퍼층(BF) 상에 반도체층용 물질층(100m)을 전면 증착한다. 이후, 반도체층용 물질층(100m)에 불순물 이온(불소)을 도핑한다. 반도체층용 물질층(100m)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다.
이어, 도 11을 참조하면, 불소로 도핑된 반도체층용 물질층(100m)을 엑시머 레이저 어닐링(ELA, Excimer laser annealing)한다. 다시 말해서, 레이저 모듈(LM)은 레이저(L)를 조사할 수 있으며, 이동이 가능하다. 레이저(L)는 반도체층용 물질층(100m)에 도달할 수 있고, 이 경우, 반도체층용 물질층(100m)의 비정질 실리콘은 결정질 실리콘으로 결정화될 수 있다. 반도체층용 물질층(100m)에 도핑된 불소는 반도체층용 물질층(100m)의 비정질 실리콘이 결정화되는 과정에서 하부로 밀집할 수 있다.
이어, 도 12를 참조하면, 포토리소그래피 공정을 통해, 반도체층용 물질층(100m)을 패터닝하여 도 12에 도시된 바와 같이 패턴화된 반도체층(100)을 형성할 수 있다.
이어, 제1 절연층(710)을 전면에 증착하고, 제1 도전층(200, 도 4 참조)을 형성한다. 제1 도전층(200, 도 4 참조)은 제1 도전층용 물질층을 전면에 증착한 후, 제1 도전층용 물질층을 포토리소그래피 공정을 통해 패터닝하여, 도 4에 도시된 바와 같은 제1 도전층(200, 도 4 참조)을 형성할 수 있다. 이 과정에서 제1 주사 라인(210)이 형성될 수 있다.
이어, 제2 절연층(720)을 전면에 증착하고, 제2 도전층(300, 도 4 참조)을 형성한다. 제2 도전층(300, 도 4 참조)은 제2 도전층용 물질층을 전면에 증착한 후, 제2 도전층용 물질층을 포토리소그래피 공정을 통해 패터닝하여, 도 4에 도시된 바와 같은 제2 도전층(300, 도 4 참조)을 형성할 수 있다. 이 과정에서 게이트 도전 패턴(330)이 형성될 수 있다.
이어, 반도체층(100)에 P+ 도핑을 진행한다. 도핑되는 불순물 이온은 붕소(B, Boron)일 수 있으나, 이에 제한되는 것은 아니다. 이 경우, 제1 도전층(200, 도 4 참조)과 제2 도전층(300, 도 4 참조)은 그 자체로 마스크의 역할을 수행할 수 있다. 따라서, 제1 도전층(200, 도 4 참조)과 제2 도전층(300, 도 4 참조)과 중첩하지 않는 부분에서 반도체층(100)이 도핑되며, 제1 도전층(200, 도 4 참조)과 제2 도전층(300, 도 4 참조)과 중첩하는 부분에서 반도체층(100)이 도핑될 수 있다. 도핑이 진행되지 않는 부분에서 반도체층(100)은 각 트랜지스터(T1~7, 도 4 참조)의 채널을 포함할 수 있다.
예를 들어, 제1 주사 라인(210)과 게이트 도전 패턴(330)과 중첩하는 반도체층(100)은 P+ 도핑이 이루어지지 않을 수 있고, 상기 도핑이 이루어지지 않는 영역에서 반도체층(100)은 제1 서브 트랜지스터(T3_1, 도 4 참조)의 채널(CH3_1)과 제2 서브 트랜지스터(T3_2, 도 4 참조)의 채널(CH3_2)을 포함할 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 그 설명을 생략하거나 간략화하며, 차이점을 위주로 설명하기로 한다.
도 13은 다른 실시예에 따른 표시 장치의 화소의 레이아웃도이다. 도 14는 도 13의 XIV-XIV' 선을 따라 자른 단면도이다.
도 13 및 도 14를 참조하면, 본 실시예에 따른 화소(PX_1)의 제1 서브 트랜지스터(T3_1)의 게이트 전극과 제2 서브 트랜지스터(T3_2)의 게이트 전극은 동일한 도전층으로 이루어진다는 점에서 도 4 및 도 8의 실시예와 차이가 있다.
구체적으로 살펴보면, 제1 주사 라인(210_1)은 제1 방향(DR1)으로 연장된 기저부(211_1) 및 기저부(211_1)로부터 제2 방향(DR2) 일측으로 돌출된 돌출부(212_1)를 포함할 수 있다. 기저부(211_1)는 제2 서브 트랜지스터(T3_2)의 게이트 전극을 포함하며, 돌출부(212_1)는 제1 서브 트랜지스터(T3_1)의 게이트 전극을 포함할 수 있다. 제1 서브 트랜지스터(T3_1)의 게이트 전극과 제2 서브 트랜지스터(T3_2)의 게이트 전극은 동일한 도전층(제1 도전층(200))으로 이루어질 수 있다. 제1 서브 트랜지스터(T3_1)의 게이트 전극과 제2 서브 트랜지스터(T3_2)의 게이트 전극은 동일한 층에 배치될 수 있다.
제1 서브 트랜지스터(T3_1)의 게이트 절연막과 제2 서브 트랜지스터(T3_2)의 게이트 절연막은 동일한 절연층(제1 절연층(710_1))으로 이루어질 수 있다. 이 경우, 제1 서브 트랜지스터(T3_1)의 게이트 절연막의 두께(제1 두께(TH1))는 제2 서브 트랜지스터(T3_2)의 게이트 절연막의 두께(제2 두께(TH2))보다 두꺼울 수 있다. 이 경우, 제1 절연층(710_1)은 제1 서브 트랜지스터(T3_1)의 게이트과 중첩하는 부분에서 제2 서브 트랜지스터(T3_2)의 게이트과 중첩하는 부분보다 두께가 두꺼울 수 있다. 서로 다른 두께를 포함하는 제1 절연층(710_1)은 하프 톤 마스크(half-tone mask) 등을 통해 형성될 수 있다.
이 경우에도, 제1 서브 트랜지스터(T3_1)의 게이트 절연막의 두께는 제2 서브 트랜지스터(T3_2)의 게이트 절연막의 두께보다 크므로, 기생 커패시터(Cgs)의 크기가 감소할 수 있고, 킥백 현상을 억제 또는 방지할 수 있다. 나아가, 중/장기 잔상(ISFOM)이 개선되며, 표시 장치의 표시 품질이 향상될 수 있다. 아울러, 제1 서브 트랜지스터(T3_1)의 게이트 전극과 제2 서브 트랜지스터(T3_2)의 게이트 전극이 동일한 도전층으로 이루어질 수도 있어, 필요에 따라 다양한 구조의 화소(PX_1)를 구성할 수 있다.
도 15는 또 다른 실시예에 다른 표시 장치의 단면도이다.
도 15를 참조하면, 본 실시예에 다른 표시 장치(1_2)의 제1 서브 트랜지스터(T3_1)의 채널 영역(CH3_1')의 채널 도핑 농도는 제2 서브 트랜지스터(T3_2)의 채널 영역(CH3_2)의 채널 도핑 농도보다 작다는 점에서 도 8의 실시예와 차이가 있다.
제1 서브 트랜지스터(T3_1)의 채널 영역(CH3_1')의 채널 도핑 농도는 제2 서브 트랜지스터(T3_2)의 채널 영역(CH3_2)의 채널 도핑 농도의 9/10 내지 1/100의 범위 내에 있거나, 2/3 내지 1/10의 범위 내에 있을 수 있다. 제1 서브 트랜지스터(T3_1)의 채널 영역(CH3_1') 및 2 서브 트랜지스터(T3_2)의 채널 영역(CH3_2)에 도핑된 채널 도핑 이온은 3가 도펀트(Dopant)가 사용될 수 있다. 예를 들어, 상기 채널 도핑 이온은 붕소(boron, B)일 수 있으나, 이에 제한되는 것은 아니다.
또한, 동일하게, 제1 서브 트랜지스터(T3_1)의 채널 영역(CH3_1')은 나머지 트랜지스터(T1, T2, T4, T5, T6, T7)의 채널 영역에 도핑된 채널 도핑 이온의 농도보다 작을 수 있다.
이 경우에도, 제1 서브 트랜지스터(T3_1)의 게이트 절연막의 두께는 제2 서브 트랜지스터(T3_2)의 게이트 절연막의 두께보다 크므로, 기생 커패시터(Cgs)의 크기가 감소할 수 있고, 킥백 현상을 억제 또는 방지할 수 있다. 나아가, 중/장기 잔상(ISFOM)이 개선되며, 표시 장치의 표시 품질이 향상될 수 있다. 아울러, 제1 서브 트랜지스터(T3_1)의 채널 영역의 채널 도핑 농도가 상대적으로 작은 경우, 제1 서브 트랜지스터(T3_1)의 게이트 절연막의 두께가 제2 서브 트랜지스터(T3_2)의 게이트 절연막의 두께보다 크더라도, 제2 서브 트랜지스터(T3_2)와 유사한 게이트 제어력을 확보할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 표시 패널
SUB1: 제1 기판 BA1: 제1 배리어층
AS: 하부 반도체층 SUB2: 제2 기판
BA2: 제2 배리어층 BF: 버퍼층
100: 반도체층 200: 제1 도전층
300: 제2 도전층 400: 제3 도전층

Claims (20)

  1. 게이트 전극에 인가되는 전압에 따라 제1 전극으로부터 제2 전극으로 흐르는 구동 전류를 제어하는 제1 트랜지스터; 및
    상기 제1 트랜지스터 상기 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 배치되며, 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 포함하는 제2 트랜지스터를 포함하되,
    상기 제1 서브 트랜지스터의 게이트 전극과 상기 제2 서브 트랜지스터의 게이트 전극은 동일한 스캔 신호가 인가되고,
    상기 제1 서브 트랜지스터의 게이트 절연막은 제1 두께를 포함하며, 상기 제2 서브 트랜지스터의 게이트 절연막은 상기 제1 두께보다 작은 제2 두께를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 서브 트랜지스터의 상기 게이트 전극은 제1 도전층으로 이루어지며, 상기 제2 서브 트랜지스터의 상기 게이트 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어지는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 서브 트랜지스터의 게이트 절연막과 상기 제2 서브 트랜지스터의 게이트 절연막은 제1 절연층을 포함하고,
    상기 제1 서브 트랜지스터의 게이트 절연막은 제2 절연층을 더 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 서브 트랜지스터의 상기 게이트 전극과 상기 제2 서브 트랜지스터의 상기 게이트 전극은 서로 동일한 층에 배치되는 표시 장치.
  5. 제1 항에 있어서,
    상기 제2 서브 트랜지스터는 상기 제1 서브 트랜지스터의 제1 전극과 상기 제1 트랜지스터의 상기 제2 전극 사이에 배치되는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 서브 트랜지스터의 상기 게이트 전극은 제1 길이를 포함하며, 상기 제2 서브 트랜지스터의 상기 게이트 전극은 상기 제1 길이보다 긴 제2 길이를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 서브 트랜지스터의 상기 게이트 전극은 제1 폭을 포함하며, 상기 제2 서브 트랜지스터의 상기 게이트 전극은 상기 제1 폭보다 긴 제2 폭을 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 트랜지스터는, 불순물 이온을 포함하며 두께 방향으로 2등분되어 순차적으로 위치하는 제1 영역 및 제2 영역을 포함하는 채널 영역을 포함하고,
    상기 제1 트랜지스터의 상기 채널 영역에 포함된 상기 불순물 이온의 농도는 상기 제1 영역 내에서 최고점을 갖고, 상기 제2 영역 내에서 최저점을 갖는 표시 장치.
  9. 제8 항에 있어서,
    상기 최저점에서 상기 최고점을 향할수록 상기 불순물 이온의 농도는 증가하며,
    상기 불순물 이온은 불소인 표시 장치.
  10. 제9 항에 있어서,
    상기 불소 농도의 상기 최고점은 상기 제1 트랜지스터의 상기 채널 영역의 하면 상에 위치하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결되고, 상기 제1 트랜지스터로 데이터 신호를 전달하는 제3 트랜지스터를 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 트랜지스터의 상기 제2 전극과 전기적으로 연결되고, 상기 구동 전류에 따라 발광하는 발광 소자를 더 포함하는 표시 장치.
  13. 게이트 전극에 인가되는 전압에 따라 제1 전극으로부터 제2 전극으로 흐르는 구동 전류를 제어하는 제1 트랜지스터; 및
    상기 제1 트랜지스터 상기 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 배치되며, 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 포함하는 제2 트랜지스터를 포함하되,
    상기 제1 서브 트랜지스터의 게이트 전극과 상기 제2 서브 트랜지스터의 게이트 전극은 동일한 스캔 신호가 인가되고,
    상기 제1 서브 트랜지스터의 게이트 전극은 제1 도전층으로 이루어지고, 상기 제2 서브 트랜지스터의 게이트 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어지는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 서브 트랜지스터의 게이트 절연막은 제1 두께를 포함하며, 상기 제2 서브 트랜지스터의 게이트 절연막은 상기 제1 두께보다 작은 제2 두께를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 서브 트랜지스터의 게이트 절연막과 상기 제2 서브 트랜지스터의 게이트 절연막은 제1 절연층을 포함하고,
    상기 제1 서브 트랜지스터의 게이트 절연막은 제2 절연층을 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 서브 트랜지스터의 상기 게이트 전극과 상기 제2 서브 트랜지스터의 상기 게이트 전극은 서로 다른 층에 배치되는 표시 장치.
  17. 기판;
    상기 기판 상에 배치되며, 제1 서브 트랜지스터의 제1 채널 영역과 제2 서브 트랜지스터의 제2 채널 영역을 포함하는 반도체층;
    상기 반도체층 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되는 상기 제2 서브 트랜지스터의 게이트 전극;
    상기 제2 서브 트랜지스터의 게이트 전극 상에 배치되는 제2 절연층; 및
    상기 제2 절연층 상에 배치되는 상기 제1 서브 트랜지스터의 게이트 전극을 포함하되,
    상기 제1 서브 트랜지스터의 게이트 전극과 상기 제2 서브 트랜지스터의 게이트 전극은 동일한 스캔 신호가 인가되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 서브 트랜지스터의 상기 제1 채널 영역과 상기 제1 서브 트랜지스터의 상기 게이트 전극 사이의 두께는 상기 제2 서브 트랜지스터의 상기 제2 채널 영역과 상기 제2 서브 트랜지스터의 상기 게이트 전극 사이의 두께보다 큰 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 서브 트랜지스터의 상기 게이트 전극과 상기 제2 서브 트랜지스터의 상기 게이트 전극은 서로 다른 층에 배치되는 표시 장치.
  20. 제17 항에 있어서,
    게이트 전극에 인가되는 전압에 따라 제1 전극으로부터 제2 전극으로 흐르는 구동 전류를 제어하는 제1 트랜지스터를 더 포함하되,
    상기 제1 서브 트랜지스터는 상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 배치되며, 상기 제2 서브 트랜지스터는 상기 제1 서브 트랜지스터의 제1 전극과 상기 제1 트랜지스터의 상기 제2 전극 사이에 배치되는 표시 장치.
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