JP3881248B2 - 液晶表示装置および画像表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に薄膜トランジスタ（ＴＦＴ）方式等のアクティブマトリクス型液晶表示装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＩＰＳモードの液晶表示装置では、広視野角を実現できる方式として特開平７−３６０５８号等に公知である。また特開平９−２３０３７８号では、有機系の樹脂上に画素電極及び共通電極を前記樹脂に開口したスルーホールを介して配置させる方式が提案されている。さらに、スイッチングさせるためのアクティブ素子として、アモルファスシリコンを用いたＴＦＴ以外に、ポリシリコンを用いたＴＦＴが知られている。
【０００３】
【発明が解決しようとする課題】
ＩＰＳ型液晶表示装置ではＴＮ方式より開口率が低いという課題があり、開口率の向上という課題がある。また大型サイズでの液晶テレビを含む映像デジタルメディア対応のためには高輝度化の実現、さらに大画面サイズで配線遅延の影響を低減して均一な表示を実現するという課題がある。
【０００４】
さらにＩＰＳ表示の液晶表示装置の画面サイズが大型化し、その解像度が高精細化された場合は、輝度むら、スメアなどが悪化し、画質が劣化するという課題がある。アクティブマトリクス型の駆動を用いるＩＰＳ表示装置では、各画素の画素電極と共通電極間に印加された横電界で液晶を駆動する。画素電極は各画素毎に独立駆動であるため、各々の画素内での遅延時間は画素ＴＦＴの液晶容量と保持容量の総和に対する駆動能力で決まる。ＩＰＳ表示装置では、ＴＮ表示装置に比べて液晶容量は小さく保持容量の値が大きい。一方、共通電極は画面内の結線された配線であり、その電極材料の比抵抗や他の配線との容量値の負荷に対する配線遅延が画質を悪化させる遅延時間となる。各画素毎に見れば保持容量が配線遅延の最大要因になる。従って、画質向上には共通電極の配線遅延時間を小さくする必要があることが特に有効であることを見出した。
【０００５】
さらに、ドレイン配線を駆動する回路をガラスなどのＴＦＴ基板上に内蔵し外部の駆動ＩＣ数を削減するためには、ドレイン配線の配線遅延を小さくすることが必要であることが判明した。このためには、ドレイン配線容量を低減するという課題がある。
【０００６】
以上の課題の１つあるいは複数を解決することが本願の目的であり、その第１の目的は開口率を向上したＩＰＳ型液晶表示装置を提供することである。第２の目的は高輝度化を実現したＩＰＳ型液晶表示装置を提供することである。第３の目的は大画面でも配線遅延の影響を低減し、画質を改善できる液晶表示装置を提供することにある。
【０００７】
本願の解決の目的とする他の課題は本願明細書において明らかとなるであろう。
【０００８】
【課題を解決するための手段】
本発明による課題を解決するための手段の主な例を挙げると、以下のようになる。
【０００９】
（手段１）
透明な第１の基板と第２の基板に挟まれた液晶層とカラーフィルタ層とを有し、
前記第１の基板上には複数のゲート配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素領域が構成されそれぞれの画素は少なくとも共通電極配線と共通電極と画素電極とを有する液晶表示装置において、
前記共通電極配線は、前記画素領域で前記ゲート配線延在方向に延在された第１の共通電極配線と前記ドレイン配線延在方向に延在された第2の共通電極配線を含み、該第１の共通電極配線と該第2の共通電極配線は第１の絶縁膜で離間され、該第１の共通電極配線と該第2の共通電極配線は第１の絶縁膜に設けられた開口部で接続され、該開口部上には第2の絶縁膜を形成する。
【００１０】
（手段２）
手段１において、前記第１の共通電極配線と第2の共通電極配線は前記画素領域で前記共通電極との間に少なくとも前記第2の絶縁膜を有し、かつ前記共通電極は前記ドレイン配線上に少なくとも前記第2の絶縁膜を介して前記ドレイン配線より幅広く配置されている部分を含むよう構成する。
【００１１】
（手段３）
透明な第１の基板と第２の基板に挟まれた液晶層とカラーフィルタ層とを有し、
前記第１の基板上には複数のゲート配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素領域が構成され、それぞれの画素は少なくとも共通電極配線と画素電極とを有する液晶表示装置において、
前記画素領域に第１の島状の電極を有し、第１の島状の電極を被覆する第１の絶縁膜に開口部を有し、前記ドレイン配線延在方向に延在された共通電極配線を有し、該第１の島状の電極と該共通電極配線が前記開口部で接続され、該第１の島状の電極が下部電極を構成し、前記薄膜トランジスタのソースに接続され前記第１絶縁膜上に形成された第２の島状の電極が上部電極を構成し保持容量を構成する。
【００１２】
（手段４）
手段３において、前記第１の基板上に、前記ドレイン配線上に被覆された絶縁膜上に構成された共通電極を有し、該共通電極は隣接する画素間でマトリクス状に接続して構成され、かつ該共通電極は前記ドレイン配線上に被覆された絶縁膜上で前記ドレイン配線より幅広く配置されている部分を含むよう構成する。
【００１３】
（手段５）
手段３において、前記保持容量の絶縁膜は前記薄膜トランジスタのゲート配線を被覆する無機絶縁膜とする。
【００１４】
（手段６）
手段３において、前記第１の島状の電極は前記薄膜トランジスタの半導体層で構成され、前記保持容量の絶縁膜は少なくとも前記薄膜トランジスタのゲート絶縁膜を含むよう構成する。
【００１５】
（手段７）
第１の基板と第２の基板に挟まれた液晶層とカラーフィルタ層とを有し、
前記第１の基板上には複数のゲート配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素領域が構成され、それぞれの画素は少なくとも共通電極配線と共通電極と画素電極とを有する液晶表示装置において、
前記共通電極配線として前記ドレイン配線延在方向に延在された共通電極配線を有し、前記薄膜トランジスタのソースに接続された島状金属画素電極を有し、前記画素領域は隣接するドレイン配線間で６分割以上にされた開口部を有し、前記島状金属画素電極と前記隣接するドレイン配線のうちの一方との間は少なくとも１つの開口部を有し、前記共通電極配線と前記隣接するドレイン配線のうちの他方のドレイン配線との間は少なくとも２つの開口部を有し、前記島状の金属画素電極と前記共通電極配線との間は少なくとも３つの開口部を有する。
【００１６】
（手段８）
第１の基板と第２の基板に挟まれた液晶層とカラーフィルタ層とを有し、
前記第１の基板上には複数のゲート配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素領域が構成され、それぞれの画素は少なくとも共通電極配線と共通電極と画素電極とを有する液晶表示装置において、
前記共通電極配線として前記ドレイン配線延在方向に延在された共通電極配線を有し、前記薄膜トランジスタのソースに接続された島状金属画素電極を有し、前記画素領域は隣接するドレイン配線間で８分割以上にされた開口部を有し、前記島状金属画素電極と前記隣接するドレイン配線のうちの一方との間は少なくとも３つの開口部を有し、前記共通電極配線と前記隣接するドレイン配線のうちの他方のドレイン配線との間は少なくとも２つの開口部を有し、前記島状の金属画素電極と前記共通電極配線との間は少なくとも３つの開口部を有する。
【００１７】
（手段９）
第１の基板と第２の基板に挟まれた液晶層とカラーフィルタ層とを有し、
前記第１の基板上には複数のゲート配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素領域が構成され、それぞれの画素は少なくとも共通電極配線と透明共通電極と透明画素電極とを有する液晶表示装置において、
前記透明共通電極と前記透明画素電極は前記ドレイン配線より上層に同層で形成され、前記共通電極配線として前記ドレイン配線延在方向に延在された共通電極配線を有し、前記薄膜トランジスタのソースに接続された金属画素電極を有し、前記画素領域は前記画素領域は隣接するドレイン配線間で６分割以上にされた開口部を有し、前記金属画素電極は前記隣接するドレイン配線のうちの一方のドレイン配線に最隣接する透明画素電極の下部に配置され、前記共通電極配線は前記隣接配置するドレイン配線のうちの他方のドレイン配線に隣接しかつ他方のドレイン配線上ではない透明共通電極の下部に配置され、前記金属画素電極と前記共通電極配線の間に少なくとも１個以上の透明共通電極あるいは透明画素電極を有する。
【００１８】
（手段１０）
第１の基板と第２の基板に挟まれた液晶層とカラーフィルタ層とを有し、
前記第１の基板上には複数のゲート配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素領域が構成され、それぞれの画素は少なくとも共通電極配線と共通電極と画素電極とを有する液晶表示装置において、
隣接するドレイン配線に挟まれた領域に配置された金属画素電極を有し、前記共通電極として前記ドレイン配線延在方向に延在した共通電極を有し、前記隣接するドレイン配線のうちの一方と該金属画素電極の間、該金属画素電極と該共通電極の間、該共通電極と前記隣接するドレイン配線のうちの他方のドレイン配線との間を画素領域の分割数に対しほぼ均等の間隔で配置する。
【００１９】
（手段１１）
手段７ないし１０において、共通電極配線として前記ゲート配線延在方向に延在された第１の共通電極配線と、前記ドレイン配線延在方向に延在された第２の共通電極配線を有し、前記第１の共通電極配線と第2の共通電極配線は画素領域で互いに絶縁膜の開口部で接続する。
【００２０】
（手段１２）
手段１０において、前記画素領域の分割数に対しほぼ均等な間隔が、隣接する映像信号線の間の領域の分割数が８分割の構成の液晶表示装置においては３＋３＋２、隣接する映像信号線の間の領域の分割数が１０分割の構成の液晶表示装置においては３＋３＋４、隣接する映像信号線の間の領域の分割数が１２分割の構成の液晶表示装置においては５＋４＋３であるよう構成する。
【００２１】
（手段１３）
透明な第１の基板と第２の基板に挟まれた液晶層とカラーフィルタ層とを有し、
前記第１の基板上には複数のゲート配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素領域が構成され、それぞれの画素は少なくとも保持電極配線と画素電極とを有する液晶表示装置において、
前記画素領域に第１の島状の電極を有し、第１の島状の電極を被覆する第１の絶縁膜に開口部を有し、前記ドレイン配線延在方向に延在された保持電極配線を有し、該第１の島状の電極と該保持電極配線が前記開口部で接続され、該第１の島状の電極が下部電極を構成し、前記薄膜トランジスタのソースに接続され前記第１絶縁膜上に形成された第２の島状の電極が上部電極を構成し保持容量を構成する。
【００２２】
（手段１４）
手段１３において、前記ゲート配線延在方向に延在された第２の保持容量配線を有し、該第２の保持容量配線と前記ドレイン配線延在方向に延在された保持容量配線を前記第１絶縁膜に形成されたスルーホールにより電気的に接続する。
【００２３】
（手段１５）
手段１３において、前記ゲート配線延在方向に延在された第２の保持容量配線を有し、該第２の保持容量配線が前記第１の島状の電極を兼ねる。
【００２４】
（手段１６）
透明な第１の基板と第２の基板に挟まれた液晶層とカラーフィルタ層とを有し、
前記第１の基板上には複数のゲート配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素領域が構成され、それぞれの画素は共通電極配線と透明共通電極と画素電極とを有する液晶表示装置において、
前記ゲート配線はその上部に絶縁膜を有し、さらにその上部に前記透明共通電極が前記ゲート配線の幅より広く被覆してある領域を有し、該ゲート配線より幅の広い透明電極配線は液晶表示装置のブラックマトリクスの役割を果す。
【００２５】
（手段１７）
手段１６において、前記ゲート配線より幅の広い透明電極配線は薄膜トランジスタの半導体層も被覆する。
【００２６】
（手段１８）
手段１６において、前記絶縁膜がアクリルなどの有機絶縁膜である。
【００２７】
（手段１９）
手段１、２、４、７ないし１０、１２のいずれかにおいて、前記共通電極と画素電極は透明電極で構成し、双方が前記第１の基板の配向膜下の最上層に形成する。
【００２８】
（手段２０）
手段１ないし１０、１２ないし１８の液晶表示装置が横電界方式の液晶表示装置である。
【００２９】
（手段２１）
手段１ないし１０、１２ないし１８のいずれかにおいて、前記薄膜トランジスタの半導体層をポリシリコンで構成する。
【００３０】
（手段２２）
手段１ないし１０、１２ないし１８のいずれかを適用したアクティブマトリクス型液晶表示装置を用いて液晶テレビとして用いられる画像表示装置を構成する。
【００３１】
（手段２３）
手段１ないし１０、１２ないし１８のいずれかを適用したアクティブマトリクス型液晶表示装置を用いて液晶モニタとして用いられる画像表示装置を構成する。
【００３２】
（手段２４）
手段１ないし１０、１２ないし１８のいずれかを適用したアクティブマトリクス型液晶表示装置を用いて一体型パソコンとして用いられる画像表示装置を構成する。
【００３３】
本発明の更なる手段は請求項を含む本願明細書において明らかとなるであろう。
【００３４】
【発明の実施の形態】
本発明の特徴を示す代表的な構造を、以下実施例により説明する。
【００３５】
（実施例１）
図１〜図５は本発明の一実施例の液晶表示装置に係る画素の平面および断面図である。図２、図３、図４はそれぞれ図１における２−２’、３−３’、４−４’として一点鎖線で示した切断線での断面を示す。図面では切断部を分かりやすくするため、数字を○で囲い切断部を示している。なお図は説明用に要部を記載した物であり、配向膜は図からは省略している図もある。また対向基板側の構成も省略している図もある。以下、順を追って示す。
【００３６】
図１は画素の模式平面パターンを示す。隣接するゲート配線ＧＬ、隣接するドレイン配線ＤＬに囲まれて１画素を構成する。ゲート配線ＧＬはポリシリコンＰＳＩで構成されたＴＦＴのゲート電極としても作用し、ＴＦＴをオンさせる電圧を供給する。ドレイン線はポリシリコンＰＳＩへの電流を供給する、すなわち前記ゲート電圧ＧＬがオン電圧を供給したタイミングで印加された映像電圧（ドレイン電圧）を１画素の液晶容量、保持容量に給電し、結果的に金属画素電極ＳＰＭ及びこれに連結された透明画素電極ＳＰＴの電位が映像電位となる。
【００３７】
前記電流の流れはドレイン配線ＤＬから第１のコンタクトホールＣＮＴ１を通じてポリシリコンＰＳＩに繋がり、このポリシリコン中の電流は第２のコンタクトホールＣＮＴ２を通じて、金属画素電極ＳＰＭに流れる。さらに金属画素電極ＳＰＭから第３のコンタクトホールＣＮＴ３を介して、絶縁膜上の透明画素電極ＳＰＴに至る。
【００３８】
図１では、ＤＬとＰＳＩのコンタクトホールＣＮＴ１の周囲でＤＬを局部的に太く構成した。これにより、ＣＮＴ１の接続抵抗の低減と安定したコンタクトが実現する。むろん、コンタクトが正常に出来ればＤＬの太さは同じでも良い。
【００３９】
画素電極と共に液晶容量あるいは保持容量を構成するもう一方の電極の共通電極電位は以下の経路を持ち印加される。隣接するゲート配線間のほぼ中央に配置された横共通電極配線ＣＬＭＧと、隣接するドレイン配線間のほぼ中央に配置された縦共通電極配線ＣＬＭＤにまず共通電位が印加される。これらの共通電極配線は画面外部の電源から供給されている。さらに、この横共通電極配線ＣＬＭＧはゲート配線ＧＬと同一材料で同一工程で形成されている。一方、縦共通電極配線ＣＬＭＤはドレイン配線ＤＬと同一材料で同一工程で形成されている。
【００４０】
本平面構造の１つは、この横共通電極配線ＣＬＭＧと縦共通電極配線ＣＬＭＤは第４のコンタクトホールＣＮＴ４で互いに結線されている点である。従って、液晶表示装置画面領域から見ると、低抵抗のメッシュ状の共通電極配線が結線された状態で極めて配線遅延が小さくなる。これらの金属で構成された共通電極配線は金属画素電極ＳＰＭと横共通電極配線が平面的に重なった面積領域で規定される保持容量に主に電位を給電する役割を果す。保持容量を構成する絶縁膜はゲート配線ＧＬとドレイン配線を絶縁分離する層間絶縁膜である。このように縦共通電極配線ＣＬＭＤをドレイン配線と同層で形成し、横共通電極配線ＣＬＭＧをゲート配線と同層で形成し、両者の共通電極配線を各画素で接続することによりゲート配線、ドレイン配線と共通電極配線間の寄生容量を低減でき、マトリクス状の給電の効果も含め、供給する共通電極電位が安定化するため、輝度むら、スメアを大幅に低減した安定した表示が実現する。さらに、該共通電極配線の配置では縦共通電極配線ＣＬＭＤは同層のドレイン配線と平行方向に、横共通電極配線ＣＬＭＧはゲート配線と平行方向となる為、同層の電極間での短絡の確率も低減でき、歩留りも高いものとすることが出来る。さらに、ドレイン配線による映像信号は、ドレイン配線が多数のゲート配線を横切って給電される為、容量結合によるゲート配線の影響を含んだものとなる。本実施例では縦共通電極配線ＣＬＭＤをドレイン配線と同層に形成したことにより、縦方向から供給される共通電位が映像信号に類似した影響をゲート配線から受けたものとなる。この結果、保持容量部に書き込まれる電圧は両者の差電圧となる為、ゲート配線の影響がキャンセルされる方向に働く効果を奏する。このため、さらに表示むらの低減、スメアの低減を図ることが出来る。また図３に明らかなように、横共通電極配線ＣＬＭＧと縦共通電極配線ＣＬＭＤを接続するスルーホールＣＮＴ４はその上部をＰＡＳで保護される為、接続部の信頼性も高いものとすることが出来る。さらにＦＰＡＳで平坦化できるため、ラビングへの影響も生じない。また横共通電極配線ＣＬＭＧをゲート配線層で、縦共通電極配線ＣＬＭＤをドレイン配線層で形成することにより、両者の間のコンタクトホールは無機絶縁膜に形成することが可能となる。このため、コンタクトホールの大きさを低減でき、開口率の一層の向上が実現する。
【００４１】
一方、各画素領域には上記メッシュ状に電気的に接続された金属による共通電極配線とは別に、ゲート配線ＧＬ及びドレイン配線ＤＬ上を低誘電率の絶縁膜を介してその上部に上記配線をシールドするように配置された透明共通電極ＣＬＴがあり、隣接する画素間でメッシュ状に構成されている。透明共通電極ＣＬＴは画素内へは分岐し、液晶を画素電極ＳＰＴと共に駆動する共通電極の役割を果す。透明共通電極ＣＬＴは画素内では金属で形成された横共通電極配線ＣＬＭＧや縦共通電極配線ＣＬＭＤとは接続されておらず、画面周辺領域で接続結線されている。また、この透明共通電極ＣＬＴは、横共通電極配線ＣＬＭＧや縦共通電極配線ＣＬＭＤが保持容量を主に充電する配線であるのに対して、液晶容量を充電する役割を果す。ＩＰＳ液晶表示装置では液晶容量は例えば図１の透明共通電極ＣＬＴと透明画素電極ＳＰＴ間で規定される値となるため、その値は対向する基板面の大部分の領域に形成された電極間で液晶容量を形成するＴＮ液晶表示装置に比べて半分以下という小さい値となる。この結果、透明共通電極ＣＬＴの配線抵抗仕様はかなり高い値でも液晶容量に充電することが可能となり、各種透明導電体、すなわちＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ），ＩＺＯ（Ｉｎｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ），ＩＴＺＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｚｉｎｃ−Ｏｘｉｄｅ），ＳｎＯ_２、Ｉｎ_２Ｏ_３などが使用でき、かつ輝度むらはスメアを抑制した良質の画質が得られる。
【００４２】
上記共通電極及び共通電極配線の電位は、フレーム毎に交流化される画素電位のほぼ中点電位が設定される（図１４で再度詳細を説明する）。ＴＦＴを用いた液晶表示装置の場合、飛び込み電圧による変動を考慮して設定することが望ましい。この画素電極電位と共通電極電位により液晶容量および保持容量が構成されると共に、この電位間の電位差により電界を液晶層内に生じせしめ、前記ドレイン配線ＤＬから供給された映像電圧と前記共通電圧で映像を表示する。図１における主な透過部は２−２’線に沿って設けられた４つの開口部である。
【００４３】
以下、各部の構成を断面図を用いて詳細に説明する。図２は図１の２−２’線に沿った断面図であり、隣接するドレイン線ＤＬ間の１画素領域を横切る部分である。歪点約６７０℃の無アルカリＴＦＴガラス基板ＧＬＳ１上に膜厚５０ｎｍのＳｉ_３Ｎ_４膜と膜厚１２０ｎｍのＳｉＯ_２膜からなる下地絶縁膜ＵＬＳが形成されている。下地絶縁膜ＵＬＳはＴＦＴガラス基板ＧＬＳ１からのＮａ等の不純物の拡散を防止する役割を持つ。下地絶縁膜ＵＬＳ上には、ＳｉＯ_２からなるゲート絶縁膜ＧＩが成膜されている。
【００４４】
上記を覆うようにＳｉＯ_２からなる層間絶縁膜ＩＬＩが形成され。層間絶縁膜ＩＬＩ上にはＴｉ／Ａｌ／Ｔｉのように３層金属膜よりなるドレイン配線ＤＬが形成されている。上記ドレイン配線ＤＬと同一材料、同一工程で形成された金属画素電極ＳＰＭは、図１においてＴＦＴの第２のコンタクトホールＣＮＴ２から画素電位を給電する電極である。また、同層上には平行して、前記ドレイン配線ＤＬと同一材料、同一工程で形成された縦共通電極配線ＣＬＭＤ配置されてあり、これは保持容量に対して共通電位を給電する役割を果す。
【００４５】
その上層には膜厚２００ｎｍのＳｉ_３Ｎ_４からなる保護絶縁膜ＰＡＳと膜厚２μｍのアクリル系樹脂を主成分とする有機保護膜ＦＰＡＳにより被覆されている。有機保護膜ＦＰＡＳ上では、まずドレイン配線ＤＬの幅より広く、インジウム−スズ酸化物（ＩＴＯ）よりなる透明共通電極ＣＬＴが形成されている。同一工程、同一材料で作製されたＩＴＯからなる透明画素電極ＳＰＴも前記有機絶縁膜ＦＰＡＳ上に形成されている。
【００４６】
上記説明中、配線材料は特に限定する物ではない。
【００４７】
主な透過領域は（１）ドレイン線ＤＬ上の透明共通電極ＣＬＴと透明画素電極ＳＰＴ間、（２）前記透明画素電極ＳＰＴと図１の平面図において縦共通電極配線ＣＬＭＤを被覆するように配置され、ゲート配線ＧＬ上側から上下に延びた透明共通電極配線ＣＬＴの間、（３）前記透明共通電極ＣＬＴと透明画素電極ＳＰＴとの間、（４）前記透明画素電極ＳＰＴとドレイン配線ＤＬ上の透明共通電極ＣＰＴの間の４つの領域である。上記透明画素電極ＳＰＴ、透明共通電極ＣＰＴが液晶を駆動する電極である。
【００４８】
一方、液晶ＬＣを封止する対向の基板はカラーフィルタ（ＣＦ）基板ＧＬＳ２である。ＣＦガラス基板ＧＬＳ２は、液晶側に色表示を行う顔料を分散した有機膜材料から構成された色フィルタ（ＦＩＬ）がその画素毎に割り当てられた色に応じて、青（Ｂ）、赤（Ｒ）、緑（Ｇ）の透過光を表現する色フィルタ（赤ではＦＩＬ（Ｒ））となっている。その内側には有機材料からなるオーバコート膜ＯＣ膜が形成されている。ＯＣ膜は無くても良いが、平坦性を向上する目的ではあるほうが望ましい。ＣＦ基板ＧＬＳ２及びＴＦＴ基板ＧＬＳ１の液晶ＬＣに対して接している面には配向膜ＯＬＩが印刷されて所定のラビングが施され、初期配向方向を制御している。また上記、ＣＦガラス基板ＧＬＳ２及びＴＦＴガラス基板ＧＬＳ１の外側の面にはそれぞれ偏光板ＰＯＬが貼られる。この偏光板は互いのガラス基板間で偏向軸が直交するいわゆるクロスニコル状態が形成されている。
【００４９】
ラビング方向と偏光板の角度の関係を図１６に示す。偏光軸の一方ＰＤ２はＧＬと同方向に、他方ＰＤ１はＧＬと直交方向としている。またラビング方向ＲＤは上下基板ともＧＬと直交する方向とした。これによりノーマリーブラックモードの配置となり、さらに図１のような屈曲形状の画素パターンによりマルチドメイン化を行っている。むろん、非マルチドメインの場合も本願の範疇に含むものであり、その場合でも偏光板配置がクロスニコルになるようにすることが必要である。
【００５０】
本断面のＣＦ基板ＧＬＳ２には、いはゆる、ブラックマトリクスＢＭが形成されていない。カラーフィルタＦＩＬの色のつなぎあわせは、ドレイン配線ＤＬを被覆するように配置された透明共通電極配線ＣＬＴ上で行う。
【００５１】
本断面構造の特徴の１つは、有機絶縁膜ＦＰＡＳ上の透明画素電極ＳＰＴ及び透明共通電極ＣＰＴにより液晶ＬＣに対して、１画素が少なくとも４分割の開口（主な透過領域）を持つことである。
【００５２】
また別の特徴は、有機保護膜ＦＰＡＳ上に、液晶表示電圧を印加するように間隔を開けて配置された所定の幅を有する透明画素電極ＳＰＴと透明共通電極ＣＬＴの下部に、有機絶縁膜ＦＡＰＳ及び保護膜ＰＡＳの積層絶縁膜を挟んで金属画素電極ＳＰＭ、縦共通電極配線ＣＬＭＤ及びドレイン配線ＤＬが配置されていることである。それぞれの透明電極幅は以下のように設定される。
【００５３】
ドレイン配線ＤＬを被覆する透明共通電極配線ＣＬＴ幅はドレイン配線幅の少なくとも２倍以上必要である、これは、ＩＰＳ液晶表示装置が基本的に液晶に共通電極電位と画素電位以外の電界が加わるとスメアやドメインが生じるため、そのシールドが必要なためである。一方、金属画素電極ＳＰＭと縦共通電極配線ＣＬＭＤ上の透明電極ＳＰＴ及びＣＬＴの幅は、これらが下部の金属電極と同電位であるため、金属電極であるＳＰＭ、ＣＬＭＤの幅に制約されない。但し、ポジ型の液晶材料を用いたＩＰＳ液晶表示装置では透明電極上であっても光が透過しない。これは幅の広い電極上では横電界がかからず液晶分子が回転しないためである。これに対し、透明電極の端部からその幅の内部に向かって１．５μｍまでの領域はフリンジの横電界がかかり透過する。以上の点で、金属画素電極ＳＰＭ及び縦共通電極配線の幅は基本的に、それぞれその上部の透明画素電極ＳＰＴ及び透明共通電極配線ＣＬＴと同じ幅かそれより狭く設定される。また、縦共通電極配線ＣＬＭＤはその配線材料がドレイン配線ＤＬと同じで基本的に低抵抗のＴｉ／Ａl／Ｔｉ配線であり、その幅はプロセスルールで決まる最小値を設定しても配線遅延が小さくでき、開口率を低下させることはない特徴がある。特に、本実施例では、液晶駆動に不可欠な透明電極配線ＣＬＴ下部に配置されており、新たに開口率を低下させないことも特徴の１つになっている。
【００５４】
図３は図１の３−３’の線に沿った断面図である。本断面図は図１の平面図においてドレイン配線ＤＬ〜第１のコンタクトホールＣＮＴ１〜ＴＦＴのポリシリコン層ＰＳＩ〜第２のコンタクトホールＣＮＴ２〜横共通電極配線ＣＬＭＧ上に層間絶縁膜ＩＬＩを介して乗り越え配置された金属画素電極ＳＰＭ〜第３のコンタクトホールＣＮＴ３〜横共通電極配線ＣＬＭＧと縦共通電極配線ＣＬＭＤを接続する第4のコンタクトホールＣＮＴ４の断面を示す。図３の断面図の左側はＴＦＴの断面である。ドレイン配線ＤＬ、金属画素電極ＳＰＭをいわゆるドレイン電極、ソース電極とし、ゲート配線ＧＬをゲート電極として、ゲート絶縁膜ＧＩを有するいわゆるＭＯＳ型ＴＦＴである。ＵＬＳ上にｐ−Ｓｉ層があり、ドレイン配線ＤＬ及び金属画素電極ＳＰＭはゲート絶縁膜ＧＩ及び層間絶縁膜ＩＬＩに開けられた第１のコンタクトホールＣＮＴ１及び第２のコンタクトホールＣＮＴ２を各々通じて、低温ポリシリコンＰＳＩのリンを不純物としてドープされた高濃度ｎ型層ＰＳＩ（ｎ^＋）に接続されている。該高濃度ｎ型層ＰＳＩ（ｎ^＋）は導電性が高く、擬似的に配線部として働く。一方ＧＬ下のＰＳＩはボロンを不純物としてドープされたｐ型層ＰＳＩ（ｐ）となっており、いわゆる半導体層として働き、ＧＬにＯＮ電位で導通状態、ＯＦＦ電位で非導通状態となるスイッチング動作を示す。ゲート配線ＧＬにオン電圧が印加された場合、ゲート配線ＧＬ下部でゲート絶縁膜ＧＩ下部であり、ボロンを不純物としてドープされたｐ型層ＰＳＩ（ｐ）のゲート絶縁膜ＧＩ界面のポテンシャルが反転してチャネル層が形成され、ｎ型化されＴＦＴにオン電流が流れ、結果的に金属画素電極ＳＰＭへ電流が流れ液晶容量及び保持容量が充電される。保持容量Ｃｓｔｇは同図ように横共通電極配線ＣＬＭＧを一方の電極、絶縁膜として層間絶縁膜ＩＬＩ、他方の電極を金属画素電極ＳＰＭとして形成されている。保持容量Ｃｓｔｇは、同図のＴＦＴのポリシリコンＰＳＩに対してＴＦＴガラス基板ＧＬＳ１側からの表示のバックライトによる光照射で発生する電子、正孔のペヤで増加するリーク電流に対して液晶容量で決まる画像表示期間（保持期間）中の電位を保つために設定されている。この値を大きく設定できれば、表示画面上の均一性を極めて良好に保つことができる。
【００５５】
図４は図１の４−４’の線に沿った断面図である。本断面図は主に、ゲート配線ＧＬとＴＦＴの低温ポリシリコンＰＳＩ及びこれらを有機保護膜を介して被覆している透明共通電極配線ＣＬＴから透過領域に至る断面構造を表す。
【００５６】
図４の断面構造は左手側にゲート配線ＧＬ、右手側が透過領域である。ゲート配線ＧＬ及び低温ポリシリコンＰＳＩは保護膜ＰＡＳ及び有機保護膜ＦＰＡＳ上に配置された透明共通電極ＣＬＴで被覆されている。これはゲート配線ＧＬの電位が透明共通電極ＣＬＴおよび透明画素電極ＳＰＴで挟まれた透過領域に、ゲート配線ＧＬの電気力線が漏れ、表示の誤動作を起こさないようにするためである。
【００５７】
本構造の特徴は上記ゲート配線及び低温ポリシリコン層を被覆するように配置された透明共通電極配線ＣＬＴが透明電極ながら極めて良質なブラックマトリクスＢＭの効果を示す点にある。図２に示すように、液晶を駆動させる電界Ｅは透明共通電極配線ＣＬＴと透明画素電極ＳＰＴの横電界である。ＩＰＳ型液晶表示装置では、この横電界で液晶分子ＬＣを回転させ直交する偏光板ＰＯＬに対して透過率を変える。無電界あるいは横方向電界が小さい状態では偏光板がクロスニコル配置されているため、黒表示となる。電界が印加されると楕円偏光の透過が発生し、電界に応じて透過する。従って、無電界や横方向電界が小さい領域では、透明共通電極ＣＬＴがＩＴＯのような透明電極で形成された場合においてもＴＦＴガラス基板ＧＬＳ１側からのバックライト光は透過せず、観察者側であるＣＦ基板ＧＬＳ２から見ても良好な黒状態となる。一方、電圧印加状態では、透明電極の端部から電極内部へ約１．５μｍの領域（例えばＧＬ上のＣＬＴの場合での領域の例を図４にＷＴとして示す）では、フリンジ状態の横電界成分があり、透過に寄与する。
【００５８】
従って、ＴＦＴガラス基板ＧＬＳ１側からのバックライト光の画像に対しては、図１の平面構造において、少なくとも低温ポリシリコンＰＳＩを含むＴＦＴとゲート配線ＧＬを覆うように幅広く設定された透明共通電極ＣＬＴは、人間の目視時に、各画素の輪郭を明瞭にし、画像をくっきりとさせるＢＭ同様の働きをする。図４において、その透明共通電極ＣＬＴ上のＷＮ領域、すなわち透明電極単体が存在し、かつ透明電極端部から１．５μｍ以上内側の領域は横方向電界成分がほとんどなく、液晶層透過中に光の偏向状態は影響を受けないため、最終的にＣＦ基板上の偏光板ＰＯＬで遮光される。例えば、低温ポリシリコンＰＳＩが赤色着色してみえるはずが、完全な黒表示状態のＢＭに見える。ゲート配線ＧＬの領域ＷＲで,はこの金属で完全に遮光されるので、電界に係わらず黒状態になる。
【００５９】
図４の断面図で示す通り、本実施例構造ではＣＦ基板ＧＬＳ２には従来のＢＭが形成されていない。このため本実施例構造を用いたＩＰＳ型の液晶表示装置はＢＭ層形成工程が不要となるため、コスト低減が実現できる。外光に対しては、前記透明共通電極ＣＬＴは、極めて良好な反射の少ないＢＭの役割を果す。これは透明電極を遮光層として用いるからこその効果であり、かつその遮光層が観察側基板と対向する基板にあることで、一層反射が低減する。透明共通電極ＣＬＴのＷＮの領域では外光はＣＬＴ自身の吸収、保護膜ＰＡＳ、有機保護膜ＦＰＡＳ、などで吸収されるが、反射率の高い金属層がないため観察者側への反射は少ない。一方、ゲート配線ＧＬ上はその材料はＭｏＷであり、例えば、Ａｌに比べては小さいが若干の反射は存在するが、上層の保護膜がＰＡＳなどを２回通過することとクロスニコル状態の偏光板ＰＯＬの効果もあり小さい反射に止まる。このように、透明共通電極ＣＬＴをブラックマトリクスＢＭとして使用した場合、極めて反射の少ないＢＭが形成できる。さらに、ＣＦ基板にＢＭを形成する必要がなくなるため、上下基板の合わせ裕度が拡大し、生産性の向上が実現する。また合わせずれを見越した設計が不要となるため、従来ＢＭとして遮光が必要な領域より合わせ裕度を見越して余分にＢＭで遮光されていた領域が透過領域となるため、開口率の向上が実現する。さらに、透明電極端部での遮光領域が黒表示時は電極上全領域、白表示時は電極端から１．５μｍまでは透過領域となるため、くっきりと画像を表示する必要がある黒表示状態と、明るい表示が必要な白表示状態とで、動的かつ自動的に遮光領域が変化し、黒表示では遮光領域が広く、白表示では遮光領域が狭くなるまさに理想的なＢＭとして透明電極による遮光層は働く。これにより、画像のくっきりさの向上、コントラストの向上、及び輝度の向上という一見相反する事象を両立することが可能となった。
【００６０】
次に、図３に示すようなＮＭＯＳ型ＴＦＴの製造工程を図５〜図９及び図３を用いて説明する。
【００６１】
厚さ０．７ｍｍ、サイズ７３０ｍｍ×９２０ｍｍの歪点約６７０℃の無アルカリＴＦＴガラス基板ＧＬＳ１を洗浄後、ＳｉＨ_４とＮＨ_３とＮ_２の混合ガスを用いたプラズマＣＶＤ法により膜厚５０ｎｍのＳｉ_３Ｎ_４膜、続いて、テトラエトキシシランとＯ_２の混合ガスを用いたプラズマＣＶＤ法により、膜厚１２０ｎｍのＳｉＯ_２膜の積層の下地絶縁膜ＵＬＳを形成する。本絶縁膜ＵＬＳは多結晶シリコン膜へのＴＦＴガラス基板ＧＬＳ１からのＮａ拡散を防止するためである。Ｓｉ_３Ｎ_４、ＳｉＯ_２ともに形成温度は４００℃である。なお、本願では半導体層として多結晶シリコンで代表するが、巨大結晶シリコン、連続粒界シリコン、アモルファスシリコンでもよい。
【００６２】
次に、上にＳｉＨ_４、Ａｒの混合ガスを用いたプラズマＣＶＤ法によりほぼ真性（イントリンシック）の水素化非晶質シリコン膜を５０ｎｍ形成する。成膜温度は４００℃で、成膜直後水素量は約５ａｔ％である。次に基板を４５０℃で約３０分アニールすることにより、水素化非晶質シリコン膜中の水素を放出させる。アニ−ル後の水素量は約１ａｔ％である。
【００６３】
次に、波長３０８ｎｍのエキシマレーザ光ＬＡＳＥＲを前記非晶質シリコン膜にフルエンス４００ｍＪ／ｃｍ^２、で照射し、非晶質シリコン膜を溶融再結晶化させて、ほぼ真性の多結晶シリコン膜を得る。この時レーザビームは幅０．３ｍｍ、長さ２００ｍｍの細線状の形状であり、ビームの長手方向とほぼ垂直な方向に基板を１０μｍピッチで移動しながら照射した。照射時は窒素雰囲気とした。
【００６４】
通常のホトリソグラフィ法により所定のレジストパターンを多結晶シリコン膜上に形成しＣＦ_４とＯ_２の混合ガスを用いたリアクティブイオンエッチング法により多結晶シリコン膜ＰＳＩを所定の形状に加工する（図５）。
【００６５】
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマＣＶＤ法により膜厚１００ｎｍのＳｉＯ_２を形成しゲート絶縁膜ＧＩを得る。この時のテトラエトキシシランとＯ_２の混合比は１：５０、形成温度は４００℃である。引き続きイオン注入法によりよりＢイオンを加速電圧３３ＫｅＶ、ドーズ量１Ｅ１２（ｃｍ^−２）で打ちこみ、ｎ型ＴＦＴのチャネル領域のポリシリコン膜ＰＳＩ（ｐ）を形成する。
【００６６】
次にスパッタリング法により、金属配線、例えばＭｏあるいはＭｏＷ膜を２００ｎｍ形成後、通常のホトリソグラフィ法により所定のレジストパターンをＭｏ膜上に形成し、混酸を用いたウェットエッチング法によりＭｏ膜を所定の形状に加工し走査配線ＧＬおよび第２の横共通電極配線ＣＬＭＧを得る。
【００６７】
エッチングに用いたレジストパターンを残したまま、イオン注入法によりよりＰイオンを加速電圧６０ＫｅＶ、ドーズ量１Ｅ１５（ｃｍ^−２）で打ちこみ、ｎ型ＴＦＴのソース、ドレイン領域ＰＳＩ（ｎ^＋）を形成する（図６）。上記でｎ型ＴＦＴのソース、ドレインがｎ^＋型の低温ポリシリコン膜ＰＳＩ（ｎ^＋）及びｐ型のチャネル領域のポリシリコン膜ＰＳＩ（ｐ）ができあがるが、以下のようにｐ型とｎ^＋型の間にＰイオン濃度がｎ^＋型より少ないｎ型のＬＤＤ領域を作り、ＴＦＴのリーク電流を低減することができる（図示していない）。すなわち、エッチングに用いたレジストパターンを除去後、再度イオン注入法によりＰイオンを加速電圧６５ＫｅＶ、ドーズ量２Ｅ１３（ｃｍ^−２）で打ちこみ、ｎ型ＴＦＴのＬＤＤ領域を形成する。ＬＤＤ領域の長さはＭｏをウェットエッチングしたときのサイドエッチング量で定められる。本実施例の場合約０．８μmである。この長さはＭｏのオーバーエッチング時間を変化させることで制御できる。
【００６８】
次に、基板にエキシマランプまたはメタルハライドランプの光を照射するラピッドサーマルアニール（ＲＡＴ)法により打ち込んだ不純物を活性化する。エキシマランプまたはメタルハライドランプ等の紫外光を多く含む光を用いてアニールすることにより、多結晶シリコン層ＰＳＩのみを選択的に加熱でき、ガラス基板が加熱されることによるダメージを回避できる。不純物の活性化は、基板収縮や曲がり変形等が問題にならない範囲で、４５０℃程度以上の温度での熱処理によっても可能である（図６）。
【００６９】
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマＣＶＤ法により膜厚５００ｎｍのＳｉＯ_２を形成し層間絶縁膜ＩＬＩを得る。この時のテトラエトキシシランとＯ_２の混合比は１：５、形成温度は３５０℃である。
【００７０】
次に、所定のレジストパターンを形成後、混酸を用いたウェットエッチング法により、前記層間絶縁膜に第１のコンタクトスルーホールＣＮＴ１、第２のコンタクトホールＣＮＴ２及び図１の平面図の第４のコンタクトホールＣＮＴ４を開孔する（図７）。
【００７１】
続いて、スパッタリング法により、Ｔｉを５０ｎｍ、Ａｌ−Ｓｉ合金を５００ｎｍ、Ｔｉを５０ｎｍを順次積層形成した後に所定のレジストパターンを形成し、その後ＢＣｌ_３とＣｌ_２の混合ガスを用いたリアクティブイオンエッチング法により一括エッチングし、ドレイン配線ＤＬ、金属画素電極ＳＰＭ、縦共通電極配線ＣＬＭＤを得る（図８）。
【００７２】
ＳｉＨ_４とＮＨ_３とＮ_２の混合ガスを用いたプラズマＣＶＤ法により膜厚３００ｎｍのＳｉ_３Ｎ_４膜である保護膜ＰＡＳを形成し、さらに、スピン塗布法によりアクリル系感光性樹脂を約３.５μｍの膜厚で塗布し、所定のマスクを用いて露光、現像して前記アクリル系樹脂にスルーホールを形成する。次に２３０℃で２０分ベークすることで、アクリル樹脂を焼成し、膜厚２．０μｍの平坦化有機保護膜ＦＰＡＳを得る。続いて、前記有機保護膜ＦＰＡＳに設けたスルーホールパターンをマスクとして下層のＳｉ_３Ｎ_４膜をＣＦ_４を用いたリアクティブイオンエッチング法により加工し、Ｓｉ_３Ｎ_４膜に第３のコンタクトホールＣＮＴ３を形成する（図９）。
【００７３】
このように有機保護膜ＦＰＡＳをマスクとして用いて下層の絶縁膜を加工することにより、一回のホトリソグラフィ工程で２層の膜をパターニングでき、工程を簡略化できる。
【００７４】
最後にスパッタリング法によりＩＴＯ膜等の透明導電膜を７０ｎｍ形成し、混酸を用いたウェットエッチングにより所定の形状に加工して透明共通電極配線ＣＬＴおよび透明画素電極ＳＰＴを形成しアクティブマトリクス基板が完成する（図３）。以上6回のホトリソグラフィ工程で多結晶シリコンＴＦＴが形成される。
【００７５】
次に液晶パネルの概観の平面構造について説明する。図１０は上下のガラス基板ＧＬＳ１、ＧＬＳ２を含む表示パネルのマトリクス（ＡＲ）周辺の要部平面を示す図である。このパネルの製造では、小さいサイズであればスループット向上のため１枚のガラス基板で複数個分のデバイスを同時に加工してから分割し、大きいサイズであれば製造設備の共用のためどの品種でも標準化された大きさのガラス基板を加工してから各品種に合ったサイズに小さくし、いずれの場合も一通りの工程を経てからガラスを切断する。
【００７６】
図１０は後者の例を示すもので、上下基板ＧＬＳ１、ＧＬＳ２の切断後を表している。いずれの場合も、完成状態では外部接続端子群Ｔｇ、Ｔｄが存在する部分（図で上辺）はそれらを露出するように上側基板ＧＬＳ２の大きさが下側基板ＧＬＳ１よりも内側に制限されている。端子群Ｔｇ、Ｔｄはそれぞれ後述するＴＦＴガラス基板ＧＬＳ１上で表示部ＡＲの左右に配置された低温ポリシリコンＴＦＴの走査回路ＧＳＣＬへ供給する電源及びタイミングデータに関する接続端子、表示領域ＡＲの上部でＴＦＴガラス基板ＧＬＳ１上に低温ポリシリコンＴＦＴの映像信号回路ＤＤＣへの映像データあるいは電源データを供給するため端子Ｔｄである。引出配線部を集積回路チップＣＨＩが搭載されたテープキャリアパッケージＴＣＰ（図１１）の単位に複数本まとめて名付けたものである。各群のマトリクス部から映像信号回路ＤＤＣを経て外部接続端子部に至るまでの引出配線は、両端に近づくにつれ傾斜している。これは、パッケージＴＣＰの配列ピッチ及び各パッケージＴＣＰにおける接続端子ピッチに表示パネルの映像信号端子Ｔｄを合わせるためである。
【００７７】
透明ガラス基板ＧＬＳ１、ＧＬＳ２の間にはその縁に沿って、液晶封入口ＩＮＪを除き、液晶ＬＣを封止するようにシールパターンＳＬが形成される。シール材は例えばエポキシ樹脂から成る。
【００７８】
図２の断面構造で示した配向膜ＯＲＩ層は、一例としてシールパターンＳＬの内側に形成される。液晶ＬＣは液晶分子の向きを設定する下部配向膜ＯＲＩと上部配向膜ＯＲＩとの間でシールパターンＳＬで仕切られた領域に封入されている。
【００７９】
この液晶表示装置は、下部透明ＴＦＴガラス基板ＧＬＳ１側、上部透明ＣＦガラス基板ＧＬＳ２側で別個に種々の層を積み重ね、シールパターンＳＬを基板ＧＬＳ２側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガラス基板ＧＬＳ２とを重ね合わせ、シール材ＳＬの開口部ＩＮＪから液晶ＬＣを注入し、注入口ＩＮＪをエポキシ樹脂などで封止し、上下基板を切断することによって組み立てられる。
【００８０】
図１１は、図１０に示した表示パネルに映像信号駆動ＩＣを搭載したＴＣＰとＴＦＴ基板ＧＬＳ１上に低温ポリシリコンＴＦＴで形成した信号回路ＤＤＣとの接続及びＴＦＴ基板ＧＬＳ１に低温ポリシリコンＴＦＴで形成した走査回路ＧＳＣＬと外部とを接続した状態を示す上面図である。
【００８１】
ＴＣＰはテープキャリアパッケージであり、駆動用ＩＣチップがテープ・オートメイティド・ボンディング法により実装されたものである。ＰＣＢ１は上記ＴＣＰやコントロールＩＣであるＴＣＯＮ、その他電源用のアンプ、抵抗、コンデンサ等が実装された駆動回路基板である。ＣＪはパソコンなどからの信号や電源を導入するコネクタ接続部分である。
【００８２】
図１２はテープキャリアパッケージＴＣＰを液晶表示パネルの、信号回路用端子Ｔｄに接続した状態を示す要部断面図である。テープキャリアパッケージＴＣＰは異方性導電膜ＡＣＦによって液晶表示パネル接続される。ＴＣＰは電気的にはその出力端子がパネル側の接続端子Ｔｄと接続され、ＴＦＴの保護膜ＰＡＳおよび有機保護膜ＦＰＡＳの開口部を覆うように形成され、かつ透明共通電極ＣＬＴと同一工程で形成された透明電極ＩＴＯと接続されている。シールパターンＳＬの外側の上下ガラス基板の隙間は洗浄後エポキシ樹脂ＥＰＸ等により保護され、ＴＣＰと上側ＣＦ基板ＧＬＳ２の間には更にシリコン樹脂が充填され保護が多重化されている（図示していない）。また上下のガラス基板ＧＬＳ２、ＧＬＳ１の液晶ＬＣに対するギャップは有機膜で形成された支柱ＳＰＣあるいはファイバでその高さが決定されている。
【００８３】
表示マトリクス部の等価回路とその周辺回路の結線図を図１３に示す。図中、ＤＬはドレイン線を意味しＤＬ１、ＤＬ2、ＤＬ３とその数字が画面左からの画面内のドレイン配線（映像信号線）を意味する、添字Ｒ、ＧおよびＢがそれぞれ赤、緑および青画素に対応して付加されている。ＧＬはゲート配線ＧＬを意味し、ＧＬ１、ＧＬ２、とその数字が画面上部からの画面内のゲート線を意味する。添字１、２、は走査タイミングの順序に従って付加されている。ＣＬＸは横共通電極配線ＣＬＭＧを意味し、ＣＬＸ１、ＣＬＸ２とその数字が画面上部からの画面内の共通電極配線を意味する。一方、ＣＬＹは縦共通電極配線ＣＬＭＤを意味し、ＣＬＹ１、ＣＬＹ２とその数字が画面上部からの画面内の共通電極配線を意味する。
【００８４】
ゲート配線ＧＬ（添字省略）はガラス基板上の走査回路ＧＳＣＬに繋がれ、その走査回路への電源あるいはタイミング信号はガラス基板外部のＰＣＢ上に形成された電源及びタイミング回路ＳＣＣから供給される。 上記において低温ポリシリコンＴＦＴで構成されたガラス基板上の走査回路は、冗長性を高めるために１本のゲート線（走査線）に対して左右の両側から給電されているが、画面サイズなどに応じて片側から給電しても良い。
【００８５】
一方、ドレイン配線ＤＬへの給電はガラス基板上の低温ポリシリコンＴＦＴで構成された信号回路ＤＤＣから給電される。信号回路ＤＤＣはガラス基板の映像信号回路ＩＣで構成された回路よりの映像データをＲ、Ｇ、Ｂの色データに応じて分配する機能を持つ。従って、ガラス基板上の信号回路からの接続端子数は画面内のドレイン配線数の三分の一である。
また、共通電極配線は、本実施例では、金属で構成された横共通電極配線ＣＬＸ、縦共通電極配線ＣＬＹ、と透明共通電極がある。横共通電極配線と縦共通配線は、図１で示したように、画素内で結線されマトリクス状の金属配線となっている。横共通電極配線ＣＬＸは、画面の左右に引き出され、まとめてインピーダンスの低い共通電極母線ＣＬＢに結線され、電源及びタイミング回路ＩＣのＳＣＣに結線される。縦共通電極配線ＣＬＹは下部に引き出され、インピーダンスの低い共通電極母線ＣＬＢに結線され、同じく電源回路ＳＣＣに至る。透明共通電極は、図１に示したように、画面内では前記横共通電極配線、縦共通電極配線と結線されず、画面外周で、左右方向では横共通電極配線、下部では縦共通電極配線と結線され、共通電極母線ＣＬＢに結線され同様に外部電源ＳＣＣにつながれる。図１３では図示していないが、マトリクス状に構成されている。この共通電極は、画面内の画素のコモン電位を与える。
【００８６】
画面内の低温ポリシリコンＴＦＴは、ｎ型のＴＦＴであり、ゲート配線ＧＬにゲート電圧を印加し、そのタイミングでドレイン線ＤＬに給電されたドレイン電圧（データ）を共通電極配線との間の液晶容量Ｃｌｃに給電することにより表示を行う。液晶容量Ｃｌｃの電位を表示期間中に維持する能力を向上するために、横共通電極配線ＣＬＭＧと図３に示すように金属画素電極ＳＰＭとの間に保持容量Ｃｓｔｇを形成する。ＣＣはドレイン配線ＤＬの断線を検査する低温ポリシリコンＴＦＴで形成した検査回路であり、ＣＰＡＤは検査端子である。
【００８７】
図１４に本発明の液晶表示装置の駆動波形を示す。共通電極電圧Ｖｃｏｍを直流電圧とした場合の例を示す。ゲート電圧Ｖｇは１ゲート線毎に順次走査し、ドレイン電位Ｖｄに対して、画素の低温ポリシリコンＴＦＴのしきい電圧を更に加算した電圧が印加された際に画素ＴＦＴがオン状態になり、図１３に示した液晶容量Ｃｌｃに充電される。 上記共通電極電圧Ｖｃｏｍ、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄはそれぞれ図１３の横共通電極配線ＣＬＸ，縦共通電極配線ＣＬＹ、図１に示した透明共通電極ＣＬＴ、ゲート配線ＧＬ、ドレイン配線ＤＬに印加される。本実施例では、ドレイン電圧Ｖｄは、例えば、ノーマルブラックモードでの液晶表示で白表示を行う場合を示しており、ゲート線は１ライン毎に選択され、そのライン毎に共通電極電圧Ｖｃｏｍに対してプラス、マイナスの極性反転される。画素電位ＶｐはＴＦＴを通じて液晶容量Ｃｌｃに充電されるが、奇数、偶数フレームで共通電極電位Ｖｃｏｍに対して反転される。特定のアドレスのＴＦＴのゲート配線ＧＬに対して、ゲート配線が選択されＶｇがＶｄより大きくなると液晶容量Ｃｌｃに画像に対応する電位が充電されるが、上記のように次ぎのフレームになり、共通電極電位Ｖｃｏｍに対して反転されたＶｄが印加されるまで液晶容量Ｃｌｃの電位は保持されなければならない。この保持率はＴＦＴのオフ（リーク）電流が大きくなると低下する。これを防止するには、図１３の等価回路の保持容量Ｃｓｔｇを大きく設定する必要がある。この保持容量Ｃｓｔｇ大きくした場合、共通電極配線の寄生容量が大きい場合、配線遅延が増大し、輝度むら、スメア、さらには残像やフリッカの画面内均一性が保てなくなるが、図１、図３の平面及び断面構造に示すように、金属材料の横共通電極配線ＣＬＭＧと縦共通電極配線ＣＬＭＤを画面内で結線し、マトリクス状にして抵抗を小さくする構成としている。一方、透明共通電極ＣＬＴは画面内では有機絶縁膜状に画素間を繋ぐように結線され、画面内ではＣＬＴと金属共通電極配線ＣＬＭＧ、ＣＬＭＤは直接は結線されていない。しかしＣＬＴの役割は影響容量の充電のみであり、前述のように抵抗の比較的高い材料でも適用可能である。さらに画面外部で低インピーダンスの図１３の共通電極母線ＣＬＢに接続され、低抵抗化されている。これらの効果により、本願では保持容量Ｃｓｔｇを増加させた場合でも画面の画質均一性を高めることができる。
【００８８】
図１５は、液晶表示モジュールＭＤＬの各構成部品を示す分解斜視図である。ＳＨＤは金属板から成る枠状のシールドケース（メタルフレーム）、ＬＣＷはその表示窓、ＰＮＬは液晶表示パネル、ＳＰＢは光拡散板、ＬＣＢは導光体、ＲＭは反射板、ＢＬはバックライト蛍光管、ＬＣＡはバックライトケースであり、図に示すような上下の配置関係で各部材が積み重ねられてモジュールＭＤＬが組み立てられる。
【００８９】
モジュールＭＤＬは、シールドケースＳＨＤに設けられた爪とフックによって全体が固定されるようになっている。バックライトケースＬＣＡはバックライト蛍光管ＢＬ、光拡散板ＳＰＢ光拡散板、導光体ＬＣＢ、反射板ＲＭを収納する形状になっており、導光体ＬＣＢの側面に配置されたバックライト蛍光管ＢＬの光を、導光体ＬＣＢ、反射板ＲＭ、光拡散板ＳＰＢにより表示面で一様なバックライトにし、液晶表示パネルＰＮＬ側に出射する。バックライト蛍光管ＢＬにはインバータ回路基板ＰＣＢ２が接続されており、バックライト蛍光管ＢＬの電源となっている。
【００９０】
（実施例２）
図１７は本発明の第２の実施例を示す画素の平面図であり、図１８はその図１７における１８−１８’として一点鎖線で示した切断線での断面を示す。図面では切断部を分かりやすくするため、数字を○で囲い切断部を示している。
【００９１】
図１７は実施例１と同様にドレイン配線ＤＬを横切る方向に主な透過部を４つもつＩＰＳ方式の画素パターンである。構成は実施例１に近いが大きな特徴は金属で構成された共通電極配線は、縦共通電極配線ＣＬＭＤのみが配線されている点であり、図１で配置されていた横方向共通電極配線が除去されている。従って、保持容量形成に新たな構成を用いている。さらに、該構造により、開口率が実施例１に比べて向上することが出来た。
【００９２】
保持容量Ｃｓｔｇは以下のような構成となっている。まず、ゲート配線ＧＬと同一工程、材料で構成された保持容量電極ＳＴＭを島状に加工する。これを第4のコンタクトホールＣＮＴ４を介して縦共通電極配線ＣＬＭＤと結線する。一方、低温ポリシリコンＰＳＩで構成されたＴＦＴの第２のコンタクトホールＣＮＴ２から延びた金属画素電極ＳＰＭは、保持容量電極ＳＴＭ上に延びる。この金属画素電極ＳＰＭと保持容量電極ＳＴＭは層間絶縁膜を介してその重なる面積部分が保持容量を構成する。透明画素電極ＳＰＴは第3のコンタクトホールＣＮＴ３を介して金属画素電極ＳＰＭと結線され、画素電位が液晶に給電させる。一方、透明共通電極配線ＣＬＴは、画面内では縦共通電極配線ＣＬＭＤとは結線されないが、画面領域外で結線され共通電位を液晶に給電する。
【００９３】
上記の構成により、新たに、２つの効果が得られる。第１は、図１７の画素の平面図の４つの透過領域の内、ドレイン配線ＤＬを被覆する透明電極配線ＣＬＴとその画素内の内側の透明画素電極ＳＰＴで規定される新たな開口部が、実施例１の図１の横共通電極配線が除去されることにより、形成されることである（図１７のＬＬ、ＬＲで規定される領域）。これにより、明るいＩＰＳ型の液晶表示装置が提供できる。第2は、ドレイン配線ＤＬと交差する横共通電極配線ＣＬＭＧが除去されることで、ドレイン配線ＤＬの寄生容量が低減される。これにより、図１３のドレイン分割回路ＤＤＣの内蔵回路の分割数を増やすことができ、図１１に示したＴＣＰで構成された部材数を少なくできコストが低減できる。
【００９４】
図１７の１８−１８’切断線における断面図が図１８である。映像信号となるドレイン電圧は、ドレイン配線ＤＬから第１のコンタクトホールＣＮＴ１を介して低温ポリシリコンＰＳＩで伝えられる。ゲート電圧ＧＬにオン電圧が印加させるとＭＯＳ型ＴＦＴが動作し、映像電圧が、第２のコンタクトホールＣＮＴ２を介して接続された金属画素電極ＳＰＭへ伝えられ、最終的に第3のコンタクトホールを介して接続された透明画素電極ＳＰＴに伝えられ、液晶容量の一方の電位の画素電位となる。液晶を駆動する他方の電位である共通電圧は、透明共通電極配線ＣＬＴに印加される。図１７のＬＲで示した新たな開口部は、この透明画素電極ＳＰＴと透明共通電極配線ＣＬＴに印加される横電界で新たな透過領域となり、明るい液晶表示装置が提供できる。
【００９５】
さらに、本図でも明らかなように、ＣＦ基板にはブラックマトリクスは形成されておらず、低温ポリシリコンで形成されたＴＦＴおよびゲート配線ＧＬは有機保護膜ＦＰＡＳ上に配置された透明共通電極配線で覆われ、透明電極であるが、横電界がかからない領域を形成し、良好なブラックマトリクスの役目を果している。
【００９６】
さらに本実施例では除去する共通電極配線を横共通電極配線ＣＬＭＧとしたため、実施例１で説明した縦共通電極配線ＣＬＭＤがドレイン配線ＤＬと同層で、かつゲート配線ＧＬを横切るために得られる保持容量に対してのゲート電位のキャンセル効果はそのまま奏することが出来る。
【００９７】
（実施例３）
図１９は本発明の第３の実施例を示す画素の平面図であり、図２０は図１９における２０−２０’として一点鎖線で示した切断線での断面を示す。図面では切断部を分かりやすくするため、数字を○で囲い切断部を示している。
【００９８】
図１９は実施例２と同様にドレイン配線ＤＬを横切る方向に主な透過部を４つもつＩＰＳ方式の画素パターンである。構成は実施例２に近いが大きな特徴は、保持容量の下部電極がポリシリコンＰＳＩで構成されて、このポリシリコンＰＳＩは第５のコンタクトホールを介して縦共通電極配線ＣＬＭＤと接続されて点である。これに伴い、保持容量を構成する絶縁膜のショート欠陥率が低減し、歩留りを一層向上した液晶表示装置となっている。
【００９９】
保持容量Ｃｓｔｇは以下のような構成となっている。まず、薄膜トランジスタの低温ポリシリコンＰＳＩを島状に加工する。これを第５のコンタクトホールＣＮＴ５を介して縦共通電極配線ＣＬＭＤと結線する。一方、低温ポリシリコンＰＳＩで構成されたＴＦＴの第２のコンタクトホールＣＮＴ２から延びた金属画素電極ＳＰＭは、保持容量の下部電極を構成する低温ポリシリコンＰＳＩ上に延びる。この金属画素電極ＳＰＭと保持容量の下部電極を構成する低温ポリシリコンＰＳＩはゲート絶縁膜と層間絶縁膜を介してその重なる面積部分が保持容量を構成する。透明画素電極ＳＰＴは第3のコンタクトホールＣＮＴ３を介して金属画素電極ＳＰＭと結線され、画素電位が液晶に給電させる。一方、透明共通電極ＣＬＴは、画面内では縦共通電極配線ＣＬＭＤとは結線されないが、画面領域外で結線され共通電位を液晶に給電する。
【０１００】
図１９の２０−２０’切断線における断面図が図２０である。映像信号となるドレイン電圧は、ドレイン配線ＤＬから第１のコンタクトホールＣＮＴ１を介して低温ポリシリコンＰＳＩで伝えられる。ゲート電圧ＧＬにオン電圧が印加させるとＭＯＳ型ＴＦＴが動作し、映像電圧が、第２のコンタクトホールＣＮＴ２を介して接続された金属画素電極ＳＰＭへ伝えられ、最終的に第3のコンタクトホールを介して接続された透明画素電極ＳＰＴに伝えられ、液晶容量の一方の電位の画素電位となる。液晶を駆動する他方の電位である共通電圧は、透明共通電極配線ＣＬＴに印加される。図１９のＬＲで示した新たな開口部は、この透明画素電極ＳＰＴと透明共通電極配線ＣＬＴに印加される横電界で新たな透過領域となり、明るい液晶表示装置が提供できる。
【０１０１】
保持容量Ｃｓｔｇの下部電極は低温ポリシリコンＰＳＩ（ｎ^＋）で構成されているため、その絶縁膜はゲート絶縁膜ＧＩと層間絶縁膜ＩＬＩの積層膜となるため、その絶縁耐圧は実施例３の保持容量の層間絶縁膜ＩＬＩの単層膜に比べて高い。これにより、ショート不良による点欠陥の少ないＩＰＳ型の液晶表示装置が提供できる。
【０１０２】
（実施例４）
図２１は本発明の第４の実施例における画素の平面図、図２２および図２３は図２１の平面図における２１−２１’線、２２−２２’線における断面構造である。
【０１０３】
図２１の画素の平面パターンは、１画素のサイズの大きく、しかも画面サイズの大きい液晶テレビにて開口率を向上する構成を提供する。図２１は横方向に１０個の透過領域を有し、その１０分割された櫛歯電極間の寸法はＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ6、Ｌ７、Ｌ８、Ｌ９、Ｌ１０と表記されている。各櫛歯電極間の間隔Ｌは、実施例１の図１とおおよそ同じである。本実施例は、大画面の高輝度タイプの液晶テレビに対して好適なＩＰＳ液晶表示装置での画素パターンである。低温ポリシリコンＰＳＩを用いたＴＦＴでは、図３に示すようにバックライトはＴＦＴガラス基板側に配置されており、その光は直接低温ポリシリコンＰＳＩに照射される。そのため、光照射リーク電流が増加して、画素電位が低下する問題がある。これに対処するには、１画素の保持容量を大きくして、さらにそれに伴い増加する共通電極配線の配線遅延を低減することが必要である。
【０１０４】
図２１の画素では隣り合うドレイン配線ＤＬとゲート配線ＧＬに囲まれた１画素領域で、ドレイン配線ＤＬと同一工程、材料で構成された縦共通電極配線ＣＬＭＤはドレイン配線とほぼ平行して、透明共通電極配線ＣＬＴの下部に配置されている。縦共通電極配線ＣＬＭＤは共通電位が印加されているので、その断面構造に対しては、図２２に示すように、透明共通電極配線ＣＬＴ下部に配置されなければならない。透明画素電極ＳＰＴ下部に配置されると、画素電極ＳＰＴと透明共通電極配線ＣＬＴで規定される映像データを乱してしまうためである。従って、縦共通電極配線ＣＬＭＤは、ドレイン配線ＤＬから、１つの目の透明画素電極ＳＰＴより少なくとも１つの櫛歯間隔（図２１におけるＬ９）を経て、その内側に平面的に配置させる必要がある。また、縦共通電極配線ＣＬＭＤとドレイン配線は製造プロセス上は、同一工程、材料で構成させるので、製造工程中のゴミによりショートしやすく、ショートした場合は線上の欠陥となる。その点で、ドレイン配線ＤＬより、画素内側に少なくとも２つの開口部（図２１のＬ９、Ｌ１０）を経て配置されるのは歩留り上も有利である。
【０１０５】
前記縦共通電極配線ＣＬＭＤは第４のコンタクトホールを介して、横共通電極配線ＣＬＭＧと接続され、画面上において金属のマトリクス配線となり、大きな保持容量を形成した場合でも配線遅延が少なく均一の画面表示が実現できている。保持容量は、図２１の平面図においては、低温ポリシコンＰＳＩのＴＦＴ部の第２のコンタクトホールＣＮＴ２に接続された金属画素電極ＳＰＭを上部電極とし、横共通電極配線ＣＬＭＧを下部電極とする容量である。金属画素電極ＳＰＭと縦共通電極配線ＣＬＭＤは同一工程、材料で構成されているため、互いに交差できない。従って、より大きい値の保持容量を得るには、図２１の平面図および図２２の断面図において、金属画素電極ＳＰＭは左側のドレイン配線ＤＬに近い櫛歯状の透明画素電極ＳＰＴの下部に、縦共通電極配線ＣＬＭＤは右側のドレイン配線ＤＬに近い櫛歯状の透明共通電極配線ＣＬＴ下部に配置される必要がある。そして、前記金属画素電極ＳＰＴと縦共通電極配線ＣＬＭＤの間に少なくとも１個以上の透明共通電極ＣＬＴあるいは透明画素電極ＳＰＴを配置する構成とすることにより、保持容量をさらに大きい値とすることができ、液晶ＴＶ用途のような高輝度を要求される用途、これはすなわちバックライトの輝度が高く、保持容量としてより大きな値が要求される用途にて輝度むら、スメア、残像、フリッカの少ないＩＰＳ型液晶表示装置を提供することが出来る。
【０１０６】
上述の配置は（１）１画素の透過領域を６分割以上とし、（２）金属画素電極ＳＰＭを一方のドレイン配線ＤＬに最隣接する櫛歯状の透明画素電極ＳＰＴの下部に配置し、（３）縦共通電極配線ＣＬＭＤを他方のドレイン配線ＤＬ側で、かつ該ドレイン配線上とは異なる透明共通電極ＣＬＴ下部に配置し、（４）金属画素電極ＳＰＴと縦共通電極配線ＣＬＭＤの間に少なくとも１個以上の透明共通電極ＣＬＴあるいは透明画素電極ＳＰＴを配置する、ことにより実現できる。本実施例では図２１、図２２で示すように、１０個の透過領域を有し、金属画素電極ＳＰＭと縦共通電極ＣＬＭＤの間に６個の櫛歯状透明電極を有している。
【０１０７】
図２３は横共通電極配線ＣＬＭＧに沿った断面であり、保持容量の断面構成を示す。低温ポリシリコンＰＳＩで構成したＴＦＴに接続された金属画素電極ＳＰＭを上部電極とし、下部電極を横共通電極配線ＣＬＭＧとし、絶縁膜は層間絶縁膜ＩＬＩとして構成している。横共通電極配線ＣＬＭＧは保護膜ＰＡＳ下部の縦共通電極配線ＣＬＭＤと第4のコンタクトホールＣＮＴ４を介して接続され、その配線遅延時間を小さくしている。また、第3のコンタクトホールＣＮＴ３を介して金属画素電極ＳＰＭの電位は有機保護膜ＦＰＡＳ上の透明画素電極ＳＰＴに伝えられ液晶を駆動している。前述のように、縦共通電極配線ＣＬＭＤは、金属画素電極ＳＰＭと同一層上配置のため、右手側のドレイン配線ＤＬに近い位置に配置され、横共通電極配線ＣＬＭＧ上の金属画素電極ＳＰＭの面積を大きく、すなわち保持容量を大きくできている。
【０１０８】
（実施例５）
図２４は本発明の第５の実施例における１画素の平面図、図２５は図２４の２５−２５’線に沿った断面構造である。
【０１０９】
図２４の画素の平面パターンは、１画素のサイズの大きく、しかも画面サイズの大きい液晶テレビ対応に対応する。図２４は１０個の透過領域を有し、その１０分割された櫛歯電極間の寸法はＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ6、Ｌ７、Ｌ８、Ｌ９、Ｌ１０と表記されている。各櫛歯間隔Ｌは、図２１とおおよそ同じである。本実施例は、実施例４同様に、大画面の高輝度タイプの液晶テレビに対して好適なＩＰＳ液晶表示装置での画素パターンであるが、さらに低温ポリシリコンPＳＩを用いた回路をＴＦＴガラス基板上に配置した場合にその駆動能力を最大限に活かした画素方式である。
【０１１０】
実施例１の図１３に示すように、画素領域のドレイン配線ＤＬはＴＦＴガラス基板上の信号側内蔵回路ＤＤＣを経て、外部回路ＩＤＣに接続されている。実施例１では3本のドレイン線ＤＬを一本のドレイン端子Ｔｄを経て外部に接続される。従って、ガラス基板上に信号側内蔵回路ＤＤＣを内蔵しないアモルファスシリコンＴＦＴを用いた液晶表示装置に比べて、外部回路ＩＤＣに使用するドライバＩＣを１／３に減らせるのでコスト低減できる。一方、この場合、ドレイン配線ＤＬはアモルファスシリコンＴＦＴの液晶表示装置に比べて３倍の時間で映像電圧を書きこむ必要がある。このためドレイン配線ＤＬの配線抵抗や容量を低減する必要がある。
【０１１１】
実施例４の図２１に示すように、横共通電極配線ＣＬＭＧはドレイン配線ＤＬと絶縁膜を介して交差しており、該交差領域はドレイン配線の寄生容量となる。したがって、該交差領域を排除できればドレイン配線の寄生容量が低減でき、ドレイン配線の遅延時間を低減できる。
【０１１２】
図２４は上記の目的に対応した１画素の平面図である。縦方向に延びる2本のドレイン配線ＤＬの間には、１０個の透過領域（その間隔をＬ１，Ｌ２…Ｌ１０と表記）を有する。実施例４と同様、金属画素電極ＳＰＭは低温ポリシリコンＰＳＩのＴＦＴが配置された左手側のドレイン配線ＤＬに近く配置され、Ｌ１とＬ２の透過領域に挟まれた透明画素電極ＳＰＴ下部に配置されている。一方、縦共通電極配線ＣＬＭＤは右手側のドレイン配線ＤＬ上でなく、かつ最も近い透明共通電極ＣＬＴであるＬ８とＬ９に挟まれた透明共通電極ＣＬＴ下部に配置されている。このような配置は、透過領域が６分割以上の画素を有するＩＰＳ型の液晶表示装置で保持容量を最大化できる。
【０１１３】
保持容量は、平面パターン的には、以下の構成となる。すなわち、ゲート配線ＧＬと同一工程、材料で構成した保持容量電極ＳＴＭを形成する。この電極は、ドレイン配線ＤＬとは交差配置せず、このためドレイン配線の遅延時間を低減することが出来る。前記保持容量電極ＳＴＭが保持容量の一方の電極となり、第4のコンタクトホールＣＮＴ４を通じて縦共通電極配線ＣＬＭＤと接続され共通電位が与えられる。保持容量の他方の電極は、実施例４と同様に低温ポリシリコンＰＳＩの第2のコンタクトホールＣＮＴ２から延びる金属画素電極ＳＰＭである。これにより、前記保持容量電極ＳＴＭと金属画素電極ＳＰＭの交差面積部分が保持容量を構成する。
【０１１４】
上記の構成の画素では、ゲート配線ＧＬを除き、ドレイン配線ＤＬと交差する保持容量配線が除かれておりドレイン配線容量が低減され、ドレイン配線を駆動するＴＦＴガラス基板上の信号側回路が良好な動作を行う。
【０１１５】
さらに、上記のように、実施例４に比べて、横共通電極配線ＣＬＭＧが除去された部分（図２４の平面図のＬＬ，ＬＲの間隔で決まる透過領域）が新たな透過領域を形成し、より明るいＩＰＳ型液晶表示装置を提供できる。
【０１１６】
図２５にその断面構造を示す。隣接するドレイン配線ＤＬと保持容量電極ＳＴＭを横切る断面図である。ドレイン配線ＤＬ間のゲート絶縁膜ＧＩ上にゲート配線ＧＬと同一工程、材料で構成した保持容量電極ＳＴＭを配置する。この電極はドレイン配線ＤＬ下部には延在されず容量を形成しない。一方、層間絶縁膜ＩＬＩに配置されたドレイン配線ＤＬと同一工程、材料で構成した縦共通電極配線ＣＬＭＤは、層間絶縁膜ＩＬＩに開口した第4のコンタクトホールＣＮＴ４を通じて、前記保持容量電極ＳＴＭに共通電位を給電する。一方、金属画素電極ＳＰＭはＴＦＴより画素電位を供給され、さらに有機保護膜ＦＰＡＳに開口された第３のコンタクトホールＣＮＴ３を通じて、透明画素電極ＳＰＴに画素電位を与える。保持容量Ｃｓｔｇは前記金属画素電極ＳＰＭを上部電極、絶縁膜を層間絶縁膜ＩＬＩ、保持容量電極ＳＴＭを下部電極として構成する。
【０１１７】
図２５には、図２４の画素平面図の新たな透過領域の断面構造が示されている。液晶の駆動電圧は、前記の透明画素電極ＳＰＴと透明共通電極ＣＬＴにより供給される。透明共通電極ＣＬＴは、画素内では、図2４に示すように縦共通電極配線ＣＬＭＤとは結線されていない。これは有機保護膜ＦＰＡＳ上にゲート配線ＧＬのブラックマトリクスを兼用するように配置、さらにドレイン配線をも覆うように配置されており、画素領域全域としては網の目状に配置されている。透明共通電極ＣＬＴへの給電は、実施例１の図１３に示したものと同様に、画面領域外の共通電極母船ＣＬＢにＴＦＴ基板ＧＬＳ１上では最終的に接続され、外部電源回路ＳＣＣから共通電位が与えられる。上記２つの透明電極により、ドレイン配線ＤＬと保持容量電極ＳＴＭの間隙ＬＬ及びＬＲの新たな透過領域に液晶の駆動電圧が印加され、明るいＩＰＳ型の液晶表示装置が提供できる。
【０１１８】
（実施例６）
図２６は本発明の第６の実施例における１画素の平面図、図２７、図２８は図２６の２７−２７’線、２８−２８’線に沿った断面構造である。
【０１１９】
図２６の画素の平面パターンは、１画素のサイズが大きく、しかも画面サイズの大きい液晶テレビ対応に対応する。図２６は１０個の透過領域を有し、その１０分割された櫛歯電極間の寸法はＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ6、Ｌ７、Ｌ８、Ｌ９、Ｌ１０と表記されている。各櫛歯間隔Ｌは、実施例４の図２１とおおよそ同じである。本実施例は、実施例４同様に、大画面の高輝度タイプの液晶テレビに対して好適なＩＰＳ液晶表示装置での画素パターンであるが、画面上の線欠陥や点欠陥の発生を低減した液晶表示装置を実現するものである。
【０１２０】
図２６は、ドレイン配線ＤＬと同一工程、材料で構成された金属の櫛歯電極あるいは電極配線間のショートで発生する線欠陥、点欠陥を低減する画素平面パターンである。隣合うゲート配線ＧＬ、ドレイン配線ＤＬ間に挟まれた１画素領域でドレイン配線ＤＬと同一工程、材料で構成されているのは、低温ポリシリコンＰＳＩのＴＦＴの第2のコンタククトホールＣＮＴ２から横共通電極配線ＣＬＭＧ上へ延び、さらに透明画素電極ＳＰＴに第3のコンタクトホールＣＮＴ３を通じて画素電位を供給する金属画素電極ＳＰＭと、ドレイン配線ＤＬとほぼ平行して縦方向へ伸び、第4のコンタクトホールＣＬＭＤを通じて横共通電極配線ＣＬＭＧと接続されて共通電位を供給する縦共通電極配線ＣＬＭＤである。
【０１２１】
上記、金属画素電極ＳＰＭは左手のドレイン配線ＤＬとショートすると点欠陥であり、縦共通電極配線ＣＬＭＤはドレイン配線ＤＬとショートすると線欠陥である。また、金属画素電極ＳＰＭと縦共通電極配線ＣＬＭＤが互いにショートすると点欠陥になる。
【０１２２】
製造工程中の微細な塵等の異物により確率的に発生するショート不良を低減するには、同一平面上で対向する金属電極あるいは配線の長さを短くするか、対向する電極間の距離を長くする必要がある。対向する電極間の距離が短い場合は、対向する長さが短くすれば良い。
【０１２３】
図２６の画素平面構造では、縦共通電極配線ＣＬＭＤと右手側のドレイン配線ＤＬは４つの透過領域であるＬ７、Ｌ８、Ｌ９、Ｌ１０と３つの透明電極でその間隔が構成されてショート確率が低減されている。一方、左手側のドレイン配線ＤＬと金属画素電極ＳＰＭは３つの透過領域であるＬ１、Ｌ２、Ｌ３と２つの透明電極でその間隔が構成されている。また、前記金属画素電極ＳＰＭと縦共通電極配線ＣＬＭＤは３つの透過領域Ｌ４、Ｌ５、Ｌ６と２つの透明電極でその間隔が形成されている。上記のように、隣り合うドレイン配線ＤＬ間に挟まれた金属画素電極ＳＰＭ、縦方向共通電極配線ＣＬＭＤ及びドレイン配線ＤＬ間を画素の分割数に対しほぼ均等の間隔で配置されている。透過領域の数は４，３，３となり、完全には一致してはいないが、透過領域合計が１０である場合には、分割数に対しほぼ均等な間隔ということが出来る。何故なら、上記４，３，３の分割に次いで近い分割数は４，４，２、あるいは５，３，２となり、いずれの場合でも分割数間に２以上の差が出てしまい、差が１である４，３，３の場合よりも分割数の差が拡大してしまうためである。
【０１２４】
さらに、上記のような、隣り合うドレイン配線ＤＬ間に挟まれた金属画素電極ＳＰＭ、縦方向共通電極ＣＬＭＤ及びドレイン配線ＤＬ間を画素の分割数に対しほぼ均等の間隔で配置するには、少なくとも、２つの透過電極と３つの透過領域が金属画素電極ＳＰＭと隣接するドレイン配線ＤＬ間、及び金属画素電極ＳＰＭと縦共通電極配線ＣＬＭＤ間に配置される必要がある。これは画素分割数を８以上とすることが必要である。これにより、例えば８分割の場合では３，３，２として分割でき、差を１としてほぼ均等に配置することが出来る。また１２分割の場合は、３，５，４として分割することにより、１２分割の配置の中ではほぼ均等とすることが出来る。何故なら、４，４，４として分割するとＳＰＭの下にＳＰＴを配置することが出来ず、また５，５，２、として分割すると差が拡大するため、３，５，４の分割が均等な値となる。このように、可能な配置の中で実質的な均等配置を実現することにより、歩留りを最大とすることができる。なお、上記配置による歩留り向上の効果は、上記ドレイン配線、金属画素電極、縦共通電極の場合に限られるものではなく、同層で形成された電極間の構成であれば適用することにより同様の効果を奏することが出来る。
【０１２５】
例えば隣り合うドレイン配線ＤＬ間に金属の縦共通配線ＣＬＭＤを有し、さらにＴＦＴから画素電位を電圧する金属画素電極ＳＰＭを有する８分割以上の透過領域を有する画素構成の場合、それぞれの金属電極間に２つの透明電極の櫛歯と３つの透過領域を有する画素パターンが、金属電極間のショート不良の発生を最小にできるＩＰＳ型の液晶表示装置を提供できる。横共通電極配線ＣＬＭＧパターン上の金属画素電極ＳＰＭと縦共通電極配線ＣＬＭＤ及び金属画素電極ＳＰＭと左手側のドレイン配線ＤＬの間隔は狭いが、対向する長さは画素領域に及んでいない短い値であるため、ここでのショート確率は低い。
【０１２６】
図２７は隣り合うドレイン配線間の断面図である。ＴＦＴガラス基板ＧＬＳ１上の層間絶縁膜ＩＬＩ上には、ドレイン配線ＤＬの間に金属画素電極ＳＰＭ及び縦共通電極配線ＣＬＭＤが配置されている。ドレイン配線ＤＬ、金属画素電極ＳＰＭ、縦共通電極配線ＣＬＭＤはほぼ均等の間隔に配置され、前述のようにショート不良が発生しにくい配置となっている。各電極あるいは配線間には少なくとも２つ以上の透過領域が形成されている。また、金属画素電極ＳＰＭ上には有機保護膜ＦＰＡＳを介して透明画素電極ＳＰＴが被覆され、ＳＰＴにはＳＰＭと同一の電圧が印加される。縦共通電極配線ＣＬＭＤ上には有機保護膜ＦＰＡＳを介して透明共通電極ＣＬＴが被覆され、ＣＬＴにはＣＬＭＤと同一の電圧が印加されている。これにより有機保護膜ＦＰＡＳ上のそれぞれの櫛歯透明電極からの印加電圧が誤差なく液晶に電界Ｅを印加できることになる。
【０１２７】
図２８は横共通電極配線ＣＬＭＧに沿った断面図である。ＴＦＴ基板ＧＬＳ１上にはゲート配線ＧＬと同一工程で形成された横共通電極配線ＣＬＭＧが形成され、これを被覆する層間絶縁膜ＩＬＩに開口された縦共通電極配線と第4のコンンタクトホールＣＮＴ４で接続され低抵抗化されている。一方、金属画素電極ＳＰＭはその上部の有機保護膜ＦＰＡＳに開口された第3のコンタクトホールＣＮＴ３を通じて透明画素電極ＳＰＴと接続されている。ドレイン配線ＤＬを被覆する有機保護膜ＦＰＡＳ上には透明共通電極ＣＬＴが被覆され、ドレイン配線ＤＬの不要な電界を液晶に印加して誤動作しないような配置となっている。保持容量Ｃｓｔｇは下部電極を横共通電極配線ＣＬＭＧ、上部電極を金属画素電極ＳＰＭ、絶縁膜を層間絶縁膜ＩＬＩとして構成されている。
【０１２８】
（実施例７）
図２９は実施例１から実施例６のうちのいずれかを適用した液晶表示装置を搭載して液晶ＴＶを構成した例である。液晶表示装置ＬＣＭがスピーカＳＰと共に配置され、画像、音声双方の出力を実現する。これにより、広視野角、高輝度、高コントラストで画面がくっきりとした表示を実現できた。さらに画面の輝度均一性も高いものとすることができた。また生産性が高く、歩留りが高いため、より低価格での液晶ＴＶを提供することを可能とした。
【０１２９】
（実施例８）
図３０は実施例１から実施例６のうちのいずれかを適用した液晶表示装置を搭載して液晶モニタを構成した例である。液晶表示装置ＬＣＭがパソコンなどからの情報を表示し、低消費電力、高輝度のモニタを実現する。これにより、広視野角、高輝度、高コントラストで画面がくっきりとした表示を実現できた。さらに画面の輝度均一性も高いものとすることができた。また生産性が高く、歩留りが高いため、より低価格での液晶モニタを提供することを可能とした。
【０１３０】
（実施例９）
図３１は実施例１から実施例６のうちのいずれかを適用した液晶表示装置を搭載して一体型パソコンを構成した例である。図はノートＰＣの例であり、キーボードＫＢまで一体に構成されている。むろんこれに限らず、いわゆる液晶パソコンのような、液晶部と演算装置部が同一の筐体中に構成されていれば良い。液晶表示装置ＬＣＭがパソコンなどからの情報を表示し、低消費電力、高輝度の表示を実現する。これにより、広視野角、高輝度、高コントラストで画面がくっきりとした表示を実現できた。さらに画面の輝度均一性も高いものとすることができた。また生産性が高く、歩留りが高いため、より低価格での一体型パソコンを提供することを可能とした。
【０１３１】
（実施例１０）
本実施例では実施例１から９のうちのいずれかに開示の思想を用いて縦電界方式、すなわちＴＮ方式、ＶＡ方式、ＰＶＡ方式、ＭＶＡ方式、ＯＣＢ方式、ＡＳＶ方式などで保持容量の増加により安定した表示と歩留りの向上を実現した。なお、該ＴＮ方式、ＶＡ方式、ＰＶＡ方式、ＭＶＡ方式、ＯＣＢ方式、ＡＳＶ方式の方式自体はいずれも公知のものであり、そこに本願の実施例開示の思想を適用した点に違いがある。
【０１３２】
上述の実施例の効果は、かならずしも横電界型に限定されるものとは限らず、上記各縦電界方式でもその効果の一部もしくは全部を奏することが出来る。この場合、共通電極配線は保持容量配線として機能することとなり、ＴＦＴ基板上の画素電極の代わりに対向するＣＦ基板上に共通電極を形成することとなる。
【０１３３】
本願の各実施例で開示の技術思想は、その思想の範囲内であれば本願明細書の開示範囲である。
【０１３４】
【発明の効果】
以上詳述したように、本発明の主に低温ポリシリコンＴＦＴで構成されたＩＰＳ表示方式の液晶表示装置により、明るく、環境に対する安定性が高く、生産性が高く、歩留りが高く、輝度均一性に優れ、コントラスト比が高く、さらに画像間の区切りが明確になる高画質で信頼性の高い液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるＴＦＴ液晶表示装置の画素の要部平面図である。
【図２】図１の２−２’線に沿った画素の要部断面図である。
【図３】図１の３−３’線に沿った画素の要部断面図である。
【図４】図１の４−４’線に沿った画素の要部断面図である。
【図５】本発明の一実施例によるＴＦＴ液晶表示装置のＴＦＴ基板の第１ホト工程後までの製造方法を説明するための断面図である。
【図６】本発明の一実施例によるＴＦＴ液晶表示装置のＴＦＴ基板の第２ホト工程後までの製造方法を説明するための断面図である。
【図７】本発明の一実施例によるＴＦＴ液晶表示装置のＴＦＴ基板の第３ホト工程後までの製造方法を説明するための断面図である。
【図８】本発明の一実施例によるＴＦＴ液晶表示装置のＴＦＴ基板の第４ホト工程後までの製造方法を説明するための断面図である。
【図９】本発明の一実施例によるＴＦＴ液晶表示装置のＴＦＴ基板の第５ホト工程後までの製造方法を説明するための断面図である。
【図１０】ＬＣＤセルの全体平面図である。
【図１１】ＬＣＤセルにＰＣＢ基板とＴＡＢを接続した全体平面図である。
【図１２】ＬＣＤセルのＴＡＢとドレイン側引き出し端子部付近の断面図である。
【図１３】本発明の一実施例のＴＦＴ―ＬＣＤの概略の等価回路を表す平面図である。
【図１４】本発明の一実施例のＴＦＴ―ＬＣＤの画素の駆動波形を表すタイミングチャートである。
【図１５】本発明のモジュール構成の一例を示す説明図である。
【図１６】本発明の一実施例による偏光板と初期配向方向の関係を説明する図である。
【図１７】本発明の他の実施例によるＴＦＴ液晶表示装置の画素の平面図である。
【図１８】図１７の１８−１８’に沿った要部断面図である。
【図１９】本発明の他の実施例によるＴＦＴ液晶表示装置の画素の平面図である。
【図２０】図１９の２０−２０’に沿った要部断面図である。
【図２１】本発明の他の実施例を表すＴＦＴ液晶表示装置の画素の平面図である。
【図２２】図２１の２２−２２’の線に沿った要部断面図である。
【図２３】図２１の２３−２３’線に沿った要部断面図である。
【図２４】本発明の他の実施例によるＴＦＴ液晶表示装置の画素の平面図である。
【図２５】図２４の２５−２５’線に沿った要部断面図である。
【図２６】本発明の他の実施例によるＴＦＴ液晶表示装置の画素の平面図である。
【図２７】図２６の２７−２７’線に沿った要部断面図である。
【図２８】図２６の２８−２８’線に沿った要部断面図である。
【図２９】本発明を適用した液晶ＴＶの模式図である。
【図３０】本発明を適用した液晶モニタの模式図である。
【図３１】本発明を適用した一体型パソコンの模式図である。
【符号の説明】
ＣＪ…コネクタ部、ＣＬＭＤ…縦共通電極配線、ＣＬＭＧ…横共通電極配線、ＣＬＴ…透明共通電極、ＣＰＡＤ…検査パッド、ＣＮＴ１…ドレイン配線とＳｉアイランドをつなぐコンタクトホール、ＣＮＴ２…金属画素電極とＳｉアイランドをつなぐコンタクトホール、ＣＮＴ３…金属画素電極と透明画素電極をつなぐコンタクトホール、ＣＮＴ４…縦共通電極配線と横共通電極配線をつなぐコンタクトホール、Ｃｓｔｇ…保持容量、ＤＤＣ…ガラス基板上のドレイン分割回路、ＤＬ…ドレイン配線、ＥＰＸ…エポキシ樹脂、ＣＦ…カラーフィルタ層、ＦＩＬ…カラーフィルタ層、ＦＰＡＳ…有機保護膜、ＧＦＰＣ…ゲートＦＰＣ、ＧＩ…ゲート絶縁膜、ＧＬ…ゲート配線、ＧＬＳ１…ＴＦＴガラス基板、ＧＬＳ２…ＣＦガラス基板、ＩＤＣ…外付けのドレイン回路、ＩＮＪ…封入口、ＩＬＩ…層間絶縁膜、ＬＣ…液晶（分子）、ＬＣＢ…導光板、ＭＤＬ…モジュール、ＯＣ…カラーフィルタのオーバコート膜、ＯＬＩ…配向膜、ＰＡＳ…保護絶縁膜、ＰＯＬ…偏光板、ＰＳＩ…ｐ−Ｓｉアイランド、ＰＳＩ（ｐ）…ｐ型ｐ−Ｓｉ半導体層、ＰＳＩ（ｎ^＋）…ｎ^＋型ｐ−Ｓｉ半導体層、ＲＭ…反射板、ＳＰＢ…拡散フィルム、ＳＰＣ…支柱、ＳＨＤ…シャーシ、ＳＰＭ…金属画素電極、ＳＰＴ…透明画素電極、ＳＴＭ…保持容量電極、ＳＳＣ…電源、コントロール回路、ＴＣＰ…テープキャリアパッケージ、ＵＬＳ…下地絶縁膜、ＳＰ…スピーカ、ＬＣＭ…液晶表示装置、ＳＷ…スイッチ、ＫＢ…キーボード。

Claims (6)

1. 透明な第１の基板と第２の基板に挟まれた液晶層とカラーフィルタ層とを有し、
   前記第１の基板上には複数のゲート配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素領域が構成されそれぞれの画素は少なくとも共通電極配線と共通電極と画素電極とを有する液晶表示装置において、
   前記共通電極配線は、前記画素領域で前記ゲート配線延在方向に延在された第１の共通電極配線と前記ドレイン配線延在方向に延在された第２の共通電極配線を含み、該第１の共通電極配線と該第２の共通電極配線は第１の絶縁膜で離間され、該第１の共通電極配線と該第２の共通電極配線は第１の絶縁膜に設けられた開口部で接続され、該開口部上には第２の絶縁膜が形成されていることを特徴とする液晶表示装置。
2. 前記第１の共通電極配線と第２の共通電極配線は前記画素領域で前記共通電極との間に少なくとも前記第２の絶縁膜を有し、かつ前記共通電極は前記ドレイン配線上に少なくとも前記第２の絶縁膜を介して前記ドレイン配線より幅広く配置されている部分を含むことを特徴とする請求項１記載の液晶表示装置。
3. 透明な第１の基板と第２の基板に挟まれた液晶層とカラーフィルタ層とを有し、
   前記第１の基板上には複数のゲート配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素領域が構成され、それぞれの画素は少なくとも共通電極配線と画素電極とを有する液晶表示装置において、
   前記画素領域に第１の島状の電極を有し、第１の島状の電極を被覆する第１の絶縁膜に開口部を有し、前記ドレイン配線延在方向に延在された共通電極配線を有し、該第１の島状の電極と該共通電極配線が前記開口部で接続され、該第１の島状の電極が下部電極を構成し、前記薄膜トランジスタのソースに接続され前記第１絶縁膜上に形成された第２の島状の電極が上部電極を構成し保持容量を構成することを特徴とする液晶表示装置。
4. 前記第１の基板上に、前記ドレイン配線上に被覆された絶縁膜上に構成された共通電極を有し、該共通電極は隣接する画素間でマトリクス状に接続して構成され、かつ該共通電極は前記ドレイン配線上に被覆された絶縁膜上で前記ドレイン配線より幅広く配置されている部分を含むことを特徴とする請求項３記載の液晶表示装置。
5. 前記保持容量の絶縁膜は前記薄膜トランジスタのゲート配線を被覆する無機絶縁膜であることを特徴とする請求項３記載の液晶表示装置。
6. 前記第１の島状の電極は前記薄膜トランジスタの半導体層で構成され、前記保持容量の絶縁膜は少なくとも前記薄膜トランジスタのゲート絶縁膜を含むことを特徴とする請求項３記載の液晶表示装置。

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