JP2015129863A - 液晶表示装置及びその製造方法 - Google Patents
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Abstract
【課題】IPS方式の液晶表示装置において、表示ムラを低減するとともに、画素の開口率の向上を図る。【解決手段】第1及び第2の透明基板SUB2を備え、第2の透明基板SUB2には、複数のゲート信号線GLと、複数のデータ信号線DLと、複数の画素のそれぞれに対応して配置された複数の画素電極PITと、画素電極PITに対向配置された複数の共通電極CITと、が形成されており、ゲート信号線GLの線間ピッチPgが、データ信号線DLの線間ピッチPdよりも小さくなっており、画素P1において、透明画素電極PITは、平面的に見て、透明画素電極PITに隣り合うゲート信号線GL2に重なっている。【選択図】図2
Description
本発明は、液晶表示装置に関し、特には、IPS(In Plane Switching)方式の液晶表示装置及びその製造方法に関する。
IPS方式の液晶表示装置(例えば特許文献1参照)は、液晶を介して対向配置される一対の基板のうち少なくとも一方の基板における液晶側の各画素領域に、画素電極と共通電極とを備えて構成されている。この構成において、画素電極と共通電極との間に、基板に平行な方向の電界(横電界)を発生させて、横電界を液晶に印加して液晶を駆動させることにより、画素電極と共通電極との間の領域を透過する光の量を制御して画像表示を行う。IPS方式の液晶表示装置は、表示面に対して斜め方向から観察しても表示に変化の少ない、いわゆる広視野角特性に優れているという利点がある。
しかしながら、従来のIPS方式の液晶表示装置では、画素電極と、該画素電極に隣り合う左右2本のデータ信号線との間に、寄生容量が生じ易い。そして、この寄生容量に起因して画素電位が変動し、表示ムラが生じるという問題がある。また、従来、上記寄生容量を低減させる方法として、画素電極と、該画素電極に隣り合う左右2本のデータ信号線との間の距離を大きくする方法が一般的である。しかし、この方法では、画素の開口率が低下するという問題が生じる。
本発明は、上記実情に鑑みてなされたものであり、その目的は、IPS方式の液晶表示装置において、表示ムラを低減するとともに、画素の開口率の向上を図ることにある。
本発明に係る液晶表示装置は、上記課題を解決するために、液晶を介して対向配置された、表示面側の第1基板と背面側の第2基板とを備え、前記第2基板には、行方向に延在する複数のゲート信号線と、列方向に延在する複数のデータ信号線と、行方向及び列方向に配列された複数の画素のそれぞれに対応して配置された複数の画素電極と、該複数の画素電極に対して表示面側に対向配置された共通電極と、が形成されており、前記複数のゲート信号線の線間ピッチが、前記複数のデータ信号線の線間ピッチよりも小さくなっており、前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素電極に隣り合う2本の前記ゲート信号線のうち少なくとも一方に重なっている、ことを特徴とする。
本発明に係る液晶表示装置では、前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素を駆動するための前記ゲート信号線に隣り合う前記ゲート信号線に重なっていてもよい。
本発明に係る液晶表示装置では、前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素を駆動するための前記ゲート信号線の次に走査される前記ゲート信号線に重なっていてもよい。
本発明に係る液晶表示装置では、前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、さらに、該画素を駆動するための前記ゲート信号線に重なっていてもよい。
本発明に係る液晶表示装置では、前記複数の画素のそれぞれにおいて、平面的に見て、前記画素電極と、該画素を駆動するための前記ゲート信号線とが重なり合う部分の面積は、該画素電極と、該画素を駆動するための前記ゲート信号線の次に走査される前記ゲート信号線とが重なり合う部分の面積よりも小さい、ことが好ましい。
本発明に係る液晶表示装置では、前記複数の画素のそれぞれにおいて、前記ゲート信号線は、平面的に見て、列方向に隣り合う2つの前記画素電極に重なっていてもよい。
本発明に係る液晶表示装置では、前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素を駆動するための前記ゲート信号線の次に走査される前記ゲート信号線を跨ぐように重なっていてもよい。
本発明に係る液晶表示装置では、前記画素電極は、前記ゲート信号線を覆う絶縁膜上に形成されていてもよい。
本発明に係る液晶表示装置では、前記第2基板には、前記複数の画素のそれぞれに対応して配置された複数の着色部が形成されており、該複数の着色部は、行方向に同一色の前記着色部が配列され、列方向に異なる色の前記着色部が交互に配列されていてもよい。
本発明に係る液晶表示装置の製造方法は、上記課題を解決するために、基板上に、ゲート信号線を形成する工程と、前記ゲート信号線を覆うように、第1絶縁膜を形成する工程と、前記第1絶縁膜上に、走査方向に隣り合う前記ゲート信号線に一部が重なるように、画素電極を形成する工程と、前記第1絶縁膜上に、前記ゲート信号線の線間ピッチよりも小さくなるように、データ信号線を形成する工程と、前記データ信号線及び前記画素電極を覆うように、第2絶縁膜を形成する工程と、前記第2絶縁膜上に、共通電極を形成する工程と、を含むことを特徴とする。
本発明に係る液晶表示装置の構成によれば、IPS方式の液晶表示装置において、表示ムラを低減するとともに、画素の開口率の向上を図ることができる。
本発明の実施形態について、図面を用いて以下に説明する。
[実施形態1]
図1は、実施形態1に係る液晶表示装置の全体構成を示す図である。液晶表示装置LCDは、画像表示領域DIAとこれを駆動する駆動回路領域とからなる。画像表示領域DIAには、隣り合うゲート信号線GLと隣り合うデータ信号線DLとで囲まれた画素領域が、行方向及び列方向にマトリクス状に複数配列されている。なお、ゲート信号線GLが延在する方向を行方向、データ信号線DLが延在する方向を列方向とする。
図1は、実施形態1に係る液晶表示装置の全体構成を示す図である。液晶表示装置LCDは、画像表示領域DIAとこれを駆動する駆動回路領域とからなる。画像表示領域DIAには、隣り合うゲート信号線GLと隣り合うデータ信号線DLとで囲まれた画素領域が、行方向及び列方向にマトリクス状に複数配列されている。なお、ゲート信号線GLが延在する方向を行方向、データ信号線DLが延在する方向を列方向とする。
各画素領域ではアクティブマトリクス表示が行われる。具体的には、走査線駆動回路からゲート信号線(走査線)GL1、GL2、…、GLnにゲート電圧が供給され、データ線駆動回路からデータ信号線DL1、DL2、…、DLmにデータ電圧が供給され、共通電極駆動回路から透明共通電極CITに共通電圧(コモン電圧)が供給される。ゲート電圧による薄膜トランジスタTFTのオン/オフによってデータ電圧が透明画素電極PITに供給される。透明画素電極PITに供給されたデータ電圧と、透明共通電極CITに供給された共通電圧との差により生じる電界で液晶層LCを駆動することにより、光の透過率を制御して画像表示を行う。
各画素領域には、液晶層LCにおける電圧低下を防止するために保持容量Cstgが形成されている。保持容量Cstgは、透明画素電極PITと透明共通電極CITとが絶縁膜(保護絶縁膜PAS、第2絶縁膜)を介して互いに重なる領域に形成される(図4参照)。
図2は、実施形態1の液晶表示パネルにおける2つの画素P1,P2の構成を示す平面図である。図2には、隣り合うゲート信号線GL1,GL2と隣り合うデータ信号線DL1,DL2とで囲まれた画素領域と、隣り合うゲート信号線GL2,GL3と隣り合うデータ信号線DL1,DL2とで囲まれた画素領域とを示している。
各ゲート信号線GLは、行方向に延在するとともに、列方向に線間ピッチPgで配列されている。各データ信号線DLは、列方向に延在するとともに、行方向に線間ピッチPdで配列されている。ゲート信号線GLの線間ピッチPgは、データ信号線DLの線間ピッチPdよりも小さくなっている(Pg<Pd)。すなわち、各画素領域は、行方向に細長い横長形状を有している。よって、カラー表示を行う場合は、例えば図3に示すように、赤色用の画素(R)、緑色用の画素(G)、及び青色用の画素(B)が、列方向に順に配列され、行方向に同一色の画素が配列された構成とすることができる。
透明画素電極PITは、平面的に見て、画素を駆動するためのゲート信号線GLと、次に走査されるゲート信号線GLとの両方に重なっている。具体的には、図2に示すように、平面的に見て、画素P1の画素領域に形成される透明画素電極PITは、右端領域(右側短辺)が、画素P1を駆動するためのゲート信号線GL1に重なっており、下端領域(下側長辺)が、次に走査されるゲート信号線GL2に重なっている。同様に、画素P2の画素領域に形成される透明画素電極PITは、右端領域が、画素P2を駆動するためのゲート信号線GL2に重なっており、下端領域が、次に走査されるゲート信号線GL3に重なっている。
透明画素電極PITの配置構成は、上記構成に限定されない。例えば、平面的に見て、透明画素電極PITが、画素を駆動するためのゲート信号線GLに重なっており、次に走査されるゲート信号線GLに重なっていない構成であってもよい。具体的には、画素P1の画素領域に形成される透明画素電極PITは、右端領域及び上端領域(上側長辺)がゲート信号線GL1に重なっている一方、ゲート信号線GL2には重なっておらず、画素P2の画素領域に形成される透明画素電極PITは、右端領域及び上端領域がゲート信号線GL2に重なっている一方、ゲート信号線GL3には重なっていない構成であってもよい。
また、図2に示す構成において、透明画素電極PITの右端領域がゲート信号線GLに重なっていなくてもよい。すなわち、透明画素電極PITは、平面的に見て、画素を駆動するためのゲート信号線GLに隣り合うゲート信号線GL、例えば、画素を駆動するためのゲート信号線GLの次に走査されるゲート信号線GLに重なっている構成であってもよい。
ここで、液晶表示装置LCDの駆動方法を簡単に説明する。ゲート信号線GLは低抵抗の金属層で形成されており、走査線駆動回路から走査用のゲート電圧が印加される。また、データ信号線DLは低抵抗の金属層で形成されており、データ線駆動回路から映像用のデータ電圧が印加される。ゲート信号線GLにゲートオン電圧が印加されると、薄膜トランジスタTFTの半導体層SEMが低抵抗となり、データ信号線DLに印加されたデータ電圧が、低抵抗の金属層で形成されたソース電極SMを介して、ソース電極SMに電気的に接続された透明画素電極PITに伝達される。
共通電圧は、共通電極駆動回路から透明共通電極CITに印加される。透明共通電極CITは、絶縁膜(保護絶縁膜PAS、第2絶縁膜)を介して透明画素電極PITに重なっている。透明共通電極CITには、1画素領域内でスリット(開口部)が形成されている。透明共通電極CITのスリットを介して、透明画素電極PITから液晶層LCを経て透明共通電極CITに至る駆動用電界により液晶層LCが駆動され、画像が表示される。
なお、透明共通電極CITのスリットの形状は、特に限定されず、細長形状であってもよいし、矩形状や楕円状等、一般的な開口部であってもよい。また、スリットの幅は、隣り合うスリット間の距離よりも大きくてもよいし小さくてもよい。
上記の画素構成によれば、画素領域は横長形状のため、透明画素電極PITの形成領域のうち、データ信号線DLに隣接する領域(右端領域、左端領域)が、画素領域が縦長形状の場合と比較して小さくなる。そのため、透明画素電極PITと、該透明画素電極PITに隣り合う左右2本のデータ信号線DLとの間に生じる寄生容量を、小さくすることができる。また、上記の画素構成では、透明画素電極PITをゲート信号線GLに重なるように形成している。そして、透明画素電極PITの形成領域のうち、ゲート信号線GLに重なる領域(上端領域又は下端領域)を、画素領域が縦長形状の場合と比較して大きくすることができる。そのため、画素の開口率を向上させることができる。以上より、寄生容量に起因する表示ムラを低減できるとともに、画素の開口率を向上させることができる。
次に、画素の断面構造について以下に説明する。図4は、図2の4−4´切断線における断面図である。液晶層LCは、2枚の透明基板である表示面側の第1の透明基板SUB1(第1基板)と背面側の第2の透明基板SUB2(第2基板)とに挟まれている。液晶層LCには、電界方向に沿って液晶分子の長軸が揃うポジ型の液晶分子LCMが封入されている。
第1の透明基板SUB1及び第2の透明基板SUB2の外側には、第1の偏光板POL1及び第2の偏光板POL2が貼付されている。偏光板POLは周知の構成を適用することができる。液晶層LCには、液晶分子LCMを固定できる、表示面側の第1の配向膜AL1と背面側の第2の配向膜AL2とが形成されている。配向膜ALは周知の構成を適用することができる。カラーフィルタCFの表面には有機材料であるオーバーコート膜OCが被覆されている。
半導体層SEMは、外部光が直接当たると抵抗が低下して液晶表示装置LCDの保持特性が低下し、良好な画像表示が行えないおそれがある。そのため、第1の透明基板SUB1における、半導体層SEMの上方の位置に、ブラックマトリクスBMが形成されている。ブラックマトリクスBMは、カラーフィルタCFの画素間の境界にも配置されており、これにより隣り合う画素の光が斜め方向から見えることによる混色が防止されるため、画像を滲みなく表示できるという大きな効果が得られる。但し、ブラックマトリクスBMの幅が広すぎると開口率や透過率が低下する。そのため、高精細の液晶表示装置において、明るく消費電力の低い性能を実現するには、ブラックマトリクスBMの幅を、斜めから見た時の混色が起こらない程度の最小の幅に設定することが好ましい。ブラックマトリクスBMは、黒色顔料を用いた樹脂材料あるいは金属材料で構成される。
ゲート信号線GLは、アルミニウムAl、モリブデンMo、チタンTiあるいは銅Cuを主成分とする金属材料、あるいは上記の複数の積層層あるいは、上記金属材料にタングステンWやマンガンMnあるいはチタンTiなどが添加された合金あるいは上記の組み合わせにおける積層金属層から形成される。
ゲート信号線GLを覆うように、ゲート絶縁膜GSN(第1絶縁膜)が形成されている。ゲート絶縁膜GSNの材料としては、周知の材料を用いることができる。
ゲート絶縁膜GSN上に半導体層SEM及び透明画素電極PITが形成され、半導体層SEM上にはデータ信号線DLと薄膜トランジスタTFTのソース電極SMとが形成されている。透明画素電極PITは、ソース電極SMの上を覆うように形成され、ソース電極SMに電気的に接続されている。データ信号線DL及びソース電極SMを覆うように、保護絶縁膜PASが形成されている。保護絶縁膜PASとしては、シリコンナイトライドSiNあるいは二酸化シリコンSiO2を用いることができる。透明画素電極PITの上層には、保護絶縁膜PASを介して透明共通電極CITが形成されている。
上記構成において、ゲート信号線GLにオン電圧が印加されると、データ電圧が、データ信号線DL、半導体層SEM、及びソース電極SMを介して、透明画素電極PITに伝達される。ゲート信号線GLにオフ電圧が印加されている間は保持期間となり、半導体層SEMは高抵抗になるため充電された電荷(電圧)は基本的に保持される。但し、半導体層SEMの抵抗値や液晶層LCの抵抗による漏洩により透明画素電極PITの電圧が変動することがある。
図5は、図2の5−5´切断線における断面図である。図5はデータ信号線DLを境界とする3つの画素の断面図である。中心の画素は、カラーフィルタCF配置において緑のカラーフィルタCF(G)に対応している。左右の画素は、赤のカラーフィルタCF(R)、青のカラーフィルタCF(B)に対応している。また、図3の画素配列に対応して、同一色のカラーフィルタCFが行方向に配列され、異なる色のカラーフィルタCFが列方向に交互に配列されている。データ信号線DLが配されている、画素間の境界には、液晶層LCを挟んで第1の透明基板SUB1の内側の面にブラックマトリクスBMが形成されている。
液晶層LCには有機材料の液晶分子LCMが充填されている。第1の透明基板SUB1の内側表面に形成された第1の配向膜AL1と、第2の透明基板SUB2の内側表面に形成された第2の配向膜AL2が配向処理され、液晶分子LCMの長軸が固定される。
ところで、上記の構成によれば、透明画素電極PITとゲート信号線GLとが重なり合う部分には、容量が形成される。図2には、画素P1,P2に形成される容量を示している。図6(a)は、画素P1に形成される容量を示した等価回路図である。
透明画素電極PITと透明共通電極CITとの間には、液晶容量Clcと保持容量Cstgとが形成される。また、透明画素電極PITとデータ信号線DL1との間には、寄生容量Cds1が形成され、透明画素電極PITとデータ信号線DL2との間には、寄生容量Cds2が形成される。また、薄膜トランジスタTFTのソース電極とゲート信号線GL1との間には、寄生容量Cgstが形成され、透明画素電極PITとゲート信号線GL1との間には、容量Cgsiが形成される。図6(a)では、寄生容量Cgstと容量Cgsiとを合計した容量Cgsを示している。また、透明画素電極PITとゲート信号線GL2との間には、付加容量Caddが形成される。
本実施形態に係る液晶表示装置LCDによれば、上述のように、画素領域は横長形状であるため寄生容量Cds1,Cds2を小さくすることができる。ここで、薄膜トランジスタTFTのソース電極及びこれに接続される透明画素電極PITと、ゲート信号線GL1との間には容量Cgsが形成されるため、ゲート電圧Vg1の立ち下がり(オフ)時に飛び込み電圧(引き込み電圧)が生じ、画素電位Vs1が低下する問題がある。この点、本実施形態では、透明画素電極PITと次段のゲート信号線GL2との間に付加容量Caddが形成されているため、ゲート電圧Vg2の立ち上がり(オン)時に、画素電位Vs1が上昇する。画素電位の上昇量の大きさは、付加容量Caddの容量値の大きさに相関している。また、付加容量Caddの容量値の大きさは、透明画素電極PITとゲート信号線GL2とが重なり合う面積の大きさに相関している。よって、容量Cgsによる電位変動(画素電位の低下)を抑えるためには、容量Cgsと付加容量Caddとが実質的に等しくなるように、透明画素電極PITとゲート信号線GL1,GL2とが重なり合う面積を設定することが好ましい。
図6(b)は、画素P1及び次段の画素P2に関する各種信号を示すタイミングチャートである。同図に示すように、画素P1における画素電位Vs1について、ゲート電圧Vg1の立ち下がりと同時に立ち上がるゲート電圧Vg2により、飛び込み電圧ΔVsfが小さくなる、又は実質的に相殺される。これにより、画素電位Vs1の電位変動を抑えることができる。
[実施形態2]
本発明の実施形態2について、図面を用いて以下に説明する。なお、説明の便宜上、実施形態1において示した部材と同一の機能を有する部材には同一の符号を付し、その説明を省略する。
本発明の実施形態2について、図面を用いて以下に説明する。なお、説明の便宜上、実施形態1において示した部材と同一の機能を有する部材には同一の符号を付し、その説明を省略する。
実施形態2に係る液晶表示装置の全体構成は、図1に示す構成と同一である。図7は、実施形態2の液晶表示パネルにおける2つの画素P1,P2の構成を示す平面図であり、図8は、図7の8−8´切断線における断面図であり、図9は、図7の9−9´切断線における断面図である。
実施形態1と同様、ゲート信号線GLの線間ピッチPgは、データ信号線DLの線間ピッチPdよりも小さくなっている(Pg<Pd)。すなわち、各画素領域は、行方向に細長い横長形状を有している。
透明画素電極PITは、平面的に見て、画素を駆動するためのゲート信号線GLと、次に走査されるゲート信号線GLとの両方に重なっている。具体的には、図7に示すように、平面的に見て、画素P1の画素領域に形成される透明画素電極PITは、上端(長辺)の左側領域が、画素P1を駆動するためのゲート信号線GL1に重なっており、下端(長辺)の右側領域が、次に走査されるゲート信号線GL2に重なっている。同様に、画素P2の画素領域に形成される透明画素電極PITは、上端(長辺)の左側領域が、画素P2を駆動するためのゲート信号線GL2に重なっており、下端(長辺)の右側領域が、次に走査されるゲート信号線GL3に重なっている。
透明画素電極PITの配置構成は、上記構成に限定されない。例えば、平面的に見て、画素P1の画素領域に形成される透明画素電極PITにおける、データ信号線DL2に隣接する右側領域(右側短辺)が、図2に示すように、画素を駆動するためのゲート信号線GL1に重なっていてもよい。同様に、画素P2の画素領域に形成される透明画素電極PITにおける、データ信号線DL2に隣接する右側領域(右側短辺)が、画素を駆動するためのゲート信号線GL2に重なっていてもよい。
また、透明画素電極PITは、上端(上側長辺)が画素を駆動するためのゲート信号線GLに重なり、下端(下側長辺)が次に走査されるゲート信号線GLに重なっている構成であってもよい。換言すると、ゲート信号線GLは、平面的に見て、列方向に隣り合う2つの透明画素電極PITに重なっている構成であってもよい。具体的には、図10に示すように、画素P1の画素領域に形成される透明画素電極PITは、上端領域がゲート信号線GL1に重なっており、下端領域がゲート信号線GL2に重なっている。同様に、画素P2の画素領域に形成される透明画素電極PITは、上端領域がゲート信号線GL2に重なっており、下端領域がゲート信号線GL3に重なっている。
上記の画素構成によれば、実施形態1と同様、透明画素電極PITと、該透明画素電極PITに隣り合う左右2本のデータ信号線DLとの間に生じる寄生容量を小さくすることができる。また、画素の開口率を向上させることができる。
図8及び図9に示すように、画素P1の画素領域に形成される透明画素電極PITは、ゲート絶縁膜GSNを介してゲート信号線GL1,GL2に重なっている。その他の画素の断面構造は、実施形態1(図4、図5参照)と同様である。
ところで、上記の構成によれば、透明画素電極PITとゲート信号線GLとが重なり合う部分には、容量が形成される。図7には、画素P1,P2に形成される容量を示している。画素P1に形成される容量を示した等価回路図は、図6(a)と同一である。
透明画素電極PITと透明共通電極CITとの間には、液晶容量Clcと保持容量Cstgとが形成される。また、透明画素電極PITとデータ信号線DL1との間には、寄生容量Cds1が形成され、透明画素電極PITとデータ信号線DL2との間には、寄生容量Cds2が形成される。また、薄膜トランジスタTFTのソース電極とゲート信号線GL1との間には、寄生容量Cgstが形成され、透明画素電極PITとゲート信号線GL1との間には、容量Cgsiが形成される。図6(a)では、寄生容量Cgstと容量Cgsiとを合計した容量Cgsを示している。また、透明画素電極PITとゲート信号線GL2との間には、付加容量Caddが形成される。
本実施形態に係る液晶表示装置LCDにおいても、容量Cgsによる電位変動(画素電位の低下)を抑えるために、容量Cgsと付加容量Caddとが実質的に等しくなるように、透明画素電極PITとゲート信号線GL1,GL2とが重なり合う面積を設定することが好ましい。すなわち、透明画素電極PITは、容量Cgsと付加容量Caddとが実質的に等しくなるように、ゲート信号線GL1に重なる領域の幅Wcgsiと、ゲート信号線GL2に重なる領域の幅Wcaddとが設定されることが好ましい。例えば、透明画素電極PITは、Cgst+Cgsi=Caddの関係式を満たすように、幅Wcgsiが幅Wcaddよりも小さく(Wcgsi<Wcadd)なるように設定される。
また、透明画素電極PITは、平面的に見て、画素を駆動するためのゲート信号線の次に走査されるゲート信号線を跨ぐように重なっていることが好ましい。具体的には、図7の画素P1において、幅Wcgsiの領域は、ゲート信号線GL1を上側に跨いで重なっており、幅Waddの領域は、ゲート信号線GL2を下側に跨いで重なっている。これにより、透明画素電極PITが上下方向(列方向)に位置ずれしても、容量Cgsiと付加容量Caddの容量値を一定に維持することができる。
[製造方法]
上記各実施形態に係る液晶表示装置LCDにおける第2の透明基板SUB2(TFT基板)の製造方法について説明する。ここでは、一例として、図7に示した液晶表示装置LCDにおける第2の透明基板SUB2の製造方法について説明する。
上記各実施形態に係る液晶表示装置LCDにおける第2の透明基板SUB2(TFT基板)の製造方法について説明する。ここでは、一例として、図7に示した液晶表示装置LCDにおける第2の透明基板SUB2の製造方法について説明する。
図11から図16は、第2の透明基板SUB2上に形成される薄膜トランジスタTFT、配線領域、及び開口部の製造工程を示している。各図の製造工程では、1画素の平面及その平面のb−b´切断線の断面を示している。
図11(a)は、第1ホトエッチング工程の終了後の1画素の平面図を示し、図11(b)は、図11(a)のb−b´切断線の断面図を示している。ガラス基板上にゲート信号線GLとなる金属材料がスパッタにより成膜され、第1ホトエッチング工程でパターン化される。パターン化はハーフトーン露光を用いて行う。これにより、平面パターンとして、ゲート信号線GLが形成される。金属材料は、例えば厚さが100nmから300nmの銅Cuとその上にモリブデンMoを成膜した積層膜である。金属配線材料は、銅CuだけなくMoとアルミニウムAlの積層膜や、チタンTiとAlの積層膜あるいはMoとタングステンWのMoW合金などを使用することもできる。
図13(a)は、第2ホトエッチング工程の終了後の1画素の平面図を示し、図13(b)は、図13(a)のb−b´切断線の断面図を示している。まず、図12に示すように、化学気層成長法CVDにより、ゲート信号線GLを覆うように、シリコンナイトライドのゲート絶縁膜GSNを積層し、ゲート絶縁膜GSN上にアモルファスシリコンの半導体層SEMを積層する。さらに半導体層SEM上に、モリブデンMoと銅Cuの積層膜をスパッタで成膜する。金属配線の材料は、ゲート信号線GLの材料と同様に、モリブデンMoやアルミニウムAlあるいはモリブデンMoの3層膜や、チタンTiとアルミニウムAlの積層膜、チタンTiとアルミニウムAlの積層膜あるいはMoW合金なども用いることができる。
次に、図13に示すように、データ信号線DLと、透明画素電極PITに接続されるソース電極SMとを、ハーフトーン露光を用いて同時に形成する。半導体層SEMは、表面が燐を含む低抵抗の半導体層と不純物の少ない半導体層の2層で構成される。低抵抗の半導体層SEMは、データ信号線DLとソース電極SMの間の薄膜トランジスタTFT領域では除去され、ゲート電極にオン電圧が印加されたときに電子がゲート絶縁膜GSN界面に誘起され、抵抗が下がりオン動作する。
図14(a)は、第3ホトエッチング工程の終了後の1画素の平面図を示し、図14(b)は、図14(a)のb−b´切断線の断面図を示している。データ信号線DL及びソース電極SM上にスパッタにより透明電極材料であるインジウム、錫、酸化物ITOを成膜し、ホトエッチング工程を経て、透明画素電極PITを形成する。透明画素電極PITはソース電極SM上に直接成膜する。これにより、透明画素電極PITとソース電極SMとが電気的に接続される。
図15(a)は、第4ホトエッチング工程の終了後の1画素の平面図を示し、図15(b)は、図15(a)のb−b´切断線の断面図を示している。透明画素電極PITを覆うように保護絶縁膜PASを形成する。保護絶縁膜PASは、その厚さが200nmから600nmに設定されるシリコンナイトライドを用いる。なお、図示はしないが、本工程において、画像表示領域DIA(図1参照)の外に、コンタクト用の開口部を形成する。
図16(a)は、第5ホトエッチング工程の終了後の1画素の平面図を示し、図16(b)は、図16(a)のb−b´切断線の断面図を示している。保護絶縁膜PAS上に、透明共通電極CITの材料であるインジウム、錫、酸化物ITOを成膜した後、ホトエッチングして透明共通電極CITを形成する。
以上のように、5回のホトエッチング工程により、液晶表示装置LCDの第2の基板SUB2を製造することができる。
以上、本発明の一実施形態について説明したが、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記各実施形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。
LCD 液晶表示装置、DIA 画像表示領域、 SUB1 第1の透明基板、SUB2 第2の透明基板、AL1 第1の配向膜、AL2 第2の配向膜、LC 液晶層、LCM 液晶分子、POL1 第1の偏光板、POL2 第2の偏光板、GL ゲート信号線、BM ブラックマトリクス、GSN ゲート絶縁膜、PAS 保護絶縁膜、DL データ信号線、SM ソース電極、SEM 半導体層、CIT 透明共通電極、PIT 透明画素電極、CF カラーフィルタ、OC オーバーコート。
Claims (10)
- 液晶を介して対向配置された、表示面側の第1基板と背面側の第2基板とを備え、
前記第2基板には、行方向に延在する複数のゲート信号線と、列方向に延在する複数のデータ信号線と、行方向及び列方向に配列された複数の画素のそれぞれに対応して配置された複数の画素電極と、該複数の画素電極に対して表示面側に対向配置された共通電極と、が形成されており、
前記複数のゲート信号線の線間ピッチが、前記複数のデータ信号線の線間ピッチよりも小さくなっており、
前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素電極に隣り合う2本の前記ゲート信号線のうち少なくとも一方に重なっている、
ことを特徴とする液晶表示装置。 - 前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素を駆動するための前記ゲート信号線に隣り合う前記ゲート信号線に重なっている、
ことを特徴とする請求項1に記載の液晶表示装置。 - 前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素を駆動するための前記ゲート信号線の次に走査される前記ゲート信号線に重なっている、
ことを特徴とする請求項1又は2に記載の液晶表示装置。 - 前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、さらに、該画素を駆動するための前記ゲート信号線に重なっている、
ことを特徴とする請求項3に記載の液晶表示装置。 - 前記複数の画素のそれぞれにおいて、平面的に見て、前記画素電極と、該画素を駆動するための前記ゲート信号線とが重なり合う部分の面積は、該画素電極と、該画素を駆動するための前記ゲート信号線の次に走査される前記ゲート信号線とが重なり合う部分の面積よりも小さい、
ことを特徴とする請求項4に記載の液晶表示装置。 - 前記複数の画素のそれぞれにおいて、前記ゲート信号線は、平面的に見て、列方向に隣り合う2つの前記画素電極に重なっている、
ことを特徴とする請求項4又は5に記載の液晶表示装置。 - 前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素を駆動するための前記ゲート信号線の次に走査される前記ゲート信号線を跨ぐように重なっている、
ことを特徴とする請求項3に記載の液晶表示装置。 - 前記画素電極は、前記ゲート信号線を覆う絶縁膜上に形成されている、
ことを特徴とする請求項2から7の何れか1項に記載の液晶表示装置。 - 前記第2基板には、前記複数の画素のそれぞれに対応して配置された複数の着色部が形成されており、該複数の着色部は、行方向に同一色の前記着色部が配列され、列方向に異なる色の前記着色部が交互に配列されている、
ことを特徴とする請求項1に記載の液晶表示装置。 - 基板上に、ゲート信号線を形成する工程と、
前記ゲート信号線を覆うように、第1絶縁膜を形成する工程と、
前記第1絶縁膜上に、走査方向に隣り合う前記ゲート信号線に一部が重なるように、画素電極を形成する工程と、
前記第1絶縁膜上に、前記ゲート信号線の線間ピッチよりも小さくなるように、データ信号線を形成する工程と、
前記データ信号線及び前記画素電極を覆うように、第2絶縁膜を形成する工程と、
前記第2絶縁膜上に、共通電極を形成する工程と、
を含むことを特徴とする液晶表示装置の製造方法。
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