JP2009230108A - 表示パネルの駆動回路および表示装置 - Google Patents

Abstract

【課題】フレキシブル配線基板上の接続配線における電圧降下を高精度に補償するための構成を提供する。
【解決手段】フレキシブル配線基板が、表示素子を駆動するためのＩＣと、ＩＣと表示パネル上の配線との間を接続する接続配線と、接続配線と同じプロセスで形成された抵抗と、を有する。ＩＣは、接続配線における電圧降下を補償する補償回路を有している。補償回路は、前記抵抗に、前記接続配線に流れる電流もしくは該電流と対応する電流を流すことによって前記接続配線における電圧降下を補償するための信号を得る。
【選択図】図１

Description

本発明は、表示パネルの駆動回路および表示装置に関する。

電子線表示装置、プラズマ表示装置、液晶表示装置、有機ＥＬ表示装置などの平面型表示装置が知られている。この種の表示装置は、多数の表示素子がマトリクス状に配列された表示パネル（マトリクスパネル）と、表示パネルを駆動するための駆動回路と、を備えている。表示パネルの駆動回路には、フレキシブルフィルム上にＩＣチップが実装された形態のフレキシブル基板が好ましく用いられる。

フレキシブル基板により表示パネルを駆動する形態では、フレキシブル基板上の配線の抵抗による電圧降下が問題になる。ＩＣチップと表示パネルの間を接続する接続配線の抵抗とそこを流れる電流によって電圧降下が発生し、表示素子に実際に印加される実効電圧がＩＣの出力電圧よりも小さくなってしまうのである。

特開２００４−２３３６２０号公報（特許文献１）は、フレキシブル基板の接続配線の抵抗による電圧降下を補償するため、次のような構成を開示する。接続配線の抵抗値に対応する抵抗値をもつ調整用抵抗を設ける。接続配線に流れる電流に比例する電流を調整用抵抗に流す。調整用抵抗に電流を流すことで発生させた電圧を演算増幅器に入力することにより、接続配線における電圧降下を補償する。
特開２００４−２３３６２０号公報

フレキシブル基板上の配線の抵抗による電圧降下を高精度に補償することを、本発明者らは検討している。その検討の過程で、本発明者らは、フレキシブル基板のロット間あるいは個体間で、配線の抵抗値に無視できない程度のばらつきがあることを見出した。従って、同じ抵抗値をもつ汎用の抵抗素子を複数準備し、その汎用の抵抗素子を調整用抵抗として各フレキシブル基板に付加する、という方法では、電圧降下が適正に補償されないフレキシブル基板がでてくる可能性がある。

本発明の目的は、フレキシブル基板上の接続配線における電圧降下を高精度に補償するための構成を提供することである。

本発明の第一態様は、
表示素子および前記表示素子に接続される配線を有する表示パネルを駆動するための駆動回路であって、
前記表示素子を駆動するためのＩＣと、
前記ＩＣと前記配線との間を接続する接続配線と、
前記接続配線と同じプロセスで形成された抵抗と、を有するフレキシブル基板を備えており、
前記ＩＣは、前記接続配線における電圧降下を補償する補償回路を有しており、
前記補償回路は、前記抵抗に、前記接続配線に流れる電流もしくは該電流と対応する電流を流すことによって前記接続配線における電圧降下を補償するための信号を得るものである駆動回路である。

本発明の第二態様は、
前記駆動回路と、
前記駆動回路によって駆動される表示パネルと、を備える表示装置である。

本発明によれば、フレキシブル基板上の接続配線における電圧降下を高精度に補償することができる。

以下、この発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態の全図においては、同一または対応する部分には同一の符号を付す。

本発明は、多数の表示素子がマトリクス状に配列された表示パネル（マトリクスパネル）を有する画像表示装置に好ましく適用できる。この種の画像表示装置としては、電子線表示装置、プラズマ表示装置、液晶表示装置、有機ＥＬ表示装置などがある。電子線表示装置では、表示素子として、ＦＥ型電子放出素子、ＭＩＭ型電子放出素子、表面伝導型放出素子などの冷陰極素子が好ましく用いられる。

＜第１実施形態＞
（画像表示装置の構成）
図２Ａ及び図２Ｂは、画像表示装置の構成を示す図であり、図２Ａは平面図、図２Ｂは断面図である。画像表示装置は、マトリクスパネル（表示パネル）１、制御部４、走査駆動部５、変調駆動部６を備えている。走査駆動部５と変調駆動部６はそれぞれＩＣ（集積回路）で構成されている。マトリクスパネル１は、複数の電子放出素子３Ａ（「電子源」ともいう）が配置されたリアプレート１Ａ（素子基板）と、蛍光体３Ｃが配置されたフェースプレート３Ｂとを備える。ここでは電子放出素子３Ａとして、表面伝導型放出素子が用いられている。リアプレート１Ａ上の電子放出素子は、走査配線２と変調配線３によってマトリクス駆動される。

制御部４は、走査駆動部５および変調駆動部６に対して各種の制御信号を出力する制御回路である。制御部４は、マトリクスパネル１とは別体の回路基板に保持されている。走査駆動部５はフレキシブル基板（ＦＰＣ）上に搭載されており、走査駆動部５と回路基板（制御部４）との間、および、走査駆動部５とマトリクスパネル（走査配線）との間は、フレキシブル基板上に形成された配線によって接続されている。また、変調駆動部６もフレキシブル基板上に搭載されており、変調駆動部６と回路基板（制御部４）との間、および、変調駆動部６とマトリクスパネル（変調配線）との間は、フレキシブル基板上の配線によって接続されている。

制御部４が走査駆動部５と変調駆動部６を制御し、走査配線２と変調配線３の間にたとえば数十ボルトの駆動電圧を印加することにより、電子放出素子３Ａから電子が放出される。フェースプレート３Ｂには、数ｋＶから数十ｋＶの高圧が印加されている。電子放出素子３Ａから放出された電子は、フェースプレート３Ｂに引き寄せられ、蛍光体３Ｃに衝突する。これにより発光が得られる。このときの明るさは、所定期間中に蛍光体３Ｃに衝突する電子の量により決まる。したがって、駆動電圧の値、もしくは、印加期間、またはその両方により、明るさを制御することが可能である。これにより階調表示が可能となる。

この実施形態では、走査配線２に印加する走査信号および変調配線３に印加する変調信号の電圧を制御部４が制御することにより、さまざまな映像の表示を行う。また、上述したように、蛍光体３Ｃの発光により得られる明るさは、電子放出素子の駆動電圧（走査信
号と変調信号の電位差）によって決まる。したがって、正確な輝度特性を得るために、電子放出素子３Ａの駆動電圧の安定化、すなわち、駆動電圧の波形暴れ（オーバーシュート、アンダーシュート、リンギングなど）の防止が重要となる。

（駆動部）
走査駆動部５は、一または複数の走査配線２を選択するための回路である。走査駆動部５は、選択する走査配線２には選択電位を印加し、それ以外の走査配線２には非選択電位を印加する。選択する走査配線２を順次切り替えることによって、垂直方向の走査が実現される。ここで、この走査駆動部５は、集積回路（駆動用ＩＣ）によって構成されている。一つの集積回路で全ての走査配線の走査を行う構成にすると、集積回路から各走査配線までの経路長の差が大きくなってしまう。この問題を解決するために、本実施形態では、複数（４つ）の集積回路（複数のフレキシブル基板）を用いて走査駆動部５を構成している。

変調駆動部６は、入力画像信号に基づき変調された変調信号を、各変調配線３に印加する回路である。変調信号は、単一または複数の定電圧電源の出力から生成される。変調駆動部６も複数の集積回路（ここでは５個のフレキシブル基板）によって構成される。

（変調信号）
図５を参照して、変調信号について説明する。１０７は、Ｎラインの走査配線に印加される走査信号の波形を示し、１０８は、Ｎ＋１ラインの走査配線に印加される走査信号の波形を示す。選択されるラインには、所定の期間（たとえば一水平走査期間）、マイナス十数Ｖ〜数十Ｖの選択電位が印加される。１０９は、ある変調配線に印加される変調信号の波形を示している。変調駆動部６は、走査配線に選択電位が印加されている期間（ローの期間）に、変調信号を出力する。この実施形態では、プラス十数Ｖのパルス幅変調波形の変調信号が用いられる。通常、表面伝導型放出素子を用いた画像表示装置においては、パルス幅が広いほど、輝度の積分値が大きくなり、明るくなる。したがって、図５の例では、Ｎラインの表示素子よりも、Ｎ＋１ラインの表示素子のほうが、輝度が大きくなる。

（走査駆動部）
次に、フィードバックアンプを備える走査駆動部５（駆動用ＩＣ）の基本構成および動作について説明する。図３は、走査駆動部５のブロック図である。図３に示すように、走査駆動部５は、シフトレジスタ部７、バッファスイッチ８、フィードバックスイッチ９Ｂ、フィードバックアンプ９を有する。

シフトレジスタ部７は、選択するラインを決定し、制御信号を生成・出力するロジック回路である。シフトレジスタ部７は、不図示のＤフリップフロップにより構成されるシフトレジスタと、シフトレジスタの出力・シフトクロック・シフトデータの出力の論理演算を行う論理素子と、から構成される。

バッファスイッチ８は、シフトレジスタ部７から出力されるシフトデータ（制御信号）を、走査配線の駆動に必要な電圧・電流レベルに変換し出力する機能をもつ回路である。

フィードバックスイッチ９Ｂは、シフトレジスタ部７からの信号に基づいて、アンプ９の入力９Ａに接続するＩＣ駆動出力（出力端子）１０を切り替える回路である。選択中のラインに対応するＩＣ駆動出力１０の電位が、アンプ９にフィードバックされる。アンプ９の他方の入力には、基準電位ＲＥＦが接続されている。アンプ９は、フィードバックの入力９Ａの電位と基準電位ＲＥＦとを比較し、それらの差に応じた信号でバッファスイッチ８を制御する。これにより、スイッチのオン抵抗などに起因するＩＣ内部の電圧降下が補償され、選択中のラインに対応するＩＣ駆動出力１０の電位が基準電位ＲＥＦに保たれ
るようにする。

（従来のバッファスイッチ）
図４は、従来のバッファスイッチ８の構成を示している。図４のＦＢ（フィードバック）用ＮｃｈＭＯＳＦＥＴ１３、オペアンプ１５は、それぞれ、図３のフィードバックスイッチ９Ｂ、アンプ９に対応する。ＭａｉｎＰｃｈＭＯＳＦＥＴ１２は、ＩＣ駆動出力１０を非選択電位に規定するＭＯＳスイッチである。ＭａｉｎＰｃｈＭＯＳＦＥＴ１２は、図５のＮライン非選択ＳＷ信号１０１がローの期間、ＩＣ駆動出力１０を非選択電位に規定する。ＭａｉｎＮｃｈＭＯＳＦＥＴ１１は、ＩＣ駆動出力１０を選択電位に規定するスイッチであり、図５のＮライン選択ＳＷ信号１０２がハイの期間オンする。ＭａｉｎＮｃｈＭＯＳＦＥＴ１１のソースはＡＭＰ＿ＮｃｈＭＯＳＦＥＴ１４のドレインに接続される。ＡＭＰ＿ＮｃｈＭＯＳＦＥＴ１４はオペアンプ１５により制御される。オペアンプ１５の入力の一方には選択電位であるＲＥＦ電位が接続され、もう一方には、ＦＢ（フィードバック）用ＮｃｈＭＯＳＦＥＴ１３を介してＩＣ駆動出力１０が接続される。ＦＢ用ＮｃｈＭＯＳＦＥＴ１３のゲートにはＮラインＦＢＳＷ信号１０３が入力される。ＦＢ用ＮｃｈＭＯＳＦＥＴ１３は、ＭａｉｎＮｃｈＭＯＳＦＥＴ１１がオンしている期間、ＩＣ駆動出力１０の電位をオペアンプ１５へ接続する。従って、オペアンプ１５は、選択電位であるＲＥＦ電位とＩＣ駆動出力１０を比較し、ＩＣ駆動出力１０がＲＥＦ電位となるようにＡＭＰ＿ＮｃｈＭＯＳＦＥＴ１４を制御する。

（従来のフレキシブル基板）
マトリクスパネルで使用されるフレキシブル基板について説明する。

図１１は、従来のＴＣＰ（テープキャリアパッケージ）タイプのフレキシブル基板を示している。ポリイミドフィルム２４上に駆動用ＩＣ２２（走査駆動部５に対応）が実装されている。またポリイミドフィルム２４上には、電源・制御信号配線２１および駆動出力配線２３が形成されている。電源・制御信号配線２１は、制御部４が実装された回路基板２０からＩＣ２２へ電源および制御信号を供給するための配線である。駆動出力配線２３（接続配線）は、ＩＣ２２の出力チャネル分用意されており、ＩＣ２２のＩＣ駆動出力１０とマトリクスパネルの走査配線２との間を接続する。以下、駆動出力配線２３の走査配線側（マトリクスパネル側）の端部を、ＦＰＣ出力２３ａとよぶ。

ところで、駆動出力配線２３は、例えば厚さ３５μｍの薄い銅配線である。しかも、１つのＩＣに対して数十チャネルから数百チャネル分の駆動出力配線２３が必要となるため、その線幅は数十μｍから数百μｍとなる。その結果、駆動出力配線２３のインピーダンスは数十ｍΩから数百ｍΩとなる。従って、駆動出力配線２３に流れる駆動電流が大きい場合、駆動出力配線２３における電圧降下（ＩＣ駆動出力１０とＦＰＣ出力２３ａの間の電位差）が無視できなくなる。

そこで従来は、特開２００４−２３３６２０号公報の図１のように、駆動電流をモニタし、あらかじめ測定しておいた駆動出力配線２３の抵抗値から電圧降下分を予測し、電圧降下を補正していた。

しかしながら、従来のこのような方法には以下のような問題があった。すなわち、フレキシブル基板の製造工程において、駆動出力配線２３はエッチング処理によって形成される。エッチング処理の場合、エッチングによる細り量はエッチング時間や温度、配線パターン等に依存する。従って、駆動出力配線２３のインピーダンスは、温度条件等によって変化してしまう。このようにフレキシブル基板上の配線のインピーダンスはロット間もしくは個体間でばらつきがあるにも拘わらず、従来の回路は配線のインピーダンスが同一値である前提で電圧降下を補正していた。従って、従来の回路では、電圧降下の補正量が大
きすぎたり、小さすぎたりすることがあった。これを解決するには、たとえば、エッチング処理の精度を上げたり、あるいはロットごとに補正量を調整したりするという対策が必要になる。しかしこのような対策は、歩留まりの低下やコストの増大を招くため、好ましくない。そこで、フレキシブル基板固有の配線インピーダンスに応じた補正量の調整を、より簡単に実現できる構成が望まれていた。

（第１実施形態のフレキシブル基板）
本実施形態では、従来のこのような問題を解決するために、図１の構成を採用する。このフレキシブル基板はＴＣＰタイプのフレキシブル基板であり、表示素子を駆動するための駆動用ＩＣ２２がポリイミドフィルム２４上に実装されている。またポリイミドフィルム２４上には、電源・制御信号配線２１と複数の駆動出力配線２３（接続配線）とが形成されている。駆動用ＩＣ２２は、複数チャネルのＩＣ駆動出力１０（出力端子）を有しており（図１は１１チャネルの例）、各ＩＣ駆動出力１０は駆動出力配線２３により対応する走査配線２に１対１に接続されている。さらに、ポリイミドフィルム２４上には、補償配線２５が形成されている。この補償配線２５は、駆動出力配線２３の抵抗による電圧降下（ＩＣ駆動出力１０とＦＰＣ出力２３ａの電位差）を検出するために用いられる。

補償配線２５は、駆動出力配線２３の抵抗値（インピーダンス）と同一または比例する抵抗値をもつように形成された配線である。前述のように駆動出力配線２３のインピーダンスは、エッチング時間や温度などのプロセス条件に起因してばらつく可能性がある。そこで本実施形態では、同一のプロセス（エッチング処理）で補償配線２５と駆動出力配線２３を形成する。これにより、プロセス条件に起因するインピーダンスの変化度合いが両配線の間で一致するため、補償配線２５と駆動出力配線２３の抵抗比を一定にできる。よって、駆動出力配線２３に流れる電流（もしくはその電流に比例する電流）を補償配線２５に流したときの補償配線２５両端の電位差から、駆動出力配線２３における電圧降下量を求めることができる。

典型的には、補償配線２５と駆動出力配線２３の材料、厚み、幅、長さを同一にすることで、両配線の抵抗値を同一にするとよい。なお図１に示すように、駆動出力配線２３の長さ（ＩＣ駆動出力１０からＦＰＣ出力２３ａまでの長さ）がチャネルごとに若干異なる場合がある。そのときは、補償配線２５の長さを、駆動出力配線２３の代表的な長さ（たとえば平均値、最頻値）に合わせればよい。駆動出力配線２３の長さの差が無視できない場合には、長さ（抵抗値）の異なる複数の補償配線２５をフレキシブル基板上に形成してもよい。たとえば、長さに基づき駆動出力配線２３を数個のグループに分けて、グループごとに長さの違う補償配線２５を設けるのである。

補償配線２５は、図１に示すように、駆動用ＩＣ２２を挟んで、複数の駆動出力配線２３とは反対側（つまりマトリクスパネル１とは反対側）に配置することが好ましい。駆動用ＩＣ２２とマトリクスパネル１との間には、多数の駆動出力配線２３が存在するため、補償配線２５を配置するためのスペースを確保しにくい。また、無理に補償配線２５を配置すると、駆動出力配線２３を細くしなければならず、配線抵抗による損失が大きくなる。図１のように駆動出力配線２３とは反対側に補償配線２５を配置することで、そのようなデメリットを抑制できる。

（第１実施形態の回路構成およびその動作）
図７を参照して、第１実施形態の駆動回路の構成およびその動作を説明する。図７において、破線で囲われた部分は駆動用ＩＣ２２の内部の回路である。ただし説明の簡単のため、図７は１チャネル分の回路構成のみ示している。

ＭａｉｎＰｃｈＭＯＳＦＥＴ１２はＩＣ駆動出力１０を非選択電位に制御するスイッチ
である。ＭａｉｎＰｃｈＭＯＳＦＥＴ１２のソースは非選択電位の電源に接続され、ドレインはＩＣ駆動出力１０に接続される。ＭａｉｎＮｃｈＭＯＳＦＥＴ１１はＩＣ駆動出力１０を選択電位に制御するスイッチである。ＭａｉｎＮｃｈＭＯＳＦＥＴ１１のドレインはＩＣ駆動出力１０に接続される。ＦＢ（フィードバック）用ＮｃｈＭＯＳＦＥＴ１３は、ＭａｉｎＮｃｈＭＯＳＦＥＴ１１のドレイン電位をオペアンプ１５へフィードバックするためのスイッチである。ＡＭＰ＿ＮｃｈＭＯＳＦＥＴ１４は、オペアンプ１５の出力を増幅するスイッチである。これら４つのスイッチによって、ＩＣ駆動出力１０の電位が制御される。オペアンプ１５は、ＩＣ駆動出力１０の出力電位をＲＥＦ電位（目標電位）に保つフィードバック制御回路である。

ここで、補償配線２５は、ＭａｉｎＮｃｈＭＯＳＦＥＴ１１のソースとＡＭＰ＿ＮｃｈＭＯＳＦＥＴ１４のドレインの間に配置される。駆動出力配線２３は、駆動用ＩＣ２２のＩＣ駆動出力１０と、走査配線に接続されるＦＰＣ出力２３ａと、の間の配線である。

図５を用いて、駆動回路の動作を具体的に説明する。初めに非選択時の動作について説明する。非選択期間の間、Ｎライン非選択ＳＷ信号１０１がローとなる。Ｎライン非選択ＳＷ信号１０１がローの間、ＭａｉｎＰｃｈＭＯＳＦＥＴ１２は、ＩＣ駆動出力１０へ非選択電位を出力する。

次に選択時の動作について説明する。選択期間の間、Ｎライン選択ＳＷ信号１０２およびＮラインＦＢＳＷ信号１０３がハイとなり、ＭａｉｎＮｃｈＭＯＳＦＥＴ１１とＦＢ用ＮｃｈＭＯＳＦＥＴ１３をオンする。選択期間においては、オペアンプ１５とＡＭＰ＿ＮｃｈＭＯＳＦＥＴ１４とＦＢ用ＮｃｈＭＯＳＦＥＴ１３によるフィードバック制御により、ＩＣ駆動出力１０の電位はオペアンプ１５のＲＥＦ電位に維持される。これによりＩＣ内部のスイッチのオン抵抗に起因する電圧降下は補償される。しかし、実際にはＩＣ駆動出力１０の先に駆動出力配線２３があり、そのＩＣ外部の配線を流れる電流によっても電圧降下が発生する。そこで、駆動出力配線２３を流れる電流を補償配線２５に流す。そしてオペアンプで構成された演算回路３１が補償配線２５の両端の電位差を演算し、フィードバック用オペアンプ１５のプラス入力端子へ出力する。

この構成によると、駆動出力配線２３に電流が流れ電圧降下が発生すると、オペアンプ１５のＲＥＦ電位（目標電位）が調整され、ＩＣ駆動出力１０の電位が制御される。これにより駆動出力配線２３の電圧降下がキャンセルされ、駆動出力配線２３を流れる電流の大きさに拘わらず、ＦＰＣ出力２３ａの電位が一定に保たれる。しかも、先に述べたとおり、補償配線２５と駆動出力配線２３の抵抗比はエッチング条件のばらつきの影響を受けないため、駆動出力配線２３の電圧降下を高精度に補正可能である。

ここで、ＦＰＣ出力２３ａの電位をＶαとし、ＩＣ駆動出力１０の電位をＶβとする。駆動出力配線２３の抵抗値をＲ１５、駆動出力配線２３に流れる電流をｉＲ１５とする。また補償配線２５の抵抗値をＲ７、補償配線２５に流れる電流をｉＲ７とする。

ＦＰＣ出力２３ａの電位Ｖαは、電位Ｖβに対して、駆動出力配線２３の抵抗による電圧降下の分（Ｒ１５×ｉＲ１５）上昇する。従って、電位Ｖαを所望の出力電位Ｖγとするためには、
Ｖβ＝Ｖγ−（Ｒ１５×ｉＲ１５）とすればよい。

しかし、「Ｒ１５×ｉＲ１５」を直接モニタすることはできない。そこで、補償配線２５の抵抗Ｒ７による電圧降下をモニタし、抵抗Ｒ７による電圧降下に応じてＶβを調整することで、Ｖβ＝Ｖγ−（Ｒ１５×ｉＲ１５）を実現する。

図７の構成において、フィードバック用オペアンプ１５のプラス入力（ＲＥＦ）には演算回路３１の出力が入力され、オペアンプ１５は電位ＶβをＲＥＦに近づけるようにフィードバック制御する。従って、演算回路３１の出力（オペアンプ１５のプラス入力）をＶγ−（Ｒ１５×ｉＲ１５）とすれば、電位ＶβをＶγ−Ｒ１５×ｉＲ１５とすることができる。

ここでは、補償配線２５の両端の電位を演算回路３１のマイナス入力端子とプラス入力端子にそれぞれ入力している。補償配線２５の両端の電位差はｉＲ７×Ｒ７なので、演算回路３１のゲインをＫ、電源電圧をＶ３とすると、演算回路３１の出力は、
Ｖ３−ｉＲ７×Ｒ７×Ｋとなる。

ここで補償配線２５と駆動出力配線２３に流れる電流は等しいので、ｉＲ７＝ｉＲ１５である。また、補償配線２５と駆動出力配線２３は同じプロセス、同じ材料で構成されているので、Ｒ１５＝ｃ×Ｒ７である（ｃは一定の抵抗比）。従って、演算回路３１の出力は、
Ｖ３−ｉＲ７×Ｒ７×Ｋ＝Ｖ３−ｉＲ１５×Ｒ１５×Ｋ×１／ｃとなる。

電源電圧Ｖ３を所望の出力電位Ｖγに設定し、ゲインＫをＫ＝ｃに設定すれば、演算回路３１の出力は、Ｖγ−Ｒ１５×ｉＲ１５になる。この結果、ＦＰＣ出力２３ａの電位Ｖαを、Ｖα＝Ｖγ＝Ｖ３とすることができる。このように、図７の構成では、オペアンプ１５、ＭＯＳＦＥＴ１４、および演算回路３１によって、駆動出力配線２３（接続配線）における電圧降下を補償する補償回路が構成されている。この補償回路は、補償配線２５（第１抵抗）に、駆動出力配線２３に流れる電流ｉＲ１５（＝ｉＲ７）を流すことによって、駆動出力配線２３における電圧降下を補償するための信号（演算回路３１の出力）を得る。

なお、演算回路（オペアンプ）３１のゲインＫは抵抗４１、４２、４３、４４の抵抗値によって調整可能である。この実施形態では、補償配線２５の幅と長さを駆動出力配線２３と同じとし、両者の抵抗値を同じにしているので、抵抗比ｃは１である。従って、ゲインＫは１である。ここでは、抵抗４１、４２、４３、４４の抵抗値をいずれも１ｋΩとすることで、Ｋ＝１を実現している。

なお、抵抗比ｃは１である必要はない。例えば補償配線２５の長さを駆動出力配線２３の半分の長さとした場合は、抵抗比ｃは２となる。その場合は演算回路３１のゲインＫを２にすればよい。具体的には抵抗４４の抵抗値を抵抗４３の２倍にすればよい。抵抗４１、４２、４３、４４はフィルム２４上の抵抗ではないので抵抗値のばらつきは少なく、ゲインＫは精度よく決めることができる。

以上述べたように、図７の補償回路によれば、フレキシブル基板上に形成された配線の抵抗値がロット間もしくは個体間でばらついていたとしても、走査配線に対して印加される出力の電位を一定の値（Ｖ３）に保つことができる。

本実施形態では、ＴＣＰタイプのフレキシブル基板を例示したが、ＣＯＦなどの他のタイプのフレキシブル基板に対しても本発明を適用することで同様の作用効果が得られる。

なお、図７では、１チャネル分の構成のみを示している。実際の駆動用ＩＣは、ＭＯＳＦＥＴ１１、１２、１３をチャネルごとに有している。補償回路に関わる、オペアンプ１５、ＭＯＳＦＥＴ１４、演算回路３１、抵抗４１、４２、４３、４４、補償配線２５は、駆動用ＩＣの複数のチャネルで共通に用いられる。補償回路につながる共通配線１６は、全チャネルのＭＯＳＦＥＴ１３のソースに共通に接続される。共通配線１７は全チャネル
のＭＯＳＦＥＴ１１のソースに共通に接続される。

本実施形態では、駆動出力配線２３に流れる電流を、電圧降下補正用の抵抗である補償配線２５にそのまま流している。しかし、補償配線２５に流す電流は、駆動出力配線２３に流れる電流に対応している電流であればよい。例えば、駆動出力配線２３に流れる電流に比例する電流をカレントミラー回路で発生させ、そのカレントミラー回路で発生させた電流を補償配線２５に流してもよい。ミラー比は適宜設定可能である。

＜第２実施形態＞
図６および図８を参照して、この発明の第２実施形態に係る駆動回路について説明する。図６は本実施形態のフレキシブル基板と回路基板の構成を示す図であり、図８は駆動回路の回路構成を示す図である。

第１実施形態の駆動回路は、駆動用ＩＣ内部のオン抵抗に起因する電圧降下と、フレキシブル基板上の配線抵抗に起因する電圧降下とを補正した。第２実施形態ではさらに、マトリクスパネル１の走査配線２の端部３２（ＦＰＣ出力２３ａと一番端の表示素子３３との間の部分）の抵抗に起因する電圧降下も補正する。その他の構成は第１実施形態のものと同様であるため説明を省略し、ここでは第２実施形態に特有の構成を中心に説明を行う。

本実施形態の駆動回路は、第１実施形態と同様、フレキシブル基板上に、駆動出力配線２３と同じプロセスで形成された補償配線２５（第１抵抗）を備えている。この補償配線２５は、駆動出力配線２３の抵抗による電圧降下をモニタするための抵抗である。さらに本実施形態の駆動回路は、走査配線２の端部３２における電圧降下をモニタするためのパネル補正抵抗２６（第２抵抗）を備えている。

パネル補正抵抗２６は、走査配線２の端部３２の抵抗値と同一の抵抗値に設定される。走査配線２の抵抗値は、フレキシブル基板上の配線とは違い、プロセスによるばらつきがほとんどない。よって、パネル補正抵抗２６はディスクリート抵抗素子で構成される。ディスクリート抵抗素子はフレキシブル基板上に配置するのが困難であり、またスペースの関係からマトリクスパネル１上にも配置しにくい。そこで本実施形態では、制御部４が実装されるプリント基板２０（回路基板）の上に、パネル補正抵抗２６を配置している。そして、補償配線２５を駆動用ＩＣ２２からプリント基板２０側に延ばし、補償配線２５とパネル補正抵抗２６とを直列に接続している。かかる構成により回路配置の適正化および製造の容易化を図っている。

次に、図８を参照して、第２実施形態の駆動回路の構成およびその動作を説明する。図８において、破線で囲われた部分は駆動用ＩＣ２２の内部の回路である。ただし説明の簡単のため、図８は１チャネル分の回路構成のみ示している。

ＭａｉｎＰｃｈＭＯＳＦＥＴ１２はＩＣ駆動出力１０を非選択電位に制御するスイッチである。ＭａｉｎＰｃｈＭＯＳＦＥＴ１２のソースは非選択電位の電源に接続され、ドレインはＩＣ駆動出力１０に接続される。ＭａｉｎＮｃｈＭＯＳＦＥＴ１１はＩＣ駆動出力１０を選択電位に制御スイッチである。ＭａｉｎＮｃｈＭＯＳＦＥＴ１１のドレインはＩＣ駆動出力１０に接続される。ＦＢ（フィードバック）用ＮｃｈＭＯＳＦＥＴ１３は、ＭａｉｎＮｃｈＭＯＳＦＥＴ１１のドレイン電位をオペアンプ１５へフィードバックするためのスイッチである。ＡＭＰ＿ＮｃｈＭＯＳＦＥＴ１４は、オペアンプ１５の出力を増幅するスイッチである。これら４つのスイッチによって、ＩＣ駆動出力１０の出力電位が制御される。

ここで、補償配線２５とパネル補正抵抗２６が、ＭａｉｎＮｃｈＭＯＳＦＥＴ１１のソースとＡＭＰ＿ＮｃｈＭＯＳＦＥＴ１４のドレインの間に直列に配置される。駆動出力配線２３は、駆動用ＩＣ２２のＩＣ駆動出力１０と、走査配線に接続されるＦＰＣ出力２３ａと、の間の配線である。走査配線２の端部３２は、ＦＰＣ出力２３ａと表示素子３３との間の配線である。

図５を用いて、駆動回路の動作を具体的に説明する。初めに非選択時の動作について説明する。非選択期間の間、Ｎライン非選択ＳＷ信号１０１がローとなる。Ｎライン非選択ＳＷ信号１０１がローの間、ＭａｉｎＰｃｈＭＯＳＦＥＴ１２は、ＩＣ駆動出力１０へ非選択電位を出力する。

次に選択時の動作について説明する。選択期間の間、Ｎライン選択ＳＷ信号１０２およびＮラインＦＢＳＷ信号１０３がハイとなり、ＭａｉｎＮｃｈＭＯＳＦＥＴ１１とＦＢ用ＮｃｈＭＯＳＦＥＴ１３をオンする。選択期間においては、オペアンプ１５とＡＭＰ＿ＮｃｈＭＯＳＦＥＴ１４とＦＢ用ＮｃｈＭＯＳＦＥＴ１３によるフィードバック制御により、ＩＣ駆動出力１０の電位はオペアンプ１５のＲＥＦ電位（プラス入力電位）に維持される。これによりＩＣ内部のスイッチのオン抵抗に起因する電圧降下は補償される。しかし、実際にはＩＣ駆動出力１０の先に駆動出力配線２３があり、そのＩＣ外部の配線を流れる電流によっても電圧降下が発生する。更に、ＦＰＣ出力２３ａから表示素子までの間においても配線抵抗が存在するので、電圧降下が発生する。そこで、駆動出力配線２３を流れる電流を補償配線２５およびパネル補正抵抗２６に流す。そしてオペアンプで構成された演算回路３１が補償配線２５およびパネル補正抵抗２６の両端の電位差を演算し、フィードバック用オペアンプ１５のプラス入力端子（ＲＥＦ電位）へ出力する。

この構成によると、駆動出力配線２３および走査配線２に電流が流れ電圧降下が発生すると、オペアンプ１５のＲｅｓ電位が調整され、ＩＣ駆動出力１０の電位が制御される。これにより駆動出力配線２３の電圧降下と走査配線の端部３２の電圧降下がキャンセルされ、電流の大きさに拘わらず、マトリクスパネル内の電子放出素子３３の手前における走査配線の電位が一定に保たれる。しかも、先に述べたとおり、補償配線２５と駆動出力配線２３の抵抗比はエッチング条件のばらつきの影響を受けないため、電圧降下を高精度に補正可能である。

なお、パネル補正抵抗２６の抵抗値は走査配線の端部３２の抵抗値と同一である必要はない。パネル補正抵抗２６と走査配線の端部３２の抵抗比が、補償配線２５と駆動出力配線２３の抵抗比ｃに一致していればよい。演算回路３１のゲインＫをｃの逆数に設定することにより、駆動出力配線２３および走査配線２の端部３２における電圧降下量を正確に求めることができる。

＜第３実施形態＞
図９および図１０を参照して、この発明の第３実施形態に係る駆動回路について説明する。図９は本実施形態のフレキシブル基板の構成を示す図であり、図１０は駆動回路の回路構成を示す図である。

第１実施形態では、補償配線２５の長さを駆動出力配線２３の代表的な長さ（たとえば平均値）に合わせている。駆動出力配線２３の長さの違いがわずかであれば、その方法は特に問題とならない。ただし、駆動出力配線２３の長さの違いが大きい場合、あるいは、より正確な電圧降下補正が要求される場合には、チャネルごとの長さの違いを考慮する必要がある。そこで第３実施形態では、チャネルごとの長さの違いをフィードバック制御により補正する。その他の構成は第１実施形態のものと同様であるため説明を省略し、ここでは第３実施形態に特有の構成を中心に説明を行う。

図９に示すように、駆動用ＩＣ２２は、チャネルごとに、出力端子（ＩＣ駆動出力１０）とＦＢ（フィードバック）端子５０を有している。出力端子１０には駆動出力配線２３が接続され、ＦＢ端子５０にはＦＢ配線５１が接続されている。ＦＢ配線５１は、同一チャネルの駆動出力配線２３に合流している。以下、ＦＢ配線５１と駆動出力配線２３とが合流する点を電位検出点５２とよぶ。ＦＢ配線５１は、駆動出力配線２３上の電位検出点５２の電位を検出し、駆動用ＩＣ２２にフィードバックするためのラインである。ここで、各チャネルにおける電位検出点５２の位置は、電位検出点５２とＦＰＣ出力２３ａ（駆動出力配線２３の表示パネル側の端）の間の配線の長さがすべてのチャネルで同じになるように、決められている。そして、補償配線２５の抵抗値は、電位検出点５２とＦＰＣ出力２３ａの間の配線の抵抗値と同一または比例するように設定される。

前述の第１実施形態（図７）の駆動回路は、ＩＣ内で、ＭＯＳＦＥＴ１２のドレイン電位をオペアンプ１５にフィードバックする構成である。これに対して、第３実施形態（図１０）の駆動回路は、駆動出力配線２３上の電位検出点５２の電位を、ＦＢ配線５１を介してオペアンプ１５にフィードバックする。これにより、ＩＣ内部のオン抵抗に起因する電圧降下に加えて、出力端子１０から電位検出点５２までの配線抵抗による電圧降下も補正される。すなわち、出力端子１０から電位検出点５２までの配線長（配線抵抗）はチャネルごとに異なるが、その違いはフィードバック補正によって吸収されるので、問題とならないのである。

そして、電位検出点５２とＦＰＣ出力２３ａの間の配線抵抗による電圧降下に関しては、第１実施形態で述べたように、補償配線２５両端の電位差に対応した演算回路出力をオペアンプ１５のプラス入力に供給することで、補正することができる。

このように、第３実施形態の構成によれば、フレキシブル基板上の配線長がチャネルごとに異なっている場合でも、精度よく電圧降下を補正することができる。なお、第３実施形態の駆動回路に対して、第２実施形態のパネル補正抵抗を組み合わせれば、さらに電圧降下補正の精度を向上することができる。

＜第４実施形態＞
上記、第１〜第３の実施形態では、画像表示装置のマトリクスパネルを駆動する方法について述べたが、同じ、フレキシブル基板（ＦＰＣ）上に走査駆動部５を搭載する構成を用いて、液晶表示装置のＬＥＤバックライトの駆動を行うと、バックライトの輝度むらを抑えながら、ローコスト線順次駆動が可能となる。図１２Ａ及び図１２Ｂは、液晶表示装置のＬＥＤバックライトの駆動を行う構成を示す図であり、図１２Ａは平面図、図１２Ｂは断面図である。

液晶表示装置のＬＥＤバックライトは、ＬＥＤマトリクス６１、制御部６６、ライン駆動部６７、カラム駆動部６８を備えている。ライン駆動部６７とカラム駆動部６８はそれぞれＩＣ（集積回路）で構成されている。

ＬＥＤマトリクス６１は、複数のＬＥＤブロック６４（ＬＥＤをシリーズ接続したもの）が配置され、液晶パネル６５の裏面で液晶パネルに合わせて発光させることにより所望の画像を表示する。

ＬＥＤマトリクス６１上のＬＥＤブロック６４は、ライン選択配線６２とカラム選択配線６３によってマトリクス駆動される。各ライン選択配線６２は、抵抗を介してライン駆動部６７の出力端子に接続される。また各カラム選択配線６３は、カラム駆動部６８の出力端子に接続される。

制御部６６がライン駆動部６７とカラム駆動部６８を制御し、ライン選択配線６２とカラム選択配線６３の間に抵抗６９を介して、たとえば数十ボルトの駆動電圧を印加することにより、ＬＥＤブロック６４を発光させる。液晶パネル６５の映像に合わせて、ＬＥＤブロックを発光させることにより、画面の明るい箇所を明るく発光させ、また、画面の暗い箇所を暗く発光させることにより映像に合わせた輝度制御（ローカルディミング）が可能となる。

この実施形態では、カラム選択配線６３に切り替えるタイミング、選択時間と、ライン選択配線６２に電圧を印加するタイミングを、制御部６６が制御することにより、映像に同期して輝度制御を行う。

上述したＬＥＤブロック６４の発光により得られる明るさは、ＬＥＤブロック６４印加電圧（抵抗６９により制御されたＬＥＤブロック６４印加電流）によって決まる。したがって、正確でばらつきの無い輝度特性を得るために、ＬＥＤブロック６４の駆動電圧（駆動電流）の正確な制御が重要となる。

（駆動部）
ライン駆動部６７は、一または複数のライン選択配線６２を選択するための駆動回路である。ライン駆動部６７は、選択するライン選択配線６２にはマイナス数十Vの選択電位
を印加し、それ以外のライン選択配線６２にはＧＮＤ電位を印加する。選択するライン選択配線６２を順次切り替えることによって、垂直方向のＬＥＤブロック６７の選択が実現される。このライン駆動部６７は、集積回路によって構成されている。

カラム駆動部６８は、入力画像信号に基づき、カラム選択配線６３を選択し、また、選択時間を制御し、各ＬＥＤブロック６４の発光量を制御する駆動回路である。

以上、述べたＬＥＤマトリクスの駆動方法において、ライン駆動部６７、カラム駆動部６８を、第１〜第３の実施形態で述べた走査駆動部５および変調駆動部６の回路構成を用いて実現することにより、フレキシブル基板および、そのばらつきの影響の補正が可能となる。その結果、ＬＥＤブロック６４に印加する電圧（電流）を正確に制御できるため、正確な輝度制御が可能となり、高精細な映像表現が可能となる。

図１は、第１実施形態のフレキシブル基板を示す図である。 図２Ａは、画像表示装置の平面図であり、図２Ｂは、画像表示装置の断面図である。 図３は、走査駆動部のブロック図である。 図４は、従来のバッファスイッチの回路構成を示す図である。 図５は、走査配線を駆動する時の信号波形を示す図である。 図６は、第２実施形態のフレキシブル基板と回路基板を示す図である。 図７は、第１実施形態の駆動回路の回路構成を示す図である。 図８は、第２実施形態の駆動回路の回路構成を示す図である。 図９は、第３実施形態のフレキシブル基板を示す図である。 図１０は、第３実施形態の駆動回路の回路構成を示す図である。 図１１は、従来のフレキシブル基板を示す図である。 図１２Ａは、液晶バックライトを駆動する構成を示す平面図であり、図１２Ｂは、液晶バックライトを駆動する構成を示す断面図である。

１ マトリクスパネル（表示パネル）
１Ａ リアプレート
２ 走査配線
３ 変調配線
３Ａ 電子放出素子（表示素子）
３Ｂ フェースプレート
３Ｃ 蛍光体
４ 制御部（制御回路）
５ 走査駆動部
６ 変調駆動部
７ シフトレジスタ部
８ バッファスイッチ
９ フィードバックアンプ
９Ａ フィードバック入力
９Ｂ フィードバックスイッチ
１０ ＩＣ駆動出力（出力端子）
１１ ＭａｉｎＮｃｈＭＯＳＦＥＴ
１２ ＭａｉｎＰｃｈＭＯＳＦＥＴ
１３ フィードバック用ＮｃｈＭＯＳＦＥＴ
１４ ＡＭＰ＿ＮｃｈＭＯＳＦＥＴ
１５ フィードバック用オペアンプ（フィードバック制御回路）
１６、１７ 共通配線
２０ プリント基板（回路基板）
２１ 電源・制御信号配線
２２ 駆動用ＩＣ
２３ 駆動出力配線（接続配線）
２３ａ ＦＰＣ出力
２４ ポリイミドフィルム
２５ 補償配線（第１抵抗）
２６ パネル補正抵抗（第２抵抗）
３１ 演算回路
３２ 走査配線の端部
３３ 電子放出素子（表示素子）
４１、４２、４３、４４ 抵抗
５０ フィードバック端子
５１ フィードバック配線（ライン）
５２ 電位検出点

Claims (9)

1. 表示素子および前記表示素子に接続される配線を有する表示パネルを駆動するための駆動回路であって、
   前記表示素子を駆動するためのＩＣと、
   前記ＩＣと前記配線との間を接続する接続配線と、
   前記接続配線と同じプロセスで形成された第１抵抗と、を有するフレキシブル基板を備えており、
   前記ＩＣは、前記接続配線における電圧降下を補償する補償回路を有しており、
   前記補償回路は、前記第１抵抗に、前記接続配線に流れる電流もしくは該電流と対応する電流を流すことによって前記接続配線における電圧降下を補償するための信号を得るものである駆動回路。
2. 前記表示パネルは、複数の表示素子と、該複数の表示素子それぞれに接続される複数の配線と、を有しており、
   前記ＩＣは、前記複数の配線の各々に対応する複数の出力端子を有しており、
   複数の接続配線が前記複数の出力端子の各々と前記複数の配線の各々を１対１に接続しており、
   前記第１抵抗は、前記ＩＣを挟んで、前記複数の接続配線とは反対側に配置されている請求項１に記載の駆動回路。
3. 前記補償回路は、
   前記ＩＣの出力電位を目標電位に保つフィードバック制御回路と、
   前記接続配線に流れる電流もしくは該電流と対応する電流が前記第１抵抗に流れたときの、前記第１抵抗の両端の電位差から、前記接続配線における電圧降下を補償するための信号を求める演算回路と、を備え、
   前記接続配線における電圧降下を補償するための信号によって、前記目標電位が調整される請求項１または２に記載の駆動回路。
4. 前記第１抵抗は、前記接続配線の抵抗値と同一または比例する抵抗値を有している請求項１乃至３のいずれかに記載の駆動回路。
5. 前記ＩＣに対して信号を出力する制御回路と、
   該制御回路を保持する回路基板と、
   前記第１抵抗と直列に接続する第２抵抗と、を有しており、
   前記第２抵抗は前記回路基板に配置されている請求項１乃至４のいずれかに記載の駆動回路。
6. 前記第２抵抗は、前記接続配線と前記表示素子の間の前記配線の抵抗値と同一または比例する抵抗値を有している請求項５に記載の駆動回路。
7. 前記接続配線に設けられた電位検出点の電位を前記フィードバック制御回路にフィードバックするラインをさらに備えており、
   前記第１抵抗は、前記電位検出点と前記接続配線の前記表示パネル側の端部の間の前記接続配線の抵抗値と同一または比例する抵抗値を有している請求項３に記載の駆動回路。
8. 前記電位検出点から前記接続配線の前記表示パネル側の端部までの長さがすべての接続配線で同じになるように、各接続配線の電位検出点の位置が決められている請求項７に記載の駆動回路。
9. 請求項１乃至８のいずれかに記載の駆動回路と、
   前記駆動回路によって駆動される表示パネルと、を備える表示装置。

Images