JPH0381737A - 液晶表示装置 - Google Patents

液晶表示装置

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JPH0381737A
JPH0381737A JP2165881A JP16588190A JPH0381737A JP H0381737 A JPH0381737 A JP H0381737A JP 2165881 A JP2165881 A JP 2165881A JP 16588190 A JP16588190 A JP 16588190A JP H0381737 A JPH0381737 A JP H0381737A
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Nathan R Whetten
ネイザン・レイ・ウェットン
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General Electric Co
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は液晶表示装置（ＬＣＤ）　、更に具体的に云
えば、複数個のセル又は画素を有し、各々のセルが、何
れもレーザによって可溶性のリンクによって表示装置に
接続された冗長な電界効果トランジスタ（ＦＥＴ）及び
画素アドレス線に対する冗長な交差構造を有する新規な
液晶表示装置に関する。
液晶表示装置は典型的には１対の平坦なパネル（普通は
硝子基板とカバー硝子）で構成され、ダイクロイック染
料のゲスト／ホスト系又は捩れネマチック組成物の様な
ある量の液晶材料がその間に密封されている。平坦なパ
ネルの一方の上には導電材料を配置するのが普通であり
、内面を略完全に覆って「アース平面」電極を形成する
。酸化インジウム錫（ＩＴＯ）の様な透明な導電材料で
形成した複数個の電極が反対側のパネルの上に配置され
、普通は−様な列及び行に分けて配置されて、Ｘ−Ｙマ
トリクス構造を形成する。これらの電極は一般的に「画
素」電極と呼ばれる。従って、液晶表示装置では、典型
的なセル又は画素は、画素電極とアース電極の間に配置
された液晶材料を含んでおり、２つの平坦なパネルの間
に配置されたキャパシタを実効的に形成する。ディジタ
ル時計又は計算器の表示装置に於ける様に、液晶表示装
置を反射光によって動作させる場合、反対側のパネル（
ＩＴＯ電極をその上に設けた）だけを透明にすればよい
。他方のパネルには反射面を形成する。液晶表示装置を
透光性にする場合、両方の平坦なパネルを透明にすべき
であり、アース平面電極も（ＩＴＯ等の様な）透明な材
料で形成すべきである。
薄膜電界効果トランジスタ（ＦＥＴ）の様な半導体スイ
ッチが各々の画素と一体に形成されていて、表示装置内
の画素の動作を制御する。ＬＣＤでは、ＦＥＴは、その
寸法を小さくすることが出来ること、消費電力が少ない
こと、スイッチング速度が好ましいこと、作り易さ並び
に普通のＬＣＤ構造との両立性の点で好ましい。
個々の画素のＦＥＴとの電気的な連絡は、画素の各々の
行（又は列）に対して典型的に１つずつ設けられる複数
個のＸアドレス線又は走査線と、画素の各々の列（又は
行）に対して１つずつ設けられる複数個のＹアドレス線
又はデータ線とによって行なわれる。走査線は画素のＦ
ＥＴのゲート電極に接続するのが普通であり、データ線
はソース電極に接続するのが普通である。各々のＦＥＴ
のドレイン電極が画素電極に接続される。十分な大きさ
の電圧を１本の走査線に印加して、その走査線に対応す
る行にあるＦＥＴを導電状態に切換えることにより、個
々の画素をアドレスすることが出来る。データ線に対応
する列にあるＦＥＴがオン状態にある間に、データ線に
データ電圧が印加されると、画素のキャパシタが充電さ
れ、走査線の電圧がＦＥＴをターンオフするレベルまで
下がった後、データ電圧を記憶する。表示装置の各々の
画素をこの様にして個別にアドレスすることが出来る。
画素電極に印加されたデータ電圧の大きさに応じて、液
晶材料の光学的な性質が変化する。データ電圧の大きさ
は、画素を光が全く透過しない（オフ）、画素を透過す
る光が最大である（オン）又は中間のグレースケール・
レベルの透光性を持つ様にすることが出来る。
（アドレス線が互いに交差する場所での）デ−タ線と走
査線の間の短絡、ＦＥＴ内部での短絡、及びＦＥＴと走
査線又はデータ線の間の短絡が、非晶質シリコンの液晶
表示装置の動作に悪影響を及ぼす欠陥の主な源である。
ＩＴＯが、画素と隣接するアドレス線の間に間隔を設け
る程完全にエツチングによって除かれていない場所では
、画素電極のＩＴＯとデータ線及び走査線のアドレス線
の間にも短絡が起り得る。
走査及びデータのアドレス線は、その交差位置では、窒
化シリコン（ＳＬＮ）の様な絶縁材料の薄層によって互
いに絶縁されている。装置を製造する際、絶縁層に誤っ
て起り得る孔を介して、データ線及び走査線が交差位置
で互いに短絡することがある。典型的には、データ線及
び走査線のメタライズは、方法の異なる工程の間のスパ
ッタリングによって沈積される。従って、最初に沈積さ
れたメタライズ部と接触して形成された絶縁層の孔又は
開口の中に、後から沈積するメタライズ部が沈積される
。
画素に関連したＦＥＴにも、開路及び短絡の様な欠陥が
起り得る。例えば、ＳＬＮ層がＦＥＴのゲートを非晶質
シリコン層から絶縁する。ＦＥＴのソースに対してＦＥ
Ｔのゲートに十分な大きさ及び正しい極性の電圧が印加
された時、この非晶質シリコン層の中に出来る、ＦＥＴ
のソース及びドレイン領域の間の導電チャンネルがエン
ハンスメント状態になる。ＦＥＴのＳｉＮ絶縁層に開口
が存在すると、ゲート又は走査線と対応するデータ線の
間にＦＥＴを通って導電通路が出来ることがあり、この
通路がこのＦＥＴに関連する画素の動作に悪影響を及ぼ
す。
ＦＥＴ内部の短絡の問題は、各々の画素に対して冗長な
又は補助のＦＥＴを設けることによって対処することが
出来る。然し、この方策はある欠点がある。大抵の画素
は２つ目のＦＥＴを必要としないことがある。２つ目の
ＦＥＴは常に画素電極とデータ及び走査線の間に接続さ
れているから、その為に余分の静電容量が存在すること
になり、これがデータ線のＲＣ時定数が増加する為に、
装置の動作速度を下げることがある。表示面積が大きく
なるにつれて、この問題は尚更重大になる。
アドレス線が長くなれば、線の抵抗値が増加し、画素キ
ャパシタは充電するのに一層長い時間がか＼る。更に、
両方のＦＥＴが常に接続されていて、２つのＦＥＴの一
方に欠陥があれば、欠陥は顕微鏡で見ることも出来ない
から、どちらのＦＥＴに欠陥があるのか突止めることが
出来ないことがある。従って、良いＦＥＴがアドレス線
から切断される惧れがある。即ち、不良のＦＥＴを電気
的に隔離しようとする時、ＦＥＴを走査及びデータ線に
接続する金属線が、公知のレーザ蒸発方法によって切断
される。
従って、この発明の主な目的は、上に述べた欠点のない
新規なＬＣＤ構造を提供することである。
この発明の別の目的は、必要がなければ、ＬＣＤの正常
の動作に影響しない様に、ＬＣＤから電気的に隔離され
た補助ＦＥＴを設けることである。
この発明の別の目的は、必要がなければ電気的に開路し
ている様な冗長な走査及びデータ線の交差部を設けるこ
とである。
この発明の別の目的は、補助ＦＥＴを接続すると共に、
冗長な走査線及びデータ線の交差部を閉じ、過大な方法
の工程を使わずに、ＬＣＤ装置の製造中に効率よく形成
することが出来、素早く且つ容易に作動することの出来
る様なレーザによって可溶性のリンクを提供することで
ある。
この発明の上記並びにその他の目的、特徴及び利点は、
以下図面について詳しく説明する所から明らかになろう
。図面全体にわたり、同様な部分には同じ参照数字を用
いている。
発明の要約 この発明では、液晶表示装置の各々の画素が、画素の動
作を制御する１次ＦＥＴと補助ＦＥＴとを持ち、両方の
ＦＥＴが画素と共に一体に形成されている。１次ＦＥＴ
も補助ＦＥＴも、ソース電極が液晶表示装置のデータ線
に接続され、ドレイン電極が画素の透光電極に接続され
ている。１次ＦＥＴのゲート電極は液晶表示装置の１本
の走査線に接続される。補助ＦＥＴのゲート電極は、１
次ＦＥＴが接続されいる１本の走査線に隣接した別の走
査線に、１次ＦＥＴが不良であった場合に、レーザによ
って可溶性のリンクによって接続することが出来る。補
助ＦＥＴのゲート電極は他の走査線から電気的に隔離さ
れており、十分なエネルギ及び持続時間を持っレーザ光
パルスがレーザによって可溶性のリンクに入射した時に
だけ、他方の走査線に接続される。不良の１次ＦＥＴの
ゲート電極は、レーザによる蒸発によって、ゲート電極
と１本の走査線の間の接続を切断することにより、この
１本の走査線から電気的に隔離することが出来る。
Ｘ−Ｙマトリクス構造を形成する様に−様な列及び行に
分けて配置された複数個の画素を有する液晶表示装置が
、液晶表示装置にわたって略一方向に伸びる複数個の走
査線と、この走査線の一方向に対して略垂直な方向に伸
びる複数個のデータ線とを有し、各々のデータ線が交差
位置で各々の走査線と交差すると共に、絶縁層によって
走査線から隔てられている。この発明では、液晶表示装
置が交差位置で各々の走査線及びデータ線に対する冗長
な交差部を有する。各々の冗長な交差部は開路を有し、
交差位置で走査線及びデータ線が短絡した場合、この開
路は、レーザによって可溶性のリンクによって閉じ、こ
の交差位置を迂回する分路を作ることが出来る。冗長な
交差部が夫々の走査線及びデータ線に接続される点の間
にある場所で、レーザ蒸発によって、走査線及びデータ
線を切断することにより、この交差位置は走査線及びデ
ータ線から電気的に隔離することが出来る。
好ましい実施例の詳しい説明 第１図は複数個の画素１２で形成された液晶表示装置１
０の一部分の簡略平面図である。普通、画素１２は−様
な列及び行に分けて配置され、Ｘ−Ｙマトリクス構造を
形成する。普通の液晶表示装置は典型的には電界効果ト
ランジスタ（ＦＥＴ）１４の様な半導体スイッチを持っ
ており、これが各々の画素１２と一体に形成されて、液
晶表示装置にある画素の透光特性の動作を制御する。電
気信号が複数個のＸアドレス線又は走査線１６及び複数
個のＹアドレス線又はデータ線１８を介してＦＥＴ　　
１４及び画素１２に伝達され、像を表示する。典型的に
は、画素の各々の行に対して１本の走査線１６があり、
画素の各々の列に対して１本のデータ線１８がある。普
通、走査線１６は表示装置にわたって一方向に伸び、典
型的にはデータ線１８は走査線に対して略垂直な方向に
伸びる。
然し、画素が千鳥形であれば、走査線及びデータ線は上
下に動いても又は蛇行してもよい（望ましくない配置）
。走査線１６及びデータ線１８は交差部と呼ばれる位置
２０で互いに横切る。第２図に一番よく示されている様
に、走査線１６及びデータ線１８は交差部２０で、絶縁
層２２、好ましくは窒化シリコン（ＳＬＮ）層によって
互いに電気的に隔離されている。走査線及びデータ線は
、ＳＬＮ、非晶質シリコン（ａ−ＳＬ）及びドープされ
たａ−ｓｉの「サンドイッチ」形構造を必要とするＦＥ
Ｔと同じ方法の工程の作用を受けることが好ましいから
、ａ　　ｓｉの２番目の層２４、ドープしたａ　　ＳＬ
の３番目の層２５を走査線及びデータ線の間に沈積する
ことが出来る。
次に第１図と、第１図の１個の液晶セル２６の詳しい平
面図である第３図について説明すると、各々のＦＥＴ　
　１４のゲート電極２８及びソース電極３０が走査線１
６及びデータ線１８に夫々接続され、光信号に変換する
為に、走査線及びデータ線からの電気信号を画素１２に
伝達する。各々のＦＥＴ　　１４のドレイン電極３２が
、酸化インジウム錫（ＩＴｏ）の様な透光材料で作られ
た画素電極３４に接続される。ＦＥＴ　　１４並びに画
素１２の一部分の断面図が第４図に示されている。
ＦＥＴのゲート電極３６、データ線１８及び画素電極３
４が、公知の写真製版技術により、硝子基板３８の上に
形成される。水素化窒化シリコン（ＳＬＸ　Ｎｙ　：　
Ｈ）層４０がゲート３６の上に沈積され、水素化非晶質
シリコン（ａ　　Ｓｉ：Ｈ）層４２が窒化シリコン層４
０の上に沈積される。その後、層４０．４２は第４図示
す様なパターンにする。水素化非晶質シリコンの強くド
ープした層４４が層４２の上に形成され、ソース領域４
４ａ及びドレイン領域４４ｂを形成する様なパターンに
定める。窒化シリコン層４０及び非晶質シリコン層４２
は、窒化シリコン層４０を製造する為に、ＮＨ３を追加
した５ＬＨ４を使ったプラズマ強化化学反応気相成長（
ＰＥＣＶＤ）により、１回のポンプダウンで沈積するこ
とが好ましい。ポンプダウンのＮＨ３を燐（ＰＨ３）に
置換えて、Ｎ十層４４を形成することが出来る。ＰＥＣ
ＶＤ過程は約３００℃の基板温度で行なうことが好まし
い。
ガスを分解する為の高温の代りにプラズマを用いると、
普通のＣＶＤよりもずっと低い基板温度で、品質のよい
被膜を沈積することが出来る。水素がａ’−Ｓ；層４２
，４４のぶらさがった結合部を不活性化して、品質の高
い半導体材料を作る。この低温方法は硝子基板３８を使
える様にする。
ソース電極３０が沈積され、データ線１８及びソース領
域４４ａと接触する様にパターンを定める。ドレイン電
極３２を沈積し、ドレイン領域４４ｂ及び画素電極３４
と接触する様にパターンを定める。遮光材料の層４６を
ＦＥＴの上に形成して、ＦＥＴの導電チャンネル４８（
第４図に破線で区切って示す）に光が吸収されない様に
する。
こう云う光が吸収されると、光導電の漏れを招き、画素
の正しい動作を乱す。硝子層５０が液晶表示装置１０を
覆っている。従って、ＦＥＴ及び画素が硝子基板３８及
びカバー硝子５０の間に挟み込まれている。液晶表示装
置１０にある全ての画素に共通のアース平面電極５２が
、画素電極３４からある間隔を置いて、カバー硝子５０
の上に形成される。電極３４．５２の間の容積５４が液
晶材料で埋められ、液晶表示装置１０の周縁で、カバー
硝子５２が封じ（図に示してない）によって硝子基板３
８に結合される。第５図のセルの等価回路に示す様に、
電極３４．５２は、ＦＥＴ　　１４とアース電位の間に
接続された画素キャパシタ５６を実効的に形成する。
動作について説明すると、正しい極性及び大きさの走査
線電圧を走査線１６に印加して、ａｓｈ：Ｈ層４２を横
切って、ソース領域４４ａ及びドレイン領域４４ｂの間
にある導電チャンネル４８をエンハンスメント状態にす
ることにより、個別の画素１２をアドレスすることが出
来る。走査線電圧が存在する間に、データ線１８にデー
タ電圧が印加されると、データ電圧の存在する間、画素
キャパシタ５６が充電され、画素キャパシタ５６は、走
査線電圧が、導電チャンネル４８を空乏状態にして、Ｆ
ＥＴ　　１４を非導電状態に切換えるのに十分なレベル
に下がった後、電荷を記憶する。この手順を周期的に繰
返して、画素キャパシタ５６の電荷をリフレッシュし、
ＬＣＤの像を維持すると共に、表示のちらつきを防止す
ることが出来る。
ＬＣＤ像はｌｌ１ｌｓ又はそれ未満毎に約１０回リフレ
ッシュすることが好ましい。画素１２を透過する光量は
、画素電極３４に印加されたデータ線電圧と画素キャパ
シタ５６の電荷の大きさの関数である。よく起る１つの
問題は、窒化シリコン層４０はその中に孔を形成しがち
であり、それによってゲート３６と非晶質シリコン層４
２の間に短絡が生じ、その為、走査線１６と画素電極３
４の間に導電通路が出来、それが画素１２の動作に悪影
響を及ぼすことである。
この発明では、各々の画素の動作を交代的に制御する為
に１次ＦＥＴ及び補助ＦＥＴを設ける。
第６Ａ図について説明すると、１次ＦＥＴ　　１４′の
ゲート電極２８′が通常走査線１６′ａに接続されてい
る。ＦＥＴ　　１４’　のソース電極３０′及びドレイ
ン電極３２′が、夫々データ線１８′　ａ及び画素電極
３４′に接続されている。
補助ＦＥＴ　　５ｇのソース電極６０は、１次ＦＥＴの
ソース電極３０′と同じデータ線１８′に接続すること
が好ましく、ドレイン電極６２は画素電極３４′に接続
される。当業者であれば、ＦＥＴ装置は対称性を持ち、
ソースとドレインを取替えることが出来ること、並びに
ソースとドレインと云う呼び名は、説明の便宜に過ぎな
いことを承知していよう。この発明の場合も同じである
。補助ＦＥＴ　　５８のゲート電極６４が、レーザによ
って可溶性のリンク６６により、走査線１６’ｂから電
気的に隔離されている。ゲート電極６４は、必要がなけ
れば（例えば、１次ＦＥＴ　　１４’が不良でなければ
）走査線１６′ｂに接続されない。
この為、２番目のＦＥＴが常に作動状態にあって、画素
電極３４′に接続されている場合に起る様な動作速度の
低下と云う悪影響が防止される。更に、両方のＦＥＴが
常に接続されていて、一方が不良であって、画素１２′
の動作に悪影響を及ぼす時、その欠陥は顕微鏡でも見る
ことが出来ないことがあるし、或いはその他の欠陥検出
手段によって検出することが不可能であることがあるか
ら、どちらのＦＥＴが不良であるかを定めるのは必ずし
も可能ではない。従って、良いＦＥＴのゲートをレーザ
による蒸発によって、走査線から切離して、不良と考え
られるＦＥＴを電気的に隔離することにより、この良い
ＦＥＴが遮断される慣れがある。
１次ＦＥＴ　　１４’が不良であって、レーザによって
可溶性のリンク６６が作動された場合、補助ＦＥＴ　　
５８が走査線１６′ｂに接続される。
これは走査線１６′　ａの直ぐ隣りの走査線である。
この発明のこう云う一面は、回答重要な問題になるもの
とは考えられない。それは、所望の表示の分解能に応じ
て、表示区域の１吋当たり、１００個乃至２００個と云
う多数の画素があり、補助ＦＥＴ　　５８が１次ＦＥＴ
　　１４’　とは異なる走査線から制御されても、問題
にならないからである。
補助ＦＥＴ　　５８のゲート電極６４は、ＦＥＴ５８の
ゲート金属からの金属線を走査線１６′ａの方に伸ばし
、この金属線をレーザによって可溶性のリンクを用いて
走査線と接続することにより、走査線１６′　ａに接続
しても同じである。然し、この構成にすると、更に複雑
なフォトレジスト・マスクのパターンぎめを必要とし、
第６ａ図に示す配置よりも、−層多くの金属の沈積を必
要とし、そして最も重要なこと〜して、表示区域の寸法
が、第６Ａ図に示すものに較べて、余分のメタライズの
為に減少する。更に、ＦＥＴ　　５８を走査線１５／　
　ａに接続するのに要するメタライズ線が、ＦＥＴ　　
５ｇを走査線１６′ｂに接続するのに要する線よりも大
きいから、線が一層長いことによって、開路又は短絡と
云う欠陥の確率が増加する。
補助ＦＥＴ　　５８は、液晶セル２６′内の他の場所に
あってもよいが、表示区域の縮小、製造の両立性と簡単
さ、及び欠陥の確率の増加の様な因子をＦＥＴの配置に
ついて考慮しなければならない。
レーザによって可溶性のリンク６６はソース電極６０と
データ線１８′ａの間（第６Ｂ図）又はドレイン電極６
２と画素電極３４′の間（第６Ｃ図）に配置しても、こ
の発明の目的を達成することが出来る。現在、レーザに
よって可溶性のリンク６６はゲート電極６４と走査線１
６′　ｂの間に配置して（第６Ａ図）、走査線の容量を
最小限に抑える共に、製造し易くし、表示区域を最大に
するのが最もよいと考えられる。レーザによって可溶性
のリンクの構造の細部及び可溶性のリンクを作動する方
法は、後で詳しく説明する。
この発明の別の一面として、走査線１６′に対して冗長
な交差部６８を設けると共に、データ線１８′に対して
冗長な交差部７０を設けて、窒化シリコン層２２（第３
図参照）に孔が形成されたことにより、走査線１′６′
　とデータ線１８′の間に短絡が存在する様な場合、不
良の交差部２０（第６Ａ図乃至第６Ｃ図）を側路する。
冗長な交差部６８．７０は何れも、交差部２０を分路す
る導電ストリップに接続されたレーザによって可溶性の
リンク７２．７３を有する。従って、交差部６８．７０
は通常は開路であって、不良の交差部２０の為に必要と
ならなければ、液晶表示装置の動作に悪影響を及ぼさな
い。交差部２０が不良になると、レーザによって可溶性
のリンク７２，７３を作動して、冗長な交差部６８．７
０を閉じることが出来る。その時、冗長な交差部がデー
タ線及び走査線と接続される、交差部２０の両側にある
接続点の場所でのレーザによる蒸発により、走査線１６
′　ａ及びデータ線１８′　ａを切断することにより、
交差部２０は液晶表示装置から電気的に遮断することが
出来る。冗長な交差部のメタライズ部の幅は約５ミクロ
ン未満、好ましくは約３ミクロンにすべきである。冗長
な交差部６８，７０のメタライズ・パターンが第６Ａ図
では略矩形であるとして示されているが、表示面積を最
大にし、メタライズ部を最小限に抑え、線の抵抗を小さ
く抑え、製造の両立性と簡単さを保ち、開路及び短絡の
様な欠陥の確率を下げると云う制約の範囲内で、この他
の形状及び線の寸法を用いてもよい。
第７Ａ図乃至第７Ｃ図は、第６Ａ図の液晶表示装置の部
分を形成する為の製造工程を示す。第７Ａ図は第１のメ
タライズ・パターンを示す。冗長な走査線導体構造を使
う時、このパターンがＦＥＴゲート３６′及び関連する
走査線の下側レベルのメタライズ部１６′ａ及び１６′
ｂを形成する。
この構造が１９８９年２月１４日に付与された米国特許
筒４，８０４．９５３号に記載されている。
このメタライズ・パターンは、走査線の冗長な交差部６
８、レーザによって可溶性のリンク７３に対する金属部
分７３ａ及び下側レベルのデータ線のメタライズ部１８
′ａ及び１８’ｂ（冗長なデータ線の導体構造を用いる
場合）をも含む。このメタライズ・パターンを形成する
には、不透明な基板又は硝子基板３８′の上に金属、好
ましくはチタン（Ｔ１）の様な耐高温金属をスパッタリ
ングする。金属パッド７４を画素電極３４′と接触する
様に沈積して、ＦＥＴのドレイン電極と画素電極３４′
の間の電気接続を後で容易にすることが出来る。冗長な
交差部６８は、後で詳しく説明するが、レーザによって
可溶性のリンク７２（第６Ａ図）を後で形成するタブ７
６．７８の間に開路を形成する様にセグメント状になっ
ている。同様に、補助ＦＥＴのゲート電極６４が、後で
説明するが、レーザによって可溶性のリンク６６（第６
Ａ図）を後で形成するタブ７６．７８の間でセグメント
状になっている。タブ７６が走査線のメタライズ部１６
′ａ及び１６′ｂから伸びていて、それと一体に形成さ
れている。タブ７８が冗長な交差部６８及び補助ＦＥＴ
のゲート３６′から伸びていて、それらと一体に形成さ
れている。　第７Ａ図のメタライズ・パターンは約２，
０ＯＯＡの厚さであることが好ましい。メタライズ・パ
ターンをこれより薄手にしてもよいが、走査線及びデー
タ線の抵抗値の幾分の増加は避けられない。
この様に余分な抵抗が出来ることは、大形表示装置では
特に望ましくない。更に、メタライズ・パターンは一層
厚手にすることが出来るが、その場合、最初のメタライ
ズ・パターンの上に後続の材料の層を沈積する時、段を
カバーする問題にリスクが起る。更に、走査線及びデー
タ線に冗長な導体構造を使う場合、走査線及びデータ線
の最初に沈積する金属、又は走査線及び導電線の一番下
の導電部分は５乃至６ミクロンの幅にするか、或いはそ
の後で沈積する上側の走査線及びデータ線の導電部分が
、走査線及びデータ線の下側及び下側部分の間に沈積さ
れる幅の狭い絶縁ストリップのどちらか側に沿って、下
側の導電線部分と電気的に接触し得る位の幅にすること
が出来る。
ゲート３６′のメタライズ部は、第７Ａ図に寸法Ｗで示
した一番幅の広い場所で、約９ミクロンの幅であること
が好ましい。寸法Ｘ（第７Ａ図）で示した隣接するデー
タ線１８′ａ及び１８′ｂの間の距離は約０．１０ｍｍ
であり、寸法Ｙ（第７Ａ図）で示した隣接する走査線１
６′ａ及び１６’ｂの間の距離も約０．１（１＋ｍであ
る。最初のメタライズ・パターンを沈積してパターンぎ
めした後、絶縁層４０′、好ましくは窒化シリコン（Ｓ
ＬＮ）をＰＥＣＶＤによって沈積し、パターンを定めて
、第７Ｂ図の太い線７５内に区切った区域を形成する。
絶縁層４０′の厚さは約５００乃至１．５０ＯＡであっ
てよく、約１，５００Ａの厚さであることが好ましい。
厚さが約１，５００Åより厚くなると、ＦＥＴをターン
オンするのに要する電圧が増加し、層が約１．５０ＯＡ
より薄くなると、ＦＥＴの内部、又は交差部２０で走査
線及びデータ線の間に（短絡等の様な）欠陥が生ずる確
率が大きくなる。第７Ａ図のメタライズ・パターンの内
、絶縁層４０′の下にある部分が、第７Ｂ図では破線で
示しである。絶縁層４０’の絶縁部分８０が、中心バッ
チ領域８４から外向きに伸びて、データ線の下側レベル
のメタライズ部１８′ａ及び１８″ｂを部分的に覆うと
共に、絶縁部分８２が中心パッチ領域８４から外向きに
伸びて、走査線の下側レベルのメタライズ部１６′ａ及
び１６′ｂを部分的に覆う。領域８４がＦＥＴのゲート
絶縁物になると共に走査線及びデータ線の交差絶縁部に
なる。部分８０は、データ線の下側レベルの金属１８’
　ａ、１８’　ｂとデータ線の上側レベルの金属１８′
　ａ及び１８′ｂの間の中間層になるが、これは後で沈
積するものである。
部分８２は、走査線の下側レベルの金属１６′ａ及び１
６′ｂと、その後で沈積する走査線の上側レベルの金属
１６′　ａ及び１６′　ｂの間の中間絶縁層になる。こ
れらの中間絶縁層により、上側レベルのメタライズ部を
段の飛越しくこれは走査線及びデータ線に開路を作る惧
れがある）を生ぜずに、形成することが出来る様になる
。絶縁部分８０．８２は下側レベルの走査線及びデータ
線のメタライズ部より幅を狭くして、部分８０．８２ａ
の両側で、上側レベルの走査線及びデータ線のメタライ
ズ部が下側レベルの金属と接触出来る様にすべきである
。
半導体材料、好ましくは非晶質シリコン（ａ　−５Ｌ）
の第１の層４２′が、絶縁層４０′の上に約２．０ＯＯ
Ａの厚さに沈積され、層４０′（第７Ｂ図）と同じパタ
ーンに形成することが出来る。
第１の層４２′は、中心パッチ領域８４の上にだけ沈積
し、絶縁部分８０．８２の上に沈積しないことも出来る
。半導体材料、好ましくはａ−ＳＬの第２の層４４′が
、第１の層４２′の上に形成され、特定の導電度（Ｎ又
はＰ）を持つ様にドープされる。第２の層４４′厚さは
約５００Ａであることが好ましい。ドープされた層４４
′は、第１の層４２′及び絶縁層４０′と同じパターン
に形成することが出来る。
メタライズ部、好ましくはモリブデンの第２の層を層４
４′の上に沈積し、第７Ｃ図に示す様にパターンを定め
る。絶縁層４０′の下にある第１のメタライズ・パター
ンが破線で示されている。
第２のメタライズ・パターンは、データ線１８′ａ及び
１８′　ｂの上側レベルの金属、走査線１６／　　ａ及
び１６′　ｂの上側レベルの金属、冗長な交差部７０の
メタライズ部、１次ＦＥＴのソース電極３０′のメタラ
イズ部と補助ＦＥＴのソース電極６０のメタライズ部（
その両方がデータ線１ｇ　／　　ａのメタライズ部と一
体に形成されている）を含む。更に第２メタライズ・パ
ターンが、１次ＦＥＴのドレイン電極３２′のメタライ
ズ部、補助ＦＥＴのドレイン電極６２のメタライズ部、
（第７Ｃ図に破線で示す）冗長な交差部６８のタブ７６
．７８（第７Ａ図）を接続する為のレーザによって可溶
性のリンク７２の可溶性リンク部分７２ａ１及びＦＥＴ
５８のゲート電極６４を走査線１６′ｂの下側レベルの
メタライズ部１６′ｂに接続する、タブ７６．７８（第
７Ａ図）を接続する為のレーザによって可溶性のリンク
６６の可溶性リンク部分６６ａを含む。冗長な交差部７
０は、金属部分７３ａ（第７Ｃ図に破線で示す）と共に
レーザによって可溶性のリンク７３を形成するタブ８６
．８８の間に開路を形成する様にセグメント状になって
いることに注意されたい。タブ８６が冗長な交差部７０
から伸びていて、それと一体に形成されている。タブ８
８がデータ線１８′　ａの上側レベルのメタライズから
伸びていて、それと一体に形成されている。レーザによ
って可溶性のリンク６Ｂ、７２．７３の作動は後で説明
する。
第２のメタライズ層の厚さは、約６００Ｘ６００画素乃
至約１．２００Ｘ１，２００画素の範囲のマトリクス形
表示装置では、約１，０００乃至１０．０ＯＯＡ、好ま
しくは約４，０ＯＯＡである。この厚さは、こう云う寸
法の表示装置にとって十分な段のカバー及び導電度が持
つ様にすべきである。ドープされた非晶質シリコン層４
４′及び非晶質シリコン層４２′が、第７Ｃ図の第２の
メタライズ層によって形成されたマスクを介して異方性
エツチングにかけられる。この為、層４２’　　　４４
’　は第２のメタライズ層と同じパターンに定められる
。従って、第４図のソース領域４４ａと同様なソース領
域４４’ａ（図面に示してない）が、ソース電極のメタ
ライズ・パターン３０′及び６０の下に形成され、第４
図のドレイン領域４４ｂと同様なドレイン領域４４’ｂ
（図面に示してない）が、ドレイン電極のメタライズ・
パターン３２′及び６２の下に形成される。寸法Ｚ（第
７Ｃ図）で示した、ＦＥＴ　　１４’　のソースミ極３
０′　とドレイン電極３２′並びにＦＥＴ５８のソース
電極６０とドレイン電極６２の間の距離は、約５ミクロ
ン未満、好ましく約３ミクロンである。
冗長な交差部６８に対するレーザによって可溶性のリン
ク７２、並びに第８Ａ図の断面図で示す様に、補助ＦＥ
Ｔ　　５ｇのゲート電極６４を走査線１６′　ｂの下側
レベルの金属１６′ｂに接続する為のレーザによって可
溶性のリンク６６にも、同様な構造が使われている。タ
ブ７６．７８が第１のメタライズ・パターン（第７Ａ図
）と共に形成され、タブの間の不連続部９０によって、
開路を作る。タブ７６．７８はチタンであることが好ま
しい。前に述べた様に、絶縁物（好ましくは５ＬＮ）の
層４０’が不連続部９０を覆う様に沈積される。その後
、層４０′の上に非晶質シリコン層４２′を沈積する。
その後、層４２′の上にドープされた非晶質シリコンの
薄い層４４′を形成する。レーザによって可溶性のリン
ク部分６６ａ及び７２ａが第２のメタライズ・パターン
（第７Ｃ図）と共に形成され、タブ７６．７８に部分的
に重なっている。リンク部分５５ａ、７２ａはモリブデ
ンであることが好ましい。第８Ｂ図について説明すると
、タブ７６．７８の真上の位置で、リンク部分６６ａ／
７２ａに（第８Ａ図の矢印９２で示す）レーザ光パルス
が入射する時、レーザによって可溶性のリンク６８又は
７２が作動される。
微小爆発と似た破滅的な事象が起り、タブ７６゜７８の
分子が、レーザ光パルス９２が入射した場所の下にある
領域内の層４０’　、４２’　、４４’内の金属リンク
部分６６ａ／７２ａの分子と不規則に混ざり合う。こう
して、タブ７６．７８の間に電気通路が出来る。
第８Ｃ図はこの発明の別の実施例のレーザによって可溶
性のリンク６６’／７２’を示す。この実施例では、絶
縁層４０’及び非晶質シリコン層４２′及び４４′は、
何れかのタブ７６′　（又は７８′）の少なくとも一部
分が露出する様にパターンを定める。その時、金属部分
６６’ａ／７２　／　ａが、部分６６’　ａ／７２’　
ａが沈積された時、タブ７６′　（又は７８′）の露出
部分と直接的に接触する。このリンクを作動するには、
部分６６’　　ａ／７２’　　ａが層４０’、４２’、
４４’と露出していないタブ７８′　（又は７６′）と
部分的に重なる場所で、１個のレーザ・パルス９２′が
入射すればよい。前に述べた様に、レーザ・パルスが部
分６６’　　ａ／７２’　　ａに入射する時、破滅的な
事象が起り、金属タブ７８′の分子がリンク部分６６’
　　ａ／７２’　　ａの分子と混ざり合って、第８Ｄ図
に示す様に、タブ７６’、７ｇ’の間に電気通路を作る
。
冗長な交差部７０に対するレーザによって可溶性のリン
ク７３の断面図が第９Ａ図に示されている。リンク部分
７３ａは、第１のメタライズ層（第７Ａ図）の一部分と
して形成され、チタンであることが好ましい。タブ８６
．８８が第２のメタライズ層の一部分として形成され、
タブ８６゜８８の間の不連続部９４の為に、開路を作る
。タブ８６．８８はモリブデンであり、チタン部分７３
ａと部分的に重なる様に沈積される。第９８図について
説明すると、タブ８６．８８がリンク部分７３ａに重な
る場所で、レーザ光パルス（第９Ａ図の矢印９２で示す
）がタブ８６．８８の上に入射する時、レーザによって
可溶性のリンク７３が作動される。破滅的な事象が発生
して、リンク部分７３ａの金属分子が、レーザ光パルス
９２が入射した場所の下にある領域内の層４０’、４２
’　　　４４’内でタブ８６．８８の金属分子と混ざり
合う。こうして、タブ８６．８８の間に電気通路が出来
る。レーザによって可溶性のリンク７３は第８Ｃ図の別
の実施例と同様な構成にして、タブ８６又は８８の一方
を部分７３ａと接触する様に沈積し、タブ８６．８８の
他方を層４０’４２’　　　４４’の上に沈積してもよ
い。その場合、レーザによって可溶性のリンクを作動す
るには、１個のレーザ光パルスしか必要としない。レー
ザ光パルスのエネルギ・レベル及び持続時間は、レーザ
によって可溶性のリンクを構成する層の厚さの関数であ
る。然し、前に述べた好ましい厚さでは、各々の入射個
所に対して、０．１ミリジュ−ルのパルス１個当たりの
エネルギを持つ、パルス形キセノン・レーザからの１マ
イクロ秒のパルスが適当であることが判った。
当業者であれば、この発明がこ＼で説明した具体的な実
施例に制限されないことは容易に理解されよう。この発
明の範囲内で、以上の説明から、こ＼で図示して説明し
た以外の実施例や解像、並びにいろいろな変更が容易に
理解されようし、筋道を考えれば当然に考えられよう。
画素セルが図面では略四角の形として示しであるが、こ
の他の幾何学的な寸法及び形を用いてもよい。同様に、
データ線及び走査線が略垂直及び水平方向に伸びるもの
として示しであるが、斜交座標系とよく似た形のデータ
線及び走査線を使うことも可能である。この発明を好ま
しい実施例について詳しく説明したが、以上の説明がこ
の発明を例示するものに過ぎず、この発明を十分に開示
する為だけになされたものであることを承知されたい。
従って、この発明は特許請求の範囲の記載のみによって
限定されることを承知されたい。
【図面の簡単な説明】
第１図は従来のＦＥＴ駆動の液晶表示装置の一部分の簡
略平面図、 第２図は線２−２で切った第３図の走査線及びデータ線
交差部の断面図、 第３図は第１図の液晶表示装置の一部分の詳しい平面図
、 第４図は線４−４で切った第３図、第６Ａ図及び第７Ｃ
図の液晶セルの一部分の断面図、第５図は液晶セルの等
価回路の図、 第６Ａ図はこの発明の１実施例の液晶表示装置の一部分
の詳しい平面図、 第６Ｂ図はこの発明の別の実施例の液晶表示装置の一部
分の詳しい平面図、 第６Ｃ図はこの発明の別の実施例の液晶表示装置の一部
分の詳しい平面図、 第７Ａ図乃至第７Ｃ図はこの発明の装置を製造するのに
用いる工程を示す詳しい平面図、第８Ａ図はこの発明の
１実施例による第７Ｃ図のレーザによって可溶性のリン
クを線８−８で切った断面図、 第８Ｂ図はレーザ光パルスによる処理後の第８Ａ図のレ
ーザによって可溶性のリンクの断面図、第８Ｃ図はこの
発明の別の実施例による第７Ｃ図に示したレーザによっ
て可溶性のリンクの線８−８で切った断面図、 第８Ｄ図はレーザ光パルスによる処理後の第８Ｃ図のレ
ーザによって可溶性のリンクの断面図、第９Ａ図は第７
Ｃ図のレーザによって可溶性のリンクを線９−９で切っ
た断面図、 第９Ｂ図はレーザ光パルスによる処理後の第９Ａ図のレ
ーザによって可溶性のリンクの断面図である。 主な符号の説明 １２′　：画素（セル） １４’　　：ＦＥＴ １６′　：走査線 １８′　：データ線 ２０　：交差位置 ３４′　二画素電極 ８ ：補助ＦＥＴ ６６：リンク

Claims (1)

  1. 【特許請求の範囲】 １、実質的に行及び列に分けて配置された複数個のセル
    と、 その少なくとも１本の走査線がセルの各行に電気信号を
    伝達する為に設けられている様な複数個の導電走査線と
    、 複数個の導電データ線とを有し、少なくとも１本のデー
    タ線はセルの各列に電気信号を伝達する為に設けられて
    おり、各々の走査線は相異なる交差位置で各々のデータ
    線と交差し、該交差位置では走査線が交差するデータ線
    から、絶縁材料の少なくとも第１の部分によって絶縁し
    て隔てられており、 前記複数個のセルの各々は、 画素電極、 可視信号に変換する為に、前記複数個の走査線及び前記
    複数個のデータ線の内の選ばれた１つの組合せから前記
    画素電極に電気信号を伝達する１次スイッチング手段、 該１次スイッチング手段が信号を伝達することが出来な
    い時に、前記複数個の走査線及び前記複数個のデータ線
    の選ばれた別の組合せから前記画素電極に電気信号を伝
    達する少なくとも１つの補助スイッチング手段を有し、
    前記１次スイッチング手段が信号を伝達する状態にある
    時、前記補助スイッチング手段はそれと、前記画素電極
    並びに前記選ばれた別の組合せのデータ線及び走査線の
    内の少なくとも一方の間が開路する様になっており、更
    に、 前記１次スイッチング手段が信号を伝達する状態にない
    時、前記補助スイッチング手段と、前記画素電極並びに
    選ばれた前記別の組合せのデータ線及び走査線の内の少
    なくとも一方の間の前記開路を閉じる手段で構成されて
    いる液晶表示装置。 ２、前記１次スイッチング手段及び補助スイッチング手
    段が何れも薄膜電界効果トランジスタ（ＦＥＴ）であり
    、前記１次スイッチング手段のＦＥＴのゲート電極が前
    記選ばれた１つの組合せの走査線に接続され、ソース電
    極が前記選ばれた１つの組合せのデータ線に接続され、
    ドレイン電極が前記画素電極に接続されている請求項１
    記載の液晶表示装置。３、前記補助スイッチング手段の
    ＦＥＴはソース電極が前記選ばれた別の組合せのデータ
    線に接続され、ドレイン電極が前記画素電極に接続され
    、ゲート電極は、前記１次スイッチング手段のＦＥＴが
    電気信号を伝達する状態にある時は、前記選ばれた別の
    組合せの走査線から電気的に隔離されていると共に、前
    記１次スイッチング手段のＦＥＴが信号を伝達すること
    が出来ない時は、前記接続する手段によって前記選ばれ
    た別の組合せの走査線に接続可能である請求項２記載の
    液晶表示装置。 ４、前記接続する手段がレーザによって可溶性のリンク
    である請求項３記載の液晶表示装置。 ５、前記レーザによって可溶性のリンクが、前記補助ス
    イッチング手段となるトランジスタのゲート電極に一体
    に接続された第１のタブ、及び前記選ばれた別の組合せ
    の走査線に一体に接続されると共に不連続部によって前
    記第１のタブから隔てられた第２のタブを形成する様な
    パターンにした第１のメタライズ層と、 前記第１のタブ及び前記第２のタブの内の少なくとも一
    方の上に配置された絶縁材料の少なくとも第２の部分と
    、 １つの部分が前記第１のタブ及び第２のタブの内の一方
    と電気的に接触する様に配置され、且つ別の部分が前記
    第１のタブ及び第２のタブの他方に重なると共に、絶縁
    材料の少なくとも前記第２の部分によってそれから隔て
    られている第２のメタライズ層とを有し、前記第１のメ
    タライズ層及び前記第２のメタライズ層は、何れも、選
    ばれたエネルギ及び持続時間を持つレーザ光パルスが前
    記別の部分に入射した時に破滅的に反応して該別の部分
    及び他方のタブのメタライズ部を散在させて、前記補助
    スイッチング手段であるトランジスタのゲート電極を前
    記選ばれた別の組合せの走査線に電気接続する様な金属
    で形成されている請求項４記載の液晶表示装置。 ６、前記レーザによって可溶性のリンクが、前記補助ス
    イッチング手段であるトランジスタのゲート電極に一体
    に接続された第１のタブ、及び前記選ばれた別の組合せ
    の走査線に一体に接続されると共に前記第１のタブから
    不連続部によって隔てられた第２のタブを形成する様な
    パターンの第１のメタライズ層と、 前記第１のタブ及び第２のタブの上に配置された絶縁材
    料の少なくとも第２の部分と、 前記第１のタブ及び第２のタブに夫々重なる第１及び第
    ２の部分を持っていると共にそれから絶縁材料の少なく
    とも第２の部分によって夫々隔てられている第２のメタ
    ライズ層とを有し、前記第１のメタライズ層及び前記第
    ２のメタライズ層は、何れも、選ばれたエネルギ及び持
    続時間を持つレーザ光パルスが第１及び第２の部分に入
    射した時に破滅的に反応して、前記第１の部分及び第２
    の部分のメタライズ部を第１のタブ及び第２のタブのメ
    タライズ部と夫々散在させて、前記補助スイッチング手
    段であるトランジスタのゲート電極を前記選ばれた別の
    組合せの走査線に電気接続する様な金属で形成されてい
    る請求項４記載の液晶表示装置。 ７、何れも相異なる１つの交差位置に配置されていて、
    前記複数個の走査線の内の関連する１つが前記複数個の
    データ線の内の関連する１つに電気的に短絡した時に、
    該１つの交差位置を電気的に側路する少なくとも１つの
    冗長な走査線交差手段を有する請求項１記載の液晶表示
    装置。 ８、各々の冗長な走査線交差手段が、関連する交差位置
    の片側にある第１の位置で前記１つの走査線に接続され
    ると共に、前記交差位置の反対側にある第２の位置でレ
    ーザによって可溶性のリンクによって前記１つの走査線
    に接続可能であって、前記レーザによって可溶性のリン
    クが完成しなければ、当該冗長な走査線交差手段を前記
    第２の位置から遮断する様にした導電ストリップで構成
    される請求項７記載の液晶表示装置。 ９、何れも相異なる１つの交差位置に配置されていて、
    前記複数個の走査線の内の関連する１つが前記複数個の
    データ線の内の関連する１つに電気的に短絡した時に、
    該１つの交差位置を電気的に側路する少なくとも１つの
    冗長なデータ線交差手段を有する請求項１記載の液晶表
    示装置。 １０、各々の冗長なデータ線交差手段が、関連する交差
    位置の片側にある第１の位置で前記１つのデータ線に接
    続されると共に、前記交差位置の反対側にある第２の位
    置でレーザによって可溶性のリンクによって前記１つの
    データ線に接続可能であって、該レーザによって可溶性
    のリンクが完成しなければ、当該冗長なデータ線交差手
    段を前記第２の位置から遮断する様にした導電ストリッ
    プで構成される請求項９記載の液晶表示装置。 １１、行及び列の配列に配置された複数個のセルと、 少なくとも１本の走査線がセルの各行に電気信号を伝達
    する様な複数個の導電走査線と、少なくとも１本のデー
    タ線がセルの各列に電気信号を伝達する様な複数個の導
    電データ線とを有し、各々の走査線は相異なる交差位置
    で各々のデータ線と交差し、該交差位置では走査線は絶
    縁材料の少なくとも第１の部分によって、交差するデー
    タ線から絶縁して隔てられており、更に、各々相異なる
    １つの交差位置に配置されていて、前記複数個の走査線
    の内の関連する１つが前記１つの交差位置で、前記複数
    個のデータ線の内の関連する１つに電気的に短絡した時
    に、該１つの交差位置を電気的に側路する少なくとも１
    つの冗長な走査線交差手段と、 夫々相異なる１つの交差位置に配置されていて、前記複
    数個の走査線の内の関連する１つが該１つの交差位置で
    、前記複数個のデータ線の内の関連する１つに電気的に
    短絡した時に、該１つの交差位置を電気的に側路する少
    なくとも１つの冗長なデータ線交差手段とを有する液晶
    表示装置。 １２、各々の冗長な走査線交差手段及び各々の冗長なデ
    ータ線交差手段が、第１の位置で前記１つの走査線に接
    続されると共に第１の位置で前記１つのデータ線に接続
    される導電ストリップで構成され、両方の第１の位置は
    関連する交差位置の片側にあり、各々の交差手段は、前
    記１つの走査線及び前記１つのデータ線の各々の上にあ
    る第２の位置でレーザによって可溶性にリンクによって
    前記１つの走査線及び前記１つのデータ線に夫々接続可
    能であり、両方の前記第２の位置は前記交差位置の反対
    側にあって、前記レーザによって可溶性のリンクが完成
    しなければ、前記冗長なデータ線交差手段及び冗長な走
    査線交差手段の両方が夫々の第２の位置から遮断される
    様にした請求項１１記載の液晶表示装置。 １３、前記複数個のセルの各々が、 画素電極と、 可視信号に変換する為に、前記複数個の走査線及び前記
    複数個のデータ線の選ばれた１つの組合せから前記画素
    電極に電気信号を伝達する１次スイッチング手段と、 該１次スイッチング手段が信号を伝達することが出来な
    い時、前記複数個の走査線及び前記複数個のデータ線の
    選ばれた別の組合せから前記画素電極に電気信号を伝達
    する少なくとも１つの補助スイッチング手段とを有し、
    該補助スイッチング手段は、前記１次スイッチング手段
    が信号を伝達する状態にある時、それと、前記画素電極
    及び前記選ばれた別の組合せのデータ線及び走査線の内
    の少なくとも一方の間に開路を作り、更に、前記１次ス
    イッチング手段が信号を伝達することが出来ない時、前
    記補助スイッチング手段と前記画素電極及び前記選ばれ
    た別の組合せのデータ線及び走査線の内の少なくとも一
    方の間の開路を閉じる手段を有する請求項１１記載の液
    晶表示装置。 １４、前記１次スイッチング手段及び前記補助スイッチ
    ング手段が何れも薄膜電界効果トランジスタ（ＦＥＴ）
    であり、１次スイッチング手段のＦＥＴはゲート電極が
    前記選ばれた１つの組合せの走査線に接続され、ソース
    電極が前記選ばれた１つの組合せのデータ線に接続され
    、ドレイン電極が前記画素電極に接続されている請求項
    １３記載の液晶表示装置。 １５、前記補助スイッチング手段のＦＥＴは、走査電極
    が前記選ばれた別の組合せのデータ線に接続され、ドレ
    イン電極が前記画素電極に接続され、ゲート電極が、前
    記１次スイッチング手段のＦＥＴが電気信号を伝達する
    状態にある時は、前記選ばれた別の組合せの走査線から
    電気的に隔離されると共に、前記１次スイッチング手段
    のＦＥＴが信号を伝達することが出来ない時は、前記接
    続する手段によって前記選ばれた別の組合せの走査線に
    接続可能である請求項１４記載の液晶表示装置。 １６、接続する手段がレーザによって可溶性のリンクで
    ある請求項１５記載の液晶表示装置。 １７、行及び列の配列に配置された複数個のセルと、 少なくとも１本の走査線がセルの各行に電気信号を伝達
    する様な複数個の導電走査線と、少なくとも１本のデー
    タ線がセルの各列に電気信号を伝達する様な複数個の導
    電データ線とを有し、各々の走査線は相異なる交差位置
    で各々のデータ線と交差し、該交差位置では、該走査線
    は交差するデータ線から、絶縁材料の少なくとも第１の
    部分によって絶縁して隔てられており、 複数個のセルの各々は、 画素電極、 可視信号に変換する為に、前記複数個の走査線及び前記
    複数個のデータ線の選ばれた組合せから前記画素電極に
    電気信号を伝達する１次スイッチング手段、 該１次スイッチング手段が信号を伝達することが出来な
    い時に、前記選ばれた組合せの走査線及びデータから画
    素電極に電気信号を伝達する少なくとも１つの補助スイ
    ッチング手段を有し、該補助スイッチング手段は、前記
    １次スイッチング手段が信号を伝達する状態にある時、
    それと、前記画素電極及び選ばれた組合せのデータ線及
    び走査線の内の少なくとも一方の間が開路になっており
    、更に、 各々のセルは、前記１次スイッチング手段が信号を伝達
    することが出来ない時、前記補助スイッチング手段と、
    前記画素電極及び前記選ばれた組合せのデータ線及び走
    査線の内の少なくとも一方の間の開路を閉じる手段を有
    する液晶表示装置。 １８、前記１次スイッチング手段及び補助スイッチング
    手段が何れも薄膜電界効果トランジスタ（ＦＥＴ）であ
    り、１次スイッチング手段であるＦＥＴはゲート電極が
    選ばれた組合せの走査線に接続され、ソース電極が選ば
    れた組合せのデータ線に接続され、ドレイン電極が画素
    電極に接続されている請求項１７記載の液晶表示装置。 １９、前記補助スイッチング手段であるＦＥＴは、走査
    電極が選ばれた組合せのデータ線に接続され、ドレイン
    電極が画素電極に接続され、ゲート電極は、１次スイッ
    チング手段であるＦＥＴが電気信号を伝達する状態にあ
    る時は選ばれた組合せの走査線から電気的に隔離されて
    いると共に、１次スイッチング手段のＦＥＴが信号を伝
    達することが出来ない時は、接続する手段によって選ば
    れた組合せの走査線に接続可能である請求項１８記載の
    液晶表示装置。 ２０、接続する手段がレーザによって可溶性のリンクで
    ある請求項１９記載の液晶表示装置。 ２１、何れも相異なる１つの交差位置に配置されていて
    、前記複数個の走査線の内の関連する１つが前記１つの
    交差位置で、前記複数個のデータ線の内の関連する１つ
    に電気的に短絡した時に、該１つの交差位置を電気的に
    側路する少なくとも１つの冗長な走査線交差手段を有す
    る請求項１７記載の液晶表示装置。 ２２、各々の冗長な走査線交差手段が、関連する交差位
    置の片側にある第１の位置で前記１つの走査線に接続さ
    れると共に、該交差位置の反対側にある第２の位置で、
    レーザによって可溶性のリンクによって前記１つの走査
    線に接続可能であって、レーザによって可溶性のリンク
    が完成しなければ、当該冗長な走査線交差手段を第２の
    位置から遮断する様にした導電ストリップで構成されて
    いる請求項２１記載の液晶表示装置。 ２３、何れも相異なる交差位置に配置されていて、前記
    複数個の走査線の内の関連する１つが該交差位置で、前
    記複数個のデータ線の内の関連する１つに電気的に短絡
    した時に、該１つの交差位置を電気的に側路する少なく
    とも１つの冗長なデータ線交差手段を有する請求項１７
    記載の液晶表示装置。 ２４、各々の冗長なデータ線交差手段が、関連する交差
    位置の片側にある第１の位置で前記１つのデータ線に接
    続されると共に、該交差位置の反対側にある第２の位置
    で、レーザによって可溶性のリンクによって前記１つの
    データ線に接続可能であって、該レーザによって可溶性
    のリンクが完成しなければ、当該冗長なデータ線交差手
    段を第２の位置から遮断する様にした導電ストリップで
    構成されている請求項２３記載の液晶表示装置。
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